ストレージ装置
【課題】ＳＡＴＡ規格やＳＡＳ規格に適合させることができるストレージ装置を提供すること。
【解決手段】多層配線基板に、記憶装置を含む内部回路と、外部装置と接続するための複数のコネクタ端子と、前記内部回路の配線と前記複数のコネクタ端子とを接続する複数のコネクタパッドとを形成し、前記複数のコネクタパッドのうちの信号用のコネクタパッドを表層の信号導体パターン導体および内層グランド導体により成るマイクロストリップ線路により構成したストレージ装置は、前記マイクロストリップ線路が、表層の信号導体パターン導体と異なる複数の層の内層グランド導体とによって形成されるように、対象となる複数の内層グランド導体をパターン形成することで構成されている。
【解決手段】多層配線基板に、記憶装置を含む内部回路と、外部装置と接続するための複数のコネクタ端子と、前記内部回路の配線と前記複数のコネクタ端子とを接続する複数のコネクタパッドとを形成し、前記複数のコネクタパッドのうちの信号用のコネクタパッドを表層の信号導体パターン導体および内層グランド導体により成るマイクロストリップ線路により構成したストレージ装置は、前記マイクロストリップ線路が、表層の信号導体パターン導体と異なる複数の層の内層グランド導体とによって形成されるように、対象となる複数の内層グランド導体をパターン形成することで構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストレージ装置に関するものである。
【背景技術】
【０００２】
ＳＡＴＡ（Serial Advanced Technology Attachment）規格やＳＡＳ（Serial Attached SCSI）規格では、高速な差動信号であるＳＡＴＡ信号やＳＡＳ信号の正確な信号伝送を確保するために、伝送線路が遵守すべきインピーダンス等が規定されている（例えば特許文献１等）。
【０００３】
多層配線基板に記憶装置を含む内部回路を搭載するストレージ装置では、ＳＡＴＡ信号やＳＡＳ信号によるストレージデータの授受を可能にするため、ケーブルコネクタが接続されるコネクタ端子と記憶装置を含む内部回路との間を接続するコネクタパッドを設けている。
【０００４】
ところが、従来では、このコネクタパッド部分において、インピーダンスの変動が大きく、ＳＡＴＡ規格やＳＡＳ規格に適合させることが困難であるという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２５７５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記に鑑みてなされたものであり、ＳＡＴＡ規格やＳＡＳ規格に適合させることができるストレージ装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、多層配線基板に、記憶装置を含む内部回路と、外部装置と接続するための複数のコネクタ端子と、前記内部回路の配線と前記複数のコネクタ端子とを接続する複数のコネクタパッドとを形成し、前記複数のコネクタパッドのうちの信号用のコネクタパッドを表層の信号導体パターン導体および内層グランド導体により成るマイクロストリップ線路により構成したストレージ装置において、前記マイクロストリップ線路が、表層の信号導体パターン導体と異なる複数の層の内層グランド導体とによって形成されるように、対象となる複数の内層グランド導体をパターン形成することで構成されていることを特徴とするストレージ装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ＳＡＴＡ規格やＳＡＳ規格に適合させることができるストレージ装置が実現できるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の一実施の形態に係るストレージ装置の要部外観構成を示す平面図である。
【図２】図２は、図１に示すコネクタパッドを構成する差動マイクロストリップ線路のパターン設計例（その１）であり、（１）は平面図、（２）は斜視図である。
【図３】図３は、図１に示すコネクタパッドを構成する差動マイクロストリップ線路のパターン設計例（その２）であり、（１）は平面図、（２）は斜視図である。
【図４】図４は、図１に示すコネクタパッドを構成する差動マイクロストリップ線路のパターン設計例（その３）であり、（１）は平面図、（２）は斜視図である。
【図５】図５は、図１に示すコネクタパッドを構成する差動マイクロストリップ線路のパターン設計例（その４）であり、（１）は平面図、（２）は斜視図である。
【図６】図６は、図２〜図５に示す差動マイクロストリップ線路を含む伝送線路でのＴＤＲ測定による差動インピーダンスの変化を示す特性図である。
【図７】図７は、図２〜図５に示す差動マイクロストリップ線路を含む伝送線路での差動リターンロスの変化を示す特性図である。
【図８】図８は、ＳＡＴＡ規格での差動リターンロスの規格値を示す図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態に係るストレージ装置を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【００１１】
図１は、本発明の一実施の形態に係るストレージ装置の要部外観構成を示す平面図である。図１において、ストレージ装置（ＳＳＤ：Solid State Drive）１は、多層配線基板２に、複数の不揮発性の記憶装置３が搭載され、各記憶装置等に対する内部回路、複数のコネクタ端子４、複数のコネクタパッド５が形成されている。記憶装置３としては、例えば、ＮＡＮＤフラッシュメモリが採用される。
【００１２】
複数のコネクタ端子４には、外部装置のコネクタが接続される。複数のコネクタ端子４は、複数のコネクタパッド５と図示しない複数の接続ばね片によって接続されており、コネクタ端子４と接続バネ片とは半田によって固定され、コネクタパッド５と接続バネ片とは、半田によって固定されている。複数のコネクタパッド５は、記憶装置３や基板上の内部回路と表層配線、内層配線を介して接続される。複数のコネクタパッド５のうちの信号用コネクタパッドは、差動マイクロストリップ線路で構成されている。
【００１３】
ここで、ＳＡＴＡ規格やＳＡＳ規格では、高速な差動信号であるＳＡＴＡ信号やＳＡＳ信号の正確な信号伝送を確保するために、伝送線路の差動インピーダンスが規定されている。また、ＳＡＴＡ規格では、伝送線路にインピーダンスが大きく変動する部分があると反射が大きくなるので、それに対する規格として差動リターンロスが規定されている（図８参照）。
【００１４】
伝送線路全体の差動インピーダンスは、コネクタ端子４までの線路（ケーブル等）でのインピーダンスと、コネクタ端子４からコネクタパッド５、記憶装置３等に至る経路でのインピーダンスとに分けられる。そのうち、コネクタ端子４から記憶装置３等に至る経路では、差動マイクロストリップ線路で構成されるコネクタパッド５の部分において、差動インピーダンスの変動が大きく、これが差動リターンロスの規格値に対してマージンが無くなったり、規格値を超過したりする原因になっている。
【００１５】
マイクロストリップ線路のインピーダンスは、導体線路とグランド（ＧＮＤ）導体との間に介在する誘電体層の厚さに依存する。この点は、差動マイクロストリップ線路においても同様である。そこで、多層配線基板２におけるコネクタパッド５を構成する差動マイクロストリップ線路では、表層の信号導体パターン導体に対するＧＮＤ層を何層目のＧＮＤ層にするかによって差動インピーダンスを調整している。
【００１６】
しかし、コネクタパッド５を構成する差動マイクロストリップ線路は、表層の信号導体パターン導体に半田付けされる部分が適当なインダクタンス成分を持つように湾曲した形状をしている関係で、対象ＧＮＤ層の選定が困難であり、コネクタパッド５の部分では差動インピーダンスが変動する傾向にある。
【００１７】
そこで、本実施の形態では、例えば、図２〜図５に示すように、コネクタパッド５を構成する差動マイクロストリップ線路での対象ＧＮＤ層を種々に変更して、差動インピーダンスの変動を小さくする対象ＧＮＤ層を選定するようにした。なお、図２〜図５は、図１に示すコネクタパッド部分を構成する差動マイクロストリップ線路のパターン設計例（その１〜その４）である。それぞれ、平面図（ａ）と斜視図（ｂ）とを示してある。各平面図（ａ）において、上方がコネクタ端子４側であり、下方が記憶装置３等側である。各斜視図（ｂ）では、誘電体層は示されていないが、コネクタ端子４側を左斜め下にし、記憶装置３等側を右斜め上にして内層の各ＧＮＤ層が示されている。
【００１８】
図２〜図５では、理解を容易にするため、コネクタパッド５を構成する差動マイクロストリップ線路において、表層に形成される対をなす信号導体パターン導体１０ａ，１０ｂを取り上げ、対象ＧＮＤ層を選定する場合が示されている。なお、両側にＧＮＤ導体パターン導体１１ａ，１１ｂも示されているが、ここでは重要ではない。
【００１９】
信号導体パターン導体１０ａは、記憶装置３等側の端部から直接内部回路への導体線路１２が引き出されている。また、信号導体パターン導体１０ｂは、記憶装置３等側の端部に引出部１３が突き出して設けられ、この引出部１３から導体線路１２が引き出されている。信号導体パターン導体１０ａ，１０ｂは、図２〜図５では、説明の便宜から長方形状で示してあるが、前記したように、記憶装置３や基板上の内部回路の接続線が半田付けされるいわゆるランドを含み任意の形状をしている。
【００２０】
図２に示す差動マイクロストリップ線路は、表層の信号導体パターン導体１０ａ，１０ｂの対象ＧＮＤ層が、第２層のＧＮＤ層ＧＮＤ２の全体で構成されている。図３に示す差動マイクロストリップ線路は、表層の信号導体パターン導体１０ａ，１０ｂのコネクタ端子４側から引出部１３を含めた全体に対するＧＮＤ層が、第４層のＧＮＤ層ＧＮＤ４となり、それ以降の記憶装置３等側に対するＧＮＤ層が第２層のＧＮＤ層ＧＮＤ２となるように構成されている。
【００２１】
図４に示す差動マイクロストリップ線路は、信号導体パターン導体１０ａ，１０ｂの信号伝搬方向である長手方向をほぼ真ん中で分け、そのうち、コネクタ端子４側の半分に対するＧＮＤ層が、第４層のＧＮＤ層ＧＮＤ４となり、記憶装置３等側の半分以降の基板側に対するＧＮＤ層が、第２層のＧＮＤ層ＧＮＤ２となるように構成されている。
【００２２】
図５に示す差動マイクロストリップ線路は、引出部１３を含まない信号導体パターン導体１０ａ，１０ｂの全体に対するＧＮＤ層が、第４層のＧＮＤ層ＧＮＤ４となり、引出部１３以降の基板側に対するＧＮＤ層が、第２層のＧＮＤ層ＧＮＤ２となるように構成されている。
【００２３】
次に、図６〜図８を参照して、コネクタパッド５として形成した図２〜図５に示す差動マイクロストリップ線路の評価結果について説明する。なお、図６は、図２〜図５に示す差動マイクロストリップ線路を含む伝送線路でのＴＤＲ測定による差動インピーダンスの変化を示す特性図である。図７は、図２〜図５に示す差動マイクロストリップ線路を含む伝送線路での差動リターンロスの変化を示す特性図である。図８は、ＳＡＴＡ規格での差動リターンロスの規格値を示す図である。
【００２４】
図６において、縦軸は差動インピーダンス［Ω］であり、５０Ωから１５０Ωまで目盛られている。横軸は、ＴＤＲ（Time Domain Reflectometory：時間領域反射測定法）により測定した、伝送線路にパルスを印加してから反射して戻ってくるまでの時間［ｎｓ］であり、ほぼ距離に比例している。横軸の左方がコネクタ端子４側、右方が基板側である。特性（１）は、図２に示す差動マイクロストリップ線路を含む伝送線路での差動インピーダンス特性である。特性（２）は、図３に示す差動マイクロストリップ線路を含む伝送線路での差動インピーダンス特性である。特性（３）は、図４に示す差動マイクロストリップ線路を含む伝送線路での差動インピーダンス特性である。特性（４）は、図５に示す差動マイクロストリップ線路を含む伝送線路での差動インピーダンス特性である。
【００２５】
特性（１）〜特性（４）は、全て同様に同じ箇所で大きく変動している。この変動箇所がコネクタパッド５の部分に対応している。その変動箇所から左側（コネクタ端子４側）と右側（基板側）とでは、差動インピーダンスはほぼ１００Ωで安定した特性を示している。変動箇所においては、コネクタ端子４側では１００Ωから減少してから１００Ωに向かって上昇し、基板側では１００Ωを超えて上昇してから１００Ωに向かって減少する変化を示している。
【００２６】
ところで、図６に示すように、特性（３）（４）での変化幅は、特性（１）（２）での変化幅よりも小さくなっている。相違点は、特性（１）（２）では、変化幅がほぼ同じ大きさで上下に変化している。これに対して、特性（３）（４）では、共に、コネクタ端子４側では１００Ωからの降下量が減り、基板側では１００Ωからの上昇量が減っている点である。特性（３）（４）の間では、特性（３）の変化幅は、特性（４）よりも若干小さくなっている。
【００２７】
この点について検討する。図２や図３に例示する差動マイクロストリップ線路の構造では、対象ＧＮＤ層に、信号導体パターン導体１０ａ，１０ｂとそれから引き出される導体線路１２とを全体として同じＧＮＤ層を選択しているので、コネクタパッド５の部分での差動インピーダンスを全体として上げる、下げるという設計になっている。図２や図３に例示する線路構造では、差動インピーダンスの変動量を抑えることができないと言える。
【００２８】
これに対して、図４や図５に例示する差動マイクロストリップ線路の構造では、引出部１３を含まない信号導体パターン導体１０ａ，１０ｂを信号伝搬方向にコネクタ端子４側と記憶装置３側との２つに分け、コネクタ端子４側の半分では表層から遠い方のＧＮＤ層を対象とし、記憶装置３側の半分を含む以降基板側では表層に近い方のＧＮＤ層を対象とする（図４）。或いは、引出部１３を含まない信号導体パターン導体１０ａ，１０ｂの全体が対応するコネクタ端子４側では表層から遠い方のＧＮＤ層を対象とし、引出部１３を含めた記憶装置３側以降の基板側では表層に近い方のＧＮＤ層を対象とする（図５）というように、対象ＧＮＤ層をコネクタ端子４側と基板側とで違えるようにしたので、コネクタパッド５の部分での差動インピーダンスの変動量を抑えることができていると言える。特性（３）（４）の比較では、図４に示す構成の方が優れている。
【００２９】
次に、差動リターンロスについて説明する。図８に示すように、差動リターンロスの最小値は、「１５０−３００ＭＨｚ」「３００−６００ＭＨｚ」「６００−１２００ＭＨｚ」「１２００−２４００ＭＨｚ」「２４００−３０００ＭＨｚ」「３０００−５０００ＭＨｚ」の周波数範囲毎に定められている。
【００３０】
図７において、縦軸は差動リターンロス［ｄＢ］であり、０〜−４０ｄＢまで目盛られている。横軸は周波数［ＭＨｚ］であり、０〜１００００ＭＨｚまで目盛られている。周波数範囲１５は、「１２００−２４００ＭＨｚ」である。この周波数範囲１５での差動リターンロス特性は、コネクタパッド５の部分で生ずる特性である。
【００３１】
図７において、特性（６）は、図２に示す差動マイクロストリップ線路を含む伝送線路での差動リターンロス特性である。特性（７）は、図３に示す差動マイクロストリップ線路を含む伝送線路での差動リターンロス特性である。特性（８）は、図４に示す差動マイクロストリップ線路を含む伝送線路での差動リターンロス特性である。特性（９）は、図５に示す差動マイクロストリップ線路を含む伝送線路での差動リターンロス特性である。
【００３２】
「１２００−２４００ＭＨｚ」の周波数範囲１５において、図３に例示する差動マイクロストリップ線路の構造での特性（７）は、最小値「８ｄＢ」に対するマージンが少なく一番厳しい特性になっている。これに対して、図４に例示する差動マイクロストリップ線路の構造での特性（８）は、特性（７）よりも約２．０ｄＢ改善されていることが解る。図５に例示する差動マイクロストリップ線路の構造での特性（９）でも、程度は小さいが同じく改善されている。
【００３３】
以上のように、コネクタパッド部分に形成する差動マイクロストリップ線路において、表層に形成されるいわゆるランドを含む信号導体パターン導体を信号伝搬方向にコネクタ端子４側と記憶装置３側との２つに分け、ＧＮＤ対象層に、コネクタ端子４側の半分では表層から遠い方のＧＮＤ層を選択し、記憶装置３側の半分以降基板側では表層に近い方のＧＮＤ層を選択すれば（図４）、コネクタパッド部分での差動インピーダンスの変動量を抑制することができ、その結果、差動リターンロスの規格値に対するマージンを増やすことができる。
【００３４】
したがって、本実施の形態によれば、ＳＡＴＡ規格やＳＡＳ規格に適合させることができるストレージ装置が実現できる。なお、本実施の形態では、差動マイクロストリップ線路の差動インピーダンスの変動を抑制する場合について説明したが、本発明は、いわゆるシングルのマイクロストリップ線路のインピーダンス変動を抑制する場合にも同様に適用できるものである。
【符号の説明】
【００３５】
１ ストレージ装置（ＳＳＤ）、２ 多層配線基板、３ 記憶装置、４ コネクタ端子、５ コネクタパッド、１０ａ，１０ｂ 信号導体パターン導体、ＧＮＤ２ 第２層のグランド、ＧＮＤ４ 第４層のグランド。
【技術分野】
【０００１】
本発明は、ストレージ装置に関するものである。
【背景技術】
【０００２】
ＳＡＴＡ（Serial Advanced Technology Attachment）規格やＳＡＳ（Serial Attached SCSI）規格では、高速な差動信号であるＳＡＴＡ信号やＳＡＳ信号の正確な信号伝送を確保するために、伝送線路が遵守すべきインピーダンス等が規定されている（例えば特許文献１等）。
【０００３】
多層配線基板に記憶装置を含む内部回路を搭載するストレージ装置では、ＳＡＴＡ信号やＳＡＳ信号によるストレージデータの授受を可能にするため、ケーブルコネクタが接続されるコネクタ端子と記憶装置を含む内部回路との間を接続するコネクタパッドを設けている。
【０００４】
ところが、従来では、このコネクタパッド部分において、インピーダンスの変動が大きく、ＳＡＴＡ規格やＳＡＳ規格に適合させることが困難であるという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２５７５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記に鑑みてなされたものであり、ＳＡＴＡ規格やＳＡＳ規格に適合させることができるストレージ装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、多層配線基板に、記憶装置を含む内部回路と、外部装置と接続するための複数のコネクタ端子と、前記内部回路の配線と前記複数のコネクタ端子とを接続する複数のコネクタパッドとを形成し、前記複数のコネクタパッドのうちの信号用のコネクタパッドを表層の信号導体パターン導体および内層グランド導体により成るマイクロストリップ線路により構成したストレージ装置において、前記マイクロストリップ線路が、表層の信号導体パターン導体と異なる複数の層の内層グランド導体とによって形成されるように、対象となる複数の内層グランド導体をパターン形成することで構成されていることを特徴とするストレージ装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ＳＡＴＡ規格やＳＡＳ規格に適合させることができるストレージ装置が実現できるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の一実施の形態に係るストレージ装置の要部外観構成を示す平面図である。
【図２】図２は、図１に示すコネクタパッドを構成する差動マイクロストリップ線路のパターン設計例（その１）であり、（１）は平面図、（２）は斜視図である。
【図３】図３は、図１に示すコネクタパッドを構成する差動マイクロストリップ線路のパターン設計例（その２）であり、（１）は平面図、（２）は斜視図である。
【図４】図４は、図１に示すコネクタパッドを構成する差動マイクロストリップ線路のパターン設計例（その３）であり、（１）は平面図、（２）は斜視図である。
【図５】図５は、図１に示すコネクタパッドを構成する差動マイクロストリップ線路のパターン設計例（その４）であり、（１）は平面図、（２）は斜視図である。
【図６】図６は、図２〜図５に示す差動マイクロストリップ線路を含む伝送線路でのＴＤＲ測定による差動インピーダンスの変化を示す特性図である。
【図７】図７は、図２〜図５に示す差動マイクロストリップ線路を含む伝送線路での差動リターンロスの変化を示す特性図である。
【図８】図８は、ＳＡＴＡ規格での差動リターンロスの規格値を示す図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態に係るストレージ装置を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【００１１】
図１は、本発明の一実施の形態に係るストレージ装置の要部外観構成を示す平面図である。図１において、ストレージ装置（ＳＳＤ：Solid State Drive）１は、多層配線基板２に、複数の不揮発性の記憶装置３が搭載され、各記憶装置等に対する内部回路、複数のコネクタ端子４、複数のコネクタパッド５が形成されている。記憶装置３としては、例えば、ＮＡＮＤフラッシュメモリが採用される。
【００１２】
複数のコネクタ端子４には、外部装置のコネクタが接続される。複数のコネクタ端子４は、複数のコネクタパッド５と図示しない複数の接続ばね片によって接続されており、コネクタ端子４と接続バネ片とは半田によって固定され、コネクタパッド５と接続バネ片とは、半田によって固定されている。複数のコネクタパッド５は、記憶装置３や基板上の内部回路と表層配線、内層配線を介して接続される。複数のコネクタパッド５のうちの信号用コネクタパッドは、差動マイクロストリップ線路で構成されている。
【００１３】
ここで、ＳＡＴＡ規格やＳＡＳ規格では、高速な差動信号であるＳＡＴＡ信号やＳＡＳ信号の正確な信号伝送を確保するために、伝送線路の差動インピーダンスが規定されている。また、ＳＡＴＡ規格では、伝送線路にインピーダンスが大きく変動する部分があると反射が大きくなるので、それに対する規格として差動リターンロスが規定されている（図８参照）。
【００１４】
伝送線路全体の差動インピーダンスは、コネクタ端子４までの線路（ケーブル等）でのインピーダンスと、コネクタ端子４からコネクタパッド５、記憶装置３等に至る経路でのインピーダンスとに分けられる。そのうち、コネクタ端子４から記憶装置３等に至る経路では、差動マイクロストリップ線路で構成されるコネクタパッド５の部分において、差動インピーダンスの変動が大きく、これが差動リターンロスの規格値に対してマージンが無くなったり、規格値を超過したりする原因になっている。
【００１５】
マイクロストリップ線路のインピーダンスは、導体線路とグランド（ＧＮＤ）導体との間に介在する誘電体層の厚さに依存する。この点は、差動マイクロストリップ線路においても同様である。そこで、多層配線基板２におけるコネクタパッド５を構成する差動マイクロストリップ線路では、表層の信号導体パターン導体に対するＧＮＤ層を何層目のＧＮＤ層にするかによって差動インピーダンスを調整している。
【００１６】
しかし、コネクタパッド５を構成する差動マイクロストリップ線路は、表層の信号導体パターン導体に半田付けされる部分が適当なインダクタンス成分を持つように湾曲した形状をしている関係で、対象ＧＮＤ層の選定が困難であり、コネクタパッド５の部分では差動インピーダンスが変動する傾向にある。
【００１７】
そこで、本実施の形態では、例えば、図２〜図５に示すように、コネクタパッド５を構成する差動マイクロストリップ線路での対象ＧＮＤ層を種々に変更して、差動インピーダンスの変動を小さくする対象ＧＮＤ層を選定するようにした。なお、図２〜図５は、図１に示すコネクタパッド部分を構成する差動マイクロストリップ線路のパターン設計例（その１〜その４）である。それぞれ、平面図（ａ）と斜視図（ｂ）とを示してある。各平面図（ａ）において、上方がコネクタ端子４側であり、下方が記憶装置３等側である。各斜視図（ｂ）では、誘電体層は示されていないが、コネクタ端子４側を左斜め下にし、記憶装置３等側を右斜め上にして内層の各ＧＮＤ層が示されている。
【００１８】
図２〜図５では、理解を容易にするため、コネクタパッド５を構成する差動マイクロストリップ線路において、表層に形成される対をなす信号導体パターン導体１０ａ，１０ｂを取り上げ、対象ＧＮＤ層を選定する場合が示されている。なお、両側にＧＮＤ導体パターン導体１１ａ，１１ｂも示されているが、ここでは重要ではない。
【００１９】
信号導体パターン導体１０ａは、記憶装置３等側の端部から直接内部回路への導体線路１２が引き出されている。また、信号導体パターン導体１０ｂは、記憶装置３等側の端部に引出部１３が突き出して設けられ、この引出部１３から導体線路１２が引き出されている。信号導体パターン導体１０ａ，１０ｂは、図２〜図５では、説明の便宜から長方形状で示してあるが、前記したように、記憶装置３や基板上の内部回路の接続線が半田付けされるいわゆるランドを含み任意の形状をしている。
【００２０】
図２に示す差動マイクロストリップ線路は、表層の信号導体パターン導体１０ａ，１０ｂの対象ＧＮＤ層が、第２層のＧＮＤ層ＧＮＤ２の全体で構成されている。図３に示す差動マイクロストリップ線路は、表層の信号導体パターン導体１０ａ，１０ｂのコネクタ端子４側から引出部１３を含めた全体に対するＧＮＤ層が、第４層のＧＮＤ層ＧＮＤ４となり、それ以降の記憶装置３等側に対するＧＮＤ層が第２層のＧＮＤ層ＧＮＤ２となるように構成されている。
【００２１】
図４に示す差動マイクロストリップ線路は、信号導体パターン導体１０ａ，１０ｂの信号伝搬方向である長手方向をほぼ真ん中で分け、そのうち、コネクタ端子４側の半分に対するＧＮＤ層が、第４層のＧＮＤ層ＧＮＤ４となり、記憶装置３等側の半分以降の基板側に対するＧＮＤ層が、第２層のＧＮＤ層ＧＮＤ２となるように構成されている。
【００２２】
図５に示す差動マイクロストリップ線路は、引出部１３を含まない信号導体パターン導体１０ａ，１０ｂの全体に対するＧＮＤ層が、第４層のＧＮＤ層ＧＮＤ４となり、引出部１３以降の基板側に対するＧＮＤ層が、第２層のＧＮＤ層ＧＮＤ２となるように構成されている。
【００２３】
次に、図６〜図８を参照して、コネクタパッド５として形成した図２〜図５に示す差動マイクロストリップ線路の評価結果について説明する。なお、図６は、図２〜図５に示す差動マイクロストリップ線路を含む伝送線路でのＴＤＲ測定による差動インピーダンスの変化を示す特性図である。図７は、図２〜図５に示す差動マイクロストリップ線路を含む伝送線路での差動リターンロスの変化を示す特性図である。図８は、ＳＡＴＡ規格での差動リターンロスの規格値を示す図である。
【００２４】
図６において、縦軸は差動インピーダンス［Ω］であり、５０Ωから１５０Ωまで目盛られている。横軸は、ＴＤＲ（Time Domain Reflectometory：時間領域反射測定法）により測定した、伝送線路にパルスを印加してから反射して戻ってくるまでの時間［ｎｓ］であり、ほぼ距離に比例している。横軸の左方がコネクタ端子４側、右方が基板側である。特性（１）は、図２に示す差動マイクロストリップ線路を含む伝送線路での差動インピーダンス特性である。特性（２）は、図３に示す差動マイクロストリップ線路を含む伝送線路での差動インピーダンス特性である。特性（３）は、図４に示す差動マイクロストリップ線路を含む伝送線路での差動インピーダンス特性である。特性（４）は、図５に示す差動マイクロストリップ線路を含む伝送線路での差動インピーダンス特性である。
【００２５】
特性（１）〜特性（４）は、全て同様に同じ箇所で大きく変動している。この変動箇所がコネクタパッド５の部分に対応している。その変動箇所から左側（コネクタ端子４側）と右側（基板側）とでは、差動インピーダンスはほぼ１００Ωで安定した特性を示している。変動箇所においては、コネクタ端子４側では１００Ωから減少してから１００Ωに向かって上昇し、基板側では１００Ωを超えて上昇してから１００Ωに向かって減少する変化を示している。
【００２６】
ところで、図６に示すように、特性（３）（４）での変化幅は、特性（１）（２）での変化幅よりも小さくなっている。相違点は、特性（１）（２）では、変化幅がほぼ同じ大きさで上下に変化している。これに対して、特性（３）（４）では、共に、コネクタ端子４側では１００Ωからの降下量が減り、基板側では１００Ωからの上昇量が減っている点である。特性（３）（４）の間では、特性（３）の変化幅は、特性（４）よりも若干小さくなっている。
【００２７】
この点について検討する。図２や図３に例示する差動マイクロストリップ線路の構造では、対象ＧＮＤ層に、信号導体パターン導体１０ａ，１０ｂとそれから引き出される導体線路１２とを全体として同じＧＮＤ層を選択しているので、コネクタパッド５の部分での差動インピーダンスを全体として上げる、下げるという設計になっている。図２や図３に例示する線路構造では、差動インピーダンスの変動量を抑えることができないと言える。
【００２８】
これに対して、図４や図５に例示する差動マイクロストリップ線路の構造では、引出部１３を含まない信号導体パターン導体１０ａ，１０ｂを信号伝搬方向にコネクタ端子４側と記憶装置３側との２つに分け、コネクタ端子４側の半分では表層から遠い方のＧＮＤ層を対象とし、記憶装置３側の半分を含む以降基板側では表層に近い方のＧＮＤ層を対象とする（図４）。或いは、引出部１３を含まない信号導体パターン導体１０ａ，１０ｂの全体が対応するコネクタ端子４側では表層から遠い方のＧＮＤ層を対象とし、引出部１３を含めた記憶装置３側以降の基板側では表層に近い方のＧＮＤ層を対象とする（図５）というように、対象ＧＮＤ層をコネクタ端子４側と基板側とで違えるようにしたので、コネクタパッド５の部分での差動インピーダンスの変動量を抑えることができていると言える。特性（３）（４）の比較では、図４に示す構成の方が優れている。
【００２９】
次に、差動リターンロスについて説明する。図８に示すように、差動リターンロスの最小値は、「１５０−３００ＭＨｚ」「３００−６００ＭＨｚ」「６００−１２００ＭＨｚ」「１２００−２４００ＭＨｚ」「２４００−３０００ＭＨｚ」「３０００−５０００ＭＨｚ」の周波数範囲毎に定められている。
【００３０】
図７において、縦軸は差動リターンロス［ｄＢ］であり、０〜−４０ｄＢまで目盛られている。横軸は周波数［ＭＨｚ］であり、０〜１００００ＭＨｚまで目盛られている。周波数範囲１５は、「１２００−２４００ＭＨｚ」である。この周波数範囲１５での差動リターンロス特性は、コネクタパッド５の部分で生ずる特性である。
【００３１】
図７において、特性（６）は、図２に示す差動マイクロストリップ線路を含む伝送線路での差動リターンロス特性である。特性（７）は、図３に示す差動マイクロストリップ線路を含む伝送線路での差動リターンロス特性である。特性（８）は、図４に示す差動マイクロストリップ線路を含む伝送線路での差動リターンロス特性である。特性（９）は、図５に示す差動マイクロストリップ線路を含む伝送線路での差動リターンロス特性である。
【００３２】
「１２００−２４００ＭＨｚ」の周波数範囲１５において、図３に例示する差動マイクロストリップ線路の構造での特性（７）は、最小値「８ｄＢ」に対するマージンが少なく一番厳しい特性になっている。これに対して、図４に例示する差動マイクロストリップ線路の構造での特性（８）は、特性（７）よりも約２．０ｄＢ改善されていることが解る。図５に例示する差動マイクロストリップ線路の構造での特性（９）でも、程度は小さいが同じく改善されている。
【００３３】
以上のように、コネクタパッド部分に形成する差動マイクロストリップ線路において、表層に形成されるいわゆるランドを含む信号導体パターン導体を信号伝搬方向にコネクタ端子４側と記憶装置３側との２つに分け、ＧＮＤ対象層に、コネクタ端子４側の半分では表層から遠い方のＧＮＤ層を選択し、記憶装置３側の半分以降基板側では表層に近い方のＧＮＤ層を選択すれば（図４）、コネクタパッド部分での差動インピーダンスの変動量を抑制することができ、その結果、差動リターンロスの規格値に対するマージンを増やすことができる。
【００３４】
したがって、本実施の形態によれば、ＳＡＴＡ規格やＳＡＳ規格に適合させることができるストレージ装置が実現できる。なお、本実施の形態では、差動マイクロストリップ線路の差動インピーダンスの変動を抑制する場合について説明したが、本発明は、いわゆるシングルのマイクロストリップ線路のインピーダンス変動を抑制する場合にも同様に適用できるものである。
【符号の説明】
【００３５】
１ ストレージ装置（ＳＳＤ）、２ 多層配線基板、３ 記憶装置、４ コネクタ端子、５ コネクタパッド、１０ａ，１０ｂ 信号導体パターン導体、ＧＮＤ２ 第２層のグランド、ＧＮＤ４ 第４層のグランド。
【特許請求の範囲】
【請求項１】
多層配線基板に、記憶装置を含む内部回路と、外部装置と接続するための複数のコネクタ端子と、前記内部回路の配線と前記複数のコネクタ端子とを接続する複数のコネクタパッドとを形成し、前記複数のコネクタパッドのうちの信号用のコネクタパッドを表層の信号導体パターン導体および内層グランド導体により成るマイクロストリップ線路により構成したストレージ装置において、
前記マイクロストリップ線路が、表層の信号導体パターン導体と異なる複数の層の内層グランド導体とによって形成されるように、対象となる複数の内層グランド導体をパターン形成することで構成されている
ことを特徴とするストレージ装置。
【請求項２】
前記マイクロストリップ線路は、前記コネクタ端子に近い部分ほど表層から遠い層の内層グランド導体が、表層の信号導体パターン導体の対象内層グランド導体となるように、複数の内層グランド導体をパターン形成することで構成されていることを特徴とする請求項１に記載のストレージ装置。
【請求項３】
前記マイクロストリップ線路は、前記表層の信号導体パターン導体の対象内層グランド導体が異なる２つの層の内層グランド導体によって形成され、前記表層の信号導体パターン導体の信号伝搬方向のほぼ真ん中で、前記異なる２つの層の内層グランド導体の切り替えが行われるように、２層の内層グランド導体をパターン形成することで構成されていることを特徴とする請求項２に記載のストレージ装置。
【請求項４】
前記マイクロストリップ線路は、差動マイクロストリップ線路であることを特徴とする請求項１〜３のいずれか一つに記載のストレージ装置。
【請求項１】
多層配線基板に、記憶装置を含む内部回路と、外部装置と接続するための複数のコネクタ端子と、前記内部回路の配線と前記複数のコネクタ端子とを接続する複数のコネクタパッドとを形成し、前記複数のコネクタパッドのうちの信号用のコネクタパッドを表層の信号導体パターン導体および内層グランド導体により成るマイクロストリップ線路により構成したストレージ装置において、
前記マイクロストリップ線路が、表層の信号導体パターン導体と異なる複数の層の内層グランド導体とによって形成されるように、対象となる複数の内層グランド導体をパターン形成することで構成されている
ことを特徴とするストレージ装置。
【請求項２】
前記マイクロストリップ線路は、前記コネクタ端子に近い部分ほど表層から遠い層の内層グランド導体が、表層の信号導体パターン導体の対象内層グランド導体となるように、複数の内層グランド導体をパターン形成することで構成されていることを特徴とする請求項１に記載のストレージ装置。
【請求項３】
前記マイクロストリップ線路は、前記表層の信号導体パターン導体の対象内層グランド導体が異なる２つの層の内層グランド導体によって形成され、前記表層の信号導体パターン導体の信号伝搬方向のほぼ真ん中で、前記異なる２つの層の内層グランド導体の切り替えが行われるように、２層の内層グランド導体をパターン形成することで構成されていることを特徴とする請求項２に記載のストレージ装置。
【請求項４】
前記マイクロストリップ線路は、差動マイクロストリップ線路であることを特徴とする請求項１〜３のいずれか一つに記載のストレージ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−３４３１７（Ｐ２０１１−３４３１７Ａ）
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願番号】特願２００９−１７９５８４（Ｐ２００９−１７９５８４）
【出願日】平成２１年７月３１日（２００９．７．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願日】平成２１年７月３１日（２００９．７．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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