スペクトラム拡散クロックジェネレータ
【課題】遅延セルの遅延時間がターゲットの遅延時間からずれた場合であっても、出力クロックの変調度のがたつきを軽減することができるスペクトラム拡散クロックジェネレータを提供する。
【解決手段】スペクトラム拡散クロックジェネレータは、直列に接続された複数のファインセルを有し、第１の信号に応じて選択されたファインセルの段数分の時間入力クロックを遅延するファインセルの選択回路と、直列に接続された複数のコースセルを有し、第２の信号に応じて選択されたコースセルの段数分の時間ファインセルの選択回路の出力信号を遅延し出力クロックとして出力するコースセルの選択回路と、ファインセルの選択回路の出力信号に応じて、第１および第２の信号を生成し出力する制御回路とを備える。制御回路は、累積遅延が増加する期間は、１クロック毎に、コースセルの段数差の変化分がマイナスの値とならないように制御し、累積遅延が減少する期間は、１クロック毎に、コースセルの段数差の変化分がプラスの値とならないように制御する。
【解決手段】スペクトラム拡散クロックジェネレータは、直列に接続された複数のファインセルを有し、第１の信号に応じて選択されたファインセルの段数分の時間入力クロックを遅延するファインセルの選択回路と、直列に接続された複数のコースセルを有し、第２の信号に応じて選択されたコースセルの段数分の時間ファインセルの選択回路の出力信号を遅延し出力クロックとして出力するコースセルの選択回路と、ファインセルの選択回路の出力信号に応じて、第１および第２の信号を生成し出力する制御回路とを備える。制御回路は、累積遅延が増加する期間は、１クロック毎に、コースセルの段数差の変化分がマイナスの値とならないように制御し、累積遅延が減少する期間は、１クロック毎に、コースセルの段数差の変化分がプラスの値とならないように制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１クロック毎に、入力クロックを遅延する時間を変化させることにより、出力クロックの周波数を変調させるスペクトラム拡散クロックジェネレータ（以下、ＳＳＣＧ（Spread Spectrum Clock Generator）ともいう）に関するものである。
【背景技術】
【０００２】
デジタルＳＳＣＧは、複数の遅延セルを備えており、図６に示すように、１クロック毎に、入力クロックＣＬＫＩＮを遅延セルで遅延する時間を変化させることにより、出力クロックＣＬＫＯＵＴの周波数（すなわち、周期）を変調させる。これにより、電磁干渉（ＥＭＩ（Electro-Magnetic Interference））を低減することができる。デジタルＳＳＣＧに関する先行技術文献としては、特許文献１などが知られている。
【０００３】
デジタルＳＳＣＧは、通常、遅延時間が長いコースセル（Coarseセル）を複数直列に接続したコースセルの選択回路と、遅延時間が短いファインセル（Fineセル）を複数直列に接続したファインセルの選択回路を備えており、両者を組み合わせて所望の遅延を作り出す。この際、ターゲット（目標）となる遅延時間のうちの最大限をコースセルが担当して遅延させ、余りの時間をファインセルが担当して遅延させる。
【０００４】
ここで、クロック数をｎ、コースセル１個当たりの遅延時間をＤC、ターゲットの遅延時間をＤTOTAL（ｎ）とすると、コースセルの段数ＮC（ｎ）とファインセルによる遅延時間ＤFは、以下の式（１）および（２）で表される。
ＮC（ｎ）＝ＩＮＴ［ＤTOTAL（ｎ）／ＤC］ … （１）
ＤF＝ＤTOTAL（ｎ）−ＤC・ＮC（ｎ） … （２）
【０００５】
ＩＮＴは、演算結果の小数点以下を切り捨てて整数化する関数である。上記のように、ＳＳＣＧの出力クロックを所定時間だけ遅延させる場合、コースセルの段数ＮC（ｎ）は、ターゲットの遅延時間ＤTOTAL（ｎ）を、コースセル１個当たりの遅延時間ＤCで割り算した商の値となる。また、ファインセルによる遅延時間ＤFは、ターゲットの遅延時間ＤTOTAL（ｎ）からコースセルによる遅延時間ＤC・ＮC（ｎ）を減算した値となる。
【０００６】
【特許文献１】特開平０５−１５２９０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、コースセルおよびファインセルによる遅延時間の少なくとも一方がそのターゲットの遅延時間からずれると、それが変調プロファイルのがたつきとなって現れる。この様子を表１および図５に示す。ここで、コースセル１個当たりの遅延時間を９０ｐｓとし、ファインセル１個当たりの遅延時間および遅延ステップ（変調度の差分、すなわち、１クロック毎の出力クロックの遅延時間の増減量（変化量））の時間を１０ｐｓとする。
【０００８】
【表１】
【０００９】
表１は、図６に点線で示す四角の領域の情報を示すものであり、ファインセルによる遅延時間がターゲットの遅延時間の１．５倍となった場合を表している。表１には、左側から順に、ターゲットとなるクロック数、変調度、累積遅延が示され、続いて、従来方式（従来のＳＳＣＧ）によるコースセルの段数、コースセルの段差数、ファインセルによる遅延時間、実際の変調度、実際の累積遅延が示されている。
【００１０】
また、図５のグラフは、表１の数値をグラフ化したもの（変調プロファイル）である。図５のグラフの縦軸は変調度、横軸はクロック数を表す。図５のグラフにおいて、右上がりの直線はターゲットの変調度を表し、三角印付の折線は実際の変調度を表す。
【００１１】
ここで、変調度は、ＳＳＣＧから出力されるクロックの中心となる周期からのずれを表す。以下順に、累積遅延はＳＳＣＧによる合計遅延時間、コースセルの段数は遅延に使用されるコースセルの個数、コースセルの段数差は、前回のクロックの時のコースセルの段数と今回のクロックの時のコースセルの段数の差分（増加分または減少分）、ファインセルによる遅延時間はファインセルの選択回路による遅延時間、をそれぞれ表す。
【００１２】
表１において、０クロック目の変調度は０ｐｓ、累積遅延は０ｐｓである。１クロック目の変調度は、１クロック前の０クロック目の変調度の時間０ｐｓ＋遅延ステップの時間の１０ｐｓ＝１０ｐｓ、累積遅延は、１クロック前の０クロック目の累積遅延の時間０ｐｓ＋１クロック目の変調度の時間１０ｐｓ＝１０ｐｓである。以下、他のクロック数の時も同様である。
【００１３】
また、表１において、コースセルの段数は前述の式（１）により算出した値、ファインセルによる遅延時間は同式（２）により算出した値である。１クロック目のコースセルの段数差は、１クロック目のコースセルの段数０−１クロック前の０クロック目のコースセルの段数０＝０個である。同様に算出すると、４クロック目のコースセルの段数差＝１、５クロック目のコースセルの段数差＝０となる。他のクロック数の時も同様である。
【００１４】
図５のグラフを見ると分かるように、従来のＳＳＣＧから出力されるクロックの実際の変調度は、４〜６、１３〜１５、２２〜２４、３１〜３３クロック目で大きくがたついている。出力クロックの実際の変調度が大きくがたつく箇所は、表１において、コースセルの段差数が増加した後に減少するところ、言い換えると、ファインセルによる遅延時間が大きく変わるところである。
【００１５】
上記は、ファインセルによる遅延時間がターゲットの遅延時間からずれた場合であるが、ファインセルによる遅延時間に限らず、ファインセルおよびコースセルの少なくとも一方の遅延セルの遅延時間がターゲットの遅延時間からずれると、ＳＳＣＧから出力されるクロックの実際の変調度が大きくがたつく。その結果、出力クロックにジッタが発生する、ＥＭＩ低減効果の見積もりが困難になる、などの問題が発生する。
【００１６】
本発明の目的は、前記従来技術の問題点を解消し、遅延セルの遅延時間がターゲットの遅延時間からずれた場合であっても、出力クロックの変調度のがたつきを軽減することができるスペクトラム拡散クロックジェネレータを提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明は、１クロック毎に、入力クロックを遅延する時間を、１クロック毎の出力クロックの遅延時間の変化量を表す遅延ステップの時間ずつ変化させることにより、出力クロックの周波数を変調させるスペクトラム拡散クロックジェネレータであって、
直列に接続された複数のファインセルを有し、第１の信号に応じて選択されたファインセルの段数分の時間前記入力クロックを遅延するファインセルの選択回路と、直列に接続された複数のコースセルを有し、第２の信号に応じて選択されたコースセルの段数分の時間前記ファインセルの選択回路の出力信号を遅延し前記出力クロックとして出力するコースセルの選択回路と、前記ファインセルの選択回路の出力信号に応じて、前記第１および第２の信号を生成し出力する制御回路とを備え、
前記ファインセル１個当たりの遅延時間≦前記遅延ステップの時間であり、前記遅延ステップの時間は、前記ファインセル１個当たりの遅延時間のａ倍（ａは１以上の整数）であり、前記コースセル１個当たりの遅延時間＞前記遅延ステップの時間であり、前記コースセル１個当たりの遅延時間は、前記遅延ステップの時間のｂ倍（ｂは２以上の整数）であり、
前記制御回路は、前記第１および第２の制御信号として、当該スペクトラム拡散クロックジェネレータによる合計遅延時間である累積遅延が増加する期間は、１クロック毎に、前記コースセルの段数差の変化分がマイナスの値とならないように制御し、前記累積遅延が減少する期間は、１クロック毎に、前記コースセルの段数差の変化分がプラスの値とならないように制御する信号を出力することを特徴とするスペクトラム拡散クロックジェネレータを提供するものである。
【００１８】
ここで、前記ファインセルの選択回路が前記入力クロックを遅延する最大遅延時間は、前記コースセル１個当たりの遅延時間よりも長い時間であることが好ましい。
【００１９】
また、前記最大遅延時間は、前記コースセル１個当たりの遅延時間／前記遅延ステップをＭとして、（Ｍ2−１）／８による演算結果の商の値として算出されるファインセルの段数×前記ファインセル１個当たりの遅延時間であることが好ましい。
【発明の効果】
【００２０】
本発明によれば、第１および第２の信号によって、累積遅延が増加する期間は、１クロック毎に、コースセルの段数差の変化分がマイナスの値とならないように制御され、累積遅延が減少する期間は、１クロック毎に、コースセルの段数差の変化分がプラスの値とならないように制御される。これにより、遅延セルによる遅延時間がターゲットの遅延時間からずれた場合であっても、変調プロファイルのがたつきを軽減することができるので、出力クロックのジッタを低減することができ、ＥＭＩ低減効果の見積もりも容易になるという効果がある。
【発明を実施するための最良の形態】
【００２１】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のスペクトラム拡散クロックジェネレータを詳細に説明する。
【００２２】
既に述べた通り、例えば、ファインセルによる遅延時間が、ターゲットの遅延時間からずれている場合、コースセルの段数差が増加した後に減少するところ、言い換えると、ファインセルによる遅延時間が大きく変わるところで変調プロファイルががたつく。特に、コースセルの段数増加の増加分、つまり、コースセルの段数差の変化分（ｄ2ＮC／ｄｎ2）（ＮCはコースセルの段数、ｎはクロック数）がマイナスの値となった場合にがたつきが顕著に現れる。
【００２３】
従って、（ｄ2ＮC／ｄｎ2）がマイナスの値とならないようにできれば、変調プロファイルのがたつきを軽減することができる。この点について、以下、表２〜４、ならびに、図１および図２を用いて説明する。ここで、本発明のＳＳＣＧと従来のＳＳＣＧとの対比が容易となるように、コースセル１個当たりの遅延時間を９０ｐｓとし、ファインセル１個当たりの遅延時間および遅延ステップの時間を１０ｐｓとする。
【００２４】
なお、ファインセル１個当たりの遅延時間≦遅延ステップの時間であり、かつ、遅延ステップの時間は、ファインセル１個当たりの遅延時間のａ倍（ａは１以上の整数）とする。また、コースセル１個当たりの遅延時間＞遅延ステップの時間であり、かつ、コースセル１個当たりの遅延時間は、遅延ステップの時間のｂ倍（ｂは２以上の整数）とする。従って、コースセル１個当たりの遅延時間＝ｂ×遅延ステップの時間＝ｂ×ａ×ファインセル１個当たりの遅延時間の関係である。
【００２５】
【表２】
【００２６】
【表３】
【００２７】
【表４】
【００２８】
表２は、従来方式（従来のＳＳＣＧ）の例であり、表１に示す０〜８クロック目と同じものである。図１（ａ）のグラフは、従来のＳＳＣＧにおいて、表２に示す０〜８クロック目の期間におけるコースセルの段数とファインセルによる遅延時間（ファインセルの段数）を表す。図１（ａ）に示すグラフの縦軸は累積遅延、横軸はクロック数である。また、正方形の枠１個はファインセル１個当たりの遅延時間、長方形の枠１個はコースセル１個当たりの遅延時間に相当する。枠内の数字は、各々の遅延セルの段数を表す。
【００２９】
表２および図１（ａ）のグラフに示すように、従来のＳＳＣＧでは、０〜３クロック目までは、ファインセルによる遅延時間が０，１０，３０，６０と増えていく。しかし、４クロック目において、ファインセルによる遅延時間はコースセル１個当たりの遅延時間よりも短く、１００ｐｓという遅延時間が作れないので、ファインセルによる遅延時間は１０ｐｓに戻る。この時同時にコースセルの段数が１個増えて１になる。
【００３０】
その次の５クロック目において、ファインセルによる遅延時間は６０ｐｓとなり、コースセルの段数は増えず１のままである。すなわち、コースセルの段数は、４クロック目で１個となり、５クロック目でも１個のままである。そのため、コースセルの段数差が１から０になって、コースセルの段数差の変化分である（ｄ2ＮC／ｄｎ2）がマイナスの値となる。これは、ファインセルによる遅延時間がコースセル１個当たりの遅延時間よりも短いことに起因する問題である。
【００３１】
上記の通り、従来のＳＳＣＧでは、図５のグラフに示すように、コースセルの段数差の変化分である（ｄ2ＮC／ｄｎ2）がマイナスの値となるところで変調プロファイルに大きながたつきが発生する。
【００３２】
上記の表４は、表１と同様に、図６に四角の点線で示す領域の情報を示すものであり、本発明のＳＳＣＧと従来のＳＳＣＧとの対比が容易となるように、ファインセルによる遅延時間がターゲットの遅延時間の１．５倍となった場合を表している。表４は、表１と同一の形式で表してある。また、図２のグラフは、表４の数値をグラフ化したもの（変調プロファイル）である。
【００３３】
表３は本発明方式（本発明のＳＳＣＧ）の例であり、表４に示す０〜８クロック目と同じものである。図１（ｂ）のグラフは、本発明のＳＳＣＧにおいて、表３に示す０〜８クロック目の期間におけるコースセルの段数とファインセルによる遅延時間（ファインセルの段数）を表す。図１（ｂ）のグラフは、本発明のＳＳＣＧと従来のＳＳＣＧとの対比が容易となるように、同図左側のグラフと同一の形式で表してある。
【００３４】
表３および図１（ｂ）のグラフに示すように、本発明のＳＳＣＧは、０〜３クロック目までは従来のＳＳＣＧと同一に動作する。しかし、本発明のＳＳＣＧでは、４クロック目において、ファインセルによる遅延時間の最大値を、コースセル１個当たりの遅延時間である９０ｐｓよりも、１遅延ステップの時間である１０ｐｓだけ長い１００ｐｓの遅延時間とすることによって、コースセルの段数が１個増えないようにする。
【００３５】
ファインセルによる遅延時間の最大値は１００ｐｓであるから、その次の５クロック目において、ファインセルによる遅延時間は６０ｐｓに戻る。この時同時にコースセルの段数が１個増えて１となる。また、表４に示すように、６クロック目以後もコースセルの段数はクロック毎に１個以上増え続けるから、コースセルの段数差が減ることはなく、コースセルの段数差の変化分である（ｄ2ＮC／ｄｎ2）がマイナスの値とならない。
【００３６】
本発明のＳＳＣＧでは、図２のグラフに示すように、小さながたつきはあるものの、コースセルの段数差の変化分である（ｄ2ＮC／ｄｎ2）がマイナスの値とならないので、変調プロファイルに大きながたつきが発生することを軽減することができる。
【００３７】
ここで、コースセル１個当たりの遅延時間が、遅延ステップの時間のＭ倍であると仮定する。上記例の場合、コースセル１個当たりの遅延時間は９０ｐｓ、遅延ステップの時間は１０ｐｓであるから、Ｍ＝９０ｐｓ／１０ｐｓ＝９である。本発明のＳＳＣＧでは、ファインセルによる遅延時間をコースセルによる遅延時間の余りではなく、具体的には、下記式（３）で表されるファインセルの段数に相当する時間まで使用できるようにする。
【００３８】
【数１】
【００３９】
なお、式（３）による演算結果が少数点以下の値を含む場合には、その小数点以下の値を切り捨て、ファインセルの段数を式（３）による演算結果の商の値とする。式（３）によって求められるファインセルの段数は、ファインセル１個当たりの遅延時間、コースセル１個当たりの遅延時間、遅延ステップの時間、累積遅延が増加する場合、累積遅延が減少する場合に関係なく成り立つ。
【００４０】
コースセル１個当たりの遅延時間＝９０ｐｓ、ファインセル１個当たりの遅延時間および遅延ステップの時間＝１０ｐｓとすると、Ｍ＝９となり、式（３）の演算結果＝ファインセルの段数＝１０個となる。ファインセルによる最大遅延時間は、ファインセルの段数１０個×ファインセル１個当たりの遅延時間１０ｐｓ＝１００ｐｓ、つまり、コースセル１個当たりの遅延時間よりも長い時間となる。前述の表４は、このファインセルによる最大遅延時間＝１００ｐｓに基づいて作成されたものである。
【００４１】
表４を作成する場合、上記のようにして、ファインセルによる最大遅延時間＝１００ｐｓを求める。
【００４２】
表１においてコースセルの段数差が減少する１クロック前のクロック、例えば、４，１３，２２，３１，… クロック目において、（累積遅延−コースセル１個当たりの遅延時間×１クロック前のコースセルの段数）≦ファインセルによる最大遅延時間であれば、遅延に用いるコースセルの段数を変えずに、（累積遅延−コースセル１個当たりの遅延時間×１クロック前のコースセルの段数）＝１００ｐｓをファインセルによる遅延時間に割り当てる（例えば、４クロック目）。
【００４３】
また、（累積遅延−コースセル１個当たりの遅延時間×１クロック前のコースセルの段数）＞ファインセルによる最大遅延時間であれば、ファインセルによる最大遅延時間＝１００ｐｓをファインセルによる遅延時間に割り当て、遅延に用いるコースセルの段数を、（累積遅延−コースセル１個当たりの遅延時間×１クロック前のコースセルの段数−ファインセルによる最大遅延時間）／コースセル１個当たりの遅延時間の商に相当する段数だけ増加させる（例えば、１３，２２，３１クロック目）。
【００４４】
これにより、コースセルの段数差が減少する１クロック前のクロックにおいて、コースセルの段数が増加することを防ぐことができ、コースセルの段数差が増加した後で減少することがなくなる。そのため、変調プロファイルのがたつきを軽減することができ、出力クロックのジッタを低減することができる、ＥＭＩ低減効果の見積もりも容易になるという効果がある。
【００４５】
なお、表４に相当するものを作成する場合、上記例に限らず、１クロック毎に、コースセルの段数差の変化分である（ｄ2ＮC／ｄｎ2）がマイナスの値とならないようなものを作成することができればどのような作成方法でもよい。
【００４６】
次に、本発明のＳＳＣＧの回路構成の一例を説明する。
なお、以下の説明は、上記説明に対応して、コースセルによる遅延時間はターゲットの遅延時間と同じであるが、ファインセルによる遅延時間がターゲットの遅延時間の１．５倍となった場合の例である。
【００４７】
図３は、本発明のＳＳＣＧの構成を表す一実施形態の概略図である。同図に示すＳＳＣＧ１０は、１クロック毎に、入力クロックを遅延する時間を遅延ステップの時間ずつ増減（変化）させることにより、出力クロックの周波数（すなわち、周期）を変調させるものである。ＳＳＣＧ１０は、コースセルの選択回路１２と、ファインセルの選択回路１４と、制御回路１６とによって構成されている。
【００４８】
コースセルの選択回路１２は、直列に接続された複数（Ｎ個）のコースセル１８［Ｎ：１］（Ｎは１以上の整数）と、コースセル１８［Ｎ：１］の各々に対応して設けられたＮＡＮＤ回路２０［Ｎ：１］と、２つのＮＡＮＤ回路２０［０］、２２とによって構成されている。初段のコースセル１８［Ｎ］の入力端子は電源に接続され、最終段のコースセル１８［１］の出力端子は、ＮＡＮＤ回路２２の一方の入力端子に接続されている。
【００４９】
コースセル１８［Ｎ：１］の各々は、図４に示すように、直列に接続された２つのＮＡＮＤ回路２４，２６によって構成されている。前段のＮＡＮＤ回路２４の一方の入力端子が、そのコースセル１８の入力端子となる。後段のＮＡＮＤ回路２６の、前段のＮＡＮＤ回路２４の出力端子が接続されていない方の入力端子は電源に接続され、その出力端子が、そのコースセル１８の出力端子となる。
【００５０】
ＮＡＮＤ回路２０［Ｎ：０］の一方の入力端子は、ファインセルの選択回路１４の出力端子と接続され、その他方の入力端子は、それぞれ、信号Ｓ［Ｎ］、Ｓ［Ｎ−１］、Ｓ［Ｎ２−］…、Ｓ［２］、Ｓ［１］、Ｓ［０］と接続されている。また、ＮＡＮＤ回路２０［Ｎ：１］の出力端子は、それぞれ、コースセル１８［Ｎ：１］を構成するＮＡＮＤ回路２４の他方の入力端子に接続されている。
【００５１】
ＮＡＮＤ回路２２の他方の入力端子は、ＮＡＮＤ回路２０［０］の出力端子に接続されている。また、ＮＡＮＤ回路２２の出力端子が、ＳＳＣＧ１０の出力端子ＣＬＫＯＵＴとなる。
【００５２】
ここで、ＮＡＮＤ回路２０［Ｎ：０］、２２による遅延時間は、コースセル１８［Ｎ：１］の各々を構成するＮＡＮＤ回路２４，２６による遅延時間と比べて無視できる程度の時間であるとする。
【００５３】
信号Ｓ［Ｎ：０］は、１クロック毎に、１つだけがハイレベル（アクティブ状態）となる信号である。信号Ｓ［０］がハイレベルの場合、ＮＡＮＤ回路２０［Ｎ：１］の出力信号がハイレベルとなり、コースセル１８［Ｎ：１］の出力信号もハイレベルとなる。その結果、ファインセルの選択回路１４から出力されるクロックは、ＮＡＮＤ回路２０［０］、２２を通過し、出力クロックＣＬＫＯＵＴとして出力される。
【００５４】
信号Ｓ［１］がハイレベルの場合、ＮＡＮＤ回路２０［Ｎ：２］、２０［０］の出力信号がハイレベルとなり、コースセル１８［Ｎ：２］の出力信号がハイレベルとなる。その結果、ファインセルの選択回路１４から出力されるクロックは、ＮＡＮＤ回路２０［１］、コースセル１８［１］、ＮＡＮＤ回路２２を通過し、１個分のコースセル１８［１］の遅延時間の後、出力クロックＣＬＫＯＵＴとして出力される。
【００５５】
信号Ｓ［Ｎ−１：２］の場合は、通過するコースセルの段数が変わる点を除いて、信号Ｓ［１］の場合と同様である。
【００５６】
信号Ｓ［Ｎ］がハイレベルの場合、ＮＡＮＤ回路２０［Ｎ−１：０］の出力信号がハイレベルとなる。その結果、ファインセルの選択回路１４から出力されるクロックは、ＮＡＮＤ回路２０［Ｎ］、コースセル１８［Ｎ：１］、ＮＡＮＤ回路２２を通過し、Ｎ個分のコースセル１８［Ｎ：１］の遅延時間の後、出力クロックＣＬＫＯＵＴとして出力される。
【００５７】
続いて、ファインセルの選択回路１４は、図示省略しているが、信号Ｓ［Ｎ：０］が信号Ｔ［Ｍ＋１：０］（Ｍは、コースセル１個当たりの遅延時間／１遅延ステップの時間）に変わっている点を除いて、基本的に、コースセルの選択回路１２と同様の構成のものである。ファインセルの選択回路１４は、前述の式（３）の演算結果に応じた段数のファインセルを備えている。これにより、ファインセルの選択回路１４によって、入力クロックをコースセル１個当たりの遅延時間よりも長い時間まで遅延させることができる。
【００５８】
続いて、制御回路１６は、ファインセルの選択回路１４の出力信号から、表４に示すコースセルの段数およびファインセルによる遅延時間の情報に基づいて、１クロック毎に、ファインセルの選択回路１４の出力信号が通過するコースセル１８の段数を決定する信号Ｓ［Ｎ：０］、および、入力クロックＣＬＫＩＮが通過するファインセルの段数（ファインセルによる遅延時間）を決定する信号Ｔ［Ｍ＋１：０］を出力する。制御回路１６は、例えば、論理合成ツールなどによって自動生成することができる。
【００５９】
ＳＳＣＧ１０では、１クロック毎に、信号Ｔ［Ｍ＋１：０］のうちの１つがハイレベル、信号Ｓ［Ｎ：０］のうちの１つがハイレベルとなる。これに応じて、入力クロックＣＬＫＩＮが、ファインセルの選択回路１４によって遅延される時間が決定されるとともに、ファインセルの選択回路１４の出力信号が、コースセルの選択回路１２によって遅延される時間が決定され、出力クロックＣＬＫＯＵＴとして出力される。クロック毎のコースセルおよびファインセルの段数は、表４に示した通りとなる。
【００６０】
そのため、１クロック毎に、信号Ｔ［Ｍ＋１：０］および信号Ｓ［Ｎ：０］のうち１つだけがハイレベルとなる信号を変えていくことによって、ＳＳＣＧ１０の出力クロックＣＬＫＯＵＴの周波数を変調することができる。
【００６１】
ここで、ＳＳＣＧ１０では、信号Ｔ［Ｍ＋１：０］および信号Ｓ［Ｎ：０］によって、コースセルの段数差が増加した後で減少することがないように制御される。これにより、ファインセルによる遅延時間がターゲットの遅延時間からずれた場合であっても、変調プロファイルのがたつきを軽減することができるので、出力クロックのジッタを低減することができ、ＥＭＩ低減効果の見積もりも容易になるという効果がある。
【００６２】
なお、本発明のＳＳＣＧは、図３および図４に示す回路構成のものに限らず、同様の機能を果たすものであれば、その構成は適宜変更することができる。
【００６３】
ファインセル１個当たりの遅延時間、コースセル１個当たりの遅延時間、遅延ステップの時間は、前述の関係を満足する限りにおいて任意である。また、本発明は、コースセルおよびファインセルによる遅延時間の少なくとも一方がターゲットの遅延時間からずれた場合のいずれにおいても同様に作用する。また、本発明は、累積遅延が増加する期間だけでなく、減少する期間においても同様に作用する。
【００６４】
累積遅延が減少する期間は、コースセルの段数差が減少した後で増加する場合がある。この場合も、本発明のＳＳＣＧであれば、ＳＳＣＧ１０では、コースセルの段数差が減少した後で増加することがないように制御される。つまり、コースセルの段数差の変化分がプラスの値とならないように制御される。これにより、ファインセル１個当たりの遅延時間がターゲットの遅延時間からずれた場合であっても、変調プロファイルのがたつきを軽減することができる。
【００６５】
本発明は、基本的に以上のようなものである。
以上、本発明のスペクトラム拡散クロックジェネレータについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００６６】
【図１】（ａ）および（ｂ）は、それぞれ、従来のＳＳＣＧおよび本発明のＳＳＣＧにおいて、表２および表３に示す０〜８クロック目の期間におけるコースセルの段数とファインセルによる遅延時間を表すグラフである。
【図２】本発明のＳＳＣＧにおいて、ファインセルによる遅延時間がターゲットの遅延時間の１．５倍の場合における変調度とクロック数との関係を表すグラフである。
【図３】本発明のＳＳＣＧの構成を表す一実施形態の概略図である。
【図４】図３に示すＳＳＣＧで用いられるコースセルの構成を表す回路図である。
【図５】従来のＳＳＣＧにおいて、ファインセルによる遅延時間がターゲットの遅延時間の１．５倍の場合における変調度とクロック数との関係を表すグラフである。
【図６】ＳＳＣＧの出力クロックについて、その周期とクロック数との関係を表すグラフである。
【符号の説明】
【００６７】
１０ スペクトラム拡散クロックジェネレータ（ＳＳＣＧ）
１２ コースセルの選択回路
１４ ファインセルの選択回路
１６ 制御回路
１８ コースセル
２０，２２，２４，２６ ＮＡＮＤ回路
【技術分野】
【０００１】
本発明は、１クロック毎に、入力クロックを遅延する時間を変化させることにより、出力クロックの周波数を変調させるスペクトラム拡散クロックジェネレータ（以下、ＳＳＣＧ（Spread Spectrum Clock Generator）ともいう）に関するものである。
【背景技術】
【０００２】
デジタルＳＳＣＧは、複数の遅延セルを備えており、図６に示すように、１クロック毎に、入力クロックＣＬＫＩＮを遅延セルで遅延する時間を変化させることにより、出力クロックＣＬＫＯＵＴの周波数（すなわち、周期）を変調させる。これにより、電磁干渉（ＥＭＩ（Electro-Magnetic Interference））を低減することができる。デジタルＳＳＣＧに関する先行技術文献としては、特許文献１などが知られている。
【０００３】
デジタルＳＳＣＧは、通常、遅延時間が長いコースセル（Coarseセル）を複数直列に接続したコースセルの選択回路と、遅延時間が短いファインセル（Fineセル）を複数直列に接続したファインセルの選択回路を備えており、両者を組み合わせて所望の遅延を作り出す。この際、ターゲット（目標）となる遅延時間のうちの最大限をコースセルが担当して遅延させ、余りの時間をファインセルが担当して遅延させる。
【０００４】
ここで、クロック数をｎ、コースセル１個当たりの遅延時間をＤC、ターゲットの遅延時間をＤTOTAL（ｎ）とすると、コースセルの段数ＮC（ｎ）とファインセルによる遅延時間ＤFは、以下の式（１）および（２）で表される。
ＮC（ｎ）＝ＩＮＴ［ＤTOTAL（ｎ）／ＤC］ … （１）
ＤF＝ＤTOTAL（ｎ）−ＤC・ＮC（ｎ） … （２）
【０００５】
ＩＮＴは、演算結果の小数点以下を切り捨てて整数化する関数である。上記のように、ＳＳＣＧの出力クロックを所定時間だけ遅延させる場合、コースセルの段数ＮC（ｎ）は、ターゲットの遅延時間ＤTOTAL（ｎ）を、コースセル１個当たりの遅延時間ＤCで割り算した商の値となる。また、ファインセルによる遅延時間ＤFは、ターゲットの遅延時間ＤTOTAL（ｎ）からコースセルによる遅延時間ＤC・ＮC（ｎ）を減算した値となる。
【０００６】
【特許文献１】特開平０５−１５２９０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、コースセルおよびファインセルによる遅延時間の少なくとも一方がそのターゲットの遅延時間からずれると、それが変調プロファイルのがたつきとなって現れる。この様子を表１および図５に示す。ここで、コースセル１個当たりの遅延時間を９０ｐｓとし、ファインセル１個当たりの遅延時間および遅延ステップ（変調度の差分、すなわち、１クロック毎の出力クロックの遅延時間の増減量（変化量））の時間を１０ｐｓとする。
【０００８】
【表１】
【０００９】
表１は、図６に点線で示す四角の領域の情報を示すものであり、ファインセルによる遅延時間がターゲットの遅延時間の１．５倍となった場合を表している。表１には、左側から順に、ターゲットとなるクロック数、変調度、累積遅延が示され、続いて、従来方式（従来のＳＳＣＧ）によるコースセルの段数、コースセルの段差数、ファインセルによる遅延時間、実際の変調度、実際の累積遅延が示されている。
【００１０】
また、図５のグラフは、表１の数値をグラフ化したもの（変調プロファイル）である。図５のグラフの縦軸は変調度、横軸はクロック数を表す。図５のグラフにおいて、右上がりの直線はターゲットの変調度を表し、三角印付の折線は実際の変調度を表す。
【００１１】
ここで、変調度は、ＳＳＣＧから出力されるクロックの中心となる周期からのずれを表す。以下順に、累積遅延はＳＳＣＧによる合計遅延時間、コースセルの段数は遅延に使用されるコースセルの個数、コースセルの段数差は、前回のクロックの時のコースセルの段数と今回のクロックの時のコースセルの段数の差分（増加分または減少分）、ファインセルによる遅延時間はファインセルの選択回路による遅延時間、をそれぞれ表す。
【００１２】
表１において、０クロック目の変調度は０ｐｓ、累積遅延は０ｐｓである。１クロック目の変調度は、１クロック前の０クロック目の変調度の時間０ｐｓ＋遅延ステップの時間の１０ｐｓ＝１０ｐｓ、累積遅延は、１クロック前の０クロック目の累積遅延の時間０ｐｓ＋１クロック目の変調度の時間１０ｐｓ＝１０ｐｓである。以下、他のクロック数の時も同様である。
【００１３】
また、表１において、コースセルの段数は前述の式（１）により算出した値、ファインセルによる遅延時間は同式（２）により算出した値である。１クロック目のコースセルの段数差は、１クロック目のコースセルの段数０−１クロック前の０クロック目のコースセルの段数０＝０個である。同様に算出すると、４クロック目のコースセルの段数差＝１、５クロック目のコースセルの段数差＝０となる。他のクロック数の時も同様である。
【００１４】
図５のグラフを見ると分かるように、従来のＳＳＣＧから出力されるクロックの実際の変調度は、４〜６、１３〜１５、２２〜２４、３１〜３３クロック目で大きくがたついている。出力クロックの実際の変調度が大きくがたつく箇所は、表１において、コースセルの段差数が増加した後に減少するところ、言い換えると、ファインセルによる遅延時間が大きく変わるところである。
【００１５】
上記は、ファインセルによる遅延時間がターゲットの遅延時間からずれた場合であるが、ファインセルによる遅延時間に限らず、ファインセルおよびコースセルの少なくとも一方の遅延セルの遅延時間がターゲットの遅延時間からずれると、ＳＳＣＧから出力されるクロックの実際の変調度が大きくがたつく。その結果、出力クロックにジッタが発生する、ＥＭＩ低減効果の見積もりが困難になる、などの問題が発生する。
【００１６】
本発明の目的は、前記従来技術の問題点を解消し、遅延セルの遅延時間がターゲットの遅延時間からずれた場合であっても、出力クロックの変調度のがたつきを軽減することができるスペクトラム拡散クロックジェネレータを提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明は、１クロック毎に、入力クロックを遅延する時間を、１クロック毎の出力クロックの遅延時間の変化量を表す遅延ステップの時間ずつ変化させることにより、出力クロックの周波数を変調させるスペクトラム拡散クロックジェネレータであって、
直列に接続された複数のファインセルを有し、第１の信号に応じて選択されたファインセルの段数分の時間前記入力クロックを遅延するファインセルの選択回路と、直列に接続された複数のコースセルを有し、第２の信号に応じて選択されたコースセルの段数分の時間前記ファインセルの選択回路の出力信号を遅延し前記出力クロックとして出力するコースセルの選択回路と、前記ファインセルの選択回路の出力信号に応じて、前記第１および第２の信号を生成し出力する制御回路とを備え、
前記ファインセル１個当たりの遅延時間≦前記遅延ステップの時間であり、前記遅延ステップの時間は、前記ファインセル１個当たりの遅延時間のａ倍（ａは１以上の整数）であり、前記コースセル１個当たりの遅延時間＞前記遅延ステップの時間であり、前記コースセル１個当たりの遅延時間は、前記遅延ステップの時間のｂ倍（ｂは２以上の整数）であり、
前記制御回路は、前記第１および第２の制御信号として、当該スペクトラム拡散クロックジェネレータによる合計遅延時間である累積遅延が増加する期間は、１クロック毎に、前記コースセルの段数差の変化分がマイナスの値とならないように制御し、前記累積遅延が減少する期間は、１クロック毎に、前記コースセルの段数差の変化分がプラスの値とならないように制御する信号を出力することを特徴とするスペクトラム拡散クロックジェネレータを提供するものである。
【００１８】
ここで、前記ファインセルの選択回路が前記入力クロックを遅延する最大遅延時間は、前記コースセル１個当たりの遅延時間よりも長い時間であることが好ましい。
【００１９】
また、前記最大遅延時間は、前記コースセル１個当たりの遅延時間／前記遅延ステップをＭとして、（Ｍ2−１）／８による演算結果の商の値として算出されるファインセルの段数×前記ファインセル１個当たりの遅延時間であることが好ましい。
【発明の効果】
【００２０】
本発明によれば、第１および第２の信号によって、累積遅延が増加する期間は、１クロック毎に、コースセルの段数差の変化分がマイナスの値とならないように制御され、累積遅延が減少する期間は、１クロック毎に、コースセルの段数差の変化分がプラスの値とならないように制御される。これにより、遅延セルによる遅延時間がターゲットの遅延時間からずれた場合であっても、変調プロファイルのがたつきを軽減することができるので、出力クロックのジッタを低減することができ、ＥＭＩ低減効果の見積もりも容易になるという効果がある。
【発明を実施するための最良の形態】
【００２１】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のスペクトラム拡散クロックジェネレータを詳細に説明する。
【００２２】
既に述べた通り、例えば、ファインセルによる遅延時間が、ターゲットの遅延時間からずれている場合、コースセルの段数差が増加した後に減少するところ、言い換えると、ファインセルによる遅延時間が大きく変わるところで変調プロファイルががたつく。特に、コースセルの段数増加の増加分、つまり、コースセルの段数差の変化分（ｄ2ＮC／ｄｎ2）（ＮCはコースセルの段数、ｎはクロック数）がマイナスの値となった場合にがたつきが顕著に現れる。
【００２３】
従って、（ｄ2ＮC／ｄｎ2）がマイナスの値とならないようにできれば、変調プロファイルのがたつきを軽減することができる。この点について、以下、表２〜４、ならびに、図１および図２を用いて説明する。ここで、本発明のＳＳＣＧと従来のＳＳＣＧとの対比が容易となるように、コースセル１個当たりの遅延時間を９０ｐｓとし、ファインセル１個当たりの遅延時間および遅延ステップの時間を１０ｐｓとする。
【００２４】
なお、ファインセル１個当たりの遅延時間≦遅延ステップの時間であり、かつ、遅延ステップの時間は、ファインセル１個当たりの遅延時間のａ倍（ａは１以上の整数）とする。また、コースセル１個当たりの遅延時間＞遅延ステップの時間であり、かつ、コースセル１個当たりの遅延時間は、遅延ステップの時間のｂ倍（ｂは２以上の整数）とする。従って、コースセル１個当たりの遅延時間＝ｂ×遅延ステップの時間＝ｂ×ａ×ファインセル１個当たりの遅延時間の関係である。
【００２５】
【表２】
【００２６】
【表３】
【００２７】
【表４】
【００２８】
表２は、従来方式（従来のＳＳＣＧ）の例であり、表１に示す０〜８クロック目と同じものである。図１（ａ）のグラフは、従来のＳＳＣＧにおいて、表２に示す０〜８クロック目の期間におけるコースセルの段数とファインセルによる遅延時間（ファインセルの段数）を表す。図１（ａ）に示すグラフの縦軸は累積遅延、横軸はクロック数である。また、正方形の枠１個はファインセル１個当たりの遅延時間、長方形の枠１個はコースセル１個当たりの遅延時間に相当する。枠内の数字は、各々の遅延セルの段数を表す。
【００２９】
表２および図１（ａ）のグラフに示すように、従来のＳＳＣＧでは、０〜３クロック目までは、ファインセルによる遅延時間が０，１０，３０，６０と増えていく。しかし、４クロック目において、ファインセルによる遅延時間はコースセル１個当たりの遅延時間よりも短く、１００ｐｓという遅延時間が作れないので、ファインセルによる遅延時間は１０ｐｓに戻る。この時同時にコースセルの段数が１個増えて１になる。
【００３０】
その次の５クロック目において、ファインセルによる遅延時間は６０ｐｓとなり、コースセルの段数は増えず１のままである。すなわち、コースセルの段数は、４クロック目で１個となり、５クロック目でも１個のままである。そのため、コースセルの段数差が１から０になって、コースセルの段数差の変化分である（ｄ2ＮC／ｄｎ2）がマイナスの値となる。これは、ファインセルによる遅延時間がコースセル１個当たりの遅延時間よりも短いことに起因する問題である。
【００３１】
上記の通り、従来のＳＳＣＧでは、図５のグラフに示すように、コースセルの段数差の変化分である（ｄ2ＮC／ｄｎ2）がマイナスの値となるところで変調プロファイルに大きながたつきが発生する。
【００３２】
上記の表４は、表１と同様に、図６に四角の点線で示す領域の情報を示すものであり、本発明のＳＳＣＧと従来のＳＳＣＧとの対比が容易となるように、ファインセルによる遅延時間がターゲットの遅延時間の１．５倍となった場合を表している。表４は、表１と同一の形式で表してある。また、図２のグラフは、表４の数値をグラフ化したもの（変調プロファイル）である。
【００３３】
表３は本発明方式（本発明のＳＳＣＧ）の例であり、表４に示す０〜８クロック目と同じものである。図１（ｂ）のグラフは、本発明のＳＳＣＧにおいて、表３に示す０〜８クロック目の期間におけるコースセルの段数とファインセルによる遅延時間（ファインセルの段数）を表す。図１（ｂ）のグラフは、本発明のＳＳＣＧと従来のＳＳＣＧとの対比が容易となるように、同図左側のグラフと同一の形式で表してある。
【００３４】
表３および図１（ｂ）のグラフに示すように、本発明のＳＳＣＧは、０〜３クロック目までは従来のＳＳＣＧと同一に動作する。しかし、本発明のＳＳＣＧでは、４クロック目において、ファインセルによる遅延時間の最大値を、コースセル１個当たりの遅延時間である９０ｐｓよりも、１遅延ステップの時間である１０ｐｓだけ長い１００ｐｓの遅延時間とすることによって、コースセルの段数が１個増えないようにする。
【００３５】
ファインセルによる遅延時間の最大値は１００ｐｓであるから、その次の５クロック目において、ファインセルによる遅延時間は６０ｐｓに戻る。この時同時にコースセルの段数が１個増えて１となる。また、表４に示すように、６クロック目以後もコースセルの段数はクロック毎に１個以上増え続けるから、コースセルの段数差が減ることはなく、コースセルの段数差の変化分である（ｄ2ＮC／ｄｎ2）がマイナスの値とならない。
【００３６】
本発明のＳＳＣＧでは、図２のグラフに示すように、小さながたつきはあるものの、コースセルの段数差の変化分である（ｄ2ＮC／ｄｎ2）がマイナスの値とならないので、変調プロファイルに大きながたつきが発生することを軽減することができる。
【００３７】
ここで、コースセル１個当たりの遅延時間が、遅延ステップの時間のＭ倍であると仮定する。上記例の場合、コースセル１個当たりの遅延時間は９０ｐｓ、遅延ステップの時間は１０ｐｓであるから、Ｍ＝９０ｐｓ／１０ｐｓ＝９である。本発明のＳＳＣＧでは、ファインセルによる遅延時間をコースセルによる遅延時間の余りではなく、具体的には、下記式（３）で表されるファインセルの段数に相当する時間まで使用できるようにする。
【００３８】
【数１】
【００３９】
なお、式（３）による演算結果が少数点以下の値を含む場合には、その小数点以下の値を切り捨て、ファインセルの段数を式（３）による演算結果の商の値とする。式（３）によって求められるファインセルの段数は、ファインセル１個当たりの遅延時間、コースセル１個当たりの遅延時間、遅延ステップの時間、累積遅延が増加する場合、累積遅延が減少する場合に関係なく成り立つ。
【００４０】
コースセル１個当たりの遅延時間＝９０ｐｓ、ファインセル１個当たりの遅延時間および遅延ステップの時間＝１０ｐｓとすると、Ｍ＝９となり、式（３）の演算結果＝ファインセルの段数＝１０個となる。ファインセルによる最大遅延時間は、ファインセルの段数１０個×ファインセル１個当たりの遅延時間１０ｐｓ＝１００ｐｓ、つまり、コースセル１個当たりの遅延時間よりも長い時間となる。前述の表４は、このファインセルによる最大遅延時間＝１００ｐｓに基づいて作成されたものである。
【００４１】
表４を作成する場合、上記のようにして、ファインセルによる最大遅延時間＝１００ｐｓを求める。
【００４２】
表１においてコースセルの段数差が減少する１クロック前のクロック、例えば、４，１３，２２，３１，… クロック目において、（累積遅延−コースセル１個当たりの遅延時間×１クロック前のコースセルの段数）≦ファインセルによる最大遅延時間であれば、遅延に用いるコースセルの段数を変えずに、（累積遅延−コースセル１個当たりの遅延時間×１クロック前のコースセルの段数）＝１００ｐｓをファインセルによる遅延時間に割り当てる（例えば、４クロック目）。
【００４３】
また、（累積遅延−コースセル１個当たりの遅延時間×１クロック前のコースセルの段数）＞ファインセルによる最大遅延時間であれば、ファインセルによる最大遅延時間＝１００ｐｓをファインセルによる遅延時間に割り当て、遅延に用いるコースセルの段数を、（累積遅延−コースセル１個当たりの遅延時間×１クロック前のコースセルの段数−ファインセルによる最大遅延時間）／コースセル１個当たりの遅延時間の商に相当する段数だけ増加させる（例えば、１３，２２，３１クロック目）。
【００４４】
これにより、コースセルの段数差が減少する１クロック前のクロックにおいて、コースセルの段数が増加することを防ぐことができ、コースセルの段数差が増加した後で減少することがなくなる。そのため、変調プロファイルのがたつきを軽減することができ、出力クロックのジッタを低減することができる、ＥＭＩ低減効果の見積もりも容易になるという効果がある。
【００４５】
なお、表４に相当するものを作成する場合、上記例に限らず、１クロック毎に、コースセルの段数差の変化分である（ｄ2ＮC／ｄｎ2）がマイナスの値とならないようなものを作成することができればどのような作成方法でもよい。
【００４６】
次に、本発明のＳＳＣＧの回路構成の一例を説明する。
なお、以下の説明は、上記説明に対応して、コースセルによる遅延時間はターゲットの遅延時間と同じであるが、ファインセルによる遅延時間がターゲットの遅延時間の１．５倍となった場合の例である。
【００４７】
図３は、本発明のＳＳＣＧの構成を表す一実施形態の概略図である。同図に示すＳＳＣＧ１０は、１クロック毎に、入力クロックを遅延する時間を遅延ステップの時間ずつ増減（変化）させることにより、出力クロックの周波数（すなわち、周期）を変調させるものである。ＳＳＣＧ１０は、コースセルの選択回路１２と、ファインセルの選択回路１４と、制御回路１６とによって構成されている。
【００４８】
コースセルの選択回路１２は、直列に接続された複数（Ｎ個）のコースセル１８［Ｎ：１］（Ｎは１以上の整数）と、コースセル１８［Ｎ：１］の各々に対応して設けられたＮＡＮＤ回路２０［Ｎ：１］と、２つのＮＡＮＤ回路２０［０］、２２とによって構成されている。初段のコースセル１８［Ｎ］の入力端子は電源に接続され、最終段のコースセル１８［１］の出力端子は、ＮＡＮＤ回路２２の一方の入力端子に接続されている。
【００４９】
コースセル１８［Ｎ：１］の各々は、図４に示すように、直列に接続された２つのＮＡＮＤ回路２４，２６によって構成されている。前段のＮＡＮＤ回路２４の一方の入力端子が、そのコースセル１８の入力端子となる。後段のＮＡＮＤ回路２６の、前段のＮＡＮＤ回路２４の出力端子が接続されていない方の入力端子は電源に接続され、その出力端子が、そのコースセル１８の出力端子となる。
【００５０】
ＮＡＮＤ回路２０［Ｎ：０］の一方の入力端子は、ファインセルの選択回路１４の出力端子と接続され、その他方の入力端子は、それぞれ、信号Ｓ［Ｎ］、Ｓ［Ｎ−１］、Ｓ［Ｎ２−］…、Ｓ［２］、Ｓ［１］、Ｓ［０］と接続されている。また、ＮＡＮＤ回路２０［Ｎ：１］の出力端子は、それぞれ、コースセル１８［Ｎ：１］を構成するＮＡＮＤ回路２４の他方の入力端子に接続されている。
【００５１】
ＮＡＮＤ回路２２の他方の入力端子は、ＮＡＮＤ回路２０［０］の出力端子に接続されている。また、ＮＡＮＤ回路２２の出力端子が、ＳＳＣＧ１０の出力端子ＣＬＫＯＵＴとなる。
【００５２】
ここで、ＮＡＮＤ回路２０［Ｎ：０］、２２による遅延時間は、コースセル１８［Ｎ：１］の各々を構成するＮＡＮＤ回路２４，２６による遅延時間と比べて無視できる程度の時間であるとする。
【００５３】
信号Ｓ［Ｎ：０］は、１クロック毎に、１つだけがハイレベル（アクティブ状態）となる信号である。信号Ｓ［０］がハイレベルの場合、ＮＡＮＤ回路２０［Ｎ：１］の出力信号がハイレベルとなり、コースセル１８［Ｎ：１］の出力信号もハイレベルとなる。その結果、ファインセルの選択回路１４から出力されるクロックは、ＮＡＮＤ回路２０［０］、２２を通過し、出力クロックＣＬＫＯＵＴとして出力される。
【００５４】
信号Ｓ［１］がハイレベルの場合、ＮＡＮＤ回路２０［Ｎ：２］、２０［０］の出力信号がハイレベルとなり、コースセル１８［Ｎ：２］の出力信号がハイレベルとなる。その結果、ファインセルの選択回路１４から出力されるクロックは、ＮＡＮＤ回路２０［１］、コースセル１８［１］、ＮＡＮＤ回路２２を通過し、１個分のコースセル１８［１］の遅延時間の後、出力クロックＣＬＫＯＵＴとして出力される。
【００５５】
信号Ｓ［Ｎ−１：２］の場合は、通過するコースセルの段数が変わる点を除いて、信号Ｓ［１］の場合と同様である。
【００５６】
信号Ｓ［Ｎ］がハイレベルの場合、ＮＡＮＤ回路２０［Ｎ−１：０］の出力信号がハイレベルとなる。その結果、ファインセルの選択回路１４から出力されるクロックは、ＮＡＮＤ回路２０［Ｎ］、コースセル１８［Ｎ：１］、ＮＡＮＤ回路２２を通過し、Ｎ個分のコースセル１８［Ｎ：１］の遅延時間の後、出力クロックＣＬＫＯＵＴとして出力される。
【００５７】
続いて、ファインセルの選択回路１４は、図示省略しているが、信号Ｓ［Ｎ：０］が信号Ｔ［Ｍ＋１：０］（Ｍは、コースセル１個当たりの遅延時間／１遅延ステップの時間）に変わっている点を除いて、基本的に、コースセルの選択回路１２と同様の構成のものである。ファインセルの選択回路１４は、前述の式（３）の演算結果に応じた段数のファインセルを備えている。これにより、ファインセルの選択回路１４によって、入力クロックをコースセル１個当たりの遅延時間よりも長い時間まで遅延させることができる。
【００５８】
続いて、制御回路１６は、ファインセルの選択回路１４の出力信号から、表４に示すコースセルの段数およびファインセルによる遅延時間の情報に基づいて、１クロック毎に、ファインセルの選択回路１４の出力信号が通過するコースセル１８の段数を決定する信号Ｓ［Ｎ：０］、および、入力クロックＣＬＫＩＮが通過するファインセルの段数（ファインセルによる遅延時間）を決定する信号Ｔ［Ｍ＋１：０］を出力する。制御回路１６は、例えば、論理合成ツールなどによって自動生成することができる。
【００５９】
ＳＳＣＧ１０では、１クロック毎に、信号Ｔ［Ｍ＋１：０］のうちの１つがハイレベル、信号Ｓ［Ｎ：０］のうちの１つがハイレベルとなる。これに応じて、入力クロックＣＬＫＩＮが、ファインセルの選択回路１４によって遅延される時間が決定されるとともに、ファインセルの選択回路１４の出力信号が、コースセルの選択回路１２によって遅延される時間が決定され、出力クロックＣＬＫＯＵＴとして出力される。クロック毎のコースセルおよびファインセルの段数は、表４に示した通りとなる。
【００６０】
そのため、１クロック毎に、信号Ｔ［Ｍ＋１：０］および信号Ｓ［Ｎ：０］のうち１つだけがハイレベルとなる信号を変えていくことによって、ＳＳＣＧ１０の出力クロックＣＬＫＯＵＴの周波数を変調することができる。
【００６１】
ここで、ＳＳＣＧ１０では、信号Ｔ［Ｍ＋１：０］および信号Ｓ［Ｎ：０］によって、コースセルの段数差が増加した後で減少することがないように制御される。これにより、ファインセルによる遅延時間がターゲットの遅延時間からずれた場合であっても、変調プロファイルのがたつきを軽減することができるので、出力クロックのジッタを低減することができ、ＥＭＩ低減効果の見積もりも容易になるという効果がある。
【００６２】
なお、本発明のＳＳＣＧは、図３および図４に示す回路構成のものに限らず、同様の機能を果たすものであれば、その構成は適宜変更することができる。
【００６３】
ファインセル１個当たりの遅延時間、コースセル１個当たりの遅延時間、遅延ステップの時間は、前述の関係を満足する限りにおいて任意である。また、本発明は、コースセルおよびファインセルによる遅延時間の少なくとも一方がターゲットの遅延時間からずれた場合のいずれにおいても同様に作用する。また、本発明は、累積遅延が増加する期間だけでなく、減少する期間においても同様に作用する。
【００６４】
累積遅延が減少する期間は、コースセルの段数差が減少した後で増加する場合がある。この場合も、本発明のＳＳＣＧであれば、ＳＳＣＧ１０では、コースセルの段数差が減少した後で増加することがないように制御される。つまり、コースセルの段数差の変化分がプラスの値とならないように制御される。これにより、ファインセル１個当たりの遅延時間がターゲットの遅延時間からずれた場合であっても、変調プロファイルのがたつきを軽減することができる。
【００６５】
本発明は、基本的に以上のようなものである。
以上、本発明のスペクトラム拡散クロックジェネレータについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００６６】
【図１】（ａ）および（ｂ）は、それぞれ、従来のＳＳＣＧおよび本発明のＳＳＣＧにおいて、表２および表３に示す０〜８クロック目の期間におけるコースセルの段数とファインセルによる遅延時間を表すグラフである。
【図２】本発明のＳＳＣＧにおいて、ファインセルによる遅延時間がターゲットの遅延時間の１．５倍の場合における変調度とクロック数との関係を表すグラフである。
【図３】本発明のＳＳＣＧの構成を表す一実施形態の概略図である。
【図４】図３に示すＳＳＣＧで用いられるコースセルの構成を表す回路図である。
【図５】従来のＳＳＣＧにおいて、ファインセルによる遅延時間がターゲットの遅延時間の１．５倍の場合における変調度とクロック数との関係を表すグラフである。
【図６】ＳＳＣＧの出力クロックについて、その周期とクロック数との関係を表すグラフである。
【符号の説明】
【００６７】
１０ スペクトラム拡散クロックジェネレータ（ＳＳＣＧ）
１２ コースセルの選択回路
１４ ファインセルの選択回路
１６ 制御回路
１８ コースセル
２０，２２，２４，２６ ＮＡＮＤ回路
【特許請求の範囲】
【請求項１】
１クロック毎に、入力クロックを遅延する時間を、１クロック毎の出力クロックの遅延時間の変化量を表す遅延ステップの時間ずつ変化させることにより、出力クロックの周波数を変調させるスペクトラム拡散クロックジェネレータであって、
直列に接続された複数のファインセルを有し、第１の信号に応じて選択されたファインセルの段数分の時間前記入力クロックを遅延するファインセルの選択回路と、直列に接続された複数のコースセルを有し、第２の信号に応じて選択されたコースセルの段数分の時間前記ファインセルの選択回路の出力信号を遅延し前記出力クロックとして出力するコースセルの選択回路と、前記ファインセルの選択回路の出力信号に応じて、前記第１および第２の信号を生成し出力する制御回路とを備え、
前記ファインセル１個当たりの遅延時間≦前記遅延ステップの時間であり、前記遅延ステップの時間は、前記ファインセル１個当たりの遅延時間のａ倍（ａは１以上の整数）であり、前記コースセル１個当たりの遅延時間＞前記遅延ステップの時間であり、前記コースセル１個当たりの遅延時間は、前記遅延ステップの時間のｂ倍（ｂは２以上の整数）であり、
前記制御回路は、前記第１および第２の制御信号として、当該スペクトラム拡散クロックジェネレータによる合計遅延時間である累積遅延が増加する期間は、１クロック毎に、前記コースセルの段数差の変化分がマイナスの値とならないように制御し、前記累積遅延が減少する期間は、１クロック毎に、前記コースセルの段数差の変化分がプラスの値とならないように制御する信号を出力することを特徴とするスペクトラム拡散クロックジェネレータ。
【請求項２】
前記ファインセルの選択回路が前記入力クロックを遅延する最大遅延時間は、前記コースセル１個当たりの遅延時間よりも長い時間であることを特徴とする請求項１に記載のスペクトラム拡散クロックジェネレータ。
【請求項３】
前記最大遅延時間は、前記コースセル１個当たりの遅延時間／前記遅延ステップをＭとして、（Ｍ2−１）／８による演算結果の商の値として算出されるファインセルの段数×前記ファインセル１個当たりの遅延時間であることを特徴とする請求項２に記載のスペクトラム拡散クロックジェネレータ。
【請求項１】
１クロック毎に、入力クロックを遅延する時間を、１クロック毎の出力クロックの遅延時間の変化量を表す遅延ステップの時間ずつ変化させることにより、出力クロックの周波数を変調させるスペクトラム拡散クロックジェネレータであって、
直列に接続された複数のファインセルを有し、第１の信号に応じて選択されたファインセルの段数分の時間前記入力クロックを遅延するファインセルの選択回路と、直列に接続された複数のコースセルを有し、第２の信号に応じて選択されたコースセルの段数分の時間前記ファインセルの選択回路の出力信号を遅延し前記出力クロックとして出力するコースセルの選択回路と、前記ファインセルの選択回路の出力信号に応じて、前記第１および第２の信号を生成し出力する制御回路とを備え、
前記ファインセル１個当たりの遅延時間≦前記遅延ステップの時間であり、前記遅延ステップの時間は、前記ファインセル１個当たりの遅延時間のａ倍（ａは１以上の整数）であり、前記コースセル１個当たりの遅延時間＞前記遅延ステップの時間であり、前記コースセル１個当たりの遅延時間は、前記遅延ステップの時間のｂ倍（ｂは２以上の整数）であり、
前記制御回路は、前記第１および第２の制御信号として、当該スペクトラム拡散クロックジェネレータによる合計遅延時間である累積遅延が増加する期間は、１クロック毎に、前記コースセルの段数差の変化分がマイナスの値とならないように制御し、前記累積遅延が減少する期間は、１クロック毎に、前記コースセルの段数差の変化分がプラスの値とならないように制御する信号を出力することを特徴とするスペクトラム拡散クロックジェネレータ。
【請求項２】
前記ファインセルの選択回路が前記入力クロックを遅延する最大遅延時間は、前記コースセル１個当たりの遅延時間よりも長い時間であることを特徴とする請求項１に記載のスペクトラム拡散クロックジェネレータ。
【請求項３】
前記最大遅延時間は、前記コースセル１個当たりの遅延時間／前記遅延ステップをＭとして、（Ｍ2−１）／８による演算結果の商の値として算出されるファインセルの段数×前記ファインセル１個当たりの遅延時間であることを特徴とする請求項２に記載のスペクトラム拡散クロックジェネレータ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−１７０９５４（Ｐ２００９−１７０９５４Ａ）
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願番号】特願２００８−３４００（Ｐ２００８−３４００）
【出願日】平成２０年１月１０日（２００８．１．１０）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願日】平成２０年１月１０日（２００８．１．１０）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
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