デジタル信号出力装置およびデジタル信号出力方法
【課題】 生成するデジタル信号の論理値を決定するのに要する時間が長くなること、および、生成するデジタル信号の論理値が頻繁に切り替わることを抑制可能なデジタル信号出力装置およびデジタル信号出力方法を提供する。
【解決手段】 保持部１１ｃは、第一しきい値、第一しきい値以下の第二しきい値、第二しきい値より小さい第一設定値および第一しきい値より大きい第二設定値を保持する。制御部１１ｄは、アップダウンカウンタ１１ａのカウンタ値が第一しきい値のときに論理０の入力信号を受け付けるとそのカウンタ値を第一設定値に変更する。信号再生回路１２は、その変更に伴い論理０のデジタル信号を生成する。また、制御部１１ｄは、そのカウンタ値が第二しきい値のときに論理１の入力信号を受け付けるとそのカウンタ値を第二設定値に変更する。信号再生回路１２は、その変更に伴い論理１のデジタル信号を生成する。
【解決手段】 保持部１１ｃは、第一しきい値、第一しきい値以下の第二しきい値、第二しきい値より小さい第一設定値および第一しきい値より大きい第二設定値を保持する。制御部１１ｄは、アップダウンカウンタ１１ａのカウンタ値が第一しきい値のときに論理０の入力信号を受け付けるとそのカウンタ値を第一設定値に変更する。信号再生回路１２は、その変更に伴い論理０のデジタル信号を生成する。また、制御部１１ｄは、そのカウンタ値が第二しきい値のときに論理１の入力信号を受け付けるとそのカウンタ値を第二設定値に変更する。信号再生回路１２は、その変更に伴い論理１のデジタル信号を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号出力装置およびデジタル信号出力方法に関し、特には、入力信号に応じたデジタル信号を出力するデジタル信号出力装置およびデジタル信号出力方法に関する。
【背景技術】
【０００２】
従来、電気回路の開閉器（メカニカル・スイッチ）のチャタリング防止回路として使用可能なデジタル信号出力装置が知られている。
【０００３】
図８は、従来のデジタル信号出力装置の一例を示したブロック図である。
【０００４】
図８において、従来のデジタル信号出力装置３０は、同期化回路２１と、信号再生回路２３とを含む。
【０００５】
同期化回路２１は、複数のＤ−ＦＦ、具体的には、Ｄ−ＦＦ２１ａないし２１ｈを有し、バッファ２０から入力信号Ｉ０を受け付ける。
【０００６】
信号再生回路２３は、Ｄ−ＦＦ２１ａないし２１ｈが保持している論理値（論理０または論理１）を受け付ける。信号再生回路２３は、同期化回路２１から受け付けた論理０の数と、同期化回路２１から受け付けた論理１の数と、に基づいて、再生信号Ｉ１の論理状態を決定する。
【０００７】
具体的には、信号再生回路２３は、多数決方式または全一致方式で、再生信号Ｉ１の論理状態を決定する。
【０００８】
多数決方式では、信号再生回路２３は、論理０の数と論理１の数を比較し、多数の方の論理値を選択し、その選択された論理値の再生信号Ｉ１を出力する。
【０００９】
一方、全一致方式では、入力信号Ｉ０が、サンプルクロック（内部クロック）の周期にＤ−ＦＦの個数を掛け合わせて得られた期間以上、同じ論理値を維持すると、信号再生回路２３は、その維持された論理値の再生信号Ｉ１を出力する。
【００１０】
また、特許文献１（特開平４−３３０８２０号公報）には、アップダウンカウンタを用いて、入力信号に含まれるノイズを除去する雑音除去回路が記載されている。
【００１１】
このアップダウンカウンタは、ローレベルの入力信号を受け付けるとカウントダウンし、ハイレベルの入力信号を受け付けるとカウントアップする。また、このアップダウンカウンタは、第１基準値と第２基準値の範囲内でカウント動作を行うように制御される。
【００１２】
特許文献１に記載の雑音除去回路は、アップダウンカウンタのカウンタ値が、第１基準値と第２基準値の範囲内に設けられたしきい値より大きい場合、ハイレベルの信号を出力し、一方、そのカウンタ値がそのしきい値より小さい場合、ローレベルの信号を出力する。
【特許文献１】特開平４−３３０８２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
多数決方式では、“０１０１０１”のように論理０の数と論理１の数が同数の場合、信号再生回路２３は、次の入力信号Ｉ０の論理値に基づいて、再生信号Ｉ１の論理値を決定する。このため、多数決方式では、再生信号Ｉ１の論理値が頻繁に切り替わるおそれがある。
【００１４】
全一致方式では、入力信号Ｉ０が、サンプルクロック（内部クロック）の周期にＤ−ＦＦの個数を掛け合わせて得られた期間以上、同じ論理値を維持しなければ、信号再生回路２３は、再生信号Ｉ１の論理値を決定できない。また、全一致方式回路では、Ｄ−ＦＦの個数が十分でない場合に入力信号Ｉ０が多くのノイズを含むと、再生信号Ｉ１の論理値が頻繁に切り替わるおそれがある。
【００１５】
また、頻繁な再生信号の論理値の切り替えを防止するためにＤ−ＦＦが増やされると、２つの決定方式とも、信号が再生されるまでの時間が長くなってしまう。
【００１６】
また、特許文献１に記載の雑音除去回路では、アップダウンカウンタのカウンタ値がしきい値を挟んでアップダウンを繰り返すと、雑音除去回路の出力は、そのアップダウンに応じて、ハイレベルとローレベルに頻繁に切り替わる。すなわち、雑音除去回路の出力（デジタル信号）の論理値が頻繁に切り替わってしまう。
【００１７】
本発明の目的は、生成するデジタル信号の論理値を決定するのに要する時間が長くなること、および、生成するデジタル信号の論理値が頻繁に切り替わることを抑制可能なデジタル信号出力装置およびデジタル信号出力方法を提供することである。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明のデジタル信号出力装置は、入力信号に基づいてデジタル信号を生成するデジタル信号出力装置であって、第一しきい値と、前記第一しきい値以下の第二しきい値と、前記第二しきい値より小さい第一設定値と、前記第一しきい値より大きい第二設定値と、を保持する保持部と、アップダウンカウンタと、前記アップダウンカウンタのカウンタ値が前記第一しきい値および前記第一設定値と異なるときに論理０の入力信号を受け付けると前記カウンタ値をカウントダウンし、前記カウンタ値が前記第二しきい値および前記第二設定値と異なるときに論理１の入力信号を受け付けると前記カウンタ値をカウントアップし、前記カウンタ値が前記第一しきい値のときに論理０の入力信号を受け付けると前記カウンタ値を前記第一設定値に変更し、前記カウンタ値が前記第二しきい値のときに論理１の入力信号を受け付けると前記カウンタ値を前記第二設定値に変更する制御部と、前記カウンタ値が前記第一設定値に変更されると論理０のデジタル信号の生成を開始し、前記カウンタ値が前記第二設定値に変更されると論理１のデジタル信号を生成を開始する信号再生部とを含む。
【００１９】
本発明のデジタル信号出力方法は、第一しきい値と前記第一しきい値以下の第二しきい値と前記第二しきい値より小さい第一設定値と前記第一しきい値より大きい第二設定値とを保持する保持部と、アップダウンカウンタと、を含むデジタル信号出力装置が行うデジタル信号出力方法であって、前記アップダウンカウンタのカウンタ値が前記第一しきい値および前記第一設定値と異なるときに論理０の入力信号を受け付けると前記カウンタ値をカウントダウンするカウントダウンステップと、前記カウンタ値が前記第二しきい値および前記第二設定値と異なるときに論理１の入力信号を受け付けると前記カウンタ値をカウントアップするカウントアップステップと、前記カウンタ値が前記第一しきい値のときに論理０の入力信号を受け付けると前記カウンタ値を前記第一設定値に変更する第一設定値変更ステップと、前記カウンタ値が前記第二しきい値のときに論理１の入力信号を受け付けると前記カウンタ値を前記第二設定値に変更する第二設定値変更ステップと、前記カウンタ値が前記第一設定値に変更されると、論理０のデジタル信号の生成を開始する論理０デジタル信号生成ステップと、前記カウンタ値が前記第二設定値に変更されると、論理１のデジタル信号の生成を開始する論理１デジタル信号生成ステップとを含む。
【００２０】
上記の発明によれば、カウンタ値が第一しきい値のときに論理０の入力信号が受け付けられると、カウンタ値が第一設定値に変更されて論理０のデジタル信号が生成される。また、カウンタ値が第二しきい値のときに論理１の入力信号が受け付けられると、カウンタ値が第二設定値に変更されて論理１のデジタル信号が生成される。
【００２１】
このため、論理０のデジタル信号が生成された直後に、論理１の入力信号が受け付けられても、そのときのカウンタ値は第二しきい値より小さい第一設定値なので、論理０のデジタル信号は生成されない。また、論理１のデジタル信号が生成された直後に、論理０の入力信号が受け付けられても、そのときのカウンタ値は第一しきい値より大きい第二設定値なので、論理０のデジタル信号は生成されない。よって、デジタル信号の論理値が頻繁に切り替わることを抑制可能になる。
【００２２】
また、従来行われていた多数決方式または全一致方式を用いる必要がない。このため、生成するデジタル信号の論理値を決定する時間が長くなることを抑制可能になる。
【００２３】
また、前記第一設定値が、前記第二しきい値より１以上小さく、前記第二設定値が、前記第一しきい値より１以上大きく、前記アップダウンカウンタのカウンタ値が前記第一しきい値および前記第一設定値と異なるときに論理０の入力信号が受け付けられると、前記カウンタ値を１だけ小さくし、また、前記カウンタ値が前記第二しきい値および前記第二設定値と異なるときに論理１の入力信号が受け付けられると前記カウンタ値を１だけ大きくすることが望ましい。
【００２４】
上記の発明によれば、デジタル信号の論理値が頻繁に切り替わることを抑制可能になる。
【００２５】
前記カウンタ値が前記第一設定値のときに論理０の入力信号が受け付けられると、前記カウンタ値を前記第一設定値に保持し、また、前記カウンタ値が前記第二設定値のときに論理１の入力信号が受け付けられると、前記カウンタ値を前記第二設定値に保持することが望ましい。
【００２６】
上記の発明によれば、カウンタ値を、第一設定値以上第二設定値以下の値にすることが可能となる。
【００２７】
また、前記第一設定値は前記アップダウンカウンタの最小値であり、前記第二設定値は前記アップダウンカウンタの最大値であることが望ましい。
【００２８】
上記の発明によれば、アップダウンカウンタのカウンタ値の、最大値から最小値への桁上げ（キャリー）、および、最小値から最大値への位借り（ボロー）を抑止することが可能となる。このため、生成されるデジタル信号の論理値が、キャリーおよびボローによって悪影響を受けることを防止できる。
【００２９】
また、前記保持部は、受け付けられた第一しきい値および第二しきい値を保持することが望ましい。
【００３０】
上記の発明によれば、第一しきい値および第二しきい値を任意の値に設定することが可能になる。このため、例えば、入力信号の種類に応じて、第一しきい値および第二しきい値を変更することが可能になる。
【発明の効果】
【００３１】
本発明によれば、入力信号に基づいてデジタル信号を生成するデジタル信号出力装置において、生成するデジタル信号の論理値を決定するのに要する時間が長くなること、および、生成するデジタル信号の論理値が頻繁に切り替わることを抑制可能となる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施例について図面を参照して説明する。
【００３３】
図１は、本発明の一実施例のデジタル信号出力装置を示したブロック図である。
【００３４】
図１において、本デジタル信号出力装置は、同期化回路２１と、デジタル信号出力回路１０とを含む。デジタル信号出力回路１０は、計数回路１１と、信号再生回路１２とを含む。
【００３５】
同期化回路２１は、内部クロックを受け付け、また、バッファ２０から入力信号を受け付ける。同期化回路２１は、内部クロックを用いて入力信号をサンプリングし、そのサンプリング結果を、次のサンプリングが行われるまで保持する。同期化回路２１は、その保持されているサンプリング結果を出力する。なお、このサンプリング結果は、内部クロックに同期した入力信号（以下「同期化入力信号」と称する。）となる。
【００３６】
計数回路１１は、内部クロックを受け付け、また、同期化回路２１から同期化入力信号を受け付ける。計数回路１１は、同期化入力信号を、内部クロックのエッジ（立ち上がりエッジまたは立下りエッジ）ごとにサンプルする。
【００３７】
計数回路１１は、そのサンプル結果が論理０（例えば低レベル電圧）ならば、自己の計数値を１だけ減算し、一方、そのサンプル結果が論理１（例えば高レベル電圧）ならば、その計数値を１だけ加算する。
【００３８】
計数回路１１は、自己の計数値の最大値から最小値への桁上げ（キャリー）、または、計数値の最小値から最大値への位借り（ボロー）を抑止する。
【００３９】
本実施例では、計数回路１１の最大値を「７」とし、計数回路１１の最小値を「０」とする。なお、計数回路１１の最大値および最小値は、適宜変更可能である。
【００４０】
計数回路１１は、自己の計数値が第一しきい値（例えば「４」）のときに論理０の同期化入力信号を受け付けると、その計数値を計数回路１１の最小値（例えば「０」）に設定する。
【００４１】
換言すると、計数回路１１は、自己の計数値が第一しきい値のときに同期化入力信号のサンプル結果が論理０であると、その計数値を計数回路１１の最小値（第一設定値）に設定する。
【００４２】
また、計数回路１１は、自己の計数値が第二しきい値（例えば「３」）のときに論理１の同期化入力信号を受け付けると、その計数値を計数回路１１の最大値（例えば「７」）に設定する。
【００４３】
換言すると、計数回路１１は、自己の計数値が第二しきい値のときに同期化入力信号のサンプル結果が論理１であると、その計数値を計数回路１１の最大値（第二設定値）に設定する。
【００４４】
なお、第一しきい値は、第二しきい値以上かつ第二設定値未満であれば、適宜変更可能であり、また、第二しきい値は、第一しきい値以下かつ第一設定値より大きければ、適宜変更可能である。
【００４５】
図２は、計数回路１１の計数値の変化を説明するための説明図である。
【００４６】
図２において、縦軸Ｙは計数回路１１の計数値を示し、横軸Ｘは時間を示す。なお、図２では、第一設定値が「０」、第二設定値が「７」、第一しきい値が「４」、第二しきい値が「３」である。また、図２では、説明を簡略化するために、論理０の入力信号が連続して受け付けられ、その後、論理１の入力信号が連続して受け付けられた場合の、計数回路１１の計数値の変化を示す。
【００４７】
図３は、計数回路１１の一例を示したブロック図である。なお、図３において、図１に示したものと同一のものには同一符号を付してある。
【００４８】
図３において、計数回路１１は、アップダウンカウンタ１１ａと、入力部１１ｂと、保持部１１ｃと、制御部１１ｄとを含む。
【００４９】
アップダウンカウンタ１１ａのカウンタ値は、計数回路１１の計数値である。
【００５０】
入力部１１ｂは、ユーザから、第一しきい値、第二しきい値、第一設定値、および、第二設定値を受け付ける。
【００５１】
保持部１１ｃは、第一しきい値、第二しきい値、第一設定値、および、第二設定値を保持する。なお、保持部１１ｃは、入力部１１ｂにて受け付けられた第一しきい値、第二しきい値、第一設定値、および、第二設定値を格納して保持してもよい。
【００５２】
制御部１１ｄは、同期化入力信号を受け付け、その受け付けられた同期化入力信号に基づいて、アップダウンカウンタ１１ａのカウンタ値を制御する。具体的には、制御部１１ｄは、以下のようにアップダウンカウンタ１１ａのカウンタ値を制御する。
【００５３】
制御部１１ｄは、同期化入力信号を、内部クロックのエッジ（立ち上がりエッジまたは立下りエッジ）ごとにサンプルする。
【００５４】
制御部１１ｄは、アップダウンカウンタ１１ａのカウンタ値が、保持部１１ｃにて保持された第一しきい値（例えば「４」）および第一設定値（例えば「０」）と異なるときに、同期化入力信号のサンプル結果が論理０であると、そのカウンタ値から「１」を減算する。換言すると、制御部１１ｄは、そのカウンタ値が第一しきい値および第一設定値と異なるときに論理０の入力信号を受け付けると、そのカウンタ値をカウントダウンする。
【００５５】
また、制御部１１ｄは、そのカウンタ値が、保持部１１ｃにて保持された第二しきい値（例えば「３」）および第二設定値（例えば「７」）と異なるときに、同期化入力信号のサンプル結果が論理１であると、そのカウンタ値に「１」を加算する。換言すると、制御部１１ｄは、そのカウンタ値が第二しきい値および第二設定値と異なるときに論理１の入力信号を受け付けると、そのカウンタ値をカウントアップする。
【００５６】
また、制御部１１ｄは、そのカウンタ値が第一しきい値のときに同期化入力信号のサンプル結果が論理０であると、そのカウンタ値を第一設定値に変更する。換言すると、制御部１１ｄは、そのカウンタ値が第一しきい値のときに論理０の入力信号を受け付けると、そのカウンタ値を第一設定値に変更する。
【００５７】
また、制御部１１ｄは、そのカウンタ値が第二しきい値のときに同期化入力信号のサンプル結果が論理１であると、そのカウンタ値を第二設定値に変更する。換言すると、制御部１１ｄは、そのカウンタ値が第二しきい値のときに論理１の入力信号を受け付けると、そのカウンタ値を第二設定値に変更する。
【００５８】
また、制御部１１ｄは、そのカウンタ値が第一設定値のときに同期化入力信号のサンプル結果が論理０であると、そのカウンタ値を第一設定値に保持する。換言すると、制御部１１ｄは、そのカウンタ値が第一設定値のときに論理０の入力信号を受け付けると、そのカウンタ値を第一設定値に保持する。
【００５９】
また、制御部１１ｄは、そのカウンタ値が第二設定値のときに同期化入力信号のサンプル結果が論理１であると、そのカウンタ値を第二設定値に保持する。換言すると、制御部１１ｄは、そのカウンタ値が第二設定値のときに論理１の入力信号を受け付けると、そのカウンタ値を第二設定値に保持する。
【００６０】
信号再生回路１２は、計数回路１１の計数値が第一しきい値のときに計数回路１１による同期化入力信号のサンプル結果が論理０であると、論理０のデジタル信号（再生信号）を出力する。換言すると、信号再生回路１２は、計数回路１１の計数値が計数回路１１の最小値（第一設定値）に設定されると、論理０のデジタル信号を出力する。
【００６１】
また、信号再生回路１２は、計数回路１１の計数値が第二しきい値のときに計数回路１１による同期化入力信号のサンプル結果が論理１であると、論理１のデジタル信号（再生信号）を出力する。換言すると、信号再生回路１２は、計数回路１１の計数値が計数回路１１の最大値（第二設定値）に設定されると、論理１のデジタル信号を出力する。
【００６２】
このため、信号再生回路１２は、計数回路１１の計数値が計数回路１１の最小値（第一設定値）に変更されてからその計数値が計数回路１１の最大値（第二設定値）に変更されるまで、論理０のデジタル信号を生成し、また、計数回路１１の計数値が計数回路１１の最大値（第二設定値）に変更されてからその計数値が計数回路１１の最小値（第一設定値）に変更されるまで、論理１のデジタル信号を生成する。
【００６３】
図１に戻って、内部論理回路２２は、信号再生回路１２にて生成されたデジタル信号を受け付ける。
【００６４】
図４は、同期化回路２１およびデジタル信号出力回路１０の論理記述例を示した説明図である。図４では、同期化回路２１およびデジタル信号出力回路１０が、Ｖｅｒｉｌｏｇ−ＨＤＬと呼ばれるハードウェア記述言語にて記載されている。また、図４で各行の左端に描かれた数字は行番号を示す。
【００６５】
図４において、ｅｌｉｍｉｎａｔｅ#ｎｏｉｓｅ#ｉｄｅａ１は、デジタル信号出力装置（モジュール）名を示し、ｂ＿ｄｏは信号生成回路１２にて生成されるデジタル信号を示し、ｂｃｌｏｃｋは内部クロックを示し、ｒｅｓｅｔ＿ｚはリセット信号を示し、ｘ＿ｄｉは入力信号を示す。
【００６６】
同期化回路２１は、入力信号を内部クロックでサンプルする回路であり、直列に接続された２個のＤ型フリップフロップ（以下、Ｄ−ＦＦ）を含む。
【００６７】
計数回路１１は、４個の条件判断文を含む。
【００６８】
第一の条件判断文（行番号３４）によれば、計数回路１１に初期値が与えられる。
【００６９】
第二の条件判断文（行番号３６）によれば、同期化入力信号が、論理１（例えば高レベル電圧）もしくは論理０（例えば低レベル電圧）であるかが判断され、その後、第三または第四の条件判断文に制御が渡される。
【００７０】
第三の条件判断文（行番号３７）は、同期化入力信号が論理１の場合に有効になる。第三の条件判断文によれば、現在の計数回路１１の計数値が最大値（第二設定値）もしくは第二しきい値に等しい場合、その計数値は最大値（第二設定値）に設定される。また、第三の条件判断文によれば、計数回路１１の計数値が最大値（第二設定値）および第二しきい値と異なる場合、その計数値に「１」が加算される。
【００７１】
第四の条件判断文（行番号４２）は、同期化入力信号が論理０の場合に有効になる。第四の条件判断文によれば、現在の計数回路１１の計数値が最小値（第一設定値）もしくは第一しきい値に等しい場合、その計数値は最小値（第一設定値）に設定される。また、第四の条件判断文によれば、計数回路１１の計数値が最小値（第一設定値）および第一しきい値と異なる場合、その計数値から「１」が減算される。
【００７２】
信号再生回路１２は、３個の条件判断文を含む。
【００７３】
第一の条件判断文（行番号５５）によれば、信号再生回路１２に初期値が与えられる。
【００７４】
第二の条件判断文（行番号５７）によれば、同期化入力信号が論理０、かつ、計数回路１１の計数値が第一しきい値に等しい場合に、論理０のデジタル信号が出力される。
【００７５】
第三の条件判断文（行番号５９）によれば、同期化入力信号が論理１、かつ、計数回路１１の計数値が第二しきい値に等しい場合に、論理１のデジタル信号が出力される。
【００７６】
信号再生回路１２は、同期化入力信号の論理と計数回路１１の計数値が、第一、第二、第三のいずれの条件判断文にも該当しない場合には、現在の出力を保持する。
【００７７】
次に、動作を説明する。
【００７８】
図５は、図１に示したデジタル信号出力装置の動作を説明するためのタイミング図である。以下、図５を参照して、デジタル信号出力装置の動作を説明する。
【００７９】
なお、図５において、ｂｃｌｏｃｋは内部クロックを示し、ｒｅｓｅｔ＿ｚはリセット信号を示し、ｘ＿ｄｉは入力信号を示し、ａｓｙｎｃ＿ｄｉ＿ｒ［１］は同期化回路２１の初段のＤ−ＦＦの出力を示し、ａｓｙｎｃ＿ｄｉ＿ｒ［２］は同期化回路２１の２段目（最終段）のＤ−ＦＦの出力を示し、ｂ＿ｂａｌａｎｃｅは計数回路１１の計数値すなわちアップダウンカウンタ１１ａのカウンタ値を示し、ｂ＿ｄｏは信号再生回路１２の出力を示す。
【００８０】
ｒｅｓｅｔ＿ｚ信号が論理０（低レベル電圧）を保持し続ける時刻（１）までの間、計数回路１１と信号再生回路１２は、初期値を保持する。
【００８１】
計数回路１１と信号再生回路１２の初期値は、入力信号（ｘ＿ｄｉ）の初期状態によって設定される。
【００８２】
図５のタイミング図では、入力信号（ｘ＿ｄｉ）の初期状態が論理１（高レベル電圧）なので、計数回路１１（制御部１１ｄ）は、計数回路１１の計数値（アップダウンカウンタ１１ａのカウンタ値）の初期値を「７」に設定し、信号再生回路１２は、信号再生回路１２の初期値を論理１のデジタル信号に設定する。
【００８３】
同期化回路２１は、入力信号（ｘ＿ｄｉ）を、内部クロック（ｂｃｌｏｃｋ）でサンプルする。
【００８４】
入力信号（ｘ＿ｄｉ）が低速度で変化する場合、入力信号（ｘ＿ｄｉ）が初段のＤ−ＦＦの入力しきい電圧付近にとどまる時間が長くなる。
【００８５】
図６（ａ）は、入力信号（ｘ＿ｄｉ）とＤ−ＦＦの入力しきい電圧とを示した説明図であり、図６（ｂ）は、図６（ａ）の一部拡大図である。
【００８６】
図６（ｂ）に示したように、入力信号（ｘ＿ｄｉ）は、微小な幅（振幅）を有している。このため、入力信号（ｘ＿ｄｉ）は、初段のＤ−ＦＦの入力しきい電圧を一気に横切るのではなく、ある時刻には入力しきい電圧を下回るが、次に瞬間には入力しきい電圧を上回ることがある。
【００８７】
したがって、入力信号（ｘ＿ｄｉ）がＤ−ＦＦの入力しきい電圧を横切る際、初段のＤ−ＦＦの出力（ａｓｙｎｃ＿ｄｉ＿ｒ［１］）は、内部クロックの立ち上がりエッジごとに論理１と論理０を交互に出力する（図５の時刻（２）から（８）参照。）。
【００８８】
計数回路１１（制御部１１ｄ）は、同期化回路２１の出力信号（ａｓｙｎｃ＿ｄｉ＿ｒ［２］）が論理０、かつ、計数回路１１の現在の計数値つまりアップダウンカウンタ１１ａのカウンタ値（ｂ＿ｂａｌａｎｃｅ）が、計数回路１１の最小値「０」および第一しきい値「４」と等しくない場合、時刻（４）、（６）、（８）のとおり、現在の計数値（ｂ＿ｂａｌａｎｃｅ）から「１」を減算する。
【００８９】
また、計数回路１１（制御部１１ｄ）は、同期化回路２１の出力信号（ａｓｙｎｃ＿ｄｉ＿ｒ［２］）が論理０、かつ、現在の計数値（ｂ＿ｂａｌａｎｃｅ）が最小値「０」もしくは第一しきい値「４」に等しい場合、時刻（９）、（１０）、（１１）のとおり、計数回路１１の計数値（ｂ＿ｂａｌａｎｃｅ）を最小値「０」に設定する。
【００９０】
また、計数回路１１（制御部１１ｄ）は、同期化回路２１の出力信号（ａｓｙｎｃ＿ｄｉ＿ｒ［２］）が論理１、かつ、現在の計数値（ｂ＿ｂａｌａｎｃｅ）が計数回路１１の最大値「７」および第二しきい値「３」に等しくない場合、時刻（５）、（７）のとおり、現在の計数値（ｂ＿ｂａｌａｎｃｅ）に「１」を加算する。
【００９１】
また、計数回路１１（制御部１１ｄ）は、同期化回路２１の出力信号（ａｓｙｎｃ＿ｄｉ＿ｒ［２］）が論理１、かつ、現在の計数値（ｂ＿ｂａｌａｎｃｅ）が計数回路１１の最大値「７」もしくは第二しきい値「３」に等しい場合、時刻（２）、（３）、（１２）、（１３）のとおり、計数回路１１の計数値（ｂ＿ｂａｌａｎｃｅ）を最大値「７」に設定する。
【００９２】
信号再生回路１２は、計数回路１１の計数値（ｂ＿ｂａｌａｎｃｅ）が第一しきい値「４」のときに同期化回路２１の出力信号（ａｓｙｎｃ＿ｄｉ＿ｒ［２］）が論理０であると、時刻（９）のとおり、論理０のデジタル信号を出力する。
【００９３】
また、信号再生回路１２は、計数回路１１の計数値（ｂ＿ｂａｌａｎｃｅ）が第二しきい値「３」のときに同期化回路２１の出力信号（ａｓｙｎｃ＿ｄｉ＿ｒ［２］）が論理１であると、時刻（１２）のとおり、論理１のデジタル信号を出力する。
【００９４】
信号再生回路１２は、現在の状況が自己の第一、第二、第三の条件判断文に該当しない場合には、出力中のデジタル信号を保持する。
【００９５】
なお、本実施例において、ｘ＿ｄｉの初期状態が論理０ならば、計数回路１１の初期値を「０」、信号再生回路１２の初期値を論理０としてもよい。
【００９６】
本実施例によれば、制御部１１ｄは、アップダウンカウンタ１１ａのカウンタ値が第一しきい値のときに論理０の入力信号を受け付けると、そのカウンタ値を第一設定値に変更する。信号再生回路１２は、その変更に伴い、論理０のデジタル信号を生成する。
【００９７】
また、制御部１１ｄは、そのカウンタ値が第二しきい値のときに論理１の入力信号を受け付けると、そのカウンタ値を第二設定値に変更する。信号再生回路１２は、その変更に伴い論理１のデジタル信号が生成される。
【００９８】
このため、論理０のデジタル信号が生成された直後に、論理１の入力信号が受け付けられても、そのときのカウンタ値は第二しきい値より小さい第一設定値なので、論理１のデジタル信号は生成されない。また、論理１のデジタル信号が生成された直後に、論理０の入力信号が受け付けられても、そのときのカウンタ値は第一しきい値より大きい第二設定値なので、論理０のデジタル信号は生成されない。よって、デジタル信号の論理値が頻繁に切り替わることを抑制可能になる。
【００９９】
また、従来行われていた多数決方式または全一致方式を用いる必要がない。このため、生成するデジタル信号の論理値を決定する時間が長くなることを抑制可能になる。
【０１００】
また、本実施例では、第一設定値が第二しきい値より１以上小さく、第二設定値が第一しきい値より１以上大きく、制御部１１ｄは、アップダウンカウンタ１１ａのカウンタ値が第一しきい値および第一設定値と異なるときに論理０の入力信号を受け付けると、そのカウンタ値を１だけ小さくし、また、そのカウンタ値が第二しきい値および第二設定値と異なるときに論理１の入力信号を受け付けると、そのカウンタ値を１だけ大きくする。この場合、デジタル信号の論理値が頻繁に切り替わることを抑制可能になる。
【０１０１】
また、本実施例では、制御部１１ｄは、アップダウンカウンタ１１ａのカウンタ値が第一設定値のときに論理０の入力信号を受け付けると、そのカウンタ値を第一設定値に保持し、また、そのカウンタ値が第二設定値のときに論理１の入力信号を受け付けると、そのカウンタ値を第二設定値に保持する。
【０１０２】
この場合、カウンタ値を、第一設定値以上第二設定値以下の値にすることが可能となる。
【０１０３】
また、本実施例では、第一設定値はアップダウンカウンタ１１ａの最小値であり、第二設定値はアップダウンカウンタ１１ａの最大値である。
【０１０４】
この場合、アップダウンカウンタ１１ａのカウンタ値の、最大値から最小値への桁上げ（キャリー）、および、最小値から最大値への位借り（ボロー）を抑止することが可能となる。このため、生成されるデジタル信号の論理値が、キャリーおよびボローによって悪影響を受けることを防止できる。
【０１０５】
また、本実施例では、保持部１１ｃは、入力部１１ｂにて受け付けられた第一しきい値および第二しきい値を保持することが望ましい。
【０１０６】
この場合、第一しきい値および第二しきい値を任意の値に設定することが可能になる。このため、例えば、入力信号の種類に応じて、第一しきい値および第二しきい値を変更することが可能になる。
【０１０７】
次に、本発明の他の実施例を説明する。
【０１０８】
図７は、デジタル信号出力回路１０の他の論理記述例を示した説明図である。本実施例では、信号再生回路１２は、計数回路１１の最上位ビット（ｂ#ｂａｌａｎｃｅ[ＭＳＢ]）にて代用される。
【０１０９】
以上説明した各実施例において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【図面の簡単な説明】
【０１１０】
【図１】本発明の一実施例のデジタル信号出力装置を示したブロック図である。
【図２】計数回路１１の動作の一例を説明するための説明図である。
【図３】デジタル信号出力回路１０の一例を示したブロック図である。
【図４】デジタル信号出力装置の一例を示した説明図である。
【図５】デジタル信号出力装置の動作を説明するためのタイミング図である。
【図６】入力信号と入力しきい値電圧とを示した説明図である。
【図７】デジタル信号出力装置の他の例を示した説明図である。
【図８】従来のデジタル信号出力装置を示したブロック図である。
【符号の説明】
【０１１１】
１０ デジタル信号出力回路
１１ 計数回路
１１ａ アップダウンカウンタ
１１ｂ 入力部
１１ｃ 保持部
１１ｄ 制御部
１２ 信号再生回路
２０ バッファ
２１ 同期化回路
２２ 内部論理回路
【技術分野】
【０００１】
本発明は、デジタル信号出力装置およびデジタル信号出力方法に関し、特には、入力信号に応じたデジタル信号を出力するデジタル信号出力装置およびデジタル信号出力方法に関する。
【背景技術】
【０００２】
従来、電気回路の開閉器（メカニカル・スイッチ）のチャタリング防止回路として使用可能なデジタル信号出力装置が知られている。
【０００３】
図８は、従来のデジタル信号出力装置の一例を示したブロック図である。
【０００４】
図８において、従来のデジタル信号出力装置３０は、同期化回路２１と、信号再生回路２３とを含む。
【０００５】
同期化回路２１は、複数のＤ−ＦＦ、具体的には、Ｄ−ＦＦ２１ａないし２１ｈを有し、バッファ２０から入力信号Ｉ０を受け付ける。
【０００６】
信号再生回路２３は、Ｄ−ＦＦ２１ａないし２１ｈが保持している論理値（論理０または論理１）を受け付ける。信号再生回路２３は、同期化回路２１から受け付けた論理０の数と、同期化回路２１から受け付けた論理１の数と、に基づいて、再生信号Ｉ１の論理状態を決定する。
【０００７】
具体的には、信号再生回路２３は、多数決方式または全一致方式で、再生信号Ｉ１の論理状態を決定する。
【０００８】
多数決方式では、信号再生回路２３は、論理０の数と論理１の数を比較し、多数の方の論理値を選択し、その選択された論理値の再生信号Ｉ１を出力する。
【０００９】
一方、全一致方式では、入力信号Ｉ０が、サンプルクロック（内部クロック）の周期にＤ−ＦＦの個数を掛け合わせて得られた期間以上、同じ論理値を維持すると、信号再生回路２３は、その維持された論理値の再生信号Ｉ１を出力する。
【００１０】
また、特許文献１（特開平４−３３０８２０号公報）には、アップダウンカウンタを用いて、入力信号に含まれるノイズを除去する雑音除去回路が記載されている。
【００１１】
このアップダウンカウンタは、ローレベルの入力信号を受け付けるとカウントダウンし、ハイレベルの入力信号を受け付けるとカウントアップする。また、このアップダウンカウンタは、第１基準値と第２基準値の範囲内でカウント動作を行うように制御される。
【００１２】
特許文献１に記載の雑音除去回路は、アップダウンカウンタのカウンタ値が、第１基準値と第２基準値の範囲内に設けられたしきい値より大きい場合、ハイレベルの信号を出力し、一方、そのカウンタ値がそのしきい値より小さい場合、ローレベルの信号を出力する。
【特許文献１】特開平４−３３０８２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
多数決方式では、“０１０１０１”のように論理０の数と論理１の数が同数の場合、信号再生回路２３は、次の入力信号Ｉ０の論理値に基づいて、再生信号Ｉ１の論理値を決定する。このため、多数決方式では、再生信号Ｉ１の論理値が頻繁に切り替わるおそれがある。
【００１４】
全一致方式では、入力信号Ｉ０が、サンプルクロック（内部クロック）の周期にＤ−ＦＦの個数を掛け合わせて得られた期間以上、同じ論理値を維持しなければ、信号再生回路２３は、再生信号Ｉ１の論理値を決定できない。また、全一致方式回路では、Ｄ−ＦＦの個数が十分でない場合に入力信号Ｉ０が多くのノイズを含むと、再生信号Ｉ１の論理値が頻繁に切り替わるおそれがある。
【００１５】
また、頻繁な再生信号の論理値の切り替えを防止するためにＤ−ＦＦが増やされると、２つの決定方式とも、信号が再生されるまでの時間が長くなってしまう。
【００１６】
また、特許文献１に記載の雑音除去回路では、アップダウンカウンタのカウンタ値がしきい値を挟んでアップダウンを繰り返すと、雑音除去回路の出力は、そのアップダウンに応じて、ハイレベルとローレベルに頻繁に切り替わる。すなわち、雑音除去回路の出力（デジタル信号）の論理値が頻繁に切り替わってしまう。
【００１７】
本発明の目的は、生成するデジタル信号の論理値を決定するのに要する時間が長くなること、および、生成するデジタル信号の論理値が頻繁に切り替わることを抑制可能なデジタル信号出力装置およびデジタル信号出力方法を提供することである。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明のデジタル信号出力装置は、入力信号に基づいてデジタル信号を生成するデジタル信号出力装置であって、第一しきい値と、前記第一しきい値以下の第二しきい値と、前記第二しきい値より小さい第一設定値と、前記第一しきい値より大きい第二設定値と、を保持する保持部と、アップダウンカウンタと、前記アップダウンカウンタのカウンタ値が前記第一しきい値および前記第一設定値と異なるときに論理０の入力信号を受け付けると前記カウンタ値をカウントダウンし、前記カウンタ値が前記第二しきい値および前記第二設定値と異なるときに論理１の入力信号を受け付けると前記カウンタ値をカウントアップし、前記カウンタ値が前記第一しきい値のときに論理０の入力信号を受け付けると前記カウンタ値を前記第一設定値に変更し、前記カウンタ値が前記第二しきい値のときに論理１の入力信号を受け付けると前記カウンタ値を前記第二設定値に変更する制御部と、前記カウンタ値が前記第一設定値に変更されると論理０のデジタル信号の生成を開始し、前記カウンタ値が前記第二設定値に変更されると論理１のデジタル信号を生成を開始する信号再生部とを含む。
【００１９】
本発明のデジタル信号出力方法は、第一しきい値と前記第一しきい値以下の第二しきい値と前記第二しきい値より小さい第一設定値と前記第一しきい値より大きい第二設定値とを保持する保持部と、アップダウンカウンタと、を含むデジタル信号出力装置が行うデジタル信号出力方法であって、前記アップダウンカウンタのカウンタ値が前記第一しきい値および前記第一設定値と異なるときに論理０の入力信号を受け付けると前記カウンタ値をカウントダウンするカウントダウンステップと、前記カウンタ値が前記第二しきい値および前記第二設定値と異なるときに論理１の入力信号を受け付けると前記カウンタ値をカウントアップするカウントアップステップと、前記カウンタ値が前記第一しきい値のときに論理０の入力信号を受け付けると前記カウンタ値を前記第一設定値に変更する第一設定値変更ステップと、前記カウンタ値が前記第二しきい値のときに論理１の入力信号を受け付けると前記カウンタ値を前記第二設定値に変更する第二設定値変更ステップと、前記カウンタ値が前記第一設定値に変更されると、論理０のデジタル信号の生成を開始する論理０デジタル信号生成ステップと、前記カウンタ値が前記第二設定値に変更されると、論理１のデジタル信号の生成を開始する論理１デジタル信号生成ステップとを含む。
【００２０】
上記の発明によれば、カウンタ値が第一しきい値のときに論理０の入力信号が受け付けられると、カウンタ値が第一設定値に変更されて論理０のデジタル信号が生成される。また、カウンタ値が第二しきい値のときに論理１の入力信号が受け付けられると、カウンタ値が第二設定値に変更されて論理１のデジタル信号が生成される。
【００２１】
このため、論理０のデジタル信号が生成された直後に、論理１の入力信号が受け付けられても、そのときのカウンタ値は第二しきい値より小さい第一設定値なので、論理０のデジタル信号は生成されない。また、論理１のデジタル信号が生成された直後に、論理０の入力信号が受け付けられても、そのときのカウンタ値は第一しきい値より大きい第二設定値なので、論理０のデジタル信号は生成されない。よって、デジタル信号の論理値が頻繁に切り替わることを抑制可能になる。
【００２２】
また、従来行われていた多数決方式または全一致方式を用いる必要がない。このため、生成するデジタル信号の論理値を決定する時間が長くなることを抑制可能になる。
【００２３】
また、前記第一設定値が、前記第二しきい値より１以上小さく、前記第二設定値が、前記第一しきい値より１以上大きく、前記アップダウンカウンタのカウンタ値が前記第一しきい値および前記第一設定値と異なるときに論理０の入力信号が受け付けられると、前記カウンタ値を１だけ小さくし、また、前記カウンタ値が前記第二しきい値および前記第二設定値と異なるときに論理１の入力信号が受け付けられると前記カウンタ値を１だけ大きくすることが望ましい。
【００２４】
上記の発明によれば、デジタル信号の論理値が頻繁に切り替わることを抑制可能になる。
【００２５】
前記カウンタ値が前記第一設定値のときに論理０の入力信号が受け付けられると、前記カウンタ値を前記第一設定値に保持し、また、前記カウンタ値が前記第二設定値のときに論理１の入力信号が受け付けられると、前記カウンタ値を前記第二設定値に保持することが望ましい。
【００２６】
上記の発明によれば、カウンタ値を、第一設定値以上第二設定値以下の値にすることが可能となる。
【００２７】
また、前記第一設定値は前記アップダウンカウンタの最小値であり、前記第二設定値は前記アップダウンカウンタの最大値であることが望ましい。
【００２８】
上記の発明によれば、アップダウンカウンタのカウンタ値の、最大値から最小値への桁上げ（キャリー）、および、最小値から最大値への位借り（ボロー）を抑止することが可能となる。このため、生成されるデジタル信号の論理値が、キャリーおよびボローによって悪影響を受けることを防止できる。
【００２９】
また、前記保持部は、受け付けられた第一しきい値および第二しきい値を保持することが望ましい。
【００３０】
上記の発明によれば、第一しきい値および第二しきい値を任意の値に設定することが可能になる。このため、例えば、入力信号の種類に応じて、第一しきい値および第二しきい値を変更することが可能になる。
【発明の効果】
【００３１】
本発明によれば、入力信号に基づいてデジタル信号を生成するデジタル信号出力装置において、生成するデジタル信号の論理値を決定するのに要する時間が長くなること、および、生成するデジタル信号の論理値が頻繁に切り替わることを抑制可能となる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施例について図面を参照して説明する。
【００３３】
図１は、本発明の一実施例のデジタル信号出力装置を示したブロック図である。
【００３４】
図１において、本デジタル信号出力装置は、同期化回路２１と、デジタル信号出力回路１０とを含む。デジタル信号出力回路１０は、計数回路１１と、信号再生回路１２とを含む。
【００３５】
同期化回路２１は、内部クロックを受け付け、また、バッファ２０から入力信号を受け付ける。同期化回路２１は、内部クロックを用いて入力信号をサンプリングし、そのサンプリング結果を、次のサンプリングが行われるまで保持する。同期化回路２１は、その保持されているサンプリング結果を出力する。なお、このサンプリング結果は、内部クロックに同期した入力信号（以下「同期化入力信号」と称する。）となる。
【００３６】
計数回路１１は、内部クロックを受け付け、また、同期化回路２１から同期化入力信号を受け付ける。計数回路１１は、同期化入力信号を、内部クロックのエッジ（立ち上がりエッジまたは立下りエッジ）ごとにサンプルする。
【００３７】
計数回路１１は、そのサンプル結果が論理０（例えば低レベル電圧）ならば、自己の計数値を１だけ減算し、一方、そのサンプル結果が論理１（例えば高レベル電圧）ならば、その計数値を１だけ加算する。
【００３８】
計数回路１１は、自己の計数値の最大値から最小値への桁上げ（キャリー）、または、計数値の最小値から最大値への位借り（ボロー）を抑止する。
【００３９】
本実施例では、計数回路１１の最大値を「７」とし、計数回路１１の最小値を「０」とする。なお、計数回路１１の最大値および最小値は、適宜変更可能である。
【００４０】
計数回路１１は、自己の計数値が第一しきい値（例えば「４」）のときに論理０の同期化入力信号を受け付けると、その計数値を計数回路１１の最小値（例えば「０」）に設定する。
【００４１】
換言すると、計数回路１１は、自己の計数値が第一しきい値のときに同期化入力信号のサンプル結果が論理０であると、その計数値を計数回路１１の最小値（第一設定値）に設定する。
【００４２】
また、計数回路１１は、自己の計数値が第二しきい値（例えば「３」）のときに論理１の同期化入力信号を受け付けると、その計数値を計数回路１１の最大値（例えば「７」）に設定する。
【００４３】
換言すると、計数回路１１は、自己の計数値が第二しきい値のときに同期化入力信号のサンプル結果が論理１であると、その計数値を計数回路１１の最大値（第二設定値）に設定する。
【００４４】
なお、第一しきい値は、第二しきい値以上かつ第二設定値未満であれば、適宜変更可能であり、また、第二しきい値は、第一しきい値以下かつ第一設定値より大きければ、適宜変更可能である。
【００４５】
図２は、計数回路１１の計数値の変化を説明するための説明図である。
【００４６】
図２において、縦軸Ｙは計数回路１１の計数値を示し、横軸Ｘは時間を示す。なお、図２では、第一設定値が「０」、第二設定値が「７」、第一しきい値が「４」、第二しきい値が「３」である。また、図２では、説明を簡略化するために、論理０の入力信号が連続して受け付けられ、その後、論理１の入力信号が連続して受け付けられた場合の、計数回路１１の計数値の変化を示す。
【００４７】
図３は、計数回路１１の一例を示したブロック図である。なお、図３において、図１に示したものと同一のものには同一符号を付してある。
【００４８】
図３において、計数回路１１は、アップダウンカウンタ１１ａと、入力部１１ｂと、保持部１１ｃと、制御部１１ｄとを含む。
【００４９】
アップダウンカウンタ１１ａのカウンタ値は、計数回路１１の計数値である。
【００５０】
入力部１１ｂは、ユーザから、第一しきい値、第二しきい値、第一設定値、および、第二設定値を受け付ける。
【００５１】
保持部１１ｃは、第一しきい値、第二しきい値、第一設定値、および、第二設定値を保持する。なお、保持部１１ｃは、入力部１１ｂにて受け付けられた第一しきい値、第二しきい値、第一設定値、および、第二設定値を格納して保持してもよい。
【００５２】
制御部１１ｄは、同期化入力信号を受け付け、その受け付けられた同期化入力信号に基づいて、アップダウンカウンタ１１ａのカウンタ値を制御する。具体的には、制御部１１ｄは、以下のようにアップダウンカウンタ１１ａのカウンタ値を制御する。
【００５３】
制御部１１ｄは、同期化入力信号を、内部クロックのエッジ（立ち上がりエッジまたは立下りエッジ）ごとにサンプルする。
【００５４】
制御部１１ｄは、アップダウンカウンタ１１ａのカウンタ値が、保持部１１ｃにて保持された第一しきい値（例えば「４」）および第一設定値（例えば「０」）と異なるときに、同期化入力信号のサンプル結果が論理０であると、そのカウンタ値から「１」を減算する。換言すると、制御部１１ｄは、そのカウンタ値が第一しきい値および第一設定値と異なるときに論理０の入力信号を受け付けると、そのカウンタ値をカウントダウンする。
【００５５】
また、制御部１１ｄは、そのカウンタ値が、保持部１１ｃにて保持された第二しきい値（例えば「３」）および第二設定値（例えば「７」）と異なるときに、同期化入力信号のサンプル結果が論理１であると、そのカウンタ値に「１」を加算する。換言すると、制御部１１ｄは、そのカウンタ値が第二しきい値および第二設定値と異なるときに論理１の入力信号を受け付けると、そのカウンタ値をカウントアップする。
【００５６】
また、制御部１１ｄは、そのカウンタ値が第一しきい値のときに同期化入力信号のサンプル結果が論理０であると、そのカウンタ値を第一設定値に変更する。換言すると、制御部１１ｄは、そのカウンタ値が第一しきい値のときに論理０の入力信号を受け付けると、そのカウンタ値を第一設定値に変更する。
【００５７】
また、制御部１１ｄは、そのカウンタ値が第二しきい値のときに同期化入力信号のサンプル結果が論理１であると、そのカウンタ値を第二設定値に変更する。換言すると、制御部１１ｄは、そのカウンタ値が第二しきい値のときに論理１の入力信号を受け付けると、そのカウンタ値を第二設定値に変更する。
【００５８】
また、制御部１１ｄは、そのカウンタ値が第一設定値のときに同期化入力信号のサンプル結果が論理０であると、そのカウンタ値を第一設定値に保持する。換言すると、制御部１１ｄは、そのカウンタ値が第一設定値のときに論理０の入力信号を受け付けると、そのカウンタ値を第一設定値に保持する。
【００５９】
また、制御部１１ｄは、そのカウンタ値が第二設定値のときに同期化入力信号のサンプル結果が論理１であると、そのカウンタ値を第二設定値に保持する。換言すると、制御部１１ｄは、そのカウンタ値が第二設定値のときに論理１の入力信号を受け付けると、そのカウンタ値を第二設定値に保持する。
【００６０】
信号再生回路１２は、計数回路１１の計数値が第一しきい値のときに計数回路１１による同期化入力信号のサンプル結果が論理０であると、論理０のデジタル信号（再生信号）を出力する。換言すると、信号再生回路１２は、計数回路１１の計数値が計数回路１１の最小値（第一設定値）に設定されると、論理０のデジタル信号を出力する。
【００６１】
また、信号再生回路１２は、計数回路１１の計数値が第二しきい値のときに計数回路１１による同期化入力信号のサンプル結果が論理１であると、論理１のデジタル信号（再生信号）を出力する。換言すると、信号再生回路１２は、計数回路１１の計数値が計数回路１１の最大値（第二設定値）に設定されると、論理１のデジタル信号を出力する。
【００６２】
このため、信号再生回路１２は、計数回路１１の計数値が計数回路１１の最小値（第一設定値）に変更されてからその計数値が計数回路１１の最大値（第二設定値）に変更されるまで、論理０のデジタル信号を生成し、また、計数回路１１の計数値が計数回路１１の最大値（第二設定値）に変更されてからその計数値が計数回路１１の最小値（第一設定値）に変更されるまで、論理１のデジタル信号を生成する。
【００６３】
図１に戻って、内部論理回路２２は、信号再生回路１２にて生成されたデジタル信号を受け付ける。
【００６４】
図４は、同期化回路２１およびデジタル信号出力回路１０の論理記述例を示した説明図である。図４では、同期化回路２１およびデジタル信号出力回路１０が、Ｖｅｒｉｌｏｇ−ＨＤＬと呼ばれるハードウェア記述言語にて記載されている。また、図４で各行の左端に描かれた数字は行番号を示す。
【００６５】
図４において、ｅｌｉｍｉｎａｔｅ#ｎｏｉｓｅ#ｉｄｅａ１は、デジタル信号出力装置（モジュール）名を示し、ｂ＿ｄｏは信号生成回路１２にて生成されるデジタル信号を示し、ｂｃｌｏｃｋは内部クロックを示し、ｒｅｓｅｔ＿ｚはリセット信号を示し、ｘ＿ｄｉは入力信号を示す。
【００６６】
同期化回路２１は、入力信号を内部クロックでサンプルする回路であり、直列に接続された２個のＤ型フリップフロップ（以下、Ｄ−ＦＦ）を含む。
【００６７】
計数回路１１は、４個の条件判断文を含む。
【００６８】
第一の条件判断文（行番号３４）によれば、計数回路１１に初期値が与えられる。
【００６９】
第二の条件判断文（行番号３６）によれば、同期化入力信号が、論理１（例えば高レベル電圧）もしくは論理０（例えば低レベル電圧）であるかが判断され、その後、第三または第四の条件判断文に制御が渡される。
【００７０】
第三の条件判断文（行番号３７）は、同期化入力信号が論理１の場合に有効になる。第三の条件判断文によれば、現在の計数回路１１の計数値が最大値（第二設定値）もしくは第二しきい値に等しい場合、その計数値は最大値（第二設定値）に設定される。また、第三の条件判断文によれば、計数回路１１の計数値が最大値（第二設定値）および第二しきい値と異なる場合、その計数値に「１」が加算される。
【００７１】
第四の条件判断文（行番号４２）は、同期化入力信号が論理０の場合に有効になる。第四の条件判断文によれば、現在の計数回路１１の計数値が最小値（第一設定値）もしくは第一しきい値に等しい場合、その計数値は最小値（第一設定値）に設定される。また、第四の条件判断文によれば、計数回路１１の計数値が最小値（第一設定値）および第一しきい値と異なる場合、その計数値から「１」が減算される。
【００７２】
信号再生回路１２は、３個の条件判断文を含む。
【００７３】
第一の条件判断文（行番号５５）によれば、信号再生回路１２に初期値が与えられる。
【００７４】
第二の条件判断文（行番号５７）によれば、同期化入力信号が論理０、かつ、計数回路１１の計数値が第一しきい値に等しい場合に、論理０のデジタル信号が出力される。
【００７５】
第三の条件判断文（行番号５９）によれば、同期化入力信号が論理１、かつ、計数回路１１の計数値が第二しきい値に等しい場合に、論理１のデジタル信号が出力される。
【００７６】
信号再生回路１２は、同期化入力信号の論理と計数回路１１の計数値が、第一、第二、第三のいずれの条件判断文にも該当しない場合には、現在の出力を保持する。
【００７７】
次に、動作を説明する。
【００７８】
図５は、図１に示したデジタル信号出力装置の動作を説明するためのタイミング図である。以下、図５を参照して、デジタル信号出力装置の動作を説明する。
【００７９】
なお、図５において、ｂｃｌｏｃｋは内部クロックを示し、ｒｅｓｅｔ＿ｚはリセット信号を示し、ｘ＿ｄｉは入力信号を示し、ａｓｙｎｃ＿ｄｉ＿ｒ［１］は同期化回路２１の初段のＤ−ＦＦの出力を示し、ａｓｙｎｃ＿ｄｉ＿ｒ［２］は同期化回路２１の２段目（最終段）のＤ−ＦＦの出力を示し、ｂ＿ｂａｌａｎｃｅは計数回路１１の計数値すなわちアップダウンカウンタ１１ａのカウンタ値を示し、ｂ＿ｄｏは信号再生回路１２の出力を示す。
【００８０】
ｒｅｓｅｔ＿ｚ信号が論理０（低レベル電圧）を保持し続ける時刻（１）までの間、計数回路１１と信号再生回路１２は、初期値を保持する。
【００８１】
計数回路１１と信号再生回路１２の初期値は、入力信号（ｘ＿ｄｉ）の初期状態によって設定される。
【００８２】
図５のタイミング図では、入力信号（ｘ＿ｄｉ）の初期状態が論理１（高レベル電圧）なので、計数回路１１（制御部１１ｄ）は、計数回路１１の計数値（アップダウンカウンタ１１ａのカウンタ値）の初期値を「７」に設定し、信号再生回路１２は、信号再生回路１２の初期値を論理１のデジタル信号に設定する。
【００８３】
同期化回路２１は、入力信号（ｘ＿ｄｉ）を、内部クロック（ｂｃｌｏｃｋ）でサンプルする。
【００８４】
入力信号（ｘ＿ｄｉ）が低速度で変化する場合、入力信号（ｘ＿ｄｉ）が初段のＤ−ＦＦの入力しきい電圧付近にとどまる時間が長くなる。
【００８５】
図６（ａ）は、入力信号（ｘ＿ｄｉ）とＤ−ＦＦの入力しきい電圧とを示した説明図であり、図６（ｂ）は、図６（ａ）の一部拡大図である。
【００８６】
図６（ｂ）に示したように、入力信号（ｘ＿ｄｉ）は、微小な幅（振幅）を有している。このため、入力信号（ｘ＿ｄｉ）は、初段のＤ−ＦＦの入力しきい電圧を一気に横切るのではなく、ある時刻には入力しきい電圧を下回るが、次に瞬間には入力しきい電圧を上回ることがある。
【００８７】
したがって、入力信号（ｘ＿ｄｉ）がＤ−ＦＦの入力しきい電圧を横切る際、初段のＤ−ＦＦの出力（ａｓｙｎｃ＿ｄｉ＿ｒ［１］）は、内部クロックの立ち上がりエッジごとに論理１と論理０を交互に出力する（図５の時刻（２）から（８）参照。）。
【００８８】
計数回路１１（制御部１１ｄ）は、同期化回路２１の出力信号（ａｓｙｎｃ＿ｄｉ＿ｒ［２］）が論理０、かつ、計数回路１１の現在の計数値つまりアップダウンカウンタ１１ａのカウンタ値（ｂ＿ｂａｌａｎｃｅ）が、計数回路１１の最小値「０」および第一しきい値「４」と等しくない場合、時刻（４）、（６）、（８）のとおり、現在の計数値（ｂ＿ｂａｌａｎｃｅ）から「１」を減算する。
【００８９】
また、計数回路１１（制御部１１ｄ）は、同期化回路２１の出力信号（ａｓｙｎｃ＿ｄｉ＿ｒ［２］）が論理０、かつ、現在の計数値（ｂ＿ｂａｌａｎｃｅ）が最小値「０」もしくは第一しきい値「４」に等しい場合、時刻（９）、（１０）、（１１）のとおり、計数回路１１の計数値（ｂ＿ｂａｌａｎｃｅ）を最小値「０」に設定する。
【００９０】
また、計数回路１１（制御部１１ｄ）は、同期化回路２１の出力信号（ａｓｙｎｃ＿ｄｉ＿ｒ［２］）が論理１、かつ、現在の計数値（ｂ＿ｂａｌａｎｃｅ）が計数回路１１の最大値「７」および第二しきい値「３」に等しくない場合、時刻（５）、（７）のとおり、現在の計数値（ｂ＿ｂａｌａｎｃｅ）に「１」を加算する。
【００９１】
また、計数回路１１（制御部１１ｄ）は、同期化回路２１の出力信号（ａｓｙｎｃ＿ｄｉ＿ｒ［２］）が論理１、かつ、現在の計数値（ｂ＿ｂａｌａｎｃｅ）が計数回路１１の最大値「７」もしくは第二しきい値「３」に等しい場合、時刻（２）、（３）、（１２）、（１３）のとおり、計数回路１１の計数値（ｂ＿ｂａｌａｎｃｅ）を最大値「７」に設定する。
【００９２】
信号再生回路１２は、計数回路１１の計数値（ｂ＿ｂａｌａｎｃｅ）が第一しきい値「４」のときに同期化回路２１の出力信号（ａｓｙｎｃ＿ｄｉ＿ｒ［２］）が論理０であると、時刻（９）のとおり、論理０のデジタル信号を出力する。
【００９３】
また、信号再生回路１２は、計数回路１１の計数値（ｂ＿ｂａｌａｎｃｅ）が第二しきい値「３」のときに同期化回路２１の出力信号（ａｓｙｎｃ＿ｄｉ＿ｒ［２］）が論理１であると、時刻（１２）のとおり、論理１のデジタル信号を出力する。
【００９４】
信号再生回路１２は、現在の状況が自己の第一、第二、第三の条件判断文に該当しない場合には、出力中のデジタル信号を保持する。
【００９５】
なお、本実施例において、ｘ＿ｄｉの初期状態が論理０ならば、計数回路１１の初期値を「０」、信号再生回路１２の初期値を論理０としてもよい。
【００９６】
本実施例によれば、制御部１１ｄは、アップダウンカウンタ１１ａのカウンタ値が第一しきい値のときに論理０の入力信号を受け付けると、そのカウンタ値を第一設定値に変更する。信号再生回路１２は、その変更に伴い、論理０のデジタル信号を生成する。
【００９７】
また、制御部１１ｄは、そのカウンタ値が第二しきい値のときに論理１の入力信号を受け付けると、そのカウンタ値を第二設定値に変更する。信号再生回路１２は、その変更に伴い論理１のデジタル信号が生成される。
【００９８】
このため、論理０のデジタル信号が生成された直後に、論理１の入力信号が受け付けられても、そのときのカウンタ値は第二しきい値より小さい第一設定値なので、論理１のデジタル信号は生成されない。また、論理１のデジタル信号が生成された直後に、論理０の入力信号が受け付けられても、そのときのカウンタ値は第一しきい値より大きい第二設定値なので、論理０のデジタル信号は生成されない。よって、デジタル信号の論理値が頻繁に切り替わることを抑制可能になる。
【００９９】
また、従来行われていた多数決方式または全一致方式を用いる必要がない。このため、生成するデジタル信号の論理値を決定する時間が長くなることを抑制可能になる。
【０１００】
また、本実施例では、第一設定値が第二しきい値より１以上小さく、第二設定値が第一しきい値より１以上大きく、制御部１１ｄは、アップダウンカウンタ１１ａのカウンタ値が第一しきい値および第一設定値と異なるときに論理０の入力信号を受け付けると、そのカウンタ値を１だけ小さくし、また、そのカウンタ値が第二しきい値および第二設定値と異なるときに論理１の入力信号を受け付けると、そのカウンタ値を１だけ大きくする。この場合、デジタル信号の論理値が頻繁に切り替わることを抑制可能になる。
【０１０１】
また、本実施例では、制御部１１ｄは、アップダウンカウンタ１１ａのカウンタ値が第一設定値のときに論理０の入力信号を受け付けると、そのカウンタ値を第一設定値に保持し、また、そのカウンタ値が第二設定値のときに論理１の入力信号を受け付けると、そのカウンタ値を第二設定値に保持する。
【０１０２】
この場合、カウンタ値を、第一設定値以上第二設定値以下の値にすることが可能となる。
【０１０３】
また、本実施例では、第一設定値はアップダウンカウンタ１１ａの最小値であり、第二設定値はアップダウンカウンタ１１ａの最大値である。
【０１０４】
この場合、アップダウンカウンタ１１ａのカウンタ値の、最大値から最小値への桁上げ（キャリー）、および、最小値から最大値への位借り（ボロー）を抑止することが可能となる。このため、生成されるデジタル信号の論理値が、キャリーおよびボローによって悪影響を受けることを防止できる。
【０１０５】
また、本実施例では、保持部１１ｃは、入力部１１ｂにて受け付けられた第一しきい値および第二しきい値を保持することが望ましい。
【０１０６】
この場合、第一しきい値および第二しきい値を任意の値に設定することが可能になる。このため、例えば、入力信号の種類に応じて、第一しきい値および第二しきい値を変更することが可能になる。
【０１０７】
次に、本発明の他の実施例を説明する。
【０１０８】
図７は、デジタル信号出力回路１０の他の論理記述例を示した説明図である。本実施例では、信号再生回路１２は、計数回路１１の最上位ビット（ｂ#ｂａｌａｎｃｅ[ＭＳＢ]）にて代用される。
【０１０９】
以上説明した各実施例において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【図面の簡単な説明】
【０１１０】
【図１】本発明の一実施例のデジタル信号出力装置を示したブロック図である。
【図２】計数回路１１の動作の一例を説明するための説明図である。
【図３】デジタル信号出力回路１０の一例を示したブロック図である。
【図４】デジタル信号出力装置の一例を示した説明図である。
【図５】デジタル信号出力装置の動作を説明するためのタイミング図である。
【図６】入力信号と入力しきい値電圧とを示した説明図である。
【図７】デジタル信号出力装置の他の例を示した説明図である。
【図８】従来のデジタル信号出力装置を示したブロック図である。
【符号の説明】
【０１１１】
１０ デジタル信号出力回路
１１ 計数回路
１１ａ アップダウンカウンタ
１１ｂ 入力部
１１ｃ 保持部
１１ｄ 制御部
１２ 信号再生回路
２０ バッファ
２１ 同期化回路
２２ 内部論理回路
【特許請求の範囲】
【請求項１】
入力信号に基づいてデジタル信号を生成するデジタル信号出力装置であって、
第一しきい値と、前記第一しきい値以下の第二しきい値と、前記第二しきい値より小さい第一設定値と、前記第一しきい値より大きい第二設定値と、を保持する保持部と、
アップダウンカウンタと、
前記アップダウンカウンタのカウンタ値が前記第一しきい値および前記第一設定値と異なるときに論理０の入力信号を受け付けると前記カウンタ値をカウントダウンし、前記カウンタ値が前記第二しきい値および前記第二設定値と異なるときに論理１の入力信号を受け付けると前記カウンタ値をカウントアップし、前記カウンタ値が前記第一しきい値のときに論理０の入力信号を受け付けると前記カウンタ値を前記第一設定値に変更し、前記カウンタ値が前記第二しきい値のときに論理１の入力信号を受け付けると前記カウンタ値を前記第二設定値に変更する制御部と、
前記カウンタ値が前記第一設定値に変更されると論理０のデジタル信号の生成を開始し、前記カウンタ値が前記第二設定値に変更されると論理１のデジタル信号を生成を開始する信号再生部と、を含むデジタル信号出力装置。
【請求項２】
請求項１に記載のデジタル信号出力装置において、
前記第一設定値は、前記第二しきい値より１以上小さく、
前記第二設定値は、前記第一しきい値より１以上大きく、
前記制御部は、前記アップダウンカウンタのカウンタ値が前記第一しきい値および前記第一設定値と異なるときに論理０の入力信号を受け付けると前記カウンタ値を１だけ小さくし、また、前記カウンタ値が前記第二しきい値および前記第二設定値と異なるときに論理１の入力信号を受け付けると前記カウンタ値を１だけ大きくする、デジタル信号出力装置。
【請求項３】
請求項１または２に記載のデジタル信号出力装置において、
前記制御部は、前記カウンタ値が前記第一設定値のときに論理０の入力信号を受け付けると、前記カウンタ値を前記第一設定値に保持し、また、前記カウンタ値が前記第二設定値のときに論理１の入力信号を受け付けると、前記カウンタ値を前記第二設定値に保持する、デジタル信号出力装置。
【請求項４】
請求項３に記載のデジタル信号出力装置において、
前記第一設定値は、前記アップダウンカウンタの最小値であり、前記第二設定値は、前記アップダウンカウンタの最大値である、デジタル信号出力装置。
【請求項５】
請求項１ないし４のいずれか１項に記載のデジタル信号出力装置において、
前記第一しきい値および前記第二しきい値を受け付ける入力部をさらに含み、
前記保持部は、前記入力部にて受け付けられた第一しきい値および第二しきい値を保持する、デジタル信号出力装置。
【請求項６】
第一しきい値と前記第一しきい値以下の第二しきい値と前記第二しきい値より小さい第一設定値と前記第一しきい値より大きい第二設定値とを保持する保持部と、アップダウンカウンタと、を含むデジタル信号出力装置が行うデジタル信号出力方法であって、
前記アップダウンカウンタのカウンタ値が前記第一しきい値および前記第一設定値と異なるときに論理０の入力信号を受け付けると前記カウンタ値をカウントダウンするカウントダウンステップと、
前記カウンタ値が前記第二しきい値および前記第二設定値と異なるときに論理１の入力信号を受け付けると前記カウンタ値をカウントアップするカウントアップステップと、
前記カウンタ値が前記第一しきい値のときに論理０の入力信号を受け付けると前記カウンタ値を前記第一設定値に変更する第一設定値変更ステップと、
前記カウンタ値が前記第二しきい値のときに論理１の入力信号を受け付けると前記カウンタ値を前記第二設定値に変更する第二設定値変更ステップと、
前記カウンタ値が前記第一設定値に変更されると、論理０のデジタル信号の生成を開始する論理０デジタル信号生成ステップと、
前記カウンタ値が前記第二設定値に変更されると、論理１のデジタル信号の生成を開始する論理１デジタル信号生成ステップと、を含むデジタル信号出力方法。
【請求項７】
請求項６に記載のデジタル信号出力方法において、
前記第一設定値は、前記第二しきい値より１以上小さく、
前記第二設定値は、前記第一しきい値より１以上大きく、
前記カウントダウンステップでは、前記カウンタ値が前記第一しきい値および前記第一設定値と異なるときに論理０の入力信号を受け付けると、前記カウンタ値を１だけ小さくし、
前記カウントアップステップでは、前記カウンタ値が前記第二しきい値および前記第二設定値と異なるときに論理１の入力信号を受け付けると前記カウンタ値を１だけ大きくする、デジタル信号出力方法。
【請求項８】
請求項６または７に記載のデジタル信号出力方法において、
前記カウンタ値が前記第一設定値のときに論理０の入力信号を受け付けると、前記カウンタ値を前記第一設定値に保持する第一設定値保持ステップと、
前記カウンタ値が前記第二設定値のときに論理１の入力信号を受け付けると、前記カウンタ値を前記第二設定値に保持する第二設定値保持ステップと、をさらに含むデジタル信号出力方法。
【請求項９】
請求項８に記載のデジタル信号出力方法において、
前記第一設定値は、前記アップダウンカウンタの最小値であり、前記第二設定値は、前記アップダウンカウンタの最大値である、デジタル信号出力方法。
【請求項１０】
請求項６ないし９のいずれか１項に記載のデジタル信号出力方法において、
前記第一しきい値および前記第二しきい値を受け付ける入力ステップと、
前記受け付けられた第一しきい値および第二しきい値を前記保持部に格納して保持する保持ステップと、をさらに含むデジタル信号出力方法。
【請求項１】
入力信号に基づいてデジタル信号を生成するデジタル信号出力装置であって、
第一しきい値と、前記第一しきい値以下の第二しきい値と、前記第二しきい値より小さい第一設定値と、前記第一しきい値より大きい第二設定値と、を保持する保持部と、
アップダウンカウンタと、
前記アップダウンカウンタのカウンタ値が前記第一しきい値および前記第一設定値と異なるときに論理０の入力信号を受け付けると前記カウンタ値をカウントダウンし、前記カウンタ値が前記第二しきい値および前記第二設定値と異なるときに論理１の入力信号を受け付けると前記カウンタ値をカウントアップし、前記カウンタ値が前記第一しきい値のときに論理０の入力信号を受け付けると前記カウンタ値を前記第一設定値に変更し、前記カウンタ値が前記第二しきい値のときに論理１の入力信号を受け付けると前記カウンタ値を前記第二設定値に変更する制御部と、
前記カウンタ値が前記第一設定値に変更されると論理０のデジタル信号の生成を開始し、前記カウンタ値が前記第二設定値に変更されると論理１のデジタル信号を生成を開始する信号再生部と、を含むデジタル信号出力装置。
【請求項２】
請求項１に記載のデジタル信号出力装置において、
前記第一設定値は、前記第二しきい値より１以上小さく、
前記第二設定値は、前記第一しきい値より１以上大きく、
前記制御部は、前記アップダウンカウンタのカウンタ値が前記第一しきい値および前記第一設定値と異なるときに論理０の入力信号を受け付けると前記カウンタ値を１だけ小さくし、また、前記カウンタ値が前記第二しきい値および前記第二設定値と異なるときに論理１の入力信号を受け付けると前記カウンタ値を１だけ大きくする、デジタル信号出力装置。
【請求項３】
請求項１または２に記載のデジタル信号出力装置において、
前記制御部は、前記カウンタ値が前記第一設定値のときに論理０の入力信号を受け付けると、前記カウンタ値を前記第一設定値に保持し、また、前記カウンタ値が前記第二設定値のときに論理１の入力信号を受け付けると、前記カウンタ値を前記第二設定値に保持する、デジタル信号出力装置。
【請求項４】
請求項３に記載のデジタル信号出力装置において、
前記第一設定値は、前記アップダウンカウンタの最小値であり、前記第二設定値は、前記アップダウンカウンタの最大値である、デジタル信号出力装置。
【請求項５】
請求項１ないし４のいずれか１項に記載のデジタル信号出力装置において、
前記第一しきい値および前記第二しきい値を受け付ける入力部をさらに含み、
前記保持部は、前記入力部にて受け付けられた第一しきい値および第二しきい値を保持する、デジタル信号出力装置。
【請求項６】
第一しきい値と前記第一しきい値以下の第二しきい値と前記第二しきい値より小さい第一設定値と前記第一しきい値より大きい第二設定値とを保持する保持部と、アップダウンカウンタと、を含むデジタル信号出力装置が行うデジタル信号出力方法であって、
前記アップダウンカウンタのカウンタ値が前記第一しきい値および前記第一設定値と異なるときに論理０の入力信号を受け付けると前記カウンタ値をカウントダウンするカウントダウンステップと、
前記カウンタ値が前記第二しきい値および前記第二設定値と異なるときに論理１の入力信号を受け付けると前記カウンタ値をカウントアップするカウントアップステップと、
前記カウンタ値が前記第一しきい値のときに論理０の入力信号を受け付けると前記カウンタ値を前記第一設定値に変更する第一設定値変更ステップと、
前記カウンタ値が前記第二しきい値のときに論理１の入力信号を受け付けると前記カウンタ値を前記第二設定値に変更する第二設定値変更ステップと、
前記カウンタ値が前記第一設定値に変更されると、論理０のデジタル信号の生成を開始する論理０デジタル信号生成ステップと、
前記カウンタ値が前記第二設定値に変更されると、論理１のデジタル信号の生成を開始する論理１デジタル信号生成ステップと、を含むデジタル信号出力方法。
【請求項７】
請求項６に記載のデジタル信号出力方法において、
前記第一設定値は、前記第二しきい値より１以上小さく、
前記第二設定値は、前記第一しきい値より１以上大きく、
前記カウントダウンステップでは、前記カウンタ値が前記第一しきい値および前記第一設定値と異なるときに論理０の入力信号を受け付けると、前記カウンタ値を１だけ小さくし、
前記カウントアップステップでは、前記カウンタ値が前記第二しきい値および前記第二設定値と異なるときに論理１の入力信号を受け付けると前記カウンタ値を１だけ大きくする、デジタル信号出力方法。
【請求項８】
請求項６または７に記載のデジタル信号出力方法において、
前記カウンタ値が前記第一設定値のときに論理０の入力信号を受け付けると、前記カウンタ値を前記第一設定値に保持する第一設定値保持ステップと、
前記カウンタ値が前記第二設定値のときに論理１の入力信号を受け付けると、前記カウンタ値を前記第二設定値に保持する第二設定値保持ステップと、をさらに含むデジタル信号出力方法。
【請求項９】
請求項８に記載のデジタル信号出力方法において、
前記第一設定値は、前記アップダウンカウンタの最小値であり、前記第二設定値は、前記アップダウンカウンタの最大値である、デジタル信号出力方法。
【請求項１０】
請求項６ないし９のいずれか１項に記載のデジタル信号出力方法において、
前記第一しきい値および前記第二しきい値を受け付ける入力ステップと、
前記受け付けられた第一しきい値および第二しきい値を前記保持部に格納して保持する保持ステップと、をさらに含むデジタル信号出力方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−３５２２４０（Ｐ２００６−３５２２４０Ａ）
【公開日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【出願番号】特願２００５−１７２３３３（Ｐ２００５−１７２３３３）
【出願日】平成１７年６月１３日（２００５．６．１３）
【出願人】（３９０００１３９５）エヌイーシーシステムテクノロジー株式会社 (438)
【Ｆターム（参考）】
【公開日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【出願日】平成１７年６月１３日（２００５．６．１３）
【出願人】（３９０００１３９５）エヌイーシーシステムテクノロジー株式会社 (438)
【Ｆターム（参考）】
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