データ再生装置およびデータ再生方法
【課題】基本周期ごとに複数回繰返してシリアルデータ信号を転送することができない。
【解決手段】一実施形態によれば、データ再生装置４は、記録データを保持する不揮発性記憶部１６と、ＣＰＵ１９、揮発性記憶部２３、入出力バス２０を有するパソコン本体４ａと、それぞれ揮発性記憶部２３より転送される再生データから複数のシリアルデータ信号を生成し各シリアルデータ信号を基本周期ごとに伝送路３を介して信号処理装置２へ送信するシリアル送信カード１５とを備え、シリアル送信カード１５は、基本周期に予め設定された送信回数を乗じて得られるＣＰＵ１９の応答処理可能な時間よりも長い期間内に各シリアルデータ信号を生成し、この期間の経過後、この時間よりも長い次の期間内に各シリアルデータ信号を処理周期ごとに一定間隔でシリアル送信する。
【解決手段】一実施形態によれば、データ再生装置４は、記録データを保持する不揮発性記憶部１６と、ＣＰＵ１９、揮発性記憶部２３、入出力バス２０を有するパソコン本体４ａと、それぞれ揮発性記憶部２３より転送される再生データから複数のシリアルデータ信号を生成し各シリアルデータ信号を基本周期ごとに伝送路３を介して信号処理装置２へ送信するシリアル送信カード１５とを備え、シリアル送信カード１５は、基本周期に予め設定された送信回数を乗じて得られるＣＰＵ１９の応答処理可能な時間よりも長い期間内に各シリアルデータ信号を生成し、この期間の経過後、この時間よりも長い次の期間内に各シリアルデータ信号を処理周期ごとに一定間隔でシリアル送信する。
【発明の詳細な説明】
【技術分野】
【０００１】
一実施形態はデータ再生装置およびデータ再生方法に関する。
【背景技術】
【０００２】
移動目標の距離や方向を演算するレーダ装置には信号処理装置が設けられており、この信号処理装置にはＤＳＰカードなどを用いたＤＳＰソフトウェアが実装されている。ＤＳＰソフトウェアをデバッグする場合、アンテナ部から出力されるＮチャネル分のシリアルデータ信号に対してＤＳＰカードが信号処理演算を行う。デバッグでは、各チャネル分のシリアルデータ信号が決められたタイミングで転送され又は演算処理されているかどうか、あるいは正しい答えが出力されているかどうか、あるいは正しい答えが出力されるまでにデータ制御が行われているかどうかといったことが検証される。データ制御とは、各シリアルデータ信号を例えば５０〜１００μ秒の範囲の時間値を持つ基本周期内に記憶媒体から読出して出力すること、基本周期毎に各チャネルの信号処理演算が実行されることを指す。
【０００３】
レーダ装置はレーダ受信波を検波して大量のデータを出力する。従来、遠隔地のレーダ装置が実測したデータを収集し、実測データを蓄積するデータ収集装置が知られている（特許文献１参照）。実環境においてレーダ装置が出力したデータを実測データとしてデータ収集装置は大容量の外部記憶装置に保存する。この記録データをデータ再生装置が読出してデバッグに用いる。デバッグは、実環境下での記録データを外部記憶装置からデータ再生装置が読出して信号処理装置へ送り、ＤＳＰカード上のＤＳＰの出力をモニタすること等を行う。信号処理装置が信号処理演算を行って、その結果が演算式より導かれる結果に一致するかどうかが検証される。
【０００４】
デバッグでは更に、信号処理装置に高速レートの記録データが入力されてから演算出力されるまでに、データ制御が正しく行われているかどうかが検証される。高速レートの記録データとは例えば５０μ秒を繰返し周期とするパルス信号の列を指す。与えられた実測データが順番に信号処理されていく際、データ処理の進行の過程や、各過程の動作や、動作タイミングの制御等を検証する必要がある。
【０００５】
レーダ装置や、あるいはレーダ情報を用いて対象の位置を可視化する画像処理装置にはリアルタイム制御が求められる。レーダ装置や画像処理装置は、処理すべき入力シリアルデータの転送レートが１００〜４００ＭＢｙｔｅｓ／ｓｅｃと高速である特徴を持つ。
【０００６】
レーダ装置では、データに対する処理周期が数十μ秒〜数百ｍ秒と短く、さらに処理すべきデータ量が巨大であり、データ速度が１００〜４００ＭＢｙｔｅｓ／ｓｅｃと高速である。このため、試験用データや、実環境下にて保存されたデータを、本器であるＤＳＰカード上の動作の周期と同一の制御タイミングで送信することは重要である。
【０００７】
現在、様々なデータ再生装置が市販されている。市販のデータ再生装置はデータ通信の高速性と外部記憶装置（例えばＲＡＩＤ ＨＤＤ、シリコンＤＩＳＫなど）の低速性とを吸収した仕組みを有し、この仕組みが各社独自技術により実現されている。
【０００８】
収集対象のデータが人間系応答データであってデータ発生周期が長くデータ発生密度が低いデータの再生方法に関しては、従来、航空機等に関するレーダ情報と、管制官等による入力操作に応じた操作データをレーダ画面に一致させて表示する作画データの記録再生出力を可能にしたレーダ情報処理装置が知られている（例えば特許文献２）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１９９３１５号公報
【特許文献２】特開２００７−１９３５１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、市販品のデータ再生装置の間に共通する点は、データ通信の高速性と外部記憶装置（例えばＲＡＩＤ ＨＤＤ、シリコンＤＩＳＫなど）の低速性とを吸収した仕組みを各社独自技術にて実現している点であり、その点が装置の非汎用性、高コスト化を招いている。
【００１１】
汎用オペレーティングシステム（ＯＳ）を実装したパソコンでは、高速レートのシリアルデータ信号を読出して転送する処理を実行することができない。ホスト装置からデータ読出しの指令を受信してからデータを読出すまでの間、制御がＯＳに渡されるため、極めて短時間内で膨大な量のデータをパソコンＣＰＵがＲＡＩＤ ＨＤＤや、シリコンディスクより読出して通信バス経由でデバッグ対象に転送することができない。レーダ装置が出力するような５０〜１００μ秒の範囲の送信間隔で１０００回連続してシリアルデータ信号を転送することはパソコンＣＰＵにはできない。
【００１２】
汎用のパソコン及び汎用の通信バスでは、たとえどんなに性能がよいプロセッサやデータバスを用いたとしても、記録データを外部記憶装置から読出すことができない。それぞれが短い時間間隔を有し一定周期で発生する複数チャネルの記録データを再生することや、これらの記録データを転送することができない。
【課題を解決するための手段】
【００１３】
このような課題を解決するため、一実施形態によれば、データ信号に対する処理をこの処理の基本周期ごとに複数回繰返して実行する信号処理装置の動作を検証するための記録データを保持する不揮発性記憶部と、この不揮発性記憶部に内部バスを介してアクセスし前記基本周期よりも長い時間を応答処理可能な時間とするＣＰＵ、このＣＰＵが前記記録データを再生して形式変換した再生データを記憶する揮発性記憶部、およびこれらのＣＰＵ及び揮発性記憶部とバスプロトコル変換部を介して接続された入出力バスを有するパソコン本体と、それぞれこのパソコン本体の前記入出力バスを介して前記揮発性記憶部より転送される前記再生データから複数のシリアルデータ信号を生成し各シリアルデータ信号を前記基本周期ごとに伝送路を介して前記信号処理装置へ送信するシリアル送信カードと、を備え、このシリアル送信カードは、前記基本周期に予め設定された送信回数を乗じて得られる前記ＣＰＵの応答処理可能な時間よりも長い期間内に前記各シリアルデータ信号を生成し、この期間の経過後、前記時間よりも長い次の期間内に前記各シリアルデータ信号を前記処理周期ごとに一定間隔でシリアル送信することを特徴とするデータ再生装置が提供される。
【００１４】
また、別の一実施形態によれば、データ信号に対する処理をこの処理の基本周期ごとに複数回繰返して実行する信号処理装置に伝送路を介して接続されたシリアル送信カードを装着し、この信号処理装置の動作検証用の記録データを保持する不揮発性記憶部に接続されたパソコン本体のＣＰＵが、このシリアル送信カードに対して送信開始を指令し、前記基本周期に予め設定された送信回数を乗じて得られる前記ＣＰＵの応答処理可能な時間よりも長い第１の期間内に、前記シリアル送信カードは複数のシリアルデータ信号を前記処理周期ごとに一定間隔でシリアル送信するとともに、前記不揮発性記憶部に前記ＣＰＵが再生出力した再生データから別の複数のシリアルデータ信号を生成し、前記第１の期間の経過後、前記ＣＰＵの応答処理可能な時間よりも長い第２の期間内に、前記シリアル送信カードは前記別の複数のシリアルデータ信号を前記処理周期ごとに一定間隔でシリアル送信することを特徴とするデータ再生方法が提供される。
【図面の簡単な説明】
【００１５】
【図１】一実施形態に係るデータ再生装置を含むデータ再生システムの構成図である。
【図２】シリアル送信カードの機能ブロック図である。
【図３】（ａ）〜（ｃ）はデータ再生装置における送信完了割込み肯定応答を出力するタイミングを示すタイミングチャートである。
【図４】信号処理装置内の各部及びデータ再生装置内の各部における処理のタイミングを示すタイミングチャートである。
【図５】デバイスドライバによる送信完了割込み処理を説明するためのフローチャートである。
【図６】外部記憶装置のメモリマップの一例を示す図である。
【図７】ＣＰＵによるデータ再生処理を説明するための第１のフローチャートである。
【図８】図７に続く第２のフローチャートである。
【発明を実施するための形態】
【００１６】
以下、一実施形態に係るデータ再生装置およびデータ再生方法について、図１乃至図８を参照しながら説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。
【００１７】
図１は一実施形態に係るデータ再生装置を含むデータ再生システムの構成図である。データ再生システム１は、デバッグ対象であるＤＳＰカード２（信号処理装置）と、このＤＳＰカード２に接続されたＮ本のデータバス３と、Ｎチャネル分のシリアルデータ信号を記憶媒体から読出してこれらのシリアルデータ信号を各チャネルのデータバス３に出力するデータ再生装置ＰＣ４（データ再生装置）とを備えている。
【００１８】
データ再生装置ＰＣ４は、予め実環境下にて記録された記録データを保持するパソコン本体４ａと、このパソコン本体４ａに装着されＮチャネル分の同期シリアルデジタルデータを生成して出力する高速シリアル通信カード１５（シリアル送信カード）と、パソコン本体４ａ内のＣＰＵ１９とを有する。この高速シリアル通信カード１５が実行する処理は、一基本周期の処理を予め設定した回数分繰返した後、ＣＰＵ１９への割込みを１回生成する処理である。一基本周期は各シリアルデータ信号の送信周期である。一基本周期は固定値であり、起動時の設定により決められる。
【００１９】
本実施形態では、データ再生装置ＰＣ４がこの基本周期に予め設定された送信回数を乗じてＣＰＵ１９の処理応答が可能な時間にまで拡げてやり、このＣＰＵ処理応答可能な時間内に次回送信する各シリアルデータ信号をセットし、且つＮチャネル分の再生データをデータバス３上でＤＳＰカード２へ送信する。このＣＰＵ処理応答可能な時間内で、データ再生装置ＰＣ４は、記録データをパソコン本体４ａから読出すこと、読出した記録データを再生データに形式変換すること、及びこの再生データを送信バッファにセットする処理を行う。
【００２０】
本実施形態に係るデータ再生方法は、データ再生装置ＰＣ４内のＣＰＵ１９が高速シリアル通信カード１５に対してシリアルデータ信号の送信回数を例えば１０００にセットし、この後、高速シリアル通信カード１５に送信開始を指令する。高速シリアル通信カード１５は一基本周期の処理を１０００回繰返す。高速シリアル通信カード１５が１０００回の処理の実行が終了した時点で、高速シリアル通信カード１５はＣＰＵ１９へ割込みを発生させる方法である。
【００２１】
基本周期を例えば５０μ秒に設定し、ＣＰＵ１９が高速シリアル通信カード１５に５０μ秒の処理を１０００回実行させた後、この高速シリアル通信カード１５に１回だけ完了割込みをＣＰＵ１９に出力させることにより、データ再生装置ＰＣ４はＣＰＵ１９への割込みの発生の頻度を、５０μ秒に１回の割合から、５０ｍ秒に１回の割合に減らすようにしている。高速シリアル通信カード１５によって割込み発生回数が間引かれるようになっている。ＣＰＵ１９への割込みの発生間隔を、このＣＰＵ１９及びＣＰＵ周辺回路が処理可能な範囲内の時間オーダにまで拡げてやり、パソコンを用いた高速データの転送と、データ再生とを可能にしている。
【００２２】
図１に示すＤＳＰカード２はフラッシュＲＯＭ５から信号処理演算用のプログラムを読込みし、ディジタルフィルタ処理やＦＦＴ処理などの信号処理演算を行う。データバス３にはメタルケーブルや光ケーブルが用いられる。ＤＳＰカード２及びデータ再生装置ＰＣ４の異なる基板間がシリアル通信路により接続されている。
【００２３】
ＤＳＰカード２は、それぞれ内部メモリ６及びＤＭＡコントローラ（ＤＭＡＣ）７を持つＫ個のＤＳＰ８と、各ＤＭＡコントローラ７に接続される第１のデータバス９と、このデータバス９に接続されたバスプロトコル変換機能部１０と、このバスプロトコル変換機能部１０に第２のデータバス１１を介して接続された外部記憶装置１２と、バスプロトコル変換機能部１０に第３のデータバス１３を介して接続された高速シリアル通信装置１４（シリアル送信カード）とを備える。
【００２４】
例えば５個のＤＳＰ８の各内部メモリ６は小容量の記憶領域を有する。ＤＭＡコントローラ７はこの内部メモリ６に記憶されるデータをＤＭＡ転送する。フラッシュＲＯＭ５は、各ＤＳＰ８の信号処理用のプログラムを保持する。各プログラムはＤＳＰカード２が起動された後、各ＤＭＡコントローラ７によりそれぞれの内部メモリ６へ転送されるようにされている。起動後、各ＤＳＰ８は、内部メモリ６に記憶されたプログラムの計算命令にしたがって割当てられたＤＳＰソフトウェアの演算処理を行うようになっている。
【００２５】
バスプロトコル変換機能部１０はバス幅やデータ転送単位が異なるデータバス９、１１、１３の間で、これらのバスのプロトコルに応じてデータをプロトコル変換してから転送する。外部記憶装置１２は揮発性の記憶装置であり、ページメモリのような大容量のメモリが用いられている。高速シリアル通信装置１４は高い転送レートのシリアルデータ信号を受信する。
【００２６】
これにより、ＤＳＰカード２をデバッグする場合、高速シリアル通信装置１４にはデータ再生装置ＰＣ４から、それぞれＮチャネル分のシリアルデータ信号が基本周期間隔に送られてこのＤＳＰカード２へ転送される。ＤＳＰ８のうちのいずれか１つはこれらのシリアルデータ信号をバスプロトコル変換機能部１０経由で外部記憶装置１２に書込む。Ｋ個のＤＳＰ８は外部記憶装置１２からデータを読出して信号処理演算を行う。例えばｐｒｉｎｔｆ文などを用いて出力結果などがモニタされる。
【００２７】
また、データ再生装置ＰＣ４を構成するパソコン本体４ａはスロット部やマザーボードを有する。高速シリアル通信カード１５はこのスロット部に装着される。
【００２８】
パソコン本体４ａは、例えば遠隔地のレーダ装置がレーダ受信波を記録データとして保持してあるハードディスクドライブ１６（不揮発性記憶部）と、このハードディスクドライブ１６へアクセスされるデータの読み書きを制御するハードディスクドライブ制御カード１８と、ホストプロセッサとしてのＣＰＵ１９と、このＣＰＵ１９及び高速シリアル通信カード１５間をインターフェースするバスプロトコル変換機能部２２と、揮発性の外部記憶装置２３（揮発性記憶部）とを備えている。
【００２９】
ハードディスクドライブ１６はＤＳＰカード２へ送信される再生データの元となる記録データを保存した不揮発性の外部記憶装置である。ハードディスクドライブ１６は、ウィンドウズ（登録商標）あるいはｌｉｎｕｘ（登録商標）といったＯＳと、ＯＳ上で動作し、シリアルデータ信号の送信回数の設定、送信指令を行うためのアプリケーション（アプリケーションプログラム）と、外部記憶装置２３に読出された記録データを高速シリアル通信カード１５へ転送するためのデバイスドライバとを保持する。デバイスドライバはＯＳカーネルのメモリ空間に組込まれた状態で動作し、アプリケーションからの処理要求をＯＳカーネル経由で受け付ける。ハードディスクドライブ１６は、これらのデバイスドライバやアプリケーションプログラムはブート時にハードディスクドライブ１６から外部記憶装置２３へロードされＣＰＵ１９により実行される。ハードディスクドライブ１６の機能は、ＲＡＩＤ構成のハードディスクドライブや、シリコンディスクによって実現される。
【００３０】
ハードディスクドライブ制御カード１８はＣＰＵ１９からの指令を受けると、ハードディスクドライブ１６から記録データを読出して外部記憶装置２３に書込む。バスプロトコル変換機能部２２は、高速シリアル通信カード１５側のデータバス２０（入出力バス）、ＣＰＵ１９側のデータバス２１ａ、ハードディスクドライブ制御カード１８側のデータバス１７、及び揮発性の外部記憶装置２３側のデータバス２１ｂの間をブリッジする。データバス２０はＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ ＩｎｔｅｒＣｏｎｎｅｃｔ）エクスプレス等に準拠した入出力バスであり、データバス１７、２１ａ、２１ｂはいずれも内部バスである。バスプロトコル変換機能部２２は、バス幅やデータ転送単位が異なる４つのデータバス２０、１７、２１ａ、２１ｂの間で、これらのバスのプロトコルに応じてデータをプロトコル変換してから転送する。外部記憶装置２３はＤＲＡＭであり、例えばページメモリのような大容量の記憶領域を有する。
【００３１】
高速シリアル通信カード１５の構造は、バッファ制御機能やＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送機能などを有するＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と、このＦＰＧＡを基板面上に配線しその一側端部にエッジ電極が形成された基板と、この基板面上この基板が差し込まれる方向とは反対側の端部に設けられメタルケーブル等に接続されるコネクタとを有する。
【００３２】
パソコン本体４ａのマザーボードには、マザーボード側コネクタを介してカード型のＰＣＩ拡張アダプタがこのマザーボード上に立設した状態で装着されている。このＰＣＩ拡張アダプタの面部にはそれぞれ上下等間隔に配置された複数の導電性コンタクト付きのアダプタ側コネクタが取り付けられており、高速シリアル通信カード１５がいずれかのアダプタ側コネクタに嵌合されることにより、この高速シリアル通信カード１５のエッジ電極と導電性コンタクトとが電気的に接続されるようになっている。高速シリアル通信カード１５は本発明者によって内製されたものであり、ＰＣＩカードや、ＬＡＮカード、ＵＳＢカード、ＲＡＩＤカード、ＳＣＳＩカードあるいはグラフィックスカード等のサイズと略同じサイズを有する。
【００３３】
高速シリアル通信カード１５は、各シリアルデータ信号を基本周期ごとに読出して転送する。各シリアルデータ信号はいずれも同じデータ量を有する。
【００３４】
図２は高速シリアル通信カード１５の機能ブロック図である。既述の符号はそれらと同じ要素を表す。高速シリアル通信カード１５は、ＣＰＵ１９からこの高速シリアル通信カード１５内の各部へのアクセス要求をインターフェース処理するバスインターフェース（ＰＣＩエクスプレスインターフェース）２４と、データ再生装置ＰＣ４内のデータバス２０上のデータをＤＭＡ転送するＤＭＡコントローラ（ＤＭＡＣ）２５とを備える。更に高速シリアル通信カード１５は、それぞれＮチャネル分の再生データを記憶するＮ個の送信バッファ２７と、これらの送信バッファ２７に記憶されたパラレルデータ形式の再生データをパラレルシリアル変換し、シリアルデータ信号をＤＳＰカード２宛てに出力するＮ個のシリアルデータ送信部２６とを備える。
【００３５】
バスインターフェース２４はバスプロトコルをインターフェースする。ＤＭＡコントローラ２５は、フォーマット変換された状態で外部記憶装置２３に記憶されている再生データをデータバス２０から読出し、読出した再生データをパラレルデータ形式で各送信バッファ２７に書込む。各送信バッファ２７はＤＲＡＭであり、例えばページメモリのような大容量の記憶領域を有する。チャネル番号１〜Ｎ用の各送信バッファ２７はいずれも第１バンク及び第２バンクを有するダブルバッファ構成を有する。各シリアルデータ送信部２６は、各送信バッファ２７に記憶された再生データを基本周期ごとに読出す。各シリアルデータ送信部２６は、後述する制御機能部２９からの制御信号を受けると、パラレルデータをシリアルデータ信号に変換し、Ｎ本のシリアルデータ信号をそれぞれデータバス３に出力する。
【００３６】
更に高速シリアル通信カード１５は、パソコン本体４ａ及びデータ再生装置ＰＣ４間で制御用の情報を受け渡しするためのＩ／Ｏレジスタ２８と、Ｎ個のシリアルデータ送信部２６を制御する制御機能部２９とを備える。パソコン側のアプリケーションは、ユーザ入力された送信回数１０００回などの制御パラメータを、デバイスドライバ経由で高速シリアル通信カード１５に制御をかけるようになっており、Ｉ／Ｏレジスタ２８はステータス（装置情報）と、複数種類の制御パラメータとを記憶する。Ｉ／Ｏレジスタ２８の値はデバイスドライバ及び制御機能部２９の双方によって読み書きされる。制御機能部２９がライトしたステータス値をデバイスドライバがリードすることにより、アプリケーションは送信中か否かを判定する。デバイスドライバがライトした各種の制御パラメータの値を制御機能部２９がリードすることにより、制御機能部２９は各シリアルデータ送信部２６の送信動作と送信停止とを制御する。パソコン側のアプリケーションは、これらのＩ／Ｏレジスタ２８及びデバイスドライバを介してハードウェアである各シリアルデータ送信部２６を制御する。
【００３７】
本実施形態では、ＣＰＵ１９が高速シリアル通信カード１５に対して送信指令を通知した後、各シリアルデータ送信部２６が各シリアルデータ信号を１０００回連続する送信を終えると、高速シリアル通信カード１５がＣＰＵ１９に対して送信完了割込みを１回出力する。
【００３８】
図３（ａ）〜図３（ｃ）はデータ再生装置ＰＣ４における送信完了割込み肯定応答を出力するタイミングを説明するためのタイミングチャートである。制御機能部２９がＩ／Ｏレジスタ２８のステータスを書替えし、このステータスをデバイスドライバがリードすることにより、送信完了割込み肯定応答が行われる。ＣＰＵ１９が実行するこのデバイスドライバは、ＣＰＵ１９が実行するアプリケーションに対して送信完了通知を出力する。デバイスドライバを介して高速シリアル通信カード１５からアプリケーションへ、１０００回分の再生データの送信に対して１回の送信完了が通知されるようになっている。
【００３９】
Ｉ／Ｏレジスタ２８が記憶するステータスは、高速シリアル通信カード１５からＤＳＰカード２へ至る転送区間で再生データが送信中かどうかを表す情報である。Ｉ／Ｏレジスタ２８が記憶する制御パラメータは、１０００回という送信回数、各送信バッファ２７に書込まれた再生データの先頭アドレス、再生データのデータサイズ、Ｎチャネル分のうちの送信動作を有効とするチャネル数、例えば通信レートなどの通信条件、及び基本周期を変更するための送信周期情報等である。制御機能部２９は送信管理用のダウンカウンタを有する。
【００４０】
制御パラメータについて具体的に述べると、送信回数は、ＣＰＵ１９が実行するデバイスドライバによって書込まれる。送信回数がＩ／Ｏレジスタ２８にセットされると制御機能部２９がこの送信回数の値をダウンカウンタのカウンタ値にセットする。制御機能部２９は基本周期ごとの再生データが送信される度にダウンカウンタをデクリメントする。制御機能部２９はカウンタ値が０になると、バスインターフェース２４に通知する。バスインターフェース２４はＣＰＵ１９に対して１回だけ割込み信号を出力する。アドレスは制御機能部２９によって更新される。制御機能部２９はこのアドレスを各シリアルデータ送信部２６に渡す。各シリアルデータ送信部２６はアドレスからシリアルデータ信号を出力する。
【００４１】
ステータス値０は送信が行われていない初期状態を示す。ＣＰＵ１９がＩ／Ｏレジスタ２８に１を書込むと、制御機能部２９はＩ／Ｏレジスタ２８に付随する回路から呼び出される。制御機能部２９は各シリアルデータ送信部２６に送信を指令する。シリアルデータ送信部２６は各送信バッファ２７からのデータを送信し始める。
【００４２】
制御機能部２９が１０００回の再生データの転送を終えると、制御機能部２９はステータス値を０から１に書替える。デバイスドライバはステータス値を読込む。ステータス値が１であることによってデバイスドライバは割込みを検出する。即ち、デバイスドライバは割込みをアプリケーションの代理で受ける機能を有する。割込みをデバイスドライバが検出しない間、デバイスドライバは無限ループの中におり、割込みを検出すると、制御機能部２９に対する肯定応答を行ってアプリケーションに割込み検出を示す値を返す。
【００４３】
つまりデバイスドライバはアプリケーションと、各シリアルデータ送信部２６との間を仲立ちしている。デバイスドライバにより、アプリケーションは、ハードウェアである各シリアルデータ送信部２６に対して送信開始を命令する。ＣＰＵ１９が仮にハードディスクドライブ１６から記録データを各シリアルデータ送信部２６にメモリコピーすると時間がかり、５０μ秒という短時間で処理を行うことがそもそもできないからである。デバイスドライバを介在させることによりメモリコピーをＤＭＡコントローラ２５が実行しているときでも、ＣＰＵ１９が他に発生した仕事を実行することが可能になっている。ＣＰＵ１９が他に発生した仕事を実行している間に、ＣＰＵ１９は１０００回の送信が終了したことを示す割込みを拾えるようにしている。
【００４４】
制御機能部２９による制御は、各シリアルデータ送信部２６に対してデータをＤＳＰカード２へ送るよう指令すること、各送信バッファ２７の記憶領域を読込むよう指令すること、及びＣＰＵ１９からの指令を受けてＤＭＡコントローラ２５を起動することである。ＣＰＵ１９がＩ／Ｏレジスタ２８に、必要な制御情報を書込むと、このＩ／Ｏレジスタ２８に付随する回路は制御機能部２９へ書込みがあったことを通知する。
【００４５】
（作用）
このような構成のデータ再生装置ＰＣ４がＤＳＰカード２に対して、シリアルのデジタルデータを送信するときのこのデータ再生装置ＰＣ４の動作について詳述する。
【００４６】
（１）全体処理タイミング
図４はＤＳＰカード２内の各部及びデータ再生装置ＰＣ４内の各部における処理のタイミングを示すタイミングチャートである。図４（ａ）〜図４（ｄ）には、ＤＳＰカード２がデータ再生装置ＰＣ４から各シリアルデータ信号を受信してから、ＤＳＰカード２の各ＤＳＰ８が信号処理演算を開始するまでのＤＳＰカード２側のタイミングが示されている。図４（ｅ）〜図４（ｉ）にはデータ再生装置ＰＣ４における３種類の処理タイミングが重畳的に示されている。３種類の処理タイミングとは、送信完了割込み肯定応答のタイミングと、再生データが外部記憶装置２３から各送信バッファ２７に転送されるタイミングと、記録データがハードディスクドライブ１６から読出されて外部記憶装置２３に書込まれるタイミングとを指す。
【００４７】
図４（ｃ）、図４（ｄ）に示すように、ＤＳＰカード２は、チャネル１〜Ｎの各シリアルデータ信号を受信すると、図４（ａ）、図４（ｂ）に示すように、Ｋ個のＤＳＰ８が基本周期（１）を経過した後、各チャネルのシリアル受信データに対して信号処理演算を行う。
【００４８】
図４（ｉ）に示す時間内に、高速シリアル通信カード１５はハードディスクドライブ１６の記録データを読出し、フォーマット変換して記録データにヘッダ情報を付与し、フォーマット変換した再生データを、外部記憶装置２３に書込む。高速シリアル通信カード１５は、再生データに各送信バッファ２７の何番地から送信するか等を示す送信条件の値を付与する。
【００４９】
この図４（ｉ）の時間内で生成された再生データを、図４（ｈ）に示す時間内に、各送信バッファ２７のダブルバッファの一方のバンクへ高速シリアル通信カード１５が転送する。図４（ｈ）の例では、前後２つの再生データＤ１、Ｄ２が示されている。再生データＤ２は図４（ｉ）で生成され一方のバンクへ転送されたばかりのＮチャネル分のデータである。この再生データＤ２よりも先にＮチャネル分の再生データＤ１が他方のバンクに溜められている。この再生データＤ１は、図４（ｇ）の時点ｔ１にて送信完了割込肯定応答が入ると、再生データＤ１を高速シリアル通信カード１５は、図４（ｅ）、図４（ｆ）の時点ｔ２にて読出してＤＳＰカード２へシリアル送信を開始する。チャネル２〜Ｎ−１の各チャネルのシリアルデータ信号の送信も、図４のチャネル１、Ｎの例と同じである。
【００５０】
チャネル１〜Ｎの各シリアルデータ送信部２６は、ＣＰＵ１９が指定した送信周期、データサイズ、送信回数に基づき、データ送信を実行する。ＤＳＰカード２は、図１の（３）、（４）に示すとおりに受信後、次回基本周期にて信号処理を行う。
【００５１】
また、ＤＳＰカード２における各処理と、データ再生装置ＰＣ４におけるシリアルデータ送信部２６の処理と、送信割込み肯定応答をデバイスドライバが検知する処理とは、全て基本周期に同期して行われている。データ再生装置ＰＣ４の再生データ転送処理、及びハードディスクドライブ１６のデータ再生／フォーマット変換処理は、この基本周期とは非同期である。
【００５２】
以降、データ再生装置ＰＣ４の詳細について、（２）、（３）、（４）、（５）にて説明を行う。
【００５３】
（２）高速シリアル通信カード１５の動作
図２において、実線はデータの流れを示し、点線は制御の流れを示す。幅広矢印は装置間のインターフェースを示す。図１の（１）、（２）に示すとおり、高速シリアル通信カード１５は、ハードディスクドライブ１６から読出したデータを受信側の要求に合わせてフォーマット変換した後、チャネル毎に独立して設けられた送信バッファ２７に一時保存する。
【００５４】
チャネル番号１用の送信バッファ２７について述べると、シリアルデータ送信部２６が一方のバンクに記憶されているチャネル番号１用のシリアルデータ信号をデータバス３に出力している最中、ＤＭＡコントローラ２５は他方のバンクに外部記憶装置３より次回送出するデータを書込む。シリアルデータ送信部２６は、チャネル番号１用のシリアルデータ信号（設定バイト数のデータサイズを持つシリアルデータ信号）を一基本周期内で１回送信し、これを１０００回繰返す。シリアルデータ送信部２６が一方のバンクからのデータ送信を１０００回繰返している間、ＤＭＡコントローラ２５は次回送出するデータを他方のバンクに溜める。シリアルデータ送信部２６による１０００回のデータ送信が完了するまでに、次回送出用のシリアルデータ信号が他方のバンクに揃えられる。
【００５５】
シリアルデータ送信部２６が一方のバンクからのシリアルデータ信号の送信が完了すると、間髪入れずに、シリアルデータ送信部２６は他方のバンクからのシリアルデータ信号の送信を開始する。引き続き、シリアルデータ送信部２６が他方のバンクからのデータ送信を１０００回繰返している間、ＤＭＡコントローラ２５は次回送出するデータを一方のバンクに溜めていき、他方のバンクからの１０００回のデータ送信が完了するまでに、ＤＭＡコントローラ２５は次回送出用のシリアルデータ信号を一方のバンクに揃える。ダブルバッファ構成により、現在実行中の１０００回分の送信単位の完了と、次に実行される１０００回分の送信単位の開始との間のタイムラグがなくなり、リアルタイムにデータ転送可能になる。チャネル番号２〜Ｎ用の送信バッファ２７もそれぞれ２つのバンクを有する。各２つのバンクはチャネル番号１用の送信バッファ２７の例と同様に切替えられる。
【００５６】
このように、ＣＰＵ１９が、送信周期、データサイズ、送信回数を指定した後、高速シリアル通信カード１５が送信処理を開始し、高速シリアル通信カード１５は、送信制御パラメータに従い、送信を全て行った後、送信完了割込みを１回出力する。高速シリアル通信カード１５は、ＰＣＩｅｘｐｒｅｓｓなどを介してホストＣＰＵ１９の一構成品として機能する。
【００５７】
（３）送信完了割込み処理
ＣＰＵ１９が実行するデバイスドライバによる処理と、アプリケーションによる処理とについて図５から図８を参照して詳述する。図５はデバイスドライバによる送信完了割込み処理を説明するためのフローチャートである。図６は外部記憶装置２３のメモリマップの一例を示す図であり、ＣＰＵ１９側のメモリ構成が示されている。既述の符号はそれらと同じ要素を表す。
【００５８】
図６に示すように、外部記憶装置２３へデータが転送される処理よりも上流の処理はデバイスドライバと、再生プログラムであるアプリケーションにより行われている。外部記憶装置２３からデータが送信される処理よりも下流の処理はハードウェアにより行われている。
【００５９】
図５において、データ再生システム１は電源を投入された後、ステップＡ１において、ＣＰＵ１９は、ＯＳ起動時にデバイスドライバプログラムをハードディスクドライブ１６からＲＡＭにロードし、これをデバイスドライバとして組込み、実行する。送信フラグ（フラグ情報）は０にされる。ステップＡ２、Ａ３において、デバイスドライバは送信完了割込みが発生するまで待機する（ステップＡ３のＮＯルート）。送信完了割込みが発生すると、ステップＡ３のＹＥＳルートを通り、ステップＡ４において、デバイスドライバは、送信完了割込みの肯定応答を行う。ステップＡ５、Ａ６において、デバイスドライバは送信フラグを１にセットして処理を終える。
【００６０】
（４）データ再生処理は、ＣＰＵ１９は、データ再生に先立ち、高速シリアル通信カード１５のチャネル１〜Ｎの各シリアルデータ送信部２６に対し、初期設定、及び通信設定処理を行う。
【００６１】
ＣＰＵ１９がＯＳ起動時にデバイスドライバを組込みした後、このＣＰＵ１９によるデータ再生処理は図１の（１）、（２）、及び図４に示すとおり、ハードディスクドライブ１６から送信データファイルを読み出し、通信ヘッダの作成など受信側の高速シリアル通信カード１４に合わせたフォーマット変換を行う。記録データのフォーマットから再生データのフォーマットにアプリケーションは変換する。
【００６２】
フォーマット変換後、高速シリアル通信カード１５内の各送信バッファ２７へ転送する。データ再生処理は、高速シリアル通信カード１５へＣＰＵ１９が送信開始アドレス、送信周期、データサイズ、送信回数を指定した後、送信処理を開始することにより行われる。高速シリアル通信カード１５の全チャネルのうち、送信を有効とされたチャネル数分のチャネルから送信完了割込みが発生するまでＣＰＵ１９は待つ。
【００６３】
次に、送信完了割込み処理は、ＣＰＵ１９が送信完了割込みを受けた後、高速シリアル通信カード１５が出力した割込みを１回でＣＰＵ１９はクリアする。また、デバイスドライバとデータ再生処理との間で共有されるフラグ情報をＣＰＵ１９は更新する。
【００６４】
（５）データ再生処理
ＣＰＵ１９によるデータ再生手順及び送信完了割込み処理の手順を図７、図８を参照して述べる。図７はＣＰＵ１９によるデータ再生処理を説明するための第１のフローチャートである。図８は図７に続く第２のフローチャートである。
【００６５】
再生処理が開始されると、ステップＢ１において、ＣＰＵ１９は、データ再生用のアプリケーションを、ハードディスクドライブ１６からロードしてこのアプリケーションを実行する。
【００６６】
ステップＢ２において、ＣＰＵ１９は送信フラグを０に設定する。
【００６７】
ステップＢ３において、ＣＰＵ１９は有効チャネルと、通信条件とをＩ／Ｏレジスタ２８に設定する。この設定により、１チャネル分、数チャネル分あるいは全チャネル分のデータ再生処理を高速シリアル通信カード１５が行うようこの高速シリアル通信カード１５はイネーブルにされる。データ再生装置ＰＣ４からＤＳＰカード２までのシリアル通信コネクションが確立して通信が始められる。
【００６８】
引き続き、ステップＢ４において、ＣＰＵ１９は送信繰返し回数を設定する。ステップＢ５においてＣＰＵ１９は送信フラグを０にする。
【００６９】
続く図８のステップＢ６において、ＣＰＵ１９は、送信開始アドレス、送信周期、データサイズ、及び送信回数を、Ｉ／Ｏレジスタ２８に設定する。この設定では、ＣＰＵ１９が外部記憶装置２３において内部変数として予め送信開始アドレス等を作成しておき、この送信開始アドレス等をＩ／Ｏレジスタ２８に書込む。
【００７０】
ステップＢ７において、送信開始をＣＰＵ１９は高速シリアル通信カード１５へ通知し、高速シリアル通信カード１５は送信を始める。
【００７１】
ステップＢ８において、ＣＰＵ１９は、ハードディスクドライブ１６から次回送信するための記録データを読出し、外部記憶装置２３上でこの記録データのフォーマットを再生データのフォーマットに変換する。
【００７２】
ステップＢ９において、ＣＰＵ１９は、外部記憶装置２３から再生データを読出し、この再生データを次回の送信データとして、いずれかの送信バッファ２７のダブルバッファのうち、次回送信用のバッファへＤＭＡ転送する。
【００７３】
ステップＢ１０において、ＣＰＵ１９は送信フラグが１であるかどうかを判定し、送信フラグが１でない間はＮＯルートを通り、待機する。送信フラグが１であることをＣＰＵ１９が検出するとＹＥＳルートを通る。
【００７４】
ステップＢ１１において、ＣＰＵ１９は繰返し変数ｉをインクリメントする。再度、ステップＢ４に戻り、ＣＰＵ１９はステップＢ４〜ステップＢ１１までの処理のループを実行する。繰返し変数ｉが指定回数に達すると、そのときの処理ループでのステップＢ１１を抜けて、ステップＢ１２において、ＣＰＵ１９はこのＣＰＵ１９と高速シリアル通信カード１５との間の通信を終える処理を行う。ＣＰＵ１９は、高速シリアル通信カード１５の状態をディスイネーブル状態にする等の通信終了処理を行う。高速シリアル通信カード１５ではシリアルデータ信号の送信が終わる。
【００７５】
ハードディスクドライブ１６から記録データをリードして外部記憶装置２３にライトすること、外部記憶装置２３上でフォーマット変換を行うこと、フォーマット変換された再生データを高速シリアル通信カード１５の送信バッファ２７にライトするといった各処理はパソコンＯＳによって制御される。これらのリード、ライト、変換等の各処理の速度はＯＳの処理負荷に応じて５０ｍ秒よりも速くなることや５０ｍ秒よりも遅くなることがある。つまり制御がパソコンＯＳに渡されている間の処理速度には揺らぎがある。本実施形態では、あらかじめ処理速度を評価したパソコン本体４ａを選定して使うことにより、選定したパソコン本体４ａのＯＳが支配中の処理の処理速度がたとえ揺らいだとしても、記録データのリード、ライト、変換等の各処理に要する時間が５０ｍ秒以内に収まるようにしている。これらのパソコンＯＳ支配下の各処理は、送信バッファ２７からシリアルデータ信号を高速シリアル通信カード１５が送信している最中に実行されるため、リード等の処理の時間変動はシリアルデータ信号の送信のタイミングには影響を与えない。
【００７６】
Ｎ個の送信バッファ２７のバッファサイズと、外部記憶装置２３のバッファサイズとは、これらの送信バッファ２７や外部記憶装置２３からデータを読出して送信や転送することが５０ｍ秒の範囲内であるようにして決められる。ＣＰＵ１９がスタートをかけてから送信完了割込み応答が出るまでの時間内に、処理速度の揺らぎの最大値が収まるようにして、大量のシリアルデータ信号を一定周期内に一定間隔で転送する処理を成立させている。このように、データ再生装置ＰＣ４の再生データ転送、及びハードディスクドライブ１６の再生／フォーマット変換処理は、高速シリアル通信カード１５内の送信バッファ及び外部記憶装置２３に設けられたバッファの許容範囲を満たすことを条件に、ＤＳＰカード２側及びシリアルデータ送信部２６の基本周期とは非同期の処理である。
【００７７】
レーダ装置ではレーダアンテナが方位方向で３６０度回転する。レーダアンテナは６〜１２秒で１周する。６〜１２秒を５０μ秒で除して得られるデータの個数は膨大である。デバッグでは、データ再生装置ＰＣ４は膨大な量のシリアルデータ信号をＤＳＰカード２へ送る。ＤＳＰカード２が同じデータを使い回すことは処理の検証にはならない。周回毎に異なる複数周分の記録データをハードディスクドライブ１６は保持している。ハードディスクドライブ１６から記録データを毎回読出せる環境が必要である。本実施形態に係るデータ再生装置ＰＣ４は、このハードディスクドライブ１６からのデータ読出しを、汎用ＯＳの力を借りつつ、所望する５０ｍｓ内にリード、ライト及び変換等の一連の処理を行うことができるようになった。
【００７８】
一実施形態に係るデータ再生装置およびデータ再生方法によれば、シリアル通信を利用したデータ再生装置に対して、低コストと高速／低ゆらぎのデータ再生機能を実現できるようになる。また、汎用ＰＣと汎用ＯＳの組み合わせによりデータを再生することから、コスト低減が可能である。安価な汎用パソコンを用いて、高い転送レート且つ一定間隔で記録データを転送でき、本器であるＤＳＰカード２の処理のタイミングと同じタイミングで記録データをこのＤＳＰカード２へ供給することができるようになる。データ再生用ソフトウェアの組込み、及びハードウェア（高速シリアル通信カード）と、外部記憶装置２３より読み出した記録データを用いて、一定の送信時間間隔で繰返し送信する機能を、安価に構築することができるようになる。
【００７９】
レーダ装置を構成する各機材が基本周期ごとに動作しているかどうかを確認するためには、電波を放射しなければならない。試験電波を放射した実環境を再現することは、法令上、手続き上、困難である。そこで、遠隔地でレーダ装置が実測した記録データを使えば、所望する収集条件を満たす実環境下における状況を作り出すことができ、デバッグを行うことができる。信号処理演算の高速なデータ転送を再現することができ、デバッグによる動作確認を正しく行えるようになる。実環境において生じる電波反射物により電波が反射された状況下で本物の実測データを用いたレーダ装置のデバッグが可能になる。
【００８０】
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
【００８１】
また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。
【符号の説明】
【００８２】
１…データ再生システム、２…ＤＳＰカード（信号処理装置）、３…データバス（伝送路）、４…データ再生装置ＰＣ（データ再生装置）、４ａ…パソコン本体、５…フラッシュＲＯＭ、６…内部メモリ、７…ＤＭＡコントローラ、８…ＤＳＰ、９，１１，１３…データバス、１０…バスプロトコル変換機能部、１２…外部記憶装置、１４…高速シリアル通信装置（シリアル送信カード）、１５…高速シリアル通信カード（シリアル送信カード）、１６…ハードディスクドライブ（不揮発性記憶部）、１７，２１ａ，２１ｂ…データバス（内部バス）、１８…ハードディスクドライブ制御カード、１９…ＣＰＵ、２０…データバス（入出力バス）、２２…バスプロトコル変換機能部、２３…外部記憶装置（揮発性記憶部）、２４…バスインターフェース、２５…ＤＭＡコントローラ、２６…シリアルデータ送信部、２７…送信バッファ、２８…Ｉ／Ｏレジスタ、２９…制御機能部。
【技術分野】
【０００１】
一実施形態はデータ再生装置およびデータ再生方法に関する。
【背景技術】
【０００２】
移動目標の距離や方向を演算するレーダ装置には信号処理装置が設けられており、この信号処理装置にはＤＳＰカードなどを用いたＤＳＰソフトウェアが実装されている。ＤＳＰソフトウェアをデバッグする場合、アンテナ部から出力されるＮチャネル分のシリアルデータ信号に対してＤＳＰカードが信号処理演算を行う。デバッグでは、各チャネル分のシリアルデータ信号が決められたタイミングで転送され又は演算処理されているかどうか、あるいは正しい答えが出力されているかどうか、あるいは正しい答えが出力されるまでにデータ制御が行われているかどうかといったことが検証される。データ制御とは、各シリアルデータ信号を例えば５０〜１００μ秒の範囲の時間値を持つ基本周期内に記憶媒体から読出して出力すること、基本周期毎に各チャネルの信号処理演算が実行されることを指す。
【０００３】
レーダ装置はレーダ受信波を検波して大量のデータを出力する。従来、遠隔地のレーダ装置が実測したデータを収集し、実測データを蓄積するデータ収集装置が知られている（特許文献１参照）。実環境においてレーダ装置が出力したデータを実測データとしてデータ収集装置は大容量の外部記憶装置に保存する。この記録データをデータ再生装置が読出してデバッグに用いる。デバッグは、実環境下での記録データを外部記憶装置からデータ再生装置が読出して信号処理装置へ送り、ＤＳＰカード上のＤＳＰの出力をモニタすること等を行う。信号処理装置が信号処理演算を行って、その結果が演算式より導かれる結果に一致するかどうかが検証される。
【０００４】
デバッグでは更に、信号処理装置に高速レートの記録データが入力されてから演算出力されるまでに、データ制御が正しく行われているかどうかが検証される。高速レートの記録データとは例えば５０μ秒を繰返し周期とするパルス信号の列を指す。与えられた実測データが順番に信号処理されていく際、データ処理の進行の過程や、各過程の動作や、動作タイミングの制御等を検証する必要がある。
【０００５】
レーダ装置や、あるいはレーダ情報を用いて対象の位置を可視化する画像処理装置にはリアルタイム制御が求められる。レーダ装置や画像処理装置は、処理すべき入力シリアルデータの転送レートが１００〜４００ＭＢｙｔｅｓ／ｓｅｃと高速である特徴を持つ。
【０００６】
レーダ装置では、データに対する処理周期が数十μ秒〜数百ｍ秒と短く、さらに処理すべきデータ量が巨大であり、データ速度が１００〜４００ＭＢｙｔｅｓ／ｓｅｃと高速である。このため、試験用データや、実環境下にて保存されたデータを、本器であるＤＳＰカード上の動作の周期と同一の制御タイミングで送信することは重要である。
【０００７】
現在、様々なデータ再生装置が市販されている。市販のデータ再生装置はデータ通信の高速性と外部記憶装置（例えばＲＡＩＤ ＨＤＤ、シリコンＤＩＳＫなど）の低速性とを吸収した仕組みを有し、この仕組みが各社独自技術により実現されている。
【０００８】
収集対象のデータが人間系応答データであってデータ発生周期が長くデータ発生密度が低いデータの再生方法に関しては、従来、航空機等に関するレーダ情報と、管制官等による入力操作に応じた操作データをレーダ画面に一致させて表示する作画データの記録再生出力を可能にしたレーダ情報処理装置が知られている（例えば特許文献２）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１９９３１５号公報
【特許文献２】特開２００７−１９３５１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、市販品のデータ再生装置の間に共通する点は、データ通信の高速性と外部記憶装置（例えばＲＡＩＤ ＨＤＤ、シリコンＤＩＳＫなど）の低速性とを吸収した仕組みを各社独自技術にて実現している点であり、その点が装置の非汎用性、高コスト化を招いている。
【００１１】
汎用オペレーティングシステム（ＯＳ）を実装したパソコンでは、高速レートのシリアルデータ信号を読出して転送する処理を実行することができない。ホスト装置からデータ読出しの指令を受信してからデータを読出すまでの間、制御がＯＳに渡されるため、極めて短時間内で膨大な量のデータをパソコンＣＰＵがＲＡＩＤ ＨＤＤや、シリコンディスクより読出して通信バス経由でデバッグ対象に転送することができない。レーダ装置が出力するような５０〜１００μ秒の範囲の送信間隔で１０００回連続してシリアルデータ信号を転送することはパソコンＣＰＵにはできない。
【００１２】
汎用のパソコン及び汎用の通信バスでは、たとえどんなに性能がよいプロセッサやデータバスを用いたとしても、記録データを外部記憶装置から読出すことができない。それぞれが短い時間間隔を有し一定周期で発生する複数チャネルの記録データを再生することや、これらの記録データを転送することができない。
【課題を解決するための手段】
【００１３】
このような課題を解決するため、一実施形態によれば、データ信号に対する処理をこの処理の基本周期ごとに複数回繰返して実行する信号処理装置の動作を検証するための記録データを保持する不揮発性記憶部と、この不揮発性記憶部に内部バスを介してアクセスし前記基本周期よりも長い時間を応答処理可能な時間とするＣＰＵ、このＣＰＵが前記記録データを再生して形式変換した再生データを記憶する揮発性記憶部、およびこれらのＣＰＵ及び揮発性記憶部とバスプロトコル変換部を介して接続された入出力バスを有するパソコン本体と、それぞれこのパソコン本体の前記入出力バスを介して前記揮発性記憶部より転送される前記再生データから複数のシリアルデータ信号を生成し各シリアルデータ信号を前記基本周期ごとに伝送路を介して前記信号処理装置へ送信するシリアル送信カードと、を備え、このシリアル送信カードは、前記基本周期に予め設定された送信回数を乗じて得られる前記ＣＰＵの応答処理可能な時間よりも長い期間内に前記各シリアルデータ信号を生成し、この期間の経過後、前記時間よりも長い次の期間内に前記各シリアルデータ信号を前記処理周期ごとに一定間隔でシリアル送信することを特徴とするデータ再生装置が提供される。
【００１４】
また、別の一実施形態によれば、データ信号に対する処理をこの処理の基本周期ごとに複数回繰返して実行する信号処理装置に伝送路を介して接続されたシリアル送信カードを装着し、この信号処理装置の動作検証用の記録データを保持する不揮発性記憶部に接続されたパソコン本体のＣＰＵが、このシリアル送信カードに対して送信開始を指令し、前記基本周期に予め設定された送信回数を乗じて得られる前記ＣＰＵの応答処理可能な時間よりも長い第１の期間内に、前記シリアル送信カードは複数のシリアルデータ信号を前記処理周期ごとに一定間隔でシリアル送信するとともに、前記不揮発性記憶部に前記ＣＰＵが再生出力した再生データから別の複数のシリアルデータ信号を生成し、前記第１の期間の経過後、前記ＣＰＵの応答処理可能な時間よりも長い第２の期間内に、前記シリアル送信カードは前記別の複数のシリアルデータ信号を前記処理周期ごとに一定間隔でシリアル送信することを特徴とするデータ再生方法が提供される。
【図面の簡単な説明】
【００１５】
【図１】一実施形態に係るデータ再生装置を含むデータ再生システムの構成図である。
【図２】シリアル送信カードの機能ブロック図である。
【図３】（ａ）〜（ｃ）はデータ再生装置における送信完了割込み肯定応答を出力するタイミングを示すタイミングチャートである。
【図４】信号処理装置内の各部及びデータ再生装置内の各部における処理のタイミングを示すタイミングチャートである。
【図５】デバイスドライバによる送信完了割込み処理を説明するためのフローチャートである。
【図６】外部記憶装置のメモリマップの一例を示す図である。
【図７】ＣＰＵによるデータ再生処理を説明するための第１のフローチャートである。
【図８】図７に続く第２のフローチャートである。
【発明を実施するための形態】
【００１６】
以下、一実施形態に係るデータ再生装置およびデータ再生方法について、図１乃至図８を参照しながら説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。
【００１７】
図１は一実施形態に係るデータ再生装置を含むデータ再生システムの構成図である。データ再生システム１は、デバッグ対象であるＤＳＰカード２（信号処理装置）と、このＤＳＰカード２に接続されたＮ本のデータバス３と、Ｎチャネル分のシリアルデータ信号を記憶媒体から読出してこれらのシリアルデータ信号を各チャネルのデータバス３に出力するデータ再生装置ＰＣ４（データ再生装置）とを備えている。
【００１８】
データ再生装置ＰＣ４は、予め実環境下にて記録された記録データを保持するパソコン本体４ａと、このパソコン本体４ａに装着されＮチャネル分の同期シリアルデジタルデータを生成して出力する高速シリアル通信カード１５（シリアル送信カード）と、パソコン本体４ａ内のＣＰＵ１９とを有する。この高速シリアル通信カード１５が実行する処理は、一基本周期の処理を予め設定した回数分繰返した後、ＣＰＵ１９への割込みを１回生成する処理である。一基本周期は各シリアルデータ信号の送信周期である。一基本周期は固定値であり、起動時の設定により決められる。
【００１９】
本実施形態では、データ再生装置ＰＣ４がこの基本周期に予め設定された送信回数を乗じてＣＰＵ１９の処理応答が可能な時間にまで拡げてやり、このＣＰＵ処理応答可能な時間内に次回送信する各シリアルデータ信号をセットし、且つＮチャネル分の再生データをデータバス３上でＤＳＰカード２へ送信する。このＣＰＵ処理応答可能な時間内で、データ再生装置ＰＣ４は、記録データをパソコン本体４ａから読出すこと、読出した記録データを再生データに形式変換すること、及びこの再生データを送信バッファにセットする処理を行う。
【００２０】
本実施形態に係るデータ再生方法は、データ再生装置ＰＣ４内のＣＰＵ１９が高速シリアル通信カード１５に対してシリアルデータ信号の送信回数を例えば１０００にセットし、この後、高速シリアル通信カード１５に送信開始を指令する。高速シリアル通信カード１５は一基本周期の処理を１０００回繰返す。高速シリアル通信カード１５が１０００回の処理の実行が終了した時点で、高速シリアル通信カード１５はＣＰＵ１９へ割込みを発生させる方法である。
【００２１】
基本周期を例えば５０μ秒に設定し、ＣＰＵ１９が高速シリアル通信カード１５に５０μ秒の処理を１０００回実行させた後、この高速シリアル通信カード１５に１回だけ完了割込みをＣＰＵ１９に出力させることにより、データ再生装置ＰＣ４はＣＰＵ１９への割込みの発生の頻度を、５０μ秒に１回の割合から、５０ｍ秒に１回の割合に減らすようにしている。高速シリアル通信カード１５によって割込み発生回数が間引かれるようになっている。ＣＰＵ１９への割込みの発生間隔を、このＣＰＵ１９及びＣＰＵ周辺回路が処理可能な範囲内の時間オーダにまで拡げてやり、パソコンを用いた高速データの転送と、データ再生とを可能にしている。
【００２２】
図１に示すＤＳＰカード２はフラッシュＲＯＭ５から信号処理演算用のプログラムを読込みし、ディジタルフィルタ処理やＦＦＴ処理などの信号処理演算を行う。データバス３にはメタルケーブルや光ケーブルが用いられる。ＤＳＰカード２及びデータ再生装置ＰＣ４の異なる基板間がシリアル通信路により接続されている。
【００２３】
ＤＳＰカード２は、それぞれ内部メモリ６及びＤＭＡコントローラ（ＤＭＡＣ）７を持つＫ個のＤＳＰ８と、各ＤＭＡコントローラ７に接続される第１のデータバス９と、このデータバス９に接続されたバスプロトコル変換機能部１０と、このバスプロトコル変換機能部１０に第２のデータバス１１を介して接続された外部記憶装置１２と、バスプロトコル変換機能部１０に第３のデータバス１３を介して接続された高速シリアル通信装置１４（シリアル送信カード）とを備える。
【００２４】
例えば５個のＤＳＰ８の各内部メモリ６は小容量の記憶領域を有する。ＤＭＡコントローラ７はこの内部メモリ６に記憶されるデータをＤＭＡ転送する。フラッシュＲＯＭ５は、各ＤＳＰ８の信号処理用のプログラムを保持する。各プログラムはＤＳＰカード２が起動された後、各ＤＭＡコントローラ７によりそれぞれの内部メモリ６へ転送されるようにされている。起動後、各ＤＳＰ８は、内部メモリ６に記憶されたプログラムの計算命令にしたがって割当てられたＤＳＰソフトウェアの演算処理を行うようになっている。
【００２５】
バスプロトコル変換機能部１０はバス幅やデータ転送単位が異なるデータバス９、１１、１３の間で、これらのバスのプロトコルに応じてデータをプロトコル変換してから転送する。外部記憶装置１２は揮発性の記憶装置であり、ページメモリのような大容量のメモリが用いられている。高速シリアル通信装置１４は高い転送レートのシリアルデータ信号を受信する。
【００２６】
これにより、ＤＳＰカード２をデバッグする場合、高速シリアル通信装置１４にはデータ再生装置ＰＣ４から、それぞれＮチャネル分のシリアルデータ信号が基本周期間隔に送られてこのＤＳＰカード２へ転送される。ＤＳＰ８のうちのいずれか１つはこれらのシリアルデータ信号をバスプロトコル変換機能部１０経由で外部記憶装置１２に書込む。Ｋ個のＤＳＰ８は外部記憶装置１２からデータを読出して信号処理演算を行う。例えばｐｒｉｎｔｆ文などを用いて出力結果などがモニタされる。
【００２７】
また、データ再生装置ＰＣ４を構成するパソコン本体４ａはスロット部やマザーボードを有する。高速シリアル通信カード１５はこのスロット部に装着される。
【００２８】
パソコン本体４ａは、例えば遠隔地のレーダ装置がレーダ受信波を記録データとして保持してあるハードディスクドライブ１６（不揮発性記憶部）と、このハードディスクドライブ１６へアクセスされるデータの読み書きを制御するハードディスクドライブ制御カード１８と、ホストプロセッサとしてのＣＰＵ１９と、このＣＰＵ１９及び高速シリアル通信カード１５間をインターフェースするバスプロトコル変換機能部２２と、揮発性の外部記憶装置２３（揮発性記憶部）とを備えている。
【００２９】
ハードディスクドライブ１６はＤＳＰカード２へ送信される再生データの元となる記録データを保存した不揮発性の外部記憶装置である。ハードディスクドライブ１６は、ウィンドウズ（登録商標）あるいはｌｉｎｕｘ（登録商標）といったＯＳと、ＯＳ上で動作し、シリアルデータ信号の送信回数の設定、送信指令を行うためのアプリケーション（アプリケーションプログラム）と、外部記憶装置２３に読出された記録データを高速シリアル通信カード１５へ転送するためのデバイスドライバとを保持する。デバイスドライバはＯＳカーネルのメモリ空間に組込まれた状態で動作し、アプリケーションからの処理要求をＯＳカーネル経由で受け付ける。ハードディスクドライブ１６は、これらのデバイスドライバやアプリケーションプログラムはブート時にハードディスクドライブ１６から外部記憶装置２３へロードされＣＰＵ１９により実行される。ハードディスクドライブ１６の機能は、ＲＡＩＤ構成のハードディスクドライブや、シリコンディスクによって実現される。
【００３０】
ハードディスクドライブ制御カード１８はＣＰＵ１９からの指令を受けると、ハードディスクドライブ１６から記録データを読出して外部記憶装置２３に書込む。バスプロトコル変換機能部２２は、高速シリアル通信カード１５側のデータバス２０（入出力バス）、ＣＰＵ１９側のデータバス２１ａ、ハードディスクドライブ制御カード１８側のデータバス１７、及び揮発性の外部記憶装置２３側のデータバス２１ｂの間をブリッジする。データバス２０はＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ ＩｎｔｅｒＣｏｎｎｅｃｔ）エクスプレス等に準拠した入出力バスであり、データバス１７、２１ａ、２１ｂはいずれも内部バスである。バスプロトコル変換機能部２２は、バス幅やデータ転送単位が異なる４つのデータバス２０、１７、２１ａ、２１ｂの間で、これらのバスのプロトコルに応じてデータをプロトコル変換してから転送する。外部記憶装置２３はＤＲＡＭであり、例えばページメモリのような大容量の記憶領域を有する。
【００３１】
高速シリアル通信カード１５の構造は、バッファ制御機能やＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送機能などを有するＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と、このＦＰＧＡを基板面上に配線しその一側端部にエッジ電極が形成された基板と、この基板面上この基板が差し込まれる方向とは反対側の端部に設けられメタルケーブル等に接続されるコネクタとを有する。
【００３２】
パソコン本体４ａのマザーボードには、マザーボード側コネクタを介してカード型のＰＣＩ拡張アダプタがこのマザーボード上に立設した状態で装着されている。このＰＣＩ拡張アダプタの面部にはそれぞれ上下等間隔に配置された複数の導電性コンタクト付きのアダプタ側コネクタが取り付けられており、高速シリアル通信カード１５がいずれかのアダプタ側コネクタに嵌合されることにより、この高速シリアル通信カード１５のエッジ電極と導電性コンタクトとが電気的に接続されるようになっている。高速シリアル通信カード１５は本発明者によって内製されたものであり、ＰＣＩカードや、ＬＡＮカード、ＵＳＢカード、ＲＡＩＤカード、ＳＣＳＩカードあるいはグラフィックスカード等のサイズと略同じサイズを有する。
【００３３】
高速シリアル通信カード１５は、各シリアルデータ信号を基本周期ごとに読出して転送する。各シリアルデータ信号はいずれも同じデータ量を有する。
【００３４】
図２は高速シリアル通信カード１５の機能ブロック図である。既述の符号はそれらと同じ要素を表す。高速シリアル通信カード１５は、ＣＰＵ１９からこの高速シリアル通信カード１５内の各部へのアクセス要求をインターフェース処理するバスインターフェース（ＰＣＩエクスプレスインターフェース）２４と、データ再生装置ＰＣ４内のデータバス２０上のデータをＤＭＡ転送するＤＭＡコントローラ（ＤＭＡＣ）２５とを備える。更に高速シリアル通信カード１５は、それぞれＮチャネル分の再生データを記憶するＮ個の送信バッファ２７と、これらの送信バッファ２７に記憶されたパラレルデータ形式の再生データをパラレルシリアル変換し、シリアルデータ信号をＤＳＰカード２宛てに出力するＮ個のシリアルデータ送信部２６とを備える。
【００３５】
バスインターフェース２４はバスプロトコルをインターフェースする。ＤＭＡコントローラ２５は、フォーマット変換された状態で外部記憶装置２３に記憶されている再生データをデータバス２０から読出し、読出した再生データをパラレルデータ形式で各送信バッファ２７に書込む。各送信バッファ２７はＤＲＡＭであり、例えばページメモリのような大容量の記憶領域を有する。チャネル番号１〜Ｎ用の各送信バッファ２７はいずれも第１バンク及び第２バンクを有するダブルバッファ構成を有する。各シリアルデータ送信部２６は、各送信バッファ２７に記憶された再生データを基本周期ごとに読出す。各シリアルデータ送信部２６は、後述する制御機能部２９からの制御信号を受けると、パラレルデータをシリアルデータ信号に変換し、Ｎ本のシリアルデータ信号をそれぞれデータバス３に出力する。
【００３６】
更に高速シリアル通信カード１５は、パソコン本体４ａ及びデータ再生装置ＰＣ４間で制御用の情報を受け渡しするためのＩ／Ｏレジスタ２８と、Ｎ個のシリアルデータ送信部２６を制御する制御機能部２９とを備える。パソコン側のアプリケーションは、ユーザ入力された送信回数１０００回などの制御パラメータを、デバイスドライバ経由で高速シリアル通信カード１５に制御をかけるようになっており、Ｉ／Ｏレジスタ２８はステータス（装置情報）と、複数種類の制御パラメータとを記憶する。Ｉ／Ｏレジスタ２８の値はデバイスドライバ及び制御機能部２９の双方によって読み書きされる。制御機能部２９がライトしたステータス値をデバイスドライバがリードすることにより、アプリケーションは送信中か否かを判定する。デバイスドライバがライトした各種の制御パラメータの値を制御機能部２９がリードすることにより、制御機能部２９は各シリアルデータ送信部２６の送信動作と送信停止とを制御する。パソコン側のアプリケーションは、これらのＩ／Ｏレジスタ２８及びデバイスドライバを介してハードウェアである各シリアルデータ送信部２６を制御する。
【００３７】
本実施形態では、ＣＰＵ１９が高速シリアル通信カード１５に対して送信指令を通知した後、各シリアルデータ送信部２６が各シリアルデータ信号を１０００回連続する送信を終えると、高速シリアル通信カード１５がＣＰＵ１９に対して送信完了割込みを１回出力する。
【００３８】
図３（ａ）〜図３（ｃ）はデータ再生装置ＰＣ４における送信完了割込み肯定応答を出力するタイミングを説明するためのタイミングチャートである。制御機能部２９がＩ／Ｏレジスタ２８のステータスを書替えし、このステータスをデバイスドライバがリードすることにより、送信完了割込み肯定応答が行われる。ＣＰＵ１９が実行するこのデバイスドライバは、ＣＰＵ１９が実行するアプリケーションに対して送信完了通知を出力する。デバイスドライバを介して高速シリアル通信カード１５からアプリケーションへ、１０００回分の再生データの送信に対して１回の送信完了が通知されるようになっている。
【００３９】
Ｉ／Ｏレジスタ２８が記憶するステータスは、高速シリアル通信カード１５からＤＳＰカード２へ至る転送区間で再生データが送信中かどうかを表す情報である。Ｉ／Ｏレジスタ２８が記憶する制御パラメータは、１０００回という送信回数、各送信バッファ２７に書込まれた再生データの先頭アドレス、再生データのデータサイズ、Ｎチャネル分のうちの送信動作を有効とするチャネル数、例えば通信レートなどの通信条件、及び基本周期を変更するための送信周期情報等である。制御機能部２９は送信管理用のダウンカウンタを有する。
【００４０】
制御パラメータについて具体的に述べると、送信回数は、ＣＰＵ１９が実行するデバイスドライバによって書込まれる。送信回数がＩ／Ｏレジスタ２８にセットされると制御機能部２９がこの送信回数の値をダウンカウンタのカウンタ値にセットする。制御機能部２９は基本周期ごとの再生データが送信される度にダウンカウンタをデクリメントする。制御機能部２９はカウンタ値が０になると、バスインターフェース２４に通知する。バスインターフェース２４はＣＰＵ１９に対して１回だけ割込み信号を出力する。アドレスは制御機能部２９によって更新される。制御機能部２９はこのアドレスを各シリアルデータ送信部２６に渡す。各シリアルデータ送信部２６はアドレスからシリアルデータ信号を出力する。
【００４１】
ステータス値０は送信が行われていない初期状態を示す。ＣＰＵ１９がＩ／Ｏレジスタ２８に１を書込むと、制御機能部２９はＩ／Ｏレジスタ２８に付随する回路から呼び出される。制御機能部２９は各シリアルデータ送信部２６に送信を指令する。シリアルデータ送信部２６は各送信バッファ２７からのデータを送信し始める。
【００４２】
制御機能部２９が１０００回の再生データの転送を終えると、制御機能部２９はステータス値を０から１に書替える。デバイスドライバはステータス値を読込む。ステータス値が１であることによってデバイスドライバは割込みを検出する。即ち、デバイスドライバは割込みをアプリケーションの代理で受ける機能を有する。割込みをデバイスドライバが検出しない間、デバイスドライバは無限ループの中におり、割込みを検出すると、制御機能部２９に対する肯定応答を行ってアプリケーションに割込み検出を示す値を返す。
【００４３】
つまりデバイスドライバはアプリケーションと、各シリアルデータ送信部２６との間を仲立ちしている。デバイスドライバにより、アプリケーションは、ハードウェアである各シリアルデータ送信部２６に対して送信開始を命令する。ＣＰＵ１９が仮にハードディスクドライブ１６から記録データを各シリアルデータ送信部２６にメモリコピーすると時間がかり、５０μ秒という短時間で処理を行うことがそもそもできないからである。デバイスドライバを介在させることによりメモリコピーをＤＭＡコントローラ２５が実行しているときでも、ＣＰＵ１９が他に発生した仕事を実行することが可能になっている。ＣＰＵ１９が他に発生した仕事を実行している間に、ＣＰＵ１９は１０００回の送信が終了したことを示す割込みを拾えるようにしている。
【００４４】
制御機能部２９による制御は、各シリアルデータ送信部２６に対してデータをＤＳＰカード２へ送るよう指令すること、各送信バッファ２７の記憶領域を読込むよう指令すること、及びＣＰＵ１９からの指令を受けてＤＭＡコントローラ２５を起動することである。ＣＰＵ１９がＩ／Ｏレジスタ２８に、必要な制御情報を書込むと、このＩ／Ｏレジスタ２８に付随する回路は制御機能部２９へ書込みがあったことを通知する。
【００４５】
（作用）
このような構成のデータ再生装置ＰＣ４がＤＳＰカード２に対して、シリアルのデジタルデータを送信するときのこのデータ再生装置ＰＣ４の動作について詳述する。
【００４６】
（１）全体処理タイミング
図４はＤＳＰカード２内の各部及びデータ再生装置ＰＣ４内の各部における処理のタイミングを示すタイミングチャートである。図４（ａ）〜図４（ｄ）には、ＤＳＰカード２がデータ再生装置ＰＣ４から各シリアルデータ信号を受信してから、ＤＳＰカード２の各ＤＳＰ８が信号処理演算を開始するまでのＤＳＰカード２側のタイミングが示されている。図４（ｅ）〜図４（ｉ）にはデータ再生装置ＰＣ４における３種類の処理タイミングが重畳的に示されている。３種類の処理タイミングとは、送信完了割込み肯定応答のタイミングと、再生データが外部記憶装置２３から各送信バッファ２７に転送されるタイミングと、記録データがハードディスクドライブ１６から読出されて外部記憶装置２３に書込まれるタイミングとを指す。
【００４７】
図４（ｃ）、図４（ｄ）に示すように、ＤＳＰカード２は、チャネル１〜Ｎの各シリアルデータ信号を受信すると、図４（ａ）、図４（ｂ）に示すように、Ｋ個のＤＳＰ８が基本周期（１）を経過した後、各チャネルのシリアル受信データに対して信号処理演算を行う。
【００４８】
図４（ｉ）に示す時間内に、高速シリアル通信カード１５はハードディスクドライブ１６の記録データを読出し、フォーマット変換して記録データにヘッダ情報を付与し、フォーマット変換した再生データを、外部記憶装置２３に書込む。高速シリアル通信カード１５は、再生データに各送信バッファ２７の何番地から送信するか等を示す送信条件の値を付与する。
【００４９】
この図４（ｉ）の時間内で生成された再生データを、図４（ｈ）に示す時間内に、各送信バッファ２７のダブルバッファの一方のバンクへ高速シリアル通信カード１５が転送する。図４（ｈ）の例では、前後２つの再生データＤ１、Ｄ２が示されている。再生データＤ２は図４（ｉ）で生成され一方のバンクへ転送されたばかりのＮチャネル分のデータである。この再生データＤ２よりも先にＮチャネル分の再生データＤ１が他方のバンクに溜められている。この再生データＤ１は、図４（ｇ）の時点ｔ１にて送信完了割込肯定応答が入ると、再生データＤ１を高速シリアル通信カード１５は、図４（ｅ）、図４（ｆ）の時点ｔ２にて読出してＤＳＰカード２へシリアル送信を開始する。チャネル２〜Ｎ−１の各チャネルのシリアルデータ信号の送信も、図４のチャネル１、Ｎの例と同じである。
【００５０】
チャネル１〜Ｎの各シリアルデータ送信部２６は、ＣＰＵ１９が指定した送信周期、データサイズ、送信回数に基づき、データ送信を実行する。ＤＳＰカード２は、図１の（３）、（４）に示すとおりに受信後、次回基本周期にて信号処理を行う。
【００５１】
また、ＤＳＰカード２における各処理と、データ再生装置ＰＣ４におけるシリアルデータ送信部２６の処理と、送信割込み肯定応答をデバイスドライバが検知する処理とは、全て基本周期に同期して行われている。データ再生装置ＰＣ４の再生データ転送処理、及びハードディスクドライブ１６のデータ再生／フォーマット変換処理は、この基本周期とは非同期である。
【００５２】
以降、データ再生装置ＰＣ４の詳細について、（２）、（３）、（４）、（５）にて説明を行う。
【００５３】
（２）高速シリアル通信カード１５の動作
図２において、実線はデータの流れを示し、点線は制御の流れを示す。幅広矢印は装置間のインターフェースを示す。図１の（１）、（２）に示すとおり、高速シリアル通信カード１５は、ハードディスクドライブ１６から読出したデータを受信側の要求に合わせてフォーマット変換した後、チャネル毎に独立して設けられた送信バッファ２７に一時保存する。
【００５４】
チャネル番号１用の送信バッファ２７について述べると、シリアルデータ送信部２６が一方のバンクに記憶されているチャネル番号１用のシリアルデータ信号をデータバス３に出力している最中、ＤＭＡコントローラ２５は他方のバンクに外部記憶装置３より次回送出するデータを書込む。シリアルデータ送信部２６は、チャネル番号１用のシリアルデータ信号（設定バイト数のデータサイズを持つシリアルデータ信号）を一基本周期内で１回送信し、これを１０００回繰返す。シリアルデータ送信部２６が一方のバンクからのデータ送信を１０００回繰返している間、ＤＭＡコントローラ２５は次回送出するデータを他方のバンクに溜める。シリアルデータ送信部２６による１０００回のデータ送信が完了するまでに、次回送出用のシリアルデータ信号が他方のバンクに揃えられる。
【００５５】
シリアルデータ送信部２６が一方のバンクからのシリアルデータ信号の送信が完了すると、間髪入れずに、シリアルデータ送信部２６は他方のバンクからのシリアルデータ信号の送信を開始する。引き続き、シリアルデータ送信部２６が他方のバンクからのデータ送信を１０００回繰返している間、ＤＭＡコントローラ２５は次回送出するデータを一方のバンクに溜めていき、他方のバンクからの１０００回のデータ送信が完了するまでに、ＤＭＡコントローラ２５は次回送出用のシリアルデータ信号を一方のバンクに揃える。ダブルバッファ構成により、現在実行中の１０００回分の送信単位の完了と、次に実行される１０００回分の送信単位の開始との間のタイムラグがなくなり、リアルタイムにデータ転送可能になる。チャネル番号２〜Ｎ用の送信バッファ２７もそれぞれ２つのバンクを有する。各２つのバンクはチャネル番号１用の送信バッファ２７の例と同様に切替えられる。
【００５６】
このように、ＣＰＵ１９が、送信周期、データサイズ、送信回数を指定した後、高速シリアル通信カード１５が送信処理を開始し、高速シリアル通信カード１５は、送信制御パラメータに従い、送信を全て行った後、送信完了割込みを１回出力する。高速シリアル通信カード１５は、ＰＣＩｅｘｐｒｅｓｓなどを介してホストＣＰＵ１９の一構成品として機能する。
【００５７】
（３）送信完了割込み処理
ＣＰＵ１９が実行するデバイスドライバによる処理と、アプリケーションによる処理とについて図５から図８を参照して詳述する。図５はデバイスドライバによる送信完了割込み処理を説明するためのフローチャートである。図６は外部記憶装置２３のメモリマップの一例を示す図であり、ＣＰＵ１９側のメモリ構成が示されている。既述の符号はそれらと同じ要素を表す。
【００５８】
図６に示すように、外部記憶装置２３へデータが転送される処理よりも上流の処理はデバイスドライバと、再生プログラムであるアプリケーションにより行われている。外部記憶装置２３からデータが送信される処理よりも下流の処理はハードウェアにより行われている。
【００５９】
図５において、データ再生システム１は電源を投入された後、ステップＡ１において、ＣＰＵ１９は、ＯＳ起動時にデバイスドライバプログラムをハードディスクドライブ１６からＲＡＭにロードし、これをデバイスドライバとして組込み、実行する。送信フラグ（フラグ情報）は０にされる。ステップＡ２、Ａ３において、デバイスドライバは送信完了割込みが発生するまで待機する（ステップＡ３のＮＯルート）。送信完了割込みが発生すると、ステップＡ３のＹＥＳルートを通り、ステップＡ４において、デバイスドライバは、送信完了割込みの肯定応答を行う。ステップＡ５、Ａ６において、デバイスドライバは送信フラグを１にセットして処理を終える。
【００６０】
（４）データ再生処理は、ＣＰＵ１９は、データ再生に先立ち、高速シリアル通信カード１５のチャネル１〜Ｎの各シリアルデータ送信部２６に対し、初期設定、及び通信設定処理を行う。
【００６１】
ＣＰＵ１９がＯＳ起動時にデバイスドライバを組込みした後、このＣＰＵ１９によるデータ再生処理は図１の（１）、（２）、及び図４に示すとおり、ハードディスクドライブ１６から送信データファイルを読み出し、通信ヘッダの作成など受信側の高速シリアル通信カード１４に合わせたフォーマット変換を行う。記録データのフォーマットから再生データのフォーマットにアプリケーションは変換する。
【００６２】
フォーマット変換後、高速シリアル通信カード１５内の各送信バッファ２７へ転送する。データ再生処理は、高速シリアル通信カード１５へＣＰＵ１９が送信開始アドレス、送信周期、データサイズ、送信回数を指定した後、送信処理を開始することにより行われる。高速シリアル通信カード１５の全チャネルのうち、送信を有効とされたチャネル数分のチャネルから送信完了割込みが発生するまでＣＰＵ１９は待つ。
【００６３】
次に、送信完了割込み処理は、ＣＰＵ１９が送信完了割込みを受けた後、高速シリアル通信カード１５が出力した割込みを１回でＣＰＵ１９はクリアする。また、デバイスドライバとデータ再生処理との間で共有されるフラグ情報をＣＰＵ１９は更新する。
【００６４】
（５）データ再生処理
ＣＰＵ１９によるデータ再生手順及び送信完了割込み処理の手順を図７、図８を参照して述べる。図７はＣＰＵ１９によるデータ再生処理を説明するための第１のフローチャートである。図８は図７に続く第２のフローチャートである。
【００６５】
再生処理が開始されると、ステップＢ１において、ＣＰＵ１９は、データ再生用のアプリケーションを、ハードディスクドライブ１６からロードしてこのアプリケーションを実行する。
【００６６】
ステップＢ２において、ＣＰＵ１９は送信フラグを０に設定する。
【００６７】
ステップＢ３において、ＣＰＵ１９は有効チャネルと、通信条件とをＩ／Ｏレジスタ２８に設定する。この設定により、１チャネル分、数チャネル分あるいは全チャネル分のデータ再生処理を高速シリアル通信カード１５が行うようこの高速シリアル通信カード１５はイネーブルにされる。データ再生装置ＰＣ４からＤＳＰカード２までのシリアル通信コネクションが確立して通信が始められる。
【００６８】
引き続き、ステップＢ４において、ＣＰＵ１９は送信繰返し回数を設定する。ステップＢ５においてＣＰＵ１９は送信フラグを０にする。
【００６９】
続く図８のステップＢ６において、ＣＰＵ１９は、送信開始アドレス、送信周期、データサイズ、及び送信回数を、Ｉ／Ｏレジスタ２８に設定する。この設定では、ＣＰＵ１９が外部記憶装置２３において内部変数として予め送信開始アドレス等を作成しておき、この送信開始アドレス等をＩ／Ｏレジスタ２８に書込む。
【００７０】
ステップＢ７において、送信開始をＣＰＵ１９は高速シリアル通信カード１５へ通知し、高速シリアル通信カード１５は送信を始める。
【００７１】
ステップＢ８において、ＣＰＵ１９は、ハードディスクドライブ１６から次回送信するための記録データを読出し、外部記憶装置２３上でこの記録データのフォーマットを再生データのフォーマットに変換する。
【００７２】
ステップＢ９において、ＣＰＵ１９は、外部記憶装置２３から再生データを読出し、この再生データを次回の送信データとして、いずれかの送信バッファ２７のダブルバッファのうち、次回送信用のバッファへＤＭＡ転送する。
【００７３】
ステップＢ１０において、ＣＰＵ１９は送信フラグが１であるかどうかを判定し、送信フラグが１でない間はＮＯルートを通り、待機する。送信フラグが１であることをＣＰＵ１９が検出するとＹＥＳルートを通る。
【００７４】
ステップＢ１１において、ＣＰＵ１９は繰返し変数ｉをインクリメントする。再度、ステップＢ４に戻り、ＣＰＵ１９はステップＢ４〜ステップＢ１１までの処理のループを実行する。繰返し変数ｉが指定回数に達すると、そのときの処理ループでのステップＢ１１を抜けて、ステップＢ１２において、ＣＰＵ１９はこのＣＰＵ１９と高速シリアル通信カード１５との間の通信を終える処理を行う。ＣＰＵ１９は、高速シリアル通信カード１５の状態をディスイネーブル状態にする等の通信終了処理を行う。高速シリアル通信カード１５ではシリアルデータ信号の送信が終わる。
【００７５】
ハードディスクドライブ１６から記録データをリードして外部記憶装置２３にライトすること、外部記憶装置２３上でフォーマット変換を行うこと、フォーマット変換された再生データを高速シリアル通信カード１５の送信バッファ２７にライトするといった各処理はパソコンＯＳによって制御される。これらのリード、ライト、変換等の各処理の速度はＯＳの処理負荷に応じて５０ｍ秒よりも速くなることや５０ｍ秒よりも遅くなることがある。つまり制御がパソコンＯＳに渡されている間の処理速度には揺らぎがある。本実施形態では、あらかじめ処理速度を評価したパソコン本体４ａを選定して使うことにより、選定したパソコン本体４ａのＯＳが支配中の処理の処理速度がたとえ揺らいだとしても、記録データのリード、ライト、変換等の各処理に要する時間が５０ｍ秒以内に収まるようにしている。これらのパソコンＯＳ支配下の各処理は、送信バッファ２７からシリアルデータ信号を高速シリアル通信カード１５が送信している最中に実行されるため、リード等の処理の時間変動はシリアルデータ信号の送信のタイミングには影響を与えない。
【００７６】
Ｎ個の送信バッファ２７のバッファサイズと、外部記憶装置２３のバッファサイズとは、これらの送信バッファ２７や外部記憶装置２３からデータを読出して送信や転送することが５０ｍ秒の範囲内であるようにして決められる。ＣＰＵ１９がスタートをかけてから送信完了割込み応答が出るまでの時間内に、処理速度の揺らぎの最大値が収まるようにして、大量のシリアルデータ信号を一定周期内に一定間隔で転送する処理を成立させている。このように、データ再生装置ＰＣ４の再生データ転送、及びハードディスクドライブ１６の再生／フォーマット変換処理は、高速シリアル通信カード１５内の送信バッファ及び外部記憶装置２３に設けられたバッファの許容範囲を満たすことを条件に、ＤＳＰカード２側及びシリアルデータ送信部２６の基本周期とは非同期の処理である。
【００７７】
レーダ装置ではレーダアンテナが方位方向で３６０度回転する。レーダアンテナは６〜１２秒で１周する。６〜１２秒を５０μ秒で除して得られるデータの個数は膨大である。デバッグでは、データ再生装置ＰＣ４は膨大な量のシリアルデータ信号をＤＳＰカード２へ送る。ＤＳＰカード２が同じデータを使い回すことは処理の検証にはならない。周回毎に異なる複数周分の記録データをハードディスクドライブ１６は保持している。ハードディスクドライブ１６から記録データを毎回読出せる環境が必要である。本実施形態に係るデータ再生装置ＰＣ４は、このハードディスクドライブ１６からのデータ読出しを、汎用ＯＳの力を借りつつ、所望する５０ｍｓ内にリード、ライト及び変換等の一連の処理を行うことができるようになった。
【００７８】
一実施形態に係るデータ再生装置およびデータ再生方法によれば、シリアル通信を利用したデータ再生装置に対して、低コストと高速／低ゆらぎのデータ再生機能を実現できるようになる。また、汎用ＰＣと汎用ＯＳの組み合わせによりデータを再生することから、コスト低減が可能である。安価な汎用パソコンを用いて、高い転送レート且つ一定間隔で記録データを転送でき、本器であるＤＳＰカード２の処理のタイミングと同じタイミングで記録データをこのＤＳＰカード２へ供給することができるようになる。データ再生用ソフトウェアの組込み、及びハードウェア（高速シリアル通信カード）と、外部記憶装置２３より読み出した記録データを用いて、一定の送信時間間隔で繰返し送信する機能を、安価に構築することができるようになる。
【００７９】
レーダ装置を構成する各機材が基本周期ごとに動作しているかどうかを確認するためには、電波を放射しなければならない。試験電波を放射した実環境を再現することは、法令上、手続き上、困難である。そこで、遠隔地でレーダ装置が実測した記録データを使えば、所望する収集条件を満たす実環境下における状況を作り出すことができ、デバッグを行うことができる。信号処理演算の高速なデータ転送を再現することができ、デバッグによる動作確認を正しく行えるようになる。実環境において生じる電波反射物により電波が反射された状況下で本物の実測データを用いたレーダ装置のデバッグが可能になる。
【００８０】
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
【００８１】
また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。
【符号の説明】
【００８２】
１…データ再生システム、２…ＤＳＰカード（信号処理装置）、３…データバス（伝送路）、４…データ再生装置ＰＣ（データ再生装置）、４ａ…パソコン本体、５…フラッシュＲＯＭ、６…内部メモリ、７…ＤＭＡコントローラ、８…ＤＳＰ、９，１１，１３…データバス、１０…バスプロトコル変換機能部、１２…外部記憶装置、１４…高速シリアル通信装置（シリアル送信カード）、１５…高速シリアル通信カード（シリアル送信カード）、１６…ハードディスクドライブ（不揮発性記憶部）、１７，２１ａ，２１ｂ…データバス（内部バス）、１８…ハードディスクドライブ制御カード、１９…ＣＰＵ、２０…データバス（入出力バス）、２２…バスプロトコル変換機能部、２３…外部記憶装置（揮発性記憶部）、２４…バスインターフェース、２５…ＤＭＡコントローラ、２６…シリアルデータ送信部、２７…送信バッファ、２８…Ｉ／Ｏレジスタ、２９…制御機能部。
【特許請求の範囲】
【請求項１】
データ信号に対する処理をこの処理の基本周期ごとに複数回繰返して実行する信号処理装置の動作を検証するための記録データを保持する不揮発性記憶部と、
この不揮発性記憶部に内部バスを介してアクセスし前記基本周期よりも長い時間を応答処理可能な時間とするＣＰＵ、このＣＰＵが前記記録データを再生して形式変換した再生データを記憶する揮発性記憶部、およびこれらのＣＰＵ及び揮発性記憶部とバスプロトコル変換部を介して接続された入出力バスを有するパソコン本体と、
それぞれこのパソコン本体の前記入出力バスを介して前記揮発性記憶部より転送される前記再生データから複数のシリアルデータ信号を生成し各シリアルデータ信号を前記基本周期ごとに伝送路を介して前記信号処理装置へ送信するシリアル送信カードと、を備え、
このシリアル送信カードは、前記基本周期に予め設定された送信回数を乗じて得られる前記ＣＰＵの応答処理可能な時間よりも長い期間内に前記各シリアルデータ信号を生成し、この期間の経過後、前記時間よりも長い次の期間内に前記各シリアルデータ信号を前記処理周期ごとに一定間隔でシリアル送信することを特徴とするデータ再生装置。
【請求項２】
前記シリアル送信カードは、
それぞれ複数のチャネル毎に前記再生データを記憶する複数のバッファと、
これらのバッファに前記再生データを、前記揮発性記憶部から前記入出力バスを介してＤＭＡ転送するＤＭＡコントローラと、
このＤＭＡコントローラによってデータをＤＭＡ転送された前記各バッファから前記各シリアルデータ信号を互いに前記基本周期に同期させて前記信号処理装置へ送信する複数のシリアルデータ送信部と、
これらのシリアルデータ送信部が各シリアルデータ信号を送信したときに出力する送信完了割込みの回数を計測するカウンタと、
このカウンタの計測値が前記送信回数に達すると、前記送信完了割込みを前記ＣＰＵに対して送信する制御機能部と、を備えたことを特徴とする請求項１記載のデータ再生装置。
【請求項３】
データ信号に対する処理をこの処理の基本周期ごとに複数回繰返して実行する信号処理装置に伝送路を介して接続されたシリアル送信カードを装着し、この信号処理装置の動作検証用の記録データを保持する不揮発性記憶部に接続されたパソコン本体のＣＰＵが、このシリアル送信カードに対して送信開始を指令し、
前記基本周期に予め設定された送信回数を乗じて得られる前記ＣＰＵの応答処理可能な時間よりも長い第１の期間内に、前記シリアル送信カードは複数のシリアルデータ信号を前記処理周期ごとに一定間隔でシリアル送信するとともに、前記不揮発性記憶部に前記ＣＰＵが再生出力した再生データから別の複数のシリアルデータ信号を生成し、
前記第１の期間の経過後、前記ＣＰＵの応答処理可能な時間よりも長い第２の期間内に、前記シリアル送信カードは前記別の複数のシリアルデータ信号を前記処理周期ごとに一定間隔でシリアル送信することを特徴とするデータ再生方法。
【請求項４】
前記第１の期間の経過後、前記シリアル送信カードは、前記各シリアルデータ信号の送信回数を計測し、
計測値が前記送信回数に達すると、前記シリアル送信カードは、前記送信回数分の前記送信完了割込みを前記ＣＰＵに対して送信することを特徴とする請求項３記載のデータ再生方法。
【請求項１】
データ信号に対する処理をこの処理の基本周期ごとに複数回繰返して実行する信号処理装置の動作を検証するための記録データを保持する不揮発性記憶部と、
この不揮発性記憶部に内部バスを介してアクセスし前記基本周期よりも長い時間を応答処理可能な時間とするＣＰＵ、このＣＰＵが前記記録データを再生して形式変換した再生データを記憶する揮発性記憶部、およびこれらのＣＰＵ及び揮発性記憶部とバスプロトコル変換部を介して接続された入出力バスを有するパソコン本体と、
それぞれこのパソコン本体の前記入出力バスを介して前記揮発性記憶部より転送される前記再生データから複数のシリアルデータ信号を生成し各シリアルデータ信号を前記基本周期ごとに伝送路を介して前記信号処理装置へ送信するシリアル送信カードと、を備え、
このシリアル送信カードは、前記基本周期に予め設定された送信回数を乗じて得られる前記ＣＰＵの応答処理可能な時間よりも長い期間内に前記各シリアルデータ信号を生成し、この期間の経過後、前記時間よりも長い次の期間内に前記各シリアルデータ信号を前記処理周期ごとに一定間隔でシリアル送信することを特徴とするデータ再生装置。
【請求項２】
前記シリアル送信カードは、
それぞれ複数のチャネル毎に前記再生データを記憶する複数のバッファと、
これらのバッファに前記再生データを、前記揮発性記憶部から前記入出力バスを介してＤＭＡ転送するＤＭＡコントローラと、
このＤＭＡコントローラによってデータをＤＭＡ転送された前記各バッファから前記各シリアルデータ信号を互いに前記基本周期に同期させて前記信号処理装置へ送信する複数のシリアルデータ送信部と、
これらのシリアルデータ送信部が各シリアルデータ信号を送信したときに出力する送信完了割込みの回数を計測するカウンタと、
このカウンタの計測値が前記送信回数に達すると、前記送信完了割込みを前記ＣＰＵに対して送信する制御機能部と、を備えたことを特徴とする請求項１記載のデータ再生装置。
【請求項３】
データ信号に対する処理をこの処理の基本周期ごとに複数回繰返して実行する信号処理装置に伝送路を介して接続されたシリアル送信カードを装着し、この信号処理装置の動作検証用の記録データを保持する不揮発性記憶部に接続されたパソコン本体のＣＰＵが、このシリアル送信カードに対して送信開始を指令し、
前記基本周期に予め設定された送信回数を乗じて得られる前記ＣＰＵの応答処理可能な時間よりも長い第１の期間内に、前記シリアル送信カードは複数のシリアルデータ信号を前記処理周期ごとに一定間隔でシリアル送信するとともに、前記不揮発性記憶部に前記ＣＰＵが再生出力した再生データから別の複数のシリアルデータ信号を生成し、
前記第１の期間の経過後、前記ＣＰＵの応答処理可能な時間よりも長い第２の期間内に、前記シリアル送信カードは前記別の複数のシリアルデータ信号を前記処理周期ごとに一定間隔でシリアル送信することを特徴とするデータ再生方法。
【請求項４】
前記第１の期間の経過後、前記シリアル送信カードは、前記各シリアルデータ信号の送信回数を計測し、
計測値が前記送信回数に達すると、前記シリアル送信カードは、前記送信回数分の前記送信完了割込みを前記ＣＰＵに対して送信することを特徴とする請求項３記載のデータ再生方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−２５７８４０（Ｐ２０１１−２５７８４０Ａ）
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１０−１２９９５２（Ｐ２０１０−１２９９５２）
【出願日】平成２２年６月７日（２０１０．６．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願日】平成２２年６月７日（２０１０．６．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]