データ処理装置
【課題】フラッシュメモリの書き込み、消去、ベリファイ時に生成される電源の測定は、テスタでの測定が不可のため、電源線にプローブを当てて測定するため、測定に手間を要するとともに正確な測定が困難であった。
【解決手段】第1の電圧伝達手段を介して入力されたアナログ信号をデジタル信号に変換するA/D変換器と、フラッシュメモリに書き換え電圧を供給するフラッシュ電源発生回路とを備え、第2の電圧伝達手段はその書き換え電圧を前記A/D変換器の入力端子側に伝達するものである。
【解決手段】第1の電圧伝達手段を介して入力されたアナログ信号をデジタル信号に変換するA/D変換器と、フラッシュメモリに書き換え電圧を供給するフラッシュ電源発生回路とを備え、第2の電圧伝達手段はその書き換え電圧を前記A/D変換器の入力端子側に伝達するものである。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、フラッシュメモリを内蔵したマイクロコンピュータ(以下、マイコンと称する)に関し、特に内蔵する中央演算処理装置(以下、CPUと称する)を用いて、フラッシュメモリの消去、書き込み制御を行う機能を有するマイコンに関するものである。
【背景技術】
【0002】
マイコンに内蔵されたフラッシュメモリの内容を消去(イレーズ)、書き込み(プログラム)する方法として、従来大きく分けて、CPUを停止させた状態で外部のフラッシュライタを用いて書き換える外部書き換えモードと、内蔵CPUを用いてフラッシュメモリの内容書き換え制御を行うCPU書き換えモードがある。
【0003】
図13は従来のCPU書き換えモード付きのフラッシュメモリ内蔵マイコンの構成を示すブロック図である。図13において、1はマイコン、2はCPU、3はフラッシュメモリ部、4はRAM、5はA/D変換器、6はタイマ、シリアルI/O、D/A変換器、監視タイマ等の周辺装置、7は入出力ポート制御部、8はCPU2とフラッシュメモリ部3、RAM4、A/D変換器5、周辺装置6、入出力ポート制御部7間に接続されたデータバスである。
【0004】
上記フラッシュメモリ部3は、フラッシュメモリ(メモリセルアレイ)10、アドレスデコーダ11、センスアンプ/書き込み回路12、ソース回路13、フラッシュ電源発生回路17、フラッシュメモリ制御部18とを有し、このフラッシュメモリ制御部18はシーケンス回路20、フラッシュ制御レジスタ21、フラッシュコマンドレジスタ22、コマンドデコーダ23を有する。そして、フラッシュメモリ制御部18は制御線31、32を介してセンスアンプ/書き込み回路12、フラッシュ電源発生回路17と接続されている。
【0005】
フラッシュ電源発生回路17で生成した電圧は、電源線35、36、37を通してセンスアンプ/書き込み回路12、アドレスデコーダ11、ソース回路13へ供給する。また、フラッシュ電源発生回路17は電源端子60、61、62を通じて外部から入力される電源VPP、VCC、VSSを用いて、電源線35、36、37へ出力する電圧を生成する。
【0006】
80、81、8nは入力端子70、71、7nから入力されるアナログ電圧を選択し、A/D変換器5の入力端ANINへ供給するトランスミッションゲート、端子67はA/D変換器5の変換動作開始を外部トリガで行わせる場合の外部トリガADTRG入力端子である。
【0007】
図14は図13におけるトランスミッションゲート80、81、8n等の1つの構成を示す回路図であり、ひし形で示すトランスミッションゲート200がNchトランジスタ201とPchトランジスタ202で構成されている。
【0008】
次にCPU書き換えモードの動作を説明する。
a.CPU2はフラッシュメモリ10に格納されているCPU書き換え動作制御プログラム(以下、ブート用プログラムと称する)を、データバス8を介してRAM4に転送する。
【0009】
b.RAM4内のブート用プログラムへジャンプ(以下の動作をRAM内のブート用プログラムで実行させるため)。
【0010】
c.CPU2がフラッシュ制御レジスタ21内の「CPU書き換えモード選択ビット」に「1」を書き込み、このモードを選択する。
【0011】
d.マイコン1の外部からフラッシュ電源発生回路17に書き込み、消去時に使用する高電圧VPP(12.0V)を供給する。これにより、フラッシュメモリ用電源の生成が可能となる。
【0012】
e.CPU2はフラッシュコマンドレジスタ22にコマンドを書き込む。
f.コマンドデコーダ23は、フラッシュコマンドレジスタ22に書き込まれたコマンドを解読して、シーケンス回路20に、どのコマンドを実行すべきかを伝える。
【0013】
g.シーケンス回路20はそのコマンドに対応するシーケンスを走らせ、制御線31、32を介してフラッシュ電源発生回路17、アドレスデコーダ11、センスアンプ/書き込み回路12をしかるべきタイミングで動作させる。
【0014】
h.フラッシュ電源発生回路17は、電源線35、36、37に必要なレベルの電圧を必要なタイミングで発生させ、それぞれセンスアンプ/書き込み回路12、アドレスデコーダ11、ソース回路13へ供給する。
【0015】
上記のコマンドとしては、例えば次のものがある。
リードコマンド:フラッシュメモリの内容を読み出す。
【0016】
プログラムコマンド:フラッシュメモリへの書き込みを行う。
プログラムベリファイコマンド:書き込み実行後、データが書き込まれたかどうか確認するためにフラッシュメモリの内容を読み出す。
【0017】
イレーズコマンド:フラッシュメモリの内容を消去する。
イレーズベリファイコマンド:消去実行後、データが消去されたかどうか確認するためにフラッシュメモリの内容を読み出す。
【0018】
図15は各コマンド実行中にフラッシュ電源発生回路17から出力される電源の電圧レベルがどのように設定されたかを例示する図である。
【0019】
図16は各コマンド実行中の動きを説明するためにフラッシュメモリ10、アドレスデコーダ11、センスアンプ/書き込み回路12、ソース回路13から1ビットのメモリセルに接続される部分を抜き出したブロック図で、実際はこれ等の回路が多数並んで配置されている。
【0020】
図16において、127は1ビットのメモリセル、130、131はアドレスデコーダ11内の回路で、それぞれアドレスデコーダ回路、ワード線バッファであり、電源VDEC2、VDECで駆動される。この電源VDEC2、VDECは図13の電源線36に相当する。
【0021】
121、122、123はセンスアンプ/書き込み回路12内の回路で、それぞれセンスアンプ、書き込み回路、ビット線のセレクタであり、センスアンプ121は電源VAMP、書き込み回路は電源VMDで駆動される。133はソース回路で電源VMSで駆動される。
【0022】
次に各コマンドにより起動される動作モードによって、図16の各回路がどのように動作するかを説明する。
【0023】
読み出し時(リード):図15に示すとおり、各電圧は全て5.0Vで、ワード線135も5V「H」となる。センスアンプ121はビット線136の電位をセンスし、メモリセル127が電流を流しやすいか(データ「1」)、流しにくいか(データ「0」)により、メモリセル127に格納されているデータをセンスし、データバス8に出力する。
【0024】
書き込み時(プログラム):ワード線バッファ131用電源VDECが12Vとなるので、メモリセル127のゲートにつながるワード線135も12Vになる。また、書き込み回路122の電源VMDも12Vとなるので、ドレインにつながるビット線136は7V程度となる。ソース回路133の電源は0Vである。この状態でメモリセル127のドレイン−ソース間に大電流を流し、発生したホットエレクトロンをフローティングゲート128へ注入し、データ「0」を書き込む(電流を流しにくくする)。
【0025】
消去時(イレーズ):ソース回路133の電源VMSを12.0Vにし、ワード線135を0V「L」(アドレスデコーダ回路で制御)にし、ビット線136をセレクタ123で遮断する。この状態でトンネル現象を利用して、フローティングゲート128内の電子をソースへ引き抜き、消去(データ「1」に相当、電流を流しやすくする)する。
【0026】
プログラムベリファイ時:VDECを6.3Vとしてワード線を同じ6.3Vとする。一方、VAMPは5.5Vで、センスアンプは5.5Vで動作する。この状態ではリード時に比べ、メモリセル127は電流を流しやすい。すなわち、データ「1」(消去)と読み出されやすい。従って、メモリセル127に深く書き込まれていないと、データ「0」(書き込み)と判断されない。データ「1」と判断されたら、プログラムコマンドを再度実行し、次のプログラムベリファイで「0」と判断されるまで、この動作を繰り返す。
【0027】
イレーズベリファイ時:電源VDEC、VDEC2を3.5Vとしてワード線を3.5Vとし、電源VAMPを4.0Vとし、センスアンプを4.0Vで駆動する。この状態ではプログラムベリファイ時とは逆にデータ「0」(書き込み)と読み出されやすい。すなわち、充分に消去されていないとデータ「1」(消去)と判断されない。消去と判断されるまでイレーズとイレーズベリファイを繰り返す。
【0028】
プログラムベリファイ、イレーズベリファイ時に上記のように電源VDEC,VDEC2,VAMPの電圧レベルを中間電位にして読み出すことにより、メモリセル127への書き込みレベル、消去レベルの深さ(フローティングゲート内の電子の量または電流の流しやすさ)を調整(一定の深さまで書き込むまたは消去する)している。
【0029】
従って、書き込み、消去の深さは、これ等の電源電圧に大きく依存することになり、この電圧レベルの調整は、フラッシュメモリの特性を決めるうえで非常に重要である。この電圧が設計値通りに生成されていないと、例えば書き込みが残りすぎて、フローティングゲートから電子が少し抜けただけでデータが消えてしまったり(データ「0」が読めない)、逆に書き込みが深過ぎると、消去しにくくなったりといった不具合が発生する(消去の深さについても同様である)。
【0030】
ところが、このフラッシュ電源発生回路17は、調整が難しく、ウエハプロセスの変更、ラインの変更、プロダクトパラメータの変動等により電圧レベルが変動してしまう可能性がある。従って、新規製品の開発時、ウエハプロセス、ラインの変更時あるいはトラブル発生時等にこれ等の電圧レベルを測定する必要がある。
【特許文献1】特開平5−325580号公報
【特許文献2】特開平8−16747号公報
【発明の開示】
【発明が解決しようとする課題】
【0031】
従来のフラッシュメモリ内蔵のマイクロコンピュータは以上のように構成されているので、電源VAMP、VDEC、VDEC2等は、チップ外部から測定する手段がなかったので、チップ上のこれ等の配線上にプローブを当てて直接測定していた。このため、保護膜なしのサンプルを作製したり、保護膜を除去したりの手間が必要な上、数μm〜1μm前後の配線にプローブを当てる高度な技術と専用の測定装置が必要であるとの課題があった。
【0032】
また、通常のウエハテストでは、これ等の電源電圧レベルの測定ができないので、一度、上記プローブを当てて測定し、回路、プロダクトパラメータ等を調整した後は、大幅な変更がない限り再測定はされなかった。この間、フラッシュ電源発生回路17が種々の変動に影響を受けにくいように設計されており、また、十分な動作マージンを見込んでいるので、変動がすぐに製品トラブルに結びつくものではないが、例えば、プロダクトパラメータの変動や装置トラブルあるいは微細な異物等が原因で電圧レベルが変動しても検出できない可能性があるという課題があった。なお、上記フラッシュメモリ電源電圧レベルをA/D変換器で測定するものが、例えば特開平5−325580号公報、特開平8−16747号公報に開示されているが、電圧レベル測定のために専用のA/D変換器を設けているため、構成が複雑で高価である。また、A/D変換結果は直接レジスタに読み出す、あるいはデジタル値で保存後アナログ値に変換して出力するもので、その読み出しに内蔵CPUは使用せず、その読み出しも面倒である。
【0033】
この発明は上記のような課題を解決するためになされもので、フラッシュメモリ部内で生成されるフラッシュメモリ制御用の電源電圧を、通常のテスタや簡易な評価装置を用いて測定できるようにすることを目的とする。
【0034】
この電源電圧測定により、製品評価を迅速に実施でき、また、ウエハプロセス直後のウエハテストで全チップの測定が行えるので、万一変動があった場合のウエハプロセスへのフィードバックまたは不良品(異物等で著しく電圧値がずれたチップ)のリジェクトが容易に行えるようにすることを目的とする。
【課題を解決するための手段】
【0035】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、マイクロコンピュータの入力端子とA/D変換器のアナログ入力端子間に設けた遮断制御可能な第1の電圧伝達手段と、フラッシュメモリ用電源線と前記A/D変換器のアナログ入力端子間に設けた遮断制御可能な第2の電圧伝達手段とを備え、CPUは通常動作モードでは前記第1の電圧伝達手段をON、第2の電圧伝達手段をOFFとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第1の電圧伝達手段をOFF、第2の電圧伝達手段をONとし、前記A/D変換器の変換結果の読み出し制御を行うものである。
【0036】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第1の電圧伝達手段の入力端子側に第2の電圧伝達手段の出力端子を接続したものである。
【0037】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第1の電圧伝達手段の入力端子と第2の電圧伝達手段の出力端子間の接続路に設け該第1の電圧伝達手段の近傍に配置した遮断制御可能な第3の電圧伝達手段を備えたものである。
【0038】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第1の電圧伝達手段の出力端子側に第3の電圧伝達手段の出力端子を接続したものである。
【0039】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第1の電圧伝達手段の入力端子側に第2の電圧伝達手段の出力端子を専用の伝送路で接続したものである。
【0040】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第1の電圧伝達手段に近接して第2の電圧伝達手段を配置したものである。
【0041】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、マイクロコンピュータの入力端子とA/D変換器のアナログ入力端子間に設けた遮断制御可能な第1の電圧伝達手段と、フラッシュメモリ用電源線に2つの電圧分圧素子を直列に接続しその電圧分圧素子の中間をA/D変換器の入力端に接続した遮断制御可能な第2の電圧伝達手段を含む降圧手段とを備え、CPUは通常動作モードでは前記第1の電圧伝達手段をON、前記第2の電圧伝達手段をOFFとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第1の電圧伝達手段をOFF、前記第2の電圧伝達手段をONとし、前記A/D変換器の変換結果の読み出し制御を行うCPUとを備えたものである。
【0042】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、A/D変換器の外部トリガ入力端子からのトリガ信号と、フラッシュメモリ制御部のシーケンス回路からのトリガ信号を受けて選択するスイッチを設けたものである。
【0043】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、フラッシュ制御レジスタにコマンド対応の電圧発生選択ビットを設けたものである。
【0044】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第2の電圧伝達手段の出力をA/D変換器の入力端子に供給する伝送路の両側に配置した接地線または電源線を備えたものである。
【0045】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、フラッシュメモリ用電源線の第2の電圧伝達手段と直列に第4の電圧伝達手段を接続し、この両電圧伝達手段の接続中点をフラッシュメモリの電圧消費部に接続したものである。
【発明を実施するための最良の形態】
【0046】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。図1において、1はマイコン、2はCPU、3はフラッシュメモリ部、4はRAM、5はA/D変換器、6はタイマ、シリアルI/O、D/A変換器、監視タイマ等の周辺装置、7は入出力ポート制御部、8はCPU2とフラッシュメモリ部3、RAM4、A/D変換器5、周辺装置6、入出力ポート制御部7間に接続されたデータバスである。
【0047】
上記フラッシュメモリ部3は、フラッシュメモリ(メモリセルアレイ)10、アドレスデコーダ11、センスアンプ/書き込み回路12、ソース回路13、フラッシュ電源発生回路17、フラッシュメモリ制御部18とを有し、このフラッシュメモリ制御部18はシーケンス回路20、フラッシュ制御レジスタ21、フラッシュコマンドレジスタ22、コマンドデコーダ23を有する。そして、フラッシュメモリ制御部18は制御線31、32を介してセンスアンプ/書き込み回路12、フラッシュ電源発生回路17と接続されている。
【0048】
フラッシュ電源発生回路17で生成した電圧は、電源線35、36、37を通してセンスアンプ/書き込み回路12、アドレスデコーダ11、ソース回路13へ供給する。また、フラッシュ電源発生回路17は電源端子60、61、62を通じて外部から入力される電源VPP、VCC、VSSを用いて、電源線35、36、37へ出力する電圧を生成する。
【0049】
80,81,8nは入力端子70、71、7nから入力されるアナログ電圧を選択し、A/D変換器5の入力端ANINへ供給する遮断制御可能な第1の電圧伝達手段としてのトランスミッションゲート、端子67はA/D変換器5の変換動作開始を外部トリガで行わせる場合の外部トリガADTRG入力端子である。
【0050】
50,51,52はそれぞれ電源線35,36,37に接続され電源VAMP、VDEC、VDEC2を測定する遮断制御可能な第2の電圧伝達手段としてのトランスミッションゲートであり、これ等は配線39を介して入力端子7n(ANn)に接続されている。そして、このトランスミッションゲート50、51、52の開閉を選択するために選択ビットがフラッシユ制御レジスタ21に追加されている。
【0051】
なお、上記トランスミッションゲート80,81,8nはA/D変換器5の中に設けられたアドレスデコーダ、またトランスミッションゲート50,51,52はフラッシュメモリ部3の中に設けられたアドレスデコーダを介してCPU2により制御されるが、その具体的構成の図示は省略する。
【0052】
次に動作について説明する。通常のフラッシュメモリの消去、書き込みの動作は前記従来装置と同一であるから説明を省略する。以下、電源VAMP、VDEC、VDEC2等の測定手順を示す。例えば、イレーズベリファイ時の電源VAMP、VDEC、VDEC2を測定する場合には、
a.プログラムのRAM4転送。
【0053】
b.RAM4へジャンプ。
c.CPU書き換えモード選択。
【0054】
d.VPP印加。
以上の測定手順は従来装置と同じである。
【0055】
e.イレーズベリファイコマンドをフラッシュコマンドレジスタ22へ書き込む。
f.コマンドデコーダ23はこのコマンドを解読し、結果をシーケンス回路20に伝える。
【0056】
g.シーケンス回路20はイレーズベリファイコマンドに対応した電位をフラッシュ電源発生回路17に生成させる信号を出力する。
【0057】
h.フラッシュ電源発生回路17はイレーズベリファイ用の電圧を発生し、センスアンプ/書き込み回路12、アドレスデコーダ11等へ伝達する。
【0058】
i.CPU2は図2に示す構成のフラッシュ制御レジスタ21の「測定電源選択ビット」にコード(例えばVAMPを測定するというコード)を書き込む(コードを書き込む前までは全てのトランスミッションゲート50、51、52をオフ(閉)するコードがデフォルト値として自動的に設定される)。
【0059】
j.トランスミッションゲート50がオン(開)し、電源VAMPの電圧レベル(によると4.0V)が配線39を通って、A/D変換器5の前段のトランスミッションゲート8nの入力端(つまり入力端子7n)に伝達される。
【0060】
k.CPU2は電源VAMPの電圧レベルが安定するのを待ったあと、A/D変換器5を起動させ、入力端子(7n)からのアナログ電位を測定させる。
【0061】
l.A/D変換器5はA/D変換を行い、その結果(デジタル値)を内部のA/D変換結果レジスタへ書き込むと同時にCPU2にA/D変換終了割り込みを要求する。
【0062】
m.CPU2はこの割り込み要求を受けて、A/D変換結果レジスタの内部を読み出す。
【0063】
n.CPU2はこの結果を例えば入出力ポート制御部7を介してポートPnに出力する。外部データバスを使用するモードでは結果データをこの外部データバスにCPU制御で出力してもよい。
【0064】
o.テスタでのテスト、評価装置(基板)を用いた評価では、このポートPnの状態(デジタル値例えば「11011011等」)を読み出すことにより、VAMPの電圧レベルを知ることができる。
【0065】
イレーズベリファイ、リード等についても前記(e)において書き込むコマンドを変えるだけで同様に測定できる。
【0066】
上記(k)〜(o)では内蔵のA/D変換器5を用いてVAMPのレベルを測定する方法を示したが、別の方法として(j)でトランスミッションゲート8nに出力されるVAMPの電圧レベルを直接測定することも可能である。
【0067】
以上のように、この実施の形態1によれば、入力端7nと電源VAMP等間にトランスミッションゲート50、51、52を設けるという少ない回路変更により、従来測定することに多大な手間がかかった電源VAMP等の電圧レベルの測定を簡単に行うことができるという効果が得られる。また、テスタでも容易に測定できるので、ウエハプロセス工程へのフィードバックや不具合品のリジェクトを容易に行うことができるという効果が得られる。
実施の形態2.
図3はこの発明の実施の形態2によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図であり、トランスミッションゲート8nの近くにトランスミッションゲート50、51、52のうちのどれか1つでもオン(開)する時にオン(開)する遮断制御可能な第3の電圧伝達手段としてのトランスミッションゲート53を設けたものである。このトランスミッションゲート53はCPU2によって制御する。他の構成は実施の形態1と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【0068】
以上のように、この実施の形態2によれば、トランスミッションゲート53を入力端子7nとトランスミッションゲート8nの近傍に配置することにより、両者入力端子7n−トランスミッションゲート8n間の配線(非常に長い配線39)に乗ってくる可能性があるチップ内部のノイズの影響を遮断できるので、通常の入力端子7nに入力されるアナログ値ANnをA/D変換する場合において、精度を悪化させないという効果がある。
実施の形態3.
図4はこの発明の実施の形態3によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。54はトランスミッションゲート50、51、52のうちのどれか1つでもオン(開)する時にオン(開)する第3の電圧伝達手段としてのトランスミッションゲートであり、トランスミッションゲート80,81,8nの出力端子に接続され、このトランスミッションゲート54がオン(開)する時はトランスミッションゲート80、81、8nは全てオフ(閉)する。他の構成は実施の形態1と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【0069】
以上のように、この実施の形態3によれば、上記実施の形態2と同様に通常のA/D変換精度に影響を与えないという効果が得られる。また、電源VAMP等の測定において、実施の形態2ではトランスミッションゲート50、53、8nの3段を通るがこの実施の形態3ではトランスミッションゲート50、54の2段しか通らないので、より精度の高い測定を行うことができる。ただし、フラッシュメモリ用電源の電圧を直接端子7n(ANn)で測定することはできない。
実施の形態4.
図5はこの発明の実施の形態4によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。図において、40、41、42はトランスミッションゲート50、51、52の出力をそれぞれトランスミッションゲート80、81、8nに伝達する信号線であり、他の構成は実施の形態1と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【0070】
図6はこの実施の形態4のフラッシュメモリ内蔵マイクロコンピュータの一構成部分であるフラッシュ制御レジスタ21の構成図を示すもので、実施の形態1の一構成部分であるフラッシュ制御レジスタの「測定電源選択ビット」の代わりに、「電源測定モード選択ビット」を設けたもので、この「電源測定モード選択ビット」に「1」を書き込むと、トランスミッションゲート50、51、52が全てオン(開)する。
【0071】
この状態でA/D変換器5を動作させ、トランスミッションゲート80、81、8nからの入力を順に測定していけば、電源VAMP、VDEC、VDEC2が一度(A/D変換は同時にはできない、自動的に順番に測定する)に測定できる。
【0072】
以上のように、この実施の形態4によれば、実施の形態1による効果に加え、複数の電圧を一度にまとめて測定することができるという効果が得られる。なお、トランスミッションゲート50、51、52をトランスミッションゲート80、81、8nの近くに配置してもよく、このようにすれば、実施の形態2と同様にチップ内のノイズの影響を抑えるることができる。
実施の形態5.
図7はこの発明の実施の形態5によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図であり、トランスミッションゲート50、51、52をトランスミッションゲート80、81、8nと並列に配置し、それらの出力を1本にまとめてA/D変換器5の入力端ANINに接続したもので、図2に示すフラッシュ制御レジスタ21の「測定電源選択ビット」で測定するを選ぶと対応するトランスミッションゲート50、51、52のどれかがオン(開)し、トランスミッションゲート80、81、8nは全てオフ(閉)する。なお、他の構成は実施の形態1と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【0073】
以上のように、この実施の形態5によれば、トランスミッションゲート50、51、52の1段を通るだけでA/D変換器5に入力されるので、A/D変換精度が向上するという効果が得られる。また、トランスミッションゲート80、81、8nと分けているので、通常の入力端子70、71、7nのアナログ入力値変換においても、内部ノイズの影響を受けにくいという効果がある。
実施の形態6.
通常マイコンでは、A/D変換器5、トランスミッションゲート80、81、8n等はVSS(=0V)からVCC(=5.0V)の間の電圧レベルを測定したり、伝達したりするように設計されているので、VCC(=5.0V)を越える電圧に対応できるように再設計し直さないと、例えば図16のプログラムベリファイ時のVDEC(=6.3V)、VAMP(=5.5V)等は測定できないことになる。
【0074】
これを回避して、マイコン1に通常使用されているA/D変換器5と周辺装置6を有効に活用するためには、フラッシュメモリ部3から出力するまでの間に測定されるべき電圧値を5.0V以下にリニアに下げる必要がある。例えば6.3Vを半分の3.15Vにする。
【0075】
図8は測定されるべき電圧をリニアに降圧するための降圧手段としての回路図を示すもので、抵抗(電圧分圧素子)210、211でa端から入力される電圧(VAMP等)を抵抗分割し、出力端bから出力するようになっており、遮断制御可能な電圧伝達手段としてのトランスミッションゲート215、216,217、218,219の接続位置によって(1)、(2)、(3)の回路構成とすることができる。
【0076】
上記抵抗210、211の抵抗値の比を例えば1:1にしておくと、a端の電位の1/2の電圧がb端に出力される。b端の出力をA/D変換器5で測定すれば、1/2の値として測定される。
【0077】
図8に示す回路は例えば図1のトランスミッションゲート50、51、52の代わりに配置してもよく、また、トランスミッションゲート50、51、52と並べて配置し、測定すべき電圧が5.0Vより高いモード(プログラムベリファイ)では前者の出力を、5.0V以下のモード(イレーズベリファイ)では後者の出力をトランスミッションゲート8nの入力へ伝達するようにしてもよい。この場合、トランスミッションゲート215、216,217、218,219はCPU2によって制御するものである。
【0078】
また、抵抗210、211の代わりに2つの容量を直列接続し、抵抗分割の代わりに容量分割で降圧した電位を測定するようにしてもよい。この場合には抵抗と違って直流電流が流れないので、トランスミッションゲート215〜218は不要となる。
【0079】
以上のように、この実施の形態6によれば、A/D変換器5をVCC(=5.0V)を越えるレベルの電圧を測定できるように再設計し直さずに、既存のA/D変換器5を用いることができるという効果が得られる。
実施の形態7.
上記実施の形態1から実施の形態5では、A/D変換の開始は、CPU2がコマンドをフラッシュコマンドレジスタ22へ書き込んだ(e)の後、一定時間を待ってA/D変換器5を起動させる(k)という例を示したが、A/D変換器5の起動をフラッシュメモリ制御部18に行わせてもよい。
【0080】
図9はこの構成を含むこの発明の実施の形態7によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。図9において、90はスイッチ回路であり、フラッシュメモリ制御部18から信号線91を介して供給される制御信号の状態により、A/D変換器5の外部トリガ入力68として正規の外部入力端子67(ADTRG)からの入力か、フラッシュメモリ制御部18から信号線92を介して供給されるトリガ信号かのどちらか一方を選択する。A/D変換器5はトリガ入力68により、A/D変換動作を開始するモード(外部トリガモード)を使用する。
【0081】
フラッシュメモリ制御部18内のシーケンス回路20は、コマンド実行シーケンスの一環として、VAMP等の電圧が安定するまでの時間を待った後、トリガ信号を出力する。
【0082】
これに先立ち、図2に示す「測定電源選択ビット」または図6に示す「電源測定モード選択ビット」に「1」が設定されると、制御信号を信号線91を介して出力し、スイッチ90の入力として信号線92を介して供給されるトリガ信号を選択するようにする。A/D変換完了後、CPU2に割り込み要求を出すのは実施の形態1と同じである。
【0083】
以上のように、この実施の形態7によれば、測定時、CPU2はコマンド発行後、割り込み要求があるまで待つだけでよいので、ソフトウエア作製の手間が少なくなるという効果が得られる。また、イレーズ、プログラム中等シーケンスのある一定時間内のみしか所定の電圧を生成しないモードでは、CPU2で同期を取ってA/D変換を開始させることが困難であるので、このトリガ方式が有効となる。
実施の形態8.
上記実施の形態1ではCPU2が各コマンドをコマンドレジスタに書き込むことにより、シーケンス回路20、フラッシュ電源発生回路17を起動し、各電源(VAMP等)を発生させる例を示したが、図10はフラッシュ制御レジスタ21にコマンド対応の電圧発生選択ビットを設け、その状態を選択したら、コマンドにかかわらず、フラッシュ電源発生回路17が所定の電圧を発生するようにする。
【0084】
以上のように、この実施の形態8によれば、プログラム、イレーズといった通常のコマンド実行では、所定の期間しか発生しないような電圧も、選択ビットをクリアするまでは発生し続けるので、A/D変換器5の起動タイミングを厳しく設定する必要がなく、ラフな時間設定で測定できるという効果が得られる。
実施の形態9.
マイコンのチップ内は、各種信号線が縦横に走っており、各種配線(例えばアルミ配線)間の容量カップリングにより一方の電圧レベルの変化が隣の線にノイズとして伝達される。通常のデジタル値(0Vまたは5V)では特に問題とはならないが、上記電源電圧値のようなアナログ値を伝える配線にノイズが乗るとA/D変換した場合の精度が低下する。
【0085】
図11はこのようなノイズ対策を施した電源測定に使用する配線(図1の信号線39、図5の信号線40、41、42)のレイアウトパターンを示す。図11において、斜線部は例えばアルミ等の配線部分であり、配線39(40、41、42)の両側にVSS(グランド=0V)の配線を配置し、他の信号線の変化が極力配線39に伝わらないようにしている。なお、両側の配線をマイコンの電源VCC(=5V)としてもよい。
【0086】
以上のように、この実施の形態9によれば、隣接する信号線からのノイズの影響を低減することができ、電圧測定を精度よく行うことができるという効果が得られる。
実施の形態10.
上記実施の形態1から実施の形態9ではフラッシュ電源発生回路17が生成した電圧(VAMP等)をA/D変換器5で測定する構成を説明したが、実施の形態4の一部を変更することにより、外部からこれ等の電源電圧を供給することができる。
【0087】
図12は外部からこれ等の電源電圧を供給するこの発明の実施の形態10によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。図5との構成差はフラッシュ電源発生回路17の出力線上に新たに遮断制御可能な第4の電圧伝達手段としてのトランスミッションゲート150、151、152を付加している点である(図5の電源線35、36は図面の簡略化のために記載していない)。このトランスミッションゲート150、151、152もCPU2によって制御する。
【0088】
通常トランスミッションゲート150、151、152はオン(開)にしておき、通常の動作および上記のA/D変換測定を実施する。ここで、トランスミッションゲート150、151、152をオフ(閉)し、トランスミッションゲート50、51、52をオン(開)にする選択ビットをフラッシュ制御レジスタ21に設置する。このようにしておくと、センスアンプ/書き込み回路12、アドレスデコーダ11に供給する電源(VAMP、VDEC等)を入力端子70、71、7nを通して外部から入力することができる。トランスミッションゲート150,151,152では、VCC(=5.0V)を越える電圧を伝達する必要があるので、構成するPチャネルトランジスタ201のバックゲートをVPP(12V)に接続する等の処理が必要である。
【0089】
以上のように、この実施の形態10によれば、電源(VAMP、VDEC等)を外部から入力することができるため、設計値前後の電圧を入力しながらリード、イレーズベリファイ、プログラムベリファイ等を実行(フラッシュメモリの読み出し)することにより、センスアンプ/書き込み回路12、アドレスデコーダ11の動作マージンをA/D変換器5で測定できるとともに前記各実施の形態と同様にマイコン1で使用しているA/D変換器5で測定できるという効果が得られる。
【0090】
なお、上記実施の形態では主に電源VAMP、VDEC、VDEC2を想定して説明したが、例えば図15に示すビット線136やソース回路13の電源VMSの電圧を測定することも可能である。
【0091】
以上のように、この発明によれば、フラッシュメモリ用電源線と前記A/D変換器のアナログ入力端子間に設けた遮断制御可能な第2の電圧伝達手段を備え、この第2の電圧伝達手段をCPUで制御することにより、上記フラッシュメモリ用電源線の電圧を前記A/D変換器を介して読み出すように構成したので、A/D変換器入力端子とフラッシュメモリ用電源線間に電圧伝達手段を設けるという少ない回路変更により、従来測定することに多大な手間がかかったフラッシュメモリ用電源電圧レベルの測定を簡単に行うことができる。また、テスタでも容易に測定できるので、ウエハプロセス工程へのフィードバックや不具合品のリジェクトを行える効果がある。
【0092】
この発明によれば、第1の電圧伝達手段の入力端子側に第2の電圧伝達手段の出力端子を接続した構成としたので、通常のA/D変換精度に影響を与えることなく、フラッシュメモリ用電源電圧レベルの測定において、電圧伝達手段を2段しか通らないので、精度の高い測定を行うことができる効果がある。
【0093】
この発明によれば、第1の電圧伝達手段の入力端子と第2の電圧伝達手段の出力端子間の伝送路に設け該第1の電圧伝達手段の近傍に配置した遮断制御可能な第3の電圧伝達手段を備えて構成したので、上記伝送路に乗ってくるチップ内部のノイズの影響を遮断でき、入力端子に入力されるアナログ値をA/D変換する場合において、精度を悪化させない効果がある。
【0094】
この発明によれば、第1の電圧伝達手段の出力端子側に第3の電圧伝達手段の出力端子を接続して構成したので、電圧伝達手段を2段しか通らないので、精度の高い測定を行うことができる効果がある。
【0095】
この発明によれば、第1の電圧伝達手段の入力端子側に第2の電圧伝達手段の出力端子を専用の伝送路を接続して構成したので、複数の電圧を一度にまとめて測定することができる効果がある。
【0096】
この発明によれば、第1の電圧伝達手段に近接して第2の電圧伝達手段を配置して構成したので、両者間の配線へ非常に長い配線に乗ってくる可能性があるチップ内部のノイズの影響を遮断できる効果がある。
【0097】
この発明によれば、フラッシュメモリ用電源線に2つの電圧分圧素子を直列に接続しその電圧分圧素子の中間をA/D変換器の入力端に接続して構成したので、A/D変換器は所定のレベルの電圧を測定できるように再設計し直さずに、既存のA/D変換器を用いることができる効果がある。
【0098】
この発明によれば、A/D変換器の外部トリガ入力端子に、フラッシュメモリ制御部のシーケンス回路からのトリガ信号を受けて動作するスイッチを設けて構成したので、測定時、CPUはコマンド発行後、割り込み要求があるまで待つだけでよく、ソフトウエア作製の手間が少なくなる。また、イレーズ、プログラム中等、シーケンスのある一定時間内のみしか所定の電圧を生成しないモードでは、CPUで同期を取ってA/D変換を開始させることが困難であるので、このトリガ方式が有効となる効果がある。
【0099】
この発明によれば、フラッシュ制御レジスタにコマンド対応の電圧発生選択ビットを設け、この状態を選択したら、コマンドにかかわらず、フラッシュ電源発生回路が所定の電圧を発生するように構成したので、A/D変換器の起動タイミングを厳しく設定する必要がなく、ラフな時間設定で測定できる効果がある。
【0100】
この発明によれば、第2の電圧伝達手段の出力をA/D変換器の入力端子に供給する伝送路の両側に配置した接地線または電源線とを備えて構成したので、隣接する信号線からのノイズの影響を低減することができ、電圧測定を精度よく行うことができる効果がある。
【0101】
この発明によれば、フラッシュメモリ用電源線の第2の電圧伝達手段と直列に第4の電圧伝達手段を接続し、この両電圧伝達手段の接続中点をフラッシュメモリの電圧消費部に接続して構成したので、電源(VAMP、VDEC等)を外部から入力することができるため、設計値前後の電圧を入力しながらリード、イレーズベリファイ、プログラムベリファイ等を実行(フラッシュメモリの読み出し)することにより、センスアンプ/書き込み回路、アドレスデコーダの動作マージンをA/D変換器で測定できる効果がある。
【0102】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0103】
【図1】この発明の実施の形態1によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図2】実施の形態1におけるフラッシュ制御レジスタの構成図である。
【図3】この発明の実施の形態2によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図4】この発明の実施の形態3によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図5】この発明の実施の形態4によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図6】実施の形態4におけるフラッシュ制御レジスタの構成図である。
【図7】この発明の実施の形態5によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図8】この発明の実施の形態6による降圧回路の回路図である。
【図9】この発明の実施の形態7によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図10】この発明の実施の形態8によるフラッシュ制御レジスタの構成図である。
【図11】この発明の実施の形態9による電圧配線のレイアウトパターン図である。
【図12】この発明の実施の形態10よるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図13】従来のフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図14】トランスミッションゲートの構成を示す回路図である。
【図15】各コマンドと各電源電圧値の対応図である。
【図16】フラッシュメモリセルおよび周辺回路を示すブロック図である。
【符号の説明】
【0104】
1 マイコン(マイクロコンピュータ)、2 CPU(中央演算処理装置)、5 A/D変換器、10 フラッシュメモリ、50,51,52 トランスミッションゲート(第2の電圧伝達手段)、53,54 トランスミッションゲート(第3の電圧伝達手段)、80,81,8n トランスミッションゲート(第1の電圧伝達手段)、90 スイッチ、150,151,152 トランスミッションゲート(第4の電圧伝達手段)、210,211 抵抗(電圧分圧素子)。
【技術分野】
【0001】
この発明は、フラッシュメモリを内蔵したマイクロコンピュータ(以下、マイコンと称する)に関し、特に内蔵する中央演算処理装置(以下、CPUと称する)を用いて、フラッシュメモリの消去、書き込み制御を行う機能を有するマイコンに関するものである。
【背景技術】
【0002】
マイコンに内蔵されたフラッシュメモリの内容を消去(イレーズ)、書き込み(プログラム)する方法として、従来大きく分けて、CPUを停止させた状態で外部のフラッシュライタを用いて書き換える外部書き換えモードと、内蔵CPUを用いてフラッシュメモリの内容書き換え制御を行うCPU書き換えモードがある。
【0003】
図13は従来のCPU書き換えモード付きのフラッシュメモリ内蔵マイコンの構成を示すブロック図である。図13において、1はマイコン、2はCPU、3はフラッシュメモリ部、4はRAM、5はA/D変換器、6はタイマ、シリアルI/O、D/A変換器、監視タイマ等の周辺装置、7は入出力ポート制御部、8はCPU2とフラッシュメモリ部3、RAM4、A/D変換器5、周辺装置6、入出力ポート制御部7間に接続されたデータバスである。
【0004】
上記フラッシュメモリ部3は、フラッシュメモリ(メモリセルアレイ)10、アドレスデコーダ11、センスアンプ/書き込み回路12、ソース回路13、フラッシュ電源発生回路17、フラッシュメモリ制御部18とを有し、このフラッシュメモリ制御部18はシーケンス回路20、フラッシュ制御レジスタ21、フラッシュコマンドレジスタ22、コマンドデコーダ23を有する。そして、フラッシュメモリ制御部18は制御線31、32を介してセンスアンプ/書き込み回路12、フラッシュ電源発生回路17と接続されている。
【0005】
フラッシュ電源発生回路17で生成した電圧は、電源線35、36、37を通してセンスアンプ/書き込み回路12、アドレスデコーダ11、ソース回路13へ供給する。また、フラッシュ電源発生回路17は電源端子60、61、62を通じて外部から入力される電源VPP、VCC、VSSを用いて、電源線35、36、37へ出力する電圧を生成する。
【0006】
80、81、8nは入力端子70、71、7nから入力されるアナログ電圧を選択し、A/D変換器5の入力端ANINへ供給するトランスミッションゲート、端子67はA/D変換器5の変換動作開始を外部トリガで行わせる場合の外部トリガADTRG入力端子である。
【0007】
図14は図13におけるトランスミッションゲート80、81、8n等の1つの構成を示す回路図であり、ひし形で示すトランスミッションゲート200がNchトランジスタ201とPchトランジスタ202で構成されている。
【0008】
次にCPU書き換えモードの動作を説明する。
a.CPU2はフラッシュメモリ10に格納されているCPU書き換え動作制御プログラム(以下、ブート用プログラムと称する)を、データバス8を介してRAM4に転送する。
【0009】
b.RAM4内のブート用プログラムへジャンプ(以下の動作をRAM内のブート用プログラムで実行させるため)。
【0010】
c.CPU2がフラッシュ制御レジスタ21内の「CPU書き換えモード選択ビット」に「1」を書き込み、このモードを選択する。
【0011】
d.マイコン1の外部からフラッシュ電源発生回路17に書き込み、消去時に使用する高電圧VPP(12.0V)を供給する。これにより、フラッシュメモリ用電源の生成が可能となる。
【0012】
e.CPU2はフラッシュコマンドレジスタ22にコマンドを書き込む。
f.コマンドデコーダ23は、フラッシュコマンドレジスタ22に書き込まれたコマンドを解読して、シーケンス回路20に、どのコマンドを実行すべきかを伝える。
【0013】
g.シーケンス回路20はそのコマンドに対応するシーケンスを走らせ、制御線31、32を介してフラッシュ電源発生回路17、アドレスデコーダ11、センスアンプ/書き込み回路12をしかるべきタイミングで動作させる。
【0014】
h.フラッシュ電源発生回路17は、電源線35、36、37に必要なレベルの電圧を必要なタイミングで発生させ、それぞれセンスアンプ/書き込み回路12、アドレスデコーダ11、ソース回路13へ供給する。
【0015】
上記のコマンドとしては、例えば次のものがある。
リードコマンド:フラッシュメモリの内容を読み出す。
【0016】
プログラムコマンド:フラッシュメモリへの書き込みを行う。
プログラムベリファイコマンド:書き込み実行後、データが書き込まれたかどうか確認するためにフラッシュメモリの内容を読み出す。
【0017】
イレーズコマンド:フラッシュメモリの内容を消去する。
イレーズベリファイコマンド:消去実行後、データが消去されたかどうか確認するためにフラッシュメモリの内容を読み出す。
【0018】
図15は各コマンド実行中にフラッシュ電源発生回路17から出力される電源の電圧レベルがどのように設定されたかを例示する図である。
【0019】
図16は各コマンド実行中の動きを説明するためにフラッシュメモリ10、アドレスデコーダ11、センスアンプ/書き込み回路12、ソース回路13から1ビットのメモリセルに接続される部分を抜き出したブロック図で、実際はこれ等の回路が多数並んで配置されている。
【0020】
図16において、127は1ビットのメモリセル、130、131はアドレスデコーダ11内の回路で、それぞれアドレスデコーダ回路、ワード線バッファであり、電源VDEC2、VDECで駆動される。この電源VDEC2、VDECは図13の電源線36に相当する。
【0021】
121、122、123はセンスアンプ/書き込み回路12内の回路で、それぞれセンスアンプ、書き込み回路、ビット線のセレクタであり、センスアンプ121は電源VAMP、書き込み回路は電源VMDで駆動される。133はソース回路で電源VMSで駆動される。
【0022】
次に各コマンドにより起動される動作モードによって、図16の各回路がどのように動作するかを説明する。
【0023】
読み出し時(リード):図15に示すとおり、各電圧は全て5.0Vで、ワード線135も5V「H」となる。センスアンプ121はビット線136の電位をセンスし、メモリセル127が電流を流しやすいか(データ「1」)、流しにくいか(データ「0」)により、メモリセル127に格納されているデータをセンスし、データバス8に出力する。
【0024】
書き込み時(プログラム):ワード線バッファ131用電源VDECが12Vとなるので、メモリセル127のゲートにつながるワード線135も12Vになる。また、書き込み回路122の電源VMDも12Vとなるので、ドレインにつながるビット線136は7V程度となる。ソース回路133の電源は0Vである。この状態でメモリセル127のドレイン−ソース間に大電流を流し、発生したホットエレクトロンをフローティングゲート128へ注入し、データ「0」を書き込む(電流を流しにくくする)。
【0025】
消去時(イレーズ):ソース回路133の電源VMSを12.0Vにし、ワード線135を0V「L」(アドレスデコーダ回路で制御)にし、ビット線136をセレクタ123で遮断する。この状態でトンネル現象を利用して、フローティングゲート128内の電子をソースへ引き抜き、消去(データ「1」に相当、電流を流しやすくする)する。
【0026】
プログラムベリファイ時:VDECを6.3Vとしてワード線を同じ6.3Vとする。一方、VAMPは5.5Vで、センスアンプは5.5Vで動作する。この状態ではリード時に比べ、メモリセル127は電流を流しやすい。すなわち、データ「1」(消去)と読み出されやすい。従って、メモリセル127に深く書き込まれていないと、データ「0」(書き込み)と判断されない。データ「1」と判断されたら、プログラムコマンドを再度実行し、次のプログラムベリファイで「0」と判断されるまで、この動作を繰り返す。
【0027】
イレーズベリファイ時:電源VDEC、VDEC2を3.5Vとしてワード線を3.5Vとし、電源VAMPを4.0Vとし、センスアンプを4.0Vで駆動する。この状態ではプログラムベリファイ時とは逆にデータ「0」(書き込み)と読み出されやすい。すなわち、充分に消去されていないとデータ「1」(消去)と判断されない。消去と判断されるまでイレーズとイレーズベリファイを繰り返す。
【0028】
プログラムベリファイ、イレーズベリファイ時に上記のように電源VDEC,VDEC2,VAMPの電圧レベルを中間電位にして読み出すことにより、メモリセル127への書き込みレベル、消去レベルの深さ(フローティングゲート内の電子の量または電流の流しやすさ)を調整(一定の深さまで書き込むまたは消去する)している。
【0029】
従って、書き込み、消去の深さは、これ等の電源電圧に大きく依存することになり、この電圧レベルの調整は、フラッシュメモリの特性を決めるうえで非常に重要である。この電圧が設計値通りに生成されていないと、例えば書き込みが残りすぎて、フローティングゲートから電子が少し抜けただけでデータが消えてしまったり(データ「0」が読めない)、逆に書き込みが深過ぎると、消去しにくくなったりといった不具合が発生する(消去の深さについても同様である)。
【0030】
ところが、このフラッシュ電源発生回路17は、調整が難しく、ウエハプロセスの変更、ラインの変更、プロダクトパラメータの変動等により電圧レベルが変動してしまう可能性がある。従って、新規製品の開発時、ウエハプロセス、ラインの変更時あるいはトラブル発生時等にこれ等の電圧レベルを測定する必要がある。
【特許文献1】特開平5−325580号公報
【特許文献2】特開平8−16747号公報
【発明の開示】
【発明が解決しようとする課題】
【0031】
従来のフラッシュメモリ内蔵のマイクロコンピュータは以上のように構成されているので、電源VAMP、VDEC、VDEC2等は、チップ外部から測定する手段がなかったので、チップ上のこれ等の配線上にプローブを当てて直接測定していた。このため、保護膜なしのサンプルを作製したり、保護膜を除去したりの手間が必要な上、数μm〜1μm前後の配線にプローブを当てる高度な技術と専用の測定装置が必要であるとの課題があった。
【0032】
また、通常のウエハテストでは、これ等の電源電圧レベルの測定ができないので、一度、上記プローブを当てて測定し、回路、プロダクトパラメータ等を調整した後は、大幅な変更がない限り再測定はされなかった。この間、フラッシュ電源発生回路17が種々の変動に影響を受けにくいように設計されており、また、十分な動作マージンを見込んでいるので、変動がすぐに製品トラブルに結びつくものではないが、例えば、プロダクトパラメータの変動や装置トラブルあるいは微細な異物等が原因で電圧レベルが変動しても検出できない可能性があるという課題があった。なお、上記フラッシュメモリ電源電圧レベルをA/D変換器で測定するものが、例えば特開平5−325580号公報、特開平8−16747号公報に開示されているが、電圧レベル測定のために専用のA/D変換器を設けているため、構成が複雑で高価である。また、A/D変換結果は直接レジスタに読み出す、あるいはデジタル値で保存後アナログ値に変換して出力するもので、その読み出しに内蔵CPUは使用せず、その読み出しも面倒である。
【0033】
この発明は上記のような課題を解決するためになされもので、フラッシュメモリ部内で生成されるフラッシュメモリ制御用の電源電圧を、通常のテスタや簡易な評価装置を用いて測定できるようにすることを目的とする。
【0034】
この電源電圧測定により、製品評価を迅速に実施でき、また、ウエハプロセス直後のウエハテストで全チップの測定が行えるので、万一変動があった場合のウエハプロセスへのフィードバックまたは不良品(異物等で著しく電圧値がずれたチップ)のリジェクトが容易に行えるようにすることを目的とする。
【課題を解決するための手段】
【0035】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、マイクロコンピュータの入力端子とA/D変換器のアナログ入力端子間に設けた遮断制御可能な第1の電圧伝達手段と、フラッシュメモリ用電源線と前記A/D変換器のアナログ入力端子間に設けた遮断制御可能な第2の電圧伝達手段とを備え、CPUは通常動作モードでは前記第1の電圧伝達手段をON、第2の電圧伝達手段をOFFとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第1の電圧伝達手段をOFF、第2の電圧伝達手段をONとし、前記A/D変換器の変換結果の読み出し制御を行うものである。
【0036】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第1の電圧伝達手段の入力端子側に第2の電圧伝達手段の出力端子を接続したものである。
【0037】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第1の電圧伝達手段の入力端子と第2の電圧伝達手段の出力端子間の接続路に設け該第1の電圧伝達手段の近傍に配置した遮断制御可能な第3の電圧伝達手段を備えたものである。
【0038】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第1の電圧伝達手段の出力端子側に第3の電圧伝達手段の出力端子を接続したものである。
【0039】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第1の電圧伝達手段の入力端子側に第2の電圧伝達手段の出力端子を専用の伝送路で接続したものである。
【0040】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第1の電圧伝達手段に近接して第2の電圧伝達手段を配置したものである。
【0041】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、マイクロコンピュータの入力端子とA/D変換器のアナログ入力端子間に設けた遮断制御可能な第1の電圧伝達手段と、フラッシュメモリ用電源線に2つの電圧分圧素子を直列に接続しその電圧分圧素子の中間をA/D変換器の入力端に接続した遮断制御可能な第2の電圧伝達手段を含む降圧手段とを備え、CPUは通常動作モードでは前記第1の電圧伝達手段をON、前記第2の電圧伝達手段をOFFとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第1の電圧伝達手段をOFF、前記第2の電圧伝達手段をONとし、前記A/D変換器の変換結果の読み出し制御を行うCPUとを備えたものである。
【0042】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、A/D変換器の外部トリガ入力端子からのトリガ信号と、フラッシュメモリ制御部のシーケンス回路からのトリガ信号を受けて選択するスイッチを設けたものである。
【0043】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、フラッシュ制御レジスタにコマンド対応の電圧発生選択ビットを設けたものである。
【0044】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、第2の電圧伝達手段の出力をA/D変換器の入力端子に供給する伝送路の両側に配置した接地線または電源線を備えたものである。
【0045】
この発明に係るフラッシュメモリ内蔵マイクロコンピュータは、フラッシュメモリ用電源線の第2の電圧伝達手段と直列に第4の電圧伝達手段を接続し、この両電圧伝達手段の接続中点をフラッシュメモリの電圧消費部に接続したものである。
【発明を実施するための最良の形態】
【0046】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。図1において、1はマイコン、2はCPU、3はフラッシュメモリ部、4はRAM、5はA/D変換器、6はタイマ、シリアルI/O、D/A変換器、監視タイマ等の周辺装置、7は入出力ポート制御部、8はCPU2とフラッシュメモリ部3、RAM4、A/D変換器5、周辺装置6、入出力ポート制御部7間に接続されたデータバスである。
【0047】
上記フラッシュメモリ部3は、フラッシュメモリ(メモリセルアレイ)10、アドレスデコーダ11、センスアンプ/書き込み回路12、ソース回路13、フラッシュ電源発生回路17、フラッシュメモリ制御部18とを有し、このフラッシュメモリ制御部18はシーケンス回路20、フラッシュ制御レジスタ21、フラッシュコマンドレジスタ22、コマンドデコーダ23を有する。そして、フラッシュメモリ制御部18は制御線31、32を介してセンスアンプ/書き込み回路12、フラッシュ電源発生回路17と接続されている。
【0048】
フラッシュ電源発生回路17で生成した電圧は、電源線35、36、37を通してセンスアンプ/書き込み回路12、アドレスデコーダ11、ソース回路13へ供給する。また、フラッシュ電源発生回路17は電源端子60、61、62を通じて外部から入力される電源VPP、VCC、VSSを用いて、電源線35、36、37へ出力する電圧を生成する。
【0049】
80,81,8nは入力端子70、71、7nから入力されるアナログ電圧を選択し、A/D変換器5の入力端ANINへ供給する遮断制御可能な第1の電圧伝達手段としてのトランスミッションゲート、端子67はA/D変換器5の変換動作開始を外部トリガで行わせる場合の外部トリガADTRG入力端子である。
【0050】
50,51,52はそれぞれ電源線35,36,37に接続され電源VAMP、VDEC、VDEC2を測定する遮断制御可能な第2の電圧伝達手段としてのトランスミッションゲートであり、これ等は配線39を介して入力端子7n(ANn)に接続されている。そして、このトランスミッションゲート50、51、52の開閉を選択するために選択ビットがフラッシユ制御レジスタ21に追加されている。
【0051】
なお、上記トランスミッションゲート80,81,8nはA/D変換器5の中に設けられたアドレスデコーダ、またトランスミッションゲート50,51,52はフラッシュメモリ部3の中に設けられたアドレスデコーダを介してCPU2により制御されるが、その具体的構成の図示は省略する。
【0052】
次に動作について説明する。通常のフラッシュメモリの消去、書き込みの動作は前記従来装置と同一であるから説明を省略する。以下、電源VAMP、VDEC、VDEC2等の測定手順を示す。例えば、イレーズベリファイ時の電源VAMP、VDEC、VDEC2を測定する場合には、
a.プログラムのRAM4転送。
【0053】
b.RAM4へジャンプ。
c.CPU書き換えモード選択。
【0054】
d.VPP印加。
以上の測定手順は従来装置と同じである。
【0055】
e.イレーズベリファイコマンドをフラッシュコマンドレジスタ22へ書き込む。
f.コマンドデコーダ23はこのコマンドを解読し、結果をシーケンス回路20に伝える。
【0056】
g.シーケンス回路20はイレーズベリファイコマンドに対応した電位をフラッシュ電源発生回路17に生成させる信号を出力する。
【0057】
h.フラッシュ電源発生回路17はイレーズベリファイ用の電圧を発生し、センスアンプ/書き込み回路12、アドレスデコーダ11等へ伝達する。
【0058】
i.CPU2は図2に示す構成のフラッシュ制御レジスタ21の「測定電源選択ビット」にコード(例えばVAMPを測定するというコード)を書き込む(コードを書き込む前までは全てのトランスミッションゲート50、51、52をオフ(閉)するコードがデフォルト値として自動的に設定される)。
【0059】
j.トランスミッションゲート50がオン(開)し、電源VAMPの電圧レベル(によると4.0V)が配線39を通って、A/D変換器5の前段のトランスミッションゲート8nの入力端(つまり入力端子7n)に伝達される。
【0060】
k.CPU2は電源VAMPの電圧レベルが安定するのを待ったあと、A/D変換器5を起動させ、入力端子(7n)からのアナログ電位を測定させる。
【0061】
l.A/D変換器5はA/D変換を行い、その結果(デジタル値)を内部のA/D変換結果レジスタへ書き込むと同時にCPU2にA/D変換終了割り込みを要求する。
【0062】
m.CPU2はこの割り込み要求を受けて、A/D変換結果レジスタの内部を読み出す。
【0063】
n.CPU2はこの結果を例えば入出力ポート制御部7を介してポートPnに出力する。外部データバスを使用するモードでは結果データをこの外部データバスにCPU制御で出力してもよい。
【0064】
o.テスタでのテスト、評価装置(基板)を用いた評価では、このポートPnの状態(デジタル値例えば「11011011等」)を読み出すことにより、VAMPの電圧レベルを知ることができる。
【0065】
イレーズベリファイ、リード等についても前記(e)において書き込むコマンドを変えるだけで同様に測定できる。
【0066】
上記(k)〜(o)では内蔵のA/D変換器5を用いてVAMPのレベルを測定する方法を示したが、別の方法として(j)でトランスミッションゲート8nに出力されるVAMPの電圧レベルを直接測定することも可能である。
【0067】
以上のように、この実施の形態1によれば、入力端7nと電源VAMP等間にトランスミッションゲート50、51、52を設けるという少ない回路変更により、従来測定することに多大な手間がかかった電源VAMP等の電圧レベルの測定を簡単に行うことができるという効果が得られる。また、テスタでも容易に測定できるので、ウエハプロセス工程へのフィードバックや不具合品のリジェクトを容易に行うことができるという効果が得られる。
実施の形態2.
図3はこの発明の実施の形態2によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図であり、トランスミッションゲート8nの近くにトランスミッションゲート50、51、52のうちのどれか1つでもオン(開)する時にオン(開)する遮断制御可能な第3の電圧伝達手段としてのトランスミッションゲート53を設けたものである。このトランスミッションゲート53はCPU2によって制御する。他の構成は実施の形態1と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【0068】
以上のように、この実施の形態2によれば、トランスミッションゲート53を入力端子7nとトランスミッションゲート8nの近傍に配置することにより、両者入力端子7n−トランスミッションゲート8n間の配線(非常に長い配線39)に乗ってくる可能性があるチップ内部のノイズの影響を遮断できるので、通常の入力端子7nに入力されるアナログ値ANnをA/D変換する場合において、精度を悪化させないという効果がある。
実施の形態3.
図4はこの発明の実施の形態3によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。54はトランスミッションゲート50、51、52のうちのどれか1つでもオン(開)する時にオン(開)する第3の電圧伝達手段としてのトランスミッションゲートであり、トランスミッションゲート80,81,8nの出力端子に接続され、このトランスミッションゲート54がオン(開)する時はトランスミッションゲート80、81、8nは全てオフ(閉)する。他の構成は実施の形態1と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【0069】
以上のように、この実施の形態3によれば、上記実施の形態2と同様に通常のA/D変換精度に影響を与えないという効果が得られる。また、電源VAMP等の測定において、実施の形態2ではトランスミッションゲート50、53、8nの3段を通るがこの実施の形態3ではトランスミッションゲート50、54の2段しか通らないので、より精度の高い測定を行うことができる。ただし、フラッシュメモリ用電源の電圧を直接端子7n(ANn)で測定することはできない。
実施の形態4.
図5はこの発明の実施の形態4によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。図において、40、41、42はトランスミッションゲート50、51、52の出力をそれぞれトランスミッションゲート80、81、8nに伝達する信号線であり、他の構成は実施の形態1と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【0070】
図6はこの実施の形態4のフラッシュメモリ内蔵マイクロコンピュータの一構成部分であるフラッシュ制御レジスタ21の構成図を示すもので、実施の形態1の一構成部分であるフラッシュ制御レジスタの「測定電源選択ビット」の代わりに、「電源測定モード選択ビット」を設けたもので、この「電源測定モード選択ビット」に「1」を書き込むと、トランスミッションゲート50、51、52が全てオン(開)する。
【0071】
この状態でA/D変換器5を動作させ、トランスミッションゲート80、81、8nからの入力を順に測定していけば、電源VAMP、VDEC、VDEC2が一度(A/D変換は同時にはできない、自動的に順番に測定する)に測定できる。
【0072】
以上のように、この実施の形態4によれば、実施の形態1による効果に加え、複数の電圧を一度にまとめて測定することができるという効果が得られる。なお、トランスミッションゲート50、51、52をトランスミッションゲート80、81、8nの近くに配置してもよく、このようにすれば、実施の形態2と同様にチップ内のノイズの影響を抑えるることができる。
実施の形態5.
図7はこの発明の実施の形態5によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図であり、トランスミッションゲート50、51、52をトランスミッションゲート80、81、8nと並列に配置し、それらの出力を1本にまとめてA/D変換器5の入力端ANINに接続したもので、図2に示すフラッシュ制御レジスタ21の「測定電源選択ビット」で測定するを選ぶと対応するトランスミッションゲート50、51、52のどれかがオン(開)し、トランスミッションゲート80、81、8nは全てオフ(閉)する。なお、他の構成は実施の形態1と同一であるから、同一部分には同一符号を付して重複説明を省略する。
【0073】
以上のように、この実施の形態5によれば、トランスミッションゲート50、51、52の1段を通るだけでA/D変換器5に入力されるので、A/D変換精度が向上するという効果が得られる。また、トランスミッションゲート80、81、8nと分けているので、通常の入力端子70、71、7nのアナログ入力値変換においても、内部ノイズの影響を受けにくいという効果がある。
実施の形態6.
通常マイコンでは、A/D変換器5、トランスミッションゲート80、81、8n等はVSS(=0V)からVCC(=5.0V)の間の電圧レベルを測定したり、伝達したりするように設計されているので、VCC(=5.0V)を越える電圧に対応できるように再設計し直さないと、例えば図16のプログラムベリファイ時のVDEC(=6.3V)、VAMP(=5.5V)等は測定できないことになる。
【0074】
これを回避して、マイコン1に通常使用されているA/D変換器5と周辺装置6を有効に活用するためには、フラッシュメモリ部3から出力するまでの間に測定されるべき電圧値を5.0V以下にリニアに下げる必要がある。例えば6.3Vを半分の3.15Vにする。
【0075】
図8は測定されるべき電圧をリニアに降圧するための降圧手段としての回路図を示すもので、抵抗(電圧分圧素子)210、211でa端から入力される電圧(VAMP等)を抵抗分割し、出力端bから出力するようになっており、遮断制御可能な電圧伝達手段としてのトランスミッションゲート215、216,217、218,219の接続位置によって(1)、(2)、(3)の回路構成とすることができる。
【0076】
上記抵抗210、211の抵抗値の比を例えば1:1にしておくと、a端の電位の1/2の電圧がb端に出力される。b端の出力をA/D変換器5で測定すれば、1/2の値として測定される。
【0077】
図8に示す回路は例えば図1のトランスミッションゲート50、51、52の代わりに配置してもよく、また、トランスミッションゲート50、51、52と並べて配置し、測定すべき電圧が5.0Vより高いモード(プログラムベリファイ)では前者の出力を、5.0V以下のモード(イレーズベリファイ)では後者の出力をトランスミッションゲート8nの入力へ伝達するようにしてもよい。この場合、トランスミッションゲート215、216,217、218,219はCPU2によって制御するものである。
【0078】
また、抵抗210、211の代わりに2つの容量を直列接続し、抵抗分割の代わりに容量分割で降圧した電位を測定するようにしてもよい。この場合には抵抗と違って直流電流が流れないので、トランスミッションゲート215〜218は不要となる。
【0079】
以上のように、この実施の形態6によれば、A/D変換器5をVCC(=5.0V)を越えるレベルの電圧を測定できるように再設計し直さずに、既存のA/D変換器5を用いることができるという効果が得られる。
実施の形態7.
上記実施の形態1から実施の形態5では、A/D変換の開始は、CPU2がコマンドをフラッシュコマンドレジスタ22へ書き込んだ(e)の後、一定時間を待ってA/D変換器5を起動させる(k)という例を示したが、A/D変換器5の起動をフラッシュメモリ制御部18に行わせてもよい。
【0080】
図9はこの構成を含むこの発明の実施の形態7によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。図9において、90はスイッチ回路であり、フラッシュメモリ制御部18から信号線91を介して供給される制御信号の状態により、A/D変換器5の外部トリガ入力68として正規の外部入力端子67(ADTRG)からの入力か、フラッシュメモリ制御部18から信号線92を介して供給されるトリガ信号かのどちらか一方を選択する。A/D変換器5はトリガ入力68により、A/D変換動作を開始するモード(外部トリガモード)を使用する。
【0081】
フラッシュメモリ制御部18内のシーケンス回路20は、コマンド実行シーケンスの一環として、VAMP等の電圧が安定するまでの時間を待った後、トリガ信号を出力する。
【0082】
これに先立ち、図2に示す「測定電源選択ビット」または図6に示す「電源測定モード選択ビット」に「1」が設定されると、制御信号を信号線91を介して出力し、スイッチ90の入力として信号線92を介して供給されるトリガ信号を選択するようにする。A/D変換完了後、CPU2に割り込み要求を出すのは実施の形態1と同じである。
【0083】
以上のように、この実施の形態7によれば、測定時、CPU2はコマンド発行後、割り込み要求があるまで待つだけでよいので、ソフトウエア作製の手間が少なくなるという効果が得られる。また、イレーズ、プログラム中等シーケンスのある一定時間内のみしか所定の電圧を生成しないモードでは、CPU2で同期を取ってA/D変換を開始させることが困難であるので、このトリガ方式が有効となる。
実施の形態8.
上記実施の形態1ではCPU2が各コマンドをコマンドレジスタに書き込むことにより、シーケンス回路20、フラッシュ電源発生回路17を起動し、各電源(VAMP等)を発生させる例を示したが、図10はフラッシュ制御レジスタ21にコマンド対応の電圧発生選択ビットを設け、その状態を選択したら、コマンドにかかわらず、フラッシュ電源発生回路17が所定の電圧を発生するようにする。
【0084】
以上のように、この実施の形態8によれば、プログラム、イレーズといった通常のコマンド実行では、所定の期間しか発生しないような電圧も、選択ビットをクリアするまでは発生し続けるので、A/D変換器5の起動タイミングを厳しく設定する必要がなく、ラフな時間設定で測定できるという効果が得られる。
実施の形態9.
マイコンのチップ内は、各種信号線が縦横に走っており、各種配線(例えばアルミ配線)間の容量カップリングにより一方の電圧レベルの変化が隣の線にノイズとして伝達される。通常のデジタル値(0Vまたは5V)では特に問題とはならないが、上記電源電圧値のようなアナログ値を伝える配線にノイズが乗るとA/D変換した場合の精度が低下する。
【0085】
図11はこのようなノイズ対策を施した電源測定に使用する配線(図1の信号線39、図5の信号線40、41、42)のレイアウトパターンを示す。図11において、斜線部は例えばアルミ等の配線部分であり、配線39(40、41、42)の両側にVSS(グランド=0V)の配線を配置し、他の信号線の変化が極力配線39に伝わらないようにしている。なお、両側の配線をマイコンの電源VCC(=5V)としてもよい。
【0086】
以上のように、この実施の形態9によれば、隣接する信号線からのノイズの影響を低減することができ、電圧測定を精度よく行うことができるという効果が得られる。
実施の形態10.
上記実施の形態1から実施の形態9ではフラッシュ電源発生回路17が生成した電圧(VAMP等)をA/D変換器5で測定する構成を説明したが、実施の形態4の一部を変更することにより、外部からこれ等の電源電圧を供給することができる。
【0087】
図12は外部からこれ等の電源電圧を供給するこの発明の実施の形態10によるフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図である。図5との構成差はフラッシュ電源発生回路17の出力線上に新たに遮断制御可能な第4の電圧伝達手段としてのトランスミッションゲート150、151、152を付加している点である(図5の電源線35、36は図面の簡略化のために記載していない)。このトランスミッションゲート150、151、152もCPU2によって制御する。
【0088】
通常トランスミッションゲート150、151、152はオン(開)にしておき、通常の動作および上記のA/D変換測定を実施する。ここで、トランスミッションゲート150、151、152をオフ(閉)し、トランスミッションゲート50、51、52をオン(開)にする選択ビットをフラッシュ制御レジスタ21に設置する。このようにしておくと、センスアンプ/書き込み回路12、アドレスデコーダ11に供給する電源(VAMP、VDEC等)を入力端子70、71、7nを通して外部から入力することができる。トランスミッションゲート150,151,152では、VCC(=5.0V)を越える電圧を伝達する必要があるので、構成するPチャネルトランジスタ201のバックゲートをVPP(12V)に接続する等の処理が必要である。
【0089】
以上のように、この実施の形態10によれば、電源(VAMP、VDEC等)を外部から入力することができるため、設計値前後の電圧を入力しながらリード、イレーズベリファイ、プログラムベリファイ等を実行(フラッシュメモリの読み出し)することにより、センスアンプ/書き込み回路12、アドレスデコーダ11の動作マージンをA/D変換器5で測定できるとともに前記各実施の形態と同様にマイコン1で使用しているA/D変換器5で測定できるという効果が得られる。
【0090】
なお、上記実施の形態では主に電源VAMP、VDEC、VDEC2を想定して説明したが、例えば図15に示すビット線136やソース回路13の電源VMSの電圧を測定することも可能である。
【0091】
以上のように、この発明によれば、フラッシュメモリ用電源線と前記A/D変換器のアナログ入力端子間に設けた遮断制御可能な第2の電圧伝達手段を備え、この第2の電圧伝達手段をCPUで制御することにより、上記フラッシュメモリ用電源線の電圧を前記A/D変換器を介して読み出すように構成したので、A/D変換器入力端子とフラッシュメモリ用電源線間に電圧伝達手段を設けるという少ない回路変更により、従来測定することに多大な手間がかかったフラッシュメモリ用電源電圧レベルの測定を簡単に行うことができる。また、テスタでも容易に測定できるので、ウエハプロセス工程へのフィードバックや不具合品のリジェクトを行える効果がある。
【0092】
この発明によれば、第1の電圧伝達手段の入力端子側に第2の電圧伝達手段の出力端子を接続した構成としたので、通常のA/D変換精度に影響を与えることなく、フラッシュメモリ用電源電圧レベルの測定において、電圧伝達手段を2段しか通らないので、精度の高い測定を行うことができる効果がある。
【0093】
この発明によれば、第1の電圧伝達手段の入力端子と第2の電圧伝達手段の出力端子間の伝送路に設け該第1の電圧伝達手段の近傍に配置した遮断制御可能な第3の電圧伝達手段を備えて構成したので、上記伝送路に乗ってくるチップ内部のノイズの影響を遮断でき、入力端子に入力されるアナログ値をA/D変換する場合において、精度を悪化させない効果がある。
【0094】
この発明によれば、第1の電圧伝達手段の出力端子側に第3の電圧伝達手段の出力端子を接続して構成したので、電圧伝達手段を2段しか通らないので、精度の高い測定を行うことができる効果がある。
【0095】
この発明によれば、第1の電圧伝達手段の入力端子側に第2の電圧伝達手段の出力端子を専用の伝送路を接続して構成したので、複数の電圧を一度にまとめて測定することができる効果がある。
【0096】
この発明によれば、第1の電圧伝達手段に近接して第2の電圧伝達手段を配置して構成したので、両者間の配線へ非常に長い配線に乗ってくる可能性があるチップ内部のノイズの影響を遮断できる効果がある。
【0097】
この発明によれば、フラッシュメモリ用電源線に2つの電圧分圧素子を直列に接続しその電圧分圧素子の中間をA/D変換器の入力端に接続して構成したので、A/D変換器は所定のレベルの電圧を測定できるように再設計し直さずに、既存のA/D変換器を用いることができる効果がある。
【0098】
この発明によれば、A/D変換器の外部トリガ入力端子に、フラッシュメモリ制御部のシーケンス回路からのトリガ信号を受けて動作するスイッチを設けて構成したので、測定時、CPUはコマンド発行後、割り込み要求があるまで待つだけでよく、ソフトウエア作製の手間が少なくなる。また、イレーズ、プログラム中等、シーケンスのある一定時間内のみしか所定の電圧を生成しないモードでは、CPUで同期を取ってA/D変換を開始させることが困難であるので、このトリガ方式が有効となる効果がある。
【0099】
この発明によれば、フラッシュ制御レジスタにコマンド対応の電圧発生選択ビットを設け、この状態を選択したら、コマンドにかかわらず、フラッシュ電源発生回路が所定の電圧を発生するように構成したので、A/D変換器の起動タイミングを厳しく設定する必要がなく、ラフな時間設定で測定できる効果がある。
【0100】
この発明によれば、第2の電圧伝達手段の出力をA/D変換器の入力端子に供給する伝送路の両側に配置した接地線または電源線とを備えて構成したので、隣接する信号線からのノイズの影響を低減することができ、電圧測定を精度よく行うことができる効果がある。
【0101】
この発明によれば、フラッシュメモリ用電源線の第2の電圧伝達手段と直列に第4の電圧伝達手段を接続し、この両電圧伝達手段の接続中点をフラッシュメモリの電圧消費部に接続して構成したので、電源(VAMP、VDEC等)を外部から入力することができるため、設計値前後の電圧を入力しながらリード、イレーズベリファイ、プログラムベリファイ等を実行(フラッシュメモリの読み出し)することにより、センスアンプ/書き込み回路、アドレスデコーダの動作マージンをA/D変換器で測定できる効果がある。
【0102】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0103】
【図1】この発明の実施の形態1によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図2】実施の形態1におけるフラッシュ制御レジスタの構成図である。
【図3】この発明の実施の形態2によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図4】この発明の実施の形態3によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図5】この発明の実施の形態4によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図6】実施の形態4におけるフラッシュ制御レジスタの構成図である。
【図7】この発明の実施の形態5によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図8】この発明の実施の形態6による降圧回路の回路図である。
【図9】この発明の実施の形態7によるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図10】この発明の実施の形態8によるフラッシュ制御レジスタの構成図である。
【図11】この発明の実施の形態9による電圧配線のレイアウトパターン図である。
【図12】この発明の実施の形態10よるフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図13】従来のフラッシュメモリ内蔵マイコンの構成を示すブロック図である。
【図14】トランスミッションゲートの構成を示す回路図である。
【図15】各コマンドと各電源電圧値の対応図である。
【図16】フラッシュメモリセルおよび周辺回路を示すブロック図である。
【符号の説明】
【0104】
1 マイコン(マイクロコンピュータ)、2 CPU(中央演算処理装置)、5 A/D変換器、10 フラッシュメモリ、50,51,52 トランスミッションゲート(第2の電圧伝達手段)、53,54 トランスミッションゲート(第3の電圧伝達手段)、80,81,8n トランスミッションゲート(第1の電圧伝達手段)、90 スイッチ、150,151,152 トランスミッションゲート(第4の電圧伝達手段)、210,211 抵抗(電圧分圧素子)。
【特許請求の範囲】
【請求項1】
マイクロコンピュータの入力端子とA/D変換器のアナログ入力端子間に設けた遮断制御可能な第1の電圧伝達手段と、フラッシュメモリ用電源線と前記A/D変換器のアナログ入力端子間に設けた遮断制御可能な第2の電圧伝達手段と、通常動作モードでは前記第1の電圧伝達手段をON、第2の電圧伝達手段をOFFとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第1の電圧伝達手段をOFF、第2の電圧伝達手段をONとし、前記A/D変換器の変換結果の読み出し制御を行うCPUとを備えたフラッシュメモリ内蔵マイクロコンピュータ。
【請求項2】
第1の電圧伝達手段の入力端子側に第2の電圧伝達手段の出力端子を接続したことを特徴とする請求項1記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項3】
第1の電圧伝達手段の入力端子と第2の電圧伝達手段の出力端子間の接続路に設け該第1の電圧伝達手段の近傍に配置した遮断制御可能な第3の電圧伝達手段を備えたことを特徴とする請求項1記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項4】
第1の電圧伝達手段の出力端子側に第3の電圧伝達手段の出力端子を接続したことを特徴とする請求項3記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項5】
第1の電圧伝達手段の入力端子側に第2の電圧伝達手段の出力端子を専用の伝送路で接続したことを特徴とする請求項1記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項6】
第1の電圧伝達手段に近接して第2の電圧伝達手段を配置したことを特徴とする請求項1記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項7】
マイクロコンピュータの入力端子とA/D変換器のアナログ入力端子間に設けた遮断制御可能な第1の電圧伝達手段と、フラッシュメモリ用電源線に2つの電圧分圧素子を直列に接続しその電圧分圧素子の中間をA/D変換器の入力端に接続した遮断制御可能な第2の電圧伝達手段を含む降圧手段と、通常動作モードでは前記第1の電圧伝達手段をON、前記第2の電圧伝達手段をOFFとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第1の電圧伝達手段をOFF、前記第2の電圧伝達手段をONとし、前記A/D変換器の変換結果の読み出し制御を行うCPUとを備えたフラッシュメモリ内蔵マイクロコンピュータ。
【請求項8】
A/D変換器の外部トリガ入力端子からのトリガと、フラッシュメモリ制御部のシーケンス回路からのトリガ信号を選択するスイッチを設け、通常動作モードでは前者のトリガが電圧測定モードでは後者のトリガを選択することを特徴とする請求項1から請求項3のうちのいずれか1項あるいは請求項5または請求項6記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項9】
フラッシュメモリ制御部のフラッシュ制御レジスタにコマンド対応の電圧発生選択ビットを設けたことを特徴とする請求項1から請求項3のうちのいずれか1項あるいは請求項5または請求項6記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項10】
第2の電圧伝達手段の出力をA/D変換器の入力端子に供給する伝送路の両側に配置した接地線または電源線を備えたことを特徴とする請求項1から請求項3のうちのいずれか1項あるいは請求項5または請求項6記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項11】
フラッシュメモリ用電源線の第2の電圧伝達手段と直列に第4の電圧伝達手段を接続し、この両電圧伝達手段の接続中点をフラッシュメモリの電圧消費部に接続したことを特徴とする請求項1から請求項3のうちのいずれか1項あるいは請求項5または請求項6記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項1】
マイクロコンピュータの入力端子とA/D変換器のアナログ入力端子間に設けた遮断制御可能な第1の電圧伝達手段と、フラッシュメモリ用電源線と前記A/D変換器のアナログ入力端子間に設けた遮断制御可能な第2の電圧伝達手段と、通常動作モードでは前記第1の電圧伝達手段をON、第2の電圧伝達手段をOFFとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第1の電圧伝達手段をOFF、第2の電圧伝達手段をONとし、前記A/D変換器の変換結果の読み出し制御を行うCPUとを備えたフラッシュメモリ内蔵マイクロコンピュータ。
【請求項2】
第1の電圧伝達手段の入力端子側に第2の電圧伝達手段の出力端子を接続したことを特徴とする請求項1記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項3】
第1の電圧伝達手段の入力端子と第2の電圧伝達手段の出力端子間の接続路に設け該第1の電圧伝達手段の近傍に配置した遮断制御可能な第3の電圧伝達手段を備えたことを特徴とする請求項1記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項4】
第1の電圧伝達手段の出力端子側に第3の電圧伝達手段の出力端子を接続したことを特徴とする請求項3記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項5】
第1の電圧伝達手段の入力端子側に第2の電圧伝達手段の出力端子を専用の伝送路で接続したことを特徴とする請求項1記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項6】
第1の電圧伝達手段に近接して第2の電圧伝達手段を配置したことを特徴とする請求項1記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項7】
マイクロコンピュータの入力端子とA/D変換器のアナログ入力端子間に設けた遮断制御可能な第1の電圧伝達手段と、フラッシュメモリ用電源線に2つの電圧分圧素子を直列に接続しその電圧分圧素子の中間をA/D変換器の入力端に接続した遮断制御可能な第2の電圧伝達手段を含む降圧手段と、通常動作モードでは前記第1の電圧伝達手段をON、前記第2の電圧伝達手段をOFFとし、前記フラッシュメモリ用電源線の電圧測定モードでは前記第1の電圧伝達手段をOFF、前記第2の電圧伝達手段をONとし、前記A/D変換器の変換結果の読み出し制御を行うCPUとを備えたフラッシュメモリ内蔵マイクロコンピュータ。
【請求項8】
A/D変換器の外部トリガ入力端子からのトリガと、フラッシュメモリ制御部のシーケンス回路からのトリガ信号を選択するスイッチを設け、通常動作モードでは前者のトリガが電圧測定モードでは後者のトリガを選択することを特徴とする請求項1から請求項3のうちのいずれか1項あるいは請求項5または請求項6記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項9】
フラッシュメモリ制御部のフラッシュ制御レジスタにコマンド対応の電圧発生選択ビットを設けたことを特徴とする請求項1から請求項3のうちのいずれか1項あるいは請求項5または請求項6記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項10】
第2の電圧伝達手段の出力をA/D変換器の入力端子に供給する伝送路の両側に配置した接地線または電源線を備えたことを特徴とする請求項1から請求項3のうちのいずれか1項あるいは請求項5または請求項6記載のフラッシュメモリ内蔵マイクロコンピュータ。
【請求項11】
フラッシュメモリ用電源線の第2の電圧伝達手段と直列に第4の電圧伝達手段を接続し、この両電圧伝達手段の接続中点をフラッシュメモリの電圧消費部に接続したことを特徴とする請求項1から請求項3のうちのいずれか1項あるいは請求項5または請求項6記載のフラッシュメモリ内蔵マイクロコンピュータ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2008−210415(P2008−210415A)
【公開日】平成20年9月11日(2008.9.11)
【国際特許分類】
【出願番号】特願2008−146940(P2008−146940)
【出願日】平成20年6月4日(2008.6.4)
【分割の表示】特願平9−292990の分割
【原出願日】平成9年10月24日(1997.10.24)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成20年9月11日(2008.9.11)
【国際特許分類】
【出願日】平成20年6月4日(2008.6.4)
【分割の表示】特願平9−292990の分割
【原出願日】平成9年10月24日(1997.10.24)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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