【課題】中央処理ユニット（CPU）のような集積回路コンポーネントにおいて、複数の電圧調整器モジュール（VRM）により、複数のCPUコア、キャッシュおよびI/Oコンポーネントに別個の電源電圧を差し向ける、電力配送システムを提供する。
【解決手段】CPUダイおよび該CPUダイに接合された電圧調整器ダイを三次元実装レイアウトして、各電圧調整器モジュール（VRM）が、CPUダイ内の各コンポーネントに調整された電圧を供給する。 （もっと読む）

【課題】スカラータスク及び並列タスクの双方においてうまく動作するマイクロプロセッサを提供する。
【解決手段】マルチコアプロセッサの構成を変更するための方法で、スロットルモジュールが、現在実行されているプログラムに存在する並列性の量を求めることができ、さまざまなコアにおけるそのプログラムのスレッドの実行を変更することができる。並列性の量が多い場合には、少ない電力を消費するように構成されたコアで多くの量のスレッドを実行するようにプロセッサを構成することができる。並列性の量が低い場合には、より大きなスカラー性能を得るように構成されたコアで少ない量のスレッドを実行するようにプロセッサを構成することができる。 （もっと読む）

【課題】同一チップ上に複数のマルチプロセッサを含む場合、異なるアーキテクチャごとに独立したバスと外部バスI/Fを持つことで、高性能のマルチプロセッサを得ることを目的とする。
【解決手段】本発明におけるマルチプロセッサ装置は、例えばCPU1〜8、SIMD型超並列プロセッサ31，32、DSP41，42のようにアーキテクチャの異なる第1，第2のプロセッサ群を含む複数のプロセッサと、第1のプロセッサ群が接続されているCPU10バスである第1のバスと、第2のプロセッサ群が接続されて第1のバスとは独立した内部周辺バス14である第2のバスと、第1のバスが接続されている第1の外部バスI/Fと、第2のバスが接続されている第2の外部バスI/Fとを一の半導体チップ上に備える。 （もっと読む）

【課題】追加の高電圧回路の不便なしに高電圧集積回路の端子に機能性を追加する方法を開示する。
【解決手段】特典は追加の端子の犠牲なしに集積回路の試験、トリミング・パラメータ、または他の目的で代替動作モードを選択することができることである。一実施形態において、普通の低電圧回路が、通常高電圧に曝される端子の電圧をモニタリングする。簡単な電圧検出器と通常のラッチの構成により、集積回路が意図された用途にないときには試験とトリミング・モードに容易に入ることができるが、集積回路が意図された用途で動作しているときには試験とトリミング・モードに入ることが禁止される。 （もっと読む）

【課題】被監視電圧を効率的に監視でき、かつ、自由度の高いコンパレータを備えたマイクロコンピュータを提供する。
【解決手段】被監視電圧を第１の基準電圧と比較する第１のコンパレータと、被監視電圧を第２の基準電圧と比較する第２のコンパレータと、第１のコンパレータと第２のコンパレータによって並行して被監視電圧を監視し、あらかじめ設定した条件に達したときに割込み信号を発生する割込み制御回路と、を備える。さらに、第１、第２の基準電圧を設定するＤ／Ａコンバータや第１、第２のコンパレータによってセット、リセットされるフリップフロップ回路を設け、フリップフロップ回路により割込みを発生させてもよい。 （もっと読む）

【課題】Ｉ／Ｏセルを効率良く配置できる集積回路装置及び電子機器等を提供すること。
【解決手段】集積回路装置は、各Ｉ／ＯセルがＩ／Ｏ回路及びパッドで構成される複数のＩ／Ｏセルと、コア回路１０２とを含み、チップ外縁部１０１からコア回路１０２へ向かう方向を第１の方向とした場合に、複数のＩ／Ｏセルのうちの第１のＩ／Ｏセル１０の第１のＩ／Ｏ回路１１及び複数のＩ／Ｏセルのうちの第２のＩ／Ｏセル２０の第２のＩ／Ｏ回路２１は、第１の方向に沿って並んで配置され、第１の方向に直交する方向を第２の方向とした場合に、第１のＩ／Ｏセル１０の第１のパッド１２は、第１のＩ／Ｏ回路１１の第２の方向に配置される。 （もっと読む）

【課題】電子制御装置におけるタイマ回路が正常なことを短い時間で確認可能にする。
【解決手段】イグニッションスイッチ（ＩＧＳＷ）のオンにより電源が供給されて動作するマイコンと、常時電源供給されるソークタイマとを備えた車載電子制御装置にて、マイコンは、ＩＧＳＷのオンにより起動すると、ソークタイマ異常検出処理を一定時間毎に実行する。その処理では、初回の実行時に、ソークタイマを起動し（Ｓ３２０）、ソークタイマのカウント値であるタイマ値が１つ変化する時間（１カウント時間）を計測するためのカウンタＣＴ１をクリアする（Ｓ３３０）。そして、毎回、カウンタＣＴ１をインクリメントし（Ｓ３５０）、タイマ値が変化したと判定すると（Ｓ３７０：ＹＥＳ）、その時点でのカウンタＣＴ１の値により、ソークタイマの正常／異常を判定する（Ｓ３８０〜Ｓ３９５）。よって、ソークタイマが正常なことをほぼ１カウント時間で確認できる。 （もっと読む）

【課題】動作余裕度が非常に狭い場合でも、検出信号を確実に出力できる電圧低下検出回路を提供する。
【解決手段】電圧低下検出回路２１を、ピークホールド回路２２と、コンパレータ２３とで構成したので、リセット信号を出力するか否かの比較基準が常に電源電圧ＶＤＤのピークレベルとなるから、電源を供給する側の個体差が問題とならず、個体差のばらつきを吸収するためのマージンが不要となる。 （もっと読む）

【課題】
半導体チップ全体に波及する物理的故障の影響を防ぎ、オンチップ冗長化システムの信頼性を高める。
【解決手段】
オンチップ冗長化システムの出力を比較照合する比較照合回路を前記オンチップ冗長化システムとは異なる別の半導体チップに実装する。
別の半導体チップは、望ましくは前記比較照合機能をチップ内で冗長化したシステムオンチップ冗長化システムに電力を供給する電源回路、出力回路を駆動するドライバ回路等と同一の半導体チップに実装する。
【効果】
オンチップ冗長化システムで発生した故障が比較照合回路に波及することを防止する。 （もっと読む）

【課題】マイクロプロセッサの動作スピードを適切に制御することで低消費電力化を可能とする。
【解決手段】プログラムを実行するマイクロプロセッサの動作スピードを制御する方法であって、デッドラインが指定された命令コードであるデッドライン命令コードの実行前に、あらかじめ指定された複数の各タイミングでプログラムの実行状態を観測し、あらかじめ定めた複数の実行状態の各々に対しデッドライン命令コードの実行完了までの残りの計算量を予測した計算量予測データを準備し、観測された実行状態に基づき計算量予測データから残りの予測計算量を取得し、デッドライン命令コードのデッドラインまでの残り時間を計算し、残りの予測計算量を残り時間で処理するために必要な、マイクロプロセッサの最低動作スピードを計算し 最低動作スピード以上で動作するように前記マイクロプロセッサを制御する。 （もっと読む）

【課題】クロックサイクルに同期する回路による電力消費状態の相違に起因する電源電圧の変動を容易に抑制する。
【解決手段】クロックサイクルに同期動作しアクセスを要求することができる第１回路（２）がアクセス要求に対する応答を待っているとき、電流消費動作を行う電流消費回路（２０）を採用する。前記電流消費回路は第１回路に指示された動作の休止期間における消費電流量の低下を抑制するために前記クロックサイクル毎に電流消費動作を行い、電流消費動作を行う複数個の電流消費ユニット（２１）を有する。前記第１回路の動作休止期間に、電流消費動作を行う前記電流消費ユニットの数は可変化能にされる。電流消費回路による消費電流量は動作選択される電流消費ユニットの数によって設定されるから、予めその電流量を見積もることは難しい場合にも容易に対応することができる。 （もっと読む）

【課題】半導体装置の電力消費量に関し制約がある用途にて、電力消費量の監視を簡単な手段で実現する。
【解決手段】集積回路のジャンクション温度をはかることによりチップの消費電力量を推定する。高温部（プロセッサのコア部等）、および低温部（ヒートシンク等に近い部分）の温度を集積回路に内蔵させた複数のセンサー回路で測定し、温度差を求め、予め求められている熱抵抗値等から演算処理し、チップにおける消費電力を推定する。 （もっと読む）

【課題】正常な電圧印加をノイズとして検出しないようにしつつ、電源ラインにノイズが供給されたことを検出できるようにする。
【解決手段】マイコン８にて分圧回路１０の電位Ｖ１と平滑化回路９の電位Ｖ２の大小を比較し、分圧回路１０の電位Ｖ１が平滑化回路９の電位Ｖ２よりも大きいときには、モータ１６の駆動を許可し、平滑化回路９の電位Ｖ２が分圧回路１０の電位Ｖ１よりも大きくなると、モータ１６の駆動を禁止する。これにより、万一バッテリ３が外れた場合に、モータ１６の動作による電源電圧の低下を防止できる。また、パルス波とされる発電電圧がＥＣＵ１に印加されたときに、平滑化回路９の電位Ｖ２が瞬間的に増加してしまうのではなく、徐々に増加する。このため、クランキング時のように、電源ライン４にパルス状の電圧が一定期間もしくは一定回数印加される状況になっても、それを排除して電源ノイズを検出できる。 （もっと読む）

【課題】同一チップ上に複数のマルチプロセッサを含む場合、異なるアーキテクチャごとに独立したバスと外部バスI/Fを持つことで、高性能のマルチプロセッサを得ることを目的とする。
【解決手段】本発明におけるマルチプロセッサ装置は、例えばCPU1〜8、SIMD型超並列プロセッサ31，32、DSP41，42のようにアーキテクチャの異なる第1，第2のプロセッサ群を含む複数のプロセッサと、第1のプロセッサ群が接続されているCPU10バスである第1のバスと、第2のプロセッサ群が接続されて第1のバスとは独立した内部周辺バス14である第2のバスと、第1のバスが接続されている第1の外部バスI/Fと、第2のバスが接続されている第2の外部バスI/Fとを一の半導体チップ上に備える。 （もっと読む）

【課題】ランダムアクセスによってリード・ライト可能な不揮発性記憶装置を、プログラム／データ兼用のメモリとして搭載した場合のセキュリティの向上を図る。
【解決手段】予め設定されたプログラムに基づく演算処理を可能とするＣＰＵ（１０３）と、このＣＰＵによるランダムアクセスによってリード・ライト可能な不揮発性記憶装置（１０１）とを含んで成るマイクロコンピュータ（１００）において、上記不揮発性記憶装置には、記憶領域の一部に不揮発保持が無効とされる領域を設ける。この領域を、秘密を保持すべきデータの格納用とすることにより、秘密を保持すべきデータが上記不揮発性記憶装置に不揮発保持されることが回避されるので、セキュリティの向上が達成される。 （もっと読む）

【課題】本発明は、２種類以上の電源を使用する多電源マイコンシステムにおいて、低電位電源出力の低下時にもＩ／Ｏポート出力端子の出力を安定化させることができるようにする。
【解決手段】たとえば、低電位電源端子１１と接地電位電源端子１３との間にはＣＰＵ２０が接続され、低電位電源端子１１を介して、所定の低電位電源出力（ＶＤＤＬ）が供給される。この低電位電源出力の低下が低電位電源＆テストモード検出回路２３により検出されると、その検出出力（ＣＬＲＶ）にしたがって、レベルシフタ回路２４が制御される。これにより、ＣＰＵ２０からの出力が供給される周辺ＰＯＲＴ回路２５の出力レベルが、低電位電源出力の低下前の状態を維持するように制御される。 （もっと読む）

【課題】低消費電力化と高速化が可能なマイクロプロセッサを提供することにある。
【解決手段】各演算回路を操作する命令を先行検出する検出手段と、この検出手段により検出された命令に対応した演算回路を１つ以上演算実行に先立って活性化し、演算終了後に、活性化された演算回路を不活性化する手段とを有し、ｎ個（ｎ≧２）の命令を同時に読み出してデコードし、ｎ個の演算回路を用いて同時に演算を実行するマイクロプロセッサ。 （もっと読む）

【課題】不良の演算ブロックにおけるリーク電流を防止する。
【解決手段】本発明の例に関わる演算処理装置は、同一機能を持つ複数の演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３と、複数の演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３の各々に独立に設けられる電源線と、複数の演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３のうち正常に動作しない演算ブロックＰＥ０を除く演算ブロックＰＥ１，ＰＥ２，ＰＥ３上に配置され、これら演算ブロックＰＥ１，ＰＥ２，ＰＥ３の各々に独立に設けられる電源端子１２とを備える。 （もっと読む）

中央処理装置（CPU）が開示される。このCPUは、CPUダイおよび該CPUダイに接合された電圧調整器ダイを三次元実装レイアウトにおいて含む。 （もっと読む）

【解決手段】 一つの集積回路デバイスの電力削減についての一つの取組み法。一つの集積回路デバイスに結び付く一つの動作強度が、一つの第一動作強度から一つの第二動作強度へ一つの変化をするのが検知されるのに応答して、前記第二動作強度に基づき前記集積回路デバイスに結び付く一つの供給電圧及び一つのボディバイアスを調整して、電力消費を削減する。一つの様態において、前記供給電圧及びボディバイアスは、前記集積回路デバイスに対し一つの実質的に定常な動作周波数を維持するように調整される。
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