バス制御用論理回路
【課題】 半導体ＢＵ−６１５５３，ＢＵ−６１５８０の何れが選択されても同一基板上でＣＰＵがこれらを制御できるバス制御用論理回路を提供する。
【解決手段】 バス制御用論理回路がＢＵＳ#ＣＳ信号と、ＡＤＤＲＥＳＳ信号と、ＲＥＡＤＹ信号と、ＶＲＡＭ#ＳＥＬ信号とから選択使用されるバス制御半導体ＢＵ−６１５５３またはＢＵ−６１５８０のためのＲＥＡＤＹ信号をバスセレクタ６５から出力することにより、ＣＰＵの外部バスサイクルに関し、対応が異なる２種類のバス制御用半導体ＢＵ−６１５５３と半導体ＢＵ−６１５８０のいずれをも自由に選択使用することができる。
【解決手段】 バス制御用論理回路がＢＵＳ#ＣＳ信号と、ＡＤＤＲＥＳＳ信号と、ＲＥＡＤＹ信号と、ＶＲＡＭ#ＳＥＬ信号とから選択使用されるバス制御半導体ＢＵ−６１５５３またはＢＵ−６１５８０のためのＲＥＡＤＹ信号をバスセレクタ６５から出力することにより、ＣＰＵの外部バスサイクルに関し、対応が異なる２種類のバス制御用半導体ＢＵ−６１５５３と半導体ＢＵ−６１５８０のいずれをも自由に選択使用することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バス制御用論理回路に関し、特に、ＣＤＵに搭載されたＣＰＵの外部バスサイクルに関し、対応が異なる２種類のバス制御用半導体の何れかを選択し、いずれを選択しても共通に使用することを可能にさせるバス制御用論理回路
に関する。
【背景技術】
【０００２】
ＣＤＵ（Control Display Unit）は、航空機の飛行制御に係わるフライト・マネジメント・システムに用いられている。このＣＤＵには、従来、ＣＰＵ１０として８０Ｃ１８６ＸＬと、ゲートアレイ２０と、バス制御用の半導体３０としてＢＵ−６１５５３と、ＶＲＡＭ４０とが図２に示されるような構成で用いられている。この場合に、バス制御用半導体３０からのＲＥＡＤＹ信号とＶＲＡＭ４０からのＢＵＳＹ信号とを組み合わせて外部バスサイクルに対応していた。近時、種々の事情から半導体ＢＵ−６１５５３と類似した機能を有する半導体ＢＵ−６１５８０を半導体ＢＵ−６１５５３の代わりに使用しなければならない状況が生じている。なお、ＣＤＵにおけるモニタ装置の技術が下記の特許文献１に開示されている。
【特許文献１】特開２００２−２８７７２５号公報 （第３頁、第１図、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、種々の事情から半導体ＢＵ−６１５５３と半導体ＢＵ−６１５８０との何れかを事情に合わせて適宜に使用しなければならない。しかし、半導体ＢＵ−６１５８０のＲＥＡＤＹ信号は、図３に示すように、ＣＰＵの外部バスサイクルに対応していないためにＣＰＵは、ＢＵＳサイクルの終了を認識することができず、ＣＰＵが動作しなくなってしまうという問題がある。
【０００４】
本発明は上述した問題点を解決するためになされたものであり、半導体ＢＵ−６１５５３と半導体ＢＵ−６１５８０との何れが選択されても同一基板上でＣＰＵが問題なくこれらを制御することができるようにするバス制御用論理回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述した課題を解決するため、本発明に係るバス制御用論理回路は、ＣＤＵに搭載されたＣＰＵの外部バスサイクルに関し、対応が異なる２種類のバス制御用半導体の何れかを選択し、いずれを選択しても共通に使用することを可能にさせるバス制御用論理回路であって、ＢＵＳ#ＣＳ信号と、ＡＤＤＲＥＳＳ信号と、ＲＥＡＤＹ信号と、ＶＲＡＭ#ＳＥＬ信号とから、選択使用されるバス制御半導体のためのＲＥＡＤＹ信号を生成する。
【発明の効果】
【０００６】
以上に詳述したように本発明によれば、バス制御用論理回路がＢＵＳ#ＣＳ信号と、ＡＤＤＲＥＳＳ信号と、ＲＥＡＤＹ信号と、ＶＲＡＭ#ＳＥＬ信号とから、選択使用されるバス制御半導体のためのＲＥＡＤＹ信号を生成することにより、ＣＰＵの外部バスサイクルに関し、対応が異なる２種類のバス制御用半導体、例えば、半導体ＢＵ−６１５５３と半導体ＢＵ−６１５８０のいずれをも自由に選択使用することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施の形態について図面を参照しつつ説明する。図１（Ａ）は、この発明のバス制御用論理回路の実施の形態の前半部分を示す回路図、図１（Ｂ）は、図１（Ａ）で示される前半部分に後続する後半部分を示す回路図である。この場合、図１（Ａ）の信号ＳＥＬ１，ＳＥＬ２は、図１（Ｂ）の信号ＳＥＬ１，ＳＥＬ２となっている。また、図１（Ａ）および図１（Ｂ）で示されるバス制御用論理回路の上位にはＣＰＵ（８０Ｃ１８６ＸＬ）が、下位にはバス制御用半導体（ＢＵ−６１５５３またはＢＵ−６１５８０＝以降、ＢＵＳとも呼ぶ）が配置されるものとする。
【０００８】
図１のバス制御用論理回路の前半部分を示す図１（Ａ）において、それぞれのＢＵＳに対するＢＵＳ#ＣＳの否定をインバータ５１，５２で生成する。メモリマップからＢＵＳをアクセスするアドレスビットと、インバータ５１，５２の出力とによりデコーダ５５，５６によりアドレスデコードを行い、信号ＳＥＬ１，ＳＥＬ２を生成する。図１（Ｂ）において、ＢＵＳからのＲＥＡＤＹを一方ではバス制御用半導体ＢＵ−６１５５３ＢＵＳのＲＥＡＤＹ信号としてセレクタ６５に直接に与え、他方ではインバータ６０に与える。
【０００９】
図１（Ｂ）においては、インバータ６０の出力は、トライステート６１，６２，６３に入力される。トライステート６１，６２，６３は、制御端子に信号ＳＥＬ１，ＳＥＬ２，ＶＲＡＭ#ＳＥＬがそれぞれ与えられ、出力をバス制御用半導体ＢＵ−６１５８０のＲＥＡＤＹ信号としてバスセレクタ６５に出力する。バスセレクタ６５は、バス制御用半導体ＢＵ−６１５５３ＢＵＳのＲＥＡＤＹ信号、または、バス制御用半導体ＢＵ−６１５８０のＲＥＡＤＹ信号を、選択使用されているバス制御用半導体に対応したＲＥＡＤＹ信号として出力する。
【図面の簡単な説明】
【００１０】
【図１】（Ａ）は、この発明のバス制御用論理回路の実施の形態の前半部分を示す回路図である。
【００１１】
（Ｂ）は、（Ａ）で示される前半部分に後続する後半部分を示す回路図である。
【図２】従来のバス制御用半導体であるＢＵ−６１５５３が使用される状態を示しているブロック図である。
【図３】ＣＰＵの外部バスサイクルと、従来のバス制御用半導体ＢＵ−６１５５３のＲＥＡＤＹ信号との関係を示すタイムチャートである。
【符号の説明】
【００１２】
５１，５２，６０ インバータ、５５，５６ デコーダ、６１，６２，６３ トライステート、６５ バスセレクタ。
【技術分野】
【０００１】
本発明は、バス制御用論理回路に関し、特に、ＣＤＵに搭載されたＣＰＵの外部バスサイクルに関し、対応が異なる２種類のバス制御用半導体の何れかを選択し、いずれを選択しても共通に使用することを可能にさせるバス制御用論理回路
に関する。
【背景技術】
【０００２】
ＣＤＵ（Control Display Unit）は、航空機の飛行制御に係わるフライト・マネジメント・システムに用いられている。このＣＤＵには、従来、ＣＰＵ１０として８０Ｃ１８６ＸＬと、ゲートアレイ２０と、バス制御用の半導体３０としてＢＵ−６１５５３と、ＶＲＡＭ４０とが図２に示されるような構成で用いられている。この場合に、バス制御用半導体３０からのＲＥＡＤＹ信号とＶＲＡＭ４０からのＢＵＳＹ信号とを組み合わせて外部バスサイクルに対応していた。近時、種々の事情から半導体ＢＵ−６１５５３と類似した機能を有する半導体ＢＵ−６１５８０を半導体ＢＵ−６１５５３の代わりに使用しなければならない状況が生じている。なお、ＣＤＵにおけるモニタ装置の技術が下記の特許文献１に開示されている。
【特許文献１】特開２００２−２８７７２５号公報 （第３頁、第１図、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、種々の事情から半導体ＢＵ−６１５５３と半導体ＢＵ−６１５８０との何れかを事情に合わせて適宜に使用しなければならない。しかし、半導体ＢＵ−６１５８０のＲＥＡＤＹ信号は、図３に示すように、ＣＰＵの外部バスサイクルに対応していないためにＣＰＵは、ＢＵＳサイクルの終了を認識することができず、ＣＰＵが動作しなくなってしまうという問題がある。
【０００４】
本発明は上述した問題点を解決するためになされたものであり、半導体ＢＵ−６１５５３と半導体ＢＵ−６１５８０との何れが選択されても同一基板上でＣＰＵが問題なくこれらを制御することができるようにするバス制御用論理回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述した課題を解決するため、本発明に係るバス制御用論理回路は、ＣＤＵに搭載されたＣＰＵの外部バスサイクルに関し、対応が異なる２種類のバス制御用半導体の何れかを選択し、いずれを選択しても共通に使用することを可能にさせるバス制御用論理回路であって、ＢＵＳ#ＣＳ信号と、ＡＤＤＲＥＳＳ信号と、ＲＥＡＤＹ信号と、ＶＲＡＭ#ＳＥＬ信号とから、選択使用されるバス制御半導体のためのＲＥＡＤＹ信号を生成する。
【発明の効果】
【０００６】
以上に詳述したように本発明によれば、バス制御用論理回路がＢＵＳ#ＣＳ信号と、ＡＤＤＲＥＳＳ信号と、ＲＥＡＤＹ信号と、ＶＲＡＭ#ＳＥＬ信号とから、選択使用されるバス制御半導体のためのＲＥＡＤＹ信号を生成することにより、ＣＰＵの外部バスサイクルに関し、対応が異なる２種類のバス制御用半導体、例えば、半導体ＢＵ−６１５５３と半導体ＢＵ−６１５８０のいずれをも自由に選択使用することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施の形態について図面を参照しつつ説明する。図１（Ａ）は、この発明のバス制御用論理回路の実施の形態の前半部分を示す回路図、図１（Ｂ）は、図１（Ａ）で示される前半部分に後続する後半部分を示す回路図である。この場合、図１（Ａ）の信号ＳＥＬ１，ＳＥＬ２は、図１（Ｂ）の信号ＳＥＬ１，ＳＥＬ２となっている。また、図１（Ａ）および図１（Ｂ）で示されるバス制御用論理回路の上位にはＣＰＵ（８０Ｃ１８６ＸＬ）が、下位にはバス制御用半導体（ＢＵ−６１５５３またはＢＵ−６１５８０＝以降、ＢＵＳとも呼ぶ）が配置されるものとする。
【０００８】
図１のバス制御用論理回路の前半部分を示す図１（Ａ）において、それぞれのＢＵＳに対するＢＵＳ#ＣＳの否定をインバータ５１，５２で生成する。メモリマップからＢＵＳをアクセスするアドレスビットと、インバータ５１，５２の出力とによりデコーダ５５，５６によりアドレスデコードを行い、信号ＳＥＬ１，ＳＥＬ２を生成する。図１（Ｂ）において、ＢＵＳからのＲＥＡＤＹを一方ではバス制御用半導体ＢＵ−６１５５３ＢＵＳのＲＥＡＤＹ信号としてセレクタ６５に直接に与え、他方ではインバータ６０に与える。
【０００９】
図１（Ｂ）においては、インバータ６０の出力は、トライステート６１，６２，６３に入力される。トライステート６１，６２，６３は、制御端子に信号ＳＥＬ１，ＳＥＬ２，ＶＲＡＭ#ＳＥＬがそれぞれ与えられ、出力をバス制御用半導体ＢＵ−６１５８０のＲＥＡＤＹ信号としてバスセレクタ６５に出力する。バスセレクタ６５は、バス制御用半導体ＢＵ−６１５５３ＢＵＳのＲＥＡＤＹ信号、または、バス制御用半導体ＢＵ−６１５８０のＲＥＡＤＹ信号を、選択使用されているバス制御用半導体に対応したＲＥＡＤＹ信号として出力する。
【図面の簡単な説明】
【００１０】
【図１】（Ａ）は、この発明のバス制御用論理回路の実施の形態の前半部分を示す回路図である。
【００１１】
（Ｂ）は、（Ａ）で示される前半部分に後続する後半部分を示す回路図である。
【図２】従来のバス制御用半導体であるＢＵ−６１５５３が使用される状態を示しているブロック図である。
【図３】ＣＰＵの外部バスサイクルと、従来のバス制御用半導体ＢＵ−６１５５３のＲＥＡＤＹ信号との関係を示すタイムチャートである。
【符号の説明】
【００１２】
５１，５２，６０ インバータ、５５，５６ デコーダ、６１，６２，６３ トライステート、６５ バスセレクタ。
【特許請求の範囲】
【請求項１】
ＣＤＵに搭載されたＣＰＵの外部バスサイクルに関し、対応が異なる２種類のバス制御用半導体の何れかを選択し、いずれを選択しても共通に使用することを可能にさせるバス制御用論理回路であって、
ＢＵＳ#ＣＳ信号と、ＡＤＤＲＥＳＳ信号と、ＲＥＡＤＹ信号と、ＶＲＡＭ#ＳＥＬ信号とから、選択使用されるバス制御半導体のためのＲＥＡＤＹ信号を生成するバス制御用論理回路。
【請求項１】
ＣＤＵに搭載されたＣＰＵの外部バスサイクルに関し、対応が異なる２種類のバス制御用半導体の何れかを選択し、いずれを選択しても共通に使用することを可能にさせるバス制御用論理回路であって、
ＢＵＳ#ＣＳ信号と、ＡＤＤＲＥＳＳ信号と、ＲＥＡＤＹ信号と、ＶＲＡＭ#ＳＥＬ信号とから、選択使用されるバス制御半導体のためのＲＥＡＤＹ信号を生成するバス制御用論理回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００６−１１８０２（Ｐ２００６−１１８０２Ａ）
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願番号】特願２００４−１８７７６１（Ｐ２００４−１８７７６１）
【出願日】平成１６年６月２５日（２００４．６．２５）
【出願人】（０００００１１２２）株式会社日立国際電気 (5,007)
【Ｆターム（参考）】
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願日】平成１６年６月２５日（２００４．６．２５）
【出願人】（０００００１１２２）株式会社日立国際電気 (5,007)
【Ｆターム（参考）】
[ Back to top ]