パラレル−シリアル変換器及びパラレルデータ出力器
【課題】パラレル−シリアル変換器において、データ信号をラッチするフリップフリップ(FF)に供給されるクロック信号の位相ずれを調整する。
【解決手段】FF1−1〜1−5によるデータ信号D0,D1を選択回路2で選択出力したデータ信号D[0+1]をFF4によりラッチ出力するパラレル−シリアル変換器において、レプリカのデータ信号repIN0,repIN1を選択回路10で選択出力したデータ信号repDをラッチしたFF11によるデータ信号repOUTに基づき位相ずれ検出回路12,13が生成する位相調整指示値信号に従い、分周回路3による分周クロック信号の位相を調整してクロック信号divCLKを発生する任意位相生成回路15を備えると共に、クロック信号ffCLKとrepCLKとを位相比較し、クロック信号repCLKを移相させる位相設定回路16,17を備える。
【解決手段】FF1−1〜1−5によるデータ信号D0,D1を選択回路2で選択出力したデータ信号D[0+1]をFF4によりラッチ出力するパラレル−シリアル変換器において、レプリカのデータ信号repIN0,repIN1を選択回路10で選択出力したデータ信号repDをラッチしたFF11によるデータ信号repOUTに基づき位相ずれ検出回路12,13が生成する位相調整指示値信号に従い、分周回路3による分周クロック信号の位相を調整してクロック信号divCLKを発生する任意位相生成回路15を備えると共に、クロック信号ffCLKとrepCLKとを位相比較し、クロック信号repCLKを移相させる位相設定回路16,17を備える。
【発明の詳細な説明】
【技術分野】
【0001】
電気信号のパルス操作、特に、パルスの位相制御に関する技術が以下に開示される。
【背景技術】
【0002】
光ファイバを用いた光通信ネットワークは、通信データの大容量化に従って、データレートの高速化が進んでいる。光通信ネットワークにおいて通信される、例えば10Gb/sを超えるような高速データをのせた光信号は、当該データを含んだ電気信号による光変調器の駆動によって、生成される。一例としてマッハツェンダ(Mach-Zehnder)型の構成を有する光変調器を駆動するための電気信号であるデータ信号は、複数のパラレルデータ信号をパラレル−シリアル変換して1つのシリアルデータ信号とすることにより、生成される。このパラレル−シリアル変換器について図6に示すと共にタイミングチャートを図7に示す。図6に示す回路は、例えば非特許文献1に開示されている。
【0003】
図6のパラレル−シリアル変換器は、パラレル入力される2つの入力データ信号IN0,IN1をシリアル変換して1つとし、データレートが2倍の出力データ信号OUTを生成する回路である。
【0004】
一方の入力データ信号IN0は縦列接続された3つのフリップフロップ1−1,1−2,1−3に順次ラッチされ、一方の選択データ信号D0として選択回路(Selector)2に入力される。他方の入力データ信号IN1は縦列接続された2つのフリップフロップ1−4,1−5に順次ラッチされ、他方の選択データ信号D1として選択回路2に入力される。ラッチ回路である各フリップフロップ1−1〜1−5は、出力データ信号OUTのデータレートに対応する周波数のクロック信号CLKを分周回路3により1/2の周波数に分周した分周クロック信号divCLKに従って動作し、フリップフロップ1−2,1−5は分周クロック信号divCLKの立ち上がりエッジに応じて、また、フリップフロップ1−1,1−3,1−4は分周クロック信号divCLKの立ち下がりエッジに応じて、セットアップとホールドを実行する。
【0005】
したがって、入力データ信号IN0,IN1は、分周クロック信号divCLKの立り下がりエッジに応じてフリップフロップ1−1,1−4に取り込まれ、分周クロック信号divCLKの半周期で順に次のフリップフロップ1−2,1−3,1−5へ送られていき、3つのフリップフロップ1−1,1−2,1−3を経て出力される選択データ信号D0と、2つのフリップフロップ1−4,1−5を経て出力される選択データ信号D1とは、位相が互いに180°異なる信号となって選択回路2に入力される。このように、入力回路を構成するフリップフロップ1−1〜1−5によって、選択回路2に対する選択データ信号D0,D1の入力タイミングが調整される。
【0006】
選択回路2には、分周クロック信号divCLKがスイッチングクロックとして供給されている。選択回路2は、分周クロック信号divCLKに従いスイッチング動作し、選択データ信号D0と選択データ信号D1とを交互に選択することによりシリアル変換し、変換データ信号D[0+1]を出力する。選択回路2は、分周クロック信号divCLKの立ち上がりエッジに応じて選択データ信号D0を選択し、分周クロック信号divCLKの立ち下がりエッジに応じて選択データ信号D1を選択する。したがって、選択回路2から出力される変換データ信号D[0+1]は、分周前のクロック信号CLKに対応する周波数をもつシリアルデータ信号として出力される。
【0007】
変換データ信号D[0+1]は、クロック信号CLKと同周期の出力クロック信号ffCLKに従いラッチ動作するフリップフロップ4にラッチされ、該フロップフロップ4から出力データ信号OUTが出力される。出力回路であるフリップフロップ4は、出力クロック信号ffCLKの立ち上がりエッジに応じてセットアップとホールドを実行する。
【0008】
図7のタイミングチャートに示すように、選択回路2から出力される変換データ信号D[0+1]は、分周クロック信号divCLKの1パルス幅で交互に選択データ信号D0と選択データ信号D1とが入れ替わるデータ信号となる。そして、分周クロック信号divCLKの2倍の周波数をもつ出力クロック信号ffCLKの立ち上がりエッジが、分周クロック信号divCLKの各パルス中央に位置するように、クロック信号CLKに基づいて生成される各クロック信号ffCLK,divCLKの位相は設計される。したがって、フリップフロップ4は、変換データ信号D[0+1]の最適点(パルス中央)で正確にデータをラッチし、正常な出力データ信号OUTが出力され得る。
【0009】
しかしながら、分周回路3から出力される分周クロック信号divCLKが、多数の素子へ供給されるためにバッファBUFを経ることや、出力クロック信号ffCLKの配線長と分周クロック信号divCLKの配線長との違いに起因した配線容量の差などに起因して、分周クロック信号divCLKと出力クロック信号ffCLKとの間には、設計に対する位相の誤差、すなわち位相ずれが生じ得る。
【0010】
変換データ信号D[0+1]を出力するための分周クロック信号divCLKに対し、フリップフロップ4に提供される出力クロック信号ffCLKが位相ずれを起こすと、正確なデータが出力されなくなる。これについて、図8を参照して説明する。図8には、変換データ信号D[0+1]の波形と出力クロック信号ffCLKの波形とを示してあり、図8Aが正常時、図8Bが位相ずれ時のタイミングチャートである。
【0011】
変換データ信号D[0+1]は、分周クロック信号divCLKの半周期のパルス幅に該当する周期で出力されるので、当該パルス幅に応じた所定のマージン(許容範囲)内に出力クロック信号ffCLKの立ち上がりエッジが入っていれば、正常データがフリップフロップ4にラッチされる(図8A)。しかし、上記の原因で分周クロック信号divCLKと出力クロック信号ffCLKとの間に位相ずれが生じ、この位相ずれによって、出力クロック信号ffCLKの立ち上がりエッジがマージンを外れると、異常なデータがフリップフロップ4にラッチされることになる(図8B)。
【0012】
前述のデータレートの高速化に伴いクロック信号CLKが高速化し、クロック信号CLKを基に生成される分周クロック信号divCLK及び出力クロック信号ffCLKのパルス幅が短くなると、図8に示すマージンは小さくなるので、各クロック信号の回路入力タイミングを高精度に設定する必要がある。そこで、レプリカ(replica)回路を設けることにより位相ずれの解消を図る技術が、例えば非特許文献2で提示されている。このレプリカ回路を設けたパラレル−シリアル変換器について、図9に示す。
【0013】
図9のパラレル−シリアル変換器において、入力データ信号IN0,IN1をパラレル−シリアル変換して出力データ信号OUTを生成するための変換回路、すなわち、入力回路のフリップフロップ1−1〜1−5、選択回路2、分周回路3、及び出力回路のフリップフロップ4は、図6に示すパラレル−シリアル変換器と同じである。また、クロック信号CLK、分周クロック信号divCLK、及び出力クロック信号ffCLKも図6と同じである。
【0014】
レプリカ回路は、分周クロック信号divCLKに従ってレプリカ入力データ信号repIN0,repIN1を選択する選択回路(レプリカ選択回路)10と、レプリカクロック信号repCLKに従って、選択回路10によりシリアル変換されて出力されるレプリカ変換データ信号repDをラッチするレプリカ出力回路のフリップフロップ11と、を備えている。選択回路10は、選択回路2と同構造であり、選択回路2に提供される分周クロック信号divCLKと同じ信号がスイッチングクロックとして提供される。また、フリップフロップ11は、フリップフロップ4と同構造であり、フリップフロップ11に提供されるレプリカクロック信号repCLKは、フリップフロップ4に提供される出力クロック信号ffCLKと同じく、クロック信号CLKと同周期の信号である。ただし、フリップフロップ11は、レプリカクロック信号repCLKの立ち下がりエッジに応じてセットアップとホールドを実行する。このように、選択回路10及びフリップフロップ11は、選択回路2及びフリップフロップ4のレプリカ(複製)である。
【0015】
レプリカ回路において、フリップフロップ11から出力されるレプリカ出力データ信号repOUTは、分周回路3から出力されるラッチクロック信号latCLKに従ってラッチされ、このラッチ値を利用して、分周回路3から発生される分周後のクロック信号の位相が調整される。
【0016】
フリップフロップ11から出力されたレプリカ出力データ信号repOUTは、ラッチ回路として設けられたフリップフロップ12へ取り込まれる。フリップフロップ12は、クロック信号CLKの1/2の周波数に分周されて分周回路3から出力されるラッチクロック信号latCLKに従いラッチ動作し、ラッチクロック信号latCLKの立ち上がりエッジに応じてセットアップとホールドを実行する。このフリップフロップ12にラッチされたデータが、カウンタ13(非特許文献2のFigure 21.2.3、U/D counter参照)に提供される。カウンタ13は、分周回路3によるラッチクロック信号latCLKに同期して、フリップフロップ12の出力値に従いカウントアップ又はカウントダウンを実行する。例えば、ラッチクロック信号latCLKの立ち上がりエッジに応じて、この時のフリップフロップ12の出力値が“1”(ハイレベル)ならカウント値を+1加算し、当該出力値が“0”(ロウレベル)ならカウント値を−1減算する。これら、ラッチ回路であるフリップフロップ12及びカウンタ13により、レプリカ出力データ信号repOUTに基づいて位相調整指示値信号を生成する、位相ずれ検出回路が構成される。
【0017】
位相調整指示値信号としてカウンタ13から出力されるカウント値は、デコーダ14において随時デコードされ、適切なコード(例えばサーモメータコード)に変換される。そして、当該コードに基づいて任意位相生成回路15が、分周回路3から出力される分周後のクロック信号の位相を調整して(非特許文献2のFigure 21.2.3、PI:Phase Interpolator参照)、分周クロック信号divCLKを発生する。位相補間回路である任意位相生成回路15は、例えば、分周回路3から出力される分周後のクロック信号と同じ周期をもち且つ互いに位相が90°ずつ異なる多相分周クロック信号を、デコーダ14から提供されるコードに応じ重み付して重ね合わせることにより、位相の調整された分周クロック信号divCLKを出力する。
【0018】
図10は、図9のパラレル−シリアル変換器のタイミングチャートを示す。
レプリカ入力データ信号repIN0,repIN1は、一方が“0”で他方が“1”に固定されたデータ信号として入力される。したがって、選択回路10から出力されるレプリカ変換データ信号repDは、分周クロック信号divCLKの半周期で“0”と“1”に遷移する。フリップフロップ11は、分周クロック信号divCLKの2倍の周波数をもつレプリカクロック信号repCLKの立ち下がりエッジに応じてラッチ動作するので、レプリカ変換データ信号repDの遷移時期でラッチを実行し、レプリカ出力データ信号repOUTを発生する。したがって、フリップフロップ11にラッチされ出力されるレプリカ出力データ信号repOUTは、“0”と“1”とがランダムに現れることになる。すなわち、フリップフロップ11のラッチタイミングに対するレプリカ変換データ信号repDの遷移タイミングの微変動、当該ラッチタイミングにおけるレプリカ変換データ信号repDの信号レベルの微変動に影響されて、レプリカ出力データ信号repOUTは予測可能なパターンでは現れず、“0”と“1”が略同確率で出現する。
【0019】
レプリカ出力データ信号repOUTをラッチするフリップフロップ12は、分周回路3から出力されるラッチクロック信号latCLKに従って動作する。ラッチクロック信号latCLKは、分周回路3から出力された直後、すなわち、任意位相生成回路15及びバッファBUFを経る前の信号であり、クロック信号CLK(つまりレプリカクロック信号repCLK)に対する位相の変動は略無い。このラッチクロック信号latCLKに従うフリップフロップ12は、レプリカ出力データ信号repOUTの遷移時期から外れた適宜なタイミングでラッチを実行することができる。フリップフロップ12にラッチされるレプリカ出力データ信号repOUTは、上記のようにランダムに“0”と“1”とが現れるデータ信号なので、フリップフロップ12は、“0”又は“1”を略同確率でラッチすることになる。
【0020】
フリップフロップ12が略同確率で“0”又は“1”をラッチする結果、この値をカウントするカウンタ13におけるカウント値は、細かく上下しながらも略一定の値を維持して安定する。これに応じて、デコーダ14から出力されるデコード値も安定し、該デコード値に従い任意位相生成回路15から出力される分周クロック信号divCLKが安定する。
【0021】
図11は、上述の原因によって、分周クロック信号divCLKとレプリカクロック信号repCLK(すなわち出力クロック信号ffCLK)との間に位相ずれが生じた場合のタイミングチャートを示す。図11Aが、分周クロック信号divCLKに対してレプリカクロック信号repCLKの位相が遅れた場合、図11Bが、分周クロック信号divCLKに対してレプリカクロック信号repCLKの位相が進んだ場合をそれぞれ示す。出力クロック信号ffCLKとレプリカクロック信号repCLKとは、クロック信号CLKを用いた同じ信号と言えるので、図11A及び図11Bにはレプリカクロック信号repCLKのみ示してある。
【0022】
上記のように、レプリカクロック信号repCLKとラッチクロック信号latCLKとの間には略位相ずれが無いので、図11Aの場合、レプリカクロック信号repCLK及びラッチクロック信号latCLKに対して分周クロック信号divCLKの位相が先行してずれていると見ることができる。レプリカ変換データ信号repDは分周クロック信号divCLKによって遷移する一方、フリップフロップ11はレプリカクロック信号repCLKによってラッチ動作するので、両クロック信号divCLK,repCLKの位相がずれていると、レプリカ変換データ信号repDの遷移時期に対するフリップフロップ11のラッチタイミングにずれが生じることになる。ラッチタイミングが遷移時期から外れると、フリップフロップ11がラッチする値は、ランダムにはならず、レプリカ変換データ信号repDに従う“0”と“1”の繰り返しになるので、レプリカ出力データ信号repOUTは、レプリカクロック信号repCLKの1周期ごとに“0”と“1”を繰り返すデータ信号になる。
【0023】
レプリカクロック信号repCLKに対して略位相ずれの無いラッチクロック信号latCLKによってラッチ動作するフリップフロップ12は、ラッチクロック信号latCLKがレプリカクロック信号repCLKの2倍の周期をもつので、レプリカ出力データ信号repOUTをパルス1つ飛びで取り込むことになり、図11Aの場合、レプリカ出力データ信号repOUTの“0”の値のみラッチする。その結果、図11A中に「FF12」で示すフリップフロップ12の出力は、“0”を維持する。当該出力に従ってカウンタ13がカウント値の減算を行うので、該カウント値のデコード値に従う任意位相生成回路15は、分周クロック信号divCLKの位相を遅らせていく。そして、最終的に、各クロック信号のタイミングは、図10の最適タイミングの状態に調整される。
【0024】
図11Bの場合は、レプリカクロック信号repCLK及びラッチクロック信号latCLKに対して分周クロック信号divCLKの位相が遅延してずれていると見ることができる。この場合、レプリカ出力データ信号repOUTをパルス1つ飛びで取り込む図11Bのフリップフロップ12は、レプリカ出力データ信号repOUTの“1”の値のみラッチする。その結果、図11B中に「FF12」で示すフリップフロップ12の出力は、“1”を維持する。当該出力に従ってカウンタ13がカウント値の加算を行うので、該カウント値のデコード値に従う任意位相生成回路15は、分周クロック信号divCLKの位相を早めていく。そして、最終的に、各クロック信号のタイミングは、図10の最適タイミングの状態に調整される。
【先行技術文献】
【非特許文献】
【0025】
【非特許文献1】"Design of Integrated Circuits for Optical Communications", Behzad Razavia, International Edition 2003,(シンガポール),マグローヒル・エジュケーション(McGraw-Hill Education),2003年, pp.333-339
【非特許文献2】"A Single-40Gb/s Dual-20Gb/s Serializer IC with SFI5.2 Interface in 65nm CMOS", Kouichi Kanda, et al., ISSCC 2009 / SESSION 21 / 10Gb/s-TO-40Gb/s TRANSMITTERS AND RECEIVERS/ 21.2, 2009 IEEE International Solid-State Circuits Conference
【発明の概要】
【発明が解決しようとする課題】
【0026】
上記レプリカ回路を設けたパラレル−シリアル変換器において、データ信号のパラレル−シリアル変換を行う変換回路、すなわち、入力回路のフリップフロップ1−1〜1−5、選択回路2、及び出力回路のフリップフロップ4を用いて構成される変換回路が、複数セット設けられる場合がある。この場合、複数の変換回路は、1つのレプリカ回路によるクロック位相調整で同時に駆動される。当該パラレル−シリアル変換器を図12に示す。
【0027】
図12のパラレル−シリアル変換器で使用される各クロック信号は、図9の各クロック信号と同様である。また、選択回路10、フリップフロップ11,12、カウンタ13、デコーダ14、及び任意位相生成回路15を用いたレプリカ回路、そして、分周回路3も、図9と同じものである。
【0028】
パラレルデータ信号をシリアルデータ信号に変換する変換回路は、図12では2セット設けられている。第1のセットは、任意位相生成回路15による分周クロック信号divCLKに従って入力データ信号IN0a,IN1aをラッチする入力回路のフリップフロップ1−1a〜1−5aと、分周クロック信号divCLKに従って選択データ信号D0a,D1aを選択する選択回路2aと、出力クロック信号ffCLKに従って変換データ信号D[0+1]aをラッチし、出力データ信号OUTaを出力する出力回路のフリップフロップ4aと、を備える。また、第2のセットも同構造をもち、分周クロック信号divCLKに従って入力データ信号IN0b,IN1bをラッチする入力回路のフリップフロップ1−1b〜1−5bと、分周クロック信号divCLKに従って選択データ信号D0b,D1bを選択する選択回路2bと、出力クロック信号ffCLKに従って変換データ信号D[0+1]bをラッチし、出力データ信号OUTbを出力する出力回路のフリップフロップ4bと、を備える。
【0029】
すなわち、図12のパラレル−シリアル変換器は同じ構造の変換回路を複数セット備え、各変換回路が、分周回路3及び任意位相生成回路15による分周クロック信号divCLK、及びクロック信号CLKによる出力クロック信号ffCLKを共通に使用して駆動される。その共通の分周クロック信号divCLKが、1つのレプリカ回路によって位相調整される。
【0030】
レプリカ回路のフリップフロップ11に供給するレプリカクロック信号repCLKと、各変換回路のフリップフロップ4a,4bに供給する出力クロック信号ffCLKとは、同じクロック信号CLKを分配した信号であるが、互いに位相ずれが起きないように、配線容量の等しい等長配線により各フリップフロップ4a,4b,11へ配信されることが好ましい。しかし、図12のように、変換回路が複数セット設けられていると、レプリカ回路に対するレプリカクロック信号repCLKの配線長と変換回路に対する出力クロック信号ffCLKの配線長とを等しくすることが、ICチップでのレイアウト設計上、難しくなることがある。また、等長配線が可能であったとしても、回路の微細化が進むにつれて、各フリップフロップの入力容量の差がクロックの位相に影響するようになってきている。
【0031】
図13のタイミングチャートを参照して、レプリカクロック信号repCLKと出力クロック信号ffCLKとの位相ずれに関し説明する。
レプリカ回路は、レプリカクロック信号repCLKに対する分周クロック信号divCLKの位相を調整する回路であり、出力クロック信号ffCLKに対する分周クロック信号divCLKの位相調整を行っているものではない。すなわち、同じクロック信号CLKから発生されるレプリカクロック信号repCLKと出力クロック信号ffCLKとに位相ずれが無いことを前提として構成されており、上記の理由で両者の間に位相ずれが起きていると、出力クロック信号ffCLKによるフリップフロップ4a,4bのラッチタイミングに支障が出る。
【0032】
図13のタイミングチャートには、上記の理由により、レプリカクロック信号repCLKに対し、出力クロック信号ffCLKの位相が遅延している状態が示されている。レプリカ回路によって、レプリカクロック信号repCLKに対する分周クロック信号divCLKの位相が適切に調整され、該分周クロック信号divCLKに従う選択回路2a,2bによって、変換データ信号D[0+1]a,D[0+1]bは適切なタイミングで出力されている。一方、出力クロック信号ffCLKはレプリカクロック信号repCLKに対し位相ずれを起こして遅れているため、出力クロック信号ffCLKの立ち上がりエッジは、変換データ信号D[0+1]a,D[0+1]bをラッチするための適切なタイミング、すなわち図8に示すマージンから外れている。このため、図8Bで説明したように、フリップフロップ4a,4bは不正確なデータをラッチすることになり、異常な出力データ信号OUTa,OUTbが出力される。
【0033】
クロック信号の位相ずれに関する問題は、パラレル−シリアル変換器に限らず、図14に示すパラレルデータ出力器においても存在する。図14のパラレルデータ出力器は、一例として、多値位相変調方式で使用される光変調器OMを駆動するために設けられる。光変調器OMは、光源LSによる連続光をマッハツエンダ型変調回路により多値位相変調して出力する光部品である。このマッハツェンダ型光変調回路の進行波電極に印加される駆動信号として、パラレルデータ出力器によるパラレルの出力データ信号OUT0,OUT1が使用される。したがって、パラレルデータ出力器による出力データ信号OUT0,OUT1は、高精度でタイミングが一致し、同期していることが求められる。
【0034】
パラレルデータ出力器は、パラレルに入力される入力データ信号IN0,IN1をそれぞれラッチするラッチ回路のフリップフロップ20,21を使用して構成される。フリップフロップ20,21は、1つのクロック信号CLKを分配した出力クロック信号ffCLK0,ffCLK1の立ち上がりエッジに応じてラッチ動作することで、タイミングを合わせて出力データ信号OUT0,OUT1を出力する。
【0035】
出力クロック信号ffCLK0,ffCLK1は、同じクロック信号CLKから生成されるので互いに位相ずれの生じ難い信号であるが、上述のように、回路の微細化が進むにつれて、フリップフロップ20,21における入力容量の差による影響が大きくなる結果、出力クロック信号ffCLK0,ffCLK1の間に位相ずれが生じ易くなっている。出力クロック信号ffCLK0,ffCLK1の位相ずれは、出力データ信号OUT0,OUT1の出力タイミングのずれに影響する。この出力データ信号OUT0,OUT1のタイミングずれに関し、図15のタイミングチャートに示す。
【0036】
図15のタイミングによると、フリップフロップ20,21における入力データ信号IN0,IN1のラッチには支障がない程度に、出力クロック信号ffCLK0,ffCLK1の間に位相ずれが生じている。しかし、この出力クロック信号ffCLK0,ffCLK1の位相ずれによって、出力データ信号OUT0,OUT1の遷移時期には、タイミングずれが発生する。光変調器OMにより生成する光信号のデータレートが高速化すると、パラレルデータ出力器による出力データ信号OUT0,OUT1の同期も高精度に制御する必要がある。
【0037】
以上の背景に鑑みると、パラレル−シリアル変換器やパラレルデータ出力器において、フリップフリップ等を使用したラッチ回路を駆動するクロック信号について、従来よりも高精度に位相ずれを調整することが必要である。
【課題を解決するための手段】
【0038】
上記課題に対して提案するパラレル−シリアル変換器は、
パラレルに入力される複数のデータ信号を、第1のクロック信号に従いラッチしてそれぞれ出力する入力回路と、該入力回路から出力される複数のデータ信号を、前記第1のクロック信号に従い選択し、シリアル変換したデータ信号を出力する選択回路と、該選択回路から出力されるデータ信号を、第2のクロック信号に従いラッチして出力する出力回路と、前記第1のクロック信号を生成するために、前記第2のクロック信号の基になる所定のクロック信号を分周する分周回路と、を含んで構成されるパラレル−シリアル変換器であって、
複数のレプリカデータ信号を、前記第1のクロック信号に従い選択し、シリアル変換したレプリカデータ信号を出力するレプリカ選択回路と、該レプリカ選択回路から出力されるレプリカデータ信号を、前記第2のクロック信号と同周期のレプリカクロック信号に従いラッチして出力するレプリカ出力回路と、該レプリカ出力回路から出力されるレプリカデータ信号に基づいて位相調整指示値信号を生成する位相ずれ検出回路と、前記位相調整指示値信号に基づいて、前記分周回路から出力される分周後のクロック信号の位相を調整し、前記第1のクロック信号を発生する任意位相生成回路と、を含んで構成されるレプリカ回路を備えると共に、
前記第2のクロック信号の位相と前記レプリカクロック信号の位相とに基づいて当該第2のクロック信号及びレプリカクロック信号のいずれか一方又は両方を移相させる位相設定回路を備える。
【0039】
また、上記課題に対して提案するパラレルデータ出力器は、
パラレルに入力される少なくとも2つのデータ信号のうちの一方を、第1のクロック信号に従いラッチして出力する第1のラッチ回路と、前記少なくとも2つのデータ信号のうちの他方を、第2のクロック信号に従いラッチして出力する第2のラッチ回路と、前記第1のクロック信号の位相と前記第2のクロック信号の位相とに基づいて当該第1及び第2のクロック信号のいずれか一方又は両方を移相させる位相設定回路と、を含んで構成される。
【発明の効果】
【0040】
上記提案に係るパラレル−シリアル変換器によると、位相設定回路が移相を実行するので、レプリカクロック信号及び第2のクロック信号について、互いに位相が一致するように調整することができる。したがって、従来に比べて、出力回路から出力されるデータ信号に異常が発生し難い。
【0041】
また、上記提案に係るパラレルデータ出力器も同様に、位相設定回路が移相を実行するので、第1及び第2のクロック信号について、互いに位相が一致するように調整することができる。したがって、従来に比べて、出力される複数のデータ信号にタイミングずれが発生し難い。
【図面の簡単な説明】
【0042】
【図1】パラレル−シリアル変換器の実施形態を示す回路図。
【図2】図1のパラレル−シリアル変換器に関するタイミングチャート。
【図3】パラレルデータ出力器の実施形態を示す回路図。
【図4】図3のパラレルデータ出力器に関するタイミングチャート。
【図5】位相設定回路の具体例を示す回路図。
【図6】背景技術に係るパラレル−シリアル変換器を示す回路図。
【図7】図6のパラレル−シリアル変換器に関するタイミングチャート。
【図8】データ信号に対するクロックマージンを説明する信号波形図。
【図9】背景技術に係る、レプリカ回路を備えたパラレル−シリアル変換器を示す回路図。
【図10】図9のパラレル−シリアル変換器に関するタイミングチャート。
【図11】レプリカ回路の動作を説明するタイミングチャート。
【図12】背景技術に係る、レプリカ回路と複数セットの変換回路とを備えたパラレル−シリアル変換器を示す回路図。
【図13】図12のパラレル−シリアル変換器に関するタイミングチャート。
【図14】背景技術に係るパラレルデータ出力器を示す回路図。
【図15】図14のパラレルデータ出力器に関するタイミングチャート。
【発明を実施するための形態】
【0043】
図1に示すパラレル−シリアル変換器の実施形態は、複数セットの変換回路を備えている。すなわち、入力回路、選択回路、及び出力回路を含んで構成される同じ構造の変換回路が、図1のパラレル−シリアル変換器では一例として2セット設けられている。
【0044】
第1のセットの変換回路は、分周クロック信号divCLK(第1のクロック信号に相当する)に従って入力データ信号IN0a,IN1aをラッチして出力する入力回路としてのフリップフロップ1−1a〜1−5aと、フリップフロップ1−3a,1−5aから出力される選択データ信号D0a,D1aを分周クロック信号divCLKに従って選択する選択回路2aと、出力クロック信号ffCLK(第2のクロック信号に相当する)に従って変換データ信号D[0+1]aをラッチし、出力データ信号OUTaを出力する出力回路のフリップフロップ4aと、を備える。また、第2のセットの変換回路も同構造をもち、分周クロック信号divCLKに従って入力データ信号IN0b,IN1bをラッチして出力する入力回路としてのフリップフロップ1−1b〜1−5bと、フリップフロップ1−3b,1−5bから出力される選択データ信号D0b,D1bを分周クロック信号divCLKに従って選択する選択回路2bと、出力クロック信号ffCLKに従って変換データ信号D[0+1]bをラッチし、出力データ信号OUTbを出力する出力回路のフリップフロップ4bと、を備える。
【0045】
各一方の入力データ信号IN0a/IN0b(以下、“a”を付加して示す第1のセットの符号と“b”を付加して示す第2のセットの符号とを“/”を用いてまとめて示す)は、入力回路において、縦列接続された3つのフリップフロップ1−1a/1−1b,1−2a/1−2b,1−3a/1−3bに順次ラッチされ、選択データ信号D0a/D0bとして選択回路2a/2bに入力される。各他方の入力データ信号IN1a/IN1bは、入力回路において、縦列接続された2つのフリップフロップ1−4a/1−4b,1−5a/1−5bに順次ラッチされ、選択データ信号D1a/D1bとして選択回路2a/2bに入力される。ラッチ回路である各フリップフロップ1−1a/1−1b〜1−5a/1−5bは、出力データ信号OUTa/OUTbのデータレートに対応する周波数のクロック信号CLKを分周回路3が1/2の周波数に分周することにより得られる分周クロック信号divCLKに従って動作する。フリップフロップ1−2a/1−2b,1−5a/1−5bは分周クロック信号divCLKの立ち上がりエッジに応じて、また、フリップフロップ1−1a/1−1b,1−3a/1−3b,1−4a/1−4bは分周クロック信号divCLKの立ち下がりエッジに応じて、セットアップとホールドを実行する。
【0046】
したがって、入力データ信号IN0a/IN0b,IN1a/IN1bは、分周クロック信号divCLKの立り下がりエッジに応じてフリップフロップ1−1a/1−1b,1−4a/1−4bに取り込まれ、分周クロック信号divCLKの半周期で順に次のフリップフロップ1−2a/1−2b,1−3a/1−3b,1−5a/1−5bへ送られる。その結果、3つのフリップフロップ1−1a/1−1b,1−2a/1−2b,1−3a/1−3bを経て出力される選択データ信号D0a/D0bと、2つのフリップフロップ1−4a/1−4b,1−5a/1−5bを経て出力される選択データ信号D1a/D1bとは、位相が互いに180°異なる信号となって選択回路2a/2bに入力される(図7参考)。
【0047】
選択回路2a/2bは、スイッチングクロックとして供給される分周クロック信号divCLKに従いスイッチング動作し、選択データ信号D0a/D0bと選択データ信号D1a/D1bとを交互に選択することにより、シリアル変換した変換データ信号D[0+1]a/D[0+1]bを出力する。例えば、選択回路2a/2bは、分周クロック信号divCLKの立ち上がりエッジに応じて選択データ信号D0a/D0bを選択し、分周クロック信号divCLKの立ち下がりエッジに応じて選択データ信号D1a/D1bを選択する。したがって、選択回路2a/2bから出力される変換データ信号D[0+1]a/D[0+1]bは、分周前のクロック信号CLKに対応する周波数をもつシリアルデータ信号として出力される。
【0048】
変換データ信号D[0+1]a/D[0+1]bは、クロック信号CLKと同周期の出力クロック信号ffCLKに従いラッチ動作する出力回路としてのフリップフロップ4a/4bにラッチされ、該フロップフロップ4a/4bから出力データ信号OUTa/OUTbが出力される。フリップフロップ4a/4bは、出力クロック信号ffCLKの立ち上がりエッジに応じてセットアップとホールドを実行する。
【0049】
図2のタイミングチャートに示すように、選択回路2a/2bから出力される変換データ信号D[0+1]a/D[0+1]bは、分周クロック信号divCLKの1パルス幅で交互に選択データ信号D0a/D0bと選択データ信号D1a/D1bとが入れ替わるデータ信号となる。クロック信号CLKに基づいて生成される各クロック信号ffCLK,divCLKの位相は、分周クロック信号divCLKの2倍の周波数をもつ出力クロック信号ffCLKの立ち上がりエッジが、分周クロック信号divCLKの各パルス中央に位置するように調整される。したがって、フリップフロップ4a/4bは、変換データ信号D[0+1]a/D[0+1]bの最適点(パルス中央)でデータをラッチし、出力データ信号OUTa/OUTbが出力される。
【0050】
レプリカ回路は、分周クロック信号divCLKに従ってレプリカ入力データ信号repIN0,repIN1を選択する選択回路(レプリカ選択回路)10と、レプリカクロック信号repCLKに従って、選択回路10によりシリアル変換されて出力されるレプリカ変換データ信号repDをラッチするレプリカ出力回路としてのフリップフロップ11と、を備えている。選択回路10は、選択回路2a/2bと同構造であり、分周クロック信号divCLKと同じ信号がスイッチングクロックとして提供される。また、フリップフロップ11は、フリップフロップ4a/4bと同構造であり、該フリップフロップ11に提供されるレプリカクロック信号repCLKは、出力クロック信号ffCLKと同様に、クロック信号CLKと同周期の信号である。ただし、フリップフロップ11は、レプリカクロック信号repCLKの立ち下がりエッジに応じてセットアップとホールドを実行する。
【0051】
フリップフロップ11から出力されるレプリカ出力データ信号repOUTに基づいて、フリップフロップ12及びカウンタ13を用いて構成される位相ずれ検出回路が位相調整指示値信号を生成し、該位相調整指示値信号に基づいて、分周回路3から出力される分周後のクロック信号の位相が調整される。本例の場合、レプリカ出力データ信号repOUTは、分周回路3による分周後のクロック信号であるラッチクロック信号latCLKに従ってフリップフロップ12にラッチされ、このラッチ値を利用してカウンタ13がカウントを実行することにより、位相調整指示値信号としてのカウント値が出力される。
【0052】
具体的には、図2のタイミングチャートに示すように、フリップフロップ11から出力されたレプリカ出力データ信号repOUTは、クロック信号CLKの1/2の周波数に分周されたラッチクロック信号latCLKに従って、ラッチ回路として設けられたフリップフロップ12へ取り込まれる。フリップフロップ12は、ラッチクロック信号latCLKの立ち上がりエッジに応じてセットアップとホールドを実行する。カウンタ13は、ラッチクロック信号latCLKに同期して、フリップフロップ12のラッチ値に従いカウントアップ又はカウントダウンを実行する。例えば、ラッチクロック信号latCLKの立ち上がりエッジに応じて、この時のフリップフロップ12の出力値が“1”ならカウント値を+1加算し、当該出力値が“0”ならカウント値を−1減算する。
【0053】
位相調整指示値信号としてカウンタ13から出力されるカウント値は、デコーダ14において随時デコードされ、適切なコード(例えばサーモメータコード)に変換される。そして、当該コードに基づいて任意位相生成回路15が、分周回路3から出力される分周後のクロック信号の位相を調整して、分周クロック信号divCLKを発生する。位相補間回路である任意位相生成回路15は、例えば、分周回路3から出力される分周後のクロック信号と同じ周期をもち且つ互いに位相が90°ずつ異なる多相分周クロック信号を、デコーダ14から提供されるコードに応じ重み付して重ね合わせることにより、位相の調整された分周クロック信号divCLKを出力する。
【0054】
レプリカ入力データ信号repIN0,repIN1は、一方が“0”で他方が“1”に固定されたデータ信号として入力される。したがって、選択回路10から出力されるレプリカ変換データ信号repDは、分周クロック信号divCLKの半周期で“0”と“1”に遷移する。フリップフロップ11は、分周クロック信号divCLKの2倍の周波数をもつレプリカクロック信号repCLKの立ち下がりエッジに応じてラッチ動作するので、レプリカ変換データ信号repDの遷移時期でラッチを実行し、レプリカ出力データ信号repOUTを発生する。したがって、フリップフロップ11にラッチされ出力されるレプリカ出力データ信号repOUTは、予測可能なパターンでは現れず、“0”と“1”がランダムに略同確率で出現するデータ信号となる。
【0055】
フリップフロップ12に供給されるラッチクロック信号latCLKは、分周回路3から出力された直後、すなわち、任意位相生成回路15及びバッファBUFを経る前の信号であり、このラッチクロック信号latCLKに従うフリップフロップ12は、レプリカ出力データ信号repOUTの遷移時期から外れた適宜なタイミングでラッチを実行することができる。フリップフロップ12にラッチされるレプリカ出力データ信号repOUTは、上記のようにランダムに“0”と“1”とが現れるデータ信号なので、フリップフロップ12は、“0”又は“1”を略同確率でラッチすることになる。フリップフロップ12が略同確率で“0”又は“1”をラッチする結果、この値をカウントするカウンタ13におけるカウント値は、細かく上下しながらも略一定の値を維持して安定する。これに応じて、デコーダ14から出力されるデコード値も安定し、該デコード値に従い任意位相生成回路15から出力される分周クロック信号divCLKが安定する。
【0056】
本実施形態のパラレル−シリアル変換器は、さらに、位相比較回路16及び移相回路17を含んで構成される位相設定回路を備える。位相設定回路は、出力クロック信号ffCLKの位相とレプリカクロック信号repCLKの位相とに基づいて、これらクロック信号ffCLK,repCLKのいずれか一方又は両方を移相させる回路である。本実施形態の位相設定回路は、一例として、レプリカクロック信号repCLKを移相させている。
【0057】
位相比較回路16は、出力クロック信号ffCLKとレプリカクロック信号repCLKとを比較し、その位相比較結果を示す出力信号を発生する。好ましくは、位相比較回路16へ出力クロック信号ffCLKを伝達する配線とレプリカクロック信号repCLKを伝達する配線とは、等長配線として配線容量が等しくなるように設計する。移相回路17は、位相比較回路16の出力信号に従いレプリカクロック信号repCLKを移相させて、フリップフロップ11に提供する。これら位相比較回路16及び移相回路17を備えた位相設定回路により、図2に示すように、出力クロック信号ffCLKの位相とレプリカクロック信号repCLKの位相との一致が図られる。すなわち、前述したように、フリップフロップ4a/4b,11の入力容量や配線容量に起因して出力クロック信号ffCLKとレプリカクロック信号repCLKとは位相ずれを起こし得るが、位相設定回路によって、両位相が一致するようにレプリカクロック信号repCLKが移相させられる。
【0058】
なお、レプリカクロック信号repCLKの移相よって、分周クロック信号divCLKとの間に位相ずれが生じ得るが、当該位相ずれに対しては、任意位相生成回路15が分周クロック信号divCLKの位相を調整することによって、解消が図られる。
【0059】
位相比較に基づいてレプリカクロック信号repCLKを移相させる位相比較回路16及び移相回路17の具体例を図3に示す。図3の位相比較回路16は、コンパレータ16−1、振幅検出回路16−2、及び増減検出回路16−3を用いて構成され、移相回路17は、チャージポンプ17−1及びキャパシタ17−2を用いて構成される。
【0060】
コンパレータ16−1は、出力クロック信号ffCLKとレプリカクロック信号repCLKとを入力して位相比較し、両者間の位相差に応じた振幅を有する位相差信号を出力する。当該コンパレータ16−1は、周波数の高い出力クロック信号ffCLK及びレプリカクロック信号repCLKに応じて高速に動作する。コンパレータ16−1から出力される位相差信号は振幅検出回路16−2に入力され、その振幅が検出される。振幅検出回路16−2は、検出した振幅に応じる電圧の検出信号を出力する。
【0061】
増減検出回路16−3は、増減検出部16−3a及びスイッチ部16−3bを含んでいる。増減検出部16−3aは、オペアンプ等を使用して構成され、振幅検出回路16−2から出力される検出信号の電圧が増加しつつあるのか又は減少しつつあるのかを検出し、該電圧増減に応じてスイッチング信号を出力する。スイッチング部16−3bは、増減検出部16−3aによるスイッチング信号に従ってスイッチングし、2つの入力端子に供給される信号のいずれかを選択して出力する。このスイッチング部16−3bの一方の入力端子には、振幅検出回路16−2の検出信号が入力され、他方の入力端子には、振幅検出回路16−2の検出信号がインバータにより反転させて入力される。したがって、増減検出回路16−3の出力信号は、振幅検出回路16−2により検出された振幅の増減に応じて電圧及び極性が異なる信号として出力される。
【0062】
チャージポンプ17−1は、増減検出回路16−3の出力信号に従い動作してチャージ又はディスチャージを行う。キャパシタ17−2は可変容量とされ、チャージポンプ17に従って容量が変動する。キャパシタ17−2の一端は、図1に示すように、フリップフロップ11のクロック入力端子又は配線に接続されており、レプリカクロック信号repCLKが印加される。したがって、キャパシタ17−2の容量が変わることにより、フリップフロップ11に供給されるレプリカクロック信号repCLKの位相が変動する。
【0063】
位相比較回路16は、上記構成によって、コンパレータ16−1から出力される位相差信号が最小となるように動作するので、これに従う移相回路17の容量変化により、レプリカクロック信号repCLKの位相は、出力クロック信号ffCLKの位相に一致するように調整される。
【0064】
なお、移相回路17の具体例として可変容量を用いる回路を示しているが、この他にも、可変遅延線を用いる回路等、クロック信号を移相させられる各種の回路を使用することが可能である。ただし、応答特性やチップへの集積性を考えると、可変容量のキャパシタを用いる回路が適していると言える。
【0065】
図4は、位相設定回路をパラレルデータ出力器に適用した実施形態を示す。
図4のパラレルデータ出力器は、一例として、多値位相変調方式で使用される光変調器OMを駆動するために設けられる。光変調器OMは、光源LSによる連続光をマッハツエンダ型変調回路により多値位相変調して出力する光部品である。このマッハツェンダ型光変調回路の進行波電極に印加される駆動信号として、パラレルデータ出力器によるパラレルの出力データ信号OUT0,OUT1が使用される。
【0066】
パラレルデータ出力器は、パラレルに入力される複数の入力データ信号、一例として2つの入力データ信号IN0,IN1をそれぞれラッチする2つのラッチ回路として、2つのフリップフロップ20,21を使用して構成される。両フリップフロップ20,21は、1つのクロック信号CLKを分配した出力クロック信号ffCLK0,ffCLK1の立ち上がりエッジに応じてラッチ動作することで、タイミングを合わせて出力データ信号OUT0,OUT1を出力する。すなわち、パラレルデータ出力器は、一方の入力データ信号IN0を、出力クロック信号ffCLK0(第1のクロック信号に相当する)に従いラッチして出力する第1のラッチ回路としてのフリップフロップ20と、他方の入力データ信号IN1を、出力クロック信号ffCLK1(第2のクロック信号に相当する)に従いラッチして出力する第2のラッチ回路としてのフリップフロップ21と、を含んで構成されている。出力クロック信号ffCLK0,ffCLK1を各フリップフロップ20,21へ供給する配線は、配線容量が等しくなるように等長配線とされる。
【0067】
出力クロック信号ffCLK0,ffCLK1は、同じクロック信号CLKから生成される信号であるが、回路の微細化が進むにつれて、フリップフロップ20,21における入力容量の差による位相ずれが生じる可能性がある。そこで、両出力クロック信号ffCLK0,ffCLK1間に生じ得る位相ずれを解消するために、位相設定回路が設けられている。
【0068】
図4の位相設定回路は、位相比較回路22及び移相回路23を含んで構成され、一方の出力クロック信号ffCLK0の位相と他方の出力クロック信号ffCLK1の位相とに基づいて、これらクロック信号ffCLK0,ffCLK1のいずれか一方又は両方を移相させる回路である。本実施形態の位相設定回路は、一例として、出力クロック信号ffCLK1を移相させている。
【0069】
位相比較回路22及び移相回路23は、図1及び図3に示す実施形態の位相比較回路16及び移相回路17と同様の構成とされる。すなわち、位相比較回路22は、出力クロック信号ffCLK0と出力クロック信号ffCLK1とを比較し、その位相比較結果を示す出力信号を発生する。移相回路23は、位相比較回路22の出力信号に従い出力クロック信号ffCLK1を移相させて、フリップフロップ21に提供する。したがって、図5に示すように、出力クロック信号ffCLK0の位相と出力クロック信号ffCLK1の位相との一致が図られる。好ましくは、位相比較回路22へ出力クロック信号ffCLK0,ffCLK1を伝達する各配線は、等長配線として配線容量が等しくなるように設計する。
【符号の説明】
【0070】
1−1,1−2,1−3,1−4,1−5 入力回路のフリップフロップ
2 選択回路
3 分周回路
4 出力回路のフリップフロップ
10 選択回路(レプリカ回路)
11 出力回路のフリップフロップ(レプリカ回路)
12 位相ずれ検出回路のフリップフロップ(レプリカ回路)
13 位相ずれ検出回路のカウンタ(レプリカ回路)
14 デコーダ(レプリカ回路)
15 任意位相生成回路(レプリカ回路)
16,22 位相比較回路(位相設定回路)
17,23 移相回路(位相設定回路)
20,21 フリップフロップ(パラレルデータ出力器)
【技術分野】
【0001】
電気信号のパルス操作、特に、パルスの位相制御に関する技術が以下に開示される。
【背景技術】
【0002】
光ファイバを用いた光通信ネットワークは、通信データの大容量化に従って、データレートの高速化が進んでいる。光通信ネットワークにおいて通信される、例えば10Gb/sを超えるような高速データをのせた光信号は、当該データを含んだ電気信号による光変調器の駆動によって、生成される。一例としてマッハツェンダ(Mach-Zehnder)型の構成を有する光変調器を駆動するための電気信号であるデータ信号は、複数のパラレルデータ信号をパラレル−シリアル変換して1つのシリアルデータ信号とすることにより、生成される。このパラレル−シリアル変換器について図6に示すと共にタイミングチャートを図7に示す。図6に示す回路は、例えば非特許文献1に開示されている。
【0003】
図6のパラレル−シリアル変換器は、パラレル入力される2つの入力データ信号IN0,IN1をシリアル変換して1つとし、データレートが2倍の出力データ信号OUTを生成する回路である。
【0004】
一方の入力データ信号IN0は縦列接続された3つのフリップフロップ1−1,1−2,1−3に順次ラッチされ、一方の選択データ信号D0として選択回路(Selector)2に入力される。他方の入力データ信号IN1は縦列接続された2つのフリップフロップ1−4,1−5に順次ラッチされ、他方の選択データ信号D1として選択回路2に入力される。ラッチ回路である各フリップフロップ1−1〜1−5は、出力データ信号OUTのデータレートに対応する周波数のクロック信号CLKを分周回路3により1/2の周波数に分周した分周クロック信号divCLKに従って動作し、フリップフロップ1−2,1−5は分周クロック信号divCLKの立ち上がりエッジに応じて、また、フリップフロップ1−1,1−3,1−4は分周クロック信号divCLKの立ち下がりエッジに応じて、セットアップとホールドを実行する。
【0005】
したがって、入力データ信号IN0,IN1は、分周クロック信号divCLKの立り下がりエッジに応じてフリップフロップ1−1,1−4に取り込まれ、分周クロック信号divCLKの半周期で順に次のフリップフロップ1−2,1−3,1−5へ送られていき、3つのフリップフロップ1−1,1−2,1−3を経て出力される選択データ信号D0と、2つのフリップフロップ1−4,1−5を経て出力される選択データ信号D1とは、位相が互いに180°異なる信号となって選択回路2に入力される。このように、入力回路を構成するフリップフロップ1−1〜1−5によって、選択回路2に対する選択データ信号D0,D1の入力タイミングが調整される。
【0006】
選択回路2には、分周クロック信号divCLKがスイッチングクロックとして供給されている。選択回路2は、分周クロック信号divCLKに従いスイッチング動作し、選択データ信号D0と選択データ信号D1とを交互に選択することによりシリアル変換し、変換データ信号D[0+1]を出力する。選択回路2は、分周クロック信号divCLKの立ち上がりエッジに応じて選択データ信号D0を選択し、分周クロック信号divCLKの立ち下がりエッジに応じて選択データ信号D1を選択する。したがって、選択回路2から出力される変換データ信号D[0+1]は、分周前のクロック信号CLKに対応する周波数をもつシリアルデータ信号として出力される。
【0007】
変換データ信号D[0+1]は、クロック信号CLKと同周期の出力クロック信号ffCLKに従いラッチ動作するフリップフロップ4にラッチされ、該フロップフロップ4から出力データ信号OUTが出力される。出力回路であるフリップフロップ4は、出力クロック信号ffCLKの立ち上がりエッジに応じてセットアップとホールドを実行する。
【0008】
図7のタイミングチャートに示すように、選択回路2から出力される変換データ信号D[0+1]は、分周クロック信号divCLKの1パルス幅で交互に選択データ信号D0と選択データ信号D1とが入れ替わるデータ信号となる。そして、分周クロック信号divCLKの2倍の周波数をもつ出力クロック信号ffCLKの立ち上がりエッジが、分周クロック信号divCLKの各パルス中央に位置するように、クロック信号CLKに基づいて生成される各クロック信号ffCLK,divCLKの位相は設計される。したがって、フリップフロップ4は、変換データ信号D[0+1]の最適点(パルス中央)で正確にデータをラッチし、正常な出力データ信号OUTが出力され得る。
【0009】
しかしながら、分周回路3から出力される分周クロック信号divCLKが、多数の素子へ供給されるためにバッファBUFを経ることや、出力クロック信号ffCLKの配線長と分周クロック信号divCLKの配線長との違いに起因した配線容量の差などに起因して、分周クロック信号divCLKと出力クロック信号ffCLKとの間には、設計に対する位相の誤差、すなわち位相ずれが生じ得る。
【0010】
変換データ信号D[0+1]を出力するための分周クロック信号divCLKに対し、フリップフロップ4に提供される出力クロック信号ffCLKが位相ずれを起こすと、正確なデータが出力されなくなる。これについて、図8を参照して説明する。図8には、変換データ信号D[0+1]の波形と出力クロック信号ffCLKの波形とを示してあり、図8Aが正常時、図8Bが位相ずれ時のタイミングチャートである。
【0011】
変換データ信号D[0+1]は、分周クロック信号divCLKの半周期のパルス幅に該当する周期で出力されるので、当該パルス幅に応じた所定のマージン(許容範囲)内に出力クロック信号ffCLKの立ち上がりエッジが入っていれば、正常データがフリップフロップ4にラッチされる(図8A)。しかし、上記の原因で分周クロック信号divCLKと出力クロック信号ffCLKとの間に位相ずれが生じ、この位相ずれによって、出力クロック信号ffCLKの立ち上がりエッジがマージンを外れると、異常なデータがフリップフロップ4にラッチされることになる(図8B)。
【0012】
前述のデータレートの高速化に伴いクロック信号CLKが高速化し、クロック信号CLKを基に生成される分周クロック信号divCLK及び出力クロック信号ffCLKのパルス幅が短くなると、図8に示すマージンは小さくなるので、各クロック信号の回路入力タイミングを高精度に設定する必要がある。そこで、レプリカ(replica)回路を設けることにより位相ずれの解消を図る技術が、例えば非特許文献2で提示されている。このレプリカ回路を設けたパラレル−シリアル変換器について、図9に示す。
【0013】
図9のパラレル−シリアル変換器において、入力データ信号IN0,IN1をパラレル−シリアル変換して出力データ信号OUTを生成するための変換回路、すなわち、入力回路のフリップフロップ1−1〜1−5、選択回路2、分周回路3、及び出力回路のフリップフロップ4は、図6に示すパラレル−シリアル変換器と同じである。また、クロック信号CLK、分周クロック信号divCLK、及び出力クロック信号ffCLKも図6と同じである。
【0014】
レプリカ回路は、分周クロック信号divCLKに従ってレプリカ入力データ信号repIN0,repIN1を選択する選択回路(レプリカ選択回路)10と、レプリカクロック信号repCLKに従って、選択回路10によりシリアル変換されて出力されるレプリカ変換データ信号repDをラッチするレプリカ出力回路のフリップフロップ11と、を備えている。選択回路10は、選択回路2と同構造であり、選択回路2に提供される分周クロック信号divCLKと同じ信号がスイッチングクロックとして提供される。また、フリップフロップ11は、フリップフロップ4と同構造であり、フリップフロップ11に提供されるレプリカクロック信号repCLKは、フリップフロップ4に提供される出力クロック信号ffCLKと同じく、クロック信号CLKと同周期の信号である。ただし、フリップフロップ11は、レプリカクロック信号repCLKの立ち下がりエッジに応じてセットアップとホールドを実行する。このように、選択回路10及びフリップフロップ11は、選択回路2及びフリップフロップ4のレプリカ(複製)である。
【0015】
レプリカ回路において、フリップフロップ11から出力されるレプリカ出力データ信号repOUTは、分周回路3から出力されるラッチクロック信号latCLKに従ってラッチされ、このラッチ値を利用して、分周回路3から発生される分周後のクロック信号の位相が調整される。
【0016】
フリップフロップ11から出力されたレプリカ出力データ信号repOUTは、ラッチ回路として設けられたフリップフロップ12へ取り込まれる。フリップフロップ12は、クロック信号CLKの1/2の周波数に分周されて分周回路3から出力されるラッチクロック信号latCLKに従いラッチ動作し、ラッチクロック信号latCLKの立ち上がりエッジに応じてセットアップとホールドを実行する。このフリップフロップ12にラッチされたデータが、カウンタ13(非特許文献2のFigure 21.2.3、U/D counter参照)に提供される。カウンタ13は、分周回路3によるラッチクロック信号latCLKに同期して、フリップフロップ12の出力値に従いカウントアップ又はカウントダウンを実行する。例えば、ラッチクロック信号latCLKの立ち上がりエッジに応じて、この時のフリップフロップ12の出力値が“1”(ハイレベル)ならカウント値を+1加算し、当該出力値が“0”(ロウレベル)ならカウント値を−1減算する。これら、ラッチ回路であるフリップフロップ12及びカウンタ13により、レプリカ出力データ信号repOUTに基づいて位相調整指示値信号を生成する、位相ずれ検出回路が構成される。
【0017】
位相調整指示値信号としてカウンタ13から出力されるカウント値は、デコーダ14において随時デコードされ、適切なコード(例えばサーモメータコード)に変換される。そして、当該コードに基づいて任意位相生成回路15が、分周回路3から出力される分周後のクロック信号の位相を調整して(非特許文献2のFigure 21.2.3、PI:Phase Interpolator参照)、分周クロック信号divCLKを発生する。位相補間回路である任意位相生成回路15は、例えば、分周回路3から出力される分周後のクロック信号と同じ周期をもち且つ互いに位相が90°ずつ異なる多相分周クロック信号を、デコーダ14から提供されるコードに応じ重み付して重ね合わせることにより、位相の調整された分周クロック信号divCLKを出力する。
【0018】
図10は、図9のパラレル−シリアル変換器のタイミングチャートを示す。
レプリカ入力データ信号repIN0,repIN1は、一方が“0”で他方が“1”に固定されたデータ信号として入力される。したがって、選択回路10から出力されるレプリカ変換データ信号repDは、分周クロック信号divCLKの半周期で“0”と“1”に遷移する。フリップフロップ11は、分周クロック信号divCLKの2倍の周波数をもつレプリカクロック信号repCLKの立ち下がりエッジに応じてラッチ動作するので、レプリカ変換データ信号repDの遷移時期でラッチを実行し、レプリカ出力データ信号repOUTを発生する。したがって、フリップフロップ11にラッチされ出力されるレプリカ出力データ信号repOUTは、“0”と“1”とがランダムに現れることになる。すなわち、フリップフロップ11のラッチタイミングに対するレプリカ変換データ信号repDの遷移タイミングの微変動、当該ラッチタイミングにおけるレプリカ変換データ信号repDの信号レベルの微変動に影響されて、レプリカ出力データ信号repOUTは予測可能なパターンでは現れず、“0”と“1”が略同確率で出現する。
【0019】
レプリカ出力データ信号repOUTをラッチするフリップフロップ12は、分周回路3から出力されるラッチクロック信号latCLKに従って動作する。ラッチクロック信号latCLKは、分周回路3から出力された直後、すなわち、任意位相生成回路15及びバッファBUFを経る前の信号であり、クロック信号CLK(つまりレプリカクロック信号repCLK)に対する位相の変動は略無い。このラッチクロック信号latCLKに従うフリップフロップ12は、レプリカ出力データ信号repOUTの遷移時期から外れた適宜なタイミングでラッチを実行することができる。フリップフロップ12にラッチされるレプリカ出力データ信号repOUTは、上記のようにランダムに“0”と“1”とが現れるデータ信号なので、フリップフロップ12は、“0”又は“1”を略同確率でラッチすることになる。
【0020】
フリップフロップ12が略同確率で“0”又は“1”をラッチする結果、この値をカウントするカウンタ13におけるカウント値は、細かく上下しながらも略一定の値を維持して安定する。これに応じて、デコーダ14から出力されるデコード値も安定し、該デコード値に従い任意位相生成回路15から出力される分周クロック信号divCLKが安定する。
【0021】
図11は、上述の原因によって、分周クロック信号divCLKとレプリカクロック信号repCLK(すなわち出力クロック信号ffCLK)との間に位相ずれが生じた場合のタイミングチャートを示す。図11Aが、分周クロック信号divCLKに対してレプリカクロック信号repCLKの位相が遅れた場合、図11Bが、分周クロック信号divCLKに対してレプリカクロック信号repCLKの位相が進んだ場合をそれぞれ示す。出力クロック信号ffCLKとレプリカクロック信号repCLKとは、クロック信号CLKを用いた同じ信号と言えるので、図11A及び図11Bにはレプリカクロック信号repCLKのみ示してある。
【0022】
上記のように、レプリカクロック信号repCLKとラッチクロック信号latCLKとの間には略位相ずれが無いので、図11Aの場合、レプリカクロック信号repCLK及びラッチクロック信号latCLKに対して分周クロック信号divCLKの位相が先行してずれていると見ることができる。レプリカ変換データ信号repDは分周クロック信号divCLKによって遷移する一方、フリップフロップ11はレプリカクロック信号repCLKによってラッチ動作するので、両クロック信号divCLK,repCLKの位相がずれていると、レプリカ変換データ信号repDの遷移時期に対するフリップフロップ11のラッチタイミングにずれが生じることになる。ラッチタイミングが遷移時期から外れると、フリップフロップ11がラッチする値は、ランダムにはならず、レプリカ変換データ信号repDに従う“0”と“1”の繰り返しになるので、レプリカ出力データ信号repOUTは、レプリカクロック信号repCLKの1周期ごとに“0”と“1”を繰り返すデータ信号になる。
【0023】
レプリカクロック信号repCLKに対して略位相ずれの無いラッチクロック信号latCLKによってラッチ動作するフリップフロップ12は、ラッチクロック信号latCLKがレプリカクロック信号repCLKの2倍の周期をもつので、レプリカ出力データ信号repOUTをパルス1つ飛びで取り込むことになり、図11Aの場合、レプリカ出力データ信号repOUTの“0”の値のみラッチする。その結果、図11A中に「FF12」で示すフリップフロップ12の出力は、“0”を維持する。当該出力に従ってカウンタ13がカウント値の減算を行うので、該カウント値のデコード値に従う任意位相生成回路15は、分周クロック信号divCLKの位相を遅らせていく。そして、最終的に、各クロック信号のタイミングは、図10の最適タイミングの状態に調整される。
【0024】
図11Bの場合は、レプリカクロック信号repCLK及びラッチクロック信号latCLKに対して分周クロック信号divCLKの位相が遅延してずれていると見ることができる。この場合、レプリカ出力データ信号repOUTをパルス1つ飛びで取り込む図11Bのフリップフロップ12は、レプリカ出力データ信号repOUTの“1”の値のみラッチする。その結果、図11B中に「FF12」で示すフリップフロップ12の出力は、“1”を維持する。当該出力に従ってカウンタ13がカウント値の加算を行うので、該カウント値のデコード値に従う任意位相生成回路15は、分周クロック信号divCLKの位相を早めていく。そして、最終的に、各クロック信号のタイミングは、図10の最適タイミングの状態に調整される。
【先行技術文献】
【非特許文献】
【0025】
【非特許文献1】"Design of Integrated Circuits for Optical Communications", Behzad Razavia, International Edition 2003,(シンガポール),マグローヒル・エジュケーション(McGraw-Hill Education),2003年, pp.333-339
【非特許文献2】"A Single-40Gb/s Dual-20Gb/s Serializer IC with SFI5.2 Interface in 65nm CMOS", Kouichi Kanda, et al., ISSCC 2009 / SESSION 21 / 10Gb/s-TO-40Gb/s TRANSMITTERS AND RECEIVERS/ 21.2, 2009 IEEE International Solid-State Circuits Conference
【発明の概要】
【発明が解決しようとする課題】
【0026】
上記レプリカ回路を設けたパラレル−シリアル変換器において、データ信号のパラレル−シリアル変換を行う変換回路、すなわち、入力回路のフリップフロップ1−1〜1−5、選択回路2、及び出力回路のフリップフロップ4を用いて構成される変換回路が、複数セット設けられる場合がある。この場合、複数の変換回路は、1つのレプリカ回路によるクロック位相調整で同時に駆動される。当該パラレル−シリアル変換器を図12に示す。
【0027】
図12のパラレル−シリアル変換器で使用される各クロック信号は、図9の各クロック信号と同様である。また、選択回路10、フリップフロップ11,12、カウンタ13、デコーダ14、及び任意位相生成回路15を用いたレプリカ回路、そして、分周回路3も、図9と同じものである。
【0028】
パラレルデータ信号をシリアルデータ信号に変換する変換回路は、図12では2セット設けられている。第1のセットは、任意位相生成回路15による分周クロック信号divCLKに従って入力データ信号IN0a,IN1aをラッチする入力回路のフリップフロップ1−1a〜1−5aと、分周クロック信号divCLKに従って選択データ信号D0a,D1aを選択する選択回路2aと、出力クロック信号ffCLKに従って変換データ信号D[0+1]aをラッチし、出力データ信号OUTaを出力する出力回路のフリップフロップ4aと、を備える。また、第2のセットも同構造をもち、分周クロック信号divCLKに従って入力データ信号IN0b,IN1bをラッチする入力回路のフリップフロップ1−1b〜1−5bと、分周クロック信号divCLKに従って選択データ信号D0b,D1bを選択する選択回路2bと、出力クロック信号ffCLKに従って変換データ信号D[0+1]bをラッチし、出力データ信号OUTbを出力する出力回路のフリップフロップ4bと、を備える。
【0029】
すなわち、図12のパラレル−シリアル変換器は同じ構造の変換回路を複数セット備え、各変換回路が、分周回路3及び任意位相生成回路15による分周クロック信号divCLK、及びクロック信号CLKによる出力クロック信号ffCLKを共通に使用して駆動される。その共通の分周クロック信号divCLKが、1つのレプリカ回路によって位相調整される。
【0030】
レプリカ回路のフリップフロップ11に供給するレプリカクロック信号repCLKと、各変換回路のフリップフロップ4a,4bに供給する出力クロック信号ffCLKとは、同じクロック信号CLKを分配した信号であるが、互いに位相ずれが起きないように、配線容量の等しい等長配線により各フリップフロップ4a,4b,11へ配信されることが好ましい。しかし、図12のように、変換回路が複数セット設けられていると、レプリカ回路に対するレプリカクロック信号repCLKの配線長と変換回路に対する出力クロック信号ffCLKの配線長とを等しくすることが、ICチップでのレイアウト設計上、難しくなることがある。また、等長配線が可能であったとしても、回路の微細化が進むにつれて、各フリップフロップの入力容量の差がクロックの位相に影響するようになってきている。
【0031】
図13のタイミングチャートを参照して、レプリカクロック信号repCLKと出力クロック信号ffCLKとの位相ずれに関し説明する。
レプリカ回路は、レプリカクロック信号repCLKに対する分周クロック信号divCLKの位相を調整する回路であり、出力クロック信号ffCLKに対する分周クロック信号divCLKの位相調整を行っているものではない。すなわち、同じクロック信号CLKから発生されるレプリカクロック信号repCLKと出力クロック信号ffCLKとに位相ずれが無いことを前提として構成されており、上記の理由で両者の間に位相ずれが起きていると、出力クロック信号ffCLKによるフリップフロップ4a,4bのラッチタイミングに支障が出る。
【0032】
図13のタイミングチャートには、上記の理由により、レプリカクロック信号repCLKに対し、出力クロック信号ffCLKの位相が遅延している状態が示されている。レプリカ回路によって、レプリカクロック信号repCLKに対する分周クロック信号divCLKの位相が適切に調整され、該分周クロック信号divCLKに従う選択回路2a,2bによって、変換データ信号D[0+1]a,D[0+1]bは適切なタイミングで出力されている。一方、出力クロック信号ffCLKはレプリカクロック信号repCLKに対し位相ずれを起こして遅れているため、出力クロック信号ffCLKの立ち上がりエッジは、変換データ信号D[0+1]a,D[0+1]bをラッチするための適切なタイミング、すなわち図8に示すマージンから外れている。このため、図8Bで説明したように、フリップフロップ4a,4bは不正確なデータをラッチすることになり、異常な出力データ信号OUTa,OUTbが出力される。
【0033】
クロック信号の位相ずれに関する問題は、パラレル−シリアル変換器に限らず、図14に示すパラレルデータ出力器においても存在する。図14のパラレルデータ出力器は、一例として、多値位相変調方式で使用される光変調器OMを駆動するために設けられる。光変調器OMは、光源LSによる連続光をマッハツエンダ型変調回路により多値位相変調して出力する光部品である。このマッハツェンダ型光変調回路の進行波電極に印加される駆動信号として、パラレルデータ出力器によるパラレルの出力データ信号OUT0,OUT1が使用される。したがって、パラレルデータ出力器による出力データ信号OUT0,OUT1は、高精度でタイミングが一致し、同期していることが求められる。
【0034】
パラレルデータ出力器は、パラレルに入力される入力データ信号IN0,IN1をそれぞれラッチするラッチ回路のフリップフロップ20,21を使用して構成される。フリップフロップ20,21は、1つのクロック信号CLKを分配した出力クロック信号ffCLK0,ffCLK1の立ち上がりエッジに応じてラッチ動作することで、タイミングを合わせて出力データ信号OUT0,OUT1を出力する。
【0035】
出力クロック信号ffCLK0,ffCLK1は、同じクロック信号CLKから生成されるので互いに位相ずれの生じ難い信号であるが、上述のように、回路の微細化が進むにつれて、フリップフロップ20,21における入力容量の差による影響が大きくなる結果、出力クロック信号ffCLK0,ffCLK1の間に位相ずれが生じ易くなっている。出力クロック信号ffCLK0,ffCLK1の位相ずれは、出力データ信号OUT0,OUT1の出力タイミングのずれに影響する。この出力データ信号OUT0,OUT1のタイミングずれに関し、図15のタイミングチャートに示す。
【0036】
図15のタイミングによると、フリップフロップ20,21における入力データ信号IN0,IN1のラッチには支障がない程度に、出力クロック信号ffCLK0,ffCLK1の間に位相ずれが生じている。しかし、この出力クロック信号ffCLK0,ffCLK1の位相ずれによって、出力データ信号OUT0,OUT1の遷移時期には、タイミングずれが発生する。光変調器OMにより生成する光信号のデータレートが高速化すると、パラレルデータ出力器による出力データ信号OUT0,OUT1の同期も高精度に制御する必要がある。
【0037】
以上の背景に鑑みると、パラレル−シリアル変換器やパラレルデータ出力器において、フリップフリップ等を使用したラッチ回路を駆動するクロック信号について、従来よりも高精度に位相ずれを調整することが必要である。
【課題を解決するための手段】
【0038】
上記課題に対して提案するパラレル−シリアル変換器は、
パラレルに入力される複数のデータ信号を、第1のクロック信号に従いラッチしてそれぞれ出力する入力回路と、該入力回路から出力される複数のデータ信号を、前記第1のクロック信号に従い選択し、シリアル変換したデータ信号を出力する選択回路と、該選択回路から出力されるデータ信号を、第2のクロック信号に従いラッチして出力する出力回路と、前記第1のクロック信号を生成するために、前記第2のクロック信号の基になる所定のクロック信号を分周する分周回路と、を含んで構成されるパラレル−シリアル変換器であって、
複数のレプリカデータ信号を、前記第1のクロック信号に従い選択し、シリアル変換したレプリカデータ信号を出力するレプリカ選択回路と、該レプリカ選択回路から出力されるレプリカデータ信号を、前記第2のクロック信号と同周期のレプリカクロック信号に従いラッチして出力するレプリカ出力回路と、該レプリカ出力回路から出力されるレプリカデータ信号に基づいて位相調整指示値信号を生成する位相ずれ検出回路と、前記位相調整指示値信号に基づいて、前記分周回路から出力される分周後のクロック信号の位相を調整し、前記第1のクロック信号を発生する任意位相生成回路と、を含んで構成されるレプリカ回路を備えると共に、
前記第2のクロック信号の位相と前記レプリカクロック信号の位相とに基づいて当該第2のクロック信号及びレプリカクロック信号のいずれか一方又は両方を移相させる位相設定回路を備える。
【0039】
また、上記課題に対して提案するパラレルデータ出力器は、
パラレルに入力される少なくとも2つのデータ信号のうちの一方を、第1のクロック信号に従いラッチして出力する第1のラッチ回路と、前記少なくとも2つのデータ信号のうちの他方を、第2のクロック信号に従いラッチして出力する第2のラッチ回路と、前記第1のクロック信号の位相と前記第2のクロック信号の位相とに基づいて当該第1及び第2のクロック信号のいずれか一方又は両方を移相させる位相設定回路と、を含んで構成される。
【発明の効果】
【0040】
上記提案に係るパラレル−シリアル変換器によると、位相設定回路が移相を実行するので、レプリカクロック信号及び第2のクロック信号について、互いに位相が一致するように調整することができる。したがって、従来に比べて、出力回路から出力されるデータ信号に異常が発生し難い。
【0041】
また、上記提案に係るパラレルデータ出力器も同様に、位相設定回路が移相を実行するので、第1及び第2のクロック信号について、互いに位相が一致するように調整することができる。したがって、従来に比べて、出力される複数のデータ信号にタイミングずれが発生し難い。
【図面の簡単な説明】
【0042】
【図1】パラレル−シリアル変換器の実施形態を示す回路図。
【図2】図1のパラレル−シリアル変換器に関するタイミングチャート。
【図3】パラレルデータ出力器の実施形態を示す回路図。
【図4】図3のパラレルデータ出力器に関するタイミングチャート。
【図5】位相設定回路の具体例を示す回路図。
【図6】背景技術に係るパラレル−シリアル変換器を示す回路図。
【図7】図6のパラレル−シリアル変換器に関するタイミングチャート。
【図8】データ信号に対するクロックマージンを説明する信号波形図。
【図9】背景技術に係る、レプリカ回路を備えたパラレル−シリアル変換器を示す回路図。
【図10】図9のパラレル−シリアル変換器に関するタイミングチャート。
【図11】レプリカ回路の動作を説明するタイミングチャート。
【図12】背景技術に係る、レプリカ回路と複数セットの変換回路とを備えたパラレル−シリアル変換器を示す回路図。
【図13】図12のパラレル−シリアル変換器に関するタイミングチャート。
【図14】背景技術に係るパラレルデータ出力器を示す回路図。
【図15】図14のパラレルデータ出力器に関するタイミングチャート。
【発明を実施するための形態】
【0043】
図1に示すパラレル−シリアル変換器の実施形態は、複数セットの変換回路を備えている。すなわち、入力回路、選択回路、及び出力回路を含んで構成される同じ構造の変換回路が、図1のパラレル−シリアル変換器では一例として2セット設けられている。
【0044】
第1のセットの変換回路は、分周クロック信号divCLK(第1のクロック信号に相当する)に従って入力データ信号IN0a,IN1aをラッチして出力する入力回路としてのフリップフロップ1−1a〜1−5aと、フリップフロップ1−3a,1−5aから出力される選択データ信号D0a,D1aを分周クロック信号divCLKに従って選択する選択回路2aと、出力クロック信号ffCLK(第2のクロック信号に相当する)に従って変換データ信号D[0+1]aをラッチし、出力データ信号OUTaを出力する出力回路のフリップフロップ4aと、を備える。また、第2のセットの変換回路も同構造をもち、分周クロック信号divCLKに従って入力データ信号IN0b,IN1bをラッチして出力する入力回路としてのフリップフロップ1−1b〜1−5bと、フリップフロップ1−3b,1−5bから出力される選択データ信号D0b,D1bを分周クロック信号divCLKに従って選択する選択回路2bと、出力クロック信号ffCLKに従って変換データ信号D[0+1]bをラッチし、出力データ信号OUTbを出力する出力回路のフリップフロップ4bと、を備える。
【0045】
各一方の入力データ信号IN0a/IN0b(以下、“a”を付加して示す第1のセットの符号と“b”を付加して示す第2のセットの符号とを“/”を用いてまとめて示す)は、入力回路において、縦列接続された3つのフリップフロップ1−1a/1−1b,1−2a/1−2b,1−3a/1−3bに順次ラッチされ、選択データ信号D0a/D0bとして選択回路2a/2bに入力される。各他方の入力データ信号IN1a/IN1bは、入力回路において、縦列接続された2つのフリップフロップ1−4a/1−4b,1−5a/1−5bに順次ラッチされ、選択データ信号D1a/D1bとして選択回路2a/2bに入力される。ラッチ回路である各フリップフロップ1−1a/1−1b〜1−5a/1−5bは、出力データ信号OUTa/OUTbのデータレートに対応する周波数のクロック信号CLKを分周回路3が1/2の周波数に分周することにより得られる分周クロック信号divCLKに従って動作する。フリップフロップ1−2a/1−2b,1−5a/1−5bは分周クロック信号divCLKの立ち上がりエッジに応じて、また、フリップフロップ1−1a/1−1b,1−3a/1−3b,1−4a/1−4bは分周クロック信号divCLKの立ち下がりエッジに応じて、セットアップとホールドを実行する。
【0046】
したがって、入力データ信号IN0a/IN0b,IN1a/IN1bは、分周クロック信号divCLKの立り下がりエッジに応じてフリップフロップ1−1a/1−1b,1−4a/1−4bに取り込まれ、分周クロック信号divCLKの半周期で順に次のフリップフロップ1−2a/1−2b,1−3a/1−3b,1−5a/1−5bへ送られる。その結果、3つのフリップフロップ1−1a/1−1b,1−2a/1−2b,1−3a/1−3bを経て出力される選択データ信号D0a/D0bと、2つのフリップフロップ1−4a/1−4b,1−5a/1−5bを経て出力される選択データ信号D1a/D1bとは、位相が互いに180°異なる信号となって選択回路2a/2bに入力される(図7参考)。
【0047】
選択回路2a/2bは、スイッチングクロックとして供給される分周クロック信号divCLKに従いスイッチング動作し、選択データ信号D0a/D0bと選択データ信号D1a/D1bとを交互に選択することにより、シリアル変換した変換データ信号D[0+1]a/D[0+1]bを出力する。例えば、選択回路2a/2bは、分周クロック信号divCLKの立ち上がりエッジに応じて選択データ信号D0a/D0bを選択し、分周クロック信号divCLKの立ち下がりエッジに応じて選択データ信号D1a/D1bを選択する。したがって、選択回路2a/2bから出力される変換データ信号D[0+1]a/D[0+1]bは、分周前のクロック信号CLKに対応する周波数をもつシリアルデータ信号として出力される。
【0048】
変換データ信号D[0+1]a/D[0+1]bは、クロック信号CLKと同周期の出力クロック信号ffCLKに従いラッチ動作する出力回路としてのフリップフロップ4a/4bにラッチされ、該フロップフロップ4a/4bから出力データ信号OUTa/OUTbが出力される。フリップフロップ4a/4bは、出力クロック信号ffCLKの立ち上がりエッジに応じてセットアップとホールドを実行する。
【0049】
図2のタイミングチャートに示すように、選択回路2a/2bから出力される変換データ信号D[0+1]a/D[0+1]bは、分周クロック信号divCLKの1パルス幅で交互に選択データ信号D0a/D0bと選択データ信号D1a/D1bとが入れ替わるデータ信号となる。クロック信号CLKに基づいて生成される各クロック信号ffCLK,divCLKの位相は、分周クロック信号divCLKの2倍の周波数をもつ出力クロック信号ffCLKの立ち上がりエッジが、分周クロック信号divCLKの各パルス中央に位置するように調整される。したがって、フリップフロップ4a/4bは、変換データ信号D[0+1]a/D[0+1]bの最適点(パルス中央)でデータをラッチし、出力データ信号OUTa/OUTbが出力される。
【0050】
レプリカ回路は、分周クロック信号divCLKに従ってレプリカ入力データ信号repIN0,repIN1を選択する選択回路(レプリカ選択回路)10と、レプリカクロック信号repCLKに従って、選択回路10によりシリアル変換されて出力されるレプリカ変換データ信号repDをラッチするレプリカ出力回路としてのフリップフロップ11と、を備えている。選択回路10は、選択回路2a/2bと同構造であり、分周クロック信号divCLKと同じ信号がスイッチングクロックとして提供される。また、フリップフロップ11は、フリップフロップ4a/4bと同構造であり、該フリップフロップ11に提供されるレプリカクロック信号repCLKは、出力クロック信号ffCLKと同様に、クロック信号CLKと同周期の信号である。ただし、フリップフロップ11は、レプリカクロック信号repCLKの立ち下がりエッジに応じてセットアップとホールドを実行する。
【0051】
フリップフロップ11から出力されるレプリカ出力データ信号repOUTに基づいて、フリップフロップ12及びカウンタ13を用いて構成される位相ずれ検出回路が位相調整指示値信号を生成し、該位相調整指示値信号に基づいて、分周回路3から出力される分周後のクロック信号の位相が調整される。本例の場合、レプリカ出力データ信号repOUTは、分周回路3による分周後のクロック信号であるラッチクロック信号latCLKに従ってフリップフロップ12にラッチされ、このラッチ値を利用してカウンタ13がカウントを実行することにより、位相調整指示値信号としてのカウント値が出力される。
【0052】
具体的には、図2のタイミングチャートに示すように、フリップフロップ11から出力されたレプリカ出力データ信号repOUTは、クロック信号CLKの1/2の周波数に分周されたラッチクロック信号latCLKに従って、ラッチ回路として設けられたフリップフロップ12へ取り込まれる。フリップフロップ12は、ラッチクロック信号latCLKの立ち上がりエッジに応じてセットアップとホールドを実行する。カウンタ13は、ラッチクロック信号latCLKに同期して、フリップフロップ12のラッチ値に従いカウントアップ又はカウントダウンを実行する。例えば、ラッチクロック信号latCLKの立ち上がりエッジに応じて、この時のフリップフロップ12の出力値が“1”ならカウント値を+1加算し、当該出力値が“0”ならカウント値を−1減算する。
【0053】
位相調整指示値信号としてカウンタ13から出力されるカウント値は、デコーダ14において随時デコードされ、適切なコード(例えばサーモメータコード)に変換される。そして、当該コードに基づいて任意位相生成回路15が、分周回路3から出力される分周後のクロック信号の位相を調整して、分周クロック信号divCLKを発生する。位相補間回路である任意位相生成回路15は、例えば、分周回路3から出力される分周後のクロック信号と同じ周期をもち且つ互いに位相が90°ずつ異なる多相分周クロック信号を、デコーダ14から提供されるコードに応じ重み付して重ね合わせることにより、位相の調整された分周クロック信号divCLKを出力する。
【0054】
レプリカ入力データ信号repIN0,repIN1は、一方が“0”で他方が“1”に固定されたデータ信号として入力される。したがって、選択回路10から出力されるレプリカ変換データ信号repDは、分周クロック信号divCLKの半周期で“0”と“1”に遷移する。フリップフロップ11は、分周クロック信号divCLKの2倍の周波数をもつレプリカクロック信号repCLKの立ち下がりエッジに応じてラッチ動作するので、レプリカ変換データ信号repDの遷移時期でラッチを実行し、レプリカ出力データ信号repOUTを発生する。したがって、フリップフロップ11にラッチされ出力されるレプリカ出力データ信号repOUTは、予測可能なパターンでは現れず、“0”と“1”がランダムに略同確率で出現するデータ信号となる。
【0055】
フリップフロップ12に供給されるラッチクロック信号latCLKは、分周回路3から出力された直後、すなわち、任意位相生成回路15及びバッファBUFを経る前の信号であり、このラッチクロック信号latCLKに従うフリップフロップ12は、レプリカ出力データ信号repOUTの遷移時期から外れた適宜なタイミングでラッチを実行することができる。フリップフロップ12にラッチされるレプリカ出力データ信号repOUTは、上記のようにランダムに“0”と“1”とが現れるデータ信号なので、フリップフロップ12は、“0”又は“1”を略同確率でラッチすることになる。フリップフロップ12が略同確率で“0”又は“1”をラッチする結果、この値をカウントするカウンタ13におけるカウント値は、細かく上下しながらも略一定の値を維持して安定する。これに応じて、デコーダ14から出力されるデコード値も安定し、該デコード値に従い任意位相生成回路15から出力される分周クロック信号divCLKが安定する。
【0056】
本実施形態のパラレル−シリアル変換器は、さらに、位相比較回路16及び移相回路17を含んで構成される位相設定回路を備える。位相設定回路は、出力クロック信号ffCLKの位相とレプリカクロック信号repCLKの位相とに基づいて、これらクロック信号ffCLK,repCLKのいずれか一方又は両方を移相させる回路である。本実施形態の位相設定回路は、一例として、レプリカクロック信号repCLKを移相させている。
【0057】
位相比較回路16は、出力クロック信号ffCLKとレプリカクロック信号repCLKとを比較し、その位相比較結果を示す出力信号を発生する。好ましくは、位相比較回路16へ出力クロック信号ffCLKを伝達する配線とレプリカクロック信号repCLKを伝達する配線とは、等長配線として配線容量が等しくなるように設計する。移相回路17は、位相比較回路16の出力信号に従いレプリカクロック信号repCLKを移相させて、フリップフロップ11に提供する。これら位相比較回路16及び移相回路17を備えた位相設定回路により、図2に示すように、出力クロック信号ffCLKの位相とレプリカクロック信号repCLKの位相との一致が図られる。すなわち、前述したように、フリップフロップ4a/4b,11の入力容量や配線容量に起因して出力クロック信号ffCLKとレプリカクロック信号repCLKとは位相ずれを起こし得るが、位相設定回路によって、両位相が一致するようにレプリカクロック信号repCLKが移相させられる。
【0058】
なお、レプリカクロック信号repCLKの移相よって、分周クロック信号divCLKとの間に位相ずれが生じ得るが、当該位相ずれに対しては、任意位相生成回路15が分周クロック信号divCLKの位相を調整することによって、解消が図られる。
【0059】
位相比較に基づいてレプリカクロック信号repCLKを移相させる位相比較回路16及び移相回路17の具体例を図3に示す。図3の位相比較回路16は、コンパレータ16−1、振幅検出回路16−2、及び増減検出回路16−3を用いて構成され、移相回路17は、チャージポンプ17−1及びキャパシタ17−2を用いて構成される。
【0060】
コンパレータ16−1は、出力クロック信号ffCLKとレプリカクロック信号repCLKとを入力して位相比較し、両者間の位相差に応じた振幅を有する位相差信号を出力する。当該コンパレータ16−1は、周波数の高い出力クロック信号ffCLK及びレプリカクロック信号repCLKに応じて高速に動作する。コンパレータ16−1から出力される位相差信号は振幅検出回路16−2に入力され、その振幅が検出される。振幅検出回路16−2は、検出した振幅に応じる電圧の検出信号を出力する。
【0061】
増減検出回路16−3は、増減検出部16−3a及びスイッチ部16−3bを含んでいる。増減検出部16−3aは、オペアンプ等を使用して構成され、振幅検出回路16−2から出力される検出信号の電圧が増加しつつあるのか又は減少しつつあるのかを検出し、該電圧増減に応じてスイッチング信号を出力する。スイッチング部16−3bは、増減検出部16−3aによるスイッチング信号に従ってスイッチングし、2つの入力端子に供給される信号のいずれかを選択して出力する。このスイッチング部16−3bの一方の入力端子には、振幅検出回路16−2の検出信号が入力され、他方の入力端子には、振幅検出回路16−2の検出信号がインバータにより反転させて入力される。したがって、増減検出回路16−3の出力信号は、振幅検出回路16−2により検出された振幅の増減に応じて電圧及び極性が異なる信号として出力される。
【0062】
チャージポンプ17−1は、増減検出回路16−3の出力信号に従い動作してチャージ又はディスチャージを行う。キャパシタ17−2は可変容量とされ、チャージポンプ17に従って容量が変動する。キャパシタ17−2の一端は、図1に示すように、フリップフロップ11のクロック入力端子又は配線に接続されており、レプリカクロック信号repCLKが印加される。したがって、キャパシタ17−2の容量が変わることにより、フリップフロップ11に供給されるレプリカクロック信号repCLKの位相が変動する。
【0063】
位相比較回路16は、上記構成によって、コンパレータ16−1から出力される位相差信号が最小となるように動作するので、これに従う移相回路17の容量変化により、レプリカクロック信号repCLKの位相は、出力クロック信号ffCLKの位相に一致するように調整される。
【0064】
なお、移相回路17の具体例として可変容量を用いる回路を示しているが、この他にも、可変遅延線を用いる回路等、クロック信号を移相させられる各種の回路を使用することが可能である。ただし、応答特性やチップへの集積性を考えると、可変容量のキャパシタを用いる回路が適していると言える。
【0065】
図4は、位相設定回路をパラレルデータ出力器に適用した実施形態を示す。
図4のパラレルデータ出力器は、一例として、多値位相変調方式で使用される光変調器OMを駆動するために設けられる。光変調器OMは、光源LSによる連続光をマッハツエンダ型変調回路により多値位相変調して出力する光部品である。このマッハツェンダ型光変調回路の進行波電極に印加される駆動信号として、パラレルデータ出力器によるパラレルの出力データ信号OUT0,OUT1が使用される。
【0066】
パラレルデータ出力器は、パラレルに入力される複数の入力データ信号、一例として2つの入力データ信号IN0,IN1をそれぞれラッチする2つのラッチ回路として、2つのフリップフロップ20,21を使用して構成される。両フリップフロップ20,21は、1つのクロック信号CLKを分配した出力クロック信号ffCLK0,ffCLK1の立ち上がりエッジに応じてラッチ動作することで、タイミングを合わせて出力データ信号OUT0,OUT1を出力する。すなわち、パラレルデータ出力器は、一方の入力データ信号IN0を、出力クロック信号ffCLK0(第1のクロック信号に相当する)に従いラッチして出力する第1のラッチ回路としてのフリップフロップ20と、他方の入力データ信号IN1を、出力クロック信号ffCLK1(第2のクロック信号に相当する)に従いラッチして出力する第2のラッチ回路としてのフリップフロップ21と、を含んで構成されている。出力クロック信号ffCLK0,ffCLK1を各フリップフロップ20,21へ供給する配線は、配線容量が等しくなるように等長配線とされる。
【0067】
出力クロック信号ffCLK0,ffCLK1は、同じクロック信号CLKから生成される信号であるが、回路の微細化が進むにつれて、フリップフロップ20,21における入力容量の差による位相ずれが生じる可能性がある。そこで、両出力クロック信号ffCLK0,ffCLK1間に生じ得る位相ずれを解消するために、位相設定回路が設けられている。
【0068】
図4の位相設定回路は、位相比較回路22及び移相回路23を含んで構成され、一方の出力クロック信号ffCLK0の位相と他方の出力クロック信号ffCLK1の位相とに基づいて、これらクロック信号ffCLK0,ffCLK1のいずれか一方又は両方を移相させる回路である。本実施形態の位相設定回路は、一例として、出力クロック信号ffCLK1を移相させている。
【0069】
位相比較回路22及び移相回路23は、図1及び図3に示す実施形態の位相比較回路16及び移相回路17と同様の構成とされる。すなわち、位相比較回路22は、出力クロック信号ffCLK0と出力クロック信号ffCLK1とを比較し、その位相比較結果を示す出力信号を発生する。移相回路23は、位相比較回路22の出力信号に従い出力クロック信号ffCLK1を移相させて、フリップフロップ21に提供する。したがって、図5に示すように、出力クロック信号ffCLK0の位相と出力クロック信号ffCLK1の位相との一致が図られる。好ましくは、位相比較回路22へ出力クロック信号ffCLK0,ffCLK1を伝達する各配線は、等長配線として配線容量が等しくなるように設計する。
【符号の説明】
【0070】
1−1,1−2,1−3,1−4,1−5 入力回路のフリップフロップ
2 選択回路
3 分周回路
4 出力回路のフリップフロップ
10 選択回路(レプリカ回路)
11 出力回路のフリップフロップ(レプリカ回路)
12 位相ずれ検出回路のフリップフロップ(レプリカ回路)
13 位相ずれ検出回路のカウンタ(レプリカ回路)
14 デコーダ(レプリカ回路)
15 任意位相生成回路(レプリカ回路)
16,22 位相比較回路(位相設定回路)
17,23 移相回路(位相設定回路)
20,21 フリップフロップ(パラレルデータ出力器)
【特許請求の範囲】
【請求項1】
パラレルに入力される複数のデータ信号を、第1のクロック信号に従いラッチしてそれぞれ出力する入力回路と、
該入力回路から出力される複数のデータ信号を、前記第1のクロック信号に従い選択し、シリアル変換したデータ信号を出力する選択回路と、
該選択回路から出力されるデータ信号を、第2のクロック信号に従いラッチして出力する出力回路と、
前記第1のクロック信号を生成するために、前記第2のクロック信号の基になる所定のクロック信号を分周する分周回路と、
を含んで構成されるパラレル−シリアル変換器であって、
複数のレプリカデータ信号を、前記第1のクロック信号に従い選択し、シリアル変換したレプリカデータ信号を出力するレプリカ選択回路と、
該レプリカ選択回路から出力されるレプリカデータ信号を、前記第2のクロック信号と同周期のレプリカクロック信号に従いラッチして出力するレプリカ出力回路と、
該レプリカ出力回路から出力されるレプリカデータ信号に基づいて位相調整指示値信号を生成する位相ずれ検出回路と、
前記位相調整指示値信号に基づいて、前記分周回路から出力される分周後のクロック信号の位相を調整し、前記第1のクロック信号を発生する任意位相生成回路と、
を含んで構成されるレプリカ回路を備えると共に、
前記第2のクロック信号の位相と前記レプリカクロック信号の位相とに基づいて当該第2のクロック信号及びレプリカクロック信号のいずれか一方又は両方を移相させる位相設定回路を備える、
パラレル−シリアル変換器。
【請求項2】
請求項1記載のパラレル−シリアル変換器であって、
前記位相設定回路は、
前記第2のクロック信号の位相と前記レプリカクロック信号の位相とを比較する位相比較回路と、
該位相比較回路の出力信号に従って前記第2のクロック信号及び前記レプリカクロック信号のいずれか一方又は両方を移相させる移相回路と、
を含んで構成される、パラレル−シリアル変換器。
【請求項3】
請求項2記載のパラレル−シリアル変換器であって、
前記位相比較回路は、
前記第2のクロック信号と前記レプリカクロック信号との間の位相差に応じた振幅を有する位相差信号を出力するコンパレータと、
前記位相差信号の振幅を検出する振幅検出回路と、
該振幅検出回路で検出される振幅の増減に応じて前記移相回路への出力信号を発生する増減検出回路と、
を用いて構成される、パラレル−シリアル変換器。
【請求項4】
請求項2又は請求項3記載のパラレル−シリアル変換器であって、
前記移相回路は、
前記位相比較回路の出力信号に従い動作するチャージポンプと、
該チャージポンプに従う可変容量のキャパシタと、
を用いて構成される、パラレル−シリアル変換器。
【請求項5】
パラレルに入力される少なくとも2つのデータ信号のうちの一方を、第1のクロック信号に従いラッチして出力する第1のラッチ回路と、
前記少なくとも2つのデータ信号のうちの他方を、第2のクロック信号に従いラッチして出力する第2のラッチ回路と、
前記第1のクロック信号の位相と前記第2のクロック信号の位相とに基づいて当該第1及び第2のクロック信号のいずれか一方又は両方を移相させる位相設定回路と、
を含んで構成されるパラレルデータ出力器。
【請求項6】
請求項5記載のパラレルデータ出力器であって、
前記位相設定回路は、
前記第1のクロック信号の位相と前記第2のクロック信号の位相とを比較する位相比較回路と、
該位相比較回路の出力信号に従って前記第1及び第2のクロック信号のいずれか一方又は両方を移相させる移相回路と、
を含んで構成される、パラレルデータ出力器。
【請求項7】
請求項6記載のパラレルデータ出力器であって、
前記位相比較回路は、
前記第1のクロック信号と前記第2のクロック信号との間の位相差に応じた振幅を有する位相差信号を出力するコンパレータと、
前記位相差信号の振幅を検出する振幅検出回路と、
該振幅検出回路で検出される振幅の増減に応じて前記移相回路への出力信号を発生する増減検出回路と、
を用いて構成される、パラレルデータ出力器。
【請求項8】
請求項6又は請求項7記載のパラレルデータ出力器であって、
前記移相回路は、
前記位相比較回路の出力信号に従い動作するチャージポンプと、
該チャージポンプに従う可変容量のキャパシタと、
を用いて構成される、パラレルデータ出力器。
【請求項1】
パラレルに入力される複数のデータ信号を、第1のクロック信号に従いラッチしてそれぞれ出力する入力回路と、
該入力回路から出力される複数のデータ信号を、前記第1のクロック信号に従い選択し、シリアル変換したデータ信号を出力する選択回路と、
該選択回路から出力されるデータ信号を、第2のクロック信号に従いラッチして出力する出力回路と、
前記第1のクロック信号を生成するために、前記第2のクロック信号の基になる所定のクロック信号を分周する分周回路と、
を含んで構成されるパラレル−シリアル変換器であって、
複数のレプリカデータ信号を、前記第1のクロック信号に従い選択し、シリアル変換したレプリカデータ信号を出力するレプリカ選択回路と、
該レプリカ選択回路から出力されるレプリカデータ信号を、前記第2のクロック信号と同周期のレプリカクロック信号に従いラッチして出力するレプリカ出力回路と、
該レプリカ出力回路から出力されるレプリカデータ信号に基づいて位相調整指示値信号を生成する位相ずれ検出回路と、
前記位相調整指示値信号に基づいて、前記分周回路から出力される分周後のクロック信号の位相を調整し、前記第1のクロック信号を発生する任意位相生成回路と、
を含んで構成されるレプリカ回路を備えると共に、
前記第2のクロック信号の位相と前記レプリカクロック信号の位相とに基づいて当該第2のクロック信号及びレプリカクロック信号のいずれか一方又は両方を移相させる位相設定回路を備える、
パラレル−シリアル変換器。
【請求項2】
請求項1記載のパラレル−シリアル変換器であって、
前記位相設定回路は、
前記第2のクロック信号の位相と前記レプリカクロック信号の位相とを比較する位相比較回路と、
該位相比較回路の出力信号に従って前記第2のクロック信号及び前記レプリカクロック信号のいずれか一方又は両方を移相させる移相回路と、
を含んで構成される、パラレル−シリアル変換器。
【請求項3】
請求項2記載のパラレル−シリアル変換器であって、
前記位相比較回路は、
前記第2のクロック信号と前記レプリカクロック信号との間の位相差に応じた振幅を有する位相差信号を出力するコンパレータと、
前記位相差信号の振幅を検出する振幅検出回路と、
該振幅検出回路で検出される振幅の増減に応じて前記移相回路への出力信号を発生する増減検出回路と、
を用いて構成される、パラレル−シリアル変換器。
【請求項4】
請求項2又は請求項3記載のパラレル−シリアル変換器であって、
前記移相回路は、
前記位相比較回路の出力信号に従い動作するチャージポンプと、
該チャージポンプに従う可変容量のキャパシタと、
を用いて構成される、パラレル−シリアル変換器。
【請求項5】
パラレルに入力される少なくとも2つのデータ信号のうちの一方を、第1のクロック信号に従いラッチして出力する第1のラッチ回路と、
前記少なくとも2つのデータ信号のうちの他方を、第2のクロック信号に従いラッチして出力する第2のラッチ回路と、
前記第1のクロック信号の位相と前記第2のクロック信号の位相とに基づいて当該第1及び第2のクロック信号のいずれか一方又は両方を移相させる位相設定回路と、
を含んで構成されるパラレルデータ出力器。
【請求項6】
請求項5記載のパラレルデータ出力器であって、
前記位相設定回路は、
前記第1のクロック信号の位相と前記第2のクロック信号の位相とを比較する位相比較回路と、
該位相比較回路の出力信号に従って前記第1及び第2のクロック信号のいずれか一方又は両方を移相させる移相回路と、
を含んで構成される、パラレルデータ出力器。
【請求項7】
請求項6記載のパラレルデータ出力器であって、
前記位相比較回路は、
前記第1のクロック信号と前記第2のクロック信号との間の位相差に応じた振幅を有する位相差信号を出力するコンパレータと、
前記位相差信号の振幅を検出する振幅検出回路と、
該振幅検出回路で検出される振幅の増減に応じて前記移相回路への出力信号を発生する増減検出回路と、
を用いて構成される、パラレルデータ出力器。
【請求項8】
請求項6又は請求項7記載のパラレルデータ出力器であって、
前記移相回路は、
前記位相比較回路の出力信号に従い動作するチャージポンプと、
該チャージポンプに従う可変容量のキャパシタと、
を用いて構成される、パラレルデータ出力器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2011−66821(P2011−66821A)
【公開日】平成23年3月31日(2011.3.31)
【国際特許分類】
【出願番号】特願2009−217542(P2009−217542)
【出願日】平成21年9月18日(2009.9.18)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成21年度、独立行政法人新エネルギー・産業技術総合開発機構、「次世代高効率ネットワークデバイス技術開発」委託研究、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成23年3月31日(2011.3.31)
【国際特許分類】
【出願日】平成21年9月18日(2009.9.18)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成21年度、独立行政法人新エネルギー・産業技術総合開発機構、「次世代高効率ネットワークデバイス技術開発」委託研究、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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