パルス受信回路及びパルス無線通信装置
【課題】妨害信号の影響を低減し高精度で低ジッタな検波を行う。
【解決手段】位相が異なる第1のパルス信号PSAと第2のパルス信号PSBとをパルス位置タイミング信号PPTSに基づき発生するテンプレートパルス発生回路100と、外部から受信した受信信号INPSと第1のパルス信号PSAとを乗算し第1の乗算信号MPAを出力する第1の乗算回路210と、受信信号と第2のパルス信号PSBとを乗算し第2の乗算信号MPBを出力する第2の乗算回路220と、第1の乗算信号MPAの低い周波数成分を取り出し第1の低周波信号LPAを出力する第1の低域通過濾波回路310と、第2の乗算信号MPBの低い周波数成分を取り出し第2の低周波信号LPBを出力する第2の低域通過濾波回路320と、第1の低周波信号LPAと第2の低周波信号LPBとから包絡線演算を行い検波信号OUTを出力する包絡線検波回路400と、を含むパルス受信回路。
【解決手段】位相が異なる第1のパルス信号PSAと第2のパルス信号PSBとをパルス位置タイミング信号PPTSに基づき発生するテンプレートパルス発生回路100と、外部から受信した受信信号INPSと第1のパルス信号PSAとを乗算し第1の乗算信号MPAを出力する第1の乗算回路210と、受信信号と第2のパルス信号PSBとを乗算し第2の乗算信号MPBを出力する第2の乗算回路220と、第1の乗算信号MPAの低い周波数成分を取り出し第1の低周波信号LPAを出力する第1の低域通過濾波回路310と、第2の乗算信号MPBの低い周波数成分を取り出し第2の低周波信号LPBを出力する第2の低域通過濾波回路320と、第1の低周波信号LPAと第2の低周波信号LPBとから包絡線演算を行い検波信号OUTを出力する包絡線検波回路400と、を含むパルス受信回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、超広帯域を利用するパルス受信回路及びパルス無線通信装置に関する。
【背景技術】
【0002】
超広帯域(UWB:Ultra-Wide Band)の通信は非常に広い周波数帯域を利用してデータ通信を行う通信方式である。UWBの広帯域の信号を利用する通信方式には従来のスペクトル拡散による方法や直交周波数分割多重(OFDM)などがあるが、その他に非常に短時間のパルスを利用したインパルスラジオ(IR)方式がある。特にUWB通信におけるIR方式はUWB−IRと呼ばれている。UWB−IR方式では従来の変調によらない時間軸操作のみで変復調が可能であり回路の簡略化や低消費電力化が期待できるとされている。
【0003】
しかしながら、パルス通信は占有周波数帯域幅が広いため、狭帯域幅で非常に強い妨害信号が存在した場合に、影響を受けてしまうという課題がある。
例えば特許文献1には、整流検波などの包絡線検波を用いたパルス受信装置を提案しているが、整流検波は回路が簡易で低消費電力動作が可能である一方で、全ての周波数成分を検波してしまうため、妨害信号を除去するためのバンドパスフィルタが必要となり、コストやサイズが増加するという課題がある。特許文献2には、拡散符号を用いることによりバンドパスフィルタを用いずに妨害信号の影響を低減させる方法が記載されているが、必要なビットレートを実現するためには、ビットレート以上のパルスを発生させる必要があり消費電力が増加してしまうという課題がある。さらに妨害信号を逆拡散処理により除去する処理をデジタル的に行う場合には、大きな妨害信号へ対応するために多ビットのAD変換器を用いる必要があり回路規模の増大と消費電力の増加を招いてしまう。
【0004】
一方、特許文献3には、受信パルス波形との相関値を得ることにより同期検波する手法が記載されている。
【0005】
【特許文献1】特開2005−252740号公報
【特許文献2】特開2003−110466号公報
【特許文献3】特開2005−39526号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
この場合、相関演算を行うことによって希望パルス以外の妨害波をバンドパスフィルタを使わずにある程度排除することができるが、相関演算を行うためには精度の良いタイミング処理が必要となる。この要求を満たすためには、高精度低ジッタのクロック源を使う必要があり、かつパルス位置同期回路が複雑になるため、消費電力が増大してしまうという課題がある。
【課題を解決するための手段】
【0007】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【0008】
[適用例1]
外部から受信信号を受信するパルス受信回路であって、第1のパルス信号と、前記第1のパルス信号とは位相が異なる第2のパルス信号とをパルス位置タイミング信号に基づき発生するテンプレートパルス発生回路と、前記受信信号と前記第1のパルス信号とを乗算し第1の乗算信号を出力する第1の乗算回路と、前記受信信号と前記第2のパルス信号とを乗算し第2の乗算信号を出力する第2の乗算回路と、前記第1の乗算信号の周波数成分のうちの低い周波数成分を取り出し第1の低周波信号を出力する第1の低域通過濾波回路と、前記第2の乗算信号の周波数成分のうちの低い周波数成分を取り出し第2の低周波信号を出力する第2の低域通過濾波回路と、前記第1の低周波信号と前記第2の低周波信号とから包絡線演算を行い検波信号を出力する包絡線検波回路と、を含む、ことを特徴とするパルス受信回路。
【0009】
この構成によれば、位相が異なる2つのパルス信号を組み合わせることにより高精度低ジッタのクロック源を必要とせずに、妨害信号の影響を低減しつつ検波することができる。
【0010】
[適用例2]
上記に記載のパルス受信回路において、前記第1のパルス信号と前記第2のパルス信号との位相差は略90度である、ことを特徴とするパルス受信回路。
【0011】
この構成によれば、位相差が90度の第1のパルス信号(I相)と第2のパルス信号(Q相)とを組み合わせることにより最も効率よく包絡線検波を行うことができるので、高精度低ジッタのクロック源を必要とせずに妨害信号の影響を低減しつつ検波することができる。
【0012】
[適用例3]
上記に記載のパルス受信回路において、前記包絡線検波回路は、半波整流回路を含むことを特徴とするパルス受信回路。
【0013】
[適用例4]
上記に記載のパルス受信回路において、前記包絡線検波回路は、全波整流回路を含むことを特徴とするパルス受信回路。
【0014】
[適用例5]
上記に記載のパルス受信回路において、前記包絡線検波回路は、自乗回路を含むことを特徴とするパルス受信回路。
【0015】
この構成によれば、高精度低ジッタのクロック源を必要とせずに干渉に対して耐性のある包絡線検波を行うことができる。
【0016】
[適用例6]
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、第1端子と、第2端子と、前記第1端子に直列に接続されたn個(nは2以上の整数)の遅延素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1のパルス発生回路及び第2のパルス発生回路と、前記パルス位置タイミング信号を入力するタイミング入力端子と、第1の遅延素子と、前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、を含み、前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、前記第1の遅延素子の出力端子は、前記第1のパルス発生回路の前記第1端子に接続され、前記第1のパルス発生回路の前記第2端子から前記第1のパルス信号を出力し、前記第2の遅延素子の出力端子は、前記第2のパルス発生回路の前記第1端子に接続され、前記第2のパルス発生回路の前記第2端子から前記第2のパルス信号を出力する、ことを特徴とするパルス受信回路。
【0017】
この構成によれば、回路規模及び消費電力の増加を抑えながら位相の異なる2つのパルス信号を出力できる。
【0018】
[適用例7]
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、前記パルス位置タイミング信号を入力するタイミング入力端子と、前記第1のパルス信号及び前記第2のパルス信号を発生する多相発振回路と、前記入力端子と前記多相発振回路との間に接続され、前記パルス位置タイミング信号がオン状態になった時点でオン状態となり、オン状態になった時点から前記受信信号のパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号を出力するオン−オフ制御回路と、を含み、前記多相発振回路は、前記オン−オフ制御信号に基づき前記第1のパルス信号及び前記第2のパルス信号を発生させる、ことを特徴とするパルス受信回路。
【0019】
この構成によれば、位相差が90度の第1のパルス信号(I相)と第2のパルス信号(Q相)とを正確に作り出すことができる。
【0020】
[適用例8]
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、第1端子と、第2端子と、前記第1端子に直列に接続された周波数調整信号により遅延時間を制御可能なn個(nは2以上の整数)の遅延制御素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1の周波数調整パルス発生回路及び第2の周波数調整パルス発生回路と、前記パルス位置タイミング信号を入力するタイミング入力端子と、第1の遅延素子と、前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、前記周波数調整信号を出力する周波数調整回路と、を含み、前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、前記第1の遅延素子の出力端子は、前記第1の周波数調整パルス発生回路の前記第1端子に接続され、前記第1の周波数調整パルス発生回路の前記第2端子から前記第1のパルス信号を出力し、前記第2の遅延素子の出力端子は、前記第2の周波数調整パルス発生回路の前記第1端子に接続され、前記第2の周波数調整パルス発生回路の前記第2端子から前記第2のパルス信号を出力する、ことを特徴とするパルス受信回路。
【0021】
この構成によれば、簡易な周波数調整回路により回路規模及び消費電力の増加を抑えながら周波数の調整ができる。
【0022】
[適用例9]
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、前記パルス位置タイミング信号を入力するタイミング入力端子と、前記第1のパルス信号及び前記第2のパルス信号を発生する周波数調整信号により発振信号の周波数を調整可能な周波数調整多相発振回路と、前記入力端子と前記周波数調整多相発振回路との間に接続され、前記パルス位置タイミング信号がオン状態になった時点でオン状態となり、オン状態になった時点から前記受信信号のパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号を出力するオン−オフ制御回路と、前記発振信号に基づき前記周波数調整信号を発生する周波数調整回路と、を含む、ことを特徴とするパルス受信回路。
【0023】
この構成によれば、周波数調整多相発振回路の発振信号に基づき周波数調整信号を調整できるので、正確な周波数の調整ができる。
【0024】
[適用例10]
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、第1端子と、第2端子と、前記第1端子に直列に接続された周波数調整信号により遅延時間を制御可能なn個(nは2以上の整数)の遅延制御素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1の周波数調整パルス発生回路及び第2の周波数調整パルス発生回路と、前記遅延制御素子と略同一または比例関係にある遅延特性を持つm個(mは2以上の整数)の遅延制御素子を有するリング発振回路を含み前記リング発振回路の出力信号に基づき前記周波数調整信号を出力する周波数調整回路と、前記パルス位置タイミング信号を入力するタイミング入力端子と、第1の遅延素子と、前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、を含み、前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、前記第1の遅延素子の出力端子は、前記第1の周波数調整パルス発生回路の前記第1端子に接続され、前記第1の周波数調整パルス発生回路の前記第2端子から前記第1のパルス信号を出力し、前記第2の遅延素子の出力端子は、前記第2の周波数調整パルス発生回路の前記第1端子に接続され、前記第2の周波数調整パルス発生回路の前記第2端子から前記第2のパルス信号を出力する、ことを特徴とするパルス受信回路。
【0025】
この構成によれば、第1及び第2の周波数調整パルス発生回路に含まれる遅延制御素子と概同一または比例関係のある遅延制御素子で構成されたリング発振回路の発振周期に基づき周波数調整信号を調整できるので、回路規模及び消費電力の増加を抑えながら概ね正確な周波数の調整ができる。
【0026】
[適用例11]
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、第1端子と、第2端子と、前記第1端子に直列に接続された周波数調整信号により遅延時間を制御可能なn個(nは2以上の整数)の遅延制御素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1の周波数調整パルス発生回路及び第2の周波数調整パルス発生回路と、前記遅延制御素子と略同一または比例関係にある遅延特性を持つm個(mは2以上の整数)の遅延素子を有するリング発振回路と、前記リング発振回路の出力信号をカウントしカウント値を出力するカウンタ回路と、前記カウント値に対応する前記周波数調整信号の値を記憶したROMテーブルと、を含む周波数調整回路と、前記パルス位置タイミング信号を入力するタイミング入力端子と、第1の遅延素子と、前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、を含み、前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、前記第1の遅延素子の出力端子は、前記第1の周波数調整パルス発生回路の前記第1端子に接続され、前記第1の周波数調整パルス発生回路の前記第2端子から前記第1のパルス信号を出力し、前記第2の遅延素子の出力端子は、前記第2の周波数調整パルス発生回路の前記第1端子に接続され、前記第2の周波数調整パルス発生回路の前記第2端子から前記第2のパルス信号を出力する、ことを特徴とするパルス受信回路。
【0027】
この構成によれば、リング発振回路のカウント値に対応するROMテーブルを参照すれば周波数調整ができるので、周波数制御の高速化、回路の簡易化、低消費電力化を実現できる。
【0028】
[適用例12]
上記に記載のパルス受信回路である第1のパルス受信回路と、半波整流検波回路を含む第2のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、を含み、前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記検波信号を出力し、前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記検波信号を出力する、ことを特徴とするパルス受信回路。
【0029】
この構成によれば、通信路品質が良い場合は回路構成が小さな第2のパルス受信回路に切り替えることができるので、消費電力を低減することができる。
【0030】
[適用例13]
上記に記載のパルス受信回路である第1のパルス受信回路と、全波整流検波回路を含む第2のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、を含み、前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記検波信号を出力し、前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記検波信号を出力する、ことを特徴とするパルス受信回路。
【0031】
この構成によれば、通信路品質が良い場合は回路構成が小さな第2のパルス受信回路に切り替えることができるので、消費電力を低減することができる。
【0032】
[適用例14]
上記に記載のパルス受信回路である第1のパルス受信回路と、自乗検波回路を含む第2のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、を含み、前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力し、前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力する、ことを特徴とするパルス受信回路。
【0033】
この構成によれば、通信路品質が高い場合は回路構成が小さな第2のパルス受信回路に切り替えることができるので、消費電力を低減することができる。
【0034】
[適用例15]
上記に記載のパルス受信回路である第1のパルス受信回路と、同期検波回路である第2のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、を含み、前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力する、ことを特徴とするパルス受信回路。
【0035】
この構成によれば、妨害信号などにより通信路品質が低くなる場合は高性能な第2のパルス受信回路に切り替えることができるので、妨害信号に強く、消費電力を低減することができる。
【0036】
[適用例16]
上記に記載のパルス受信回路である第1のパルス受信回路と、同期検波回路である第2のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、前記パルス位置タイミング信号をクロック信号に基づき出力する位相調整回路と、を含み、前記通信路の品質が所定の品質より低い場合、共振発振器により前記クロック信号を生成し、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、前記通信路の品質が前記所定の品質より高い場合、リング発振器により前記クロック信号を生成し、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力する、ことを特徴とするパルス受信回路。
【0037】
この構成によれば、妨害信号などにより通信路品質が低くなる場合は高性能な第2のパルス受信回路と低ジッタな共振発振器とに切り替えることができるので、妨害信号に強く、消費電力を低減することができる。
【0038】
[適用例17]
上記に記載のパルス受信回路である第1のパルス受信回路と、同期検波回路である第2のパルス受信回路と、包絡線検波回路である第3のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、を含み、前記通信路の品質が所定の品質である第1の品質より低い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、前記通信路の品質が前記第1の品質と前記第1の品質よりも高い第2の品質との間にある場合、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力し、前記通信路の品質が前記第2の品質よりも高い場合、前記受信信号を前記第3のパルス受信回路に入力し、前記第3のパルス受信回路から前記検波信号を出力する、ことを特徴とするパルス受信回路。
【0039】
この構成によれば、通信路品質に応じて最適なパルス受信回路に切り替えることができるので、妨害信号に強く、消費電力を低減することができる。
【0040】
[適用例18]
上記に記載のパルス受信回路である第1のパルス受信回路と、同期検波回路である第2のパルス受信回路と、p+q個(p、qは任意の自然数)の遅延素子を有し、p個の前記遅延素子によるリング発振と、p+q個の前記遅延素子によるリング発振と、に切り替え可能な可変リング発振回路と、前記パルス位置タイミング信号をクロック信号に基づき出力する位相調整回路と、を含み、前記受信信号の発生頻度が所定の頻度よりも高い場合、前記可変リング発振回路をp個の前記遅延素子によるリング発振に切り替え、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、前記受信信号の発生頻度が前記所定の頻度よりも低い場合、前記可変リング発振回路をp+q個の前記遅延素子によるリング発振に切り替え、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力する、ことを特徴とするパルス受信回路。
【0041】
この構成によれば、通信速度が速い場合は干渉に強い同期検波回路に切り替えることができるので、干渉に強く、消費電力を低減することができる。
【0042】
[適用例19]
上記に記載のパルス受信回路と、パルス送信回路と、を含むことを特徴とするパルス無線通信装置。
【0043】
この構成によれば、高精度低ジッタのクロック源を必要とせずに妨害信号の影響を受けにくい通信が、回路規模及び消費電力の増加を抑えながらできる。
【発明を実施するための最良の形態】
【0044】
以下、パルス受信回路の実施形態について図面に従って説明する。
【0045】
(第1実施形態)
<パルス受信回路の構成>
まず、第1実施形態に係るパルス受信回路の構成について、図1を参照して説明する。図1(A)は、第1実施形態に係るパルス受信回路の構成を示すブロック図であり、図1(B)は、第1実施形態に係るパルス受信回路の動作を示すタイミング図である。
【0046】
図1(A)に示すように、パルス受信回路1は、テンプレートパルス発生回路100と、第1の乗算回路である乗算回路210と、第2の乗算回路である乗算回路220と、第1の低域通過濾波回路であるLPF(Low Pass Filter)310と、第2の低域通過濾波回路であるLPF320と、からなる信号処理回路10と、包絡線検波回路400と、から構成されている。
【0047】
テンプレートパルス発生回路100は、パルス位置タイミング信号PPTSに基づき位相が異なる第1のパルス信号であるパルス信号PSAと第2のパルス信号であるパルス信号PSBとを発生する。乗算回路210は、外部から受信した受信信号INPSとパルス信号PSAを乗算した第1の乗算信号である乗算信号MPAを出力し、乗算回路220は、受信信号INPSとパルス信号PSBを乗算した第2の乗算信号である乗算信号MPBを出力する。LPF310は、乗算信号MPAの低い周波数成分を取り出し第1の低周波信号である低周波信号LPAを出力し、LPF320は、乗算信号MPBの低い周波数成分を取り出し第2の低周波信号である低周波信号LPBを出力する。包絡線検波回路400は、低周波信号LPAと低周波信号LPBとから検波信号OUTを出力する。
【0048】
図1(B)に示すように、パルス信号PSAは、受信信号INPSよりも先に発生し、その幅は受信信号INPSよりも長い。パルス信号PSBは、パルス信号PSAに対し、位相差Φだけ遅れて発生する。最も効率よく受信信号INPSから検波信号OUTを検波するためには、パルス信号PSAとパルス信号PSBとは直交関係、つまり位相差Φ=90度であることが望ましい。位相差Φ=90度の場合、パルス信号PSAはI相(In Phase)、パルス信号PSBはQ相(Quadrature Phase)となる。しかしながら、パルス信号PSAとパルス信号PSBとを正確に直交させるためには位相補償回路が必要となり、回路規模が増大し、消費電力が増加してしまう。位相差Φが直交状態からずれている場合、I相成分とQ相成分との検波結果にアンバランスが生じるため検波信号OUTのSNR(S/N比)の劣化を招くが、パルス通信の場合、受信信号INPSのSNRを十分大きく取ることが可能であるため、位相補償は不要となるケースが多い。
【0049】
<包絡線検波回路の構成>
次に、包絡線検波回路を半波整流回路で構成した場合について図2を参照して説明する。図2(A)は、包絡線検波回路を半波整流回路で構成した場合を示す回路図であり、図2(B)は、包絡線検波回路の動作を示すタイミング図である。なお、テンプレートパルス発生回路100は、図2(A)に示すように、パルス信号PSAとしてI相パルス信号IPS、パルス信号PSBとしてQ相パルス信号QPSを出力する。
【0050】
図2(A)に示すように、包絡線検波回路400は、半波整流回路であるダイオード410,420と、加算回路430と、アンプ440と、コンパレータ450と、から構成されている。加算回路430は、ダイオード410が低周波信号LPAを半波整流した信号とダイオード420が低周波信号LPBを半波整流した信号とを加算した包絡線信号ENVを出力する。包絡線信号ENVは、アンプ440により増幅され、コンパレータ450で基準電圧Vrefとの電圧の差を増幅し、検波信号OUTとして出力される。パルス受信回路1の各信号は、図2(B)に示すように動作する。
【0051】
次に、包絡線検波回路を全波整流回路で構成した場合について図3を参照して説明する。図3は、包絡線検波回路を全波整流回路で構成した場合を示す回路図である。なお、テンプレートパルス発生回路100は、図3に示すように、パルス信号PSAとしてI相パルス信号IPS、パルス信号PSBとしてQ相パルス信号QPSを出力する。
【0052】
図3に示すように、包絡線検波回路401は、全波整流回路411,421と、加算回路430と、アンプ440と、コンパレータ450と、から構成されている。加算回路430は、全波整流回路411が低周波信号LPAを全波整流した信号と全波整流回路421が低周波信号LPBを全波整流した信号とを加算した包絡線信号ENVを出力する。包絡線信号ENVは、アンプ440により増幅され、コンパレータ450で基準電圧Vrefとの電圧の差を増幅し、検波信号OUTとして出力される。
【0053】
次に、包絡線検波回路を自乗回路で構成した場合について図4を参照して説明する。図4は、包絡線検波回路を自乗回路で構成した場合を示す回路図である。なお、テンプレートパルス発生回路100は、図4に示すように、パルス信号PSAとしてI相パルス信号IPS、パルス信号PSBとしてQ相パルス信号QPSを出力する。
【0054】
図4に示すように、包絡線検波回路402は、自乗回路412,422と、加算回路430と、アンプ440と、コンパレータ450と、から構成されている。加算回路430は、自乗回路412が低周波信号LPAを自乗した信号と自乗回路422が低周波信号LPBを自乗した信号とを加算した包絡線信号ENVを出力する。包絡線信号ENVは、アンプ440により増幅され、コンパレータ450で基準電圧Vrefとの電圧の差を増幅し、検波信号OUTとして出力される。
【0055】
次に、検波方式の違いについて図5を参照して説明する。
【0056】
図5(A)は、検波方式の違いによる干渉信号電力とBER(Bit Error Rate)特性を示すグラフである。図5(A)において、グラフaは全波整流検波方式、グラフbは図4で提案した検波方式(以下、I2+Q2検波方式と呼ぶ)、グラフcは同期検波方式、をそれぞれ示している。なお全ての方式について、バンドパスフィルタ(BPF)は用いていない。図5(A)に示すように、I2+Q2検波方式(グラフb)は、同期検波方式(グラフc)には及ばないものの、全波整流検波方式(グラフa)に比べて干渉に対して耐性があることが分かる。
【0057】
図5(B)は、同期検波方式における瞬間ジッタの影響を示すグラフであり、受信信号INPSの1つのパルスの中に正弦波が4つあるような場合を例に、受信パルスと相関テンプレートパルスの間の位相差によって相関計算結果が変化する様子を示している。図5(B)に示すように、瞬時ジッタが約±45度を超えると正規化相関値の符号が反転しビットエラーを起こしている。この結果から、例えばBER=10-3を満足するためには、瞬時ジッタのσ値は19.3度より小さくなければない。1つのパルスの中の正弦波の周波数を仮に4GHzとすると19.3度は13.4psに相当し、パルスを発生させる周期信号の瞬時ジッタはσ=13.4ps以下でなければならない。また送信機と受信機で同じジッタ品質の周期信号を用いるとすると、片側で必要なジッタはさらにσ=9.5psまで低下する。
【0058】
例えば、パルスの発生周期(ビットレート)が1MHzとすると、リング発振器などの回路面積が小さく消費電力が小さい方式では、要求される瞬時ジッタ性能を満たすことはかなり難しい。従って、水晶発振器、SAW発振器、LC発振器などの共振系の発振回路を使ってジッタ特性を満たす必要があるが、消費電力や実装面積の大きいという課題がある。一方、I2+Q2検波方式では受信パルスとテンプレートパルスの位相が一致していない場合でもパルス信号の有無を検出することができるため、瞬時ジッタの影響をほとんど受けないというメリットがある。
【0059】
また、図5(C)は、I2+Q2検波方式における受信パルスとテンプレートパルスの中心周波数の偏差とI2+Q2検波出力の関係を示すグラフである。図5(C)に示すように、中心周波数偏差の許容値は、±8%程度である。通常の無線通信における発振周波数精度の要求値は、100ppm以下程度が一般的であるのに比べて、I2+Q2検波方式における中心周波数精度は非常に低くてもよいことになり、周波数を調整するための回路の簡略化や発振回路自体の低消費電力化が可能となる。
【0060】
<テンプレートパルス発生回路の構成>
次に、テンプレートパルス発生回路の構成を図6を参照して説明する。図6(A)は、テンプレートパルス発生回路の構成を示す回路図であり、図6(B)は、テンプレートパルス発生回路の動作を示すタイミング図である。
【0061】
図6(A)に示すように、テンプレートパルス発生回路100は、第1の遅延素子であるインバータIN1と、第2の遅延素子であるインバータIN2と、第1のパルス発生回路であるパルス発生回路110と、第2のパルス発生回路であるパルス発生回路120と、から構成されている。
【0062】
インバータIN1及びインバータIN2の入力端子は、パルス位置タイミング信号PPTSを入力するタイミング入力端子131に並列に接続されている。インバータIN1の出力端子は、パルス発生回路110の第1端子132に接続され、第1のパルス信号であるI相パルス信号IPSを第2端子133から出力する。インバータIN2の出力端子は、パルス発生回路120の第1端子132に接続され、第2のパルス信号であるQ相パルス信号QPSを第2端子133から出力する。
【0063】
パルス発生回路110は、インバータIN1の出力端子に直列に接続されたn=10個の遅延素子DL0〜DL9と、インバータIN1の出力信号及び遅延素子DL0〜DL9の各々が出力する出力信号に基づきI相パルス信号IPSを出力する論理回路130と、から構成されている。パルス発生回路120は、パルス発生回路110と同等の回路である。
【0064】
論理回路130は、接地電位GNDと電源電位VDDの間に直列に接続されたPchトランジスタP11,P12とNchトランジスタN11,N12と、接地電位GNDと電源電位VDDの間に直列に接続されたPchトランジスタP21,P22とNchトランジスタN21,N22と、接地電位GNDと電源電位VDDの間に直列に接続されたPchトランジスタP31,P32とNchトランジスタN31,N32と、接地電位GNDと電源電位VDDの間に直列に接続されたPchトランジスタP41,P42とNchトランジスタN41,N42と、接地電位GNDと電源電位VDDの間に直列に接続されたPchトランジスタP51,P52とNchトランジスタN51,N52と、接地電位GNDと電源電位VDDの間に直列に接続された抵抗素子R2,R1と、から構成されている。
【0065】
PchトランジスタP12及びNchトランジスタN11の接続点と、PchトランジスタP22及びNchトランジスタN21の接続点と、PchトランジスタP32及びNchトランジスタN31の接続点と、PchトランジスタP42及びNchトランジスタN41の接続点と、PchトランジスタP52及びNchトランジスタN51の接続点と、抵抗素子R2及びR1の接続点と、は共通に接続され、I相パルス信号IPS(またはQ相パルス信号QPS)を出力する。
【0066】
PchトランジスタP11のゲート端子は、遅延素子DL1の出力端子と接続され、PchトランジスタP12及びNchトランジスタN11のゲート端子は、遅延素子DL0の出力端子と接続され、NchトランジスタN12のゲート端子は、インバータIN1(またはインバータIN2)の出力端子と接続されている。
【0067】
PchトランジスタP21のゲート端子は、遅延素子DL3の出力端子と接続され、PchトランジスタP22及びNchトランジスタN21のゲート端子は、遅延素子DL2の出力端子と接続され、NchトランジスタN22のゲート端子は、遅延素子DL1の出力端子と接続されている。
【0068】
PchトランジスタP31のゲート端子は、遅延素子DL5の出力端子と接続され、PchトランジスタP32及びNchトランジスタN31のゲート端子は、遅延素子DL4の出力端子と接続され、NchトランジスタN32のゲート端子は、遅延素子DL3の出力端子と接続されている。
【0069】
PchトランジスタP41のゲート端子は、遅延素子DL7の出力端子と接続され、PchトランジスタP42及びNchトランジスタN41のゲート端子は、遅延素子DL6の出力端子と接続され、NchトランジスタN42のゲート端子は、遅延素子DL5の出力端子と接続されている。
【0070】
PchトランジスタP51のゲート端子は、遅延素子DL9の出力端子と接続され、PchトランジスタP52及びNchトランジスタN51のゲート端子は、遅延素子DL8の出力端子と接続され、NchトランジスタN52のゲート端子は、遅延素子DL7の出力端子と接続されている。
【0071】
図6(B)に示すように、インバータIN2のパルス位置タイミング信号PPTSの立ち上がりからの遅延時間D2は、インバータIN1のパルス位置タイミング信号PPTSの立ち上がりからの遅延時間D1よりも長く設定されている。テンプレートパルス発生回路100は、インバータIN1の遅延時間D1とインバータIN2の遅延時間D2とを調整することにより、位相差Φ=90度のI相パルス信号IPSとQ相パルス信号QPSを発生できる。
【0072】
以上に述べた本実施形態によれば、以下の効果が得られる。
【0073】
本実施形態では、位相が異なる2つのパルス信号を組み合わせることにより高精度低ジッタのクロック源を必要とせずに妨害信号の影響を低減しつつ検波ができるため、回路規模や消費電力の増大を抑えることができる。特に、位相差が90度のI相パルス信号IPSとQ相パルス信号QPSとを組み合わせることにより最も効率よく包絡線検波を行うことができる。
【0074】
以上、パルス受信回路の実施形態を説明したが、こうした実施の形態に何ら限定されるものではなく、趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。
【0075】
(変形例1)パルス受信回路の変形例1について説明する。図7(A)は、変形例1に係るテンプレートパルス発生回路の構成を示す回路図であり、図7(B)は、テンプレートパルス発生回路の変形例1の動作を示すタイミング図である。
【0076】
図7(A)に示すように、変形例1のテンプレートパルス発生回路101は、パルス位置タイミング信号PPTSを入力するタイミング入力端子131と、I相パルス信号IPS及びQ相パルス信号QPSを発生する多相発振回路170と、タイミング入力端子131と多相発振回路170との間に接続され、図7(B)に示すようにパルス位置タイミング信号PPTSがオン状態になった時点でオン状態となり、オン状態になった時点から受信信号INPSのパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号ONCSを出力するオン−オフ制御回路150と、から構成されている。
【0077】
多相発振回路170は、直列に接続された4つの差動インバータDF0〜DF3と、2つの排他的論理和回路EX1,EX2と、から構成されている。排他的論理和回路EX1は、一方の入力端子が差動インバータDF0の−側出力端子と接続され、他方の入力端子が差動インバータDF2の−側出力端子と接続され、I相パルス信号IPSを出力する。排他的論理和回路EX2は、一方の入力端子が差動インバータDF1の+側出力端子と接続され、他方の入力端子が差動インバータDF3の+側出力端子と接続され、Q相パルス信号QPSを出力する。差動インバータDF3の+側出力端子は、差動インバータDF0の+側入力端子と接続され、差動インバータDF3の−側出力端子は、差動インバータDF0の−側入力端子と接続されている。多相発振回路170は、オン−オフ制御信号ONCSがオンの期間発振を行い、I相パルス信号IPS及びQ相パルス信号QPSを出力する。
【0078】
本変形例1のテンプレートパルス発生回路101によれば、第1実施形態の図6(A)のテンプレートパルス発生回路100に比べて倍の速度で差動インバータが動作する必要があるため消費電力は増大するが、より正確な位相差Φ=90度のI相パルス信号IPS及びQ相パルス信号QPSを発生させることができる。
【0079】
(変形例2)パルス受信回路の変形例2について説明する。図8は、変形例2に係るテンプレートパルス発生回路の構成を示す回路図である。
【0080】
図8に示すように、変形例2のテンプレートパルス発生回路102は、図6(A)に示す第1実施形態のテンプレートパルス発生回路100の遅延素子DL0〜DL9の替わりに、周波数調整信号FCにより遅延時間を制御可能な遅延制御素子DV0〜DV9を使用した第1の周波数調整パルス発生回路である遅延制御パルス発生回路111及び第2の周波数調整パルス発生回路である遅延制御パルス発生回路121と、周波数調整信号FCを発生する周波数調整回路140を備えている。
【0081】
本変形例2のテンプレートパルス発生回路102によれば、簡易な周波数調整回路140により周波数の調整ができる。
【0082】
(変形例3)パルス受信回路の変形例3について説明する。図9は、変形例3に係るテンプレートパルス発生回路の構成を示す回路図である。
【0083】
図9に示すように、変形例3のテンプレートパルス発生回路103は、図7(A)に示す変形例1のテンプレートパルス発生回路101の差動インバータDF0〜DF3の替わりに周波数調整信号FCにより遅延時間を制御可能な遅延制御差動インバータVF0〜VF3を使用した周波数調整多相発振回路175と、周波数調整信号FCを発生する周波数調整回路141を備えている。周波数調整回路141は、遅延制御差動インバータVF0の−側出力端子と遅延制御差動インバータVF3の+側出力端子とに接続された分周回路152と、分周回路152の出力と基準クロック153の出力の位相を比較する位相比較回路154と、位相比較回路154の出力に基づき周波数調整信号FCを発生するチャージポンプ155と、から構成されている。
【0084】
本変形例3のテンプレートパルス発生回路102によれば、周波数調整多相発振回路175の発振信号に基づき周波数調整信号FCを調整できるので、正確な周波数の調整ができる。
【0085】
(変形例4)パルス受信回路の変形例4について説明する。図10は、変形例4に係るテンプレートパルス発生回路の構成を示す回路図である。
【0086】
図10に示すように、変形例4のテンプレートパルス発生回路104は、図8に示す変形例2のテンプレートパルス発生回路102の周波数調整回路140として、遅延制御パルス発生回路111,121に含まれる遅延制御素子DV0〜DV9と略同一または比例関係の遅延特性を持つm=5個の遅延制御素子DVa〜DVeからなるリング発振回路151と、リング発振回路151の出力端子と接続された分周回路152と、分周回路152の出力と基準クロック153の出力の位相を比較する位相比較回路154と、位相比較回路154の出力に基づき周波数調整信号FCを発生するチャージポンプ155と、から構成された周波数調整回路142を使用している。
【0087】
本変形例4のテンプレートパルス発生回路104によれば、第1の周波数調整パルス発生回路111及び第2の周波数調整パルス発生回路121に含まれる遅延制御素子DV0〜DV9と略同一または比例関係の遅延特性を持つ遅延制御素子DVa〜DVeで構成されたリング発振回路151の発振周期に基づき周波数調整信号FCを調整できるので、高い周波数を持ったパルス信号IPSやQPSを直接観測することなしに、概ね正確な周波数の調整ができる。
【0088】
(変形例5)パルス受信回路の変形例5について説明する。図11は、変形例5に係るテンプレートパルス発生回路の構成を示す回路図である。
【0089】
図11に示すように、変形例5のテンプレートパルス発生回路105は、図8に示す変形例2のテンプレートパルス発生回路102の周波数調整回路140として、テンプレートパルス発生回路102を構成する遅延素子と略同一または比例関係の遅延特性を持つm=5個の遅延素子DLa〜DLeからなるリング発振回路161と、リング発振回路161の出力端子と接続されたカウンタ回路162と、カウンタ回路162のカウント値に対応する周波数調整信号FCのデジタル値をROMテーブル163から求める制御回路164と、制御回路164のデジタル値を周波数調整信号FCに変換するDA変換回路165と、から構成された周波数調整回路143を使用している。
【0090】
本変形例5のテンプレートパルス発生回路105によれば、リング発振回路161のカウント値に対応するROMテーブル163を参照すれば周波数調整ができるので、周波数制御の高速化、回路の簡易化、低消費電力化を実現できる。
【0091】
(変形例6)パルス受信回路の変形例6について説明する。図12は、変形例6に係るテンプレートパルス発生回路の構成を示す回路図である。
【0092】
図12に示すように、変形例6のパルス受信回路1000は、第1実施形態のパルス受信回路1と、半波整流検波回路で構成された受信回路1010と、受信信号INPSを基に通信路品質QLYを判定する通信路品質判定回路1020と、制御回路1030と、スイッチ回路SW1,SW2と、から構成されている。制御回路1030は、通信路品質QLYが所定の品質より低い場合、スイッチ回路SW1,SW2をB側に切り替えるスイッチ信号SWABと、パルス受信回路1を能動状態にするオン信号ONBと、を出力する。逆に、通信路品質QLYが所定の品質より高い場合、スイッチ回路SW1,SW2をA側に切り替えるスイッチ信号SWABと、受信回路1010を能動状態にするオン信号ONAと、を出力する。
【0093】
本変形例6のパルス受信回路1000によれば、通信路品質が良い場合は回路構成が小さな受信回路1010に切り替えることができるので、消費電力を低減することができる。なお、受信回路1010は、全波整流検波回路で構成してもよいし、自乗検波回路で構成してもよい。また、通信路品質を判定する要素として、例えば、予想される妨害波のみをバンドパスフィルタで抽出しその信号レベルを測定したり、期待する受信パルス位置以外の時間タイミングにおける受信信号レベルを測定してもよい。さらに、本変形例では受信信号を基に通信路品質を判定する例を述べたが、検波信号を基に通信路品質を判定してもよい。その場合には、BER、PER(パケット誤り率)などを用いてもよい。
【0094】
(変形例7)パルス受信回路の変形例7について説明する。図13は、変形例7に係るテンプレートパルス発生回路の構成を示す回路図である。
【0095】
図13に示すように、変形例7のパルス受信回路1100は、信号処理回路10と、包絡線検波回路402と、位相同期回路1113を含む同期検波回路1110と、検波信号OUTを基に通信路品質QLYを判定する通信路品質判定回路1120と、制御回路1130と、パルス位置同期回路1135と、位相調整回路1140と、スイッチ回路SW1,SW2,SW3と、リング発振回路1150と、共振発振器であるSAW発振回路1160と、から構成されている。制御回路1130は、通信路品質QLYが所定の品質より高い場合、スイッチ回路SW1,SW2,SW3をA側に切り替えるスイッチ信号SWABと、包絡線検波回路402とリング発振回路1150とを能動状態にするオン信号ONAと、を出力する。逆に、通信路品質QLYが所定の品質より低い場合、スイッチ回路SW1,SW2,SW3をB側に切り替えるスイッチ信号SWABと、同期検波回路1110とSAW発振回路1160とを能動状態にするオン信号ONBと、を出力する。
【0096】
本変形例7のパルス受信回路1100によれば、妨害信号などにより通信路品質が低くなる場合は高性能な同期検波回路1110と低ジッタなSAW発振回路1160とに切り替えることができるので、妨害信号に強く、消費電力を低減することができる。なお、共振発振器は、水晶発振器、FBAR発振器、LC発振器などでもよい。
【0097】
また、本変形例7では通信路品質QLYに対し所定の品質よりも高いか低いかの2段階で構成したが、高・中・低の3段階で構成し、高い場合は、包絡線検波回路に接続し、中程度の場合は、第1実施形態のパルス受信回路1に接続し、低い場合は、同期検波回路に接続するようにしてもよい。この構成によれば、通信路品質に応じて最適なパルス受信回路に切り替えることができるので、妨害信号に強く、消費電力を低減することができる。
【0098】
(変形例8)パルス受信回路の変形例8について説明する。図14は、変形例8に係るテンプレートパルス発生回路の構成を示す回路図である。
【0099】
図14に示すように、変形例8のパルス受信回路1200は、変形例7のパルス受信回路1100のリング発振回路1150とSAW発振回路1160を遅延素子の段数を2段階(p段またはp+q段)に切り替え可能な可変リング発振回路1170で構成し、外部からの制御信号CNTLで制御するように構成されている。
【0100】
本変形例8のパルス受信回路1200によれば、送信データ量の変動に応じた最適な通信速度を選びつつ、通信速度が速い場合(送信信号の発生頻度が高い場合)は干渉に強い同期検波回路に切り替えることができるので、干渉に強く、消費電力を低減することができる。即ち、通信速度が速い場合には、法的規制や消費電力の制約のために、パルス1つ当たりのエネルギーを低く抑える必要があるため、相対的に干渉に弱くなるが、同期検波回路に切り替えることでその劣化分を補償することができる。また、通信速度が遅い場合(送信信号の発生頻度が低い場合)の可変リング発振回路1170は、遅延素子であるインバータの段数を多くする必要があり、個々のインバータから生じるジッタが合成されるため、リング発振器出力の瞬時ジッタは大きい。一方、通信速度が速い場合においては遅延素子であるインバータの段数を減らすことができるため、可変リング発振回路1170の出力の瞬時ジッタは小さくなり、同期検波を実現することが可能となる。
【0101】
(変形例9)パルス受信回路の変形例9について説明する。図15は、変形例8のパルス受信回路1200を使用したパルス無線通信装置の構成を示す回路図である。
【0102】
図15に示すように、パルス無線通信装置2000は、送信回路1300と、受信回路1400と、から構成されている。受信回路1400は、変形例8のパルス受信回路1200を含み、送信回路1300は、パルス受信回路1200に含まれる可変リング発振回路1170を含んでいる。
【0103】
本変形例9のパルス無線通信装置2000によれば、高精度低ジッタのクロック源を必要とせずに妨害信号の影響を受けにくい通信が、回路規模及び消費電力の増加を抑えながらできる。
【0104】
(変形例10)パルス無線通信装置を使った電子機器の例について説明する。図16は、変形例9に係るパルス無線通信装置を使った電子機器である携帯電話の構成を示す概略図である。携帯電話1800は、操作ボタンなどを備えた本体部1810と、液晶パネルなどを備えた表示部1820とが、ヒンジ部1830によって折りたたみ可能なように接続されている。本体部1810には、図15に示す送信回路1300が内蔵され、表示部1820には、図15に示す受信回路1400が内蔵され、無線通信により本体部1810から表示部1820に動画や静止画や音声などのデータが送受信される。送信回路1300及び受信回路1400で携帯電話1800を構成することにより、本体部1810から表示部1820に高速に動画や静止画や音声などのデータを転送することができる。
【図面の簡単な説明】
【0105】
【図1】(A)第1実施形態に係るパルス受信回路の構成を示すブロック図、(B)第1実施形態に係るパルス受信回路の動作を示すタイミング図。
【図2】(A)包絡線検波回路を半波整流回路で構成した場合を示す回路図、図2(B)包絡線検波回路の動作を示すタイミング図。
【図3】包絡線検波回路を全波整流回路で構成した場合を示す回路図。
【図4】包絡線検波回路を自乗回路で構成した場合を示す回路図。
【図5】(A)検波方式の違いによる干渉信号電力とBER特性を示すグラフ、(B)同期検波方式における瞬間ジッタの影響を示すグラフ、(C)I2+Q2検波方式における受信パルスとテンプレートパルスの中心周波数の偏差とI2+Q2検波出力の関係を示すグラフ。
【図6】(A)テンプレートパルス発生回路の構成を示す回路図、(B)テンプレートパルス発生回路の動作を示すタイミング図。
【図7】(A)変形例1に係るテンプレートパルス発生回路の構成を示す回路図、(B)テンプレートパルス発生回路の変形例1の動作を示すタイミング図。
【図8】変形例2に係るテンプレートパルス発生回路の構成を示す回路図。
【図9】変形例3に係るテンプレートパルス発生回路の構成を示す回路図。
【図10】変形例4に係るテンプレートパルス発生回路の構成を示す回路図。
【図11】変形例5に係るテンプレートパルス発生回路の構成を示す回路図。
【図12】変形例6に係るテンプレートパルス発生回路の構成を示す回路図。
【図13】変形例7に係るテンプレートパルス発生回路の構成を示す回路図。
【図14】変形例8に係るテンプレートパルス発生回路の構成を示す回路図。
【図15】パルス無線通信装置の構成を示す回路図。
【図16】携帯電話の構成を示す概略図。
【符号の説明】
【0106】
1…パルス受信回路、10…信号処理回路、100…テンプレートパルス発生回路、101…テンプレートパルス発生回路、102…テンプレートパルス発生回路、103…テンプレートパルス発生回路、104…テンプレートパルス発生回路、110…パルス発生回路、111,121…遅延制御パルス発生回路、120…パルス発生回路、130…論理回路、131…タイミング入力端子、140…周波数調整回路、141…周波数調整回路、142…周波数調整回路、143…周波数調整回路、150…オフ制御回路、151…リング発振回路、152…分周回路、153…基準クロック、154…位相比較回路、155…チャージポンプ、161…リング発振回路、162…カウンタ回路、163…ROMテーブル、164…制御回路、165…DA変換回路、170…多相発振回路、175…周波数調整多相発振回路、210…乗算回路、220…乗算回路、310,320…LPF、400,401,402…包絡線検波回路、410,420…ダイオード、411,421…全波整流回路、412,422…自乗回路、430…加算回路、440…アンプ、450…コンパレータ、1000…パルス受信回路、1010…受信回路、1020…通信路品質判定回路、1030…制御回路、1100…パルス受信回路、1110…同期検波回路、1113…位相同期回路、1135…パルス位置同期回路、1140…位相調整回路、1150…リング発振回路、1160…SAW発振回路、1170…可変リング発振回路、1200…パルス受信回路、1300…送信回路、1400…受信回路、1800…携帯電話、1810…本体部、1820…表示部、1830…ヒンジ部、2000…パルス無線通信装置。
【技術分野】
【0001】
本発明は、超広帯域を利用するパルス受信回路及びパルス無線通信装置に関する。
【背景技術】
【0002】
超広帯域(UWB:Ultra-Wide Band)の通信は非常に広い周波数帯域を利用してデータ通信を行う通信方式である。UWBの広帯域の信号を利用する通信方式には従来のスペクトル拡散による方法や直交周波数分割多重(OFDM)などがあるが、その他に非常に短時間のパルスを利用したインパルスラジオ(IR)方式がある。特にUWB通信におけるIR方式はUWB−IRと呼ばれている。UWB−IR方式では従来の変調によらない時間軸操作のみで変復調が可能であり回路の簡略化や低消費電力化が期待できるとされている。
【0003】
しかしながら、パルス通信は占有周波数帯域幅が広いため、狭帯域幅で非常に強い妨害信号が存在した場合に、影響を受けてしまうという課題がある。
例えば特許文献1には、整流検波などの包絡線検波を用いたパルス受信装置を提案しているが、整流検波は回路が簡易で低消費電力動作が可能である一方で、全ての周波数成分を検波してしまうため、妨害信号を除去するためのバンドパスフィルタが必要となり、コストやサイズが増加するという課題がある。特許文献2には、拡散符号を用いることによりバンドパスフィルタを用いずに妨害信号の影響を低減させる方法が記載されているが、必要なビットレートを実現するためには、ビットレート以上のパルスを発生させる必要があり消費電力が増加してしまうという課題がある。さらに妨害信号を逆拡散処理により除去する処理をデジタル的に行う場合には、大きな妨害信号へ対応するために多ビットのAD変換器を用いる必要があり回路規模の増大と消費電力の増加を招いてしまう。
【0004】
一方、特許文献3には、受信パルス波形との相関値を得ることにより同期検波する手法が記載されている。
【0005】
【特許文献1】特開2005−252740号公報
【特許文献2】特開2003−110466号公報
【特許文献3】特開2005−39526号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
この場合、相関演算を行うことによって希望パルス以外の妨害波をバンドパスフィルタを使わずにある程度排除することができるが、相関演算を行うためには精度の良いタイミング処理が必要となる。この要求を満たすためには、高精度低ジッタのクロック源を使う必要があり、かつパルス位置同期回路が複雑になるため、消費電力が増大してしまうという課題がある。
【課題を解決するための手段】
【0007】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【0008】
[適用例1]
外部から受信信号を受信するパルス受信回路であって、第1のパルス信号と、前記第1のパルス信号とは位相が異なる第2のパルス信号とをパルス位置タイミング信号に基づき発生するテンプレートパルス発生回路と、前記受信信号と前記第1のパルス信号とを乗算し第1の乗算信号を出力する第1の乗算回路と、前記受信信号と前記第2のパルス信号とを乗算し第2の乗算信号を出力する第2の乗算回路と、前記第1の乗算信号の周波数成分のうちの低い周波数成分を取り出し第1の低周波信号を出力する第1の低域通過濾波回路と、前記第2の乗算信号の周波数成分のうちの低い周波数成分を取り出し第2の低周波信号を出力する第2の低域通過濾波回路と、前記第1の低周波信号と前記第2の低周波信号とから包絡線演算を行い検波信号を出力する包絡線検波回路と、を含む、ことを特徴とするパルス受信回路。
【0009】
この構成によれば、位相が異なる2つのパルス信号を組み合わせることにより高精度低ジッタのクロック源を必要とせずに、妨害信号の影響を低減しつつ検波することができる。
【0010】
[適用例2]
上記に記載のパルス受信回路において、前記第1のパルス信号と前記第2のパルス信号との位相差は略90度である、ことを特徴とするパルス受信回路。
【0011】
この構成によれば、位相差が90度の第1のパルス信号(I相)と第2のパルス信号(Q相)とを組み合わせることにより最も効率よく包絡線検波を行うことができるので、高精度低ジッタのクロック源を必要とせずに妨害信号の影響を低減しつつ検波することができる。
【0012】
[適用例3]
上記に記載のパルス受信回路において、前記包絡線検波回路は、半波整流回路を含むことを特徴とするパルス受信回路。
【0013】
[適用例4]
上記に記載のパルス受信回路において、前記包絡線検波回路は、全波整流回路を含むことを特徴とするパルス受信回路。
【0014】
[適用例5]
上記に記載のパルス受信回路において、前記包絡線検波回路は、自乗回路を含むことを特徴とするパルス受信回路。
【0015】
この構成によれば、高精度低ジッタのクロック源を必要とせずに干渉に対して耐性のある包絡線検波を行うことができる。
【0016】
[適用例6]
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、第1端子と、第2端子と、前記第1端子に直列に接続されたn個(nは2以上の整数)の遅延素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1のパルス発生回路及び第2のパルス発生回路と、前記パルス位置タイミング信号を入力するタイミング入力端子と、第1の遅延素子と、前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、を含み、前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、前記第1の遅延素子の出力端子は、前記第1のパルス発生回路の前記第1端子に接続され、前記第1のパルス発生回路の前記第2端子から前記第1のパルス信号を出力し、前記第2の遅延素子の出力端子は、前記第2のパルス発生回路の前記第1端子に接続され、前記第2のパルス発生回路の前記第2端子から前記第2のパルス信号を出力する、ことを特徴とするパルス受信回路。
【0017】
この構成によれば、回路規模及び消費電力の増加を抑えながら位相の異なる2つのパルス信号を出力できる。
【0018】
[適用例7]
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、前記パルス位置タイミング信号を入力するタイミング入力端子と、前記第1のパルス信号及び前記第2のパルス信号を発生する多相発振回路と、前記入力端子と前記多相発振回路との間に接続され、前記パルス位置タイミング信号がオン状態になった時点でオン状態となり、オン状態になった時点から前記受信信号のパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号を出力するオン−オフ制御回路と、を含み、前記多相発振回路は、前記オン−オフ制御信号に基づき前記第1のパルス信号及び前記第2のパルス信号を発生させる、ことを特徴とするパルス受信回路。
【0019】
この構成によれば、位相差が90度の第1のパルス信号(I相)と第2のパルス信号(Q相)とを正確に作り出すことができる。
【0020】
[適用例8]
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、第1端子と、第2端子と、前記第1端子に直列に接続された周波数調整信号により遅延時間を制御可能なn個(nは2以上の整数)の遅延制御素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1の周波数調整パルス発生回路及び第2の周波数調整パルス発生回路と、前記パルス位置タイミング信号を入力するタイミング入力端子と、第1の遅延素子と、前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、前記周波数調整信号を出力する周波数調整回路と、を含み、前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、前記第1の遅延素子の出力端子は、前記第1の周波数調整パルス発生回路の前記第1端子に接続され、前記第1の周波数調整パルス発生回路の前記第2端子から前記第1のパルス信号を出力し、前記第2の遅延素子の出力端子は、前記第2の周波数調整パルス発生回路の前記第1端子に接続され、前記第2の周波数調整パルス発生回路の前記第2端子から前記第2のパルス信号を出力する、ことを特徴とするパルス受信回路。
【0021】
この構成によれば、簡易な周波数調整回路により回路規模及び消費電力の増加を抑えながら周波数の調整ができる。
【0022】
[適用例9]
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、前記パルス位置タイミング信号を入力するタイミング入力端子と、前記第1のパルス信号及び前記第2のパルス信号を発生する周波数調整信号により発振信号の周波数を調整可能な周波数調整多相発振回路と、前記入力端子と前記周波数調整多相発振回路との間に接続され、前記パルス位置タイミング信号がオン状態になった時点でオン状態となり、オン状態になった時点から前記受信信号のパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号を出力するオン−オフ制御回路と、前記発振信号に基づき前記周波数調整信号を発生する周波数調整回路と、を含む、ことを特徴とするパルス受信回路。
【0023】
この構成によれば、周波数調整多相発振回路の発振信号に基づき周波数調整信号を調整できるので、正確な周波数の調整ができる。
【0024】
[適用例10]
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、第1端子と、第2端子と、前記第1端子に直列に接続された周波数調整信号により遅延時間を制御可能なn個(nは2以上の整数)の遅延制御素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1の周波数調整パルス発生回路及び第2の周波数調整パルス発生回路と、前記遅延制御素子と略同一または比例関係にある遅延特性を持つm個(mは2以上の整数)の遅延制御素子を有するリング発振回路を含み前記リング発振回路の出力信号に基づき前記周波数調整信号を出力する周波数調整回路と、前記パルス位置タイミング信号を入力するタイミング入力端子と、第1の遅延素子と、前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、を含み、前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、前記第1の遅延素子の出力端子は、前記第1の周波数調整パルス発生回路の前記第1端子に接続され、前記第1の周波数調整パルス発生回路の前記第2端子から前記第1のパルス信号を出力し、前記第2の遅延素子の出力端子は、前記第2の周波数調整パルス発生回路の前記第1端子に接続され、前記第2の周波数調整パルス発生回路の前記第2端子から前記第2のパルス信号を出力する、ことを特徴とするパルス受信回路。
【0025】
この構成によれば、第1及び第2の周波数調整パルス発生回路に含まれる遅延制御素子と概同一または比例関係のある遅延制御素子で構成されたリング発振回路の発振周期に基づき周波数調整信号を調整できるので、回路規模及び消費電力の増加を抑えながら概ね正確な周波数の調整ができる。
【0026】
[適用例11]
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、第1端子と、第2端子と、前記第1端子に直列に接続された周波数調整信号により遅延時間を制御可能なn個(nは2以上の整数)の遅延制御素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1の周波数調整パルス発生回路及び第2の周波数調整パルス発生回路と、前記遅延制御素子と略同一または比例関係にある遅延特性を持つm個(mは2以上の整数)の遅延素子を有するリング発振回路と、前記リング発振回路の出力信号をカウントしカウント値を出力するカウンタ回路と、前記カウント値に対応する前記周波数調整信号の値を記憶したROMテーブルと、を含む周波数調整回路と、前記パルス位置タイミング信号を入力するタイミング入力端子と、第1の遅延素子と、前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、を含み、前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、前記第1の遅延素子の出力端子は、前記第1の周波数調整パルス発生回路の前記第1端子に接続され、前記第1の周波数調整パルス発生回路の前記第2端子から前記第1のパルス信号を出力し、前記第2の遅延素子の出力端子は、前記第2の周波数調整パルス発生回路の前記第1端子に接続され、前記第2の周波数調整パルス発生回路の前記第2端子から前記第2のパルス信号を出力する、ことを特徴とするパルス受信回路。
【0027】
この構成によれば、リング発振回路のカウント値に対応するROMテーブルを参照すれば周波数調整ができるので、周波数制御の高速化、回路の簡易化、低消費電力化を実現できる。
【0028】
[適用例12]
上記に記載のパルス受信回路である第1のパルス受信回路と、半波整流検波回路を含む第2のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、を含み、前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記検波信号を出力し、前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記検波信号を出力する、ことを特徴とするパルス受信回路。
【0029】
この構成によれば、通信路品質が良い場合は回路構成が小さな第2のパルス受信回路に切り替えることができるので、消費電力を低減することができる。
【0030】
[適用例13]
上記に記載のパルス受信回路である第1のパルス受信回路と、全波整流検波回路を含む第2のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、を含み、前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記検波信号を出力し、前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記検波信号を出力する、ことを特徴とするパルス受信回路。
【0031】
この構成によれば、通信路品質が良い場合は回路構成が小さな第2のパルス受信回路に切り替えることができるので、消費電力を低減することができる。
【0032】
[適用例14]
上記に記載のパルス受信回路である第1のパルス受信回路と、自乗検波回路を含む第2のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、を含み、前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力し、前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力する、ことを特徴とするパルス受信回路。
【0033】
この構成によれば、通信路品質が高い場合は回路構成が小さな第2のパルス受信回路に切り替えることができるので、消費電力を低減することができる。
【0034】
[適用例15]
上記に記載のパルス受信回路である第1のパルス受信回路と、同期検波回路である第2のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、を含み、前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力する、ことを特徴とするパルス受信回路。
【0035】
この構成によれば、妨害信号などにより通信路品質が低くなる場合は高性能な第2のパルス受信回路に切り替えることができるので、妨害信号に強く、消費電力を低減することができる。
【0036】
[適用例16]
上記に記載のパルス受信回路である第1のパルス受信回路と、同期検波回路である第2のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、前記パルス位置タイミング信号をクロック信号に基づき出力する位相調整回路と、を含み、前記通信路の品質が所定の品質より低い場合、共振発振器により前記クロック信号を生成し、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、前記通信路の品質が前記所定の品質より高い場合、リング発振器により前記クロック信号を生成し、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力する、ことを特徴とするパルス受信回路。
【0037】
この構成によれば、妨害信号などにより通信路品質が低くなる場合は高性能な第2のパルス受信回路と低ジッタな共振発振器とに切り替えることができるので、妨害信号に強く、消費電力を低減することができる。
【0038】
[適用例17]
上記に記載のパルス受信回路である第1のパルス受信回路と、同期検波回路である第2のパルス受信回路と、包絡線検波回路である第3のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、を含み、前記通信路の品質が所定の品質である第1の品質より低い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、前記通信路の品質が前記第1の品質と前記第1の品質よりも高い第2の品質との間にある場合、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力し、前記通信路の品質が前記第2の品質よりも高い場合、前記受信信号を前記第3のパルス受信回路に入力し、前記第3のパルス受信回路から前記検波信号を出力する、ことを特徴とするパルス受信回路。
【0039】
この構成によれば、通信路品質に応じて最適なパルス受信回路に切り替えることができるので、妨害信号に強く、消費電力を低減することができる。
【0040】
[適用例18]
上記に記載のパルス受信回路である第1のパルス受信回路と、同期検波回路である第2のパルス受信回路と、p+q個(p、qは任意の自然数)の遅延素子を有し、p個の前記遅延素子によるリング発振と、p+q個の前記遅延素子によるリング発振と、に切り替え可能な可変リング発振回路と、前記パルス位置タイミング信号をクロック信号に基づき出力する位相調整回路と、を含み、前記受信信号の発生頻度が所定の頻度よりも高い場合、前記可変リング発振回路をp個の前記遅延素子によるリング発振に切り替え、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、前記受信信号の発生頻度が前記所定の頻度よりも低い場合、前記可変リング発振回路をp+q個の前記遅延素子によるリング発振に切り替え、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力する、ことを特徴とするパルス受信回路。
【0041】
この構成によれば、通信速度が速い場合は干渉に強い同期検波回路に切り替えることができるので、干渉に強く、消費電力を低減することができる。
【0042】
[適用例19]
上記に記載のパルス受信回路と、パルス送信回路と、を含むことを特徴とするパルス無線通信装置。
【0043】
この構成によれば、高精度低ジッタのクロック源を必要とせずに妨害信号の影響を受けにくい通信が、回路規模及び消費電力の増加を抑えながらできる。
【発明を実施するための最良の形態】
【0044】
以下、パルス受信回路の実施形態について図面に従って説明する。
【0045】
(第1実施形態)
<パルス受信回路の構成>
まず、第1実施形態に係るパルス受信回路の構成について、図1を参照して説明する。図1(A)は、第1実施形態に係るパルス受信回路の構成を示すブロック図であり、図1(B)は、第1実施形態に係るパルス受信回路の動作を示すタイミング図である。
【0046】
図1(A)に示すように、パルス受信回路1は、テンプレートパルス発生回路100と、第1の乗算回路である乗算回路210と、第2の乗算回路である乗算回路220と、第1の低域通過濾波回路であるLPF(Low Pass Filter)310と、第2の低域通過濾波回路であるLPF320と、からなる信号処理回路10と、包絡線検波回路400と、から構成されている。
【0047】
テンプレートパルス発生回路100は、パルス位置タイミング信号PPTSに基づき位相が異なる第1のパルス信号であるパルス信号PSAと第2のパルス信号であるパルス信号PSBとを発生する。乗算回路210は、外部から受信した受信信号INPSとパルス信号PSAを乗算した第1の乗算信号である乗算信号MPAを出力し、乗算回路220は、受信信号INPSとパルス信号PSBを乗算した第2の乗算信号である乗算信号MPBを出力する。LPF310は、乗算信号MPAの低い周波数成分を取り出し第1の低周波信号である低周波信号LPAを出力し、LPF320は、乗算信号MPBの低い周波数成分を取り出し第2の低周波信号である低周波信号LPBを出力する。包絡線検波回路400は、低周波信号LPAと低周波信号LPBとから検波信号OUTを出力する。
【0048】
図1(B)に示すように、パルス信号PSAは、受信信号INPSよりも先に発生し、その幅は受信信号INPSよりも長い。パルス信号PSBは、パルス信号PSAに対し、位相差Φだけ遅れて発生する。最も効率よく受信信号INPSから検波信号OUTを検波するためには、パルス信号PSAとパルス信号PSBとは直交関係、つまり位相差Φ=90度であることが望ましい。位相差Φ=90度の場合、パルス信号PSAはI相(In Phase)、パルス信号PSBはQ相(Quadrature Phase)となる。しかしながら、パルス信号PSAとパルス信号PSBとを正確に直交させるためには位相補償回路が必要となり、回路規模が増大し、消費電力が増加してしまう。位相差Φが直交状態からずれている場合、I相成分とQ相成分との検波結果にアンバランスが生じるため検波信号OUTのSNR(S/N比)の劣化を招くが、パルス通信の場合、受信信号INPSのSNRを十分大きく取ることが可能であるため、位相補償は不要となるケースが多い。
【0049】
<包絡線検波回路の構成>
次に、包絡線検波回路を半波整流回路で構成した場合について図2を参照して説明する。図2(A)は、包絡線検波回路を半波整流回路で構成した場合を示す回路図であり、図2(B)は、包絡線検波回路の動作を示すタイミング図である。なお、テンプレートパルス発生回路100は、図2(A)に示すように、パルス信号PSAとしてI相パルス信号IPS、パルス信号PSBとしてQ相パルス信号QPSを出力する。
【0050】
図2(A)に示すように、包絡線検波回路400は、半波整流回路であるダイオード410,420と、加算回路430と、アンプ440と、コンパレータ450と、から構成されている。加算回路430は、ダイオード410が低周波信号LPAを半波整流した信号とダイオード420が低周波信号LPBを半波整流した信号とを加算した包絡線信号ENVを出力する。包絡線信号ENVは、アンプ440により増幅され、コンパレータ450で基準電圧Vrefとの電圧の差を増幅し、検波信号OUTとして出力される。パルス受信回路1の各信号は、図2(B)に示すように動作する。
【0051】
次に、包絡線検波回路を全波整流回路で構成した場合について図3を参照して説明する。図3は、包絡線検波回路を全波整流回路で構成した場合を示す回路図である。なお、テンプレートパルス発生回路100は、図3に示すように、パルス信号PSAとしてI相パルス信号IPS、パルス信号PSBとしてQ相パルス信号QPSを出力する。
【0052】
図3に示すように、包絡線検波回路401は、全波整流回路411,421と、加算回路430と、アンプ440と、コンパレータ450と、から構成されている。加算回路430は、全波整流回路411が低周波信号LPAを全波整流した信号と全波整流回路421が低周波信号LPBを全波整流した信号とを加算した包絡線信号ENVを出力する。包絡線信号ENVは、アンプ440により増幅され、コンパレータ450で基準電圧Vrefとの電圧の差を増幅し、検波信号OUTとして出力される。
【0053】
次に、包絡線検波回路を自乗回路で構成した場合について図4を参照して説明する。図4は、包絡線検波回路を自乗回路で構成した場合を示す回路図である。なお、テンプレートパルス発生回路100は、図4に示すように、パルス信号PSAとしてI相パルス信号IPS、パルス信号PSBとしてQ相パルス信号QPSを出力する。
【0054】
図4に示すように、包絡線検波回路402は、自乗回路412,422と、加算回路430と、アンプ440と、コンパレータ450と、から構成されている。加算回路430は、自乗回路412が低周波信号LPAを自乗した信号と自乗回路422が低周波信号LPBを自乗した信号とを加算した包絡線信号ENVを出力する。包絡線信号ENVは、アンプ440により増幅され、コンパレータ450で基準電圧Vrefとの電圧の差を増幅し、検波信号OUTとして出力される。
【0055】
次に、検波方式の違いについて図5を参照して説明する。
【0056】
図5(A)は、検波方式の違いによる干渉信号電力とBER(Bit Error Rate)特性を示すグラフである。図5(A)において、グラフaは全波整流検波方式、グラフbは図4で提案した検波方式(以下、I2+Q2検波方式と呼ぶ)、グラフcは同期検波方式、をそれぞれ示している。なお全ての方式について、バンドパスフィルタ(BPF)は用いていない。図5(A)に示すように、I2+Q2検波方式(グラフb)は、同期検波方式(グラフc)には及ばないものの、全波整流検波方式(グラフa)に比べて干渉に対して耐性があることが分かる。
【0057】
図5(B)は、同期検波方式における瞬間ジッタの影響を示すグラフであり、受信信号INPSの1つのパルスの中に正弦波が4つあるような場合を例に、受信パルスと相関テンプレートパルスの間の位相差によって相関計算結果が変化する様子を示している。図5(B)に示すように、瞬時ジッタが約±45度を超えると正規化相関値の符号が反転しビットエラーを起こしている。この結果から、例えばBER=10-3を満足するためには、瞬時ジッタのσ値は19.3度より小さくなければない。1つのパルスの中の正弦波の周波数を仮に4GHzとすると19.3度は13.4psに相当し、パルスを発生させる周期信号の瞬時ジッタはσ=13.4ps以下でなければならない。また送信機と受信機で同じジッタ品質の周期信号を用いるとすると、片側で必要なジッタはさらにσ=9.5psまで低下する。
【0058】
例えば、パルスの発生周期(ビットレート)が1MHzとすると、リング発振器などの回路面積が小さく消費電力が小さい方式では、要求される瞬時ジッタ性能を満たすことはかなり難しい。従って、水晶発振器、SAW発振器、LC発振器などの共振系の発振回路を使ってジッタ特性を満たす必要があるが、消費電力や実装面積の大きいという課題がある。一方、I2+Q2検波方式では受信パルスとテンプレートパルスの位相が一致していない場合でもパルス信号の有無を検出することができるため、瞬時ジッタの影響をほとんど受けないというメリットがある。
【0059】
また、図5(C)は、I2+Q2検波方式における受信パルスとテンプレートパルスの中心周波数の偏差とI2+Q2検波出力の関係を示すグラフである。図5(C)に示すように、中心周波数偏差の許容値は、±8%程度である。通常の無線通信における発振周波数精度の要求値は、100ppm以下程度が一般的であるのに比べて、I2+Q2検波方式における中心周波数精度は非常に低くてもよいことになり、周波数を調整するための回路の簡略化や発振回路自体の低消費電力化が可能となる。
【0060】
<テンプレートパルス発生回路の構成>
次に、テンプレートパルス発生回路の構成を図6を参照して説明する。図6(A)は、テンプレートパルス発生回路の構成を示す回路図であり、図6(B)は、テンプレートパルス発生回路の動作を示すタイミング図である。
【0061】
図6(A)に示すように、テンプレートパルス発生回路100は、第1の遅延素子であるインバータIN1と、第2の遅延素子であるインバータIN2と、第1のパルス発生回路であるパルス発生回路110と、第2のパルス発生回路であるパルス発生回路120と、から構成されている。
【0062】
インバータIN1及びインバータIN2の入力端子は、パルス位置タイミング信号PPTSを入力するタイミング入力端子131に並列に接続されている。インバータIN1の出力端子は、パルス発生回路110の第1端子132に接続され、第1のパルス信号であるI相パルス信号IPSを第2端子133から出力する。インバータIN2の出力端子は、パルス発生回路120の第1端子132に接続され、第2のパルス信号であるQ相パルス信号QPSを第2端子133から出力する。
【0063】
パルス発生回路110は、インバータIN1の出力端子に直列に接続されたn=10個の遅延素子DL0〜DL9と、インバータIN1の出力信号及び遅延素子DL0〜DL9の各々が出力する出力信号に基づきI相パルス信号IPSを出力する論理回路130と、から構成されている。パルス発生回路120は、パルス発生回路110と同等の回路である。
【0064】
論理回路130は、接地電位GNDと電源電位VDDの間に直列に接続されたPchトランジスタP11,P12とNchトランジスタN11,N12と、接地電位GNDと電源電位VDDの間に直列に接続されたPchトランジスタP21,P22とNchトランジスタN21,N22と、接地電位GNDと電源電位VDDの間に直列に接続されたPchトランジスタP31,P32とNchトランジスタN31,N32と、接地電位GNDと電源電位VDDの間に直列に接続されたPchトランジスタP41,P42とNchトランジスタN41,N42と、接地電位GNDと電源電位VDDの間に直列に接続されたPchトランジスタP51,P52とNchトランジスタN51,N52と、接地電位GNDと電源電位VDDの間に直列に接続された抵抗素子R2,R1と、から構成されている。
【0065】
PchトランジスタP12及びNchトランジスタN11の接続点と、PchトランジスタP22及びNchトランジスタN21の接続点と、PchトランジスタP32及びNchトランジスタN31の接続点と、PchトランジスタP42及びNchトランジスタN41の接続点と、PchトランジスタP52及びNchトランジスタN51の接続点と、抵抗素子R2及びR1の接続点と、は共通に接続され、I相パルス信号IPS(またはQ相パルス信号QPS)を出力する。
【0066】
PchトランジスタP11のゲート端子は、遅延素子DL1の出力端子と接続され、PchトランジスタP12及びNchトランジスタN11のゲート端子は、遅延素子DL0の出力端子と接続され、NchトランジスタN12のゲート端子は、インバータIN1(またはインバータIN2)の出力端子と接続されている。
【0067】
PchトランジスタP21のゲート端子は、遅延素子DL3の出力端子と接続され、PchトランジスタP22及びNchトランジスタN21のゲート端子は、遅延素子DL2の出力端子と接続され、NchトランジスタN22のゲート端子は、遅延素子DL1の出力端子と接続されている。
【0068】
PchトランジスタP31のゲート端子は、遅延素子DL5の出力端子と接続され、PchトランジスタP32及びNchトランジスタN31のゲート端子は、遅延素子DL4の出力端子と接続され、NchトランジスタN32のゲート端子は、遅延素子DL3の出力端子と接続されている。
【0069】
PchトランジスタP41のゲート端子は、遅延素子DL7の出力端子と接続され、PchトランジスタP42及びNchトランジスタN41のゲート端子は、遅延素子DL6の出力端子と接続され、NchトランジスタN42のゲート端子は、遅延素子DL5の出力端子と接続されている。
【0070】
PchトランジスタP51のゲート端子は、遅延素子DL9の出力端子と接続され、PchトランジスタP52及びNchトランジスタN51のゲート端子は、遅延素子DL8の出力端子と接続され、NchトランジスタN52のゲート端子は、遅延素子DL7の出力端子と接続されている。
【0071】
図6(B)に示すように、インバータIN2のパルス位置タイミング信号PPTSの立ち上がりからの遅延時間D2は、インバータIN1のパルス位置タイミング信号PPTSの立ち上がりからの遅延時間D1よりも長く設定されている。テンプレートパルス発生回路100は、インバータIN1の遅延時間D1とインバータIN2の遅延時間D2とを調整することにより、位相差Φ=90度のI相パルス信号IPSとQ相パルス信号QPSを発生できる。
【0072】
以上に述べた本実施形態によれば、以下の効果が得られる。
【0073】
本実施形態では、位相が異なる2つのパルス信号を組み合わせることにより高精度低ジッタのクロック源を必要とせずに妨害信号の影響を低減しつつ検波ができるため、回路規模や消費電力の増大を抑えることができる。特に、位相差が90度のI相パルス信号IPSとQ相パルス信号QPSとを組み合わせることにより最も効率よく包絡線検波を行うことができる。
【0074】
以上、パルス受信回路の実施形態を説明したが、こうした実施の形態に何ら限定されるものではなく、趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。
【0075】
(変形例1)パルス受信回路の変形例1について説明する。図7(A)は、変形例1に係るテンプレートパルス発生回路の構成を示す回路図であり、図7(B)は、テンプレートパルス発生回路の変形例1の動作を示すタイミング図である。
【0076】
図7(A)に示すように、変形例1のテンプレートパルス発生回路101は、パルス位置タイミング信号PPTSを入力するタイミング入力端子131と、I相パルス信号IPS及びQ相パルス信号QPSを発生する多相発振回路170と、タイミング入力端子131と多相発振回路170との間に接続され、図7(B)に示すようにパルス位置タイミング信号PPTSがオン状態になった時点でオン状態となり、オン状態になった時点から受信信号INPSのパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号ONCSを出力するオン−オフ制御回路150と、から構成されている。
【0077】
多相発振回路170は、直列に接続された4つの差動インバータDF0〜DF3と、2つの排他的論理和回路EX1,EX2と、から構成されている。排他的論理和回路EX1は、一方の入力端子が差動インバータDF0の−側出力端子と接続され、他方の入力端子が差動インバータDF2の−側出力端子と接続され、I相パルス信号IPSを出力する。排他的論理和回路EX2は、一方の入力端子が差動インバータDF1の+側出力端子と接続され、他方の入力端子が差動インバータDF3の+側出力端子と接続され、Q相パルス信号QPSを出力する。差動インバータDF3の+側出力端子は、差動インバータDF0の+側入力端子と接続され、差動インバータDF3の−側出力端子は、差動インバータDF0の−側入力端子と接続されている。多相発振回路170は、オン−オフ制御信号ONCSがオンの期間発振を行い、I相パルス信号IPS及びQ相パルス信号QPSを出力する。
【0078】
本変形例1のテンプレートパルス発生回路101によれば、第1実施形態の図6(A)のテンプレートパルス発生回路100に比べて倍の速度で差動インバータが動作する必要があるため消費電力は増大するが、より正確な位相差Φ=90度のI相パルス信号IPS及びQ相パルス信号QPSを発生させることができる。
【0079】
(変形例2)パルス受信回路の変形例2について説明する。図8は、変形例2に係るテンプレートパルス発生回路の構成を示す回路図である。
【0080】
図8に示すように、変形例2のテンプレートパルス発生回路102は、図6(A)に示す第1実施形態のテンプレートパルス発生回路100の遅延素子DL0〜DL9の替わりに、周波数調整信号FCにより遅延時間を制御可能な遅延制御素子DV0〜DV9を使用した第1の周波数調整パルス発生回路である遅延制御パルス発生回路111及び第2の周波数調整パルス発生回路である遅延制御パルス発生回路121と、周波数調整信号FCを発生する周波数調整回路140を備えている。
【0081】
本変形例2のテンプレートパルス発生回路102によれば、簡易な周波数調整回路140により周波数の調整ができる。
【0082】
(変形例3)パルス受信回路の変形例3について説明する。図9は、変形例3に係るテンプレートパルス発生回路の構成を示す回路図である。
【0083】
図9に示すように、変形例3のテンプレートパルス発生回路103は、図7(A)に示す変形例1のテンプレートパルス発生回路101の差動インバータDF0〜DF3の替わりに周波数調整信号FCにより遅延時間を制御可能な遅延制御差動インバータVF0〜VF3を使用した周波数調整多相発振回路175と、周波数調整信号FCを発生する周波数調整回路141を備えている。周波数調整回路141は、遅延制御差動インバータVF0の−側出力端子と遅延制御差動インバータVF3の+側出力端子とに接続された分周回路152と、分周回路152の出力と基準クロック153の出力の位相を比較する位相比較回路154と、位相比較回路154の出力に基づき周波数調整信号FCを発生するチャージポンプ155と、から構成されている。
【0084】
本変形例3のテンプレートパルス発生回路102によれば、周波数調整多相発振回路175の発振信号に基づき周波数調整信号FCを調整できるので、正確な周波数の調整ができる。
【0085】
(変形例4)パルス受信回路の変形例4について説明する。図10は、変形例4に係るテンプレートパルス発生回路の構成を示す回路図である。
【0086】
図10に示すように、変形例4のテンプレートパルス発生回路104は、図8に示す変形例2のテンプレートパルス発生回路102の周波数調整回路140として、遅延制御パルス発生回路111,121に含まれる遅延制御素子DV0〜DV9と略同一または比例関係の遅延特性を持つm=5個の遅延制御素子DVa〜DVeからなるリング発振回路151と、リング発振回路151の出力端子と接続された分周回路152と、分周回路152の出力と基準クロック153の出力の位相を比較する位相比較回路154と、位相比較回路154の出力に基づき周波数調整信号FCを発生するチャージポンプ155と、から構成された周波数調整回路142を使用している。
【0087】
本変形例4のテンプレートパルス発生回路104によれば、第1の周波数調整パルス発生回路111及び第2の周波数調整パルス発生回路121に含まれる遅延制御素子DV0〜DV9と略同一または比例関係の遅延特性を持つ遅延制御素子DVa〜DVeで構成されたリング発振回路151の発振周期に基づき周波数調整信号FCを調整できるので、高い周波数を持ったパルス信号IPSやQPSを直接観測することなしに、概ね正確な周波数の調整ができる。
【0088】
(変形例5)パルス受信回路の変形例5について説明する。図11は、変形例5に係るテンプレートパルス発生回路の構成を示す回路図である。
【0089】
図11に示すように、変形例5のテンプレートパルス発生回路105は、図8に示す変形例2のテンプレートパルス発生回路102の周波数調整回路140として、テンプレートパルス発生回路102を構成する遅延素子と略同一または比例関係の遅延特性を持つm=5個の遅延素子DLa〜DLeからなるリング発振回路161と、リング発振回路161の出力端子と接続されたカウンタ回路162と、カウンタ回路162のカウント値に対応する周波数調整信号FCのデジタル値をROMテーブル163から求める制御回路164と、制御回路164のデジタル値を周波数調整信号FCに変換するDA変換回路165と、から構成された周波数調整回路143を使用している。
【0090】
本変形例5のテンプレートパルス発生回路105によれば、リング発振回路161のカウント値に対応するROMテーブル163を参照すれば周波数調整ができるので、周波数制御の高速化、回路の簡易化、低消費電力化を実現できる。
【0091】
(変形例6)パルス受信回路の変形例6について説明する。図12は、変形例6に係るテンプレートパルス発生回路の構成を示す回路図である。
【0092】
図12に示すように、変形例6のパルス受信回路1000は、第1実施形態のパルス受信回路1と、半波整流検波回路で構成された受信回路1010と、受信信号INPSを基に通信路品質QLYを判定する通信路品質判定回路1020と、制御回路1030と、スイッチ回路SW1,SW2と、から構成されている。制御回路1030は、通信路品質QLYが所定の品質より低い場合、スイッチ回路SW1,SW2をB側に切り替えるスイッチ信号SWABと、パルス受信回路1を能動状態にするオン信号ONBと、を出力する。逆に、通信路品質QLYが所定の品質より高い場合、スイッチ回路SW1,SW2をA側に切り替えるスイッチ信号SWABと、受信回路1010を能動状態にするオン信号ONAと、を出力する。
【0093】
本変形例6のパルス受信回路1000によれば、通信路品質が良い場合は回路構成が小さな受信回路1010に切り替えることができるので、消費電力を低減することができる。なお、受信回路1010は、全波整流検波回路で構成してもよいし、自乗検波回路で構成してもよい。また、通信路品質を判定する要素として、例えば、予想される妨害波のみをバンドパスフィルタで抽出しその信号レベルを測定したり、期待する受信パルス位置以外の時間タイミングにおける受信信号レベルを測定してもよい。さらに、本変形例では受信信号を基に通信路品質を判定する例を述べたが、検波信号を基に通信路品質を判定してもよい。その場合には、BER、PER(パケット誤り率)などを用いてもよい。
【0094】
(変形例7)パルス受信回路の変形例7について説明する。図13は、変形例7に係るテンプレートパルス発生回路の構成を示す回路図である。
【0095】
図13に示すように、変形例7のパルス受信回路1100は、信号処理回路10と、包絡線検波回路402と、位相同期回路1113を含む同期検波回路1110と、検波信号OUTを基に通信路品質QLYを判定する通信路品質判定回路1120と、制御回路1130と、パルス位置同期回路1135と、位相調整回路1140と、スイッチ回路SW1,SW2,SW3と、リング発振回路1150と、共振発振器であるSAW発振回路1160と、から構成されている。制御回路1130は、通信路品質QLYが所定の品質より高い場合、スイッチ回路SW1,SW2,SW3をA側に切り替えるスイッチ信号SWABと、包絡線検波回路402とリング発振回路1150とを能動状態にするオン信号ONAと、を出力する。逆に、通信路品質QLYが所定の品質より低い場合、スイッチ回路SW1,SW2,SW3をB側に切り替えるスイッチ信号SWABと、同期検波回路1110とSAW発振回路1160とを能動状態にするオン信号ONBと、を出力する。
【0096】
本変形例7のパルス受信回路1100によれば、妨害信号などにより通信路品質が低くなる場合は高性能な同期検波回路1110と低ジッタなSAW発振回路1160とに切り替えることができるので、妨害信号に強く、消費電力を低減することができる。なお、共振発振器は、水晶発振器、FBAR発振器、LC発振器などでもよい。
【0097】
また、本変形例7では通信路品質QLYに対し所定の品質よりも高いか低いかの2段階で構成したが、高・中・低の3段階で構成し、高い場合は、包絡線検波回路に接続し、中程度の場合は、第1実施形態のパルス受信回路1に接続し、低い場合は、同期検波回路に接続するようにしてもよい。この構成によれば、通信路品質に応じて最適なパルス受信回路に切り替えることができるので、妨害信号に強く、消費電力を低減することができる。
【0098】
(変形例8)パルス受信回路の変形例8について説明する。図14は、変形例8に係るテンプレートパルス発生回路の構成を示す回路図である。
【0099】
図14に示すように、変形例8のパルス受信回路1200は、変形例7のパルス受信回路1100のリング発振回路1150とSAW発振回路1160を遅延素子の段数を2段階(p段またはp+q段)に切り替え可能な可変リング発振回路1170で構成し、外部からの制御信号CNTLで制御するように構成されている。
【0100】
本変形例8のパルス受信回路1200によれば、送信データ量の変動に応じた最適な通信速度を選びつつ、通信速度が速い場合(送信信号の発生頻度が高い場合)は干渉に強い同期検波回路に切り替えることができるので、干渉に強く、消費電力を低減することができる。即ち、通信速度が速い場合には、法的規制や消費電力の制約のために、パルス1つ当たりのエネルギーを低く抑える必要があるため、相対的に干渉に弱くなるが、同期検波回路に切り替えることでその劣化分を補償することができる。また、通信速度が遅い場合(送信信号の発生頻度が低い場合)の可変リング発振回路1170は、遅延素子であるインバータの段数を多くする必要があり、個々のインバータから生じるジッタが合成されるため、リング発振器出力の瞬時ジッタは大きい。一方、通信速度が速い場合においては遅延素子であるインバータの段数を減らすことができるため、可変リング発振回路1170の出力の瞬時ジッタは小さくなり、同期検波を実現することが可能となる。
【0101】
(変形例9)パルス受信回路の変形例9について説明する。図15は、変形例8のパルス受信回路1200を使用したパルス無線通信装置の構成を示す回路図である。
【0102】
図15に示すように、パルス無線通信装置2000は、送信回路1300と、受信回路1400と、から構成されている。受信回路1400は、変形例8のパルス受信回路1200を含み、送信回路1300は、パルス受信回路1200に含まれる可変リング発振回路1170を含んでいる。
【0103】
本変形例9のパルス無線通信装置2000によれば、高精度低ジッタのクロック源を必要とせずに妨害信号の影響を受けにくい通信が、回路規模及び消費電力の増加を抑えながらできる。
【0104】
(変形例10)パルス無線通信装置を使った電子機器の例について説明する。図16は、変形例9に係るパルス無線通信装置を使った電子機器である携帯電話の構成を示す概略図である。携帯電話1800は、操作ボタンなどを備えた本体部1810と、液晶パネルなどを備えた表示部1820とが、ヒンジ部1830によって折りたたみ可能なように接続されている。本体部1810には、図15に示す送信回路1300が内蔵され、表示部1820には、図15に示す受信回路1400が内蔵され、無線通信により本体部1810から表示部1820に動画や静止画や音声などのデータが送受信される。送信回路1300及び受信回路1400で携帯電話1800を構成することにより、本体部1810から表示部1820に高速に動画や静止画や音声などのデータを転送することができる。
【図面の簡単な説明】
【0105】
【図1】(A)第1実施形態に係るパルス受信回路の構成を示すブロック図、(B)第1実施形態に係るパルス受信回路の動作を示すタイミング図。
【図2】(A)包絡線検波回路を半波整流回路で構成した場合を示す回路図、図2(B)包絡線検波回路の動作を示すタイミング図。
【図3】包絡線検波回路を全波整流回路で構成した場合を示す回路図。
【図4】包絡線検波回路を自乗回路で構成した場合を示す回路図。
【図5】(A)検波方式の違いによる干渉信号電力とBER特性を示すグラフ、(B)同期検波方式における瞬間ジッタの影響を示すグラフ、(C)I2+Q2検波方式における受信パルスとテンプレートパルスの中心周波数の偏差とI2+Q2検波出力の関係を示すグラフ。
【図6】(A)テンプレートパルス発生回路の構成を示す回路図、(B)テンプレートパルス発生回路の動作を示すタイミング図。
【図7】(A)変形例1に係るテンプレートパルス発生回路の構成を示す回路図、(B)テンプレートパルス発生回路の変形例1の動作を示すタイミング図。
【図8】変形例2に係るテンプレートパルス発生回路の構成を示す回路図。
【図9】変形例3に係るテンプレートパルス発生回路の構成を示す回路図。
【図10】変形例4に係るテンプレートパルス発生回路の構成を示す回路図。
【図11】変形例5に係るテンプレートパルス発生回路の構成を示す回路図。
【図12】変形例6に係るテンプレートパルス発生回路の構成を示す回路図。
【図13】変形例7に係るテンプレートパルス発生回路の構成を示す回路図。
【図14】変形例8に係るテンプレートパルス発生回路の構成を示す回路図。
【図15】パルス無線通信装置の構成を示す回路図。
【図16】携帯電話の構成を示す概略図。
【符号の説明】
【0106】
1…パルス受信回路、10…信号処理回路、100…テンプレートパルス発生回路、101…テンプレートパルス発生回路、102…テンプレートパルス発生回路、103…テンプレートパルス発生回路、104…テンプレートパルス発生回路、110…パルス発生回路、111,121…遅延制御パルス発生回路、120…パルス発生回路、130…論理回路、131…タイミング入力端子、140…周波数調整回路、141…周波数調整回路、142…周波数調整回路、143…周波数調整回路、150…オフ制御回路、151…リング発振回路、152…分周回路、153…基準クロック、154…位相比較回路、155…チャージポンプ、161…リング発振回路、162…カウンタ回路、163…ROMテーブル、164…制御回路、165…DA変換回路、170…多相発振回路、175…周波数調整多相発振回路、210…乗算回路、220…乗算回路、310,320…LPF、400,401,402…包絡線検波回路、410,420…ダイオード、411,421…全波整流回路、412,422…自乗回路、430…加算回路、440…アンプ、450…コンパレータ、1000…パルス受信回路、1010…受信回路、1020…通信路品質判定回路、1030…制御回路、1100…パルス受信回路、1110…同期検波回路、1113…位相同期回路、1135…パルス位置同期回路、1140…位相調整回路、1150…リング発振回路、1160…SAW発振回路、1170…可変リング発振回路、1200…パルス受信回路、1300…送信回路、1400…受信回路、1800…携帯電話、1810…本体部、1820…表示部、1830…ヒンジ部、2000…パルス無線通信装置。
【特許請求の範囲】
【請求項1】
外部から受信信号を受信するパルス受信回路であって、
第1のパルス信号と、前記第1のパルス信号とは位相が異なる第2のパルス信号とをパルス位置タイミング信号に基づき発生するテンプレートパルス発生回路と、
前記受信信号と前記第1のパルス信号とを乗算し第1の乗算信号を出力する第1の乗算回路と、
前記受信信号と前記第2のパルス信号とを乗算し第2の乗算信号を出力する第2の乗算回路と、
前記第1の乗算信号の周波数成分のうちの低い周波数成分を取り出し第1の低周波信号を出力する第1の低域通過濾波回路と、
前記第2の乗算信号の周波数成分のうちの低い周波数成分を取り出し第2の低周波信号を出力する第2の低域通過濾波回路と、
前記第1の低周波信号と前記第2の低周波信号とから包絡線演算を行い検波信号を出力する包絡線検波回路と、
を含む、
ことを特徴とするパルス受信回路。
【請求項2】
請求項1に記載のパルス受信回路において、前記第1のパルス信号と前記第2のパルス信号との位相差は略90度である、ことを特徴とするパルス受信回路。
【請求項3】
請求項1に記載のパルス受信回路において、前記包絡線検波回路は、半波整流回路を含むことを特徴とするパルス受信回路。
【請求項4】
請求項1に記載のパルス受信回路において、前記包絡線検波回路は、全波整流回路を含むことを特徴とするパルス受信回路。
【請求項5】
請求項1に記載のパルス受信回路において、前記包絡線検波回路は、自乗回路を含むことを特徴とするパルス受信回路。
【請求項6】
請求項1に記載のパルス受信回路において、
前記テンプレートパルス発生回路は、
第1端子と、第2端子と、前記第1端子に直列に接続されたn個(nは2以上の整数)の遅延素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1のパルス発生回路及び第2のパルス発生回路と、
前記パルス位置タイミング信号を入力するタイミング入力端子と、
第1の遅延素子と、
前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、
を含み、
前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、
前記第1の遅延素子の出力端子は、前記第1のパルス発生回路の前記第1端子に接続され、前記第1のパルス発生回路の前記第2端子から前記第1のパルス信号を出力し、
前記第2の遅延素子の出力端子は、前記第2のパルス発生回路の前記第1端子に接続され、前記第2のパルス発生回路の前記第2端子から前記第2のパルス信号を出力する、
ことを特徴とするパルス受信回路。
【請求項7】
請求項1に記載のパルス受信回路において、
前記テンプレートパルス発生回路は、
前記パルス位置タイミング信号を入力するタイミング入力端子と、
前記第1のパルス信号及び前記第2のパルス信号を発生する多相発振回路と、
前記入力端子と前記多相発振回路との間に接続され、前記パルス位置タイミング信号がオン状態になった時点でオン状態となり、オン状態になった時点から前記受信信号のパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号を出力するオン−オフ制御回路と、
を含み、
前記多相発振回路は、前記オン−オフ制御信号に基づき前記第1のパルス信号及び前記第2のパルス信号を発生させる、
ことを特徴とするパルス受信回路。
【請求項8】
請求項1に記載のパルス受信回路において、
前記テンプレートパルス発生回路は、
第1端子と、第2端子と、前記第1端子に直列に接続された周波数調整信号により遅延時間を制御可能なn個(nは2以上の整数)の遅延制御素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1の周波数調整パルス発生回路及び第2の周波数調整パルス発生回路と、
前記パルス位置タイミング信号を入力するタイミング入力端子と、
第1の遅延素子と、
前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、
前記周波数調整信号を出力する周波数調整回路と、
を含み、
前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、
前記第1の遅延素子の出力端子は、前記第1の周波数調整パルス発生回路の前記第1端子に接続され、前記第1の周波数調整パルス発生回路の前記第2端子から前記第1のパルス信号を出力し、
前記第2の遅延素子の出力端子は、前記第2の周波数調整パルス発生回路の前記第1端子に接続され、前記第2の周波数調整パルス発生回路の前記第2端子から前記第2のパルス信号を出力する、
ことを特徴とするパルス受信回路。
【請求項9】
請求項1に記載のパルス受信回路において、
前記テンプレートパルス発生回路は、
前記パルス位置タイミング信号を入力するタイミング入力端子と、
前記第1のパルス信号及び前記第2のパルス信号を発生する周波数調整信号により発振信号の周波数を調整可能な周波数調整多相発振回路と、
前記入力端子と前記周波数調整多相発振回路との間に接続され、前記パルス位置タイミング信号がオン状態になった時点でオン状態となり、オン状態になった時点から前記受信信号のパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号を出力するオン−オフ制御回路と、
前記発振信号に基づき前記周波数調整信号を発生する周波数調整回路と、
を含む、
ことを特徴とするパルス受信回路。
【請求項10】
請求項1に記載のパルス受信回路において、
前記テンプレートパルス発生回路は、
第1端子と、第2端子と、前記第1端子に直列に接続された周波数調整信号により遅延時間を制御可能なn個(nは2以上の整数)の遅延制御素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1の周波数調整パルス発生回路及び第2の周波数調整パルス発生回路と、
前記遅延制御素子と略同一または比例関係にある遅延特性を持つm個(mは2以上の整数)の遅延制御素子を有するリング発振回路を含み前記リング発振回路の出力信号に基づき前記周波数調整信号を出力する周波数調整回路と、
前記パルス位置タイミング信号を入力するタイミング入力端子と、
第1の遅延素子と、
前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、
を含み、
前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、
前記第1の遅延素子の出力端子は、前記第1の周波数調整パルス発生回路の前記第1端子に接続され、前記第1の周波数調整パルス発生回路の前記第2端子から前記第1のパルス信号を出力し、
前記第2の遅延素子の出力端子は、前記第2の周波数調整パルス発生回路の前記第1端子に接続され、前記第2の周波数調整パルス発生回路の前記第2端子から前記第2のパルス信号を出力する、
ことを特徴とするパルス受信回路。
【請求項11】
請求項1に記載のパルス受信回路において、
前記テンプレートパルス発生回路は、
第1端子と、第2端子と、前記第1端子に直列に接続された周波数調整信号により遅延時間を制御可能なn個(nは2以上の整数)の遅延制御素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1の周波数調整パルス発生回路及び第2の周波数調整パルス発生回路と、
前記遅延制御素子と略同一または比例関係にある遅延特性を持つm個(mは2以上の整数)の遅延素子を有するリング発振回路と、前記リング発振回路の出力信号をカウントしカウント値を出力するカウンタ回路と、前記カウント値に対応する前記周波数調整信号の値を記憶したROMテーブルと、を含む周波数調整回路と、
前記パルス位置タイミング信号を入力するタイミング入力端子と、
第1の遅延素子と、
前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、
を含み、
前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、
前記第1の遅延素子の出力端子は、前記第1の周波数調整パルス発生回路の前記第1端子に接続され、前記第1の周波数調整パルス発生回路の前記第2端子から前記第1のパルス信号を出力し、
前記第2の遅延素子の出力端子は、前記第2の周波数調整パルス発生回路の前記第1端子に接続され、前記第2の周波数調整パルス発生回路の前記第2端子から前記第2のパルス信号を出力する、
ことを特徴とするパルス受信回路。
【請求項12】
請求項1に記載のパルス受信回路である第1のパルス受信回路と、
半波整流検波回路を含む第2のパルス受信回路と、
通信路の品質を判定する通信路品質判定回路と、
を含み、
前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記検波信号を出力し、
前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記検波信号を出力する、
ことを特徴とするパルス受信回路。
【請求項13】
請求項1に記載のパルス受信回路である第1のパルス受信回路と、
全波整流検波回路を含む第2のパルス受信回路と、
通信路の品質を判定する通信路品質判定回路と、
を含み、
前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記検波信号を出力し、
前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記検波信号を出力する、
ことを特徴とするパルス受信回路。
【請求項14】
請求項1に記載のパルス受信回路である第1のパルス受信回路と、
自乗検波回路を含む第2のパルス受信回路と、
通信路の品質を判定する通信路品質判定回路と、
を含み、
前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力し、
前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力する、
ことを特徴とするパルス受信回路。
【請求項15】
請求項1に記載のパルス受信回路である第1のパルス受信回路と、
同期検波回路である第2のパルス受信回路と、
通信路の品質を判定する通信路品質判定回路と、
を含み、
前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、
前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力する、
ことを特徴とするパルス受信回路。
【請求項16】
請求項1に記載のパルス受信回路である第1のパルス受信回路と、
同期検波回路である第2のパルス受信回路と、
通信路の品質を判定する通信路品質判定回路と、
前記パルス位置タイミング信号をクロック信号に基づき出力する位相調整回路と、
を含み、
前記通信路の品質が所定の品質より低い場合、共振発振器により前記クロック信号を生成し、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、
前記通信路の品質が前記所定の品質より高い場合、リング発振器により前記クロック信号を生成し、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力する、
ことを特徴とするパルス受信回路。
【請求項17】
請求項1に記載のパルス受信回路である第1のパルス受信回路と、
同期検波回路である第2のパルス受信回路と、
包絡線検波回路である第3のパルス受信回路と、
通信路の品質を判定する通信路品質判定回路と、
を含み、
前記通信路の品質が所定の品質である第1の品質より低い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、
前記通信路の品質が前記第1の品質と前記第1の品質よりも高い第2の品質との間にある場合、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力し、
前記通信路の品質が前記第2の品質よりも高い場合、前記受信信号を前記第3のパルス受信回路に入力し、前記第3のパルス受信回路から前記検波信号を出力する、
ことを特徴とするパルス受信回路。
【請求項18】
請求項1に記載のパルス受信回路である第1のパルス受信回路と、
同期検波回路である第2のパルス受信回路と、
p+q個(p、qは任意の自然数)の遅延素子を有し、p個の前記遅延素子によるリング発振と、p+q個の前記遅延素子によるリング発振と、に切り替え可能な可変リング発振回路と、
前記パルス位置タイミング信号をクロック信号に基づき出力する位相調整回路と、
を含み、
前記受信信号の発生頻度が所定の頻度よりも高い場合、前記可変リング発振回路をp個の前記遅延素子によるリング発振に切り替え、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、
前記受信信号の発生頻度が前記所定の頻度よりも低い場合、前記可変リング発振回路をp+q個の前記遅延素子によるリング発振に切り替え、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力する、
ことを特徴とするパルス受信回路。
【請求項19】
請求項1から18のいずれか一項に記載のパルス受信回路と、パルス送信回路と、を含むことを特徴とするパルス無線通信装置。
【請求項1】
外部から受信信号を受信するパルス受信回路であって、
第1のパルス信号と、前記第1のパルス信号とは位相が異なる第2のパルス信号とをパルス位置タイミング信号に基づき発生するテンプレートパルス発生回路と、
前記受信信号と前記第1のパルス信号とを乗算し第1の乗算信号を出力する第1の乗算回路と、
前記受信信号と前記第2のパルス信号とを乗算し第2の乗算信号を出力する第2の乗算回路と、
前記第1の乗算信号の周波数成分のうちの低い周波数成分を取り出し第1の低周波信号を出力する第1の低域通過濾波回路と、
前記第2の乗算信号の周波数成分のうちの低い周波数成分を取り出し第2の低周波信号を出力する第2の低域通過濾波回路と、
前記第1の低周波信号と前記第2の低周波信号とから包絡線演算を行い検波信号を出力する包絡線検波回路と、
を含む、
ことを特徴とするパルス受信回路。
【請求項2】
請求項1に記載のパルス受信回路において、前記第1のパルス信号と前記第2のパルス信号との位相差は略90度である、ことを特徴とするパルス受信回路。
【請求項3】
請求項1に記載のパルス受信回路において、前記包絡線検波回路は、半波整流回路を含むことを特徴とするパルス受信回路。
【請求項4】
請求項1に記載のパルス受信回路において、前記包絡線検波回路は、全波整流回路を含むことを特徴とするパルス受信回路。
【請求項5】
請求項1に記載のパルス受信回路において、前記包絡線検波回路は、自乗回路を含むことを特徴とするパルス受信回路。
【請求項6】
請求項1に記載のパルス受信回路において、
前記テンプレートパルス発生回路は、
第1端子と、第2端子と、前記第1端子に直列に接続されたn個(nは2以上の整数)の遅延素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1のパルス発生回路及び第2のパルス発生回路と、
前記パルス位置タイミング信号を入力するタイミング入力端子と、
第1の遅延素子と、
前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、
を含み、
前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、
前記第1の遅延素子の出力端子は、前記第1のパルス発生回路の前記第1端子に接続され、前記第1のパルス発生回路の前記第2端子から前記第1のパルス信号を出力し、
前記第2の遅延素子の出力端子は、前記第2のパルス発生回路の前記第1端子に接続され、前記第2のパルス発生回路の前記第2端子から前記第2のパルス信号を出力する、
ことを特徴とするパルス受信回路。
【請求項7】
請求項1に記載のパルス受信回路において、
前記テンプレートパルス発生回路は、
前記パルス位置タイミング信号を入力するタイミング入力端子と、
前記第1のパルス信号及び前記第2のパルス信号を発生する多相発振回路と、
前記入力端子と前記多相発振回路との間に接続され、前記パルス位置タイミング信号がオン状態になった時点でオン状態となり、オン状態になった時点から前記受信信号のパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号を出力するオン−オフ制御回路と、
を含み、
前記多相発振回路は、前記オン−オフ制御信号に基づき前記第1のパルス信号及び前記第2のパルス信号を発生させる、
ことを特徴とするパルス受信回路。
【請求項8】
請求項1に記載のパルス受信回路において、
前記テンプレートパルス発生回路は、
第1端子と、第2端子と、前記第1端子に直列に接続された周波数調整信号により遅延時間を制御可能なn個(nは2以上の整数)の遅延制御素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1の周波数調整パルス発生回路及び第2の周波数調整パルス発生回路と、
前記パルス位置タイミング信号を入力するタイミング入力端子と、
第1の遅延素子と、
前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、
前記周波数調整信号を出力する周波数調整回路と、
を含み、
前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、
前記第1の遅延素子の出力端子は、前記第1の周波数調整パルス発生回路の前記第1端子に接続され、前記第1の周波数調整パルス発生回路の前記第2端子から前記第1のパルス信号を出力し、
前記第2の遅延素子の出力端子は、前記第2の周波数調整パルス発生回路の前記第1端子に接続され、前記第2の周波数調整パルス発生回路の前記第2端子から前記第2のパルス信号を出力する、
ことを特徴とするパルス受信回路。
【請求項9】
請求項1に記載のパルス受信回路において、
前記テンプレートパルス発生回路は、
前記パルス位置タイミング信号を入力するタイミング入力端子と、
前記第1のパルス信号及び前記第2のパルス信号を発生する周波数調整信号により発振信号の周波数を調整可能な周波数調整多相発振回路と、
前記入力端子と前記周波数調整多相発振回路との間に接続され、前記パルス位置タイミング信号がオン状態になった時点でオン状態となり、オン状態になった時点から前記受信信号のパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号を出力するオン−オフ制御回路と、
前記発振信号に基づき前記周波数調整信号を発生する周波数調整回路と、
を含む、
ことを特徴とするパルス受信回路。
【請求項10】
請求項1に記載のパルス受信回路において、
前記テンプレートパルス発生回路は、
第1端子と、第2端子と、前記第1端子に直列に接続された周波数調整信号により遅延時間を制御可能なn個(nは2以上の整数)の遅延制御素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1の周波数調整パルス発生回路及び第2の周波数調整パルス発生回路と、
前記遅延制御素子と略同一または比例関係にある遅延特性を持つm個(mは2以上の整数)の遅延制御素子を有するリング発振回路を含み前記リング発振回路の出力信号に基づき前記周波数調整信号を出力する周波数調整回路と、
前記パルス位置タイミング信号を入力するタイミング入力端子と、
第1の遅延素子と、
前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、
を含み、
前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、
前記第1の遅延素子の出力端子は、前記第1の周波数調整パルス発生回路の前記第1端子に接続され、前記第1の周波数調整パルス発生回路の前記第2端子から前記第1のパルス信号を出力し、
前記第2の遅延素子の出力端子は、前記第2の周波数調整パルス発生回路の前記第1端子に接続され、前記第2の周波数調整パルス発生回路の前記第2端子から前記第2のパルス信号を出力する、
ことを特徴とするパルス受信回路。
【請求項11】
請求項1に記載のパルス受信回路において、
前記テンプレートパルス発生回路は、
第1端子と、第2端子と、前記第1端子に直列に接続された周波数調整信号により遅延時間を制御可能なn個(nは2以上の整数)の遅延制御素子と、前記第1端子から入力された信号及び前記n個の遅延素子の各々が出力するn個の出力信号に基づき前記第2端子からパルス信号を出力する論理回路と、を含む第1の周波数調整パルス発生回路及び第2の周波数調整パルス発生回路と、
前記遅延制御素子と略同一または比例関係にある遅延特性を持つm個(mは2以上の整数)の遅延素子を有するリング発振回路と、前記リング発振回路の出力信号をカウントしカウント値を出力するカウンタ回路と、前記カウント値に対応する前記周波数調整信号の値を記憶したROMテーブルと、を含む周波数調整回路と、
前記パルス位置タイミング信号を入力するタイミング入力端子と、
第1の遅延素子と、
前記第1の遅延素子よりも遅延時間の長い第2の遅延素子と、
を含み、
前記第1の遅延素子及び前記第2の遅延素子の入力端子は、前記タイミング入力端子と接続され、
前記第1の遅延素子の出力端子は、前記第1の周波数調整パルス発生回路の前記第1端子に接続され、前記第1の周波数調整パルス発生回路の前記第2端子から前記第1のパルス信号を出力し、
前記第2の遅延素子の出力端子は、前記第2の周波数調整パルス発生回路の前記第1端子に接続され、前記第2の周波数調整パルス発生回路の前記第2端子から前記第2のパルス信号を出力する、
ことを特徴とするパルス受信回路。
【請求項12】
請求項1に記載のパルス受信回路である第1のパルス受信回路と、
半波整流検波回路を含む第2のパルス受信回路と、
通信路の品質を判定する通信路品質判定回路と、
を含み、
前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記検波信号を出力し、
前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記検波信号を出力する、
ことを特徴とするパルス受信回路。
【請求項13】
請求項1に記載のパルス受信回路である第1のパルス受信回路と、
全波整流検波回路を含む第2のパルス受信回路と、
通信路の品質を判定する通信路品質判定回路と、
を含み、
前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記検波信号を出力し、
前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記検波信号を出力する、
ことを特徴とするパルス受信回路。
【請求項14】
請求項1に記載のパルス受信回路である第1のパルス受信回路と、
自乗検波回路を含む第2のパルス受信回路と、
通信路の品質を判定する通信路品質判定回路と、
を含み、
前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力し、
前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力する、
ことを特徴とするパルス受信回路。
【請求項15】
請求項1に記載のパルス受信回路である第1のパルス受信回路と、
同期検波回路である第2のパルス受信回路と、
通信路の品質を判定する通信路品質判定回路と、
を含み、
前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、
前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力する、
ことを特徴とするパルス受信回路。
【請求項16】
請求項1に記載のパルス受信回路である第1のパルス受信回路と、
同期検波回路である第2のパルス受信回路と、
通信路の品質を判定する通信路品質判定回路と、
前記パルス位置タイミング信号をクロック信号に基づき出力する位相調整回路と、
を含み、
前記通信路の品質が所定の品質より低い場合、共振発振器により前記クロック信号を生成し、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、
前記通信路の品質が前記所定の品質より高い場合、リング発振器により前記クロック信号を生成し、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力する、
ことを特徴とするパルス受信回路。
【請求項17】
請求項1に記載のパルス受信回路である第1のパルス受信回路と、
同期検波回路である第2のパルス受信回路と、
包絡線検波回路である第3のパルス受信回路と、
通信路の品質を判定する通信路品質判定回路と、
を含み、
前記通信路の品質が所定の品質である第1の品質より低い場合、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、
前記通信路の品質が前記第1の品質と前記第1の品質よりも高い第2の品質との間にある場合、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力し、
前記通信路の品質が前記第2の品質よりも高い場合、前記受信信号を前記第3のパルス受信回路に入力し、前記第3のパルス受信回路から前記検波信号を出力する、
ことを特徴とするパルス受信回路。
【請求項18】
請求項1に記載のパルス受信回路である第1のパルス受信回路と、
同期検波回路である第2のパルス受信回路と、
p+q個(p、qは任意の自然数)の遅延素子を有し、p個の前記遅延素子によるリング発振と、p+q個の前記遅延素子によるリング発振と、に切り替え可能な可変リング発振回路と、
前記パルス位置タイミング信号をクロック信号に基づき出力する位相調整回路と、
を含み、
前記受信信号の発生頻度が所定の頻度よりも高い場合、前記可変リング発振回路をp個の前記遅延素子によるリング発振に切り替え、前記受信信号を前記第2のパルス受信回路に入力し、前記第2のパルス受信回路から前記検波信号を出力し、
前記受信信号の発生頻度が前記所定の頻度よりも低い場合、前記可変リング発振回路をp+q個の前記遅延素子によるリング発振に切り替え、前記受信信号を前記第1のパルス受信回路に入力し、前記第1のパルス受信回路から前記検波信号を出力する、
ことを特徴とするパルス受信回路。
【請求項19】
請求項1から18のいずれか一項に記載のパルス受信回路と、パルス送信回路と、を含むことを特徴とするパルス無線通信装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2009−49677(P2009−49677A)
【公開日】平成21年3月5日(2009.3.5)
【国際特許分類】
【出願番号】特願2007−213365(P2007−213365)
【出願日】平成19年8月20日(2007.8.20)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成21年3月5日(2009.3.5)
【国際特許分類】
【出願日】平成19年8月20日(2007.8.20)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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