パルス変調型光検出装置及びこれを備える電子機器
【課題】パルス変調型光検出デバイスの電源電圧が、バイアス電流のパルス波形の変化に伴って大きく変動することなく、省線化に対応したパルス変調型光検出装置を提供する。
【解決手段】クロック発生回路１６、信号処理回路１７及び受光素子６を有するパルス変調型光検出回路、並びに発光素子５とを有するパルス変調型光検出デバイス２と、クロック発生回路２９、バイアス電流検出回路２２、積分回路２７、電圧信号のヘッダーパルス信号をヘッダー検出用コンパレータ回路２５により検出するヘッダー検出回路、微分回路２８、微分された上記電圧信号を信号検出用コンパレータ回路２６により検出する信号検出回路、上記パルス変調型光検出デバイスの物体検出状態を判定する信号処理回路３０、並びに上記判定の結果を、電圧信号または電流信号として出力する、出力回路３１及び出力端子３３を有するインターフェース回路３とを備える。
【解決手段】クロック発生回路１６、信号処理回路１７及び受光素子６を有するパルス変調型光検出回路、並びに発光素子５とを有するパルス変調型光検出デバイス２と、クロック発生回路２９、バイアス電流検出回路２２、積分回路２７、電圧信号のヘッダーパルス信号をヘッダー検出用コンパレータ回路２５により検出するヘッダー検出回路、微分回路２８、微分された上記電圧信号を信号検出用コンパレータ回路２６により検出する信号検出回路、上記パルス変調型光検出デバイスの物体検出状態を判定する信号処理回路３０、並びに上記判定の結果を、電圧信号または電流信号として出力する、出力回路３１及び出力端子３３を有するインターフェース回路３とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパルス変調型光検出装置に関するものである。特に、発光素子からパルス変調された光を投光し物体の有無を検出するパルス変調型光検出装置の発光パルス波形を物体の有無により変更し、バイアス電流を供給するインターフェース回路がバイアス電流の変化を信号として検出することで、物体の有無を伝達する信号ラインを省線化し、パルス変調型光検出装置とインターフェース回路との信号伝達を可能にする、２線式パルス変調型光検出装置に関するものである。
【背景技術】
【０００２】
複写機及びプリンタ等のＦＡ及びＯＡ機器、並びにゲーム機といったアミューズメント機器等の電子機器では、所定通路において記録紙、コイン及び、玉等の物体有無を検出する事が必要となる場合がある。このような検出には、光を用いて物体の有無を検出する光検出装置が、物体に対して非接触型であるので好適に使用されている。
【０００３】
図１１は従来のパルス変調型光検出装置１０１の概略構成を示すブロック図である。パルス変調型光検出装置１０１は、電源端子１０２、ＧＮＤ端子１０３及び出力端子１０４の３端子で動作している。電源端子１０２には電源１０６が接続されており、電源１０６のＧＮＤは電気的に接地されている。
【０００４】
電源端子１０２により、発光素子１０７とパルス変調型光検出装置１０１とが、それぞれバイアスされて動作する。物体１０８の有無により、発光素子１０７からのパルス光が受光素子１０９へ入射されるか否かの光信号を電気信号に変換処理を行い、出力端子１０４より物体有無情報を出力している。
【０００５】
出力端子１０４に接続された出力回路は、オープンコレクタ出力であるので、出力負荷１０５を出力端子１０４と電源端子１０２との間に挿入することで、電圧信号として出力が得られる。電源端子１０２、ＧＮＤ端子１０３及び出力端子１０４の３端子をインターフェース回路に接続し、電源電圧の供給と物体の有無の信号を伝達する。
【０００６】
従来のパルス変調型光検出装置は、図１１で示すように３つの端子を有するが、１つの機器に複数個使用される場合には省線化の要望が強い。電源の２端子については省略できないため、出力端子１０４を省く事が検討されている。図１２は、出力端子を省き２端子にて構成される、従来のパルス変調型光検出装置１１１のブロック図である。
【０００７】
図１２のパルス変調型光検出装置１１１において、図１１のパルス変調型光検出装置１０１と異なる点は、出力端子が無く、電源端子１１２と電源１１６との間に出力負荷１１５を備えていることである。該構成において物体有無の検出を行う方法としては、物体１１８の有無における発光素子１１７のパルス波形を変更することで電源端子１１２から流入する消費電流を変化させて出力負荷１１５により変動する電圧値により物体の有無を判定するものである。
【０００８】
図１３に電源端子１１２に流れる電流波形の概略図を示す。図１３において、パルス変調型光検出装置１１１に通常流れるバイアス電流レベルに対して、ドライブ用トランジスタ１１４がＯＮした場合は、ドライブ電流が追加される事になるため、ドライブ用トランジスタ１１４のＯＮ／ＯＦＦに合せて電流波形がパルス的に変動する事となる。この電源バイアス電流変化を取り出せば、出力端子が無い構成でも、パルス変調型光検出装置を実現する事ができる。例えば、物体無しの時のパルス周期に対して、物体有りの時のパルス周期を長くするなど、物体の有無によりパルス周期を変動することで、電源端子１１２の電圧変動周期の変化を検出し、物体の有無を検出することが可能となる。
【０００９】
図１１、図１２のパルス変調型光検出装置と同様に、光を用いて物体の有無を検出するものとして、特許文献１では、オン時の出力電圧の低下を図ると共に、光ビームの遮断又は入射時のスイッチング特性にヒステリシスを付加する光電スイッチが開示されている。特許文献２では、消費電流を低減したパルス変調型光検出装置が開示されている。特許文献３では、外乱光による誤検出を抑制できるパルス変調型光検出装置、パルス変調型光検出方法およびそれを用いた電子機器が開示されている。
【特許文献１】特開平６−１３２８０１号公報（平成６年５月１３日公開）
【特許文献２】特開２００７−１２９３６４号公報（２００７年５月１３日公開）
【特許文献３】特開２００６−１４５４８３号公報（２００６年６月８日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図１２のパルス変調型光検出装置１１１では、発光素子１１７の発光に必要な電流（約３０ｍＡ）を供給するために使用できる出力負荷１１５の抵抗値Ｒ’は、電源１１６の電源電圧との組合せにより制限される。例えば電源１１６の電源電圧が１５Ｖであるとき、センサ回路の駆動に必要な電圧（約５Ｖ）は確保しなくてはいけないので、抵抗値Ｒ’に関して以下に示す（１）式を満足する必要がある。（１）式を満足する抵抗値Ｒ’は、約３３３Ωより小さい抵抗値である。
Ｒ’〔Ω〕＜（１５Ｖ−５Ｖ）／３０ｍＡ （１）
このため、電源端子１１２とＧＮＤ端子１１３とのショートが発生した時に、電源端子１１２からの電流制限が小さく、大量の電流を消費する問題がある。また、物体有りを検出し、電源端子１１２流入する発光パルス電流にパルスが生じることに伴い、電源端子１１２に印加される電圧は、１５Ｖから５Ｖに電圧降下するので、動作上安定性に問題がある。
【００１１】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、パルス変調型光検出デバイスの電源電圧が、バイアス電流のパルス波形の変化に伴って大きく変動することなく、省線化に対応したパルス変調型光検出装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明のパルス変調型光検出装置は、上記課題を解決するために、基本クロック信号を生成する第１発振回路、上記基本クロック信号に基づいて同期タイミングパルス信号を生成するパルス信号生成回路、及び検出すべき物体による上記同期タイミングパルス信号に同期したパルス光の反射光、または物体によって遮断されなかった上記パルス光を受光する受光素子を有するパルス変調型光検出回路、並びに上記パルス光を投光する発光素子を有するパルス変調型光検出デバイスと、上記発光素子と上記パルス変調型光検出回路とにバイアス電流を供給するインターフェース回路であって、第２発振回路、上記バイアス電流におけるパルス成分を電圧変換し、電圧信号として出力するバイアス電流検出回路、上記電圧信号を積分する第１積分回路、上記第１積分回路から出力される信号に含まれる、上記電圧信号のヘッダーパルス信号を検出するヘッダー検出回路、上記電圧信号を微分する微分回路、上記微分回路から出力される、微分された上記電圧信号を検出する信号検出回路、上記ヘッダー検出回路及び上記信号検出回路から出力される信号に基づき上記パルス変調型光検出デバイスの物体検出状態を判定する信号処理回路、並びに上記判定の結果を、電圧信号または電流信号として出力する、出力回路及び出力端子を有するインターフェース回路とを備え、上記パルス信号生成回路は、上記発光素子を介して上記インターフェース回路のバイアス電流検出回路に接続される電源ラインと、電気的に接地されたグランドラインとの２ラインのみで上記インターフェース回路と接続されることを特徴とする。
【００１３】
上記発明によれば、上記パルス変調型光検出デバイスと上記インターフェース回路とは、上記電源ラインと上記グランドラインとの２ラインのみで接続され、上記インターフェース回路は、供給する上記バイアス電流の変動により、上記物体の有無状態、即ち上記受光素子の上記パルス光の検出状態を判定する機能を有する。
【００１４】
従って、上記パルス変調型光検出デバイスと上記インターフェース回路を備え、省線化に対応したパルス変調型光検出装置を提供する事ができる。
【００１５】
また、省線化されたパルス変調型光検出装置に対して、バイアス電流供給端子から供給されるバイアス電流の変化を、上記インターフェース回路が有する上記バイアス電流検出回路により電圧信号として出力する。よって、上記パルス変調型光検出デバイスの電源電圧が、上記バイアス電流のパルス波形の変化に伴って大きく変動することなく、上記バイアス電流を供給することができる。
【００１６】
上記パルス変調型光検出装置では、上記パルス信号生成回路は、上記ヘッダーパルス信号と物体の有無を判定する状態パルス信号とを１周期に発生し、物体の有無における状態によって上記状態パルス信号の発生位置が変動してもよい。
【００１７】
上記パルス信号生成回路が生成する信号に基準パルス信号がない場合、上記ヘッダーパルス信号から上記インターフェース回路における判定終了時までカウンタを動作させる。これにより、上記ヘッダーパルス信号から上記状態パルス信号までの時間を検出すると、物体有り（光無し）状態と物体無し（光有り）とを判定することができる。
【００１８】
上記パルス変調型光検出装置では、上記パルス信号生成回路は、上記ヘッダーパルス信号、基準パルス信号及び物体の有無を判定する状態パルス信号を１周期に発生し、物体の有無における状態によって上記状態パルス信号の発生位置が変動してもよい。
【００１９】
上記インターフェース回路では、上記ヘッダー検出回路の出力信号と、上記信号検出回路の出力信号とは、上記信号処理回路に入力され、これらの信号は、上記ヘッダーパルス信号から上記基準パルス信号３６の間において、上記インターフェース回路が有するカウンタのリセット信号として使用される。これにより、上記基準パルス信号からスタートするカウンタ回路を実現し、上記基準パルス信号から上記状態パルス信号までの時間的な検出を行い、上記パルス変調型光検出デバイスの状態を判定することが可能となる。
【００２０】
上記パルス変調型光検出装置では、上記ヘッダーパルス信号は、上記状態パルス信号に対して２倍以上の整数倍のパルス幅であってもよい。
【００２１】
また、上記パルス変調型光検出装置では、上記ヘッダーパルス信号は、上記基準パルス信号及び上記状態パルス信号に対して２倍以上の整数倍のパルス幅であってもよい。
【００２２】
これらの構成により、上記ヘッダー検出回路は、上記ヘッダーパルス信号のみを検出することが可能となる。
【００２３】
上記パルス変調型光検出装置では、上記パルス信号生成回路は、上記物体が有る場合に、ヘッダーパルス信号の立下りから状態パルス信号の立上りまでのカウント数より１引いたカウント数をａ１とし、上記物体が無い場合に、ヘッダーパルス信号の立下りから状態パルス信号の立上りまでのカウント数より１引いたカウント数をａ２とし、ａ１＜ａ２の場合、以下に示す式を満足するようにパルス信号を生成してもよい。
ａ２＞｛ａ１×（基本クロック信号の最大周期）／（基本クロック信号の最小周期）＋２｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
また、上記パルス変調型光検出装置では、上記パルス信号生成回路は、上記物体が有る場合の、上記基準パルス信号と上記状態パルス信号との間の、上記基本クロック信号のカウント数をａ１とし、上記物体が無い場合の、上記基準パルス信号と上記状態パルス信号との間の、上記基本クロック信号のカウント数をａ２とし、ａ１＜ａ２の場合、以下に示す式を満足するようにパルス信号を生成してもよい。
ａ２＞｛ａ１×（基本クロック信号の最大周期）／（基本クロック信号の最小周期）＋２｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
これらの構成により、物体の有無により発生位置が変わる上記状態パルス信号それぞれにおいて、物体有り判定ゲートパルス信号の上記状態パルス信号と、物体無し判定ゲートパルス信号の上記状態パルス信号とが重なることない。よって、物体有り（光無し）状態と物体無し（光有り）とを判定することが可能となる。なお、上記基本クロック信号の最大周期と上記基本クロック信号の最小周期とは、製造工程におけるプロセス的なばらつきにより生じる。
【００２４】
上記パルス変調型光検出装置では、上記ヘッダーパルス信号から次の周期のヘッダーパルス信号までのカウント数ｃは、以下に示す式を満足してもよい。
ｃ＞｛ａ２×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)＋１｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
また、上記パルス変調型光検出装置では、上記基準パルス信号から次の周期のヘッダーパルス信号までのカウント数ｃは、以下に示す式を満足してもよい。
ｃ＞｛ａ２×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)＋１｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
これらの構成により、上記基本クロック信号の周波数におけるバラツキが最も大きい条件において、上記インターフェース回路が物体有無状態を判定する時間よりも上記カウント数ｃを遅くすることが可能となるので、物体有無状態を判定することが可能となる。
【００２５】
上記パルス変調型光検出装置では、上記第２発振回路は、上記基本クロック信号と同一の周期を有するクロック信号を生成し、上記信号処理回路は、上記状態パルス信号が物体有りを示すか物体無しを示すか判定するための、物体有り判定ゲートパルス信号及び物体無し判定ゲートパルス信号を生成し、カウント数ｂ１１のカウント終了からカウント数ｂ１２のカウント終了まで上記物体有り判定ゲートパルス信号にパルスが生じる時に、上記カウント数ａ１が、以下に示す各式を満足し、
ｂ１１＜ａ１×基本クロック信号の周波数の最小幅／基本クロック信号の周波数の最大幅
ｂ１２＞ａ１×基本クロック信号の周波数の最大幅／基本クロック信号の周波数の最小幅
カウント数ｂ２１のカウント終了からカウント数ｂ２２のカウント終了までの上記物体無し判定ゲートパルス信号にパルスが生じる時に、上記カウント数ａ２が、以下に示す各式を満足してもよい。
ｂ２１＜ａ２×基本クロック信号周波数の最小幅／基本クロック信号周波数の最大幅
ｂ２２＞ａ２×基本クロック信号周波数の最大幅／基本クロック信号周波数の最小幅
入力される上記状態パルスが、上記物体有り判定ゲートパルス信号または物体無し判定ゲートパルス信号と同期することにより、上記インターフェース回路は、物体有り（光無し）状態と物体無し（光有り）とを判定することができる。
【００２６】
上記パルス変調型光検出装置では、上記第１積分回路は、上記第１積分回路の出力とグランドとの間にキャパシタを有し、上記キャパシタの充電電流と記キャパシタの放電電流との間に以下に示す式が成立してもよい。
（放電電流）／（充電電流）≧（ヘッダーパルス信号のパルス幅）／（ヘッダーパルス信号から次の信号までの幅）
これにより、上記ヘッダー検出回路は、上記ヘッダーパルス信号のみを検出することが可能となる。
【００２７】
上記パルス変調型光検出装置では、上記インターフェース回路は、上記発光素子と上記パルス変調型光検出回路への上記バイアス電流の供給ラインが断線したことを検出する断線検出回路と、上記断線時に異常検出信号を出力するための、異常信号処理回路及び異常信号出力回路を備えてもよい。
【００２８】
これにより、上記バイアス電流の供給ラインが断線した時に、異常信号を出力することが可能となる。
【００２９】
上記パルス変調型光検出装置では、上記インターフェース回路は、上記発光素子と上記パルス変調型光検出回路への上記バイアス電流の供給ラインがショートしたことを検出するショート検出回路をさらに備え、上記異常信号出力回路は、上記ショート時に異常検出信号を出力してもよい。
【００３０】
これにより、上記バイアス電流の供給ラインがショートした時に、異常信号を出力することが可能となる。
【００３１】
上記パルス変調型光検出装置では、上記インターフェース回路は、上記バイアス電流の供給ラインの電圧と、上記インターフェース回路内の第１基準電圧とを比較し、上記バイアス電流の供給ラインがショートしたことを検出する第１ショート検出回路と、上記ショート時に上記バイアス電流の供給をシャットダウンする第１シャットダウン回路を備えてもよい。
【００３２】
これにより、上記バイアス電流の供給ラインがショートした時に、上記インターフェース回路からの上記バイアス電流の供給をシャットダウンし、回路の破壊を防止することが可能となる。さらにショート状態からショートが開放された時に通常状態に復帰することができる。
【００３３】
上記パルス変調型光検出装置では、上記インターフェース回路は、上記電圧信号を積分する第２積分回路と、上記第２積分回路から出力される信号と、上記インターフェース回路内の第２基準電圧とを比較し、上記バイアス電流の供給ラインがショートしたことを検出する第２ショート検出回路と、上記ショート時に上記バイアス電流の供給をシャットダウンする第２シャットダウン回路を備えてもよい。
【００３４】
これにより、上記バイアス電流の供給ラインが抵抗成分を介してショートした時に、上記インターフェース回路からの上記バイアス電流の供給をシャットダウンし、回路の破壊を防止することが可能となる。
【００３５】
上記パルス変調型光検出装置では、上記第２ショート検出回路が、上記ショートを検出するのに必要な最小時間は、以下に示す式を満足してもよい。
ヘッダーパルス信号の最大パルス幅＜ショートを検出するのに必要な最小時間
これにより、上記第２シャットダウン回路が誤動作することなく、上記抵抗成分を介したショート状態を検出し、上記第２シャットダウン回路が動作することが可能となる。
【００３６】
上記パルス変調型光検出装置では、上記インターフェース回路は、上記インターフェース回路に外部電源から供給される電源電圧が低下したことを検出する電源電圧低下検出回路を備え、上記異常信号出力回路は、上記電源電圧の低下時に異常検出信号を出力してもよい。
【００３７】
これにより、上記電源電圧の低下を検出して異常検出信号を出力することが可能となる。
【００３８】
上記パルス変調型光検出装置では、上記インターフェース回路は、上記信号処理回路及び上記異常信号処理回路の出力ロジックを反転する出力ロジック反転回路を備えてもよい。
【００３９】
これにより、各信号処理回路の出力を反転することが可能となる。
【００４０】
上記パルス変調型光検出装置では、上記インターフェース回路は、上記信号処理回路及び上記異常信号処理回路から出力される信号を固定するイネーブル回路を備えてもよい。
【００４１】
これにより、各信号処理回路の出力を入力状態に関らず固定することが可能となる。
【００４２】
本発明の電子機器は、上記いずれかのパルス変調型光検出装置を備えているので、上記物体の有無状態、即ち上記受光素子の上記パルス光の検出状態を判定することが可能となる。
【発明の効果】
【００４３】
本発明に係るパルス変調型光検出装置は、以上のように、基本クロック信号を生成する第１発振回路、上記基本クロック信号に基づいて同期タイミングパルス信号を生成するパルス信号生成回路、及び検出すべき物体による上記同期タイミングパルス信号に同期したパルス光の反射光、または物体によって遮断されなかった上記パルス光を受光する受光素子を有するパルス変調型光検出回路、並びに上記パルス光を投光する発光素子を有するパルス変調型光検出デバイスと、上記発光素子と上記パルス変調型光検出回路とにバイアス電流を供給するインターフェース回路であって、第２発振回路、上記バイアス電流におけるパルス成分を電圧変換し、電圧信号として出力するバイアス電流検出回路、上記電圧信号を積分する第１積分回路、上記第１積分回路から出力される信号に含まれる、上記電圧信号のヘッダーパルス信号を検出するヘッダー検出回路、上記電圧信号を微分する微分回路、上記微分回路から出力される、微分された上記電圧信号を検出する信号検出回路、上記ヘッダー検出回路及び上記信号検出回路から出力される信号に基づき上記パルス変調型光検出デバイスの物体検出状態を判定する信号処理回路、並びに上記判定の結果を、電圧信号または電流信号として出力する、出力回路及び出力端子を有するインターフェース回路とを備え、上記パルス信号生成回路は、上記発光素子を介して上記インターフェース回路のバイアス電流検出回路に接続される電源ラインと、電気的に接地されたグランドラインとの２ラインのみで上記インターフェース回路と接続されるものである。
【００４４】
それゆえ、パルス変調型光検出デバイスの電源電圧が、バイアス電流のパルス波形の変化に伴って大きく変動することなく、省線化に対応したパルス変調型光検出装置を提供するという効果を奏する。
【発明を実施するための最良の形態】
【００４５】
本発明の一実施形態について図１〜図１０に基づいて説明すれば、以下の通りである。
【００４６】
図１は、本発明の実施の形態に係る２線式パルス変調型光検出装置（２線式パルス光変調型物体検出装置）１の概略構成を示すブロック図である。２線式パルス変調型光検出装置１は、パルス変調型光検出デバイス（センサ回路）２と、インターフェース回路３とを備えている。
【００４７】
パルス変調型光検出デバイス２は、バイアス電流端子４、発光素子５、受光素子６、ダミーＰＤ７、アンプ８、ダミーアンプ９、抵抗１０、抵抗１１、キャパシタ１２、キャパシタ１３、コンパレータ回路１４、定電圧回路１５、クロック発生回路１６、信号処理回路（パルス信号生成回路）１７、電流源回路１８及びＧＮＤ端子１９を有している。
【００４８】
インターフェース回路３は、バイアス電流供給端子２０、ＧＮＤ端子２１、バイアス電流検出回路２２、基準電圧発生回路２３、定電圧回路２４、ヘッダー検出用コンパレータ回路２５、信号検出用コンパレータ回路２６、積分回路２７、微分回路２８、クロック発生回路２９、信号処理回路３０、出力回路３１、電源端子３２及び信号出力端子３３を有している。
【００４９】
パルス変調型光検出デバイス２において、バイアス電流端子４は、インターフェース回路３のバイアス電流供給端子２０へ接続されている。発光素子５のアノードは、バイアス電流端子４に接続され、発光素子５のカソードは、定電圧回路１５の入力及び電流源回路１８へ接続されている。
【００５０】
受光素子６のカソードは、アンプ８の入力及び抵抗１０の一端に接続されている。アンプ８の出力及び抵抗１０の他端は、キャパシタ１２の一端に接続されている。キャパシタ１２の他端は、コンパレータ回路１４の第１入力に接続されている。
【００５１】
ダミーＰＤ７のカソードは、ダミーアンプ９の入力及び抵抗１１の一端に接続されている。ダミーアンプ９の出力及び抵抗１１の他端は、キャパシタ１３の一端に接続されている。キャパシタ１３の他端は、コンパレータ回路１４の第２入力に接続されている。
【００５２】
コンパレータ回路１４の出力及びクロック発生回路１６の出力は、それぞれ信号処理回路１７に接続されている。信号処理回路１７の出力は、電流源回路１８に接続されている。
【００５３】
アンプ８、ダミーアンプ９、コンパレータ回路１４、クロック発生回路１６及び信号処理回路１７は、定電圧回路１５から定電圧が印加されている。
【００５４】
受光素子６のアノード、ダミーＰＤ７のアノード、アンプ８のＧＮＤ端子、ダミーアンプ９のＧＮＤ端子、コンパレータ回路１４のＧＮＤ端子、定電圧回路１５のＧＮＤ端子、クロック発生回路１６のＧＮＤ端子、信号処理回路１７のＧＮＤ端子、電流源回路１８のＧＮＤ端子及びＧＮＤ端子１９は、電気的に接地されている。
【００５５】
インターフェース回路３において、バイアス電流供給端子２０は、バイアス電流検出回路２２の電流出力端子へ接続されている。電源端子３２は、外部電源３４の出力、定電圧回路の入力及びバイアス電流検出回路２２の入力に接続されている。
【００５６】
バイアス電流検出回路２２の電圧出力は、積分回路２７の入力及び微分回路２８の入力に接続されている。基準電圧発生回路２３の出力は、ヘッダー検出用コンパレータ回路２５の第１入力及び信号検出用コンパレータ回路２６の第１入力に接続されている。積分回路２７の出力は、ヘッダー検出用コンパレータ回路２５の第２入力に接続されている。微分回路２８の出力は、信号検出用コンパレータ回路２６の第２入力に接続されている。
【００５７】
ヘッダー検出用コンパレータ回路２５の出力、信号検出用コンパレータ回路２６の出力及びクロック発生回路２９の出力は、信号処理回路３０に接続されている。信号処理回路３０の出力は、出力回路３１の入力に接続されており、出力回路３１の出力は、信号出力端子３３に接続されている。
【００５８】
基準電圧発生回路２３、ヘッダー検出用コンパレータ回路２５、信号検出用コンパレータ回路２６、クロック発生回路２９及び信号処理回路３０は、定電圧回路２４から定電圧が印加されている。
【００５９】
バイアス電流検出回路２２のＧＮＤ端子、基準電圧発生回路２３のＧＮＤ端子、定電圧回路２４のＧＮＤ端子、ヘッダー検出用コンパレータ回路２５のＧＮＤ端子、信号検出用コンパレータ回路２６のＧＮＤ端子、クロック発生回路２９のＧＮＤ端子、信号処理回路３０のＧＮＤ端子、出力回路３１のＧＮＤ端子、ＧＮＤ端子２１及び外部電源３４の入力は、電気的に接地されている。
【００６０】
パルス変調型光検出デバイス２は、インターフェース回路３内に備えられたバイアス電流検出回路２２からバイアスを受けて、動作する構成となっている。インターフェース回路３における、電源端子３２とＧＮＤ端子２１との間に接続された、外部電源３４から出力される電圧は、バイアス電流検出回路２２に入力され、バイアス電流供給端子２０からパルス変調型光検出デバイス２にバイアス電流Ｉが供給される。
【００６１】
バイアス電流供給端子２０から流れるバイアス電流Ｉにおけるパルス成分を電圧変換し、ヘッダー検出用コンパレータ回路２５または信号検出用コンパレータ回路２６において、上記電圧変換されたパルス成分を信号として検出する。その後、パルス変調型光検出デバイス２の物体検出状態を信号処理回路３０によって判定し、出力回路３１から信号出力端子３３に、電圧信号または電流信号により光の有無状態を出力する。
【００６２】
パルス変調型光検出デバイス２内に備えられたクロック発生回路１６と、インターフェース回路３内に備えられたクロック発生回路２９は同一回路を備えており、同一の製造プロセス工程を経る場合、クロック発生回路１６が発生するクロック信号の周期と、クロック発生回路２９が発生するクロック信号の周期とは一致する。
【００６３】
図２は、本発明の２線式パルス変調型光検出装置における物体検出の有無における発光パルス信号の波形図である。図２（ａ）は、物体有り（光無し）状態の発光パルス信号の波形図であり、図２（ｂ）は、物体無し（光有り）状態の発光パルス信号の波形図である。図２（ｃ）は、基本クロック信号の波形図である。
【００６４】
図２（ａ）及び図２（ｂ）の各発光パルス信号は、パルス変調型光検出デバイス２内の信号処理回路１７によって生成される。発光パルス信号の波形は、ヘッダーパルス信号３５、基準パルス信号３６と状態パルス信号３７の３パルス１周期で構成される。
【００６５】
上記各発光パルス信号を生成するためには、図２（ｃ）に示される、基準となるクロック信号が必要である。基本クロック信号は、図１におけるクロック発生回路１６により生成される。図２（ｃ）に示されるクロック信号は、クロック発生回路１６により生成されたクロック信号波形を示している。
【００６６】
基準パルス信号３６と状態パルス信号３７とは、パルス幅が基本クロック信号の１周期の幅Ｔに等しく、ヘッダーパルス信号３５のパルス幅は、基本クロック信号の２周期以上の幅である。
【００６７】
インターフェース回路３における信号検出用コンパレータ回路２６は、入力に微分回路２８を設けている。このため、一定以上のパルス幅を持った信号のみを検出することができる。パルス変調型光検出デバイス２が有する信号処理回路（パルス信号生成回路）１７は、ヘッダーパルス信号３５のパルス幅を、その他の信号のパルス幅よりも長く生成する。これにより、インターフェース回路３が有するヘッダー検出用コンパレータ回路２５において、ヘッダーパルス信号３５のみを検出することができる。
【００６８】
図３は、本実施形態に係るインターフェース回路３が有する信号処理回路３０における、各パルス信号の波形図である。図３（ａ）は、物体有り（光無し）状態の発光パルス信号の波形図であり、図３（ｂ）は、物体無し（光有り）状態の発光パルス信号の波形図である。図３（ｃ）は、基本クロック信号の波形図である。
【００６９】
図３（ｄ）は、ヘッダー検出用コンパレータ回路２５の出力信号の波形図であり、図３（ｅ）は、信号検出用コンパレータ回路２６の出力信号の波形図である。
【００７０】
図３（ｆ）は、物体有り判定ゲートパルス信号の波形図である。図３（ｇ）は、物体無し判定ゲートパルス信号の波形図である。図３（ｈ）は、インターフェース回路３が有するバイナリカウンタにおけるカウント信号の下１桁信号Ｑ０の波形図である。
【００７１】
インターフェース回路３では、ヘッダー検出用コンパレータ回路２５において検出された、ヘッダー検出用コンパレータ回路２５の出力信号と、信号検出用コンパレータ回路２６において検出された、信号検出用コンパレータ回路２６の出力信号とは、信号処理回路３０に入力され、これらの信号は、ヘッダーパルス信号３５から基準パルス信号３６までの間において、インターフェース回路３が有するカウンタのリセット信号として使用される。これにより、基準パルス信号３６からスタートするカウンタ回路を実現し、基準パルス信号３６から状態パルス信号３７までの時間的な検出を行い、パルス変調型光検出デバイス２の状態を判定する。
【００７２】
具体的には、図３（ｅ）の信号検出用コンパレータ回路２６の出力信号において、基準パルス信号３６をクロック信号のスタート信号として使い、基準パルス信号３６を検出してからカウンタをスタートして状態パルス信号３７を検出した時のクロック信号のカウント数が数える。このカウント数が、図３（ｆ）の物体有り判定ゲートパルス信号の幅Ｗ１のパルスと同期するか、図３（ｇ）の物体無し判定ゲートパルス信号の幅Ｗ２のパルスと同期するかで、物体有りの状態であるか、物体無しの状態であるかを判定する。
【００７３】
判定方法は、図３（ｆ）の物体有り判定ゲートパルス信号と、図３（ｇ）の物体無し判定ゲートパルス信号とを上記カウンタから生成し、各判定ゲートパルス信号と、図３（ｅ）の信号検出用コンパレータ回路２６の出力信号とを論理演算（ＮＡＮＤ）することで、どちらの状態であるか、即ち物体有りか物体無しかを判定する。
【００７４】
物体有り判定ゲートパルス信号の設定方法は、基準パルス信号３６と状態パルス信号３７との間のクロック信号のカウント数をａ１、カウント数ｂ１１のカウント終了からカウント数ｂ１２のカウント終了までの判定ゲートパルス信号の幅をＷ１とすると、カウント数ａ１が、以下に示す（１）式及び（２）式を満足する場合、物体有りの状態であると判定される。
ｂ１１＜ａ１×基本クロック信号周波数の最小幅／基本クロック信号周波数の最大幅 （１）
ｂ１２＞ａ１×基本クロック信号周波数の最大幅／基本クロック信号周波数の最小幅 （２）
物体無し判定ゲートパルス信号の設定方法は、基準パルス信号３６と状態パルス信号３７との間のクロック信号のカウント数をａ２、カウント数ｂ２１のカウント終了からカウント数ｂ２２のカウント終了までの判定ゲートパルス信号の幅をＷ２とすると、カウント数ａ２が、以下に示す（３）式及び（４）式を満足する場合、物体無しの状態であると判定される。
ｂ２１＜ａ２×基本クロック信号周波数の最小幅／基本クロック信号周波数の最大幅 （３）
ｂ２２＞ａ２×基本クロック信号周波数の最大幅／基本クロック信号周波数の最小幅 （４）
インターフェース回路３が有する判定ゲートは、まず図３（ａ）の、信号処理回路（パルス信号生成回路）１７により生成される物体有り（光無し）状態の発光パルス信号におけるカウント数ａ１と、図３（ｂ）の、信号処理回路（パルス信号生成回路）１７により生成される物体無し（光有り）状態の発光パルス信号におけるカウント数ａ２とに基づいて、（１）式〜（４）式を満足するカウント数ｂ１１、ｂ１２、ｂ２１、ｂ２２を設計する。
【００７５】
次に、設計されたカウント数ｂ１１、ｂ１２、ｂ２１、ｂ２２を用いて、図３（ｆ）に示される判定ゲート幅Ｗ１のパルス、及び図３（ｇ）に示される判定ゲート幅Ｗ２のパルスを生成する。インターフェース回路３内部のカウンタは、図３（ｅ）の信号検出用コンパレータ回路２６の出力信号におけるヘッダーパルス信号３５を検出し、基準パルス信号３６が来たときにカウンタを始動する。
【００７６】
カウンタが始動してから、カウント数ｂ１１のカウントが終了すると、物体有り判定ゲートパルス信号が立ち上がり、カウント数ｂ１２のカウント終了時に物体有り判定ゲートパルス信号が立ち下がる。図３（ｅ）の信号検出用コンパレータ回路２６の出力信号における状態パルス信号３７が、図３（ｆ）の物体有り判定ゲートパルス信号の幅Ｗ１のパルスと同期すれば、物体有りと判定される。
【００７７】
同様に、カウンタが始動してから、カウント数ｂ２１のカウントが終了すると、物体無し判定ゲートパルス信号が立ち上がり、カウント数ｂ２２のカウント終了時に物体無し判定ゲートパルス信号が立ち下がる。図３（ｅ）の信号検出用コンパレータ回路２６の出力信号における状態パルス信号３７が、図３（ｇ）の物体無し判定ゲートパルス信号の幅Ｗ２のパルスと同期すれば、物体無しと判定される。
【００７８】
パルス変調型光検出デバイス２が有するクロック発生回路１６と、インターフェース回路３が有するクロック発生回路２９とが、プロセスバラツキ等で異なった場合、基本クロック信号の周波数が変動する。基本クロック信号の周波数のバラツキ範囲の、最大値及び最小値を用い、（１）式〜（４）式に示される条件を満たしていれば、変動範囲内でワーストの組合せにおいても、物体有り（光無し）状態と物体無し（光有り）とを判定可能となる。
【００７９】
パルス変調型光検出デバイス２が有する信号処理回路（パルス信号生成回路）１７において生成される発光パルス信号の波形は、物体の有無状態によって状態パルス信号３７の発生タイミングを変更する。これにより、インターフェース回路３の、物体有り判定ゲートパルス信号及び物体無し判定ゲートパルス信号に基づいて、物体有り（光無し）状態と物体無し（光有り）とを判定する。
【００８０】
物体の有無により発生位置が変わる状態パルス信号３７それぞれにおいて、物体有り判定ゲートパルス信号及び物体無し判定ゲートパルス信号を設ける必要があり、各判定ゲートパルス信号の２つのパルスは、各々重なってはならない。重なった場合、重なった範囲に状態パルス信号３７が入った場合、判定不能になるためである。
【００８１】
上記条件を満たすために、図３（ｅ）の信号検出用コンパレータ回路２６の出力信号における状態パルス信号３７は、図３（ａ）の物体有り（光無し）状態の発光パルス信号の、基準パルス信号３６から状態パルス信号３７までのクロック信号のカウント数をａ１、図３（ｂ）の物体無し（光有り）状態の発光パルス信号の、基準パルス信号３６から状態パルス信号３７までのクロック信号のカウント数をａ２とすると、ａ１＜ａ２の場合は以下に示す（５）式を満足する必要がある。
ａ２＞｛ａ１×（基本クロック信号の最大周期）／（基本クロック信号の最小周期）＋２｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期) （５）
さらに発光パルス信号の基準パルス信号３６から次の周期のヘッダーパルス信号３８までのカウント数ｃは、基本クロック信号の周波数におけるバラツキが最も大きい条件において、インターフェース回路３が物体有無状態を判定する時間よりも遅くなくてはいけないので、以下に示す（６）式を満足する必要がある。
ｃ＞｛ａ２×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)＋１｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期) （６）
なお、物体有り状態の発光パルス信号の状態パルス信号３７が、物体無し状態の発光パルス信号の状態パルス信号３７よりも遅いタイミングで立ち上がっても良い。この場合、図３（ａ）は、物体無し（光有り）状態の発光パルス信号の波形図となり、図３（ｂ）は、物体有り（光無し）状態の発光パルス信号の波形図となり、図３（ｆ）は、物体無し判定ゲートパルス信号の波形図となり、図３（ｇ）は、物体有り判定ゲートパルス信号の波形図となる。
【００８２】
図４は、基準パルスを用いない場合の、本実施形態に係るインターフェース回路３が有する信号処理回路３０における、各パルス信号の波形図である。図４（ａ）は、基準パルスを用いない場合の、物体有り（光無し）状態の発光パルス信号の波形図であり、図４（ｂ）は、基準パルスを用いない場合の、物体無し（光有り）状態の発光パルス信号の波形図である。図４（ｃ）は、基本クロック信号の波形図である。
【００８３】
図４（ｄ）は、ヘッダー検出用コンパレータ回路２５の出力信号の波形図であり、図４（ｅ）は、信号検出用コンパレータ回路２６の出力信号の波形図である。
【００８４】
図４（ｆ）は、基準パルスを用いない場合の、物体有り判定ゲートパルス信号の波形図である。図４（ｇ）は、基準パルスを用いない場合の、物体無し判定ゲートパルス信号の波形図である。図４（ｈ）は、基準パルスを用いない場合の、インターフェース回路３が有するバイナリカウンタにおけるカウント信号の下１桁信号Ｑ０の波形図である。
【００８５】
発光パルス信号に、基準信号である基準パルス信号３６がない場合、ヘッダーパルス信号３５からインターフェース回路３における判定終了時までカウンタを動作させる。これにより、ヘッダーパルス信号３５から状態パルス信号３７までの時間を検出すると、物体有り（光無し）状態と物体無し（光有り）とを判定することができる。
【００８６】
なお、上記記載において、インターフェース回路３における判定終了時とは、最も遅いタイミングで立下がる判定ゲートパルス信号が立ち下がった後のタイミングであり、図４においては図４（ｇ）の物体無し判定ゲートパルス信号のパルスが立下がった後のタイミングである。
【００８７】
ヘッダーパルス信号３５が検出されそうなタイミングから状態パルス信号３７の立上りまでのカウント数、即ちヘッダーパルス信号３５の立下りから状態パルス信号３７の立上りまでのカウント数より１引いたカウント数をａ１とすると、インターフェース回路３が有する判定ゲートは、基準パルス信号３６が有る場合と同様に、（１）式及び（２）式を満たすように、カウント数ｂ１１、ｂ１２、ｂ２１、ｂ２２を設定する。
【００８８】
しかしこの場合、ヘッダーパルス信号３５の検出タイミングが一定ではないので、上記判定ゲートの設定においては、ヘッダーパルス信号３５の検出タイミングのバラツキ範囲を考慮した設定が必要である。発光パルス信号の周期についても、（６）式を用い、カウント数ｃ１に、ヘッダーパルス信号３５の時の未検出カウント数を加えることで設定する。
【００８９】
なお、基準パルス信号が無い場合は、ヘッダーパルス信号３５から次の周期のヘッダーパルス信号３８までのカウント数ｃについて、（６）式を満足する必要がある。
【００９０】
インターフェース回路３は、パルス変調型光検出デバイス２からの発光パルス信号の１周期に１回の頻度で、状態を判定し、出力回路３１からＨｉｇｈもしくはＬｏｗの電圧を出力する。出力回路３１がオープンコレクタ出力方式である場合、外部電源３４の出力と信号出力端子３３との間に負荷を接続することで電圧出力を得ることが可能である。
【００９１】
図５は、ヘッダー検出用コンパレータ回路２５用の積分回路２７の回路図である。積分回路２７は、電源端子３９、ＧＮＤ端子４０、入力端子４１、出力端子４２、ＰＮＰトランジスタＱ８１〜Ｑ８７、Ｑ９０、ＮＰＮトランジスタＱ８８、Ｑ８９、Ｑ９１〜Ｑ９４及びキャパシタＣ１を備えている。図５の積分回路２７において、電源端子３９は、図１の電源端子３２と同様に外部電源３４が接続されている。入力端子４１は、図１のバイアス電流検出回路２２の出力に接続されている。出力端子４２は、図１のヘッダー検出用コンパレータ回路２５の第２入力に接続されている。
【００９２】
積分回路２７において、電源端子３９は、ＰＮＰトランジスタＱ８１のエミッタ、ＰＮＰトランジスタＱ８２のエミッタ、ＰＮＰトランジスタＱ８３のエミッタ、ＰＮＰトランジスタＱ８４のエミッタ、ＰＮＰトランジスタＱ８６のエミッタ、ＰＮＰトランジスタＱ８７のエミッタ及びＰＮＰトランジスタＱ８５のエミッタに接続されている。
【００９３】
ＰＮＰトランジスタＱ８１のベースは、ＰＮＰトランジスタＱ８２のベース、ＰＮＰトランジスタＱ８３のベース、ＰＮＰトランジスタＱ８１のコレクタ及び定電流源Ｉ３の入力に接続されている。ＰＮＰトランジスタＱ８２のコレクタは、ＮＰＮトランジスタＱ９１のコレクタ、ＮＰＮトランジスタＱ９１のベース及びＮＰＮトランジスタＱ９２のベースに接続されている。ＰＮＰトランジスタＱ８３のコレクタは、ＮＰＮトランジスタＱ８８のベース及びＰＮＰトランジスタＱ９０のエミッタに接続されている。
【００９４】
ＰＮＰトランジスタＱ８４のベースは、ＰＮＰトランジスタＱ８５のベース、ＰＮＰトランジスタＱ８４のコレクタ及びＮＰＮトランジスタＱ８８のコレクタに接続されている。ＰＮＰトランジスタＱ８６のベースは、ＰＮＰトランジスタＱ８７のベース、ＰＮＰトランジスタＱ８６のコレクタ及びＮＰＮトランジスタＱ８９のコレクタに接続されている。
【００９５】
ＰＮＰトランジスタＱ８７のコレクタは、ＮＰＮトランジスタＱ９３のコレクタ、ＮＰＮトランジスタＱ９３のベース及びＮＰＮトランジスタＱ９４のベースに接続されている。ＰＮＰトランジスタＱ８５のコレクタは、出力端子４２、ＮＰＮトランジスタＱ８９のベース、ＮＰＮトランジスタＱ９４のコレクタ及びキャパシタＣ１の一端に接続されている。
【００９６】
ＮＰＮトランジスタＱ８８のエミッタ及びＮＰＮトランジスタＱ８９のエミッタは、ＮＰＮトランジスタＱ９２のコレクタに接続されている。ＰＮＰトランジスタＱ９０のベースは、入力端子４１に接続されている。
【００９７】
定電流源Ｉ３の出力、ＮＰＮトランジスタＱ９１のエミッタ、ＮＰＮトランジスタＱ９２のエミッタ、ＮＰＮトランジスタＱ９３のエミッタ、ＮＰＮトランジスタＱ９４のエミッタ、ＰＮＰトランジスタＱ９０のコレクタ、キャパシタＣ１の他端及びＧＮＤ端子４０は、電気的に接地されている。
【００９８】
ＮＰＮトランジスタＱ８８及びＮＰＮトランジスタＱ８９で構成される差動器により、入力信号と積分出力信号とを等しくするよう動作する。ここで、キャパシタＣ１の充電電流は、ＮＰＮトランジスタＱ９２に流れる基準電流値を元に、ＰＮＰトランジスタＱ８４とＰＮＰトランジスタＱ８５とで構成されるカレントミラー比により設定される。
【００９９】
上記充電電流を小さくしたい場合には、ＰＮＰトランジスタＱ８５のエミッタ面積を、ＰＮＰトランジスタＱ８４のエミッタ面積に対して小さくすれば良い。逆にキャパシタＣ１の放電電流は、ＮＰＮトランジスタＱ９２の基準電流を元に、ＰＮＰトランジスタＱ８６とＰＮＰトランジスタＱ８７とで構成されるカレントミラー比、及びＮＰＮトランジスタＱ９３とＮＰＮトランジスタＱ９４とで構成されるカレントミラー比により設定される。
【０１００】
図６は、本実施の形態に係るヘッダー検出回路の動作を説明するための波形図である。ここでヘッダー検出回路は、ヘッダー検出用コンパレータ回路２５及び積分回路２７から構成される。
【０１０１】
ヘッダーパルス信号が入力されると、積分回路２７の出力信号の波形は、キャパシタＣ１の充電により上昇し、基準電圧発生回路２３が出力する基準電圧を超えたところでヘッダー検出用コンパレータ回路２５の出力信号がＨｉｇｈになる。
【０１０２】
ヘッダーパルス信号が無くなると、積分回路２７の出力に接続されているキャパシタＣ１は放電する。よって、上記基準電圧を下回り、ヘッダー検出用コンパレータ回路２５の出力信号もＬｏｗに戻る。
【０１０３】
ヘッダーパルス信号のみを検出するためには、ヘッダーパルス信号のパルス幅は、他のパルス信号（基準パルス信号３６、状態パルス信号３７）のパルス幅に対して２倍以上のパルス幅が必要であり、充電時間と放電時間の関係についても以下に示す（７）式を満足することが必要である。放電電流が少ない場合、ヘッダーパルス信号により充電されたキャパシタＣ１による、積分回路２７の出力信号の電圧値が下がりきる前に次のパルス信号が入力される。このため、上記次のパルス信号で反応し、誤動作する。
（放電電流）／（充電電流）≧（ヘッダーパルス信号のパルス幅）／（ヘッダーパルス信号から次の信号までの幅）（７）
インターフェース回路３は、ヘッダーパルス信号３５を基準として、カウンタをスタートする必要があるため、ヘッダーパルス信号３５のみを検出する必要がある。基準パルス信号３６及び状態パルス信号３７を検出せずにヘッダーパルス信号３５のみを検出するために、ヘッダーパルス信号３５は、基準パルス信号３６及び状態パルス信号３７よりもパルス幅を大きくし、積分回路２７を用いてヘッダーパルス信号３５のみを検出する。
【０１０４】
ヘッダーパルス信号３５と基準パルス信号３６及び状態パルス信号３７とが同じパルス幅である場合、積分回路２７が接続されているヘッダー検出用コンパレータ回路２５は、全ての信号を検出してしまう。このため、ヘッダーパルス信号３５は基準パルス信号３６や状態パルス信号３７のパルス幅よりも十分大きなパルス幅が必要となる。
【０１０５】
カウンタを用いてパルス信号を生成しているので、基準パルス信号３６や状態パルス信号３７を１カウント分のパルス幅で生成した場合に、最低２カウント以上のパルス幅でヘッダーパルス信号３５を生成するために、ヘッダーパルス信号のパルス幅は、他のパルス信号のパルス幅に対して２倍以上のパルス幅としている。
【０１０６】
図７は、異常信号出力機能を備えたインターフェース回路４３のブロック図である。図１におけるインターフェース回路３に対し、オープン検出用コンパレータ回路４４、ショート検出用コンパレータ回路４５、電源電圧低下検出用コンパレータ回路４６、ロジック反転用コンパレータ回路４７、出力イネーブル用コンパレータ回路４８、異常信号処理回路（異常検出回路）４９、異常信号用出力回路５０、異常信号出力端子５１、ロジック反転用端子５２、出力イネーブル端子５３及び抵抗５４〜抵抗５９が追加で備えられている。
【０１０７】
インターフェース回路４３において、オープン検出用コンパレータ回路４４の第１入力と、ショート検出用コンパレータ回路４５の第２入力とは、バイアス電流検出回路２２の電圧出力に接続されている。
【０１０８】
オープン検出用コンパレータ回路４４の第２入力、ショート検出用コンパレータ回路４５の第１入力、電源電圧低下検出用コンパレータ回路４６の第２入力、ロジック反転用コンパレータ回路４７の第１入力、及び出力イネーブル用コンパレータ回路４８の第１入力は、基準電圧発生回路２３から出力される基準電圧が印加される。電源電圧低下検出用コンパレータ回路４６の第１入力は、電源端子３２から出力される電圧を抵抗５４と抵抗５５とで分圧した電圧が入力される。
【０１０９】
オープン検出用コンパレータ回路４４の出力、ショート検出用コンパレータ回路４５の出力、電源電圧低下検出用コンパレータ回路４６の出力は、信号処理回路３０に接続されている。ロジック反転用コンパレータ回路４７の出力及び出力イネーブル用コンパレータ回路４８の出力は、信号処理回路３０及び異常信号処理回路４９に接続されている。
【０１１０】
ロジック反転用端子５２は、抵抗５６の一端に接続され、抵抗５６の他端は、抵抗５７の一端及びロジック反転用コンパレータ回路４７の第２入力に接続されている。出力イネーブル端子５３は、抵抗５８の一端に接続され、抵抗５８の他端は、抵抗５９の一端及び出力イネーブル用コンパレータ回路４８の第２入力に接続されている。
【０１１１】
異常信号処理回路４９は、信号処理回路３０及び異常信号用出力回路５０に接続され、異常信号用出力回路５０は、異常信号出力端子５１に接続されている。
【０１１２】
オープン検出用コンパレータ回路４４、ショート検出用コンパレータ回路４５、電源電圧低下検出用コンパレータ回路４６、ロジック反転用コンパレータ回路４７、出力イネーブル用コンパレータ回路４８及び異常信号処理回路４９は、定電圧回路２４から定電圧が印加されている。
【０１１３】
オープン検出用コンパレータ回路４４のＧＮＤ端子、ショート検出用コンパレータ回路４５のＧＮＤ端子、電源電圧低下検出用コンパレータ回路４６のＧＮＤ端子、ロジック反転用コンパレータ回路４７のＧＮＤ端子、出力イネーブル用コンパレータ回路４８のＧＮＤ端子、異常信号処理回路４９のＧＮＤ端子、異常信号処理回路４９のＧＮＤ端子、異常信号用出力回路５０のＧＮＤ端子、抵抗５５の一端、抵抗５７の他端及び抵抗５９の他端は、電気的に接地されている。
【０１１４】
図７において一点鎖線で囲まれた部分は、チャンネルユニットブロック６０を構成している。他の部分については、図１のインターフェース回路３と同様に接続しているので説明は省略する。
【０１１５】
異常信号出力端子５１は、パルス変調型光検出デバイス２へのバイアス電流Ｉの供給ラインが、断線した時及びＧＮＤラインにショートしたとき、並びにインターフェース回路４３の電源電圧が低下したときに異常信号を発生する。
【０１１６】
通常状態において異常信号出力端子５１から出力される信号をＨｉｇｈとすると、異常発生時に異常信号出力端子５１から出力される信号はＬｏｗとなる。
【０１１７】
信号出力端子３３は、異常発生時には異常時の出力ロジックに伴い出力する必要があるので、異常検出用のコンパレータ回路の出力は、信号処理回路３０に入力され、信号出力端子３３から異常時の出力信号が出力される。
【０１１８】
信号処理回路３０で処理された異常信号は、異常信号処理回路４９に入力され、異常信号用出力回路５０から出力される。インターフェース回路４３は、パルス変調型光検出デバイス２に代表されるセンサデバイスを複数接続できるように、設けたいセンサデバイスの数の、バイアス電流供給端子２０、信号出力端子３３及びチャンネルユニットブロック６０を複数設けることで作成可能である。
【０１１９】
その場合の異常信号の出力は、各チャンネルの１つでも異常を検出したら異常信号を出力するように、異常信号処理回路４９に全てのチャンネルの信号処理回路３０から信号を入力し、信号処理してから異常信号用出力端子５１から異常信号を出力する。
【０１２０】
バイアス電流Ｉの供給ラインがオープン（開放）の場合、バイアス電流Ｉは流れなくなり、バイアス電流検出回路２２の出力が低くなるので、基準電圧発生回路２３から出力されるオープン用基準電圧よりも低くなったら、オープン検出用コンパレータ回路４４によりオープン状態の検出を行う。
【０１２１】
バイアス電流Ｉの供給ラインがショート（短絡）の場合、バイアス電流Ｉは通常より増大し、バイアス電流検出回路２２の出力が高くなるので、基準電圧発生回路２３から出力されるショート用基準電圧よりも高くなったら、ショート検出用コンパレータ回路４５によりショート状態の検出を行う。
【０１２２】
インターフェース回路４３の電源電圧が低下した場合、基準電圧発生回路２３から出力される電源電圧低下用基準電圧よりも低くなったら、電源電圧低下検出用コンパレータ回路４６により電源電圧低下状態の検出を行う。
【０１２３】
ロジック反転用端子５２に一定の電圧以上が入力されると、ロジック反転用コンパレータ回路４７が動作し、各信号処理回路の出力を反転するように処理される。
【０１２４】
出力イネーブル端子５３に一定の電圧以上が入力されると、出力イネーブル用コンパレータ回路４８が動作し、各信号処理回路の出力を入力状態に関らず固定するように処理される。
【０１２５】
バイアス電流Ｉの供給ラインにショートが発生した場合、図７のインターフェース回路４３において、バイアス電流検出回路２２は、ショート状態の間は大量の電流を流し続ける。このため、発熱、破壊の恐れがあるのと消費電流の増大の問題がある。
【０１２６】
ショート状態の発生時には、バイアス電流Ｉの供給をシャットダウンする機能を持たせることにより上記問題は解決できる。
【０１２７】
図８は、ショート検出の方式を異なる構成にて実現するインターフェース回路６１のブロック図である。インターフェース回路６１は、図７のインターフェース回路４３において、ショート検出用コンパレータ回路４５に代えて第１ショート検出用コンパレータ回路６２、第２ショート検出用コンパレータ回路６３及び積分回路６４を備えている。図８において一点鎖線で囲まれた部分は、チャンネルユニットブロック６５を構成している。
【０１２８】
インターフェース回路６１において、第１ショート検出用コンパレータ回路６２の第１入力は、バイアス電流供給端子２０に接続されている。積分回路６４の入力は、バイアス電流検出回路２２の電圧出力に接続されている。積分回路６４の出力は、第２ショート検出用コンパレータ回路６３の第１入力の第２入力に接続されている。
【０１２９】
第１ショート検出用コンパレータ回路６２の第２入力、及び第２ショート検出用コンパレータ回路６３の第１入力は、基準電圧発生回路２３から出力される基準電圧が印加される。
【０１３０】
第１ショート検出用コンパレータ回路６２及び第２ショート検出用コンパレータ回路６３は、定電圧回路２４から定電圧が印加されている。
【０１３１】
第１ショート検出用コンパレータ回路６２のＧＮＤ端子及び第２ショート検出用コンパレータ回路６３のＧＮＤ端子は、電気的に接地されている。
【０１３２】
第１ショート検出用コンパレータ回路６２は、バイアス電流Ｉの供給ラインのショートによりバイアス電流供給端子２０の電圧が低下した時に、ショートの発生を検出し、バイアス電流検出回路２２のバイアス電流Ｉの供給をシャットダウンする。シャットダウンするので、バイアス電流検出回路２２から出力される検出電圧は、オープン状態と等しくなり、オープン検出用コンパレータ回路４４が反応し、異常信号として信号処理される。
【０１３３】
バイアス電流Ｉの供給ラインのショートが、上記供給ラインの電圧がＧＮＤ電圧まで完全に低下するショートの場合、上述した第１ショート検出用コンパレータ回路６２のみで十分機能するが、ショートの程度が微妙な場合、即ち上記供給ラインとＧＮＤとの間にある抵抗成分を介した状態でショートする場合には、バイアス電流供給端子２０の電圧は低下しない。よって第１ショート検出用コンパレータ回路６２が機能しないので、バイアス電流検出回路２２はシャットダウンされず、バイアス電流Ｉを供給し続けるので破壊に到る可能性がある。
【０１３４】
上記問題を解決するために、インターフェース回路６１は第２ショート検出用コンパレータ回路６３を備えている。バイアス電流検出回路２２から出力される電圧は、積分回路６４を介して第２ショート検出用コンパレータ回路６３の第２入力に入力される。
【０１３５】
この場合、異常な大電流がバイアス電流検出回路から一定時間以上出力されていると、積分回路６４の電圧が上昇し、基準電圧発生回路２３にて発生した第２ショート検出用基準電圧以上になると、第２ショート検出用コンパレータ回路６３がショート状態を検出し、バイアス電流検出回路２２のバイアス電流Ｉの供給をシャットダウンする。
【０１３６】
シャットダウンされるとバイアス電流供給端子２０は電圧低下するので、第１ショート検出用コンパレータ回路６２が作動し、さらにシャットダウン信号が追加される。第２ショート検出用コンパレータ回路６３用の積分回路６４は、第１ショート検出用コンパレータ回路６２が機能するまでの時間、第２ショート検出用コンパレータ回路６３が作動するように放電電流を設定する。
【０１３７】
第２ショート検出用コンパレータ回路６３用の積分回路６４の充電時間は、ヘッダー検出用コンパレータ回路２５用の積分回路２７よりも十分に長くなくてはならない。また、以下に示す（８）式を満足することで、ヘッダーパルス信号によりシャットダウン回路が誤動作することなく、抵抗成分を介したショート状態を検出し、シャットダウン回路が動作する。
ヘッダーパルス信号の最大パルス幅＜ショート状態を検出するのに必要な最小時間（８）
なお、上記シャットダウン回路は、第１ショート検出用コンパレータ回路６２、第２ショート検出用コンパレータ回路６３及び積分回路６４を備えている。
【０１３８】
図９は、本実施の形態に係る信号処理回路３０のブロック図である。信号処理回路３０は、４ｂｉｔカウンタ回路（バイナリカウンタ）６６、ＳＲフリップフロップ６７〜ＳＲフリップフロップ７１、ＡＮＤゲート７２〜ＡＮＤゲート７４、３入力ＡＮＤゲート７５、３入力ＡＮＤゲート７６及び同期パルス生成回路７７を有している。
【０１３９】
信号処理回路３０において、信号検出信号は、ＳＲフリップフロップ６７のＳ（セット）入力、ＡＮＤゲート７３の一方の入力、ＡＮＤゲート７４の一方の入力に入力される。ヘッダー検出信号は、ＳＲフリップフロップ６７のＲ（リセット）入力、及びＳＲフリップフロップ６８のＳ入力に入力される。
【０１４０】
ＡＮＤゲート７２は、第１カウンタクリア生成パルス信号、及び第２カウンタクリア生成パルス信号が入力され、４ｂｉｔカウンタ回路６６の入力ＣＬＲにカウンタクリア生成パルス信号を出力する。４ｂｉｔカウンタ回路６６の入力ＣＫには、基本クロック信号が入力される。
【０１４１】
４ｂｉｔカウンタ回路６６は、カウント信号Ｑ０〜カウント信号Ｑ３を同期パルス生成回路７７に出力する。カウント信号Ｑ０が最も下の桁を示し、カウント信号Ｑ３が最もう上の桁を示す。
【０１４２】
同期パルス生成回路７７は、ＳＲフリップフロップ６８のＲ入力にインターフェースカウンタリセットパルス信号を出力し、ＡＮＤゲート７３の一他方の入力に物体有り判定ゲートパルス信号を出力し、ＡＮＤゲート７４の他方の入力に物体無し判定ゲートパルス信号を出力する。また、同期パルス生成回路７７は、ＳＲフリップフロップ６９のＲ入力及びＳＲフリップフロップ７０のＲ入力に、インターフェースラッチリセットパルス信号を出力する。さらに、同期パルス生成回路７７は、３入力ＡＮＤゲート７５の第１入力、及び３入力ＡＮＤゲート７６の第１入力に、インターフェース判定パルス信号を出力する。
【０１４３】
ＡＮＤゲート７３の出力は、ＳＲフリップフロップ６９のＳ入力に出力され、ＡＮＤゲート７４の出力は、ＳＲフリップフロップ７０のＳ入力に出力される。
【０１４４】
３入力ＡＮＤゲート７５は、ＳＲフリップフロップ６９のＱ出力（物体有り状態信号）が第２入力に入力され、ＳＲフリップフロップ７０のバーＱ出力が第３入力に入力される。
【０１４５】
３入力ＡＮＤゲート７６は、ＳＲフリップフロップ６９のバーＱ出力が第２入力に入力され、ＳＲフリップフロップ７０のＱ出力（物体無し状態信号）が第３入力に入力される。
【０１４６】
３入力ＡＮＤゲート７５の出力から、ＳＲフリップフロップ７１のＳ入力へ、物体有り判定信号が出力される。３入力ＡＮＤゲート７６の出力から、ＳＲフリップフロップ７１のＲ入力へ、物体無し判定信号が出力される。ＳＲフリップフロップ７１のＱ出力から出力信号が出力される。
【０１４７】
図１０は、本実施形態に係る信号処理回路３０における、各パルス信号の波形図である。図１０（ａ）は、ヘッダー検出用コンパレータ回路２５の出力信号の波形図であり、図１０（ｂ）は、信号検出用コンパレータ回路２６の出力信号の波形図である。
【０１４８】
図１０（ｃ）は、第１カウンタクリア生成パルス信号の波形図であり、図１０（ｄ）は、第２カウンタクリア生成パルス信号の波形図である。図１０（ｅ）は、カウンタクリア生成パルス信号の波形図である。
【０１４９】
図１０（ｆ）は、インターフェース回路カウンタリセットパルス信号の波形図であり、図１０（ｇ）は、信号処理回路３０が有する４ｂｉｔカウンタ回路（バイナリカウンタ）６６におけるカウント信号の下１桁信号Ｑ０の波形図である。
【０１５０】
図１０（ｈ）は、物体有り判定ゲートパルス信号の波形図であり、図１０（ｉ）は、物体無し判定ゲートパルス信号の波形図である。
【０１５１】
図１０（ｊ）は、インターフェース判定パルス信号の波形図であり、図１０（ｋ）は、インターフェースラッチリセットパルス信号の波形図である。図１０（ｊ）のインターフェース判定パルス信号は、インターフェース回路３における判定終了時を示す。
【０１５２】
図１０（ｌ）は、物体有り状態信号の波形図であり、図１０（ｍ）は、物体無し状態信号の波形図である。
【０１５３】
図１０（ｎ）は、物体有り判定信号の波形図であり、図１０（ｏ）は、出力信号の波形図である。
【０１５４】
信号検出信号とヘッダー検出信号とから第１カウンタクリア生成パルスを生成し、ヘッダー検出信号と、インターフェースカウンタリセットパルス信号とにより、第２カウンタクリア生成パルスを生成する。
【０１５５】
第１カウンタクリア生成パルスと第２カウンタクリア生成パルスとをＡＮＤゲート７２に入力することで、カウンタクリアパルス信号を生成する。カウンタクリアパルス信号が、クリア信号として４ｂｉｔカウンタ回路６６に入力されことにより、パルス変調型光検出デバイス２の基準パルス信号の検出タイミングからカウンタをスタートし、インターフェースカウンタリセットパルス信号までカウントすることが可能となる。
【０１５６】
４ｂｉｔカウンタ回路６６が出力するカウント信号Ｑ０〜カウント信号Ｑ３は、同期パルス生成回路７７に入力され、物体有り判定ゲートパルス信号、及び物体無し判定ゲートパルス信号を生成する。この時、判定ゲートパルスの範囲は、式（１）〜式（４）により算出されたカウント数を満たすように、各判定ゲートパルス信号が生成される。
【０１５７】
ＡＮＤゲート７３は、信号検出信号の状態パルス信号（物体有りの場合）と、物体有り判定ゲートパルス信号とを論理演算（正論理の場合ＡＮＤ）し、同期信号を検出し、ＳＲフリップフロップ６９を用いて物体有り状態信号を生成する。ＳＲフリップフロップ６９は、インターフェースラッチリセットパルス信号を、ＳＲフリップフロップ６９のリセットパルスとして用いることにより、上記インターフェースラッチリセットパルス信号が入力されるまでの間、上記物体有り状態信号のパルスを保持する。
【０１５８】
３入力ＡＮＤゲート７５は、物体有り状態信号、物体無し状態信号の反転信号（バーＱ出力）、及び同期パルス生成回路７７で生成した、インターフェース判定パルス信号を論理演算（正論理の場合ＡＮＤ）し、物体有り判定信号を出力する。物体無しの場合についても、３入力ＡＮＤゲート７６が、上記物体有り状態信号の反転信号を用いて、物体無し判定信号を出力する。
【０１５９】
上記物体有り判定信号をＳＲフリップフロップ７１のＳ（セット）信号、上記物体無し判定信号をＳＲフリップフロップ７１のＲ（リセット）信号とすることで、物体有りでＨｉｇｈ、物体無しでＬｏｗとなる出力信号を、ＳＲフリップフロップ７１のＱ出力から出力することができる。
【産業上の利用可能性】
【０１６０】
本発明のパルス変調型光検出装置は、パルス変調型光検出デバイスの電源電圧が、バイアス電流のパルス波形の変化に伴って大きく変動することなく、省線化に対応しているので、複写機及びプリンタ等のＦＡ機器及びＯＡ機器、あるいはアミューズメント機器におけるコイン及び玉等の検出機器等の電子機器に好適に用いることができる。
【図面の簡単な説明】
【０１６１】
【図１】本発明の実施の形態に係る２線式パルス変調型光検出装置の概略構成を示すブロック図である。
【図２】（ａ）は、物体有り（光無し）状態の発光パルス信号の波形図であり、（ｂ）は、物体無し（光有り）状態の発光パルス信号の波形図であり、（ｃ）は、基本クロック信号の波形図である。
【図３】（ａ）は、物体有り（光無し）状態の発光パルス信号の波形図であり、（ｂ）は、物体無し（光有り）状態の発光パルス信号の波形図であり、（ｃ）は、基本クロック信号の波形図であり、（ｄ）は、ヘッダー検出用コンパレータ回路の出力信号の波形図であり、（ｅ）は、信号検出用コンパレータ回路の出力信号の波形図であり、（ｆ）は、物体有り判定ゲートパルス信号の波形図であり、（ｇ）は、物体無し判定ゲートパルス信号の波形図であり、（ｈ）は、インターフェース回路が有するバイナリカウンタにおけるカウント信号の下１桁信号の波形図である。
【図４】（ａ）は、基準パルスを用いない場合の、物体有り（光無し）状態の発光パルス信号の波形図であり、（ｂ）は、基準パルスを用いない場合の、物体無し（光有り）状態の発光パルス信号の波形図であり、（ｃ）は、基本クロック信号の波形図であり、（ｄ）は、ヘッダー検出用コンパレータ回路の出力信号の波形図であり、（ｅ）は、信号検出用コンパレータ回路の出力信号の波形図であり、（ｆ）は、基準パルスを用いない場合の、物体有り判定ゲートパルス信号の波形図であり、（ｇ）は、基準パルスを用いない場合の、物体無し判定ゲートパルス信号の波形図であり、（ｈ）は、基準パルスを用いない場合の、インターフェース回路が有するバイナリカウンタにおけるカウント信号の下１桁信号の波形図である。
【図５】本発明の実施の形態に係るヘッダー検出用コンパレータ回路用の積分回路の回路図である。
【図６】本発明の実施の形態に係るヘッダー検出回路の動作を説明するための波形図である。
【図７】異常信号出力機能を備えたインターフェース回路のブロック図である。
【図８】ショート検出の方式を異なる構成にて実現するインターフェース回路のブロック図である。
【図９】本発明の実施の形態に係る信号処理回路のブロック図である。
【図１０】（ａ）はヘッダー検出用コンパレータ回路の出力信号の波形図であり、（ｂ）は信号検出用コンパレータ回路の出力信号の波形図であり、（ｃ）は第１カウンタクリア生成パルス信号の波形図であり、（ｄ）は第２カウンタクリア生成パルス信号の波形図であり、（ｅ）はカウンタクリア生成パルス信号の波形図であり、（ｆ）はインターフェース回路カウンタリセットパルス信号の波形図であり、（ｇ）は信号処理回路が有する４ｂｉｔカウンタ回路（バイナリカウンタ）におけるカウント信号の下１桁信号の波形図であり、（ｈ）は物体有り判定ゲートパルス信号の波形図であり、（ｉ）は物体無し判定ゲートパルス信号の波形図であり、（ｊ）はインターフェース判定パルス信号の波形図であり、（ｋ）はインターフェースラッチリセットパルス信号の波形図であり、（ｌ）は物体有り状態信号の波形図であり、（ｍ）は物体無し状態信号の波形図であり、（ｎ）は物体有り判定信号の波形図であり、（ｏ）は、出力信号の波形図である。
【図１１】従来のパルス変調型光検出装置の構成を示すブロック図である。
【図１２】出力端子を省き２端子にて構成される、従来のパルス変調型光検出装置のブロック図である。
【図１３】電源端子に流れる電流波形の波形図である。
【符号の説明】
【０１６２】
１ ２線式パルス変調型光検出装置
２ パルス変調型光検出デバイス
３、４３、６１ インターフェース回路
４ バイアス電流端子
５ 発光素子
６ 受光素子
７ ダミーＰＤ
８ アンプ
９ ダミーアンプ
１０、１１、５４〜５９ 抵抗
１２、１３ キャパシタ
１４ コンパレータ回路
１５ 定電圧回路
１６ クロック発生回路（第１発振回路）
１７ 信号処理回路（パルス信号生成回路）
１８ 電流源回路
１９、２１、４０ ＧＮＤ端子
２０ バイアス電流供給端子
２２ バイアス電流検出回路
２３ 基準電圧発生回路
２４ 定電圧回路
２５ ヘッダー検出用コンパレータ回路（第１コンパレータ回路）
２６ 信号検出用コンパレータ回路（第２コンパレータ回路）
２７ 積分回路（第１積分回路）
２８ 微分回路
２９ クロック発生回路（第２発振回路）
３０ 信号処理回路
３１ 出力回路
３２、３９ 電源端子
３３ 信号出力端子
３４ 外部電源
３５、３８ ヘッダーパルス信号
３６ 基準パルス信号
３７ 状態パルス信号
４１ 入力端子
４２ 出力端子
４４ オープン検出用コンパレータ回路（断線検出回路）
４５ ショート検出用コンパレータ回路（ショート検出回路）
４６ 電源電圧低下検出用コンパレータ回路（電源電圧低下検出回路）
４７ ロジック反転用コンパレータ回路（出力ロジック反転回路）
４８ 出力イネーブル用コンパレータ回路（イネーブル回路）
４９ 異常信号処理回路
５０ 異常信号用出力回路
５１ 異常信号出力端子
５２ ロジック反転用端子
５３ 出力イネーブル端子
６０、６５ チャンネルユニットブロック
６２ 第１ショート検出用コンパレータ回路（第１ショート検出回路）
６３ 第２ショート検出用コンパレータ回路（第２ショート検出回路）
６４ 積分回路（第２積分回路）
６６ ４ｂｉｔカウンタ回路
６７〜７１ ＳＲフリップフロップ
７２〜７４ ＡＮＤゲート
７５、７６ ３入力ＡＮＤゲート
７７ 同期パルス生成回路
Ｃ１ キャパシタ
ＣＫ、ＣＬＲ 入力
Ｉ バイアス電流
Ｉ３ 定電流源
Ｑ、バーＱ 出力
Ｑ０〜Ｑ３ カウント信号
Ｑ０ 下１桁信号
Ｑ８１〜Ｑ８７、Ｑ９０ ＰＮＰトランジスタ
Ｑ８８、Ｑ８９、Ｑ９１〜Ｑ９４ ＮＰＮトランジスタ
Ｒ リセット入力
Ｒ’ 抵抗値
Ｓ セット入力
Ｗ１、Ｗ２ 判定ゲートパルス信号の幅
ａ１、ａ２、ｂ１１、ｂ１２、ｂ２１、ｂ２２、ｃ、ｃ１ カウント数
【技術分野】
【０００１】
本発明はパルス変調型光検出装置に関するものである。特に、発光素子からパルス変調された光を投光し物体の有無を検出するパルス変調型光検出装置の発光パルス波形を物体の有無により変更し、バイアス電流を供給するインターフェース回路がバイアス電流の変化を信号として検出することで、物体の有無を伝達する信号ラインを省線化し、パルス変調型光検出装置とインターフェース回路との信号伝達を可能にする、２線式パルス変調型光検出装置に関するものである。
【背景技術】
【０００２】
複写機及びプリンタ等のＦＡ及びＯＡ機器、並びにゲーム機といったアミューズメント機器等の電子機器では、所定通路において記録紙、コイン及び、玉等の物体有無を検出する事が必要となる場合がある。このような検出には、光を用いて物体の有無を検出する光検出装置が、物体に対して非接触型であるので好適に使用されている。
【０００３】
図１１は従来のパルス変調型光検出装置１０１の概略構成を示すブロック図である。パルス変調型光検出装置１０１は、電源端子１０２、ＧＮＤ端子１０３及び出力端子１０４の３端子で動作している。電源端子１０２には電源１０６が接続されており、電源１０６のＧＮＤは電気的に接地されている。
【０００４】
電源端子１０２により、発光素子１０７とパルス変調型光検出装置１０１とが、それぞれバイアスされて動作する。物体１０８の有無により、発光素子１０７からのパルス光が受光素子１０９へ入射されるか否かの光信号を電気信号に変換処理を行い、出力端子１０４より物体有無情報を出力している。
【０００５】
出力端子１０４に接続された出力回路は、オープンコレクタ出力であるので、出力負荷１０５を出力端子１０４と電源端子１０２との間に挿入することで、電圧信号として出力が得られる。電源端子１０２、ＧＮＤ端子１０３及び出力端子１０４の３端子をインターフェース回路に接続し、電源電圧の供給と物体の有無の信号を伝達する。
【０００６】
従来のパルス変調型光検出装置は、図１１で示すように３つの端子を有するが、１つの機器に複数個使用される場合には省線化の要望が強い。電源の２端子については省略できないため、出力端子１０４を省く事が検討されている。図１２は、出力端子を省き２端子にて構成される、従来のパルス変調型光検出装置１１１のブロック図である。
【０００７】
図１２のパルス変調型光検出装置１１１において、図１１のパルス変調型光検出装置１０１と異なる点は、出力端子が無く、電源端子１１２と電源１１６との間に出力負荷１１５を備えていることである。該構成において物体有無の検出を行う方法としては、物体１１８の有無における発光素子１１７のパルス波形を変更することで電源端子１１２から流入する消費電流を変化させて出力負荷１１５により変動する電圧値により物体の有無を判定するものである。
【０００８】
図１３に電源端子１１２に流れる電流波形の概略図を示す。図１３において、パルス変調型光検出装置１１１に通常流れるバイアス電流レベルに対して、ドライブ用トランジスタ１１４がＯＮした場合は、ドライブ電流が追加される事になるため、ドライブ用トランジスタ１１４のＯＮ／ＯＦＦに合せて電流波形がパルス的に変動する事となる。この電源バイアス電流変化を取り出せば、出力端子が無い構成でも、パルス変調型光検出装置を実現する事ができる。例えば、物体無しの時のパルス周期に対して、物体有りの時のパルス周期を長くするなど、物体の有無によりパルス周期を変動することで、電源端子１１２の電圧変動周期の変化を検出し、物体の有無を検出することが可能となる。
【０００９】
図１１、図１２のパルス変調型光検出装置と同様に、光を用いて物体の有無を検出するものとして、特許文献１では、オン時の出力電圧の低下を図ると共に、光ビームの遮断又は入射時のスイッチング特性にヒステリシスを付加する光電スイッチが開示されている。特許文献２では、消費電流を低減したパルス変調型光検出装置が開示されている。特許文献３では、外乱光による誤検出を抑制できるパルス変調型光検出装置、パルス変調型光検出方法およびそれを用いた電子機器が開示されている。
【特許文献１】特開平６−１３２８０１号公報（平成６年５月１３日公開）
【特許文献２】特開２００７−１２９３６４号公報（２００７年５月１３日公開）
【特許文献３】特開２００６−１４５４８３号公報（２００６年６月８日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図１２のパルス変調型光検出装置１１１では、発光素子１１７の発光に必要な電流（約３０ｍＡ）を供給するために使用できる出力負荷１１５の抵抗値Ｒ’は、電源１１６の電源電圧との組合せにより制限される。例えば電源１１６の電源電圧が１５Ｖであるとき、センサ回路の駆動に必要な電圧（約５Ｖ）は確保しなくてはいけないので、抵抗値Ｒ’に関して以下に示す（１）式を満足する必要がある。（１）式を満足する抵抗値Ｒ’は、約３３３Ωより小さい抵抗値である。
Ｒ’〔Ω〕＜（１５Ｖ−５Ｖ）／３０ｍＡ （１）
このため、電源端子１１２とＧＮＤ端子１１３とのショートが発生した時に、電源端子１１２からの電流制限が小さく、大量の電流を消費する問題がある。また、物体有りを検出し、電源端子１１２流入する発光パルス電流にパルスが生じることに伴い、電源端子１１２に印加される電圧は、１５Ｖから５Ｖに電圧降下するので、動作上安定性に問題がある。
【００１１】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、パルス変調型光検出デバイスの電源電圧が、バイアス電流のパルス波形の変化に伴って大きく変動することなく、省線化に対応したパルス変調型光検出装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明のパルス変調型光検出装置は、上記課題を解決するために、基本クロック信号を生成する第１発振回路、上記基本クロック信号に基づいて同期タイミングパルス信号を生成するパルス信号生成回路、及び検出すべき物体による上記同期タイミングパルス信号に同期したパルス光の反射光、または物体によって遮断されなかった上記パルス光を受光する受光素子を有するパルス変調型光検出回路、並びに上記パルス光を投光する発光素子を有するパルス変調型光検出デバイスと、上記発光素子と上記パルス変調型光検出回路とにバイアス電流を供給するインターフェース回路であって、第２発振回路、上記バイアス電流におけるパルス成分を電圧変換し、電圧信号として出力するバイアス電流検出回路、上記電圧信号を積分する第１積分回路、上記第１積分回路から出力される信号に含まれる、上記電圧信号のヘッダーパルス信号を検出するヘッダー検出回路、上記電圧信号を微分する微分回路、上記微分回路から出力される、微分された上記電圧信号を検出する信号検出回路、上記ヘッダー検出回路及び上記信号検出回路から出力される信号に基づき上記パルス変調型光検出デバイスの物体検出状態を判定する信号処理回路、並びに上記判定の結果を、電圧信号または電流信号として出力する、出力回路及び出力端子を有するインターフェース回路とを備え、上記パルス信号生成回路は、上記発光素子を介して上記インターフェース回路のバイアス電流検出回路に接続される電源ラインと、電気的に接地されたグランドラインとの２ラインのみで上記インターフェース回路と接続されることを特徴とする。
【００１３】
上記発明によれば、上記パルス変調型光検出デバイスと上記インターフェース回路とは、上記電源ラインと上記グランドラインとの２ラインのみで接続され、上記インターフェース回路は、供給する上記バイアス電流の変動により、上記物体の有無状態、即ち上記受光素子の上記パルス光の検出状態を判定する機能を有する。
【００１４】
従って、上記パルス変調型光検出デバイスと上記インターフェース回路を備え、省線化に対応したパルス変調型光検出装置を提供する事ができる。
【００１５】
また、省線化されたパルス変調型光検出装置に対して、バイアス電流供給端子から供給されるバイアス電流の変化を、上記インターフェース回路が有する上記バイアス電流検出回路により電圧信号として出力する。よって、上記パルス変調型光検出デバイスの電源電圧が、上記バイアス電流のパルス波形の変化に伴って大きく変動することなく、上記バイアス電流を供給することができる。
【００１６】
上記パルス変調型光検出装置では、上記パルス信号生成回路は、上記ヘッダーパルス信号と物体の有無を判定する状態パルス信号とを１周期に発生し、物体の有無における状態によって上記状態パルス信号の発生位置が変動してもよい。
【００１７】
上記パルス信号生成回路が生成する信号に基準パルス信号がない場合、上記ヘッダーパルス信号から上記インターフェース回路における判定終了時までカウンタを動作させる。これにより、上記ヘッダーパルス信号から上記状態パルス信号までの時間を検出すると、物体有り（光無し）状態と物体無し（光有り）とを判定することができる。
【００１８】
上記パルス変調型光検出装置では、上記パルス信号生成回路は、上記ヘッダーパルス信号、基準パルス信号及び物体の有無を判定する状態パルス信号を１周期に発生し、物体の有無における状態によって上記状態パルス信号の発生位置が変動してもよい。
【００１９】
上記インターフェース回路では、上記ヘッダー検出回路の出力信号と、上記信号検出回路の出力信号とは、上記信号処理回路に入力され、これらの信号は、上記ヘッダーパルス信号から上記基準パルス信号３６の間において、上記インターフェース回路が有するカウンタのリセット信号として使用される。これにより、上記基準パルス信号からスタートするカウンタ回路を実現し、上記基準パルス信号から上記状態パルス信号までの時間的な検出を行い、上記パルス変調型光検出デバイスの状態を判定することが可能となる。
【００２０】
上記パルス変調型光検出装置では、上記ヘッダーパルス信号は、上記状態パルス信号に対して２倍以上の整数倍のパルス幅であってもよい。
【００２１】
また、上記パルス変調型光検出装置では、上記ヘッダーパルス信号は、上記基準パルス信号及び上記状態パルス信号に対して２倍以上の整数倍のパルス幅であってもよい。
【００２２】
これらの構成により、上記ヘッダー検出回路は、上記ヘッダーパルス信号のみを検出することが可能となる。
【００２３】
上記パルス変調型光検出装置では、上記パルス信号生成回路は、上記物体が有る場合に、ヘッダーパルス信号の立下りから状態パルス信号の立上りまでのカウント数より１引いたカウント数をａ１とし、上記物体が無い場合に、ヘッダーパルス信号の立下りから状態パルス信号の立上りまでのカウント数より１引いたカウント数をａ２とし、ａ１＜ａ２の場合、以下に示す式を満足するようにパルス信号を生成してもよい。
ａ２＞｛ａ１×（基本クロック信号の最大周期）／（基本クロック信号の最小周期）＋２｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
また、上記パルス変調型光検出装置では、上記パルス信号生成回路は、上記物体が有る場合の、上記基準パルス信号と上記状態パルス信号との間の、上記基本クロック信号のカウント数をａ１とし、上記物体が無い場合の、上記基準パルス信号と上記状態パルス信号との間の、上記基本クロック信号のカウント数をａ２とし、ａ１＜ａ２の場合、以下に示す式を満足するようにパルス信号を生成してもよい。
ａ２＞｛ａ１×（基本クロック信号の最大周期）／（基本クロック信号の最小周期）＋２｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
これらの構成により、物体の有無により発生位置が変わる上記状態パルス信号それぞれにおいて、物体有り判定ゲートパルス信号の上記状態パルス信号と、物体無し判定ゲートパルス信号の上記状態パルス信号とが重なることない。よって、物体有り（光無し）状態と物体無し（光有り）とを判定することが可能となる。なお、上記基本クロック信号の最大周期と上記基本クロック信号の最小周期とは、製造工程におけるプロセス的なばらつきにより生じる。
【００２４】
上記パルス変調型光検出装置では、上記ヘッダーパルス信号から次の周期のヘッダーパルス信号までのカウント数ｃは、以下に示す式を満足してもよい。
ｃ＞｛ａ２×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)＋１｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
また、上記パルス変調型光検出装置では、上記基準パルス信号から次の周期のヘッダーパルス信号までのカウント数ｃは、以下に示す式を満足してもよい。
ｃ＞｛ａ２×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)＋１｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
これらの構成により、上記基本クロック信号の周波数におけるバラツキが最も大きい条件において、上記インターフェース回路が物体有無状態を判定する時間よりも上記カウント数ｃを遅くすることが可能となるので、物体有無状態を判定することが可能となる。
【００２５】
上記パルス変調型光検出装置では、上記第２発振回路は、上記基本クロック信号と同一の周期を有するクロック信号を生成し、上記信号処理回路は、上記状態パルス信号が物体有りを示すか物体無しを示すか判定するための、物体有り判定ゲートパルス信号及び物体無し判定ゲートパルス信号を生成し、カウント数ｂ１１のカウント終了からカウント数ｂ１２のカウント終了まで上記物体有り判定ゲートパルス信号にパルスが生じる時に、上記カウント数ａ１が、以下に示す各式を満足し、
ｂ１１＜ａ１×基本クロック信号の周波数の最小幅／基本クロック信号の周波数の最大幅
ｂ１２＞ａ１×基本クロック信号の周波数の最大幅／基本クロック信号の周波数の最小幅
カウント数ｂ２１のカウント終了からカウント数ｂ２２のカウント終了までの上記物体無し判定ゲートパルス信号にパルスが生じる時に、上記カウント数ａ２が、以下に示す各式を満足してもよい。
ｂ２１＜ａ２×基本クロック信号周波数の最小幅／基本クロック信号周波数の最大幅
ｂ２２＞ａ２×基本クロック信号周波数の最大幅／基本クロック信号周波数の最小幅
入力される上記状態パルスが、上記物体有り判定ゲートパルス信号または物体無し判定ゲートパルス信号と同期することにより、上記インターフェース回路は、物体有り（光無し）状態と物体無し（光有り）とを判定することができる。
【００２６】
上記パルス変調型光検出装置では、上記第１積分回路は、上記第１積分回路の出力とグランドとの間にキャパシタを有し、上記キャパシタの充電電流と記キャパシタの放電電流との間に以下に示す式が成立してもよい。
（放電電流）／（充電電流）≧（ヘッダーパルス信号のパルス幅）／（ヘッダーパルス信号から次の信号までの幅）
これにより、上記ヘッダー検出回路は、上記ヘッダーパルス信号のみを検出することが可能となる。
【００２７】
上記パルス変調型光検出装置では、上記インターフェース回路は、上記発光素子と上記パルス変調型光検出回路への上記バイアス電流の供給ラインが断線したことを検出する断線検出回路と、上記断線時に異常検出信号を出力するための、異常信号処理回路及び異常信号出力回路を備えてもよい。
【００２８】
これにより、上記バイアス電流の供給ラインが断線した時に、異常信号を出力することが可能となる。
【００２９】
上記パルス変調型光検出装置では、上記インターフェース回路は、上記発光素子と上記パルス変調型光検出回路への上記バイアス電流の供給ラインがショートしたことを検出するショート検出回路をさらに備え、上記異常信号出力回路は、上記ショート時に異常検出信号を出力してもよい。
【００３０】
これにより、上記バイアス電流の供給ラインがショートした時に、異常信号を出力することが可能となる。
【００３１】
上記パルス変調型光検出装置では、上記インターフェース回路は、上記バイアス電流の供給ラインの電圧と、上記インターフェース回路内の第１基準電圧とを比較し、上記バイアス電流の供給ラインがショートしたことを検出する第１ショート検出回路と、上記ショート時に上記バイアス電流の供給をシャットダウンする第１シャットダウン回路を備えてもよい。
【００３２】
これにより、上記バイアス電流の供給ラインがショートした時に、上記インターフェース回路からの上記バイアス電流の供給をシャットダウンし、回路の破壊を防止することが可能となる。さらにショート状態からショートが開放された時に通常状態に復帰することができる。
【００３３】
上記パルス変調型光検出装置では、上記インターフェース回路は、上記電圧信号を積分する第２積分回路と、上記第２積分回路から出力される信号と、上記インターフェース回路内の第２基準電圧とを比較し、上記バイアス電流の供給ラインがショートしたことを検出する第２ショート検出回路と、上記ショート時に上記バイアス電流の供給をシャットダウンする第２シャットダウン回路を備えてもよい。
【００３４】
これにより、上記バイアス電流の供給ラインが抵抗成分を介してショートした時に、上記インターフェース回路からの上記バイアス電流の供給をシャットダウンし、回路の破壊を防止することが可能となる。
【００３５】
上記パルス変調型光検出装置では、上記第２ショート検出回路が、上記ショートを検出するのに必要な最小時間は、以下に示す式を満足してもよい。
ヘッダーパルス信号の最大パルス幅＜ショートを検出するのに必要な最小時間
これにより、上記第２シャットダウン回路が誤動作することなく、上記抵抗成分を介したショート状態を検出し、上記第２シャットダウン回路が動作することが可能となる。
【００３６】
上記パルス変調型光検出装置では、上記インターフェース回路は、上記インターフェース回路に外部電源から供給される電源電圧が低下したことを検出する電源電圧低下検出回路を備え、上記異常信号出力回路は、上記電源電圧の低下時に異常検出信号を出力してもよい。
【００３７】
これにより、上記電源電圧の低下を検出して異常検出信号を出力することが可能となる。
【００３８】
上記パルス変調型光検出装置では、上記インターフェース回路は、上記信号処理回路及び上記異常信号処理回路の出力ロジックを反転する出力ロジック反転回路を備えてもよい。
【００３９】
これにより、各信号処理回路の出力を反転することが可能となる。
【００４０】
上記パルス変調型光検出装置では、上記インターフェース回路は、上記信号処理回路及び上記異常信号処理回路から出力される信号を固定するイネーブル回路を備えてもよい。
【００４１】
これにより、各信号処理回路の出力を入力状態に関らず固定することが可能となる。
【００４２】
本発明の電子機器は、上記いずれかのパルス変調型光検出装置を備えているので、上記物体の有無状態、即ち上記受光素子の上記パルス光の検出状態を判定することが可能となる。
【発明の効果】
【００４３】
本発明に係るパルス変調型光検出装置は、以上のように、基本クロック信号を生成する第１発振回路、上記基本クロック信号に基づいて同期タイミングパルス信号を生成するパルス信号生成回路、及び検出すべき物体による上記同期タイミングパルス信号に同期したパルス光の反射光、または物体によって遮断されなかった上記パルス光を受光する受光素子を有するパルス変調型光検出回路、並びに上記パルス光を投光する発光素子を有するパルス変調型光検出デバイスと、上記発光素子と上記パルス変調型光検出回路とにバイアス電流を供給するインターフェース回路であって、第２発振回路、上記バイアス電流におけるパルス成分を電圧変換し、電圧信号として出力するバイアス電流検出回路、上記電圧信号を積分する第１積分回路、上記第１積分回路から出力される信号に含まれる、上記電圧信号のヘッダーパルス信号を検出するヘッダー検出回路、上記電圧信号を微分する微分回路、上記微分回路から出力される、微分された上記電圧信号を検出する信号検出回路、上記ヘッダー検出回路及び上記信号検出回路から出力される信号に基づき上記パルス変調型光検出デバイスの物体検出状態を判定する信号処理回路、並びに上記判定の結果を、電圧信号または電流信号として出力する、出力回路及び出力端子を有するインターフェース回路とを備え、上記パルス信号生成回路は、上記発光素子を介して上記インターフェース回路のバイアス電流検出回路に接続される電源ラインと、電気的に接地されたグランドラインとの２ラインのみで上記インターフェース回路と接続されるものである。
【００４４】
それゆえ、パルス変調型光検出デバイスの電源電圧が、バイアス電流のパルス波形の変化に伴って大きく変動することなく、省線化に対応したパルス変調型光検出装置を提供するという効果を奏する。
【発明を実施するための最良の形態】
【００４５】
本発明の一実施形態について図１〜図１０に基づいて説明すれば、以下の通りである。
【００４６】
図１は、本発明の実施の形態に係る２線式パルス変調型光検出装置（２線式パルス光変調型物体検出装置）１の概略構成を示すブロック図である。２線式パルス変調型光検出装置１は、パルス変調型光検出デバイス（センサ回路）２と、インターフェース回路３とを備えている。
【００４７】
パルス変調型光検出デバイス２は、バイアス電流端子４、発光素子５、受光素子６、ダミーＰＤ７、アンプ８、ダミーアンプ９、抵抗１０、抵抗１１、キャパシタ１２、キャパシタ１３、コンパレータ回路１４、定電圧回路１５、クロック発生回路１６、信号処理回路（パルス信号生成回路）１７、電流源回路１８及びＧＮＤ端子１９を有している。
【００４８】
インターフェース回路３は、バイアス電流供給端子２０、ＧＮＤ端子２１、バイアス電流検出回路２２、基準電圧発生回路２３、定電圧回路２４、ヘッダー検出用コンパレータ回路２５、信号検出用コンパレータ回路２６、積分回路２７、微分回路２８、クロック発生回路２９、信号処理回路３０、出力回路３１、電源端子３２及び信号出力端子３３を有している。
【００４９】
パルス変調型光検出デバイス２において、バイアス電流端子４は、インターフェース回路３のバイアス電流供給端子２０へ接続されている。発光素子５のアノードは、バイアス電流端子４に接続され、発光素子５のカソードは、定電圧回路１５の入力及び電流源回路１８へ接続されている。
【００５０】
受光素子６のカソードは、アンプ８の入力及び抵抗１０の一端に接続されている。アンプ８の出力及び抵抗１０の他端は、キャパシタ１２の一端に接続されている。キャパシタ１２の他端は、コンパレータ回路１４の第１入力に接続されている。
【００５１】
ダミーＰＤ７のカソードは、ダミーアンプ９の入力及び抵抗１１の一端に接続されている。ダミーアンプ９の出力及び抵抗１１の他端は、キャパシタ１３の一端に接続されている。キャパシタ１３の他端は、コンパレータ回路１４の第２入力に接続されている。
【００５２】
コンパレータ回路１４の出力及びクロック発生回路１６の出力は、それぞれ信号処理回路１７に接続されている。信号処理回路１７の出力は、電流源回路１８に接続されている。
【００５３】
アンプ８、ダミーアンプ９、コンパレータ回路１４、クロック発生回路１６及び信号処理回路１７は、定電圧回路１５から定電圧が印加されている。
【００５４】
受光素子６のアノード、ダミーＰＤ７のアノード、アンプ８のＧＮＤ端子、ダミーアンプ９のＧＮＤ端子、コンパレータ回路１４のＧＮＤ端子、定電圧回路１５のＧＮＤ端子、クロック発生回路１６のＧＮＤ端子、信号処理回路１７のＧＮＤ端子、電流源回路１８のＧＮＤ端子及びＧＮＤ端子１９は、電気的に接地されている。
【００５５】
インターフェース回路３において、バイアス電流供給端子２０は、バイアス電流検出回路２２の電流出力端子へ接続されている。電源端子３２は、外部電源３４の出力、定電圧回路の入力及びバイアス電流検出回路２２の入力に接続されている。
【００５６】
バイアス電流検出回路２２の電圧出力は、積分回路２７の入力及び微分回路２８の入力に接続されている。基準電圧発生回路２３の出力は、ヘッダー検出用コンパレータ回路２５の第１入力及び信号検出用コンパレータ回路２６の第１入力に接続されている。積分回路２７の出力は、ヘッダー検出用コンパレータ回路２５の第２入力に接続されている。微分回路２８の出力は、信号検出用コンパレータ回路２６の第２入力に接続されている。
【００５７】
ヘッダー検出用コンパレータ回路２５の出力、信号検出用コンパレータ回路２６の出力及びクロック発生回路２９の出力は、信号処理回路３０に接続されている。信号処理回路３０の出力は、出力回路３１の入力に接続されており、出力回路３１の出力は、信号出力端子３３に接続されている。
【００５８】
基準電圧発生回路２３、ヘッダー検出用コンパレータ回路２５、信号検出用コンパレータ回路２６、クロック発生回路２９及び信号処理回路３０は、定電圧回路２４から定電圧が印加されている。
【００５９】
バイアス電流検出回路２２のＧＮＤ端子、基準電圧発生回路２３のＧＮＤ端子、定電圧回路２４のＧＮＤ端子、ヘッダー検出用コンパレータ回路２５のＧＮＤ端子、信号検出用コンパレータ回路２６のＧＮＤ端子、クロック発生回路２９のＧＮＤ端子、信号処理回路３０のＧＮＤ端子、出力回路３１のＧＮＤ端子、ＧＮＤ端子２１及び外部電源３４の入力は、電気的に接地されている。
【００６０】
パルス変調型光検出デバイス２は、インターフェース回路３内に備えられたバイアス電流検出回路２２からバイアスを受けて、動作する構成となっている。インターフェース回路３における、電源端子３２とＧＮＤ端子２１との間に接続された、外部電源３４から出力される電圧は、バイアス電流検出回路２２に入力され、バイアス電流供給端子２０からパルス変調型光検出デバイス２にバイアス電流Ｉが供給される。
【００６１】
バイアス電流供給端子２０から流れるバイアス電流Ｉにおけるパルス成分を電圧変換し、ヘッダー検出用コンパレータ回路２５または信号検出用コンパレータ回路２６において、上記電圧変換されたパルス成分を信号として検出する。その後、パルス変調型光検出デバイス２の物体検出状態を信号処理回路３０によって判定し、出力回路３１から信号出力端子３３に、電圧信号または電流信号により光の有無状態を出力する。
【００６２】
パルス変調型光検出デバイス２内に備えられたクロック発生回路１６と、インターフェース回路３内に備えられたクロック発生回路２９は同一回路を備えており、同一の製造プロセス工程を経る場合、クロック発生回路１６が発生するクロック信号の周期と、クロック発生回路２９が発生するクロック信号の周期とは一致する。
【００６３】
図２は、本発明の２線式パルス変調型光検出装置における物体検出の有無における発光パルス信号の波形図である。図２（ａ）は、物体有り（光無し）状態の発光パルス信号の波形図であり、図２（ｂ）は、物体無し（光有り）状態の発光パルス信号の波形図である。図２（ｃ）は、基本クロック信号の波形図である。
【００６４】
図２（ａ）及び図２（ｂ）の各発光パルス信号は、パルス変調型光検出デバイス２内の信号処理回路１７によって生成される。発光パルス信号の波形は、ヘッダーパルス信号３５、基準パルス信号３６と状態パルス信号３７の３パルス１周期で構成される。
【００６５】
上記各発光パルス信号を生成するためには、図２（ｃ）に示される、基準となるクロック信号が必要である。基本クロック信号は、図１におけるクロック発生回路１６により生成される。図２（ｃ）に示されるクロック信号は、クロック発生回路１６により生成されたクロック信号波形を示している。
【００６６】
基準パルス信号３６と状態パルス信号３７とは、パルス幅が基本クロック信号の１周期の幅Ｔに等しく、ヘッダーパルス信号３５のパルス幅は、基本クロック信号の２周期以上の幅である。
【００６７】
インターフェース回路３における信号検出用コンパレータ回路２６は、入力に微分回路２８を設けている。このため、一定以上のパルス幅を持った信号のみを検出することができる。パルス変調型光検出デバイス２が有する信号処理回路（パルス信号生成回路）１７は、ヘッダーパルス信号３５のパルス幅を、その他の信号のパルス幅よりも長く生成する。これにより、インターフェース回路３が有するヘッダー検出用コンパレータ回路２５において、ヘッダーパルス信号３５のみを検出することができる。
【００６８】
図３は、本実施形態に係るインターフェース回路３が有する信号処理回路３０における、各パルス信号の波形図である。図３（ａ）は、物体有り（光無し）状態の発光パルス信号の波形図であり、図３（ｂ）は、物体無し（光有り）状態の発光パルス信号の波形図である。図３（ｃ）は、基本クロック信号の波形図である。
【００６９】
図３（ｄ）は、ヘッダー検出用コンパレータ回路２５の出力信号の波形図であり、図３（ｅ）は、信号検出用コンパレータ回路２６の出力信号の波形図である。
【００７０】
図３（ｆ）は、物体有り判定ゲートパルス信号の波形図である。図３（ｇ）は、物体無し判定ゲートパルス信号の波形図である。図３（ｈ）は、インターフェース回路３が有するバイナリカウンタにおけるカウント信号の下１桁信号Ｑ０の波形図である。
【００７１】
インターフェース回路３では、ヘッダー検出用コンパレータ回路２５において検出された、ヘッダー検出用コンパレータ回路２５の出力信号と、信号検出用コンパレータ回路２６において検出された、信号検出用コンパレータ回路２６の出力信号とは、信号処理回路３０に入力され、これらの信号は、ヘッダーパルス信号３５から基準パルス信号３６までの間において、インターフェース回路３が有するカウンタのリセット信号として使用される。これにより、基準パルス信号３６からスタートするカウンタ回路を実現し、基準パルス信号３６から状態パルス信号３７までの時間的な検出を行い、パルス変調型光検出デバイス２の状態を判定する。
【００７２】
具体的には、図３（ｅ）の信号検出用コンパレータ回路２６の出力信号において、基準パルス信号３６をクロック信号のスタート信号として使い、基準パルス信号３６を検出してからカウンタをスタートして状態パルス信号３７を検出した時のクロック信号のカウント数が数える。このカウント数が、図３（ｆ）の物体有り判定ゲートパルス信号の幅Ｗ１のパルスと同期するか、図３（ｇ）の物体無し判定ゲートパルス信号の幅Ｗ２のパルスと同期するかで、物体有りの状態であるか、物体無しの状態であるかを判定する。
【００７３】
判定方法は、図３（ｆ）の物体有り判定ゲートパルス信号と、図３（ｇ）の物体無し判定ゲートパルス信号とを上記カウンタから生成し、各判定ゲートパルス信号と、図３（ｅ）の信号検出用コンパレータ回路２６の出力信号とを論理演算（ＮＡＮＤ）することで、どちらの状態であるか、即ち物体有りか物体無しかを判定する。
【００７４】
物体有り判定ゲートパルス信号の設定方法は、基準パルス信号３６と状態パルス信号３７との間のクロック信号のカウント数をａ１、カウント数ｂ１１のカウント終了からカウント数ｂ１２のカウント終了までの判定ゲートパルス信号の幅をＷ１とすると、カウント数ａ１が、以下に示す（１）式及び（２）式を満足する場合、物体有りの状態であると判定される。
ｂ１１＜ａ１×基本クロック信号周波数の最小幅／基本クロック信号周波数の最大幅 （１）
ｂ１２＞ａ１×基本クロック信号周波数の最大幅／基本クロック信号周波数の最小幅 （２）
物体無し判定ゲートパルス信号の設定方法は、基準パルス信号３６と状態パルス信号３７との間のクロック信号のカウント数をａ２、カウント数ｂ２１のカウント終了からカウント数ｂ２２のカウント終了までの判定ゲートパルス信号の幅をＷ２とすると、カウント数ａ２が、以下に示す（３）式及び（４）式を満足する場合、物体無しの状態であると判定される。
ｂ２１＜ａ２×基本クロック信号周波数の最小幅／基本クロック信号周波数の最大幅 （３）
ｂ２２＞ａ２×基本クロック信号周波数の最大幅／基本クロック信号周波数の最小幅 （４）
インターフェース回路３が有する判定ゲートは、まず図３（ａ）の、信号処理回路（パルス信号生成回路）１７により生成される物体有り（光無し）状態の発光パルス信号におけるカウント数ａ１と、図３（ｂ）の、信号処理回路（パルス信号生成回路）１７により生成される物体無し（光有り）状態の発光パルス信号におけるカウント数ａ２とに基づいて、（１）式〜（４）式を満足するカウント数ｂ１１、ｂ１２、ｂ２１、ｂ２２を設計する。
【００７５】
次に、設計されたカウント数ｂ１１、ｂ１２、ｂ２１、ｂ２２を用いて、図３（ｆ）に示される判定ゲート幅Ｗ１のパルス、及び図３（ｇ）に示される判定ゲート幅Ｗ２のパルスを生成する。インターフェース回路３内部のカウンタは、図３（ｅ）の信号検出用コンパレータ回路２６の出力信号におけるヘッダーパルス信号３５を検出し、基準パルス信号３６が来たときにカウンタを始動する。
【００７６】
カウンタが始動してから、カウント数ｂ１１のカウントが終了すると、物体有り判定ゲートパルス信号が立ち上がり、カウント数ｂ１２のカウント終了時に物体有り判定ゲートパルス信号が立ち下がる。図３（ｅ）の信号検出用コンパレータ回路２６の出力信号における状態パルス信号３７が、図３（ｆ）の物体有り判定ゲートパルス信号の幅Ｗ１のパルスと同期すれば、物体有りと判定される。
【００７７】
同様に、カウンタが始動してから、カウント数ｂ２１のカウントが終了すると、物体無し判定ゲートパルス信号が立ち上がり、カウント数ｂ２２のカウント終了時に物体無し判定ゲートパルス信号が立ち下がる。図３（ｅ）の信号検出用コンパレータ回路２６の出力信号における状態パルス信号３７が、図３（ｇ）の物体無し判定ゲートパルス信号の幅Ｗ２のパルスと同期すれば、物体無しと判定される。
【００７８】
パルス変調型光検出デバイス２が有するクロック発生回路１６と、インターフェース回路３が有するクロック発生回路２９とが、プロセスバラツキ等で異なった場合、基本クロック信号の周波数が変動する。基本クロック信号の周波数のバラツキ範囲の、最大値及び最小値を用い、（１）式〜（４）式に示される条件を満たしていれば、変動範囲内でワーストの組合せにおいても、物体有り（光無し）状態と物体無し（光有り）とを判定可能となる。
【００７９】
パルス変調型光検出デバイス２が有する信号処理回路（パルス信号生成回路）１７において生成される発光パルス信号の波形は、物体の有無状態によって状態パルス信号３７の発生タイミングを変更する。これにより、インターフェース回路３の、物体有り判定ゲートパルス信号及び物体無し判定ゲートパルス信号に基づいて、物体有り（光無し）状態と物体無し（光有り）とを判定する。
【００８０】
物体の有無により発生位置が変わる状態パルス信号３７それぞれにおいて、物体有り判定ゲートパルス信号及び物体無し判定ゲートパルス信号を設ける必要があり、各判定ゲートパルス信号の２つのパルスは、各々重なってはならない。重なった場合、重なった範囲に状態パルス信号３７が入った場合、判定不能になるためである。
【００８１】
上記条件を満たすために、図３（ｅ）の信号検出用コンパレータ回路２６の出力信号における状態パルス信号３７は、図３（ａ）の物体有り（光無し）状態の発光パルス信号の、基準パルス信号３６から状態パルス信号３７までのクロック信号のカウント数をａ１、図３（ｂ）の物体無し（光有り）状態の発光パルス信号の、基準パルス信号３６から状態パルス信号３７までのクロック信号のカウント数をａ２とすると、ａ１＜ａ２の場合は以下に示す（５）式を満足する必要がある。
ａ２＞｛ａ１×（基本クロック信号の最大周期）／（基本クロック信号の最小周期）＋２｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期) （５）
さらに発光パルス信号の基準パルス信号３６から次の周期のヘッダーパルス信号３８までのカウント数ｃは、基本クロック信号の周波数におけるバラツキが最も大きい条件において、インターフェース回路３が物体有無状態を判定する時間よりも遅くなくてはいけないので、以下に示す（６）式を満足する必要がある。
ｃ＞｛ａ２×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)＋１｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期) （６）
なお、物体有り状態の発光パルス信号の状態パルス信号３７が、物体無し状態の発光パルス信号の状態パルス信号３７よりも遅いタイミングで立ち上がっても良い。この場合、図３（ａ）は、物体無し（光有り）状態の発光パルス信号の波形図となり、図３（ｂ）は、物体有り（光無し）状態の発光パルス信号の波形図となり、図３（ｆ）は、物体無し判定ゲートパルス信号の波形図となり、図３（ｇ）は、物体有り判定ゲートパルス信号の波形図となる。
【００８２】
図４は、基準パルスを用いない場合の、本実施形態に係るインターフェース回路３が有する信号処理回路３０における、各パルス信号の波形図である。図４（ａ）は、基準パルスを用いない場合の、物体有り（光無し）状態の発光パルス信号の波形図であり、図４（ｂ）は、基準パルスを用いない場合の、物体無し（光有り）状態の発光パルス信号の波形図である。図４（ｃ）は、基本クロック信号の波形図である。
【００８３】
図４（ｄ）は、ヘッダー検出用コンパレータ回路２５の出力信号の波形図であり、図４（ｅ）は、信号検出用コンパレータ回路２６の出力信号の波形図である。
【００８４】
図４（ｆ）は、基準パルスを用いない場合の、物体有り判定ゲートパルス信号の波形図である。図４（ｇ）は、基準パルスを用いない場合の、物体無し判定ゲートパルス信号の波形図である。図４（ｈ）は、基準パルスを用いない場合の、インターフェース回路３が有するバイナリカウンタにおけるカウント信号の下１桁信号Ｑ０の波形図である。
【００８５】
発光パルス信号に、基準信号である基準パルス信号３６がない場合、ヘッダーパルス信号３５からインターフェース回路３における判定終了時までカウンタを動作させる。これにより、ヘッダーパルス信号３５から状態パルス信号３７までの時間を検出すると、物体有り（光無し）状態と物体無し（光有り）とを判定することができる。
【００８６】
なお、上記記載において、インターフェース回路３における判定終了時とは、最も遅いタイミングで立下がる判定ゲートパルス信号が立ち下がった後のタイミングであり、図４においては図４（ｇ）の物体無し判定ゲートパルス信号のパルスが立下がった後のタイミングである。
【００８７】
ヘッダーパルス信号３５が検出されそうなタイミングから状態パルス信号３７の立上りまでのカウント数、即ちヘッダーパルス信号３５の立下りから状態パルス信号３７の立上りまでのカウント数より１引いたカウント数をａ１とすると、インターフェース回路３が有する判定ゲートは、基準パルス信号３６が有る場合と同様に、（１）式及び（２）式を満たすように、カウント数ｂ１１、ｂ１２、ｂ２１、ｂ２２を設定する。
【００８８】
しかしこの場合、ヘッダーパルス信号３５の検出タイミングが一定ではないので、上記判定ゲートの設定においては、ヘッダーパルス信号３５の検出タイミングのバラツキ範囲を考慮した設定が必要である。発光パルス信号の周期についても、（６）式を用い、カウント数ｃ１に、ヘッダーパルス信号３５の時の未検出カウント数を加えることで設定する。
【００８９】
なお、基準パルス信号が無い場合は、ヘッダーパルス信号３５から次の周期のヘッダーパルス信号３８までのカウント数ｃについて、（６）式を満足する必要がある。
【００９０】
インターフェース回路３は、パルス変調型光検出デバイス２からの発光パルス信号の１周期に１回の頻度で、状態を判定し、出力回路３１からＨｉｇｈもしくはＬｏｗの電圧を出力する。出力回路３１がオープンコレクタ出力方式である場合、外部電源３４の出力と信号出力端子３３との間に負荷を接続することで電圧出力を得ることが可能である。
【００９１】
図５は、ヘッダー検出用コンパレータ回路２５用の積分回路２７の回路図である。積分回路２７は、電源端子３９、ＧＮＤ端子４０、入力端子４１、出力端子４２、ＰＮＰトランジスタＱ８１〜Ｑ８７、Ｑ９０、ＮＰＮトランジスタＱ８８、Ｑ８９、Ｑ９１〜Ｑ９４及びキャパシタＣ１を備えている。図５の積分回路２７において、電源端子３９は、図１の電源端子３２と同様に外部電源３４が接続されている。入力端子４１は、図１のバイアス電流検出回路２２の出力に接続されている。出力端子４２は、図１のヘッダー検出用コンパレータ回路２５の第２入力に接続されている。
【００９２】
積分回路２７において、電源端子３９は、ＰＮＰトランジスタＱ８１のエミッタ、ＰＮＰトランジスタＱ８２のエミッタ、ＰＮＰトランジスタＱ８３のエミッタ、ＰＮＰトランジスタＱ８４のエミッタ、ＰＮＰトランジスタＱ８６のエミッタ、ＰＮＰトランジスタＱ８７のエミッタ及びＰＮＰトランジスタＱ８５のエミッタに接続されている。
【００９３】
ＰＮＰトランジスタＱ８１のベースは、ＰＮＰトランジスタＱ８２のベース、ＰＮＰトランジスタＱ８３のベース、ＰＮＰトランジスタＱ８１のコレクタ及び定電流源Ｉ３の入力に接続されている。ＰＮＰトランジスタＱ８２のコレクタは、ＮＰＮトランジスタＱ９１のコレクタ、ＮＰＮトランジスタＱ９１のベース及びＮＰＮトランジスタＱ９２のベースに接続されている。ＰＮＰトランジスタＱ８３のコレクタは、ＮＰＮトランジスタＱ８８のベース及びＰＮＰトランジスタＱ９０のエミッタに接続されている。
【００９４】
ＰＮＰトランジスタＱ８４のベースは、ＰＮＰトランジスタＱ８５のベース、ＰＮＰトランジスタＱ８４のコレクタ及びＮＰＮトランジスタＱ８８のコレクタに接続されている。ＰＮＰトランジスタＱ８６のベースは、ＰＮＰトランジスタＱ８７のベース、ＰＮＰトランジスタＱ８６のコレクタ及びＮＰＮトランジスタＱ８９のコレクタに接続されている。
【００９５】
ＰＮＰトランジスタＱ８７のコレクタは、ＮＰＮトランジスタＱ９３のコレクタ、ＮＰＮトランジスタＱ９３のベース及びＮＰＮトランジスタＱ９４のベースに接続されている。ＰＮＰトランジスタＱ８５のコレクタは、出力端子４２、ＮＰＮトランジスタＱ８９のベース、ＮＰＮトランジスタＱ９４のコレクタ及びキャパシタＣ１の一端に接続されている。
【００９６】
ＮＰＮトランジスタＱ８８のエミッタ及びＮＰＮトランジスタＱ８９のエミッタは、ＮＰＮトランジスタＱ９２のコレクタに接続されている。ＰＮＰトランジスタＱ９０のベースは、入力端子４１に接続されている。
【００９７】
定電流源Ｉ３の出力、ＮＰＮトランジスタＱ９１のエミッタ、ＮＰＮトランジスタＱ９２のエミッタ、ＮＰＮトランジスタＱ９３のエミッタ、ＮＰＮトランジスタＱ９４のエミッタ、ＰＮＰトランジスタＱ９０のコレクタ、キャパシタＣ１の他端及びＧＮＤ端子４０は、電気的に接地されている。
【００９８】
ＮＰＮトランジスタＱ８８及びＮＰＮトランジスタＱ８９で構成される差動器により、入力信号と積分出力信号とを等しくするよう動作する。ここで、キャパシタＣ１の充電電流は、ＮＰＮトランジスタＱ９２に流れる基準電流値を元に、ＰＮＰトランジスタＱ８４とＰＮＰトランジスタＱ８５とで構成されるカレントミラー比により設定される。
【００９９】
上記充電電流を小さくしたい場合には、ＰＮＰトランジスタＱ８５のエミッタ面積を、ＰＮＰトランジスタＱ８４のエミッタ面積に対して小さくすれば良い。逆にキャパシタＣ１の放電電流は、ＮＰＮトランジスタＱ９２の基準電流を元に、ＰＮＰトランジスタＱ８６とＰＮＰトランジスタＱ８７とで構成されるカレントミラー比、及びＮＰＮトランジスタＱ９３とＮＰＮトランジスタＱ９４とで構成されるカレントミラー比により設定される。
【０１００】
図６は、本実施の形態に係るヘッダー検出回路の動作を説明するための波形図である。ここでヘッダー検出回路は、ヘッダー検出用コンパレータ回路２５及び積分回路２７から構成される。
【０１０１】
ヘッダーパルス信号が入力されると、積分回路２７の出力信号の波形は、キャパシタＣ１の充電により上昇し、基準電圧発生回路２３が出力する基準電圧を超えたところでヘッダー検出用コンパレータ回路２５の出力信号がＨｉｇｈになる。
【０１０２】
ヘッダーパルス信号が無くなると、積分回路２７の出力に接続されているキャパシタＣ１は放電する。よって、上記基準電圧を下回り、ヘッダー検出用コンパレータ回路２５の出力信号もＬｏｗに戻る。
【０１０３】
ヘッダーパルス信号のみを検出するためには、ヘッダーパルス信号のパルス幅は、他のパルス信号（基準パルス信号３６、状態パルス信号３７）のパルス幅に対して２倍以上のパルス幅が必要であり、充電時間と放電時間の関係についても以下に示す（７）式を満足することが必要である。放電電流が少ない場合、ヘッダーパルス信号により充電されたキャパシタＣ１による、積分回路２７の出力信号の電圧値が下がりきる前に次のパルス信号が入力される。このため、上記次のパルス信号で反応し、誤動作する。
（放電電流）／（充電電流）≧（ヘッダーパルス信号のパルス幅）／（ヘッダーパルス信号から次の信号までの幅）（７）
インターフェース回路３は、ヘッダーパルス信号３５を基準として、カウンタをスタートする必要があるため、ヘッダーパルス信号３５のみを検出する必要がある。基準パルス信号３６及び状態パルス信号３７を検出せずにヘッダーパルス信号３５のみを検出するために、ヘッダーパルス信号３５は、基準パルス信号３６及び状態パルス信号３７よりもパルス幅を大きくし、積分回路２７を用いてヘッダーパルス信号３５のみを検出する。
【０１０４】
ヘッダーパルス信号３５と基準パルス信号３６及び状態パルス信号３７とが同じパルス幅である場合、積分回路２７が接続されているヘッダー検出用コンパレータ回路２５は、全ての信号を検出してしまう。このため、ヘッダーパルス信号３５は基準パルス信号３６や状態パルス信号３７のパルス幅よりも十分大きなパルス幅が必要となる。
【０１０５】
カウンタを用いてパルス信号を生成しているので、基準パルス信号３６や状態パルス信号３７を１カウント分のパルス幅で生成した場合に、最低２カウント以上のパルス幅でヘッダーパルス信号３５を生成するために、ヘッダーパルス信号のパルス幅は、他のパルス信号のパルス幅に対して２倍以上のパルス幅としている。
【０１０６】
図７は、異常信号出力機能を備えたインターフェース回路４３のブロック図である。図１におけるインターフェース回路３に対し、オープン検出用コンパレータ回路４４、ショート検出用コンパレータ回路４５、電源電圧低下検出用コンパレータ回路４６、ロジック反転用コンパレータ回路４７、出力イネーブル用コンパレータ回路４８、異常信号処理回路（異常検出回路）４９、異常信号用出力回路５０、異常信号出力端子５１、ロジック反転用端子５２、出力イネーブル端子５３及び抵抗５４〜抵抗５９が追加で備えられている。
【０１０７】
インターフェース回路４３において、オープン検出用コンパレータ回路４４の第１入力と、ショート検出用コンパレータ回路４５の第２入力とは、バイアス電流検出回路２２の電圧出力に接続されている。
【０１０８】
オープン検出用コンパレータ回路４４の第２入力、ショート検出用コンパレータ回路４５の第１入力、電源電圧低下検出用コンパレータ回路４６の第２入力、ロジック反転用コンパレータ回路４７の第１入力、及び出力イネーブル用コンパレータ回路４８の第１入力は、基準電圧発生回路２３から出力される基準電圧が印加される。電源電圧低下検出用コンパレータ回路４６の第１入力は、電源端子３２から出力される電圧を抵抗５４と抵抗５５とで分圧した電圧が入力される。
【０１０９】
オープン検出用コンパレータ回路４４の出力、ショート検出用コンパレータ回路４５の出力、電源電圧低下検出用コンパレータ回路４６の出力は、信号処理回路３０に接続されている。ロジック反転用コンパレータ回路４７の出力及び出力イネーブル用コンパレータ回路４８の出力は、信号処理回路３０及び異常信号処理回路４９に接続されている。
【０１１０】
ロジック反転用端子５２は、抵抗５６の一端に接続され、抵抗５６の他端は、抵抗５７の一端及びロジック反転用コンパレータ回路４７の第２入力に接続されている。出力イネーブル端子５３は、抵抗５８の一端に接続され、抵抗５８の他端は、抵抗５９の一端及び出力イネーブル用コンパレータ回路４８の第２入力に接続されている。
【０１１１】
異常信号処理回路４９は、信号処理回路３０及び異常信号用出力回路５０に接続され、異常信号用出力回路５０は、異常信号出力端子５１に接続されている。
【０１１２】
オープン検出用コンパレータ回路４４、ショート検出用コンパレータ回路４５、電源電圧低下検出用コンパレータ回路４６、ロジック反転用コンパレータ回路４７、出力イネーブル用コンパレータ回路４８及び異常信号処理回路４９は、定電圧回路２４から定電圧が印加されている。
【０１１３】
オープン検出用コンパレータ回路４４のＧＮＤ端子、ショート検出用コンパレータ回路４５のＧＮＤ端子、電源電圧低下検出用コンパレータ回路４６のＧＮＤ端子、ロジック反転用コンパレータ回路４７のＧＮＤ端子、出力イネーブル用コンパレータ回路４８のＧＮＤ端子、異常信号処理回路４９のＧＮＤ端子、異常信号処理回路４９のＧＮＤ端子、異常信号用出力回路５０のＧＮＤ端子、抵抗５５の一端、抵抗５７の他端及び抵抗５９の他端は、電気的に接地されている。
【０１１４】
図７において一点鎖線で囲まれた部分は、チャンネルユニットブロック６０を構成している。他の部分については、図１のインターフェース回路３と同様に接続しているので説明は省略する。
【０１１５】
異常信号出力端子５１は、パルス変調型光検出デバイス２へのバイアス電流Ｉの供給ラインが、断線した時及びＧＮＤラインにショートしたとき、並びにインターフェース回路４３の電源電圧が低下したときに異常信号を発生する。
【０１１６】
通常状態において異常信号出力端子５１から出力される信号をＨｉｇｈとすると、異常発生時に異常信号出力端子５１から出力される信号はＬｏｗとなる。
【０１１７】
信号出力端子３３は、異常発生時には異常時の出力ロジックに伴い出力する必要があるので、異常検出用のコンパレータ回路の出力は、信号処理回路３０に入力され、信号出力端子３３から異常時の出力信号が出力される。
【０１１８】
信号処理回路３０で処理された異常信号は、異常信号処理回路４９に入力され、異常信号用出力回路５０から出力される。インターフェース回路４３は、パルス変調型光検出デバイス２に代表されるセンサデバイスを複数接続できるように、設けたいセンサデバイスの数の、バイアス電流供給端子２０、信号出力端子３３及びチャンネルユニットブロック６０を複数設けることで作成可能である。
【０１１９】
その場合の異常信号の出力は、各チャンネルの１つでも異常を検出したら異常信号を出力するように、異常信号処理回路４９に全てのチャンネルの信号処理回路３０から信号を入力し、信号処理してから異常信号用出力端子５１から異常信号を出力する。
【０１２０】
バイアス電流Ｉの供給ラインがオープン（開放）の場合、バイアス電流Ｉは流れなくなり、バイアス電流検出回路２２の出力が低くなるので、基準電圧発生回路２３から出力されるオープン用基準電圧よりも低くなったら、オープン検出用コンパレータ回路４４によりオープン状態の検出を行う。
【０１２１】
バイアス電流Ｉの供給ラインがショート（短絡）の場合、バイアス電流Ｉは通常より増大し、バイアス電流検出回路２２の出力が高くなるので、基準電圧発生回路２３から出力されるショート用基準電圧よりも高くなったら、ショート検出用コンパレータ回路４５によりショート状態の検出を行う。
【０１２２】
インターフェース回路４３の電源電圧が低下した場合、基準電圧発生回路２３から出力される電源電圧低下用基準電圧よりも低くなったら、電源電圧低下検出用コンパレータ回路４６により電源電圧低下状態の検出を行う。
【０１２３】
ロジック反転用端子５２に一定の電圧以上が入力されると、ロジック反転用コンパレータ回路４７が動作し、各信号処理回路の出力を反転するように処理される。
【０１２４】
出力イネーブル端子５３に一定の電圧以上が入力されると、出力イネーブル用コンパレータ回路４８が動作し、各信号処理回路の出力を入力状態に関らず固定するように処理される。
【０１２５】
バイアス電流Ｉの供給ラインにショートが発生した場合、図７のインターフェース回路４３において、バイアス電流検出回路２２は、ショート状態の間は大量の電流を流し続ける。このため、発熱、破壊の恐れがあるのと消費電流の増大の問題がある。
【０１２６】
ショート状態の発生時には、バイアス電流Ｉの供給をシャットダウンする機能を持たせることにより上記問題は解決できる。
【０１２７】
図８は、ショート検出の方式を異なる構成にて実現するインターフェース回路６１のブロック図である。インターフェース回路６１は、図７のインターフェース回路４３において、ショート検出用コンパレータ回路４５に代えて第１ショート検出用コンパレータ回路６２、第２ショート検出用コンパレータ回路６３及び積分回路６４を備えている。図８において一点鎖線で囲まれた部分は、チャンネルユニットブロック６５を構成している。
【０１２８】
インターフェース回路６１において、第１ショート検出用コンパレータ回路６２の第１入力は、バイアス電流供給端子２０に接続されている。積分回路６４の入力は、バイアス電流検出回路２２の電圧出力に接続されている。積分回路６４の出力は、第２ショート検出用コンパレータ回路６３の第１入力の第２入力に接続されている。
【０１２９】
第１ショート検出用コンパレータ回路６２の第２入力、及び第２ショート検出用コンパレータ回路６３の第１入力は、基準電圧発生回路２３から出力される基準電圧が印加される。
【０１３０】
第１ショート検出用コンパレータ回路６２及び第２ショート検出用コンパレータ回路６３は、定電圧回路２４から定電圧が印加されている。
【０１３１】
第１ショート検出用コンパレータ回路６２のＧＮＤ端子及び第２ショート検出用コンパレータ回路６３のＧＮＤ端子は、電気的に接地されている。
【０１３２】
第１ショート検出用コンパレータ回路６２は、バイアス電流Ｉの供給ラインのショートによりバイアス電流供給端子２０の電圧が低下した時に、ショートの発生を検出し、バイアス電流検出回路２２のバイアス電流Ｉの供給をシャットダウンする。シャットダウンするので、バイアス電流検出回路２２から出力される検出電圧は、オープン状態と等しくなり、オープン検出用コンパレータ回路４４が反応し、異常信号として信号処理される。
【０１３３】
バイアス電流Ｉの供給ラインのショートが、上記供給ラインの電圧がＧＮＤ電圧まで完全に低下するショートの場合、上述した第１ショート検出用コンパレータ回路６２のみで十分機能するが、ショートの程度が微妙な場合、即ち上記供給ラインとＧＮＤとの間にある抵抗成分を介した状態でショートする場合には、バイアス電流供給端子２０の電圧は低下しない。よって第１ショート検出用コンパレータ回路６２が機能しないので、バイアス電流検出回路２２はシャットダウンされず、バイアス電流Ｉを供給し続けるので破壊に到る可能性がある。
【０１３４】
上記問題を解決するために、インターフェース回路６１は第２ショート検出用コンパレータ回路６３を備えている。バイアス電流検出回路２２から出力される電圧は、積分回路６４を介して第２ショート検出用コンパレータ回路６３の第２入力に入力される。
【０１３５】
この場合、異常な大電流がバイアス電流検出回路から一定時間以上出力されていると、積分回路６４の電圧が上昇し、基準電圧発生回路２３にて発生した第２ショート検出用基準電圧以上になると、第２ショート検出用コンパレータ回路６３がショート状態を検出し、バイアス電流検出回路２２のバイアス電流Ｉの供給をシャットダウンする。
【０１３６】
シャットダウンされるとバイアス電流供給端子２０は電圧低下するので、第１ショート検出用コンパレータ回路６２が作動し、さらにシャットダウン信号が追加される。第２ショート検出用コンパレータ回路６３用の積分回路６４は、第１ショート検出用コンパレータ回路６２が機能するまでの時間、第２ショート検出用コンパレータ回路６３が作動するように放電電流を設定する。
【０１３７】
第２ショート検出用コンパレータ回路６３用の積分回路６４の充電時間は、ヘッダー検出用コンパレータ回路２５用の積分回路２７よりも十分に長くなくてはならない。また、以下に示す（８）式を満足することで、ヘッダーパルス信号によりシャットダウン回路が誤動作することなく、抵抗成分を介したショート状態を検出し、シャットダウン回路が動作する。
ヘッダーパルス信号の最大パルス幅＜ショート状態を検出するのに必要な最小時間（８）
なお、上記シャットダウン回路は、第１ショート検出用コンパレータ回路６２、第２ショート検出用コンパレータ回路６３及び積分回路６４を備えている。
【０１３８】
図９は、本実施の形態に係る信号処理回路３０のブロック図である。信号処理回路３０は、４ｂｉｔカウンタ回路（バイナリカウンタ）６６、ＳＲフリップフロップ６７〜ＳＲフリップフロップ７１、ＡＮＤゲート７２〜ＡＮＤゲート７４、３入力ＡＮＤゲート７５、３入力ＡＮＤゲート７６及び同期パルス生成回路７７を有している。
【０１３９】
信号処理回路３０において、信号検出信号は、ＳＲフリップフロップ６７のＳ（セット）入力、ＡＮＤゲート７３の一方の入力、ＡＮＤゲート７４の一方の入力に入力される。ヘッダー検出信号は、ＳＲフリップフロップ６７のＲ（リセット）入力、及びＳＲフリップフロップ６８のＳ入力に入力される。
【０１４０】
ＡＮＤゲート７２は、第１カウンタクリア生成パルス信号、及び第２カウンタクリア生成パルス信号が入力され、４ｂｉｔカウンタ回路６６の入力ＣＬＲにカウンタクリア生成パルス信号を出力する。４ｂｉｔカウンタ回路６６の入力ＣＫには、基本クロック信号が入力される。
【０１４１】
４ｂｉｔカウンタ回路６６は、カウント信号Ｑ０〜カウント信号Ｑ３を同期パルス生成回路７７に出力する。カウント信号Ｑ０が最も下の桁を示し、カウント信号Ｑ３が最もう上の桁を示す。
【０１４２】
同期パルス生成回路７７は、ＳＲフリップフロップ６８のＲ入力にインターフェースカウンタリセットパルス信号を出力し、ＡＮＤゲート７３の一他方の入力に物体有り判定ゲートパルス信号を出力し、ＡＮＤゲート７４の他方の入力に物体無し判定ゲートパルス信号を出力する。また、同期パルス生成回路７７は、ＳＲフリップフロップ６９のＲ入力及びＳＲフリップフロップ７０のＲ入力に、インターフェースラッチリセットパルス信号を出力する。さらに、同期パルス生成回路７７は、３入力ＡＮＤゲート７５の第１入力、及び３入力ＡＮＤゲート７６の第１入力に、インターフェース判定パルス信号を出力する。
【０１４３】
ＡＮＤゲート７３の出力は、ＳＲフリップフロップ６９のＳ入力に出力され、ＡＮＤゲート７４の出力は、ＳＲフリップフロップ７０のＳ入力に出力される。
【０１４４】
３入力ＡＮＤゲート７５は、ＳＲフリップフロップ６９のＱ出力（物体有り状態信号）が第２入力に入力され、ＳＲフリップフロップ７０のバーＱ出力が第３入力に入力される。
【０１４５】
３入力ＡＮＤゲート７６は、ＳＲフリップフロップ６９のバーＱ出力が第２入力に入力され、ＳＲフリップフロップ７０のＱ出力（物体無し状態信号）が第３入力に入力される。
【０１４６】
３入力ＡＮＤゲート７５の出力から、ＳＲフリップフロップ７１のＳ入力へ、物体有り判定信号が出力される。３入力ＡＮＤゲート７６の出力から、ＳＲフリップフロップ７１のＲ入力へ、物体無し判定信号が出力される。ＳＲフリップフロップ７１のＱ出力から出力信号が出力される。
【０１４７】
図１０は、本実施形態に係る信号処理回路３０における、各パルス信号の波形図である。図１０（ａ）は、ヘッダー検出用コンパレータ回路２５の出力信号の波形図であり、図１０（ｂ）は、信号検出用コンパレータ回路２６の出力信号の波形図である。
【０１４８】
図１０（ｃ）は、第１カウンタクリア生成パルス信号の波形図であり、図１０（ｄ）は、第２カウンタクリア生成パルス信号の波形図である。図１０（ｅ）は、カウンタクリア生成パルス信号の波形図である。
【０１４９】
図１０（ｆ）は、インターフェース回路カウンタリセットパルス信号の波形図であり、図１０（ｇ）は、信号処理回路３０が有する４ｂｉｔカウンタ回路（バイナリカウンタ）６６におけるカウント信号の下１桁信号Ｑ０の波形図である。
【０１５０】
図１０（ｈ）は、物体有り判定ゲートパルス信号の波形図であり、図１０（ｉ）は、物体無し判定ゲートパルス信号の波形図である。
【０１５１】
図１０（ｊ）は、インターフェース判定パルス信号の波形図であり、図１０（ｋ）は、インターフェースラッチリセットパルス信号の波形図である。図１０（ｊ）のインターフェース判定パルス信号は、インターフェース回路３における判定終了時を示す。
【０１５２】
図１０（ｌ）は、物体有り状態信号の波形図であり、図１０（ｍ）は、物体無し状態信号の波形図である。
【０１５３】
図１０（ｎ）は、物体有り判定信号の波形図であり、図１０（ｏ）は、出力信号の波形図である。
【０１５４】
信号検出信号とヘッダー検出信号とから第１カウンタクリア生成パルスを生成し、ヘッダー検出信号と、インターフェースカウンタリセットパルス信号とにより、第２カウンタクリア生成パルスを生成する。
【０１５５】
第１カウンタクリア生成パルスと第２カウンタクリア生成パルスとをＡＮＤゲート７２に入力することで、カウンタクリアパルス信号を生成する。カウンタクリアパルス信号が、クリア信号として４ｂｉｔカウンタ回路６６に入力されことにより、パルス変調型光検出デバイス２の基準パルス信号の検出タイミングからカウンタをスタートし、インターフェースカウンタリセットパルス信号までカウントすることが可能となる。
【０１５６】
４ｂｉｔカウンタ回路６６が出力するカウント信号Ｑ０〜カウント信号Ｑ３は、同期パルス生成回路７７に入力され、物体有り判定ゲートパルス信号、及び物体無し判定ゲートパルス信号を生成する。この時、判定ゲートパルスの範囲は、式（１）〜式（４）により算出されたカウント数を満たすように、各判定ゲートパルス信号が生成される。
【０１５７】
ＡＮＤゲート７３は、信号検出信号の状態パルス信号（物体有りの場合）と、物体有り判定ゲートパルス信号とを論理演算（正論理の場合ＡＮＤ）し、同期信号を検出し、ＳＲフリップフロップ６９を用いて物体有り状態信号を生成する。ＳＲフリップフロップ６９は、インターフェースラッチリセットパルス信号を、ＳＲフリップフロップ６９のリセットパルスとして用いることにより、上記インターフェースラッチリセットパルス信号が入力されるまでの間、上記物体有り状態信号のパルスを保持する。
【０１５８】
３入力ＡＮＤゲート７５は、物体有り状態信号、物体無し状態信号の反転信号（バーＱ出力）、及び同期パルス生成回路７７で生成した、インターフェース判定パルス信号を論理演算（正論理の場合ＡＮＤ）し、物体有り判定信号を出力する。物体無しの場合についても、３入力ＡＮＤゲート７６が、上記物体有り状態信号の反転信号を用いて、物体無し判定信号を出力する。
【０１５９】
上記物体有り判定信号をＳＲフリップフロップ７１のＳ（セット）信号、上記物体無し判定信号をＳＲフリップフロップ７１のＲ（リセット）信号とすることで、物体有りでＨｉｇｈ、物体無しでＬｏｗとなる出力信号を、ＳＲフリップフロップ７１のＱ出力から出力することができる。
【産業上の利用可能性】
【０１６０】
本発明のパルス変調型光検出装置は、パルス変調型光検出デバイスの電源電圧が、バイアス電流のパルス波形の変化に伴って大きく変動することなく、省線化に対応しているので、複写機及びプリンタ等のＦＡ機器及びＯＡ機器、あるいはアミューズメント機器におけるコイン及び玉等の検出機器等の電子機器に好適に用いることができる。
【図面の簡単な説明】
【０１６１】
【図１】本発明の実施の形態に係る２線式パルス変調型光検出装置の概略構成を示すブロック図である。
【図２】（ａ）は、物体有り（光無し）状態の発光パルス信号の波形図であり、（ｂ）は、物体無し（光有り）状態の発光パルス信号の波形図であり、（ｃ）は、基本クロック信号の波形図である。
【図３】（ａ）は、物体有り（光無し）状態の発光パルス信号の波形図であり、（ｂ）は、物体無し（光有り）状態の発光パルス信号の波形図であり、（ｃ）は、基本クロック信号の波形図であり、（ｄ）は、ヘッダー検出用コンパレータ回路の出力信号の波形図であり、（ｅ）は、信号検出用コンパレータ回路の出力信号の波形図であり、（ｆ）は、物体有り判定ゲートパルス信号の波形図であり、（ｇ）は、物体無し判定ゲートパルス信号の波形図であり、（ｈ）は、インターフェース回路が有するバイナリカウンタにおけるカウント信号の下１桁信号の波形図である。
【図４】（ａ）は、基準パルスを用いない場合の、物体有り（光無し）状態の発光パルス信号の波形図であり、（ｂ）は、基準パルスを用いない場合の、物体無し（光有り）状態の発光パルス信号の波形図であり、（ｃ）は、基本クロック信号の波形図であり、（ｄ）は、ヘッダー検出用コンパレータ回路の出力信号の波形図であり、（ｅ）は、信号検出用コンパレータ回路の出力信号の波形図であり、（ｆ）は、基準パルスを用いない場合の、物体有り判定ゲートパルス信号の波形図であり、（ｇ）は、基準パルスを用いない場合の、物体無し判定ゲートパルス信号の波形図であり、（ｈ）は、基準パルスを用いない場合の、インターフェース回路が有するバイナリカウンタにおけるカウント信号の下１桁信号の波形図である。
【図５】本発明の実施の形態に係るヘッダー検出用コンパレータ回路用の積分回路の回路図である。
【図６】本発明の実施の形態に係るヘッダー検出回路の動作を説明するための波形図である。
【図７】異常信号出力機能を備えたインターフェース回路のブロック図である。
【図８】ショート検出の方式を異なる構成にて実現するインターフェース回路のブロック図である。
【図９】本発明の実施の形態に係る信号処理回路のブロック図である。
【図１０】（ａ）はヘッダー検出用コンパレータ回路の出力信号の波形図であり、（ｂ）は信号検出用コンパレータ回路の出力信号の波形図であり、（ｃ）は第１カウンタクリア生成パルス信号の波形図であり、（ｄ）は第２カウンタクリア生成パルス信号の波形図であり、（ｅ）はカウンタクリア生成パルス信号の波形図であり、（ｆ）はインターフェース回路カウンタリセットパルス信号の波形図であり、（ｇ）は信号処理回路が有する４ｂｉｔカウンタ回路（バイナリカウンタ）におけるカウント信号の下１桁信号の波形図であり、（ｈ）は物体有り判定ゲートパルス信号の波形図であり、（ｉ）は物体無し判定ゲートパルス信号の波形図であり、（ｊ）はインターフェース判定パルス信号の波形図であり、（ｋ）はインターフェースラッチリセットパルス信号の波形図であり、（ｌ）は物体有り状態信号の波形図であり、（ｍ）は物体無し状態信号の波形図であり、（ｎ）は物体有り判定信号の波形図であり、（ｏ）は、出力信号の波形図である。
【図１１】従来のパルス変調型光検出装置の構成を示すブロック図である。
【図１２】出力端子を省き２端子にて構成される、従来のパルス変調型光検出装置のブロック図である。
【図１３】電源端子に流れる電流波形の波形図である。
【符号の説明】
【０１６２】
１ ２線式パルス変調型光検出装置
２ パルス変調型光検出デバイス
３、４３、６１ インターフェース回路
４ バイアス電流端子
５ 発光素子
６ 受光素子
７ ダミーＰＤ
８ アンプ
９ ダミーアンプ
１０、１１、５４〜５９ 抵抗
１２、１３ キャパシタ
１４ コンパレータ回路
１５ 定電圧回路
１６ クロック発生回路（第１発振回路）
１７ 信号処理回路（パルス信号生成回路）
１８ 電流源回路
１９、２１、４０ ＧＮＤ端子
２０ バイアス電流供給端子
２２ バイアス電流検出回路
２３ 基準電圧発生回路
２４ 定電圧回路
２５ ヘッダー検出用コンパレータ回路（第１コンパレータ回路）
２６ 信号検出用コンパレータ回路（第２コンパレータ回路）
２７ 積分回路（第１積分回路）
２８ 微分回路
２９ クロック発生回路（第２発振回路）
３０ 信号処理回路
３１ 出力回路
３２、３９ 電源端子
３３ 信号出力端子
３４ 外部電源
３５、３８ ヘッダーパルス信号
３６ 基準パルス信号
３７ 状態パルス信号
４１ 入力端子
４２ 出力端子
４４ オープン検出用コンパレータ回路（断線検出回路）
４５ ショート検出用コンパレータ回路（ショート検出回路）
４６ 電源電圧低下検出用コンパレータ回路（電源電圧低下検出回路）
４７ ロジック反転用コンパレータ回路（出力ロジック反転回路）
４８ 出力イネーブル用コンパレータ回路（イネーブル回路）
４９ 異常信号処理回路
５０ 異常信号用出力回路
５１ 異常信号出力端子
５２ ロジック反転用端子
５３ 出力イネーブル端子
６０、６５ チャンネルユニットブロック
６２ 第１ショート検出用コンパレータ回路（第１ショート検出回路）
６３ 第２ショート検出用コンパレータ回路（第２ショート検出回路）
６４ 積分回路（第２積分回路）
６６ ４ｂｉｔカウンタ回路
６７〜７１ ＳＲフリップフロップ
７２〜７４ ＡＮＤゲート
７５、７６ ３入力ＡＮＤゲート
７７ 同期パルス生成回路
Ｃ１ キャパシタ
ＣＫ、ＣＬＲ 入力
Ｉ バイアス電流
Ｉ３ 定電流源
Ｑ、バーＱ 出力
Ｑ０〜Ｑ３ カウント信号
Ｑ０ 下１桁信号
Ｑ８１〜Ｑ８７、Ｑ９０ ＰＮＰトランジスタ
Ｑ８８、Ｑ８９、Ｑ９１〜Ｑ９４ ＮＰＮトランジスタ
Ｒ リセット入力
Ｒ’ 抵抗値
Ｓ セット入力
Ｗ１、Ｗ２ 判定ゲートパルス信号の幅
ａ１、ａ２、ｂ１１、ｂ１２、ｂ２１、ｂ２２、ｃ、ｃ１ カウント数
【特許請求の範囲】
【請求項１】
基本クロック信号を生成する第１発振回路、上記基本クロック信号に基づいて同期タイミングパルス信号を生成するパルス信号生成回路、及び検出すべき物体による上記同期タイミングパルス信号に同期したパルス光の反射光、または物体によって遮断されなかった上記パルス光を受光する受光素子を有するパルス変調型光検出回路、並びに上記パルス光を投光する発光素子を有するパルス変調型光検出デバイスと、
上記発光素子と上記パルス変調型光検出回路とにバイアス電流を供給するインターフェース回路であって、第２発振回路、上記バイアス電流におけるパルス成分を電圧変換し、電圧信号として出力するバイアス電流検出回路、上記電圧信号を積分する第１積分回路、上記第１積分回路から出力される信号に含まれる、上記電圧信号のヘッダーパルス信号を検出するヘッダー検出回路、上記電圧信号を微分する微分回路、上記微分回路から出力される、微分された上記電圧信号を検出する信号検出回路、上記ヘッダー検出回路及び上記信号検出回路から出力される信号に基づき上記パルス変調型光検出デバイスの物体検出状態を判定する信号処理回路、並びに上記判定の結果を、電圧信号または電流信号として出力する、出力回路及び出力端子を有するインターフェース回路とを備え、
上記パルス信号生成回路は、上記発光素子を介して上記インターフェース回路のバイアス電流検出回路に接続される電源ラインと、電気的に接地されたグランドラインとの２ラインのみで上記インターフェース回路と接続されることを特徴とするパルス変調型光検出装置。
【請求項２】
上記パルス信号生成回路は、
上記ヘッダーパルス信号と
物体の有無を判定する状態パルス信号とを１周期に発生し、
物体の有無における状態によって上記状態パルス信号の発生位置が変動することを特徴とする請求項１に記載のパルス変調型光検出装置。
【請求項３】
上記パルス信号生成回路は、
上記ヘッダーパルス信号、基準パルス信号及び物体の有無を判定する状態パルス信号を１周期に発生し、
物体の有無における状態によって上記状態パルス信号の発生位置が変動することを特徴とする請求項１に記載のパルス変調型光検出装置。
【請求項４】
上記ヘッダーパルス信号は、上記状態パルス信号に対して２倍以上の整数倍のパルス幅であることを特徴とする請求項２に記載のパルス変調型光検出装置。
【請求項５】
上記ヘッダーパルス信号は、上記基準パルス信号及び上記状態パルス信号に対して２倍以上の整数倍のパルス幅であることを特徴とする請求項３に記載のパルス変調型光検出装置。
【請求項６】
上記パルス信号生成回路は、上記物体が有る場合に、ヘッダーパルス信号の立下りから状態パルス信号の立上りまでのカウント数より１引いたカウント数をａ１とし、
上記物体が無い場合に、ヘッダーパルス信号の立下りから状態パルス信号の立上りまでのカウント数より１引いたカウント数をａ２とし、ａ１＜ａ２の場合、以下に示す式を満足するようにパルス信号を生成することを特徴とする請求項２に記載のパルス変調型光検出装置。
ａ２＞｛ａ１×（基本クロック信号の最大周期）／（基本クロック信号の最小周期）＋２｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
【請求項７】
上記パルス信号生成回路は、上記物体が有る場合の、上記基準パルス信号と上記状態パルス信号との間の、上記基本クロック信号のカウント数をａ１とし、上記物体が無い場合の、上記基準パルス信号と上記状態パルス信号との間の、上記基本クロック信号のカウント数をａ２とし、ａ１＜ａ２の場合、以下に示す式を満足するようにパルス信号を生成することを特徴とする請求項３に記載のパルス変調型光検出装置。
ａ２＞｛ａ１×（基本クロック信号の最大周期）／（基本クロック信号の最小周期）＋２｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
【請求項８】
上記ヘッダーパルス信号から次の周期のヘッダーパルス信号までのカウント数ｃは、以下に示す式を満足することを特徴とする請求項６に記載のパルス変調型光検出装置。
ｃ＞｛ａ２×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)＋１｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
【請求項９】
上記基準パルス信号から次の周期のヘッダーパルス信号までのカウント数ｃは、以下に示す式を満足することを特徴とする請求項７に記載のパルス変調型光検出装置。
ｃ＞｛ａ２×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)＋１｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
【請求項１０】
上記第２発振回路は、上記基本クロック信号と同一の周期を有するクロック信号を生成し、
上記信号処理回路は、上記状態パルス信号が物体有りを示すか物体無しを示すか判定するための、物体有り判定ゲートパルス信号及び物体無し判定ゲートパルス信号を生成し、
カウント数ｂ１１のカウント終了からカウント数ｂ１２のカウント終了まで上記物体有り判定ゲートパルス信号にパルスが生じる時に、上記カウント数ａ１が、以下に示す各式を満足し、
ｂ１１＜ａ１×基本クロック信号の周波数の最小幅／基本クロック信号の周波数の最大幅
ｂ１２＞ａ１×基本クロック信号の周波数の最大幅／基本クロック信号の周波数の最小幅
カウント数ｂ２１のカウント終了からカウント数ｂ２２のカウント終了までの上記物体無し判定ゲートパルス信号にパルスが生じる時に、上記カウント数ａ２が、以下に示す各式を満足することを特徴とする請求項７に記載のパルス変調型光検出装置。
ｂ２１＜ａ２×基本クロック信号の周波数の最小幅／基本クロック信号の周波数の最大幅
ｂ２２＞ａ２×基本クロック信号の周波数の最大幅／基本クロック信号の周波数の最小幅
【請求項１１】
上記第１積分回路は、上記第１積分回路の出力とグランドとの間にキャパシタを有し、
上記キャパシタの充電電流と記キャパシタの放電電流との間に以下に示す式が成立することを特徴とする請求項１に記載のパルス変調型光検出装置。
（放電電流）／（充電電流）≧（ヘッダーパルス信号のパルス幅）／（ヘッダーパルス信号から次の信号までの幅）
【請求項１２】
上記インターフェース回路は、
上記発光素子と上記パルス変調型光検出回路への上記バイアス電流の供給ラインが断線したことを検出する断線検出回路と、
上記断線時に異常検出信号を出力するための、異常信号処理回路及び異常信号出力回路を備えていることを特徴とする請求項１に記載のパルス変調型光検出装置。
【請求項１３】
上記インターフェース回路は、
上記発光素子と上記パルス変調型光検出回路への上記バイアス電流の供給ラインがショートしたことを検出するショート検出回路を備え、
上記異常信号出力回路は、上記ショート時に異常検出信号を出力することを特徴とする請求項１２に記載のパルス変調型光検出装置。
【請求項１４】
上記インターフェース回路は、
上記バイアス電流の供給ラインの電圧と、上記インターフェース回路内の第１基準電圧とを比較し、上記バイアス電流の供給ラインがショートしたことを検出する第１ショート検出回路と、
上記ショート時に上記バイアス電流の供給をシャットダウンする第１シャットダウン回路を備えていることを特徴とする請求項１２に記載のパルス変調型光検出装置。
【請求項１５】
上記インターフェース回路は、
上記電圧信号を積分する第２積分回路と、
上記第２積分回路から出力される信号と、上記インターフェース回路内の第２基準電圧とを比較し、上記バイアス電流の供給ラインがショートしたことを検出する第２ショート検出回路と、
上記ショート時に上記バイアス電流の供給をシャットダウンする第２シャットダウン回路を備えていることを特徴とする請求項１４に記載のパルス変調型光検出装置。
【請求項１６】
上記第２ショート検出回路が、上記ショートを検出するのに必要な最小時間は以下に示す式を満足することを特徴とする請求項１５に記載のパルス変調型光検出装置。
ヘッダーパルス信号の最大パルス幅＜ショートを検出するのに必要な最小時間
【請求項１７】
上記インターフェース回路は、
上記インターフェース回路に外部電源から供給される電源電圧が低下したことを検出する電源電圧低下検出回路を備え、
上記異常信号出力回路は、上記電源電圧の低下時に異常検出信号を出力することを特徴とする請求項１２に記載のパルス変調型光検出装置。
【請求項１８】
上記インターフェース回路は、
上記信号処理回路及び上記異常信号処理回路の出力ロジックを反転する出力ロジック反転回路を備えていることを特徴とする請求項１２に記載のパルス変調型光検出装置。
【請求項１９】
上記インターフェース回路は、
上記信号処理回路及び上記異常信号処理回路から出力される信号を固定するイネーブル回路を備えていることを特徴とする請求項１２に記載のパルス変調型光検出装置。
【請求項２０】
請求項１〜１９のいずれか１項に記載のパルス変調型光検出装置を備えることを特徴とする電子機器。
【請求項１】
基本クロック信号を生成する第１発振回路、上記基本クロック信号に基づいて同期タイミングパルス信号を生成するパルス信号生成回路、及び検出すべき物体による上記同期タイミングパルス信号に同期したパルス光の反射光、または物体によって遮断されなかった上記パルス光を受光する受光素子を有するパルス変調型光検出回路、並びに上記パルス光を投光する発光素子を有するパルス変調型光検出デバイスと、
上記発光素子と上記パルス変調型光検出回路とにバイアス電流を供給するインターフェース回路であって、第２発振回路、上記バイアス電流におけるパルス成分を電圧変換し、電圧信号として出力するバイアス電流検出回路、上記電圧信号を積分する第１積分回路、上記第１積分回路から出力される信号に含まれる、上記電圧信号のヘッダーパルス信号を検出するヘッダー検出回路、上記電圧信号を微分する微分回路、上記微分回路から出力される、微分された上記電圧信号を検出する信号検出回路、上記ヘッダー検出回路及び上記信号検出回路から出力される信号に基づき上記パルス変調型光検出デバイスの物体検出状態を判定する信号処理回路、並びに上記判定の結果を、電圧信号または電流信号として出力する、出力回路及び出力端子を有するインターフェース回路とを備え、
上記パルス信号生成回路は、上記発光素子を介して上記インターフェース回路のバイアス電流検出回路に接続される電源ラインと、電気的に接地されたグランドラインとの２ラインのみで上記インターフェース回路と接続されることを特徴とするパルス変調型光検出装置。
【請求項２】
上記パルス信号生成回路は、
上記ヘッダーパルス信号と
物体の有無を判定する状態パルス信号とを１周期に発生し、
物体の有無における状態によって上記状態パルス信号の発生位置が変動することを特徴とする請求項１に記載のパルス変調型光検出装置。
【請求項３】
上記パルス信号生成回路は、
上記ヘッダーパルス信号、基準パルス信号及び物体の有無を判定する状態パルス信号を１周期に発生し、
物体の有無における状態によって上記状態パルス信号の発生位置が変動することを特徴とする請求項１に記載のパルス変調型光検出装置。
【請求項４】
上記ヘッダーパルス信号は、上記状態パルス信号に対して２倍以上の整数倍のパルス幅であることを特徴とする請求項２に記載のパルス変調型光検出装置。
【請求項５】
上記ヘッダーパルス信号は、上記基準パルス信号及び上記状態パルス信号に対して２倍以上の整数倍のパルス幅であることを特徴とする請求項３に記載のパルス変調型光検出装置。
【請求項６】
上記パルス信号生成回路は、上記物体が有る場合に、ヘッダーパルス信号の立下りから状態パルス信号の立上りまでのカウント数より１引いたカウント数をａ１とし、
上記物体が無い場合に、ヘッダーパルス信号の立下りから状態パルス信号の立上りまでのカウント数より１引いたカウント数をａ２とし、ａ１＜ａ２の場合、以下に示す式を満足するようにパルス信号を生成することを特徴とする請求項２に記載のパルス変調型光検出装置。
ａ２＞｛ａ１×（基本クロック信号の最大周期）／（基本クロック信号の最小周期）＋２｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
【請求項７】
上記パルス信号生成回路は、上記物体が有る場合の、上記基準パルス信号と上記状態パルス信号との間の、上記基本クロック信号のカウント数をａ１とし、上記物体が無い場合の、上記基準パルス信号と上記状態パルス信号との間の、上記基本クロック信号のカウント数をａ２とし、ａ１＜ａ２の場合、以下に示す式を満足するようにパルス信号を生成することを特徴とする請求項３に記載のパルス変調型光検出装置。
ａ２＞｛ａ１×（基本クロック信号の最大周期）／（基本クロック信号の最小周期）＋２｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
【請求項８】
上記ヘッダーパルス信号から次の周期のヘッダーパルス信号までのカウント数ｃは、以下に示す式を満足することを特徴とする請求項６に記載のパルス変調型光検出装置。
ｃ＞｛ａ２×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)＋１｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
【請求項９】
上記基準パルス信号から次の周期のヘッダーパルス信号までのカウント数ｃは、以下に示す式を満足することを特徴とする請求項７に記載のパルス変調型光検出装置。
ｃ＞｛ａ２×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)＋１｝×(基本クロック信号の最大周期)／(基本クロック信号の最小周期)
【請求項１０】
上記第２発振回路は、上記基本クロック信号と同一の周期を有するクロック信号を生成し、
上記信号処理回路は、上記状態パルス信号が物体有りを示すか物体無しを示すか判定するための、物体有り判定ゲートパルス信号及び物体無し判定ゲートパルス信号を生成し、
カウント数ｂ１１のカウント終了からカウント数ｂ１２のカウント終了まで上記物体有り判定ゲートパルス信号にパルスが生じる時に、上記カウント数ａ１が、以下に示す各式を満足し、
ｂ１１＜ａ１×基本クロック信号の周波数の最小幅／基本クロック信号の周波数の最大幅
ｂ１２＞ａ１×基本クロック信号の周波数の最大幅／基本クロック信号の周波数の最小幅
カウント数ｂ２１のカウント終了からカウント数ｂ２２のカウント終了までの上記物体無し判定ゲートパルス信号にパルスが生じる時に、上記カウント数ａ２が、以下に示す各式を満足することを特徴とする請求項７に記載のパルス変調型光検出装置。
ｂ２１＜ａ２×基本クロック信号の周波数の最小幅／基本クロック信号の周波数の最大幅
ｂ２２＞ａ２×基本クロック信号の周波数の最大幅／基本クロック信号の周波数の最小幅
【請求項１１】
上記第１積分回路は、上記第１積分回路の出力とグランドとの間にキャパシタを有し、
上記キャパシタの充電電流と記キャパシタの放電電流との間に以下に示す式が成立することを特徴とする請求項１に記載のパルス変調型光検出装置。
（放電電流）／（充電電流）≧（ヘッダーパルス信号のパルス幅）／（ヘッダーパルス信号から次の信号までの幅）
【請求項１２】
上記インターフェース回路は、
上記発光素子と上記パルス変調型光検出回路への上記バイアス電流の供給ラインが断線したことを検出する断線検出回路と、
上記断線時に異常検出信号を出力するための、異常信号処理回路及び異常信号出力回路を備えていることを特徴とする請求項１に記載のパルス変調型光検出装置。
【請求項１３】
上記インターフェース回路は、
上記発光素子と上記パルス変調型光検出回路への上記バイアス電流の供給ラインがショートしたことを検出するショート検出回路を備え、
上記異常信号出力回路は、上記ショート時に異常検出信号を出力することを特徴とする請求項１２に記載のパルス変調型光検出装置。
【請求項１４】
上記インターフェース回路は、
上記バイアス電流の供給ラインの電圧と、上記インターフェース回路内の第１基準電圧とを比較し、上記バイアス電流の供給ラインがショートしたことを検出する第１ショート検出回路と、
上記ショート時に上記バイアス電流の供給をシャットダウンする第１シャットダウン回路を備えていることを特徴とする請求項１２に記載のパルス変調型光検出装置。
【請求項１５】
上記インターフェース回路は、
上記電圧信号を積分する第２積分回路と、
上記第２積分回路から出力される信号と、上記インターフェース回路内の第２基準電圧とを比較し、上記バイアス電流の供給ラインがショートしたことを検出する第２ショート検出回路と、
上記ショート時に上記バイアス電流の供給をシャットダウンする第２シャットダウン回路を備えていることを特徴とする請求項１４に記載のパルス変調型光検出装置。
【請求項１６】
上記第２ショート検出回路が、上記ショートを検出するのに必要な最小時間は以下に示す式を満足することを特徴とする請求項１５に記載のパルス変調型光検出装置。
ヘッダーパルス信号の最大パルス幅＜ショートを検出するのに必要な最小時間
【請求項１７】
上記インターフェース回路は、
上記インターフェース回路に外部電源から供給される電源電圧が低下したことを検出する電源電圧低下検出回路を備え、
上記異常信号出力回路は、上記電源電圧の低下時に異常検出信号を出力することを特徴とする請求項１２に記載のパルス変調型光検出装置。
【請求項１８】
上記インターフェース回路は、
上記信号処理回路及び上記異常信号処理回路の出力ロジックを反転する出力ロジック反転回路を備えていることを特徴とする請求項１２に記載のパルス変調型光検出装置。
【請求項１９】
上記インターフェース回路は、
上記信号処理回路及び上記異常信号処理回路から出力される信号を固定するイネーブル回路を備えていることを特徴とする請求項１２に記載のパルス変調型光検出装置。
【請求項２０】
請求項１〜１９のいずれか１項に記載のパルス変調型光検出装置を備えることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１０−３２２４９（Ｐ２０１０−３２２４９Ａ）
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願番号】特願２００８−１９２２３８（Ｐ２００８−１９２２３８）
【出願日】平成２０年７月２５日（２００８．７．２５）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願日】平成２０年７月２５日（２００８．７．２５）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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