ファジィ知識構築装置
【発明の詳細な説明】
（イ）産業上の利用分野 本発明は、ファジィ制御ルールに基づいて制御を行うファジィ制御装置のための、ファジィ知識ベースを構築するファジィ知識構築装置に関し、特に最適化したPID定数を元にファジィ制御ルールを構築し、構築したファジィ制御ルールのチューニングを行って最適なファジィ制御ルールを構築するものに関する。
（ロ）従来の技術 ファジィ制御は、メンバシップ関数とファジィ制御ルールからなるファジィ知識に基づいて、例えば制御（応答）偏差やその差分情報から制御対象に応じた最適な操作量を演算により求めて制御を行う。これにより、従来のPID（比例，積分，微分）制御などでは得られない非線形で且つ可変ゲインが容易に実現でき、高精度の制御が可能である。このため、非常に多くの制御系への適用がされている。
良好なファジィ制御を行うためには、制御対象に適したファジィ知識の構築が重要である。
そこで、例えば、「自己調整ファジィ制御装置の設計」（1989年、第５回ファジィシステムシンポジウム講演論文集、第89頁乃至第94頁）では、前件部変数として制御偏差、制御偏差の１階差分、制御偏差の２階差分をとり、後件部変数として操作量の１階差分をとり、３つの前件部変数を夫々Ｎ（negative:負）、Ｚ（zero:零）、Ｐ（positive:正）にファジィ分割した結果から得られるファジィ制御ルールから構成されるファジィ制御装置において、ファジィ制御装置の入出力値を規格化するスケーリングファクタを学習により調整した後、制御動作中に制御応答がサンプリングにより得られた時点で、ファジィ制御ルールの結論部（後件部における操作量）を修正して目標の応答を得るようにファジィ制御ルールの自動チューニングを行っている。
このように、一旦構築したファジィ知識（上述の例ではそのうちのファジィ制御ルールに対して）の修正を行うことでファジィ知識の制御系に対する最適化が行われる。
（ハ）発明が解決しようとする課題 しかしながら、上述の自動チューニングでは、ファジィ制御ルールの結論部の基本的な修正量を、サンプリング時における移送応答波形と制御応答波形との差である応答偏差、及びそれ以前の応答偏差との変化分について、夫々正か負かあるいは零かといった情報のみによって決定しており（最終的な修正量は、基本的な修正量に各ファジィ制御ルールの成立度を掛けたもの）、応答偏差や応答偏差の変化分の大きさに応じたきめこまかなファジィ制御ルールの結論部の修正ができなかった。このため、理想応答波形と修正前のファジィ制御ルールに基づく制御応答波形との差が大きい（ファジィ知識の初期値として不適当な値が設定されている）場合には、十分な収束性が確保できず、良好な制御ができない虞があった。
また、ファジィ知識の修正を行うためには、修正する前の初期のファジィ知識を予め構築する必要がある。
従来は、初期のファジィ知識は、設計者が、入力変数に対して適当なファジィ分割を与え、更にメンバシップ関数とファジィ制御ルールの初期値を考えて、構築しなければならない。しかし、ファジィ知識を何もない状態から構築するのは容易ではなかった。
本発明は、斯様な点に鑑みて成されたもので、良好な制御が可能なファジィ知識を自動的に作成し、更には、生成したファジィ知識を理想応答と制御応答との差である応答偏差及びその変化分の大きさに応じて最適にチューニングし得るファジィ知識構築装置を提供するものである。
（ニ）課題を解決するための手段 本発明は、ファジィ知識構築装置であって、PID制御のためのPID定数を少なくとも一つ格納するパラメータ格納手段と、該パラメータ格納手段に格納されたPID定数に基づいて制御対象からの制御応答に応じて制御対象の制御を行うPID演算手段と、制御対象の制御応答から評価のための特徴量を求め該特徴量と制御目標値との差である制御目標偏差を出力するPID制御評価手段と、制御目標偏差に応じてPID定数のチューニングを行うためのファジィ知識を記憶したPID定数チューニング用ファジィ知識ベースと、PID定数に基づいてメンバシップ関数とファジィ制御ルールからなる制御用ファジィ知識を生成する変換手段と、該変換手段で生成された制御用ファジィ知識を記憶する制御用ファジィ知識記憶手段と、該制御用ファジィ知識記憶手段に記憶された制御用ファジィ知識に基づいて制御対象からの制御応答に応じて制御対象の制御を行うファジィ制御手段と、該ファジィ制御手段における制御応答に対するファジィ制御ルールの成立度を記憶するルール成立度記憶手段と、制御対象の理想的な応答を記憶する理想応答記憶手段と、制御対象の制御応答と理想応答記憶手段に記憶された理想的な応答との差である応答偏差及びその変化分の大きさを出力するファジィ制御評価手段と、応答偏差とその変化分の大きさに応じてファジィ制御ルールのチューニングを行うためのファジィ知識を記憶したファジィ制御ルールチューニング用ファジィ知識ベースと、PID定数チューニング用ファジィ知識ベースに記憶されたファジィ知識に基づきPID制御評価手段から出力された制御目標偏差に応じてパラメータ格納手段に格納されたPID定数の修正を行う、あるいはファジィ制御ルールチューニング用ファジィ知識ベースに記憶されたファジィ知識に基づきルール成立度記憶手段に記憶された成立度とファジィ制御評価手段から出力される応答偏差及びその変化分の大きさに応じて制御用ファジィ知識記憶手段に記憶されたファジィ制御ルールの修正を行うチューニング用ファジィ推論手段とを備えるものである。
（ホ）作用 PID演算手段による制御対象の制御過程において、パラメータ格納手段に格納されているPID定数が、PID定数チューニング用ファジィ知識ベースに記憶されたファジィ知識に基づいて、チューニング用ファジィ推論手段により、PID制御評価手段で求められる制御応答の特徴量及び制御目標値との差である制御目標偏差に応じて最適なPID制御がされるように修正される。
次に変換手段が、最適化されたPID定数に基づいてメンバシップ関数とファジィ制御ルールからなる制御用ファジィ知識を生成し、制御用ファジィ知識記憶手段に記憶する。
そして、ファジィ制御手段による制御対象の制御過程において、チューニング用ファジィ推論手段は、ファジィ制御ルールチューニング用ファジィ知識ベースに記憶されたファジィ知識に基づいて、ファジィ知識記憶手段に記憶された制御用ファジィ知識を、ファジィ制御評価手段により求められる応答偏差及びその変化分の大きさとルール成立度記憶手段に記憶されたルール成立度に応じて修正する。
（ヘ）実施例 第１図は、本発明装置一実施例の概略構成図である。
（１）は制御対象、（２）はPID定数P,TI,TDを記憶保持するパラメータ格納手段としてのPIDパラメータメモリ、（３）は設定値ｒと現在のサンプル時点ｊにおける制御応答yjとの制御偏差ejを入力し、PIDパラメータメモリ（２）に記憶されたPID定数に基づいて操作量の１階差分dujを演算出力するPID演算回路である。
（４）はメンバシップ関数とファジィ制御ルールからなる制御用ファジィ知識を記憶する制御用ファジィ知識記憶手段としてのファジィ制御知識ベース、（５）は制御偏差ej及びその制御偏差の１階差分dejを入力し、ファジィ制御知識ベース（４）に記憶された制御用ファジィ知識に基づいて推論を行い操作量の１階差分dujを出力するファジィ制御回路である。
PID演算回路（３）あるいはファジィ制御回路（５）から出力された操作量の１階差分dujは、加算器（６）にて、 uj＝uj-1＋dujの加算演算が行われて操作量ujが求められ、制御対象（１）にこの操作量ujが加えられて制御対象（１）の制御が行われる。
これらPIDパラメータメモリ（２）、PID演算回路（３）、ファジィ制御知識ベース（４）、ファジィ制御回路（５）、加算器（６）、及び制御対象（１）に対してPID演算回路（３）あるいはファジィ制御回路（５）を選択的に接続するスイッチ（７）（７）とから、制御対象（１）を制御する制御装置（８）が構成される。
（９）は、PIDパラメータメモリ（２）に記憶されたPID定数に基づいてメンバシップ関数とファジィ制御ルールからなる制御用ファジィ知識を生成する変換手段としてのパラーメータ・ファジィ知識変換回路で、該パラーメータ・ファジィ知識変換回路（９）で生成された制御用のファジィ知識はファジィ制御知識ベース（４）に記憶される。
（10）は制御対象における理想的な制御応答yj゜を波形あるいは離散的な値で記憶する理想応答設定回路（第24図参照、第24図では応答偏差ej゜についても示してある）で、図示しない入力手段により適宜入力設定される。
（11）は理想応答設定回路（10）に記憶された理想的な制御応答（波形）からオーバシュート量や振幅減衰比（減衰率）、到達時間等の特徴量である制御目標値を算出する制御目標値算出回路で、理想応答設定回路（10）を介して直接制御目標値で設定されるときには、その制御目標値を選択することでこの制御目標値算出回路（11）による理想的な制御応答から制御目標値を算出する必要はなくなる。
（12）は、PID制御評価手段としてのPID制御評価回路（13）とファジィ制御評価手段としてのファジィ制御評価回路（14）を備える制御評価部で、PID制御評価回路（13）は理想応答設定回路（10）あるいは制御目標値算出回路（11）から出力された制御目標値と制御対象（１）からの制御応答yjとを入力して、制御応答yjからそのその特徴量であるオーバシュート量、振幅減衰比（減衰率）、到達時間を算出し、更に算出した夫々の特徴量と対応する制御目標値との差である制御目標偏差を出力し、また、ファジィ制御評価回路（14）は理想的な制御応答yj゜と制御対象（１）からの制御応答yjとの差である応答偏差ej゜およびこの応答偏差ej゜とｓサンプル前のej-s゜との差分（変化分）dej゜を算出出力する。
（15）は、ファジィ制御回路（５）において最新（現在）のサンプル時点ｊからｓサンプル前までの制御応答に対して成立したファジィ制御ルールの成立度を記憶しておくルール成立度記憶手段としてのルール成立度記憶回路で、このルール成立度記憶回路（15）に記憶されたルール成立度は必要に応じて後述するファジィ制御ルールチューニング用入力変数レジスタに出力される。
（16）は制御評価部（12）のPID制御評価回路（13）から出力される制御目標偏差を格納するPID定数チューニング用入力変数レジスタ、（17）は制御評価部（12）のファジィ制御評価回路（14）から出力される応答偏差ej゜および応答偏差ej゜とｓサンプル前のej-s゜との差分（変化分）dej゜、及びルール成立度記憶回路（15）に記憶されたルール成立度を格納するファジィ制御ルールチューニング用入力変数レジスタである。
（18）は、制御目標偏差夫々のメンバシップ関数と、制御目標偏差に応じて制御目標偏差を解消するようにPID定数を修正するためのファジィルールからなるファジィ知識が記憶されたPID定数チューニング用ファジィ知識ベースである。
（19）は、応答偏差ej゜および応答偏差ej゜とｓサンプル前のej-s゜との変化分dej゜の大きさに応じて、ファジィ制御ルールの後件部の値を修正するためのファジィルールとメンバシップ関数が記憶されたファジィ制御ルールチューニング用ファジィ知識ベースである。
（20）は、PID定数チューニング用ファジィ知識ベース（18）に記憶されたファジィ知識に基づきPID定数チューニング用入力変数レジスタ（16）から出力された制御目標偏差に応じてPIDパラメータメモリ（２）に格納されたPID定数の修正を行う、あるいはファジィ制御ルールチューニング用ファジィ知識ベース（19）に記憶されたファジィ知識に基づきファジィ制御ルールチューニング用入力変数レジスタ（17）から出力されたルール成立度、ｓサンプル前との応答偏差の変化分dej゜に応じてファジィ制御知識ベース（４）に記憶されたファジィ制御ルールの修正を行うチューニング用ファジィ推論回路である。
（21）は、制御対象（１）の制御をPID演算回路（３）によるかファジィ制御回路（５）によるか、更に、PID演算回路（３）によるときにPID定数のチューニングを行うように、またファジィ制御回路（５）によるときにファジィ制御ルールのチューニングを行うように、スイッチ（７）（７）及び（22）（22）（22）を制御する切換回路で、図示しない設定手段によりPID演算回路（３）かファジィ制御回路（５）による制御の切換え設定がされる。
まず、PID演算回路（３）による制御対象（１）の制御過程におけるPID定数の修正について説明する。この場合、スイッチ（７）（22）は切換回路（21）より全てａ側に切換えられる。
さて、PID演算回路（３）は、PID定数の比例感度Ｐ、積分時間TI、微分時間TDが与えられた下で、設定値ｒ（ｔ）と制御応答出力ｙ（ｔ）で定義される制御偏差 ｅ（ｔ）＝ｒ（ｔ）−ｙ（ｔ）
に基づいて次式で示される操作量ｕ（ｔ）を演算して出力する。
制御対象（１）では、与えられた操作量ｕ（ｔ）による制御が行われ、制御応答ｙ（ｔ）が出力される。
今、理想応答設定回路（10）においてオーバシュート量OV＊，減衰率（振幅減衰比）DP＊，到達時間RT＊からなる制御目標値が設定され、これら制御目標値が制御評価回路（12）のPID制御評価回路（13）に与えられているとする。
このPID制御評価回路（13）に与えられる制御目標値としては、例えば目標値近傍の安定性（対外乱特性重視）やプラント起動時の速応性や過渡特性などを考慮して、第10図に示す如く種々のものが考えられ、必要に応じて一組の制御目標値が与えられる。
PID制御評価回路（13）は、制御応答ｕ（ｔ）から制御応答のオーバシュート量OV,減衰率DP,到達時間RTの特徴量を算出する。オーバシュート量は設定値ｒに対して超過した割合、減衰率は設定値ｒに対する制御応答の振幅の減衰する割合、到達時間は制御の開始から制御応答が設定値ｒに達するまでの時間である。
第２図に示す制御応答ｕ（ｔ）を例に取ると、オーバシュート量OV,減衰DP,到達時間RTの特徴量は次の様に算出される。
OV＝100×|ov1/r| （％） DP＝100×|ov2/ov1| （％） RT （sec） 更にPID制御評価回路（13）は求めた特徴量と理想応答設定回路（10）から入力された制御目標値との差である制御目標偏差をオーバシュート量，減衰率，到達時間の夫々について求める。夫々の制御目標偏差EOV,EDP,ERTは次式により求められる。
EOV＝OV−OV＊ EDP＝DP−DP＊ ERT＝（RT−RT＊）/RT＊ PID制御評価回路（13）で斯様にして求められた制御目標偏差EOV,EDP,ERTは、PID定数チューニング用入力変数レジスタ（16）に入力され、更にスイッチ（22）を介してチューニング用ファジィ推論回路（20）にファジィ推論の入力変数として入力される。
チューニング用ファジィ推論回路（20）では、入力された制御目標偏差EOV,EDP,ERTを前件部変数として、PID変数チューニングファジィ知識ベース（18）に記憶されたメンバシップ関数、及びファジィルールに基づいて前件部変数（入力変数：制御目標偏差）が解消（ゼロとなる）するようにファジィ推論を行い、PID定数の修正係数KP、KI、KDを出力する。
第３図、第４図、第５図にチューニングのためのファジィルールの前件部変数（入力変数）EOV,EDP,ERTのメンバシップ関数の一例を、第６図、第７図、第８図に後件部変数（出力変数：修正係数）KP、KI、KDのメンバシップ関数の一例を示す。この例においては、後件部変数は実数（シングルトン）であるが、前件部変数ようにファジィ分割されメンバシップ関数で表されるものであってもよい。
更に、チューニング用のファジィルールの一例を第９図R>図に示す。この図において、例えば最初のファジィルールは、 IF EOV＝PB AND EDP＝PB THEN KP＝PB AND KI＝PB AND KD＝NBを意味する。
PID制御評価回路（13）からの制御目標偏差EOV,EDP,ERTが与えられたとき、チューニング用ファジィ推論回路（20）は、後件部が実数であるこの例においては、以下の式により修正係数KP、KI、KDを算出する。
但し、ｎはファジィルールの総数、制御目標偏差EOV,EDP,ERTが与えられたときのwiはｉ番めのファジィルールの成立度、hPi、hIi、hDiは夫々ｉ番めのファジィルールの後件部におけるKP、KI、KDに関するラベル（実数値）である。尚、後件部が実数値でなく、メンバシップ関数で表現されるような場合には、たとえばMIN/MAX−重心法などの推論アルゴリズムにより出力変数値（修正係数KP、KI、KD）が計算される。
修正係数KP、KI、KDが求められると、チューニング用ファジィ推論回路（９）は、その修正係数によりPID定数の修正を行う。
Ｎ回めの制御サイクルにおけるPID定数をPN、TIN、TDNとし、修正係数をKPN、KIN、KDNとすれば、（Ｎ＋１）回めの制御サイクルにおけるPID定数PN+1、TIN+1、TDN+1は以下のように計算され修正される。
PN+1＝KPN・PN TIN+1＝KIN・TIN TDN+1＝KDN・TDN 修正されたPID定数PN+1、TIN+1、TDN+1はPIDパラメータメモリ（２）に送られ、PIDパラメータメモリ（12）からは、PID定数のチューニングが終了していない（終了判定がされない）間は、そのまま、修正されたPID定数PN+1、TIN+1、TDN+1がPID演算回路（３）に送られる。
そして、PID演算回路（３）は、与えられたPID定数PN+1、TIN+1、TDN+1を用いて（Ｎ＋１）回目のPID制御を実行する。
PID制御の結果、その制御応答ｘは、上述の通り、PID制御評価回路（13）に入力されて制御目標偏差が求められ、チューニング用ファジィ推論回路（20）でPID定数の修正係数及び修正がされてチューニングが進められる。
PID定数のチューニングサイクルは、終了判定定数ε（＞０）に対し、Ｎサイクル目の制御目標値偏差をEOVN、EDPN、ERTNとすると、 max（|EOVN|,|EDPN|,100・|ERTN|）＜εが満足されるまで（EOVN、EDPN、100・ERTNの絶対値のいずれかがεより小さくなるまで）続行される。
そして、チューニングが終了した時点（上式が満足された時点）で、最初に与えられた制御目標値の組（OV＊、DP＊、RT＊）に対応した最適なPID定数の組（Ｐ＊、TI＊、TD＊）が決定（チューニングが終了）し、そのPID定数Ｐ＊、TI＊、TD＊がPIDラメータメモリ（２）に記憶される。第11図に、チューニングが終了したPID定数Ｐ＊、TI＊、TD＊の記憶形式の一例を示す。ここでは、制御偏差ｅの閾値δ1,δ２に対する大小関係に対応して記憶されるが、少なくともPID定数の組が記憶されればよい。
斯様にして制御対象（１）に対するPID定数の最適化が行われる。
尚、上述のように理想応答設定回路（10）に直接制御目標値が与えられない場合、理想応答設定回路（10）には理想的な制御応答波形が与えられる。制御応答波形の入力は、例えば、図示しないディスプレイ上に座標軸と設定値を描き、図示しないキーボードから応答波形の代表的な座標を入力して補間処理（例えばスプライン補間）を行うものや、マウスあるいはライトペン等により表示画面上に直接理想的な制御応答波形を描くもの、あるいは離散的な数値を入力するものにより行われる。
そして、設定された理想的な制御応答波形ｙ゜（ｔ）から、制御目標値算出回路（11）にて、上述のPID制御評価回路（13）で制御応答から特徴量を算出するのと同じ式により、理想的な制御応答波形から制御目標値（理想的な制御応答波形の特徴量）OV＊、DP＊、RT＊が算出される。算出された制御目標値は、PID制御評価回路（13）に供給され、上述のとおり制御目標偏差が算出される。
次に、最適化されたPID定数に基づいて、パラメータ・ファジィ知識変換回路（９）での、ファジィ制御回路（５）によるファジィ制御のためのファジィ制御ルールとメンバシップ関数からなる制御用ファジィ知識の生成について説明する。
第12図は、パラメータ・ファジィ知識変換回路（９）の概略構成図を示す。
（91）は、ファジィルールの前件部変数となる入力変数のファジィ分割数と、その範囲（例えば変数が取り得る最大値及び最小値）を、各入力変数毎に格納する分割情報格納手段としての分割情報レジスタで、この分割情報レジスタ（91）には、図示しないキーボード等の入力手段の操作により夫々の値が入力格納される。
（92）は、分割情報レジスタ（91）に格納された入力変数の分割情報に基づいて、各入力変数を設定された分割数にファジィ分割し、標準的なメンバシッブ関数を生成する入力変数分割手段としての入力変数分割回路である。
（93）は、入力変数分割回路（92）で分割された入力変数の各ラベルの代表値（メンバシップ関数の成立度が１の値）を入力し、PIDパラメータメモリ（２）に格納されたPID定数からファジィ制御ルールの後件部とする出力値を計算してファジィ制御ルールを生成する後件部決定手段としてのファジィルール生成回路で、超平面フィードバック則生成部（94）にPID定数に基づいて設定された超平面フィードバック則に従って後件部の計算を行う。
さて、チューニング用ファジィ推論回路（20）によって最適化されたPID定数Ｐ＊、TI＊、TD＊はPIDパラメータメモリ（２）に記憶されており、このPID定数に基づくフィードバック則 P:（e,de,d2e）→duは、４次元直交空間［ｅ×de×d2e×du］内の超平面 du＝TI＊・ｅ＋Ｐ＊・de＋TD＊d2eで表現される。
パラメータ・ファジィ知識変換回路（９）によるPID定数に基づくファジィ制御知識の生成時には、図示しない入力手段からファジィ制御ルールの前件部変数となる各入力変数の（e,de,d2eの全部か一部）の範囲（例えば各変数が取り得る値の最大値、最小値で定義される）と、その分割数が分割情報レジスタ（91）に入力設定される。
分割情報レジスタ（91）に各入力変数の分割情報が格納されると、入力変数分割回路（92）が各入力変数の標準的な分割と分割に合わせてメンバシップ関数の作成を行う。
例えば、e,de,d2eに対して、夫々、範囲（最大値，最小値）として（emax,−emax）、（demax,−demax）、（d2emax,−d2emax）が、分割数として全て７が設定されたとすると、第13図に示すように、範囲（定義域）を入力変数の軸上で７等分する。そして、分割した入力変数夫々に、分割した部分領域に分割数だけラベルを付し、各入力変数軸を台集合として標準的なメンバシップ関数を生成する。標準的なメンバシップ関数としては、例えば第13図に示すような、分割された各入力変数軸上の部分領域の中点を成立度１の頂点とし、隣接する２つの部分領域の中点（成立度０の点）と頂点を結んだ二等辺三角形型のものを生成する。但し、部分領域の最大と最小のメンバシップ関数は二等辺三角形とはならず台形型のものとなる。また、これに限らず、標準型のメンバシップ関数として、部分領域の中点を成立度１の頂点とするような釣り鐘型のものでも良い。
更に、入力変数分割回路（92）は、ファジィ制御ルールの前件部変数となる入力変数毎に、生成したメンバシップ関数の各ラベルの代表値、例えばメンバシップ関数の成立度が１のときの値、即ち入力変数軸上での各部分領域の中点の値を、入力変数（前件部変数）の分割数に応じた標準型のファジィ制御ルールと共にファジィルール生成回路（93）に出力する。
標準型のファジィ制御ルールは、PID制御系では、第１の前件部変数ｅをＬ個、第２の前件部変数deをＭ個、第３の前件部変数d2eをＮ個にファジィ分割した場合、ファジィ制御ルールRijkは、Rijk:IF e＝ei AND de＝dej AND d2e＝d2ek THEM du＝duijk ｉ＝1,…,L、ｊ＝1,…,M、ｋ＝1,…,N（夫々ラベルに対応する）
で与えられる。
尚、この場合は前件部変数がｅとdeとd2eの３つからなるPID制御系であるが、PI制御系やPD制御系では、夫々、前件部変数がｅとde、deとd2eとなり、ファジィ制御ルールRij、Rjkは、Rij:IF e＝ei AND de＝dej THEN du＝duij ｉ＝1,…,L、ｊ＝1,…,MRjk:IF de＝dej AND d2e＝d2ek THEN du＝dujk ｊ＝1,…,M、ｋ＝1,…,Nとなる。
さて、超平面フィードバック則生成部（９）では、PIDパラメータメモリ（２）に格納されたPID定数Ｐ＊、TI＊、TD＊から、これら定数に基づくフィードバック則 du＝TI＊・ｅ＋Ｐ＊・de＋TD＊・d2eを生成し保持しておく。
そして、ファジィルール生成回路（93）に前件部変数の各ラベルの代表値と標準型のファジィ制御ルールが入力されると、ファジィルール生成回路（93）は、各ファジィ制御ルール毎（ｉ＝1,…,L、ｊ＝1,…,M、ｋ＝1,…,N）に対応する前件部変数の代表値をフィードバック則に代入してduを算出し、算出したduをそのファジィ制御ルールにおける後件部の実数値とする。
即ち、各ファジィ制御ルールにおける後件部の実数値はduは、上述のフィードバック則に従って、 duijk＝TI＊・ei＋Ｐ＊・dej＋TD＊・d2ek ｉ＝1,…,L、ｊ＝1,…,M、ｋ＝1,…,Nで与えられる。
ファジィルール生成回路（５）は、後件部の実数値duを算出すると、標準型のファジィ制御ルールの前件部変数の状態の部分（ei、dej、d2ek）を前件部変数として代入した代表値のラベルに置き換え、後件部の出力する値（duijk）を算出した実数値に置き換えてファジィ制御ルールを生成する。
而して、生成されたファジィ制御ルールは、入力変数分割回路（92）で生成されたメンバシップ関数と共に、ファジィ制御知識ベース（４）に記憶される。これにより、最適化されたPID定数に基づく超平面フィードバック則に極めて近似するファジィ制御知識ベースが自動的に構築される。
尚、PID制御系でなく、PI制御系あるいはPD制御系では、夫々の前件部変数（入力変数）の代表値から後件部の実数値duが算出される。
例えば、PI制御系では、 duij＝TI＊・ei＋Ｐ＊・dej ｉ＝1,…,L、ｊ＝1,…,M、で算出され、PD制御系では、 dujk＝Ｐ＊・dej＋TD＊・d2ek ｉ＝1,…,M、ｋ＝1,…,Nで算出される。
次に、パラメータ・ファジィ知識変換回路（９）で生成されファジィ制御知識ベース（４）に記憶されたファジィ制御知識のチューニングについて説明する。この場合、スイッチ（７）（22）は切換回路（21）により全てｂ側に切換えられる。
尚、ここでは、簡単のために、生成されたファジィ制御知識のファジィ制御ルールは、後件部が実数値であるような簡易推論を用いるものとする。そして、ファジィ制御ルールは、前件部変数に制御偏差ejと制御偏差の１階差分dejをとり、後件部変数に操作量の１階差分dujをとる。
制御偏差ejと制御偏差の１階差分dejのファジィ分割は任意であるが、ここでは、制御偏差ejと制御偏差の１階差分dejを、第14図に示す様に、いずれも７つ（NB:negative big、NM:negative medium、NS:negative small、ZO:zero、PS:positive small、PM:positive medium、PB:positive big）に分割し、第15図に示すような13個のファジィ制御ルールが設定されているとする。無論、第15図の空白部分に更にルールが追加されていても構わない。
第15図に示すファジィ制御ルールは次のように表される。
但し、最新（現在）のサンプル時点をｊとし、 ej＝ｒ−yj,dej＝ej−ej-1 duj＝uj−uj-1 r:設定値、yj:制御応答、ej:制御偏差、dej:制御偏差の１階差分、duj＝操作量ujの１階差分である。
前件部のメンバシップの関数は第14図に示した通りであり、後件部のメンバシップ関数を第16図に示す。本実施例では、後件部のメンバシップ関数は、実数値hi（ｉ＝１〜７）に置き換えたものである。
ファジィ制御回路（５）では、入力ej、dejが与えられたとき、出力dujは次式で得られる。
但し、wiはｉ番めのルールの、ej、dejに対するルール成立度である。
そして、斯様にして得られた操作量の１階差分dujは、上述の通り、加算器（６）にて、一つ前のサンプル時点ｊ−１における操作量uj-1とか和、 uj＝uj-1＋dujの加算演算が行われて操作量ujが求められ、制御対象（１）にこの操作量ujが加えられて制御対象（１）の制御が行われる。
このようなファジィ制御ルールのチューニングは、現在のサンプル時点ｊで観測された制御応答yJを、予め制定され理想応答設定回路（10）に記憶されている理想応答yj゜に一致させるように、現在の制御状態に影響があると考えられる現在のサンプル時点ｊよりｓサンプル前に用いたファジィ制御ルールの後件部の実数値の修正量を応答偏差ej゜、及びｓサンプル間の応答偏差の変化分dej゜の符号及びその値の大きさに応じてファジィ推論することにより求め、制御ルールの後件部の実数値を増減することにより行う。
ここで、ej゜＝yj−yj゜ dej゜＝ej゜−ej-s゜ ej゜：応答偏差、dej゜:sサンプル間の応答偏差の変化分、yj゜：理想応答、yj:制御応答である。
即ち、ファジィ制御回路（５）による制御対象（１）の制御実行時、制御評価部（12）のファジィ制御評価回路（14）には、制御対象（１）からの制御応答yJと理想応答設定回路（10）に記憶されている理想応答yj゜が入力され、応答偏差ej゜およびこの応答偏差ej゜とｓサンプル前のej-s゜との差分（変化分）dej゜を算出する。これら応答偏差ej゜およびこの応答偏差ej゜とｓサンプル前のej-s゜との差分（変化分）dej゜は、ファジィ制御ルールチューニング用入力変数レジスタ（17）に出力され保持される。
また、ファジィ制御回路（５）でのファジィ制御のための各サンプル時における各ファジィ制御ルールの成立度は、ルール成立度記憶回路（15）に記憶され、ファジィ制御ルールチューニング用入力変数レジスタ（17）にはルール成立度記憶回路（15）からルール成立度も入力されている。このルール成立度記憶回路（15）の記憶内容の一例を第23図に示す。
そして、ファジィ制御ルールチューニング用入力変数レジスタ（17）から、応答偏差ej゜およびこの応答偏差ej゜とｓサンプル前のej-s゜との差分（変化分）dej゜、及びルール成立度がスイッチ（22）を介してチューニング用ファジィ推論回路（20）にファジィ推論の入力変数として入力される。
チューニング用ファジィ推論回路（20）は、入力された応答偏差ej゜およびこの応答偏差ej゜とｓサンプル前のej-s゜との差分（変化分）dej゜に応じて、ファジィ制御ルールを最適化するためもファジィ推論を行う。
例えば、第20図Ａを例に取ると、第20図Ａでは、『現時点ｊで応答偏差ej゜はNBは、かつｓサンプル前と比較して応答偏差はさらに減少して（dej゜がＮ）、理想応答よりも小さい値の方向へ遠ざかっていく傾向にあるので、ｓサンプル前の操作量が少なすぎたと考えられ、ｓサンプル前に用いた制御ルールの後件部の値を大きく増加させなければならない』場合を示している。
これをファジィ制御ルールチューニング用ファジィルールで表現すると、時刻ｊにおいて、IF ej゜ is NB,dej゜ is N,THEN dhj is PB 但し、dhi:i番めのファジィ制御ルールの後件部の値hjの修正量と表現される。
ファジィ制御ルールチューニング用ファジィルールの前件部、後件部の変数のファジィ分割は、やはり任意であるが、応答偏差ej゜のファジィ分割例を第17図に、応答偏差の１階差分dej゜のファジィ分割例を第18図に示す。また、後件部のdhiのメンバシップ関数は、第19図に示すように、チューニングのためのファジィ推論においても簡略推論を用いるので、実数値piに置き換えたものとなる。
即ち、PBはp7に対応するので、上述のチューニング用ファジィルールは、IF ej゜ is NB,dej゜ is N,THEN dhi is p7となる。
第17図と、第18図に示すファジィ分割全てに対応した、理想応答yj゜に対する制御応答yjの発生の仕方を第20図Ａ乃至Ｏに示す。第20図に対応するファジィ制御ルールチューニング用ファジィルールを表形式で表すと第21図のようになる。
尚、このチューニング用ファジィルールは第21図のように全ての場合について記述する必要はなく、例えば第22図のように、代表的なパターンに対するものだけの記述でもよい。
チューニング用ファジィ推論回路（20）は、ファジィ制御ルールチューニング用ファジィ知識ベース（19）に記憶されたメンバシップ関数（第17図乃至第18図）や第21図（あるいは第22図）のファジィ制御ルールチューニング用ファジィルールに基づいて、制御評価部（12）のファジィ制御評価回路（14）で計算された応答偏差ej゜、および応答偏差の変化分（応答偏差の１階差分）dej゜が与えられたとき、簡略推論によって制御ルールの後件部の修正量dhiとして、
（但し、チューニング用ファジィルールの総数をｍ個とし、ｋ番めのチューニング用ファジィルールの、ej゜、dej゜に対するルール成立度をμｋとする）
を演算して求める。
そして、ファジィ制御ルールの後件部の値hiは、ｓサンプル前に操作量を演算するために用いられた全てのファジィ制御ルールに対して、現在のサンプル時点ｊで次式により修正される。
hiNEW＝hiOLD＋w(j-s)・dhi但し、w(j-s):（ｊ−ｓ）時点の１番めのファジィ制御ルールの成立度hiOLD :（ｊ−ｓ）時点で使用されたファジィ制御ルールの後件部の値hiNEW :j時点で修正されたファジィ制御ルールの後件部の値である。
w(j-s)は、（ｊ−ｓ）時点における操作量の１階差分du(j-s)を算出する際に、ファジィ制御回路（５）において各ファジィ制御ルールに対して求まっているルール成立度で、ルール成立度記憶回路（15）、ファジィ制御ルールチューニング用入力変数レジスタ（17）を介してチューニング用ファジィ推論回路（20）に入力されている。
斯様にして得られたhiNEWに、ファジィ制御知識ベース（４）の、（ｊ−ｓ）時点で使用されたファジィ制御ルールの後件部の値が修正される。
このようなファジィ制御ルールのチューニングは、例えば、
で示される終了判定基準が満足するまで、制御対象（１）の制御中、前回のチューニング後のファジィ制御ルールを初期ルールとして判定基準が満足されるまで、実時間のチューニングが繰り返し行われる。尚、φは終了判定基準の値である。
（ト）発明の効果 本発明は、以上の説明から明らかなように、PID定数の修正を、制御応答から求められる特徴量と制御目標値との差である制御目標偏差を入力変数とするファジィ推論で行うことにより、異なる制御状況に応じた異なる制御目標が与えられた場合でも。従来の様に夫々の制御目標に対して予めチューニング用知識ベースを複数準備しておくことなく、１種類のPID定数チューニング用ファジィ知識ベースだけで、制御対象あるいはその特性プロセスに合った任意の制御目標を達成するようにPID定数の最適化が行える。
そして、パラメータ・ファジィ知識変換回路により、任意に設定される前件部変数の分割数と範囲に従って、最適化されたPID定数に基づくフィードバック則に極めて近似した制御を行うファジィ制御ルールが自動的に生成される。即ち、従来人手で行っていたファジィ制御ルールの構築が自動化される。また、このとき、最適化されたPID定数に基づくフィードバック則に極めて近似した制御を行うファジィ制御ルールの構築がされるので、少なくともPID制御と同等の制御ができ、従来の制御量の状態軌跡に沿って構築されたファジィ制御ルールよりも良好な制御を行うことが可能になる。
更には、ファジィ制御ルールの後件部の修正量の推論にファジィ推論を適用することにより、応答偏差ej゜及び応答偏差の変化分dej゜（応答偏差の１階差分）の大きさに応じて、より精密なファジィ制御ルールのチューニングがされる。そして、理想応答と初期制御ルールによる応答との差（初期応答偏差）がある程度大きい場合のチューニングも可能になり、チューニングのロバスト性および収束効率の改善が図れる。
【図面の簡単な説明】
第１図は本発明装置一実施例の概略構成図、第２図は本発明一実施例に係る制御出力の応答波形の一例と特徴量を示す模式図、第３図乃至第５図は本発明一実施例に係るPID定数のチューニングのためのファジィ推論における入力変数のメンバシップ関数の一実施例を示す図、第６図６図乃至第８図は本発明一実施例に係るPID定数のチューニングのためのファジィ推論における出力変数のメンバシップ関数の一実施例を示す図、第９図は本発明一実施例に係るPID定数チューニング用ファジィルールの一例を示す図、第10図は本発明一実施例に係るPID定数のチューニングのためのファジィ推論における制御偏差の大きさに対する制御目標値を示す図、第11図は本発明一実施例に係る制御偏差の大きさに対するPID定数を示す図、第12図は本発明一実施例に係るパラメータ・ファジィ知識変換回路の概略構成図、第13図は本発明一実施例に係るファジィ制御ルールの生成における前件部変数のメンバシップ関数を示す図、第14図は本発明一実施例に係るファジィ制御ルールの前件部のメンバシップ関数を示す図、第15図は本発明一実施例に係るファジィ制御ルールを示す図、第16図は本発明一実施例に係るファジィ制御ルールの後件部のメンバシップ関数（実数値）を示す図、第17図及び第18図は本発明一実施例に係るファジィ制御ルールチューニング用ファジィルールの前件部のメンバシップ関数を示す図、第19図は本発明一実施例に係るファジィ制御ルールチューニング用ファジィルールの後件部のメンバシップ関数（実数値）を示す図、第20図は理想応答に対する制御応答の状態を示す図、第21図及び第22図は本発明一実施例に係るファジィ制御ルールチューニング用ファジィルールを示す図、第23図は本発明一実施例に係るルール成立度記憶回路における記憶内容の一例を示す図、第24図は本発明一実施例に係る理想応答設定回路において設定された理想応答の一例を示す図である。
（１）……制御対象、（２）……PIDパラメータメモリ（パラメータ格納手段）、（３）……PID演算回路（PID演算手段）、（４）……ファジィ制御知識ベース（制御用ファジィ知識記憶手段）、（５）……ファジィ制御回路（ファジィ制御手段）、（９）……パラメータ・ファジィ知識変換回路（変換手段）、（10）……理想応答設定回路（理想応答記憶手段）、（11）……制御目標値算出回路（制御目標値算出手段）、（12）……制御評価部、（13）……PID制御評価回路（PID制御評価手段）、（14）……ファジィ制御評価回路（ファジィ制御評価手段）、（15）……ルール成立度記憶回路（ルール成立度記憶手段）、（18）……PID定数チューニング用ファジィ知識ベース、（19）……ファジィ制御ルールチューニング用ファジィ知識ベース、（20）……チューニング用ファジィ推論回路（チューニング用ファジィ推論手段）、（21）……切換回路、（91）……分割情報レジスタ（分割情報格納手段）、（92）……入力変換分割回路（入力変数分割手段）、（93）……ファジィルール生成回路（後件部決定手段）、（94）……超平面フィードバック則生成部。
（イ）産業上の利用分野 本発明は、ファジィ制御ルールに基づいて制御を行うファジィ制御装置のための、ファジィ知識ベースを構築するファジィ知識構築装置に関し、特に最適化したPID定数を元にファジィ制御ルールを構築し、構築したファジィ制御ルールのチューニングを行って最適なファジィ制御ルールを構築するものに関する。
（ロ）従来の技術 ファジィ制御は、メンバシップ関数とファジィ制御ルールからなるファジィ知識に基づいて、例えば制御（応答）偏差やその差分情報から制御対象に応じた最適な操作量を演算により求めて制御を行う。これにより、従来のPID（比例，積分，微分）制御などでは得られない非線形で且つ可変ゲインが容易に実現でき、高精度の制御が可能である。このため、非常に多くの制御系への適用がされている。
良好なファジィ制御を行うためには、制御対象に適したファジィ知識の構築が重要である。
そこで、例えば、「自己調整ファジィ制御装置の設計」（1989年、第５回ファジィシステムシンポジウム講演論文集、第89頁乃至第94頁）では、前件部変数として制御偏差、制御偏差の１階差分、制御偏差の２階差分をとり、後件部変数として操作量の１階差分をとり、３つの前件部変数を夫々Ｎ（negative:負）、Ｚ（zero:零）、Ｐ（positive:正）にファジィ分割した結果から得られるファジィ制御ルールから構成されるファジィ制御装置において、ファジィ制御装置の入出力値を規格化するスケーリングファクタを学習により調整した後、制御動作中に制御応答がサンプリングにより得られた時点で、ファジィ制御ルールの結論部（後件部における操作量）を修正して目標の応答を得るようにファジィ制御ルールの自動チューニングを行っている。
このように、一旦構築したファジィ知識（上述の例ではそのうちのファジィ制御ルールに対して）の修正を行うことでファジィ知識の制御系に対する最適化が行われる。
（ハ）発明が解決しようとする課題 しかしながら、上述の自動チューニングでは、ファジィ制御ルールの結論部の基本的な修正量を、サンプリング時における移送応答波形と制御応答波形との差である応答偏差、及びそれ以前の応答偏差との変化分について、夫々正か負かあるいは零かといった情報のみによって決定しており（最終的な修正量は、基本的な修正量に各ファジィ制御ルールの成立度を掛けたもの）、応答偏差や応答偏差の変化分の大きさに応じたきめこまかなファジィ制御ルールの結論部の修正ができなかった。このため、理想応答波形と修正前のファジィ制御ルールに基づく制御応答波形との差が大きい（ファジィ知識の初期値として不適当な値が設定されている）場合には、十分な収束性が確保できず、良好な制御ができない虞があった。
また、ファジィ知識の修正を行うためには、修正する前の初期のファジィ知識を予め構築する必要がある。
従来は、初期のファジィ知識は、設計者が、入力変数に対して適当なファジィ分割を与え、更にメンバシップ関数とファジィ制御ルールの初期値を考えて、構築しなければならない。しかし、ファジィ知識を何もない状態から構築するのは容易ではなかった。
本発明は、斯様な点に鑑みて成されたもので、良好な制御が可能なファジィ知識を自動的に作成し、更には、生成したファジィ知識を理想応答と制御応答との差である応答偏差及びその変化分の大きさに応じて最適にチューニングし得るファジィ知識構築装置を提供するものである。
（ニ）課題を解決するための手段 本発明は、ファジィ知識構築装置であって、PID制御のためのPID定数を少なくとも一つ格納するパラメータ格納手段と、該パラメータ格納手段に格納されたPID定数に基づいて制御対象からの制御応答に応じて制御対象の制御を行うPID演算手段と、制御対象の制御応答から評価のための特徴量を求め該特徴量と制御目標値との差である制御目標偏差を出力するPID制御評価手段と、制御目標偏差に応じてPID定数のチューニングを行うためのファジィ知識を記憶したPID定数チューニング用ファジィ知識ベースと、PID定数に基づいてメンバシップ関数とファジィ制御ルールからなる制御用ファジィ知識を生成する変換手段と、該変換手段で生成された制御用ファジィ知識を記憶する制御用ファジィ知識記憶手段と、該制御用ファジィ知識記憶手段に記憶された制御用ファジィ知識に基づいて制御対象からの制御応答に応じて制御対象の制御を行うファジィ制御手段と、該ファジィ制御手段における制御応答に対するファジィ制御ルールの成立度を記憶するルール成立度記憶手段と、制御対象の理想的な応答を記憶する理想応答記憶手段と、制御対象の制御応答と理想応答記憶手段に記憶された理想的な応答との差である応答偏差及びその変化分の大きさを出力するファジィ制御評価手段と、応答偏差とその変化分の大きさに応じてファジィ制御ルールのチューニングを行うためのファジィ知識を記憶したファジィ制御ルールチューニング用ファジィ知識ベースと、PID定数チューニング用ファジィ知識ベースに記憶されたファジィ知識に基づきPID制御評価手段から出力された制御目標偏差に応じてパラメータ格納手段に格納されたPID定数の修正を行う、あるいはファジィ制御ルールチューニング用ファジィ知識ベースに記憶されたファジィ知識に基づきルール成立度記憶手段に記憶された成立度とファジィ制御評価手段から出力される応答偏差及びその変化分の大きさに応じて制御用ファジィ知識記憶手段に記憶されたファジィ制御ルールの修正を行うチューニング用ファジィ推論手段とを備えるものである。
（ホ）作用 PID演算手段による制御対象の制御過程において、パラメータ格納手段に格納されているPID定数が、PID定数チューニング用ファジィ知識ベースに記憶されたファジィ知識に基づいて、チューニング用ファジィ推論手段により、PID制御評価手段で求められる制御応答の特徴量及び制御目標値との差である制御目標偏差に応じて最適なPID制御がされるように修正される。
次に変換手段が、最適化されたPID定数に基づいてメンバシップ関数とファジィ制御ルールからなる制御用ファジィ知識を生成し、制御用ファジィ知識記憶手段に記憶する。
そして、ファジィ制御手段による制御対象の制御過程において、チューニング用ファジィ推論手段は、ファジィ制御ルールチューニング用ファジィ知識ベースに記憶されたファジィ知識に基づいて、ファジィ知識記憶手段に記憶された制御用ファジィ知識を、ファジィ制御評価手段により求められる応答偏差及びその変化分の大きさとルール成立度記憶手段に記憶されたルール成立度に応じて修正する。
（ヘ）実施例 第１図は、本発明装置一実施例の概略構成図である。
（１）は制御対象、（２）はPID定数P,TI,TDを記憶保持するパラメータ格納手段としてのPIDパラメータメモリ、（３）は設定値ｒと現在のサンプル時点ｊにおける制御応答yjとの制御偏差ejを入力し、PIDパラメータメモリ（２）に記憶されたPID定数に基づいて操作量の１階差分dujを演算出力するPID演算回路である。
（４）はメンバシップ関数とファジィ制御ルールからなる制御用ファジィ知識を記憶する制御用ファジィ知識記憶手段としてのファジィ制御知識ベース、（５）は制御偏差ej及びその制御偏差の１階差分dejを入力し、ファジィ制御知識ベース（４）に記憶された制御用ファジィ知識に基づいて推論を行い操作量の１階差分dujを出力するファジィ制御回路である。
PID演算回路（３）あるいはファジィ制御回路（５）から出力された操作量の１階差分dujは、加算器（６）にて、 uj＝uj-1＋dujの加算演算が行われて操作量ujが求められ、制御対象（１）にこの操作量ujが加えられて制御対象（１）の制御が行われる。
これらPIDパラメータメモリ（２）、PID演算回路（３）、ファジィ制御知識ベース（４）、ファジィ制御回路（５）、加算器（６）、及び制御対象（１）に対してPID演算回路（３）あるいはファジィ制御回路（５）を選択的に接続するスイッチ（７）（７）とから、制御対象（１）を制御する制御装置（８）が構成される。
（９）は、PIDパラメータメモリ（２）に記憶されたPID定数に基づいてメンバシップ関数とファジィ制御ルールからなる制御用ファジィ知識を生成する変換手段としてのパラーメータ・ファジィ知識変換回路で、該パラーメータ・ファジィ知識変換回路（９）で生成された制御用のファジィ知識はファジィ制御知識ベース（４）に記憶される。
（10）は制御対象における理想的な制御応答yj゜を波形あるいは離散的な値で記憶する理想応答設定回路（第24図参照、第24図では応答偏差ej゜についても示してある）で、図示しない入力手段により適宜入力設定される。
（11）は理想応答設定回路（10）に記憶された理想的な制御応答（波形）からオーバシュート量や振幅減衰比（減衰率）、到達時間等の特徴量である制御目標値を算出する制御目標値算出回路で、理想応答設定回路（10）を介して直接制御目標値で設定されるときには、その制御目標値を選択することでこの制御目標値算出回路（11）による理想的な制御応答から制御目標値を算出する必要はなくなる。
（12）は、PID制御評価手段としてのPID制御評価回路（13）とファジィ制御評価手段としてのファジィ制御評価回路（14）を備える制御評価部で、PID制御評価回路（13）は理想応答設定回路（10）あるいは制御目標値算出回路（11）から出力された制御目標値と制御対象（１）からの制御応答yjとを入力して、制御応答yjからそのその特徴量であるオーバシュート量、振幅減衰比（減衰率）、到達時間を算出し、更に算出した夫々の特徴量と対応する制御目標値との差である制御目標偏差を出力し、また、ファジィ制御評価回路（14）は理想的な制御応答yj゜と制御対象（１）からの制御応答yjとの差である応答偏差ej゜およびこの応答偏差ej゜とｓサンプル前のej-s゜との差分（変化分）dej゜を算出出力する。
（15）は、ファジィ制御回路（５）において最新（現在）のサンプル時点ｊからｓサンプル前までの制御応答に対して成立したファジィ制御ルールの成立度を記憶しておくルール成立度記憶手段としてのルール成立度記憶回路で、このルール成立度記憶回路（15）に記憶されたルール成立度は必要に応じて後述するファジィ制御ルールチューニング用入力変数レジスタに出力される。
（16）は制御評価部（12）のPID制御評価回路（13）から出力される制御目標偏差を格納するPID定数チューニング用入力変数レジスタ、（17）は制御評価部（12）のファジィ制御評価回路（14）から出力される応答偏差ej゜および応答偏差ej゜とｓサンプル前のej-s゜との差分（変化分）dej゜、及びルール成立度記憶回路（15）に記憶されたルール成立度を格納するファジィ制御ルールチューニング用入力変数レジスタである。
（18）は、制御目標偏差夫々のメンバシップ関数と、制御目標偏差に応じて制御目標偏差を解消するようにPID定数を修正するためのファジィルールからなるファジィ知識が記憶されたPID定数チューニング用ファジィ知識ベースである。
（19）は、応答偏差ej゜および応答偏差ej゜とｓサンプル前のej-s゜との変化分dej゜の大きさに応じて、ファジィ制御ルールの後件部の値を修正するためのファジィルールとメンバシップ関数が記憶されたファジィ制御ルールチューニング用ファジィ知識ベースである。
（20）は、PID定数チューニング用ファジィ知識ベース（18）に記憶されたファジィ知識に基づきPID定数チューニング用入力変数レジスタ（16）から出力された制御目標偏差に応じてPIDパラメータメモリ（２）に格納されたPID定数の修正を行う、あるいはファジィ制御ルールチューニング用ファジィ知識ベース（19）に記憶されたファジィ知識に基づきファジィ制御ルールチューニング用入力変数レジスタ（17）から出力されたルール成立度、ｓサンプル前との応答偏差の変化分dej゜に応じてファジィ制御知識ベース（４）に記憶されたファジィ制御ルールの修正を行うチューニング用ファジィ推論回路である。
（21）は、制御対象（１）の制御をPID演算回路（３）によるかファジィ制御回路（５）によるか、更に、PID演算回路（３）によるときにPID定数のチューニングを行うように、またファジィ制御回路（５）によるときにファジィ制御ルールのチューニングを行うように、スイッチ（７）（７）及び（22）（22）（22）を制御する切換回路で、図示しない設定手段によりPID演算回路（３）かファジィ制御回路（５）による制御の切換え設定がされる。
まず、PID演算回路（３）による制御対象（１）の制御過程におけるPID定数の修正について説明する。この場合、スイッチ（７）（22）は切換回路（21）より全てａ側に切換えられる。
さて、PID演算回路（３）は、PID定数の比例感度Ｐ、積分時間TI、微分時間TDが与えられた下で、設定値ｒ（ｔ）と制御応答出力ｙ（ｔ）で定義される制御偏差 ｅ（ｔ）＝ｒ（ｔ）−ｙ（ｔ）
に基づいて次式で示される操作量ｕ（ｔ）を演算して出力する。
制御対象（１）では、与えられた操作量ｕ（ｔ）による制御が行われ、制御応答ｙ（ｔ）が出力される。
今、理想応答設定回路（10）においてオーバシュート量OV＊，減衰率（振幅減衰比）DP＊，到達時間RT＊からなる制御目標値が設定され、これら制御目標値が制御評価回路（12）のPID制御評価回路（13）に与えられているとする。
このPID制御評価回路（13）に与えられる制御目標値としては、例えば目標値近傍の安定性（対外乱特性重視）やプラント起動時の速応性や過渡特性などを考慮して、第10図に示す如く種々のものが考えられ、必要に応じて一組の制御目標値が与えられる。
PID制御評価回路（13）は、制御応答ｕ（ｔ）から制御応答のオーバシュート量OV,減衰率DP,到達時間RTの特徴量を算出する。オーバシュート量は設定値ｒに対して超過した割合、減衰率は設定値ｒに対する制御応答の振幅の減衰する割合、到達時間は制御の開始から制御応答が設定値ｒに達するまでの時間である。
第２図に示す制御応答ｕ（ｔ）を例に取ると、オーバシュート量OV,減衰DP,到達時間RTの特徴量は次の様に算出される。
OV＝100×|ov1/r| （％） DP＝100×|ov2/ov1| （％） RT （sec） 更にPID制御評価回路（13）は求めた特徴量と理想応答設定回路（10）から入力された制御目標値との差である制御目標偏差をオーバシュート量，減衰率，到達時間の夫々について求める。夫々の制御目標偏差EOV,EDP,ERTは次式により求められる。
EOV＝OV−OV＊ EDP＝DP−DP＊ ERT＝（RT−RT＊）/RT＊ PID制御評価回路（13）で斯様にして求められた制御目標偏差EOV,EDP,ERTは、PID定数チューニング用入力変数レジスタ（16）に入力され、更にスイッチ（22）を介してチューニング用ファジィ推論回路（20）にファジィ推論の入力変数として入力される。
チューニング用ファジィ推論回路（20）では、入力された制御目標偏差EOV,EDP,ERTを前件部変数として、PID変数チューニングファジィ知識ベース（18）に記憶されたメンバシップ関数、及びファジィルールに基づいて前件部変数（入力変数：制御目標偏差）が解消（ゼロとなる）するようにファジィ推論を行い、PID定数の修正係数KP、KI、KDを出力する。
第３図、第４図、第５図にチューニングのためのファジィルールの前件部変数（入力変数）EOV,EDP,ERTのメンバシップ関数の一例を、第６図、第７図、第８図に後件部変数（出力変数：修正係数）KP、KI、KDのメンバシップ関数の一例を示す。この例においては、後件部変数は実数（シングルトン）であるが、前件部変数ようにファジィ分割されメンバシップ関数で表されるものであってもよい。
更に、チューニング用のファジィルールの一例を第９図R>図に示す。この図において、例えば最初のファジィルールは、 IF EOV＝PB AND EDP＝PB THEN KP＝PB AND KI＝PB AND KD＝NBを意味する。
PID制御評価回路（13）からの制御目標偏差EOV,EDP,ERTが与えられたとき、チューニング用ファジィ推論回路（20）は、後件部が実数であるこの例においては、以下の式により修正係数KP、KI、KDを算出する。
但し、ｎはファジィルールの総数、制御目標偏差EOV,EDP,ERTが与えられたときのwiはｉ番めのファジィルールの成立度、hPi、hIi、hDiは夫々ｉ番めのファジィルールの後件部におけるKP、KI、KDに関するラベル（実数値）である。尚、後件部が実数値でなく、メンバシップ関数で表現されるような場合には、たとえばMIN/MAX−重心法などの推論アルゴリズムにより出力変数値（修正係数KP、KI、KD）が計算される。
修正係数KP、KI、KDが求められると、チューニング用ファジィ推論回路（９）は、その修正係数によりPID定数の修正を行う。
Ｎ回めの制御サイクルにおけるPID定数をPN、TIN、TDNとし、修正係数をKPN、KIN、KDNとすれば、（Ｎ＋１）回めの制御サイクルにおけるPID定数PN+1、TIN+1、TDN+1は以下のように計算され修正される。
PN+1＝KPN・PN TIN+1＝KIN・TIN TDN+1＝KDN・TDN 修正されたPID定数PN+1、TIN+1、TDN+1はPIDパラメータメモリ（２）に送られ、PIDパラメータメモリ（12）からは、PID定数のチューニングが終了していない（終了判定がされない）間は、そのまま、修正されたPID定数PN+1、TIN+1、TDN+1がPID演算回路（３）に送られる。
そして、PID演算回路（３）は、与えられたPID定数PN+1、TIN+1、TDN+1を用いて（Ｎ＋１）回目のPID制御を実行する。
PID制御の結果、その制御応答ｘは、上述の通り、PID制御評価回路（13）に入力されて制御目標偏差が求められ、チューニング用ファジィ推論回路（20）でPID定数の修正係数及び修正がされてチューニングが進められる。
PID定数のチューニングサイクルは、終了判定定数ε（＞０）に対し、Ｎサイクル目の制御目標値偏差をEOVN、EDPN、ERTNとすると、 max（|EOVN|,|EDPN|,100・|ERTN|）＜εが満足されるまで（EOVN、EDPN、100・ERTNの絶対値のいずれかがεより小さくなるまで）続行される。
そして、チューニングが終了した時点（上式が満足された時点）で、最初に与えられた制御目標値の組（OV＊、DP＊、RT＊）に対応した最適なPID定数の組（Ｐ＊、TI＊、TD＊）が決定（チューニングが終了）し、そのPID定数Ｐ＊、TI＊、TD＊がPIDラメータメモリ（２）に記憶される。第11図に、チューニングが終了したPID定数Ｐ＊、TI＊、TD＊の記憶形式の一例を示す。ここでは、制御偏差ｅの閾値δ1,δ２に対する大小関係に対応して記憶されるが、少なくともPID定数の組が記憶されればよい。
斯様にして制御対象（１）に対するPID定数の最適化が行われる。
尚、上述のように理想応答設定回路（10）に直接制御目標値が与えられない場合、理想応答設定回路（10）には理想的な制御応答波形が与えられる。制御応答波形の入力は、例えば、図示しないディスプレイ上に座標軸と設定値を描き、図示しないキーボードから応答波形の代表的な座標を入力して補間処理（例えばスプライン補間）を行うものや、マウスあるいはライトペン等により表示画面上に直接理想的な制御応答波形を描くもの、あるいは離散的な数値を入力するものにより行われる。
そして、設定された理想的な制御応答波形ｙ゜（ｔ）から、制御目標値算出回路（11）にて、上述のPID制御評価回路（13）で制御応答から特徴量を算出するのと同じ式により、理想的な制御応答波形から制御目標値（理想的な制御応答波形の特徴量）OV＊、DP＊、RT＊が算出される。算出された制御目標値は、PID制御評価回路（13）に供給され、上述のとおり制御目標偏差が算出される。
次に、最適化されたPID定数に基づいて、パラメータ・ファジィ知識変換回路（９）での、ファジィ制御回路（５）によるファジィ制御のためのファジィ制御ルールとメンバシップ関数からなる制御用ファジィ知識の生成について説明する。
第12図は、パラメータ・ファジィ知識変換回路（９）の概略構成図を示す。
（91）は、ファジィルールの前件部変数となる入力変数のファジィ分割数と、その範囲（例えば変数が取り得る最大値及び最小値）を、各入力変数毎に格納する分割情報格納手段としての分割情報レジスタで、この分割情報レジスタ（91）には、図示しないキーボード等の入力手段の操作により夫々の値が入力格納される。
（92）は、分割情報レジスタ（91）に格納された入力変数の分割情報に基づいて、各入力変数を設定された分割数にファジィ分割し、標準的なメンバシッブ関数を生成する入力変数分割手段としての入力変数分割回路である。
（93）は、入力変数分割回路（92）で分割された入力変数の各ラベルの代表値（メンバシップ関数の成立度が１の値）を入力し、PIDパラメータメモリ（２）に格納されたPID定数からファジィ制御ルールの後件部とする出力値を計算してファジィ制御ルールを生成する後件部決定手段としてのファジィルール生成回路で、超平面フィードバック則生成部（94）にPID定数に基づいて設定された超平面フィードバック則に従って後件部の計算を行う。
さて、チューニング用ファジィ推論回路（20）によって最適化されたPID定数Ｐ＊、TI＊、TD＊はPIDパラメータメモリ（２）に記憶されており、このPID定数に基づくフィードバック則 P:（e,de,d2e）→duは、４次元直交空間［ｅ×de×d2e×du］内の超平面 du＝TI＊・ｅ＋Ｐ＊・de＋TD＊d2eで表現される。
パラメータ・ファジィ知識変換回路（９）によるPID定数に基づくファジィ制御知識の生成時には、図示しない入力手段からファジィ制御ルールの前件部変数となる各入力変数の（e,de,d2eの全部か一部）の範囲（例えば各変数が取り得る値の最大値、最小値で定義される）と、その分割数が分割情報レジスタ（91）に入力設定される。
分割情報レジスタ（91）に各入力変数の分割情報が格納されると、入力変数分割回路（92）が各入力変数の標準的な分割と分割に合わせてメンバシップ関数の作成を行う。
例えば、e,de,d2eに対して、夫々、範囲（最大値，最小値）として（emax,−emax）、（demax,−demax）、（d2emax,−d2emax）が、分割数として全て７が設定されたとすると、第13図に示すように、範囲（定義域）を入力変数の軸上で７等分する。そして、分割した入力変数夫々に、分割した部分領域に分割数だけラベルを付し、各入力変数軸を台集合として標準的なメンバシップ関数を生成する。標準的なメンバシップ関数としては、例えば第13図に示すような、分割された各入力変数軸上の部分領域の中点を成立度１の頂点とし、隣接する２つの部分領域の中点（成立度０の点）と頂点を結んだ二等辺三角形型のものを生成する。但し、部分領域の最大と最小のメンバシップ関数は二等辺三角形とはならず台形型のものとなる。また、これに限らず、標準型のメンバシップ関数として、部分領域の中点を成立度１の頂点とするような釣り鐘型のものでも良い。
更に、入力変数分割回路（92）は、ファジィ制御ルールの前件部変数となる入力変数毎に、生成したメンバシップ関数の各ラベルの代表値、例えばメンバシップ関数の成立度が１のときの値、即ち入力変数軸上での各部分領域の中点の値を、入力変数（前件部変数）の分割数に応じた標準型のファジィ制御ルールと共にファジィルール生成回路（93）に出力する。
標準型のファジィ制御ルールは、PID制御系では、第１の前件部変数ｅをＬ個、第２の前件部変数deをＭ個、第３の前件部変数d2eをＮ個にファジィ分割した場合、ファジィ制御ルールRijkは、Rijk:IF e＝ei AND de＝dej AND d2e＝d2ek THEM du＝duijk ｉ＝1,…,L、ｊ＝1,…,M、ｋ＝1,…,N（夫々ラベルに対応する）
で与えられる。
尚、この場合は前件部変数がｅとdeとd2eの３つからなるPID制御系であるが、PI制御系やPD制御系では、夫々、前件部変数がｅとde、deとd2eとなり、ファジィ制御ルールRij、Rjkは、Rij:IF e＝ei AND de＝dej THEN du＝duij ｉ＝1,…,L、ｊ＝1,…,MRjk:IF de＝dej AND d2e＝d2ek THEN du＝dujk ｊ＝1,…,M、ｋ＝1,…,Nとなる。
さて、超平面フィードバック則生成部（９）では、PIDパラメータメモリ（２）に格納されたPID定数Ｐ＊、TI＊、TD＊から、これら定数に基づくフィードバック則 du＝TI＊・ｅ＋Ｐ＊・de＋TD＊・d2eを生成し保持しておく。
そして、ファジィルール生成回路（93）に前件部変数の各ラベルの代表値と標準型のファジィ制御ルールが入力されると、ファジィルール生成回路（93）は、各ファジィ制御ルール毎（ｉ＝1,…,L、ｊ＝1,…,M、ｋ＝1,…,N）に対応する前件部変数の代表値をフィードバック則に代入してduを算出し、算出したduをそのファジィ制御ルールにおける後件部の実数値とする。
即ち、各ファジィ制御ルールにおける後件部の実数値はduは、上述のフィードバック則に従って、 duijk＝TI＊・ei＋Ｐ＊・dej＋TD＊・d2ek ｉ＝1,…,L、ｊ＝1,…,M、ｋ＝1,…,Nで与えられる。
ファジィルール生成回路（５）は、後件部の実数値duを算出すると、標準型のファジィ制御ルールの前件部変数の状態の部分（ei、dej、d2ek）を前件部変数として代入した代表値のラベルに置き換え、後件部の出力する値（duijk）を算出した実数値に置き換えてファジィ制御ルールを生成する。
而して、生成されたファジィ制御ルールは、入力変数分割回路（92）で生成されたメンバシップ関数と共に、ファジィ制御知識ベース（４）に記憶される。これにより、最適化されたPID定数に基づく超平面フィードバック則に極めて近似するファジィ制御知識ベースが自動的に構築される。
尚、PID制御系でなく、PI制御系あるいはPD制御系では、夫々の前件部変数（入力変数）の代表値から後件部の実数値duが算出される。
例えば、PI制御系では、 duij＝TI＊・ei＋Ｐ＊・dej ｉ＝1,…,L、ｊ＝1,…,M、で算出され、PD制御系では、 dujk＝Ｐ＊・dej＋TD＊・d2ek ｉ＝1,…,M、ｋ＝1,…,Nで算出される。
次に、パラメータ・ファジィ知識変換回路（９）で生成されファジィ制御知識ベース（４）に記憶されたファジィ制御知識のチューニングについて説明する。この場合、スイッチ（７）（22）は切換回路（21）により全てｂ側に切換えられる。
尚、ここでは、簡単のために、生成されたファジィ制御知識のファジィ制御ルールは、後件部が実数値であるような簡易推論を用いるものとする。そして、ファジィ制御ルールは、前件部変数に制御偏差ejと制御偏差の１階差分dejをとり、後件部変数に操作量の１階差分dujをとる。
制御偏差ejと制御偏差の１階差分dejのファジィ分割は任意であるが、ここでは、制御偏差ejと制御偏差の１階差分dejを、第14図に示す様に、いずれも７つ（NB:negative big、NM:negative medium、NS:negative small、ZO:zero、PS:positive small、PM:positive medium、PB:positive big）に分割し、第15図に示すような13個のファジィ制御ルールが設定されているとする。無論、第15図の空白部分に更にルールが追加されていても構わない。
第15図に示すファジィ制御ルールは次のように表される。
但し、最新（現在）のサンプル時点をｊとし、 ej＝ｒ−yj,dej＝ej−ej-1 duj＝uj−uj-1 r:設定値、yj:制御応答、ej:制御偏差、dej:制御偏差の１階差分、duj＝操作量ujの１階差分である。
前件部のメンバシップの関数は第14図に示した通りであり、後件部のメンバシップ関数を第16図に示す。本実施例では、後件部のメンバシップ関数は、実数値hi（ｉ＝１〜７）に置き換えたものである。
ファジィ制御回路（５）では、入力ej、dejが与えられたとき、出力dujは次式で得られる。
但し、wiはｉ番めのルールの、ej、dejに対するルール成立度である。
そして、斯様にして得られた操作量の１階差分dujは、上述の通り、加算器（６）にて、一つ前のサンプル時点ｊ−１における操作量uj-1とか和、 uj＝uj-1＋dujの加算演算が行われて操作量ujが求められ、制御対象（１）にこの操作量ujが加えられて制御対象（１）の制御が行われる。
このようなファジィ制御ルールのチューニングは、現在のサンプル時点ｊで観測された制御応答yJを、予め制定され理想応答設定回路（10）に記憶されている理想応答yj゜に一致させるように、現在の制御状態に影響があると考えられる現在のサンプル時点ｊよりｓサンプル前に用いたファジィ制御ルールの後件部の実数値の修正量を応答偏差ej゜、及びｓサンプル間の応答偏差の変化分dej゜の符号及びその値の大きさに応じてファジィ推論することにより求め、制御ルールの後件部の実数値を増減することにより行う。
ここで、ej゜＝yj−yj゜ dej゜＝ej゜−ej-s゜ ej゜：応答偏差、dej゜:sサンプル間の応答偏差の変化分、yj゜：理想応答、yj:制御応答である。
即ち、ファジィ制御回路（５）による制御対象（１）の制御実行時、制御評価部（12）のファジィ制御評価回路（14）には、制御対象（１）からの制御応答yJと理想応答設定回路（10）に記憶されている理想応答yj゜が入力され、応答偏差ej゜およびこの応答偏差ej゜とｓサンプル前のej-s゜との差分（変化分）dej゜を算出する。これら応答偏差ej゜およびこの応答偏差ej゜とｓサンプル前のej-s゜との差分（変化分）dej゜は、ファジィ制御ルールチューニング用入力変数レジスタ（17）に出力され保持される。
また、ファジィ制御回路（５）でのファジィ制御のための各サンプル時における各ファジィ制御ルールの成立度は、ルール成立度記憶回路（15）に記憶され、ファジィ制御ルールチューニング用入力変数レジスタ（17）にはルール成立度記憶回路（15）からルール成立度も入力されている。このルール成立度記憶回路（15）の記憶内容の一例を第23図に示す。
そして、ファジィ制御ルールチューニング用入力変数レジスタ（17）から、応答偏差ej゜およびこの応答偏差ej゜とｓサンプル前のej-s゜との差分（変化分）dej゜、及びルール成立度がスイッチ（22）を介してチューニング用ファジィ推論回路（20）にファジィ推論の入力変数として入力される。
チューニング用ファジィ推論回路（20）は、入力された応答偏差ej゜およびこの応答偏差ej゜とｓサンプル前のej-s゜との差分（変化分）dej゜に応じて、ファジィ制御ルールを最適化するためもファジィ推論を行う。
例えば、第20図Ａを例に取ると、第20図Ａでは、『現時点ｊで応答偏差ej゜はNBは、かつｓサンプル前と比較して応答偏差はさらに減少して（dej゜がＮ）、理想応答よりも小さい値の方向へ遠ざかっていく傾向にあるので、ｓサンプル前の操作量が少なすぎたと考えられ、ｓサンプル前に用いた制御ルールの後件部の値を大きく増加させなければならない』場合を示している。
これをファジィ制御ルールチューニング用ファジィルールで表現すると、時刻ｊにおいて、IF ej゜ is NB,dej゜ is N,THEN dhj is PB 但し、dhi:i番めのファジィ制御ルールの後件部の値hjの修正量と表現される。
ファジィ制御ルールチューニング用ファジィルールの前件部、後件部の変数のファジィ分割は、やはり任意であるが、応答偏差ej゜のファジィ分割例を第17図に、応答偏差の１階差分dej゜のファジィ分割例を第18図に示す。また、後件部のdhiのメンバシップ関数は、第19図に示すように、チューニングのためのファジィ推論においても簡略推論を用いるので、実数値piに置き換えたものとなる。
即ち、PBはp7に対応するので、上述のチューニング用ファジィルールは、IF ej゜ is NB,dej゜ is N,THEN dhi is p7となる。
第17図と、第18図に示すファジィ分割全てに対応した、理想応答yj゜に対する制御応答yjの発生の仕方を第20図Ａ乃至Ｏに示す。第20図に対応するファジィ制御ルールチューニング用ファジィルールを表形式で表すと第21図のようになる。
尚、このチューニング用ファジィルールは第21図のように全ての場合について記述する必要はなく、例えば第22図のように、代表的なパターンに対するものだけの記述でもよい。
チューニング用ファジィ推論回路（20）は、ファジィ制御ルールチューニング用ファジィ知識ベース（19）に記憶されたメンバシップ関数（第17図乃至第18図）や第21図（あるいは第22図）のファジィ制御ルールチューニング用ファジィルールに基づいて、制御評価部（12）のファジィ制御評価回路（14）で計算された応答偏差ej゜、および応答偏差の変化分（応答偏差の１階差分）dej゜が与えられたとき、簡略推論によって制御ルールの後件部の修正量dhiとして、
（但し、チューニング用ファジィルールの総数をｍ個とし、ｋ番めのチューニング用ファジィルールの、ej゜、dej゜に対するルール成立度をμｋとする）
を演算して求める。
そして、ファジィ制御ルールの後件部の値hiは、ｓサンプル前に操作量を演算するために用いられた全てのファジィ制御ルールに対して、現在のサンプル時点ｊで次式により修正される。
hiNEW＝hiOLD＋w(j-s)・dhi但し、w(j-s):（ｊ−ｓ）時点の１番めのファジィ制御ルールの成立度hiOLD :（ｊ−ｓ）時点で使用されたファジィ制御ルールの後件部の値hiNEW :j時点で修正されたファジィ制御ルールの後件部の値である。
w(j-s)は、（ｊ−ｓ）時点における操作量の１階差分du(j-s)を算出する際に、ファジィ制御回路（５）において各ファジィ制御ルールに対して求まっているルール成立度で、ルール成立度記憶回路（15）、ファジィ制御ルールチューニング用入力変数レジスタ（17）を介してチューニング用ファジィ推論回路（20）に入力されている。
斯様にして得られたhiNEWに、ファジィ制御知識ベース（４）の、（ｊ−ｓ）時点で使用されたファジィ制御ルールの後件部の値が修正される。
このようなファジィ制御ルールのチューニングは、例えば、
で示される終了判定基準が満足するまで、制御対象（１）の制御中、前回のチューニング後のファジィ制御ルールを初期ルールとして判定基準が満足されるまで、実時間のチューニングが繰り返し行われる。尚、φは終了判定基準の値である。
（ト）発明の効果 本発明は、以上の説明から明らかなように、PID定数の修正を、制御応答から求められる特徴量と制御目標値との差である制御目標偏差を入力変数とするファジィ推論で行うことにより、異なる制御状況に応じた異なる制御目標が与えられた場合でも。従来の様に夫々の制御目標に対して予めチューニング用知識ベースを複数準備しておくことなく、１種類のPID定数チューニング用ファジィ知識ベースだけで、制御対象あるいはその特性プロセスに合った任意の制御目標を達成するようにPID定数の最適化が行える。
そして、パラメータ・ファジィ知識変換回路により、任意に設定される前件部変数の分割数と範囲に従って、最適化されたPID定数に基づくフィードバック則に極めて近似した制御を行うファジィ制御ルールが自動的に生成される。即ち、従来人手で行っていたファジィ制御ルールの構築が自動化される。また、このとき、最適化されたPID定数に基づくフィードバック則に極めて近似した制御を行うファジィ制御ルールの構築がされるので、少なくともPID制御と同等の制御ができ、従来の制御量の状態軌跡に沿って構築されたファジィ制御ルールよりも良好な制御を行うことが可能になる。
更には、ファジィ制御ルールの後件部の修正量の推論にファジィ推論を適用することにより、応答偏差ej゜及び応答偏差の変化分dej゜（応答偏差の１階差分）の大きさに応じて、より精密なファジィ制御ルールのチューニングがされる。そして、理想応答と初期制御ルールによる応答との差（初期応答偏差）がある程度大きい場合のチューニングも可能になり、チューニングのロバスト性および収束効率の改善が図れる。
【図面の簡単な説明】
第１図は本発明装置一実施例の概略構成図、第２図は本発明一実施例に係る制御出力の応答波形の一例と特徴量を示す模式図、第３図乃至第５図は本発明一実施例に係るPID定数のチューニングのためのファジィ推論における入力変数のメンバシップ関数の一実施例を示す図、第６図６図乃至第８図は本発明一実施例に係るPID定数のチューニングのためのファジィ推論における出力変数のメンバシップ関数の一実施例を示す図、第９図は本発明一実施例に係るPID定数チューニング用ファジィルールの一例を示す図、第10図は本発明一実施例に係るPID定数のチューニングのためのファジィ推論における制御偏差の大きさに対する制御目標値を示す図、第11図は本発明一実施例に係る制御偏差の大きさに対するPID定数を示す図、第12図は本発明一実施例に係るパラメータ・ファジィ知識変換回路の概略構成図、第13図は本発明一実施例に係るファジィ制御ルールの生成における前件部変数のメンバシップ関数を示す図、第14図は本発明一実施例に係るファジィ制御ルールの前件部のメンバシップ関数を示す図、第15図は本発明一実施例に係るファジィ制御ルールを示す図、第16図は本発明一実施例に係るファジィ制御ルールの後件部のメンバシップ関数（実数値）を示す図、第17図及び第18図は本発明一実施例に係るファジィ制御ルールチューニング用ファジィルールの前件部のメンバシップ関数を示す図、第19図は本発明一実施例に係るファジィ制御ルールチューニング用ファジィルールの後件部のメンバシップ関数（実数値）を示す図、第20図は理想応答に対する制御応答の状態を示す図、第21図及び第22図は本発明一実施例に係るファジィ制御ルールチューニング用ファジィルールを示す図、第23図は本発明一実施例に係るルール成立度記憶回路における記憶内容の一例を示す図、第24図は本発明一実施例に係る理想応答設定回路において設定された理想応答の一例を示す図である。
（１）……制御対象、（２）……PIDパラメータメモリ（パラメータ格納手段）、（３）……PID演算回路（PID演算手段）、（４）……ファジィ制御知識ベース（制御用ファジィ知識記憶手段）、（５）……ファジィ制御回路（ファジィ制御手段）、（９）……パラメータ・ファジィ知識変換回路（変換手段）、（10）……理想応答設定回路（理想応答記憶手段）、（11）……制御目標値算出回路（制御目標値算出手段）、（12）……制御評価部、（13）……PID制御評価回路（PID制御評価手段）、（14）……ファジィ制御評価回路（ファジィ制御評価手段）、（15）……ルール成立度記憶回路（ルール成立度記憶手段）、（18）……PID定数チューニング用ファジィ知識ベース、（19）……ファジィ制御ルールチューニング用ファジィ知識ベース、（20）……チューニング用ファジィ推論回路（チューニング用ファジィ推論手段）、（21）……切換回路、（91）……分割情報レジスタ（分割情報格納手段）、（92）……入力変換分割回路（入力変数分割手段）、（93）……ファジィルール生成回路（後件部決定手段）、（94）……超平面フィードバック則生成部。
【特許請求の範囲】
【請求項１】PID制御のためのPID定数を少なくとも一つ格納するパラメータ格納手段と、該パラメータ格納手段に格納されたPID定数に基づいて制御対象からの制御応答に応じて制御対象の制御を行うPID演算手段と、制御対象の制御応答から評価のための特徴量を求め該特徴量と制御目標値との差である制御目標偏差を出力するPID制御評価手段と、制御目標偏差に応じてPID定数のチューニングを行うためのファジィ知識を記憶したPID定数チューニング用ファジィ知識ベースと、PID定数に基づいてメンバシップ関数とファジィ制御ルールからなる制御用ファジィ知識を生成する変換手段と、該変換手段で生成された制御用ファジィ知識を記憶する制御用ファジィ知識記憶手段と、該制御用ファジィ知識記憶手段に記憶された制御用ファジィ知識に基づいて制御対象からの制御応答に応じて制御対象の制御を行うファジィ制御手段と、該ファジィ制御手段における制御応答に対するファジィ制御ルールの成立度を記憶するルール成立度記憶手段と、制御対象の理想的な応答を記憶する理想応答記憶手段と、制御対象の制御応答と理想応答記憶手段に記憶された理想的な応答との差である応答偏差及びその変化分の大きさを出力するファジィ制御評価手段と、応答偏差とその変化分の大きさに応じてファジィ制御ルールのチューニングを行うためのファジィ知識を記憶したファジィ制御ルールチューニング用ファジィ知識ベースと、PID定数チューニング用ファジィ知識ベースに記憶されたファジィ知識に基づきPID制御評価手段から出力された制御目標偏差に応じてパラメータ格納手段に格納されたPID定数の修正を行う、あるいはファジィ制御ルールチューニング用ファジィ知識ベースに記憶されたファジィ知識に基づきルール成立度記憶手段に記憶された成立度とファジィ制御評価手段から出力される応答偏差及びその変化分の大きさに応じて制御用ファジィ知識記憶手段に記憶されたファジィ制御ルールの修正を行うチューニング用ファジィ推論手段とを備えることを特徴とするファジィ知識構築装置。
【請求項２】前記変換手段は、前件部変数となる入力変数の分割数及び範囲を格納する分割情報格納手段と、該分割情報格納手段に格納された分割数及び範囲に応じて入力変数をファジィ分割しその入力変数のメンバシップ関数を生成する入力変数分割手段と、該入力変数分割手段で分割された入力変数の各分割部分の代表値と前記パラメータ格納手段に格納されたパラメータの値に従ってファジィ制御ルールの後件部を計算しファジィ制御ルールを生成する後件部決定手段とを備えることを特徴とする請求項１記載のファジィ知識構築装置。
【請求項３】前記理想応答記憶手段に記憶された理想的な応答から制御目標値を求めて前記PID制御評価手段に出力する制御目標値算出手段を備えることを特徴とする請求項１もしくは２記載のファジィ知識構築装置。
【請求項１】PID制御のためのPID定数を少なくとも一つ格納するパラメータ格納手段と、該パラメータ格納手段に格納されたPID定数に基づいて制御対象からの制御応答に応じて制御対象の制御を行うPID演算手段と、制御対象の制御応答から評価のための特徴量を求め該特徴量と制御目標値との差である制御目標偏差を出力するPID制御評価手段と、制御目標偏差に応じてPID定数のチューニングを行うためのファジィ知識を記憶したPID定数チューニング用ファジィ知識ベースと、PID定数に基づいてメンバシップ関数とファジィ制御ルールからなる制御用ファジィ知識を生成する変換手段と、該変換手段で生成された制御用ファジィ知識を記憶する制御用ファジィ知識記憶手段と、該制御用ファジィ知識記憶手段に記憶された制御用ファジィ知識に基づいて制御対象からの制御応答に応じて制御対象の制御を行うファジィ制御手段と、該ファジィ制御手段における制御応答に対するファジィ制御ルールの成立度を記憶するルール成立度記憶手段と、制御対象の理想的な応答を記憶する理想応答記憶手段と、制御対象の制御応答と理想応答記憶手段に記憶された理想的な応答との差である応答偏差及びその変化分の大きさを出力するファジィ制御評価手段と、応答偏差とその変化分の大きさに応じてファジィ制御ルールのチューニングを行うためのファジィ知識を記憶したファジィ制御ルールチューニング用ファジィ知識ベースと、PID定数チューニング用ファジィ知識ベースに記憶されたファジィ知識に基づきPID制御評価手段から出力された制御目標偏差に応じてパラメータ格納手段に格納されたPID定数の修正を行う、あるいはファジィ制御ルールチューニング用ファジィ知識ベースに記憶されたファジィ知識に基づきルール成立度記憶手段に記憶された成立度とファジィ制御評価手段から出力される応答偏差及びその変化分の大きさに応じて制御用ファジィ知識記憶手段に記憶されたファジィ制御ルールの修正を行うチューニング用ファジィ推論手段とを備えることを特徴とするファジィ知識構築装置。
【請求項２】前記変換手段は、前件部変数となる入力変数の分割数及び範囲を格納する分割情報格納手段と、該分割情報格納手段に格納された分割数及び範囲に応じて入力変数をファジィ分割しその入力変数のメンバシップ関数を生成する入力変数分割手段と、該入力変数分割手段で分割された入力変数の各分割部分の代表値と前記パラメータ格納手段に格納されたパラメータの値に従ってファジィ制御ルールの後件部を計算しファジィ制御ルールを生成する後件部決定手段とを備えることを特徴とする請求項１記載のファジィ知識構築装置。
【請求項３】前記理想応答記憶手段に記憶された理想的な応答から制御目標値を求めて前記PID制御評価手段に出力する制御目標値算出手段を備えることを特徴とする請求項１もしくは２記載のファジィ知識構築装置。
【第２図】
【第３図】
【第４図】
【第５図】
【第１０図】
【第１図】
【第６図】
【第７図】
【第８図】
【第２１図】
【第２２図】
【第９図】
【第１１図】
【第１３図】
【第１２図】
【第１４図】
【第１６図】
【第１５図】
【第１７図】
【第１８図】
【第１９図】
【第２３図】
【第２４図】
【第２０図】
【第３図】
【第４図】
【第５図】
【第１０図】
【第１図】
【第６図】
【第７図】
【第８図】
【第２１図】
【第２２図】
【第９図】
【第１１図】
【第１３図】
【第１２図】
【第１４図】
【第１６図】
【第１５図】
【第１７図】
【第１８図】
【第１９図】
【第２３図】
【第２４図】
【第２０図】
【特許番号】第２８２８７６８号
【登録日】平成１０年（１９９８）９月１８日
【発行日】平成１０年（１９９８）１１月２５日
【国際特許分類】
【出願番号】特願平２−２７９９６５
【出願日】平成２年（１９９０）１０月１７日
【公開番号】特開平４−１５３７０４
【公開日】平成４年（１９９２）５月２７日
【審査請求日】平成９年（１９９７）２月４日
【出願人】（９９９９９９９９９）三洋電機株式会社
【参考文献】
【文献】特開 平２−１８６４０２（ＪＰ，Ａ）
【文献】特開 昭６２−１４３１０３（ＪＰ，Ａ）
【文献】特開 昭６２−１３５９０２（ＪＰ，Ａ）
【文献】特開 平４−７６７０２（ＪＰ，Ａ）
【文献】特開 平１−２９３４０１（ＪＰ，Ａ）
【文献】特開 平１−２５８００３（ＪＰ，Ａ）
【文献】特許２５３２９６７（ＪＰ，Ｂ２）
【文献】特許２５３２９７６（ＪＰ，Ｂ２）
【文献】前田幹夫、外１名、「自己調整ファジィコントローラ」、計測自動制御学会論文集、昭和６３年２月、第２４巻、第２号、Ｐ．１９１−１９７
【登録日】平成１０年（１９９８）９月１８日
【発行日】平成１０年（１９９８）１１月２５日
【国際特許分類】
【出願日】平成２年（１９９０）１０月１７日
【公開番号】特開平４−１５３７０４
【公開日】平成４年（１９９２）５月２７日
【審査請求日】平成９年（１９９７）２月４日
【出願人】（９９９９９９９９９）三洋電機株式会社
【参考文献】
【文献】特開 平２−１８６４０２（ＪＰ，Ａ）
【文献】特開 昭６２−１４３１０３（ＪＰ，Ａ）
【文献】特開 昭６２−１３５９０２（ＪＰ，Ａ）
【文献】特開 平４−７６７０２（ＪＰ，Ａ）
【文献】特開 平１−２９３４０１（ＪＰ，Ａ）
【文献】特開 平１−２５８００３（ＪＰ，Ａ）
【文献】特許２５３２９６７（ＪＰ，Ｂ２）
【文献】特許２５３２９７６（ＪＰ，Ｂ２）
【文献】前田幹夫、外１名、「自己調整ファジィコントローラ」、計測自動制御学会論文集、昭和６３年２月、第２４巻、第２号、Ｐ．１９１−１９７
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