プリント配線基板
【課題】リターンパスが確保され、しかも位相統一精度が高い、電子部品が実装されたプリント配線基板を提供する。
【解決手段】抵抗１０の端子対１３にあって、一方の端子１１に短路表層導電路１７ａを導通させ、他方の端子１１に長路表層導電路１７ｂを導通させた。しかも、隣り合う表層導電路１７にあっては、短路表層導電路１７ａと長路表層導電路１７ｂとが隣り合うように各々配置し、隣り合うビア１５を、千鳥状となるように配置した。
【解決手段】抵抗１０の端子対１３にあって、一方の端子１１に短路表層導電路１７ａを導通させ、他方の端子１１に長路表層導電路１７ｂを導通させた。しかも、隣り合う表層導電路１７にあっては、短路表層導電路１７ａと長路表層導電路１７ｂとが隣り合うように各々配置し、隣り合うビア１５を、千鳥状となるように配置した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品が実装用基板に実装されてなるプリント配線基板に関するものである。
【背景技術】
【０００２】
従来、電子部品と、該電子部品が実装された実装用基板とからなるプリント配線基板はよく知られている（例えば、特許文献１参照）。ここで、前記電子部品は、受動部品であっても良く、該受動部品には、単一受動部品（チップ部品）やアレイ部品が含まれる。さらに該受動部品の例としては、抵抗、コンデンサ等が挙げられる。
具体的に説明すると、従来のプリント配線基板ａ１は、図５に示すように、実装用基板ｂと該実装用基板ｂに実装されている抵抗ｃ（受動部品）等で構成されている。ここで、該実装用基板ｂの表面には複数のパッドが形成され、該パッドが前記抵抗ｃの実装面に形成された複数の端子ｄと半田を介して各々接続されている。なお、該抵抗ｃの前記端子ｄは、入力信号端子ｄ１と出力信号端子ｄ２とで構成されており、図５に示すように、入力信号端子ｄ１および出力信号端子ｄ２によって一組（一対）の端子対Ｄが構成されている。そして、該端子対Ｄが一列に複数配置されている。また、実装用基板ｂに形成されている各パッドは、当該パッドから所定距離だけ離間して配設された複数のビアｅと、当該実装用基板ｂの表面に形成された表層導電路ｆを介してそれぞれ導通している。また、各ビアｅは、実装用基板ｂ内に設けられた内層導電路ｇとも導通している。
【０００３】
かかる構成にあって、前記抵抗ｃに信号が伝送される際の経路は、まず入力信号端子ｄ１側のビアｅ、該ビアｅと導通する表層導電路ｆ、該入力信号端子ｄ１と通過し、それから対応する出力信号端子ｄ２、該出力信号端子ｄ２と導通する表層導電路ｆ、該出力信号端子ｄ２側のビアｅ、該出力信号端子ｄ２側の内層導電路ｇと通過していく。なお、図５に示す構成は、各端子対Ｄにあって、表層導電路ｆの路長の総和Ｘがすべて等しいため、各端子対Ｄごとで信号の位相が統一されている。このため、抵抗ｃ（受動部品）において各Ｂｉｔで信号の位相が統一された回路設計となっている。
【０００４】
【特許文献１】特開２００７−３１７８４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図５に示す構成は、ビアｅが一直線状に横並びとなって当該実装用基板ｂにおいてビアｅ同士が近接するため、いわゆる内層スリットが形成されて当該実装用基板ｂのリターンパスが大幅に遮断される問題がある。そこで、図６に示すように、前記ビアｅが、千鳥状に配置され、該ビアｅが一直線状に横並びとなることを防止しているプリント配線基板ａ２も提案されている。さらに述べれば、図５に示す構成は、ビアｅ同士の離間距離が、表層導電路ｆが１本通る距離より狭く設定されているが、これに対して図６に示す構成は、ビアｅ同士の離間距離が、表層導電路ｆが１本通る幅に設定されている
【０００６】
しかしながら、図６に示す構成は、抵抗ｃ（受動部品）において各Ｂｉｔで信号の位相を統一すべき回路設計の場合に、互いに隣り合う信号伝送経路で信号伝播遅延時間に差が生じ、問題となる場合がある。具体的には、図６で１−８番の端子（いわゆる１−８Ｐｉｎ）を伝送する信号と、４−５番の端子（いわゆる４−５Ｐｉｎ）を伝送する信号とでは、表層導電路ｆの路長の総和が異なるため（Ｘ≠Ｙ）、表層導電路ｆと内層導電路ｇの信号の伝播遅延速度が異なることにより伝播遅延差が生じる。このことは、信号の位相を統一する設計としては、位相統一精度が低下して問題となる。
【０００７】
そこで本発明は、いわゆる内層スリットの発生を防止しつつ、しかも位相統一精度を向上させ得るプリント配線基板を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、複数のパッドおよび複数のビアを有し、それぞれの該パッドが該ビアに表層導電路を介して接続された実装用基板と、複数の端子を有し、該端子が前記パッドに半田を介して接続された一または複数の電子部品とを備えたプリント配線基板であって、前記一または複数の電子部品の前記端子は、入力信号端子および出力信号端子からなり、該入力信号端子および該出力信号端子で端子対が構成され、前記端子対には、前記入力信号端子および前記出力信号端子の間の中心を通る基準軸が設定され、当該端子対が該基準軸方向に並んで複数配置されていると共に、前記表層導電路は、前記端子と前記ビアとの間で、前記基準軸と直交する方向に形成され、前記端子対の一方の前記端子に前記半田および前記パッドを介して接続された前記表層導電路は、所定の路長に設定された短路表層導電路とされ、前記端子対の他方の前記端子に前記半田および前記パッドを介して接続された前記表層導電路は、前記短路表層導電路の路長より長く設定された長路表層導電路とされ、かつ、前記基準軸方向で隣り合う前記表層導電路にあっては、前記短路表層導電路と前記長路表層導電路とが交互に隣り合うように各々配置され、前記短路表層導電路の路長と前記長路表層導電路の路長の和は、すべての該端子対で等しいことを特徴とするプリント配線基板である。また、前記電子部品は、受動部品であることが望ましい。
【０００９】
かかる構成にあっては、前記の各端子対において、表層導電路の路長の総和は、短路表層導電路と長路表層導電路との和となるため、端子対間で表層導電路の総路長に差が生じない。このため、当該電子部品（受動部品）に信号が伝送される場合において、端子対ごとで伝播遅延に差が生まれず、位相が統一されることとなる。しかも、前記基準軸方向で隣り合うビアにあっては、該基準軸からの離間距離が互いに異なる位置で配置されるため、各ビアが千鳥状に配されることとなって、当該実装用基板にはいわゆる内層スリットが形成されず、ビアとビアとの間に内層銅箔が十分に確保されて十分なリターンパスが形成され得る。
【００１０】
なお、上記構成にあっては、隣り合う前記ビア同士の離間距離が、少なくとも前記表層導電路の路幅より広くなるように設定されている構成が望ましい。かかる構成とすると、より一層確実にリターンパスを形成することができる。
【発明の効果】
【００１１】
本発明に係るプリント配線基板は、いわゆる内層スリットが発生しないためリターンパスが確保されると共に、端子対間で表層導電路の総路長に差がないため、電子部品に信号が伝送されたときにも端子対間で伝播遅延に差がでない優れた効果がある。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係るプリント配線基板１の実施例を説明する。
図１等に示すように、プリント配線基板１は、薄板形状の実装用基板２と、該実装用基板２の表面２Ａに実装されている電子部品としての抵抗１０とを有する。ここで、前記電子部品は、受動部品であり、該受動部品には、単一受動部品（チップ部品）やアレイ部品が含まれる。また、該受動部品としては、抵抗１０のほかに、コンデンサ等であってもよい。
【００１３】
前記抵抗１０は、図１に示すように、外形が平面視長方形で薄板形状であり、その実装面となる裏面１０Ａ（図２参照）には、導電材料からなる複数の端子１１が整列して形成されている。具体的には、前記端子１１は、１番から８番までの端子番号がそれぞれ付されている。ここで、前記端子１１は、入力信号端子１１ａと出力信号端子１１ｂとで構成され、図１に示すように、前記入力信号端子１１ａ（例えば１Ｐｉｎ）および前記出力信号端子１１ｂ（例えば８Ｐｉｎ）により一組の端子対１３が構成されている。そして、該端子対１３が、前記入力信号端子１１ａおよび前記出力信号端子１１ｂの間の中心を通る基準軸Ｌを設定した場合に該基準軸Ｌ方向に整列して複数並んでいる。なお、前記実装用基板２および前記抵抗１０は、公知品が好適に採用される。
【００１４】
また、図２に示すように、前記実装用基板２上には、前記した抵抗１０の各端子１１に半田を介して接続されたパッド１２が複数形成されている。ここで、該パッド１２は、前記抵抗１０の各端子１１に対応して配置されている。
【００１５】
また、図１等に示すように、前記プリント配線基板１にあって、抵抗１０の各端子１１から前記基準軸Ｌと直交する方向へ離間した位置に、導電材料からなるビア１５が複数配設されている。さらに詳述すると、該ビア１５は、図２に示すように、上端が実装用基板２の表面２Ａに位置して露出し、下端は当該実装用基板２の内部または下端に位置している。そして、当該ビア１５の前記上端は、実装用基板２の表面２Ａに形成された表層導電路１７を介して、各パッド１２と導通している。これに対し、当該ビア１５の中腹または下端は、当該実装用基板２の内部に設けられた内層導電路１９と各々導通している。なお、本実施例にあって、前記の表層導電路１７は、前記の各パッド１２からビア１５に向かって最短距離で直線状に形成されており、前記パッド１２と前記ビア１５との間で前記基準軸Ｌと直交する方向に形成されている。なお、上記ビア１５は、特定の層間のみを接続するＩＶＨ（Interstitial Via Hole）でもよいし、実装用基板２を貫通するスルーホールビアであっても勿論よい。
【００１６】
かかる構成にあって、入力信号は、一側（例えば図１において下側）に配された内層導電路１９、該内層導電路１９に導通するビア１５、該ビア１５に導通する表層導電路１７の順に伝送され、該表層導電路１７に導通するパッド１２を介して抵抗１０の入力信号端子１１ａに入力される。さらに、該信号は、該入力信号端子１１ａに対応する出力信号端子１１ｂから出力され、該出力信号は、パッド１２を介して表層導電路１７、該表層導電路１７に導通するビア１５、該ビア１５に導通する内層導電路１９の順に伝送される。なお、図１において、前記内層導電路１９は、一部省略して示している。
【００１７】
また、図１〜３に示すように、前記端子対１３の一方の端子１１に導通する表層導電路１７は、所定の路長αに設定された短路表層導電路１７ａとされ、他方の端子１１に導通する表層導電路１７は、路長が前記短路表層導電路１７ａの路長αより長い路長βとされた長路表層導電路１７ｂとされている。
【００１８】
具体的には、１番の入力信号端子１１ａ（いわゆる１Ｐｉｎ）には、長路表層導電路１７ｂが導通し、１Ｐｉｎに対応する８番の出力信号端子１１ｂ（いわゆる８Ｐｉｎ）には、短路表層導電路１７ａが導通している。
【００１９】
さらに、前記基準軸Ｌ方向で隣り合う表層導電路１７にあっては、短路表層導電路１７ａと長路表層導電路１７ｂとが隣り合うように各々配置されている。
【００２０】
具体的には、図３等に示すように、１Ｐｉｎと導通する表層導電路１７は上述のように長路表層導電路１７ｂであるところ、その隣の２Ｐｉｎと導通する表層導電路１７は、短路表層導電路１７ａとされる。さらに、その隣の３Ｐｉｎと導通する表層導電路１７は、長路表層導電路１７ｂとされる。また、当然に、８Ｐｉｎに導通する短路表層導電路１７ａに隣接する７Ｐｉｎと導通する表層導電路１７は、長路表層導電路１７ｂとされる。
【００２１】
上記構成とすると、前記基準軸Ｌ方向で隣り合うビア１５にあっては、前記基準軸Ｌからの離間距離が互いに異なることとなる。したがって、実装用基板２上における各ビア１５の配置が、千鳥状となる。例えば、図３等に示すように、１Ｐｉｎと導通するビア１５は、該１Ｐｉｎと長距離で離間し、２Ｐｉｎと導通するビア１５は、該２Ｐｉｎと短距離で離間し、３Ｐｉｎと導通するビア１５は、該３Ｐｉｎと長距離で離間することとなる。さらに、隣り合う前記ビア１５同士の離間距離が、少なくとも前記表層導電路１７の路幅より広くなるように設定され、ビア１５同士の間に表層導電路１７が１本通るような配置とされている。
【００２２】
これまでに述べた構成とすることにより、全ての端子対１３について、表層導電路１７の総路長が、上記短路表層導電路１７ａの路長αと上記長路表層導電路１７ｂの路長βとの和で構成されるため、各端子対１３間（換言すれば各Ｂｉｔ間）で表層導電路１７の総路長に差が生じない（図３においてＸ＝Ｘ）。このため、当該抵抗１０を信号が伝送される場合において、各Ｂｉｔごとで伝播遅延に差がでない。したがって、信号の位相を統一すべき回路設計の場合に、位相が統一された信号伝送が可能となる。しかも、ビア１５は千鳥状に配されているため、当該実装用基板２にいわゆる内層スリットが形成されない。このため、ビア１５とビア１５との間に内層銅箔が十分に確保でき、十分なリターンパス（図４ａ矢印参照）が確保されたプリント配線基板１が提供され得る。補足説明すると、ビアが横一列状に配置されると、図４ｂに示すように、リターンパスが十分に確保できない。
【００２３】
なお、本発明のプリント配線基板１は、少なくとも端子１１の配列が上記条件で形成されていればよく、受動部品は、単数であってもよいし、複数個が近接して並列に並べられていてもよい。さらに述べると、例えば８端子の受動部品が単一で用いられてもよいし、８端子の受動部品が複数用いられてもよい。
【００２４】
上記した端子１１、パッド１２、および導電路１７，１９は、公知の導電性材料により構成され、公知のスクリーン印刷等によって形成される。また、本発明のプリント配線基板１は、これまでに述べた実施例に限定されるものではなく、本発明の要旨を逸脱しない限り適宜変更することは勿論可能である。
【００２５】
例えば、前記した実施例においては、８端子の受動部品を用いたものを示したが、本発明は、８端子の受動部品に限られるわけではなく、端子数が複数（２端子以上）である電子部品であれば適用可能である。このため、単一のチップ部品（入力信号端子が１つ、出力信号端子が１つ）を複数用いたものであってもよい。
【図面の簡単な説明】
【００２６】
【図１】プリント配線基板１の平面図である。
【図２】プリント配線基板１の縦断側面図である。
【図３】表層導電路１７の路長について説明する説明図である。
【図４】ａ）はリターンパスが確保できるプリント配線基板１を示す拡大平面図であり、ｂ）はリターンパスが遮断されるプリント配線基板の拡大平面図である。
【図５】従来のプリント配線基板ａ１の平面図である。
【図６】従来のプリント配線基板ａ２の平面図である。
【符号の説明】
【００２７】
１ プリント配線基板
２ 実装用基板
２Ａ 実装用基板の表面
１０ 抵抗（受動部品）
１１ 端子
１１ａ 入力信号端子
１１ｂ 出力信号端子
１２ パッド
１３ 端子対
１５ ビア
１７ 表層導電路
１７ａ 短路表層導電路
１７ｂ 長路表層導電路
Ｌ 基準軸
【技術分野】
【０００１】
本発明は、電子部品が実装用基板に実装されてなるプリント配線基板に関するものである。
【背景技術】
【０００２】
従来、電子部品と、該電子部品が実装された実装用基板とからなるプリント配線基板はよく知られている（例えば、特許文献１参照）。ここで、前記電子部品は、受動部品であっても良く、該受動部品には、単一受動部品（チップ部品）やアレイ部品が含まれる。さらに該受動部品の例としては、抵抗、コンデンサ等が挙げられる。
具体的に説明すると、従来のプリント配線基板ａ１は、図５に示すように、実装用基板ｂと該実装用基板ｂに実装されている抵抗ｃ（受動部品）等で構成されている。ここで、該実装用基板ｂの表面には複数のパッドが形成され、該パッドが前記抵抗ｃの実装面に形成された複数の端子ｄと半田を介して各々接続されている。なお、該抵抗ｃの前記端子ｄは、入力信号端子ｄ１と出力信号端子ｄ２とで構成されており、図５に示すように、入力信号端子ｄ１および出力信号端子ｄ２によって一組（一対）の端子対Ｄが構成されている。そして、該端子対Ｄが一列に複数配置されている。また、実装用基板ｂに形成されている各パッドは、当該パッドから所定距離だけ離間して配設された複数のビアｅと、当該実装用基板ｂの表面に形成された表層導電路ｆを介してそれぞれ導通している。また、各ビアｅは、実装用基板ｂ内に設けられた内層導電路ｇとも導通している。
【０００３】
かかる構成にあって、前記抵抗ｃに信号が伝送される際の経路は、まず入力信号端子ｄ１側のビアｅ、該ビアｅと導通する表層導電路ｆ、該入力信号端子ｄ１と通過し、それから対応する出力信号端子ｄ２、該出力信号端子ｄ２と導通する表層導電路ｆ、該出力信号端子ｄ２側のビアｅ、該出力信号端子ｄ２側の内層導電路ｇと通過していく。なお、図５に示す構成は、各端子対Ｄにあって、表層導電路ｆの路長の総和Ｘがすべて等しいため、各端子対Ｄごとで信号の位相が統一されている。このため、抵抗ｃ（受動部品）において各Ｂｉｔで信号の位相が統一された回路設計となっている。
【０００４】
【特許文献１】特開２００７−３１７８４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図５に示す構成は、ビアｅが一直線状に横並びとなって当該実装用基板ｂにおいてビアｅ同士が近接するため、いわゆる内層スリットが形成されて当該実装用基板ｂのリターンパスが大幅に遮断される問題がある。そこで、図６に示すように、前記ビアｅが、千鳥状に配置され、該ビアｅが一直線状に横並びとなることを防止しているプリント配線基板ａ２も提案されている。さらに述べれば、図５に示す構成は、ビアｅ同士の離間距離が、表層導電路ｆが１本通る距離より狭く設定されているが、これに対して図６に示す構成は、ビアｅ同士の離間距離が、表層導電路ｆが１本通る幅に設定されている
【０００６】
しかしながら、図６に示す構成は、抵抗ｃ（受動部品）において各Ｂｉｔで信号の位相を統一すべき回路設計の場合に、互いに隣り合う信号伝送経路で信号伝播遅延時間に差が生じ、問題となる場合がある。具体的には、図６で１−８番の端子（いわゆる１−８Ｐｉｎ）を伝送する信号と、４−５番の端子（いわゆる４−５Ｐｉｎ）を伝送する信号とでは、表層導電路ｆの路長の総和が異なるため（Ｘ≠Ｙ）、表層導電路ｆと内層導電路ｇの信号の伝播遅延速度が異なることにより伝播遅延差が生じる。このことは、信号の位相を統一する設計としては、位相統一精度が低下して問題となる。
【０００７】
そこで本発明は、いわゆる内層スリットの発生を防止しつつ、しかも位相統一精度を向上させ得るプリント配線基板を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、複数のパッドおよび複数のビアを有し、それぞれの該パッドが該ビアに表層導電路を介して接続された実装用基板と、複数の端子を有し、該端子が前記パッドに半田を介して接続された一または複数の電子部品とを備えたプリント配線基板であって、前記一または複数の電子部品の前記端子は、入力信号端子および出力信号端子からなり、該入力信号端子および該出力信号端子で端子対が構成され、前記端子対には、前記入力信号端子および前記出力信号端子の間の中心を通る基準軸が設定され、当該端子対が該基準軸方向に並んで複数配置されていると共に、前記表層導電路は、前記端子と前記ビアとの間で、前記基準軸と直交する方向に形成され、前記端子対の一方の前記端子に前記半田および前記パッドを介して接続された前記表層導電路は、所定の路長に設定された短路表層導電路とされ、前記端子対の他方の前記端子に前記半田および前記パッドを介して接続された前記表層導電路は、前記短路表層導電路の路長より長く設定された長路表層導電路とされ、かつ、前記基準軸方向で隣り合う前記表層導電路にあっては、前記短路表層導電路と前記長路表層導電路とが交互に隣り合うように各々配置され、前記短路表層導電路の路長と前記長路表層導電路の路長の和は、すべての該端子対で等しいことを特徴とするプリント配線基板である。また、前記電子部品は、受動部品であることが望ましい。
【０００９】
かかる構成にあっては、前記の各端子対において、表層導電路の路長の総和は、短路表層導電路と長路表層導電路との和となるため、端子対間で表層導電路の総路長に差が生じない。このため、当該電子部品（受動部品）に信号が伝送される場合において、端子対ごとで伝播遅延に差が生まれず、位相が統一されることとなる。しかも、前記基準軸方向で隣り合うビアにあっては、該基準軸からの離間距離が互いに異なる位置で配置されるため、各ビアが千鳥状に配されることとなって、当該実装用基板にはいわゆる内層スリットが形成されず、ビアとビアとの間に内層銅箔が十分に確保されて十分なリターンパスが形成され得る。
【００１０】
なお、上記構成にあっては、隣り合う前記ビア同士の離間距離が、少なくとも前記表層導電路の路幅より広くなるように設定されている構成が望ましい。かかる構成とすると、より一層確実にリターンパスを形成することができる。
【発明の効果】
【００１１】
本発明に係るプリント配線基板は、いわゆる内層スリットが発生しないためリターンパスが確保されると共に、端子対間で表層導電路の総路長に差がないため、電子部品に信号が伝送されたときにも端子対間で伝播遅延に差がでない優れた効果がある。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係るプリント配線基板１の実施例を説明する。
図１等に示すように、プリント配線基板１は、薄板形状の実装用基板２と、該実装用基板２の表面２Ａに実装されている電子部品としての抵抗１０とを有する。ここで、前記電子部品は、受動部品であり、該受動部品には、単一受動部品（チップ部品）やアレイ部品が含まれる。また、該受動部品としては、抵抗１０のほかに、コンデンサ等であってもよい。
【００１３】
前記抵抗１０は、図１に示すように、外形が平面視長方形で薄板形状であり、その実装面となる裏面１０Ａ（図２参照）には、導電材料からなる複数の端子１１が整列して形成されている。具体的には、前記端子１１は、１番から８番までの端子番号がそれぞれ付されている。ここで、前記端子１１は、入力信号端子１１ａと出力信号端子１１ｂとで構成され、図１に示すように、前記入力信号端子１１ａ（例えば１Ｐｉｎ）および前記出力信号端子１１ｂ（例えば８Ｐｉｎ）により一組の端子対１３が構成されている。そして、該端子対１３が、前記入力信号端子１１ａおよび前記出力信号端子１１ｂの間の中心を通る基準軸Ｌを設定した場合に該基準軸Ｌ方向に整列して複数並んでいる。なお、前記実装用基板２および前記抵抗１０は、公知品が好適に採用される。
【００１４】
また、図２に示すように、前記実装用基板２上には、前記した抵抗１０の各端子１１に半田を介して接続されたパッド１２が複数形成されている。ここで、該パッド１２は、前記抵抗１０の各端子１１に対応して配置されている。
【００１５】
また、図１等に示すように、前記プリント配線基板１にあって、抵抗１０の各端子１１から前記基準軸Ｌと直交する方向へ離間した位置に、導電材料からなるビア１５が複数配設されている。さらに詳述すると、該ビア１５は、図２に示すように、上端が実装用基板２の表面２Ａに位置して露出し、下端は当該実装用基板２の内部または下端に位置している。そして、当該ビア１５の前記上端は、実装用基板２の表面２Ａに形成された表層導電路１７を介して、各パッド１２と導通している。これに対し、当該ビア１５の中腹または下端は、当該実装用基板２の内部に設けられた内層導電路１９と各々導通している。なお、本実施例にあって、前記の表層導電路１７は、前記の各パッド１２からビア１５に向かって最短距離で直線状に形成されており、前記パッド１２と前記ビア１５との間で前記基準軸Ｌと直交する方向に形成されている。なお、上記ビア１５は、特定の層間のみを接続するＩＶＨ（Interstitial Via Hole）でもよいし、実装用基板２を貫通するスルーホールビアであっても勿論よい。
【００１６】
かかる構成にあって、入力信号は、一側（例えば図１において下側）に配された内層導電路１９、該内層導電路１９に導通するビア１５、該ビア１５に導通する表層導電路１７の順に伝送され、該表層導電路１７に導通するパッド１２を介して抵抗１０の入力信号端子１１ａに入力される。さらに、該信号は、該入力信号端子１１ａに対応する出力信号端子１１ｂから出力され、該出力信号は、パッド１２を介して表層導電路１７、該表層導電路１７に導通するビア１５、該ビア１５に導通する内層導電路１９の順に伝送される。なお、図１において、前記内層導電路１９は、一部省略して示している。
【００１７】
また、図１〜３に示すように、前記端子対１３の一方の端子１１に導通する表層導電路１７は、所定の路長αに設定された短路表層導電路１７ａとされ、他方の端子１１に導通する表層導電路１７は、路長が前記短路表層導電路１７ａの路長αより長い路長βとされた長路表層導電路１７ｂとされている。
【００１８】
具体的には、１番の入力信号端子１１ａ（いわゆる１Ｐｉｎ）には、長路表層導電路１７ｂが導通し、１Ｐｉｎに対応する８番の出力信号端子１１ｂ（いわゆる８Ｐｉｎ）には、短路表層導電路１７ａが導通している。
【００１９】
さらに、前記基準軸Ｌ方向で隣り合う表層導電路１７にあっては、短路表層導電路１７ａと長路表層導電路１７ｂとが隣り合うように各々配置されている。
【００２０】
具体的には、図３等に示すように、１Ｐｉｎと導通する表層導電路１７は上述のように長路表層導電路１７ｂであるところ、その隣の２Ｐｉｎと導通する表層導電路１７は、短路表層導電路１７ａとされる。さらに、その隣の３Ｐｉｎと導通する表層導電路１７は、長路表層導電路１７ｂとされる。また、当然に、８Ｐｉｎに導通する短路表層導電路１７ａに隣接する７Ｐｉｎと導通する表層導電路１７は、長路表層導電路１７ｂとされる。
【００２１】
上記構成とすると、前記基準軸Ｌ方向で隣り合うビア１５にあっては、前記基準軸Ｌからの離間距離が互いに異なることとなる。したがって、実装用基板２上における各ビア１５の配置が、千鳥状となる。例えば、図３等に示すように、１Ｐｉｎと導通するビア１５は、該１Ｐｉｎと長距離で離間し、２Ｐｉｎと導通するビア１５は、該２Ｐｉｎと短距離で離間し、３Ｐｉｎと導通するビア１５は、該３Ｐｉｎと長距離で離間することとなる。さらに、隣り合う前記ビア１５同士の離間距離が、少なくとも前記表層導電路１７の路幅より広くなるように設定され、ビア１５同士の間に表層導電路１７が１本通るような配置とされている。
【００２２】
これまでに述べた構成とすることにより、全ての端子対１３について、表層導電路１７の総路長が、上記短路表層導電路１７ａの路長αと上記長路表層導電路１７ｂの路長βとの和で構成されるため、各端子対１３間（換言すれば各Ｂｉｔ間）で表層導電路１７の総路長に差が生じない（図３においてＸ＝Ｘ）。このため、当該抵抗１０を信号が伝送される場合において、各Ｂｉｔごとで伝播遅延に差がでない。したがって、信号の位相を統一すべき回路設計の場合に、位相が統一された信号伝送が可能となる。しかも、ビア１５は千鳥状に配されているため、当該実装用基板２にいわゆる内層スリットが形成されない。このため、ビア１５とビア１５との間に内層銅箔が十分に確保でき、十分なリターンパス（図４ａ矢印参照）が確保されたプリント配線基板１が提供され得る。補足説明すると、ビアが横一列状に配置されると、図４ｂに示すように、リターンパスが十分に確保できない。
【００２３】
なお、本発明のプリント配線基板１は、少なくとも端子１１の配列が上記条件で形成されていればよく、受動部品は、単数であってもよいし、複数個が近接して並列に並べられていてもよい。さらに述べると、例えば８端子の受動部品が単一で用いられてもよいし、８端子の受動部品が複数用いられてもよい。
【００２４】
上記した端子１１、パッド１２、および導電路１７，１９は、公知の導電性材料により構成され、公知のスクリーン印刷等によって形成される。また、本発明のプリント配線基板１は、これまでに述べた実施例に限定されるものではなく、本発明の要旨を逸脱しない限り適宜変更することは勿論可能である。
【００２５】
例えば、前記した実施例においては、８端子の受動部品を用いたものを示したが、本発明は、８端子の受動部品に限られるわけではなく、端子数が複数（２端子以上）である電子部品であれば適用可能である。このため、単一のチップ部品（入力信号端子が１つ、出力信号端子が１つ）を複数用いたものであってもよい。
【図面の簡単な説明】
【００２６】
【図１】プリント配線基板１の平面図である。
【図２】プリント配線基板１の縦断側面図である。
【図３】表層導電路１７の路長について説明する説明図である。
【図４】ａ）はリターンパスが確保できるプリント配線基板１を示す拡大平面図であり、ｂ）はリターンパスが遮断されるプリント配線基板の拡大平面図である。
【図５】従来のプリント配線基板ａ１の平面図である。
【図６】従来のプリント配線基板ａ２の平面図である。
【符号の説明】
【００２７】
１ プリント配線基板
２ 実装用基板
２Ａ 実装用基板の表面
１０ 抵抗（受動部品）
１１ 端子
１１ａ 入力信号端子
１１ｂ 出力信号端子
１２ パッド
１３ 端子対
１５ ビア
１７ 表層導電路
１７ａ 短路表層導電路
１７ｂ 長路表層導電路
Ｌ 基準軸
【特許請求の範囲】
【請求項１】
複数のパッドおよび複数のビアを有し、それぞれの該パッドが該ビアに表層導電路を介して接続された実装用基板と、
複数の端子を有し、該端子が前記パッドに半田を介して接続された一または複数の電子部品とを備えたプリント配線基板であって、
前記一または複数の電子部品の前記端子は、入力信号端子および出力信号端子からなり、該入力信号端子および該出力信号端子で端子対が構成され、
前記端子対には、前記入力信号端子および前記出力信号端子の間の中心を通る基準軸が設定され、当該端子対が該基準軸方向に並んで複数配置されていると共に、
前記表層導電路は、前記端子と前記ビアとの間で、前記基準軸と直交する方向に形成され、
前記端子対の一方の前記端子に前記半田および前記パッドを介して接続された前記表層導電路は、所定の路長に設定された短路表層導電路とされ、
前記端子対の他方の前記端子に前記半田および前記パッドを介して接続された前記表層導電路は、前記短路表層導電路の路長より長く設定された長路表層導電路とされ、
かつ、前記基準軸方向で隣り合う前記表層導電路にあっては、前記短路表層導電路と前記長路表層導電路とが交互に隣り合うように各々配置され、
前記短路表層導電路の路長と前記長路表層導電路の路長の和は、すべての該端子対で等しいことを特徴とするプリント配線基板。
【請求項２】
前記電子部品は、受動部品であることを特徴とする請求項１記載のプリント配線基板。
【請求項３】
隣り合う前記ビア同士の離間距離が、少なくとも前記表層導電路の路幅より広くなるように設定されていることを特徴とする請求項１又は請求項２記載のプリント配線基板。
【請求項１】
複数のパッドおよび複数のビアを有し、それぞれの該パッドが該ビアに表層導電路を介して接続された実装用基板と、
複数の端子を有し、該端子が前記パッドに半田を介して接続された一または複数の電子部品とを備えたプリント配線基板であって、
前記一または複数の電子部品の前記端子は、入力信号端子および出力信号端子からなり、該入力信号端子および該出力信号端子で端子対が構成され、
前記端子対には、前記入力信号端子および前記出力信号端子の間の中心を通る基準軸が設定され、当該端子対が該基準軸方向に並んで複数配置されていると共に、
前記表層導電路は、前記端子と前記ビアとの間で、前記基準軸と直交する方向に形成され、
前記端子対の一方の前記端子に前記半田および前記パッドを介して接続された前記表層導電路は、所定の路長に設定された短路表層導電路とされ、
前記端子対の他方の前記端子に前記半田および前記パッドを介して接続された前記表層導電路は、前記短路表層導電路の路長より長く設定された長路表層導電路とされ、
かつ、前記基準軸方向で隣り合う前記表層導電路にあっては、前記短路表層導電路と前記長路表層導電路とが交互に隣り合うように各々配置され、
前記短路表層導電路の路長と前記長路表層導電路の路長の和は、すべての該端子対で等しいことを特徴とするプリント配線基板。
【請求項２】
前記電子部品は、受動部品であることを特徴とする請求項１記載のプリント配線基板。
【請求項３】
隣り合う前記ビア同士の離間距離が、少なくとも前記表層導電路の路幅より広くなるように設定されていることを特徴とする請求項１又は請求項２記載のプリント配線基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−１８２０６５（Ｐ２００９−１８２０６５Ａ）
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願番号】特願２００８−１８４１９（Ｐ２００８−１８４１９）
【出願日】平成２０年１月３０日（２００８．１．３０）
【出願人】（０００２５１２８８）鈴鹿富士ゼロックス株式会社 (156)
【Ｆターム（参考）】
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願日】平成２０年１月３０日（２００８．１．３０）
【出願人】（０００２５１２８８）鈴鹿富士ゼロックス株式会社 (156)
【Ｆターム（参考）】
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