マルチプロセッサ式電子交換機の並列試験制御方式
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマルチプロセッサ式電子交換機の並列試験処理方式に関し，詳しくは該マルチプロセッサ式電子交換機に収容された多数の加入者回路の並列試験制御する方式に関する。
【０００２】多数の加入者を収容する電子交換機は，一定数の加入者回路を集線する処理を行うラインプロセッサ（Line Processor: ＬＰＲと称する），発着信の呼処理を行ってスイッチングネットワークを制御するコールプロセッサ(Call Processor): ＣＰＲと称する）及び複数のコールプロセッサを管理するメインプロセッサ(Main Processor:ＭＰＲと称する）等で構成されている。このようなマルチプロセッサ式の電子交換機において各加入者回路の正常性を確認するために定期的に試験が行われており, 従来の方法では時間がかかるためその改善が望まれている。
【０００３】
【従来の技術】図４は従来例の構成と処理フローを示す図，図５は従来例の試験方式の説明図である。図４のＡ．は従来のマルチプロセッサ式電子交換機のシステム構成が示され，図においてネットワーク（ＮＷ）には，多数の集線装置（ＬＣ）と接続するハイウェイが収容され，各ＬＣには多数の加入者回路が収容されている。そして，各集線装置ＬＣは各加入者回路について監視，処理を行うためのラインプロセッサ（ＬＰＲ）が設けられ，これらの複数のＬＰＲに対して各加入者に対する呼処理を行うと共にネットワークの制御を行うコールプロセッサ（ＣＰＲ）が各ネットワークに対応して設けられ，更に複数のＣＰＲを管理及び制御するメインプロセッサ（ＭＰＲ）が各ＣＰＲに接続されている。各ＮＷ（ＣＰＲ）には，ＬＣに収容されている複数の加入者回路の正常性を確認するため，加入者回路の電気的特性（絶縁，抵抗等）や，機能を試験（ライン試験という）するためのライン試験装置（ＬＴＥ：Line Test Equipment)が設けられている。
【０００４】従来のライン試験の処理フローは図４のＢ．に示されている。この処理フローによる試験実行の様子を図５を用いて説明する。図５のＡ．は従来例の試験を行うための動作の様子を示し，Ｂ．はタイミングチャートである。図５の５０はメインプロセッサＭＰＲ，５１はＭＰＲ内の試験制御部，５２はコールプロセッサＣＰＲ，５３はＣＰＲ内の試験実行制御部，５４はラインプロセッサＬＰＲ，５５はＬＰＲ内の試験実行部，５６は各ＣＰＲに対し１乃至複数台設けられ，各ＬＰＲにより共用されるライン試験装置である。
【０００５】最初にＭＰＲ５０の試験制御部５１から試験を開始する指令が発生すると，各ＣＰＲ５２の試験実行制御部５３が起動する。すると，図４のＢ．に示す処理が起動され，１つのＬＰＲ５４の試験実行部５５をコールする。ＣＰＲ５２の試験実行制御部５３によりコールされたＬＰＲ５４の試験実行部５５は，図４のＢ．に示すように，ＣＰＲ内の空きＬＴＥ５６を捕捉する（ＬＴＥが１台の場合は，そのＬＴＥが空きの時捕捉する）。
【０００６】次に捕捉されたＬＴＥ５６を使用して，各加入者回路について定められた試験を行い，終了すると，試験実行制御部５３の制御に復帰する。試験実行制御部５３は，同じＣＰＲ５２の制御下にある次の順番のＬＰＲ５４の試験実行部５５をコールして，上記と同様に試験を実行し，以下順番に同じＣＰＲ５２の制御下にある全てのＬＰＲ５４に対して試験を実行する。上記の動作のタイミングチャートを図５のＢ．に示す。この図により複数のＣＰＲ１〜ＣＰＲｉが，それぞれ一斉に起動して，それぞれＬＰＲ１から試験が開始され，ＬＰＲｊまで順番に試験が実行されることが分かる。
【０００７】
【発明が解決しようとする課題】上記した従来のマルチプロセッサ式電子交換機における加入者回路の試験方式によれば，ＣＰＲ単位で試験を制御していたので，ＣＰＲに収容されるＬＰＲの処理能力が向上するに従って，ＣＰＲに収容可能な加入者数も大幅に増加し，１つのＬＰＲに２０００加入者を収容する場合もある。このため，加入者を直接収容する装置の規模が増大し，１つのＣＰＲに収容された全ての加入者回路の試験にかかる時間が増大するという問題があった（図５のＢ．参照）。さらに，試験時間がかかると，障害の発見と修復に要する時間が増大化するという問題が発生する。
【０００８】本発明はライン試験に要する時間を短縮化できるマルチプロセッサ式電子交換機における並列試験制御方式を提供することを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の基本構成図である。図において，１は各コールプロセッサを管理するメインプロセッサ（ＭＰＲ），２はＭＰＲ１に備えられた試験制御部，３はラインプロセッサと接続されネットワーク（図示せず）の制御を行うと共に呼処理を行うコールプロセッサ（ＣＰＲ），４はＣＰＲ３に備えられた試験実行制御部，５は複数の加入者が収容された集線装置を制御し各加入者回路の監視・制御を行うラインプロセッサ（ＬＰＲ），６はＬＰＲ５内に設けられた試験実行部，７はライン試験装置（ＬＴＥ）である。
【００１０】本発明は多数の加入者が収容された集線装置対応にライン試験装置を設け，コールプロセッサが制御下の複数のラインプロセッサに対してほぼ同時に試験実行を指示すると各ラインプロセッサは並行してそれぞれの集線装置内の加入者回路の試験をラインプロセッサ対応に設けられたライン試験装置により試験を実行するものである。
【００１１】
【作用】ＭＰＲ１の試験制御部２から試験開始の指示が各ＣＰＲ３に送出されると，各ＣＰＲ３の試験実行制御部４が起動する。これにより試験実行制御部４はそれぞれの制御下にある複数のＬＰＲ５に対し，順次ライン試験を実行開始する指令が送出される。各ＬＰＲ５の試験実行部６はこの指令を受けると，それぞれの集線装置に設けられたライン試験装置７を同じ集線装置に収容された各加入者回路に接続して，順次決められた試験を実行する。各ＬＰＲ５において，それぞれ収容された全ての加入者回路についてのライン試験を終了すると，ライン試験装置７を解放する。このように，複数のＬＰＲ５においてほぼ一斉にライン試験が実行されるので試験時間を短縮することができる。
【００１２】
【実施例】図２は実施例のマルチプロセッサ式電子交換機のハードウェア構成図，図３は実施例の処理フローとタイミングチャートである。図２において，１はメインプロセッサＭＰＲ，３はコールプロセッサＣＰＲ，５はラインプロセッサＬＰＲ，７は各集線装置に対応して設けられたライン試験装置ＬＴＥを表すことは上記図１と同様であり，８は集線装置ＬＣ，９は加入者回路，１０はネットワークＮＷを表す。
【００１３】図２に示すハードウェア構成を用いて，本発明による試験制御方式を図３に示す処理フローを用いて説明する。最初に保守コンソールからの指示またはプログラムによりＭＰＲ１から各ＣＰＲ３に対してライン試験開始を指示する指令が送出される。これを受け取った各ＣＰＲ３は，それぞれに備えたプログラムで構成する試験実行制御部が起動される。その試験実行制御部の処理フローは図３のＡ．に示され，起動すると，このＣＰＲ３に制御されるＮＷ１０に収容された複数の集線装置８のＬＰＲ５内の試験実行部の１つをコールする指令を発生する。この試験実行部をコールする動作は，順次各ＬＰＲ５に対して実行され，このＣＰＲの制御下にある全てのＬＰＲ５に対して実行されると，このＣＰＲ３の処理は終了する。
【００１４】一方，各ＬＰＲ５にはプログラムで構成する試験実行部が備えられ，ＣＰＲ３からコールされると起動し，図３のＡ．に示すようにＬＣ８内の空きＬＴＥを捕捉し，ライン試験を実行する。このライン試験は，図２に示す構成において，ＬＴＥ７と試験の対象となる１つの加入者回路９とを接続するスイッチをオンにした上で実行され，１つの加入者回路９について試験が終了すると，次の加入者回路９が選択されて同様にＬＴＥ７と接続されて試験が行われ，同じＬＣ８に収容された全ての加入者回路９の試験が終了することにより，このＬＰＲ５における試験実行部の処理が終了する。
【００１５】図３のＢ．には，上記の実施例の試験におけるタイミングチャートが示され，図に示すにように，各ＣＰＲ１〜ＣＰＲｉにおける試験動作は，各ＣＰＲ内のＬＰＲによる試験時間により決まり，従来例の図５のＢ．と比べて試験時間が大幅に短縮されることが明らかである。
【００１６】
【発明の効果】本発明によれば一回の試験時間が１つのラインプロセッサに収容される試験対象装置の数で決まり，何千という装置の試験も短時間で実行でき，電子交換機のサービス性および信頼性の向上を達成することができる。
【図面の簡単な説明】
【図１】本発明の基本構成図である。
【図２】本発明の実施例のハードウェア構成図である。
【図３】実施例の処理フロー図である。
【図４】従来例の構成と処理フローを示す図である。
【図５】図５は従来例の試験方式の説明図である。
【符号の説明】
１ メインプロセッサ（ＭＰＲ）
２ 試験制御部
３ コールプロセッサ（ＣＰＲ）
４ 試験実行制御部
５ ラインプロセッサ（ＬＰＲ）
６ 試験実行部
７ ライン試験装置（ＬＴＥ）
【０００１】
【産業上の利用分野】本発明はマルチプロセッサ式電子交換機の並列試験処理方式に関し，詳しくは該マルチプロセッサ式電子交換機に収容された多数の加入者回路の並列試験制御する方式に関する。
【０００２】多数の加入者を収容する電子交換機は，一定数の加入者回路を集線する処理を行うラインプロセッサ（Line Processor: ＬＰＲと称する），発着信の呼処理を行ってスイッチングネットワークを制御するコールプロセッサ(Call Processor): ＣＰＲと称する）及び複数のコールプロセッサを管理するメインプロセッサ(Main Processor:ＭＰＲと称する）等で構成されている。このようなマルチプロセッサ式の電子交換機において各加入者回路の正常性を確認するために定期的に試験が行われており, 従来の方法では時間がかかるためその改善が望まれている。
【０００３】
【従来の技術】図４は従来例の構成と処理フローを示す図，図５は従来例の試験方式の説明図である。図４のＡ．は従来のマルチプロセッサ式電子交換機のシステム構成が示され，図においてネットワーク（ＮＷ）には，多数の集線装置（ＬＣ）と接続するハイウェイが収容され，各ＬＣには多数の加入者回路が収容されている。そして，各集線装置ＬＣは各加入者回路について監視，処理を行うためのラインプロセッサ（ＬＰＲ）が設けられ，これらの複数のＬＰＲに対して各加入者に対する呼処理を行うと共にネットワークの制御を行うコールプロセッサ（ＣＰＲ）が各ネットワークに対応して設けられ，更に複数のＣＰＲを管理及び制御するメインプロセッサ（ＭＰＲ）が各ＣＰＲに接続されている。各ＮＷ（ＣＰＲ）には，ＬＣに収容されている複数の加入者回路の正常性を確認するため，加入者回路の電気的特性（絶縁，抵抗等）や，機能を試験（ライン試験という）するためのライン試験装置（ＬＴＥ：Line Test Equipment)が設けられている。
【０００４】従来のライン試験の処理フローは図４のＢ．に示されている。この処理フローによる試験実行の様子を図５を用いて説明する。図５のＡ．は従来例の試験を行うための動作の様子を示し，Ｂ．はタイミングチャートである。図５の５０はメインプロセッサＭＰＲ，５１はＭＰＲ内の試験制御部，５２はコールプロセッサＣＰＲ，５３はＣＰＲ内の試験実行制御部，５４はラインプロセッサＬＰＲ，５５はＬＰＲ内の試験実行部，５６は各ＣＰＲに対し１乃至複数台設けられ，各ＬＰＲにより共用されるライン試験装置である。
【０００５】最初にＭＰＲ５０の試験制御部５１から試験を開始する指令が発生すると，各ＣＰＲ５２の試験実行制御部５３が起動する。すると，図４のＢ．に示す処理が起動され，１つのＬＰＲ５４の試験実行部５５をコールする。ＣＰＲ５２の試験実行制御部５３によりコールされたＬＰＲ５４の試験実行部５５は，図４のＢ．に示すように，ＣＰＲ内の空きＬＴＥ５６を捕捉する（ＬＴＥが１台の場合は，そのＬＴＥが空きの時捕捉する）。
【０００６】次に捕捉されたＬＴＥ５６を使用して，各加入者回路について定められた試験を行い，終了すると，試験実行制御部５３の制御に復帰する。試験実行制御部５３は，同じＣＰＲ５２の制御下にある次の順番のＬＰＲ５４の試験実行部５５をコールして，上記と同様に試験を実行し，以下順番に同じＣＰＲ５２の制御下にある全てのＬＰＲ５４に対して試験を実行する。上記の動作のタイミングチャートを図５のＢ．に示す。この図により複数のＣＰＲ１〜ＣＰＲｉが，それぞれ一斉に起動して，それぞれＬＰＲ１から試験が開始され，ＬＰＲｊまで順番に試験が実行されることが分かる。
【０００７】
【発明が解決しようとする課題】上記した従来のマルチプロセッサ式電子交換機における加入者回路の試験方式によれば，ＣＰＲ単位で試験を制御していたので，ＣＰＲに収容されるＬＰＲの処理能力が向上するに従って，ＣＰＲに収容可能な加入者数も大幅に増加し，１つのＬＰＲに２０００加入者を収容する場合もある。このため，加入者を直接収容する装置の規模が増大し，１つのＣＰＲに収容された全ての加入者回路の試験にかかる時間が増大するという問題があった（図５のＢ．参照）。さらに，試験時間がかかると，障害の発見と修復に要する時間が増大化するという問題が発生する。
【０００８】本発明はライン試験に要する時間を短縮化できるマルチプロセッサ式電子交換機における並列試験制御方式を提供することを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の基本構成図である。図において，１は各コールプロセッサを管理するメインプロセッサ（ＭＰＲ），２はＭＰＲ１に備えられた試験制御部，３はラインプロセッサと接続されネットワーク（図示せず）の制御を行うと共に呼処理を行うコールプロセッサ（ＣＰＲ），４はＣＰＲ３に備えられた試験実行制御部，５は複数の加入者が収容された集線装置を制御し各加入者回路の監視・制御を行うラインプロセッサ（ＬＰＲ），６はＬＰＲ５内に設けられた試験実行部，７はライン試験装置（ＬＴＥ）である。
【００１０】本発明は多数の加入者が収容された集線装置対応にライン試験装置を設け，コールプロセッサが制御下の複数のラインプロセッサに対してほぼ同時に試験実行を指示すると各ラインプロセッサは並行してそれぞれの集線装置内の加入者回路の試験をラインプロセッサ対応に設けられたライン試験装置により試験を実行するものである。
【００１１】
【作用】ＭＰＲ１の試験制御部２から試験開始の指示が各ＣＰＲ３に送出されると，各ＣＰＲ３の試験実行制御部４が起動する。これにより試験実行制御部４はそれぞれの制御下にある複数のＬＰＲ５に対し，順次ライン試験を実行開始する指令が送出される。各ＬＰＲ５の試験実行部６はこの指令を受けると，それぞれの集線装置に設けられたライン試験装置７を同じ集線装置に収容された各加入者回路に接続して，順次決められた試験を実行する。各ＬＰＲ５において，それぞれ収容された全ての加入者回路についてのライン試験を終了すると，ライン試験装置７を解放する。このように，複数のＬＰＲ５においてほぼ一斉にライン試験が実行されるので試験時間を短縮することができる。
【００１２】
【実施例】図２は実施例のマルチプロセッサ式電子交換機のハードウェア構成図，図３は実施例の処理フローとタイミングチャートである。図２において，１はメインプロセッサＭＰＲ，３はコールプロセッサＣＰＲ，５はラインプロセッサＬＰＲ，７は各集線装置に対応して設けられたライン試験装置ＬＴＥを表すことは上記図１と同様であり，８は集線装置ＬＣ，９は加入者回路，１０はネットワークＮＷを表す。
【００１３】図２に示すハードウェア構成を用いて，本発明による試験制御方式を図３に示す処理フローを用いて説明する。最初に保守コンソールからの指示またはプログラムによりＭＰＲ１から各ＣＰＲ３に対してライン試験開始を指示する指令が送出される。これを受け取った各ＣＰＲ３は，それぞれに備えたプログラムで構成する試験実行制御部が起動される。その試験実行制御部の処理フローは図３のＡ．に示され，起動すると，このＣＰＲ３に制御されるＮＷ１０に収容された複数の集線装置８のＬＰＲ５内の試験実行部の１つをコールする指令を発生する。この試験実行部をコールする動作は，順次各ＬＰＲ５に対して実行され，このＣＰＲの制御下にある全てのＬＰＲ５に対して実行されると，このＣＰＲ３の処理は終了する。
【００１４】一方，各ＬＰＲ５にはプログラムで構成する試験実行部が備えられ，ＣＰＲ３からコールされると起動し，図３のＡ．に示すようにＬＣ８内の空きＬＴＥを捕捉し，ライン試験を実行する。このライン試験は，図２に示す構成において，ＬＴＥ７と試験の対象となる１つの加入者回路９とを接続するスイッチをオンにした上で実行され，１つの加入者回路９について試験が終了すると，次の加入者回路９が選択されて同様にＬＴＥ７と接続されて試験が行われ，同じＬＣ８に収容された全ての加入者回路９の試験が終了することにより，このＬＰＲ５における試験実行部の処理が終了する。
【００１５】図３のＢ．には，上記の実施例の試験におけるタイミングチャートが示され，図に示すにように，各ＣＰＲ１〜ＣＰＲｉにおける試験動作は，各ＣＰＲ内のＬＰＲによる試験時間により決まり，従来例の図５のＢ．と比べて試験時間が大幅に短縮されることが明らかである。
【００１６】
【発明の効果】本発明によれば一回の試験時間が１つのラインプロセッサに収容される試験対象装置の数で決まり，何千という装置の試験も短時間で実行でき，電子交換機のサービス性および信頼性の向上を達成することができる。
【図面の簡単な説明】
【図１】本発明の基本構成図である。
【図２】本発明の実施例のハードウェア構成図である。
【図３】実施例の処理フロー図である。
【図４】従来例の構成と処理フローを示す図である。
【図５】図５は従来例の試験方式の説明図である。
【符号の説明】
１ メインプロセッサ（ＭＰＲ）
２ 試験制御部
３ コールプロセッサ（ＣＰＲ）
４ 試験実行制御部
５ ラインプロセッサ（ＬＰＲ）
６ 試験実行部
７ ライン試験装置（ＬＴＥ）
【特許請求の範囲】
【請求項１】 複数のコールプロセッサが対応するネットワークを制御し，各コールプロセッサにより制御される複数のラインプロセッサがそれぞれ多数の加入者回路を収容する集線装置を制御するマルチプロセッサ式電子交換機において，各集線装置に対応してライン試験装置を設け，各コールプロセッサは，それぞれ試験開始の指示により制御下にある複数のラインプロセッサに対して一斉にライン試験の起動を指示し，各ラインプロセッサはこれに応じ，前記ライン試験装置を集線装置に収容された各加入者回路に接続して試験することを特徴とするマルチプロセッサ式電子交換機の並列試験制御方式。
【請求項２】 請求項１において，複数のコールプロセッサを制御するメインプロセッサを備え，該メインプロセッサからの指示により各プロセッサはライン試験の起動を指示することを特徴とするマルチプロセッサ式電子交換機の並列試験制御方式。
【請求項１】 複数のコールプロセッサが対応するネットワークを制御し，各コールプロセッサにより制御される複数のラインプロセッサがそれぞれ多数の加入者回路を収容する集線装置を制御するマルチプロセッサ式電子交換機において，各集線装置に対応してライン試験装置を設け，各コールプロセッサは，それぞれ試験開始の指示により制御下にある複数のラインプロセッサに対して一斉にライン試験の起動を指示し，各ラインプロセッサはこれに応じ，前記ライン試験装置を集線装置に収容された各加入者回路に接続して試験することを特徴とするマルチプロセッサ式電子交換機の並列試験制御方式。
【請求項２】 請求項１において，複数のコールプロセッサを制御するメインプロセッサを備え，該メインプロセッサからの指示により各プロセッサはライン試験の起動を指示することを特徴とするマルチプロセッサ式電子交換機の並列試験制御方式。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【特許番号】第２９２２３１４号
【登録日】平成１１年（１９９９）４月３０日
【発行日】平成１１年（１９９９）７月１９日
【国際特許分類】
【出願番号】特願平２−４１２３５９
【出願日】平成２年（１９９０）１２月２０日
【公開番号】特開平４−２２０８５５
【公開日】平成４年（１９９２）８月１１日
【審査請求日】平成９年（１９９７）５月１６日
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（０００２３７６５１）富士通コミュニケーション・システムズ株式会社 (4)
【登録日】平成１１年（１９９９）４月３０日
【発行日】平成１１年（１９９９）７月１９日
【国際特許分類】
【出願日】平成２年（１９９０）１２月２０日
【公開番号】特開平４−２２０８５５
【公開日】平成４年（１９９２）８月１１日
【審査請求日】平成９年（１９９７）５月１６日
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（０００２３７６５１）富士通コミュニケーション・システムズ株式会社 (4)
[ Back to top ]