マルチポートポーリング通信モジュール及び通信システム
【課題】端末からの信号が壊れることのないマルチポートポーリング通信を安価に提供するとともに通信の不具合を低減する。
【解決手段】親機(マルチポートポーリング通信モジュール)1において、CPU4がシリアルポート40を介して各ラインドライバ5のドライバ回路50にパケットを送信すると、ドライバ回路50はポート3に接続されている子器2に上記パケットを送信する。その後、スイッチ部及びシリアル/パラレル変換回路によって選択制御されたラインドライバ5において、子器2からのパケットをポート3を介してレシーバ回路51が受信し、論理回路6に出力する。論理回路6は、各レシーバ回路51の出力を論理的に加算し、加算結果をシリアルポート40を介してCPU4に出力する。
【解決手段】親機(マルチポートポーリング通信モジュール)1において、CPU4がシリアルポート40を介して各ラインドライバ5のドライバ回路50にパケットを送信すると、ドライバ回路50はポート3に接続されている子器2に上記パケットを送信する。その後、スイッチ部及びシリアル/パラレル変換回路によって選択制御されたラインドライバ5において、子器2からのパケットをポート3を介してレシーバ回路51が受信し、論理回路6に出力する。論理回路6は、各レシーバ回路51の出力を論理的に加算し、加算結果をシリアルポート40を介してCPU4に出力する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、複数の端末と通信を行うマルチポートポーリング通信モジュール及び通信システムに関するものである。
【背景技術】
【0002】
従来の通信システムであって、1つのライン(メディア)を複数の端末で使用するRS485通信システムでは、複数の端末が同時に送信を行うとライン上で信号の衝突が発生し、信号が壊れるという問題があった。
【0003】
従来、上記問題を解決するために端末が送信する前にライン上に信号がないことを確認して信号送信する機能や、もし送信した信号が衝突した場合に上記衝突を検出する機能を提供するCSMA/CD方式が用いられる。
【0004】
ところが、CSMA/CDはキャリアセンス手段と衝突検出手段で衝突の発生を検出した場合に再送手段が必要となる。また、CSMA/CD機能の実装が必要となる。
【0005】
そこで、別のマルチポート通信モジュールとして、特許文献1には、RS422又はRS485インタフェースに関するルート切り替えスイッチを備えるマルチ接続インタフェース回路(マルチポートポーリング通信モジュール)が開示されている。特許文献1のマルチ接続インタフェース回路は、ホストCPUの通信指示によって制御され、複数のドライバを用いたマルチ接続インタフェースの同期式と非同期式の選択を可能とする。また、すべてストレートケーブルで接続することができる。
【特許文献1】特開2003−188938号公報(段落0022〜0032及び図2)
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、上記従来のマルチポートポーリング通信モジュールには、ライン(経路)の切り替えを基本とすることから、複数の端末への信号の同報が不可能であり、結局、通信ごとに複数のCPUポートが必要になるという問題があった。これにより、アプリケーション層では、どのCPUポートにどこの端末がつながっているかを管理し、ラインを切り替える煩雑さが発生してしまう。
【0007】
本発明は上記の点に鑑みて為されたものであり、その目的とするところは、端末からの信号が壊れることのないマルチポートポーリング通信を安価に提供することができるとともに通信の不具合を低減することができるマルチポートポーリング通信モジュール及び通信システムを提供することにある。
【課題を解決するための手段】
【0008】
請求項1のマルチポートポーリング通信モジュールに係る発明は、複数のポートのそれぞれに接続されている端末との間でポーリング通信を行うマルチポートポーリング通信モジュールであって、シリアルポートを有するCPUを備えるとともに、それぞれが、前記CPUから前記シリアルポートを介して入力された送信データを前記ポートを介して前記端末に送信するドライバ回路と、前記ポートを介して前記端末から返信データを受信し、当該返信データを含む2値信号を出力するレシーバ回路とを有する複数のラインドライバと、前記複数のラインドライバのそれぞれの前記レシーバ回路から出力された前記2値信号を論理的に演算し、演算結果を前記シリアルポートを介して前記CPUに出力する論理回路と、前記複数のラインドライバのそれぞれの使用可否を外部入力によって切り替えるスイッチ手段とを備えることを特徴とする。
【0009】
請求項2のマルチポートポーリング通信モジュールに係る発明は、請求項1の発明において、前記スイッチ手段が、前記ラインドライバごとに当該ラインドライバと1対1で設けられた複数の操作部を有することを特徴とする。
【0010】
請求項3のマルチポートポーリング通信モジュールに係る発明は、請求項1又は2の発明において、複数のラインドライバのうち1つのラインドライバのみを有効にし当該ラインドライバと前記ポートを介して接続する前記端末ごとにアドレス設定信号を送信して固有のアドレスを設定する動作を前記複数のラインドライバのすべてに対して行うアドレス設定部を備えることを特徴とする。
【0011】
請求項4のマルチポートポーリング通信モジュールに係る発明は、請求項1又は2の発明において、前記CPUが、前記スイッチ手段の切替状況の情報を取得するスイッチ情報取得部を有し、使用可の前記ラインドライバの前記ドライバ回路にのみ前記送信データを出力することを特徴とする。
【0012】
請求項5のマルチポートポーリング通信モジュールに係る発明は、請求項1乃至4のいずれか1項の発明において、前記ドライバ回路の出力側をプルアップするとともに前記レシーバ回路の入力側をプルダウンして前記ポートの接続先の終端状態を検出する終端検出部を備えることを特徴とする。
【0013】
請求項6の通信システムに係る発明は、請求項1乃至5のいずれか1項に記載のマルチポートポーリング通信モジュールと、前記マルチポートポーリング通信モジュールとの間でポーリング通信が行われる複数の端末とを備えることを特徴とする。
【発明の効果】
【0014】
請求項1の発明によれば、論理回路によって各レシーバ回路から出力された2値信号を論理的に演算し、演算結果を1つのシリアルポートを介してCPUに出力することができるので、各レシーバ回路が受信した端末からの返信データが壊れることのないマルチポートポーリング通信を安価に提供することができるとともに、CPUと端末を電気的に結ぶラインのうち不良端末を有するラインを切り離すことができるので、通信の不具合を低減することができる。また、複数のラインドライバを並列に備え、各ドライバ回路により送信データを含む信号を強めて減衰を抑えることができるので、ラインあたりの物理伝送品質を確保することができる。
【0015】
請求項2の発明によれば、ラインの拡張又は変更工事を容易に行うことができる。
【0016】
請求項3の発明によれば、例えば、マンションやオフィスなどでは、複数の子器(設備)が、異なるフロアに配置されていたり、同じフロアであっても異なる部屋に配置されていたりするなど色々な場所に配置されており、長い距離を高信頼性で接続するスター型として1対1で接続することが好ましい場合が存在するが、そのようなときにアドレス設定を容易に行うことができる。
【0017】
請求項4の発明によれば、不要なラインへの送信データの出力を抑えることによって、返信データが返ってこないことによる通信の誤判定を低減することができる。
【0018】
請求項5の発明によれば、マルチポートポーリング通信モジュール側からラインの終端状態を容易に検出することができる。
【0019】
請求項6の発明によれば、マルチポートポーリング通信モジュールにおいて、論理回路によって各レシーバ回路から出力された2値信号を論理的に演算し、演算結果を1つのシリアルポートを介してCPUに出力することができるので、各レシーバ回路が受信した端末からの返信データが壊れることのないマルチポートポーリング通信を安価に提供することができる。
【発明を実施するための最良の形態】
【0020】
最初に、本発明の各実施形態に係る通信システムの基本となる形態(基本形態)について説明する。なお、各実施形態については、主に基本形態との差異を示しながら説明する。
【0021】
まず、本発明の基本形態に係る通信システムの構成について図1〜4を用いて説明する。この通信システムは、図1に示すように、1台の親機(マルチポートポーリング通信モジュール)1と、親機1によってポーリング通信が行われる複数台の子器(端末)2・・・とを備えている。親機1及びそれぞれの子器2には固有のIDが設定されている。
【0022】
親機1と子器2の間のポーリング通信で送受信されるパケットのパケットフォーマットは、図2に示すように宛て先ID、送り元ID、データ及びCRCを有する。宛て先IDはパケットを送信したい機器のIDを示す。送り元IDはパケットの送信元のIDを示す。CRCは、パケットのビット誤り検出を行うための検査語である。なお、図2ではパケットの最初と最終の識別子を省略している。
【0023】
図1に示すそれぞれの子器2は親機1に接続し、親機1から送信されたパケットの宛て先IDが自己のIDであると、このパケットを受信する。親機1からのパケットを受信した子器2は、返信データを含むパケットを親機1に送信する。
【0024】
親機1は、複数の子器2・・・との間でポーリング通信を行うものであり、子器2が接続される複数のポート3・・・と、シリアルポート40を有するCPU4と、それぞれがドライバ回路50及びレシーバ回路51を有する複数のラインドライバ5・・・と、各ラインドライバ5のレシーバ回路51から出力された2値データを論理的に加算し、加算結果をシリアルポート40を介してCPU4に出力する論理回路6とを備えている。
【0025】
CPU4は親機1全体を制御するものであり、シリアルポート40において各ラインドライバ5のドライバ回路50及び論理回路6と接続している。このCPU4は、送信データを含むパケットをシリアルポート40から各ドライバ回路50に送信する。また、CPU4はシリアルポート40を介して論理回路6から後述の2値信号の加算結果を受信する。なお、図1ではシリアルポート40が1つしか示されていないが、実際のシリアルポート40の数は1つに限定されるものではなく、複数であってもよい。基本形態において、RS485を対象とし、無通信状態のシリアルポート40の論理はHiレベルである。なお、無通信状態のシリアルポート40の論理は上記に限定されるものではなく、Lowレベルであってもよい。
【0026】
ラインドライバ5はポート3の数だけ親機1に設けられている。各ラインドライバ5のドライバ回路50は、CPU4からシリアルポート40を介して、送信データを含むパケットを受け取り、受け取ったパケットに対してシリアル通信規格に応じた電圧変換を行う。パケットの電圧変換を行ったドライバ回路50は、このパケットをポート3を介して子器2に送信する。一方、各レシーバ回路51は、ポート3を介して子器2から返信データを含む2値のパケットを受信し、受信したパケットに対してCPU4が受信できるように電圧変換を行う。パケットの電圧変換を行ったレシーバ回路51は、電圧変換が行われた2値のパケットを論理回路6に出力する。
【0027】
論理回路6は、図3に示すようにアンド回路であり、各レシーバ回路51の出力を論理的に加算する。つまり、無通信状態のシリアルポート40の論理がHiレベルであるので、論理回路6は各レシーバ回路51の出力の論理積をとる。ここで、親機1と子器2(図1参照)の間ではポーリング通信を基本としているため、複数のレシーバ回路51・・・から同時にパケットが発生することがなく、いずれかのレシーバ回路51からのみパケットが出力される。図4に示す例では、レシーバ回路511からの出力信号In1として2値のパケットが入力された場合、ポーリング通信が行われていることから、他のレシーバ回路512〜51Nからの出力信号In2〜InNとしてパケットが入力されないので、他のレシーバ回路512〜51Nからの出力信号In2〜InNはHiレベルである。これにより、論理回路6の出力はレシーバ回路511からのパケット(図4の「Data」)となる。各レシーバ回路51の出力を論理的に加算した論理回路6は、加算結果をCPU4で正しく受信できるように、シリアルポート40を介してCPU4に出力する。なお、無通信状態のシリアルポート40の論理がLowレベルであれば、論理回路6はアンド回路ではなく、オア回路となる。
【0028】
次に、本発明の基本形態に係る通信システムの動作について図5〜7を用いて説明する。ここで、図5に示すように、親機1のIDを「A」、子器21〜2NのIDをそれぞれ「1」〜「N」とする。まず、親機1は、宛て先IDが「1」のパケットをすべての子器21〜2Nに送信する。その後、自己のIDが「1」である子器21は、親機1から送られてきたパケットの宛て先IDが自己のIDと一致すると判断し、パケットを受信し、返信データを含むパケットを親機1に送信する。一方、自己のIDが「1」でない子器22〜2Nは、親機1から送られてきたパケットの宛て先IDが自己のIDと一致しないと判断し、このパケットを破棄する。このとき、返信データを含むパケットは送信されない。その後、親機1は子器21のみからパケットを受信する。宛て先IDが「2」のパケットを親機1が送信した場合については、自己のIDが「2」の子器22からのみが、返信データを含むパケットを受信する。つまり、固有のIDを持つ子器21〜2Nは、それぞれ自分宛てのパケットに対して処理を行う一方、自分宛てでないパケットを破棄する。
【0029】
ここで図5に示すように、親機1が、宛て先IDが「1」のパケット、「2」のパケット、「1」のパケットをこの順でそれぞれの子器21〜2Nに送信すると、それぞれの子器21〜2Nは上記のような動作を行い、図6に示すように自分宛てのパケットのみ受信する。自分宛てのパケットを受信した子器21〜2Nは、図7に示すようにパケットを親機1に送信する。
【0030】
続いて、親機1において、図3に示すように、レシーバ回路511が子器21からパケットを受信する。これに対して、他のレシーバ回路512〜51Nにはパケットが送信されない。レシーバ回路511は、受信したパケットに対して電圧変換を行い、電圧変換したパケットを論理回路6に出力する。論理回路6には、図4に示すように、レシーバ回路511の出力信号In1として2値のパケットが入力され、他のレシーバ回路512〜51Nの出力信号In2〜InNとしてはパケットが入力されない(Hiレベル)。論理回路6はこれらの論理積をとり、その演算結果であるレシーバ回路511からのパケット(図4の「Data」)をCPU4にシリアルポート40を介して出力する。
【0031】
以上、本発明の基本形態によれば、図1に示す親機(マルチポートポーリング通信モジュール)1において、論理回路6によって各レシーバ回路51から出力された2値のパケット(2値信号)を論理的に加算し、加算結果を1つの出力としてシリアルポート40を介してCPU4に出力することができるので、1つのシリアルポート40でマルチポーリング通信を行うことができる。これにより、各レシーバ回路51が受信した子器(端末)2からのパケット(返信データ)が壊れることのないマルチポートポーリング通信を安価に提供することができる。
【0032】
また、親機1が複数のラインドライバ5・・・を並列に備え、各ドライバ回路50により送信データを含むパケット(信号)を強めて減衰を抑えることができるので、ラインあたりの物理伝送品質を確保することができる。
また、複数のラインドライバを並列に備え、各ドライバ回路により送信データの信号を強めて減衰を抑えることができるので、ラインあたりの物理伝送品質を確保することができる。 (実施形態1)
まず、本発明の実施形態1に係る通信システムの構成について図8を用いて説明する。この通信システムは、図8に示す親機1aと、基本形態と同様の複数の子器2・・・(図1参照)とを備えている。
【0033】
親機1aは、複数のポート3・・・と、複数のラインドライバ5・・・と、論理回路6とを基本形態の親機1(図1参照)と同様に備え、基本形態のCPU4(図1参照)に代えてCPU4aを備え、さらに、複数のラインドライバ5・・・のそれぞれの使用可否を外部入力信号によって切り替えるスイッチ部7と、スイッチ部7に外部入力信号を出力するシリアル/パラレル変換回路8とを備えている。なお、図8では各ラインドライバ5のドライバ回路50(図1参照)を省略している。また、実施形態1においても無通信状態のシリアルポート40の論理をHiレベルとしている。
【0034】
スイッチ部7は、それぞれがレシーバ回路51の出力側と論理回路6の入力側との間に設けられた複数のオア回路70・・・を備えている。各オア回路70には、レシーバ回路51の出力信号In1〜InNと、後述のシリアル/パラレル変換回路8からの制御信号Sel1〜SelNとが入力される。出力信号In1〜InN及び制御信号Sel1〜SelNが入力されたオア回路70の出力は、制御信号Sel1〜SelNがHiレベルであると常にHiレベルとなり、制御信号Sel1〜SelNがLowレベルであるとレシーバ回路51の出力信号In1〜InNとなる。
【0035】
シリアル/パラレル変換回路8は、CPU4aと接続するための1セットの入力端子部と、各オア回路70と接続するための複数の出力端子部とを備え、CPU4aからの後述のData信号に応じて、各オア回路70に制御信号Sel1〜SelNを出力する。入力端子部は、Data信号用、CLK信号用及びClear信号用の3線接続である。Sel信号の本数はポート3の数つまりオア回路70の数だけ必要となるが、シリアル/パラレル変換回路8を介することによって、CPU4aによる外部制御の信号本数を減らすことができ、CPU4aは固定本数での制御が可能となる。
【0036】
CPU4aは、CPU4aと子器2を電気的に結ぶ各ラインの論理的な接続及び切断を制御するため、つまり、スイッチ部7の各オア回路70の出力を制御するために、Data信号、CLK信号及びClear信号をシリアル/パラレル変換回路8に出力する。なお、CPU4aは上記以外の点においてCPU4(図1参照)と同様である。
【0037】
次に、実施形態1に係る通信システムにおける各ラインの論理的な接続及び切断の動作について図8を用いて説明する。例えばレシーバ回路511が接続されているラインを論理的に切断する場合、シリアル/パラレル変換回路8がCPU4aからの信号に応じて制御信号Sel1をHiレベルにし、この制御信号Sel1をスイッチ部7のオア回路701に出力すると、子器2(図1参照)からのパケットの有無に関わらず、オア回路701の論理回路6への入力は常にHiレベルとなるので、そのラインのポート3につながっている子器21のラインを論理的に切断することが可能である。
【0038】
これに対して、シリアル/パラレル変換回路8は制御信号Sel2〜SelNをLowレベルにし、この制御信号Sel2〜SelNをオア回路702〜70Nに出力する。このとき、オア回路702〜70Nの論理回路6への入力は子器2からのパケットと同一論理を示すので、ラインを論理的に接続することが可能となる。各ドライバ回路50は物理的にも独立しているので、他の子器2からのパケットの影響を受けることがない。
【0039】
以上、実施形態1によれば、基本形態と同様の効果を奏するとともに、図8に示すラインドライバ5を選択制御することによって、CPU4aと子器2を電気的に結ぶラインのうち不良端末の子器2を有するラインを切り離すことができるので、通信の不具合を低減することができる。これにより、残りの正常端末の子器2との間で通信を継続することができる。
【0040】
(実施形態2)
本発明の実施形態2に係る通信システムの構成について図9を用いて説明する。この通信システムは、図9に示す親機1bと、基本形態と同様の複数の子器2・・・(図1参照)とを備えている。
【0041】
親機1bは、複数のポート3・・・と、CPU4と、複数のラインドライバ5・・・と、論理回路6とを基本形態の親機1(図1参照)と同様に備え、さらに、複数のラインドライバ5・・・のそれぞれの使用可否を外部入力によって切り替えるスイッチ部7aを備えている。なお、図9では各ラインドライバ5のドライバ回路50(図1参照)を省略している。また、実施形態2においても無通信状態のシリアルポート40の論理をHiレベルとしている。
【0042】
スイッチ部7aは、それぞれがレシーバ回路51の出力側と論理回路6の入力側との間に設けられた複数のオア回路70・・・と、ラインドライバ5ごとに上記ラインドライバ5と1対1で設けられた複数の操作部(外部スイッチ)71・・・とを備え、ポート3ごとに使用可否を切り替えるものである。それぞれの操作部71は外部信号を入力する。操作部71がオン状態のときにオア回路70がHiレベルとなり、操作部71がオフ状態のときにオア回路70がLowレベルとなるような論理動作をする。操作部71がオン状態の場合、ポート3の信号状態に関わりなく、論理回路6の入力はHiレベルとなる。したがって、このような状態では、操作部71がオン状態のパケットは論理的に無視されることになる。これに対して、操作部71がオフのとき、レシーバ回路51が受信したパケットが有効になる。
【0043】
以上、実施形態2によれば、ラインの拡張又は変更工事を行う際に、ケーブルの着脱時にノイズ信号が入る可能性があるが、図9に示すスイッチ部7aによって施工時にラインを論理的に切断することで他の通信への悪影響を抑えることができるとともに、ラインの拡張又は変更工事を容易に行うことができる。
【0044】
(実施形態3)
本発明の実施形態3に係る通信システムの構成について図10を用いて説明する。この通信システムは、図10に示す親機1cと、基本形態と同様の複数の子器2・・・(図1参照)とを備えている。
【0045】
親機1cは、複数のポート3・・・と、複数のラインドライバ5・・・と、論理回路6とを基本形態の親機1(図1参照)と同様に備え、基本形態のCPU4(図1参照)に代えて図10に示すようなCPU4bを備えている。また、図10には図示していないが、親機1cは、実施形態1と同様のスイッチ部7及びシリアル/パラレル変換回路8(図8参照)を備えている。なお、図10では各ラインドライバ5のレシーバ回路51及び論理回路6(図1参照)を省略している。また、実施形態3においても無通信状態のシリアルポート40の論理をHiレベルとしている。
【0046】
CPU4bは、複数のラインドライバ5・・・のうち1つのラインドライバ5のみを有効にして、上記ラインドライバ5とポート3を介して接続する子器2(図1参照)ごとにアドレス設定信号を送出して上記子器2ごとに固有のアドレスを設定する動作を複数のラインドライバ5・・・のすべてに対して行うアドレス設定部41を備えている。また、CPU4bは各ラインドライバ5のドライバ回路50の送信イネーブラを制御する機能を有する。さらに、CPU4bは、実施形態1のCPU4a(図8参照)と同様に、スイッチ部7の各オア回路70の出力を制御するために、Data信号、CLK信号及びClear信号をシリアル/パラレル変換回路8に出力する。なお、CPU4bは上記以外の点でCPU4と同様である。
【0047】
アドレス設定部41は、送信イネーブラ機能を使用して1つのラインだけを有効にしてそのラインにつながる子器2(図1参照)にアドレス設定信号としてアドレス設定パケット(コマンド)を送信する。この動作を繰り返して全ラインに接続される子器2にアドレスを設定する。
【0048】
実施形態3の子器2(図1参照)は、親機1cからアドレス設定パケットを受信し、アドレス設定が成功したことを応答パケットで送信する。
【0049】
以上、実施形態3によれば、例えば、マンションやオフィスなどでは、複数の子器2が、異なるフロアに配置されていたり、同じフロアであっても異なる部屋に配置されていたりするなど色々な場所に配置されており、長い距離を高信頼性で接続するスター型として1対1で接続することが好ましい場合が存在するが、そのようなときにアドレス設定を容易に行うことができる。また、CPU4bは物理的なポート番号と論理的アドレス番号を対応付けることができる。
【0050】
なお、実施形態3の変形例として、図10の親機1cは、スイッチ部7及びシリアル/パラレル変換回路8(図8参照)に代えて、実施形態2と同様のスイッチ部7a(図9参照)を備えてもよい。この場合、CPU4bは、Data信号、CLK信号及びClear信号を出力する機能を有していなくてもよい。このような構成によれば、実施形態3と同様にアドレス設定を容易に行うことができるとともに、実施形態2と同様にラインの拡張又は変更工事を容易に行うことができる。
【0051】
(実施形態4)
本発明の実施形態4に係る通信システムの構成について図11を用いて説明する。この通信システムは、図11に示す親機1dと、実施形態2と同様の複数の子器2・・・(図1参照)とを備えている。
【0052】
親機1dは、複数のポート3・・・と、複数のラインドライバ5・・・と、論理回路6と、スイッチ部7aとを実施形態2の親機1b(図9参照)と同様に備え、実施形態2のCPU4(図9参照)に代えて図11に示すようなCPU4cを備えている。なお、実施形態4においても無通信状態のシリアルポート40の論理をHiレベルとしている。
【0053】
CPU4cは、スイッチ部7aの切替状況(スイッチング状況)の情報を取得するスイッチ情報取得部42を備え、使用可のラインドライバ5のドライバ回路50にのみ、送信データを含むパケットを出力する。なお、CPU4cは上記以外の点においてCPU4(図9参照)と同様である。
【0054】
以上、実施形態4によれば、図11の親機1dが不要なラインへのパケット(送信データ)の出力を抑えることによって、子器2(図1参照)からパケット(返信データ)が返ってこないことによる通信の誤判定を低減することができる。
【0055】
なお、実施形態4の変形例として、図11のCPU4cは、実施形態3と同様のアドレス設定部41(図10参照)を備えてもよい。このような構成によれば、実施形態4と同様に通信の誤判定を低減することができるとともに、実施形態3と同様にそれぞれの子器2(図1参照)に対するアドレス設定を容易に行うことができる。
【0056】
(実施形態5)
まず、本発明の実施形態5に係る通信システムの構成について図12を用いて説明する。この通信システムは、図12に示す親機1eと、基本形態と同様の複数の子器2・・・(図1参照)とを備えている。
【0057】
親機1eは、複数のポート3と、複数のラインドライバ5と、論理回路6とを基本形態の親機1(図1参照)と同様に備え、基本形態のCPU4(図1参照)に代えてCPU4dを備え、さらに、ラインドライバ5のドライバ回路50の出力をプルアップするとともにレシーバ回路51の入力をプルダウンしてドライバ回路50の出力側の終端状態を検出する終端検出部9を備える。また、図12には図示していないが、親機1eは、実施形態1と同様のスイッチ部7及びシリアル/パラレル変換回路8(図8参照)を備えている。なお、図8では、説明を簡単にするためにラインドライバ5を1つのみ示している。
【0058】
終端検出部9は、一端が定電圧Vccであり他端がドライバ回路50の出力側の片側及びレシーバ回路51の入力側の片側と接続する抵抗90と、一端が接地され他端がドライバ回路50の出力側の別の片側及びレシーバ回路51の入力側の別の片側と接続する抵抗91とを備えている。
【0059】
CPU4dは、抵抗90とドライバ回路50の出力側との間の電圧を検出するアナログ入力部43を備えている。つまり、プルアップしている側のラインをCPU4dのアナログ入力部43に接続する。なお、CPU4aは上記以外の点においてCPU4(図1参照)と同様である。
【0060】
次に、実施形態5の親機1dにおけるラインの終端状態の検出について図12,13を用いて説明する。まず、図12に示すように、ドライバ回路50の出力側の片側をプルアップし、別の片側をプルダウンする。2つの抵抗90,91の抵抗値をそれぞれRとする。CPU4dのアナログ入力部43が、終端の有無及びラインのオープン、ショート状態を検出する。具体的には、図13に示すように、アナログ入力部43が検出した電圧がVccの場合、ラインがオープン状態であると判断する。電圧が{(RT+R)/(2R+RT)}Vccの場合、終端に子器2があると判断する(RTは子器2の抵抗値である)。電圧がVcc/2の場合、ラインがショート状態であると判断する。
【0061】
以上、実施形態5によれば、図12の親機(マルチポートポーリング通信モジュール)1e側からラインの終端状態(終端における異常の有無)を容易に検出することができる。
【0062】
なお、実施形態5の変形例として、図12の親機1dは、スイッチ部7及びシリアル/パラレル変換回路8(図8参照)に代えて、実施形態2と同様のスイッチ部7a(図9参照)を備えてもよい。このような構成であっても、実施形態5と同様に親機1e側からラインの終端状態を容易に検出することができるとともに、実施形態2と同様にラインの拡張又は変更工事を容易に行うことができる。
【0063】
また、実施形態5の他の変形例として、図12のCPU4dは、実施形態3と同様のアドレス設定部41(図10参照)や実施形態4と同様のスイッチ情報取得部42(図11参照)を備えてもよい。このような構成によれば、実施形態5と同様に親機1e側からラインの終端状態を容易に検出することができるとともに、実施形態3と同様にそれぞれの子器2(図1参照)に対するアドレス設定を容易に行うことができたり、実施形態4と同様に通信の誤判定を低減することができたりする。
【図面の簡単な説明】
【0064】
【図1】本発明の基本形態に係る通信システムの構成を示すブロック図である。
【図2】同上に係るパケットフォーマットを示す図である。
【図3】同上に係る親機の要部構成を示すブロック図である。
【図4】同上に係る論理回路の入力と出力の関係を示す図である。
【図5】同上に係る通信システムの子器の接続状況を検出するためのフロー図である。
【図6】同上に係る通信システムの送信動作を示す動作説明図である。
【図7】同上に係る通信システムの受信動作を示す動作説明図である。
【図8】本発明の実施形態1に係る親機の要部構成を示すブロック図である。
【図9】本発明の実施形態2に係る親機の要部構成を示すブロック図である。
【図10】本発明の実施形態3に係る親機の要部構成を示すブロック図である。
【図11】本発明の実施形態4に係る親機の要部構成を示すブロック図である。
【図12】本発明の実施形態5に係る親機の要部構成を示すブロック図である。
【図13】同上に係る終端状態に対する電圧の関係を示す図である。
【符号の説明】
【0065】
1,1a〜1e 親機
2(21〜2N) 子器
3 ポート
4,4a〜4d CPU
40 シリアルポート
41 アドレス設定部
42 スイッチ情報取得部
5 ラインドライバ
50 ドライバ回路
51(511〜51N) レシーバ回路
6 論理回路
7,7a スイッチ部
71 操作部
9 終端検出部
【技術分野】
【0001】
本発明は、複数の端末と通信を行うマルチポートポーリング通信モジュール及び通信システムに関するものである。
【背景技術】
【0002】
従来の通信システムであって、1つのライン(メディア)を複数の端末で使用するRS485通信システムでは、複数の端末が同時に送信を行うとライン上で信号の衝突が発生し、信号が壊れるという問題があった。
【0003】
従来、上記問題を解決するために端末が送信する前にライン上に信号がないことを確認して信号送信する機能や、もし送信した信号が衝突した場合に上記衝突を検出する機能を提供するCSMA/CD方式が用いられる。
【0004】
ところが、CSMA/CDはキャリアセンス手段と衝突検出手段で衝突の発生を検出した場合に再送手段が必要となる。また、CSMA/CD機能の実装が必要となる。
【0005】
そこで、別のマルチポート通信モジュールとして、特許文献1には、RS422又はRS485インタフェースに関するルート切り替えスイッチを備えるマルチ接続インタフェース回路(マルチポートポーリング通信モジュール)が開示されている。特許文献1のマルチ接続インタフェース回路は、ホストCPUの通信指示によって制御され、複数のドライバを用いたマルチ接続インタフェースの同期式と非同期式の選択を可能とする。また、すべてストレートケーブルで接続することができる。
【特許文献1】特開2003−188938号公報(段落0022〜0032及び図2)
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、上記従来のマルチポートポーリング通信モジュールには、ライン(経路)の切り替えを基本とすることから、複数の端末への信号の同報が不可能であり、結局、通信ごとに複数のCPUポートが必要になるという問題があった。これにより、アプリケーション層では、どのCPUポートにどこの端末がつながっているかを管理し、ラインを切り替える煩雑さが発生してしまう。
【0007】
本発明は上記の点に鑑みて為されたものであり、その目的とするところは、端末からの信号が壊れることのないマルチポートポーリング通信を安価に提供することができるとともに通信の不具合を低減することができるマルチポートポーリング通信モジュール及び通信システムを提供することにある。
【課題を解決するための手段】
【0008】
請求項1のマルチポートポーリング通信モジュールに係る発明は、複数のポートのそれぞれに接続されている端末との間でポーリング通信を行うマルチポートポーリング通信モジュールであって、シリアルポートを有するCPUを備えるとともに、それぞれが、前記CPUから前記シリアルポートを介して入力された送信データを前記ポートを介して前記端末に送信するドライバ回路と、前記ポートを介して前記端末から返信データを受信し、当該返信データを含む2値信号を出力するレシーバ回路とを有する複数のラインドライバと、前記複数のラインドライバのそれぞれの前記レシーバ回路から出力された前記2値信号を論理的に演算し、演算結果を前記シリアルポートを介して前記CPUに出力する論理回路と、前記複数のラインドライバのそれぞれの使用可否を外部入力によって切り替えるスイッチ手段とを備えることを特徴とする。
【0009】
請求項2のマルチポートポーリング通信モジュールに係る発明は、請求項1の発明において、前記スイッチ手段が、前記ラインドライバごとに当該ラインドライバと1対1で設けられた複数の操作部を有することを特徴とする。
【0010】
請求項3のマルチポートポーリング通信モジュールに係る発明は、請求項1又は2の発明において、複数のラインドライバのうち1つのラインドライバのみを有効にし当該ラインドライバと前記ポートを介して接続する前記端末ごとにアドレス設定信号を送信して固有のアドレスを設定する動作を前記複数のラインドライバのすべてに対して行うアドレス設定部を備えることを特徴とする。
【0011】
請求項4のマルチポートポーリング通信モジュールに係る発明は、請求項1又は2の発明において、前記CPUが、前記スイッチ手段の切替状況の情報を取得するスイッチ情報取得部を有し、使用可の前記ラインドライバの前記ドライバ回路にのみ前記送信データを出力することを特徴とする。
【0012】
請求項5のマルチポートポーリング通信モジュールに係る発明は、請求項1乃至4のいずれか1項の発明において、前記ドライバ回路の出力側をプルアップするとともに前記レシーバ回路の入力側をプルダウンして前記ポートの接続先の終端状態を検出する終端検出部を備えることを特徴とする。
【0013】
請求項6の通信システムに係る発明は、請求項1乃至5のいずれか1項に記載のマルチポートポーリング通信モジュールと、前記マルチポートポーリング通信モジュールとの間でポーリング通信が行われる複数の端末とを備えることを特徴とする。
【発明の効果】
【0014】
請求項1の発明によれば、論理回路によって各レシーバ回路から出力された2値信号を論理的に演算し、演算結果を1つのシリアルポートを介してCPUに出力することができるので、各レシーバ回路が受信した端末からの返信データが壊れることのないマルチポートポーリング通信を安価に提供することができるとともに、CPUと端末を電気的に結ぶラインのうち不良端末を有するラインを切り離すことができるので、通信の不具合を低減することができる。また、複数のラインドライバを並列に備え、各ドライバ回路により送信データを含む信号を強めて減衰を抑えることができるので、ラインあたりの物理伝送品質を確保することができる。
【0015】
請求項2の発明によれば、ラインの拡張又は変更工事を容易に行うことができる。
【0016】
請求項3の発明によれば、例えば、マンションやオフィスなどでは、複数の子器(設備)が、異なるフロアに配置されていたり、同じフロアであっても異なる部屋に配置されていたりするなど色々な場所に配置されており、長い距離を高信頼性で接続するスター型として1対1で接続することが好ましい場合が存在するが、そのようなときにアドレス設定を容易に行うことができる。
【0017】
請求項4の発明によれば、不要なラインへの送信データの出力を抑えることによって、返信データが返ってこないことによる通信の誤判定を低減することができる。
【0018】
請求項5の発明によれば、マルチポートポーリング通信モジュール側からラインの終端状態を容易に検出することができる。
【0019】
請求項6の発明によれば、マルチポートポーリング通信モジュールにおいて、論理回路によって各レシーバ回路から出力された2値信号を論理的に演算し、演算結果を1つのシリアルポートを介してCPUに出力することができるので、各レシーバ回路が受信した端末からの返信データが壊れることのないマルチポートポーリング通信を安価に提供することができる。
【発明を実施するための最良の形態】
【0020】
最初に、本発明の各実施形態に係る通信システムの基本となる形態(基本形態)について説明する。なお、各実施形態については、主に基本形態との差異を示しながら説明する。
【0021】
まず、本発明の基本形態に係る通信システムの構成について図1〜4を用いて説明する。この通信システムは、図1に示すように、1台の親機(マルチポートポーリング通信モジュール)1と、親機1によってポーリング通信が行われる複数台の子器(端末)2・・・とを備えている。親機1及びそれぞれの子器2には固有のIDが設定されている。
【0022】
親機1と子器2の間のポーリング通信で送受信されるパケットのパケットフォーマットは、図2に示すように宛て先ID、送り元ID、データ及びCRCを有する。宛て先IDはパケットを送信したい機器のIDを示す。送り元IDはパケットの送信元のIDを示す。CRCは、パケットのビット誤り検出を行うための検査語である。なお、図2ではパケットの最初と最終の識別子を省略している。
【0023】
図1に示すそれぞれの子器2は親機1に接続し、親機1から送信されたパケットの宛て先IDが自己のIDであると、このパケットを受信する。親機1からのパケットを受信した子器2は、返信データを含むパケットを親機1に送信する。
【0024】
親機1は、複数の子器2・・・との間でポーリング通信を行うものであり、子器2が接続される複数のポート3・・・と、シリアルポート40を有するCPU4と、それぞれがドライバ回路50及びレシーバ回路51を有する複数のラインドライバ5・・・と、各ラインドライバ5のレシーバ回路51から出力された2値データを論理的に加算し、加算結果をシリアルポート40を介してCPU4に出力する論理回路6とを備えている。
【0025】
CPU4は親機1全体を制御するものであり、シリアルポート40において各ラインドライバ5のドライバ回路50及び論理回路6と接続している。このCPU4は、送信データを含むパケットをシリアルポート40から各ドライバ回路50に送信する。また、CPU4はシリアルポート40を介して論理回路6から後述の2値信号の加算結果を受信する。なお、図1ではシリアルポート40が1つしか示されていないが、実際のシリアルポート40の数は1つに限定されるものではなく、複数であってもよい。基本形態において、RS485を対象とし、無通信状態のシリアルポート40の論理はHiレベルである。なお、無通信状態のシリアルポート40の論理は上記に限定されるものではなく、Lowレベルであってもよい。
【0026】
ラインドライバ5はポート3の数だけ親機1に設けられている。各ラインドライバ5のドライバ回路50は、CPU4からシリアルポート40を介して、送信データを含むパケットを受け取り、受け取ったパケットに対してシリアル通信規格に応じた電圧変換を行う。パケットの電圧変換を行ったドライバ回路50は、このパケットをポート3を介して子器2に送信する。一方、各レシーバ回路51は、ポート3を介して子器2から返信データを含む2値のパケットを受信し、受信したパケットに対してCPU4が受信できるように電圧変換を行う。パケットの電圧変換を行ったレシーバ回路51は、電圧変換が行われた2値のパケットを論理回路6に出力する。
【0027】
論理回路6は、図3に示すようにアンド回路であり、各レシーバ回路51の出力を論理的に加算する。つまり、無通信状態のシリアルポート40の論理がHiレベルであるので、論理回路6は各レシーバ回路51の出力の論理積をとる。ここで、親機1と子器2(図1参照)の間ではポーリング通信を基本としているため、複数のレシーバ回路51・・・から同時にパケットが発生することがなく、いずれかのレシーバ回路51からのみパケットが出力される。図4に示す例では、レシーバ回路511からの出力信号In1として2値のパケットが入力された場合、ポーリング通信が行われていることから、他のレシーバ回路512〜51Nからの出力信号In2〜InNとしてパケットが入力されないので、他のレシーバ回路512〜51Nからの出力信号In2〜InNはHiレベルである。これにより、論理回路6の出力はレシーバ回路511からのパケット(図4の「Data」)となる。各レシーバ回路51の出力を論理的に加算した論理回路6は、加算結果をCPU4で正しく受信できるように、シリアルポート40を介してCPU4に出力する。なお、無通信状態のシリアルポート40の論理がLowレベルであれば、論理回路6はアンド回路ではなく、オア回路となる。
【0028】
次に、本発明の基本形態に係る通信システムの動作について図5〜7を用いて説明する。ここで、図5に示すように、親機1のIDを「A」、子器21〜2NのIDをそれぞれ「1」〜「N」とする。まず、親機1は、宛て先IDが「1」のパケットをすべての子器21〜2Nに送信する。その後、自己のIDが「1」である子器21は、親機1から送られてきたパケットの宛て先IDが自己のIDと一致すると判断し、パケットを受信し、返信データを含むパケットを親機1に送信する。一方、自己のIDが「1」でない子器22〜2Nは、親機1から送られてきたパケットの宛て先IDが自己のIDと一致しないと判断し、このパケットを破棄する。このとき、返信データを含むパケットは送信されない。その後、親機1は子器21のみからパケットを受信する。宛て先IDが「2」のパケットを親機1が送信した場合については、自己のIDが「2」の子器22からのみが、返信データを含むパケットを受信する。つまり、固有のIDを持つ子器21〜2Nは、それぞれ自分宛てのパケットに対して処理を行う一方、自分宛てでないパケットを破棄する。
【0029】
ここで図5に示すように、親機1が、宛て先IDが「1」のパケット、「2」のパケット、「1」のパケットをこの順でそれぞれの子器21〜2Nに送信すると、それぞれの子器21〜2Nは上記のような動作を行い、図6に示すように自分宛てのパケットのみ受信する。自分宛てのパケットを受信した子器21〜2Nは、図7に示すようにパケットを親機1に送信する。
【0030】
続いて、親機1において、図3に示すように、レシーバ回路511が子器21からパケットを受信する。これに対して、他のレシーバ回路512〜51Nにはパケットが送信されない。レシーバ回路511は、受信したパケットに対して電圧変換を行い、電圧変換したパケットを論理回路6に出力する。論理回路6には、図4に示すように、レシーバ回路511の出力信号In1として2値のパケットが入力され、他のレシーバ回路512〜51Nの出力信号In2〜InNとしてはパケットが入力されない(Hiレベル)。論理回路6はこれらの論理積をとり、その演算結果であるレシーバ回路511からのパケット(図4の「Data」)をCPU4にシリアルポート40を介して出力する。
【0031】
以上、本発明の基本形態によれば、図1に示す親機(マルチポートポーリング通信モジュール)1において、論理回路6によって各レシーバ回路51から出力された2値のパケット(2値信号)を論理的に加算し、加算結果を1つの出力としてシリアルポート40を介してCPU4に出力することができるので、1つのシリアルポート40でマルチポーリング通信を行うことができる。これにより、各レシーバ回路51が受信した子器(端末)2からのパケット(返信データ)が壊れることのないマルチポートポーリング通信を安価に提供することができる。
【0032】
また、親機1が複数のラインドライバ5・・・を並列に備え、各ドライバ回路50により送信データを含むパケット(信号)を強めて減衰を抑えることができるので、ラインあたりの物理伝送品質を確保することができる。
また、複数のラインドライバを並列に備え、各ドライバ回路により送信データの信号を強めて減衰を抑えることができるので、ラインあたりの物理伝送品質を確保することができる。 (実施形態1)
まず、本発明の実施形態1に係る通信システムの構成について図8を用いて説明する。この通信システムは、図8に示す親機1aと、基本形態と同様の複数の子器2・・・(図1参照)とを備えている。
【0033】
親機1aは、複数のポート3・・・と、複数のラインドライバ5・・・と、論理回路6とを基本形態の親機1(図1参照)と同様に備え、基本形態のCPU4(図1参照)に代えてCPU4aを備え、さらに、複数のラインドライバ5・・・のそれぞれの使用可否を外部入力信号によって切り替えるスイッチ部7と、スイッチ部7に外部入力信号を出力するシリアル/パラレル変換回路8とを備えている。なお、図8では各ラインドライバ5のドライバ回路50(図1参照)を省略している。また、実施形態1においても無通信状態のシリアルポート40の論理をHiレベルとしている。
【0034】
スイッチ部7は、それぞれがレシーバ回路51の出力側と論理回路6の入力側との間に設けられた複数のオア回路70・・・を備えている。各オア回路70には、レシーバ回路51の出力信号In1〜InNと、後述のシリアル/パラレル変換回路8からの制御信号Sel1〜SelNとが入力される。出力信号In1〜InN及び制御信号Sel1〜SelNが入力されたオア回路70の出力は、制御信号Sel1〜SelNがHiレベルであると常にHiレベルとなり、制御信号Sel1〜SelNがLowレベルであるとレシーバ回路51の出力信号In1〜InNとなる。
【0035】
シリアル/パラレル変換回路8は、CPU4aと接続するための1セットの入力端子部と、各オア回路70と接続するための複数の出力端子部とを備え、CPU4aからの後述のData信号に応じて、各オア回路70に制御信号Sel1〜SelNを出力する。入力端子部は、Data信号用、CLK信号用及びClear信号用の3線接続である。Sel信号の本数はポート3の数つまりオア回路70の数だけ必要となるが、シリアル/パラレル変換回路8を介することによって、CPU4aによる外部制御の信号本数を減らすことができ、CPU4aは固定本数での制御が可能となる。
【0036】
CPU4aは、CPU4aと子器2を電気的に結ぶ各ラインの論理的な接続及び切断を制御するため、つまり、スイッチ部7の各オア回路70の出力を制御するために、Data信号、CLK信号及びClear信号をシリアル/パラレル変換回路8に出力する。なお、CPU4aは上記以外の点においてCPU4(図1参照)と同様である。
【0037】
次に、実施形態1に係る通信システムにおける各ラインの論理的な接続及び切断の動作について図8を用いて説明する。例えばレシーバ回路511が接続されているラインを論理的に切断する場合、シリアル/パラレル変換回路8がCPU4aからの信号に応じて制御信号Sel1をHiレベルにし、この制御信号Sel1をスイッチ部7のオア回路701に出力すると、子器2(図1参照)からのパケットの有無に関わらず、オア回路701の論理回路6への入力は常にHiレベルとなるので、そのラインのポート3につながっている子器21のラインを論理的に切断することが可能である。
【0038】
これに対して、シリアル/パラレル変換回路8は制御信号Sel2〜SelNをLowレベルにし、この制御信号Sel2〜SelNをオア回路702〜70Nに出力する。このとき、オア回路702〜70Nの論理回路6への入力は子器2からのパケットと同一論理を示すので、ラインを論理的に接続することが可能となる。各ドライバ回路50は物理的にも独立しているので、他の子器2からのパケットの影響を受けることがない。
【0039】
以上、実施形態1によれば、基本形態と同様の効果を奏するとともに、図8に示すラインドライバ5を選択制御することによって、CPU4aと子器2を電気的に結ぶラインのうち不良端末の子器2を有するラインを切り離すことができるので、通信の不具合を低減することができる。これにより、残りの正常端末の子器2との間で通信を継続することができる。
【0040】
(実施形態2)
本発明の実施形態2に係る通信システムの構成について図9を用いて説明する。この通信システムは、図9に示す親機1bと、基本形態と同様の複数の子器2・・・(図1参照)とを備えている。
【0041】
親機1bは、複数のポート3・・・と、CPU4と、複数のラインドライバ5・・・と、論理回路6とを基本形態の親機1(図1参照)と同様に備え、さらに、複数のラインドライバ5・・・のそれぞれの使用可否を外部入力によって切り替えるスイッチ部7aを備えている。なお、図9では各ラインドライバ5のドライバ回路50(図1参照)を省略している。また、実施形態2においても無通信状態のシリアルポート40の論理をHiレベルとしている。
【0042】
スイッチ部7aは、それぞれがレシーバ回路51の出力側と論理回路6の入力側との間に設けられた複数のオア回路70・・・と、ラインドライバ5ごとに上記ラインドライバ5と1対1で設けられた複数の操作部(外部スイッチ)71・・・とを備え、ポート3ごとに使用可否を切り替えるものである。それぞれの操作部71は外部信号を入力する。操作部71がオン状態のときにオア回路70がHiレベルとなり、操作部71がオフ状態のときにオア回路70がLowレベルとなるような論理動作をする。操作部71がオン状態の場合、ポート3の信号状態に関わりなく、論理回路6の入力はHiレベルとなる。したがって、このような状態では、操作部71がオン状態のパケットは論理的に無視されることになる。これに対して、操作部71がオフのとき、レシーバ回路51が受信したパケットが有効になる。
【0043】
以上、実施形態2によれば、ラインの拡張又は変更工事を行う際に、ケーブルの着脱時にノイズ信号が入る可能性があるが、図9に示すスイッチ部7aによって施工時にラインを論理的に切断することで他の通信への悪影響を抑えることができるとともに、ラインの拡張又は変更工事を容易に行うことができる。
【0044】
(実施形態3)
本発明の実施形態3に係る通信システムの構成について図10を用いて説明する。この通信システムは、図10に示す親機1cと、基本形態と同様の複数の子器2・・・(図1参照)とを備えている。
【0045】
親機1cは、複数のポート3・・・と、複数のラインドライバ5・・・と、論理回路6とを基本形態の親機1(図1参照)と同様に備え、基本形態のCPU4(図1参照)に代えて図10に示すようなCPU4bを備えている。また、図10には図示していないが、親機1cは、実施形態1と同様のスイッチ部7及びシリアル/パラレル変換回路8(図8参照)を備えている。なお、図10では各ラインドライバ5のレシーバ回路51及び論理回路6(図1参照)を省略している。また、実施形態3においても無通信状態のシリアルポート40の論理をHiレベルとしている。
【0046】
CPU4bは、複数のラインドライバ5・・・のうち1つのラインドライバ5のみを有効にして、上記ラインドライバ5とポート3を介して接続する子器2(図1参照)ごとにアドレス設定信号を送出して上記子器2ごとに固有のアドレスを設定する動作を複数のラインドライバ5・・・のすべてに対して行うアドレス設定部41を備えている。また、CPU4bは各ラインドライバ5のドライバ回路50の送信イネーブラを制御する機能を有する。さらに、CPU4bは、実施形態1のCPU4a(図8参照)と同様に、スイッチ部7の各オア回路70の出力を制御するために、Data信号、CLK信号及びClear信号をシリアル/パラレル変換回路8に出力する。なお、CPU4bは上記以外の点でCPU4と同様である。
【0047】
アドレス設定部41は、送信イネーブラ機能を使用して1つのラインだけを有効にしてそのラインにつながる子器2(図1参照)にアドレス設定信号としてアドレス設定パケット(コマンド)を送信する。この動作を繰り返して全ラインに接続される子器2にアドレスを設定する。
【0048】
実施形態3の子器2(図1参照)は、親機1cからアドレス設定パケットを受信し、アドレス設定が成功したことを応答パケットで送信する。
【0049】
以上、実施形態3によれば、例えば、マンションやオフィスなどでは、複数の子器2が、異なるフロアに配置されていたり、同じフロアであっても異なる部屋に配置されていたりするなど色々な場所に配置されており、長い距離を高信頼性で接続するスター型として1対1で接続することが好ましい場合が存在するが、そのようなときにアドレス設定を容易に行うことができる。また、CPU4bは物理的なポート番号と論理的アドレス番号を対応付けることができる。
【0050】
なお、実施形態3の変形例として、図10の親機1cは、スイッチ部7及びシリアル/パラレル変換回路8(図8参照)に代えて、実施形態2と同様のスイッチ部7a(図9参照)を備えてもよい。この場合、CPU4bは、Data信号、CLK信号及びClear信号を出力する機能を有していなくてもよい。このような構成によれば、実施形態3と同様にアドレス設定を容易に行うことができるとともに、実施形態2と同様にラインの拡張又は変更工事を容易に行うことができる。
【0051】
(実施形態4)
本発明の実施形態4に係る通信システムの構成について図11を用いて説明する。この通信システムは、図11に示す親機1dと、実施形態2と同様の複数の子器2・・・(図1参照)とを備えている。
【0052】
親機1dは、複数のポート3・・・と、複数のラインドライバ5・・・と、論理回路6と、スイッチ部7aとを実施形態2の親機1b(図9参照)と同様に備え、実施形態2のCPU4(図9参照)に代えて図11に示すようなCPU4cを備えている。なお、実施形態4においても無通信状態のシリアルポート40の論理をHiレベルとしている。
【0053】
CPU4cは、スイッチ部7aの切替状況(スイッチング状況)の情報を取得するスイッチ情報取得部42を備え、使用可のラインドライバ5のドライバ回路50にのみ、送信データを含むパケットを出力する。なお、CPU4cは上記以外の点においてCPU4(図9参照)と同様である。
【0054】
以上、実施形態4によれば、図11の親機1dが不要なラインへのパケット(送信データ)の出力を抑えることによって、子器2(図1参照)からパケット(返信データ)が返ってこないことによる通信の誤判定を低減することができる。
【0055】
なお、実施形態4の変形例として、図11のCPU4cは、実施形態3と同様のアドレス設定部41(図10参照)を備えてもよい。このような構成によれば、実施形態4と同様に通信の誤判定を低減することができるとともに、実施形態3と同様にそれぞれの子器2(図1参照)に対するアドレス設定を容易に行うことができる。
【0056】
(実施形態5)
まず、本発明の実施形態5に係る通信システムの構成について図12を用いて説明する。この通信システムは、図12に示す親機1eと、基本形態と同様の複数の子器2・・・(図1参照)とを備えている。
【0057】
親機1eは、複数のポート3と、複数のラインドライバ5と、論理回路6とを基本形態の親機1(図1参照)と同様に備え、基本形態のCPU4(図1参照)に代えてCPU4dを備え、さらに、ラインドライバ5のドライバ回路50の出力をプルアップするとともにレシーバ回路51の入力をプルダウンしてドライバ回路50の出力側の終端状態を検出する終端検出部9を備える。また、図12には図示していないが、親機1eは、実施形態1と同様のスイッチ部7及びシリアル/パラレル変換回路8(図8参照)を備えている。なお、図8では、説明を簡単にするためにラインドライバ5を1つのみ示している。
【0058】
終端検出部9は、一端が定電圧Vccであり他端がドライバ回路50の出力側の片側及びレシーバ回路51の入力側の片側と接続する抵抗90と、一端が接地され他端がドライバ回路50の出力側の別の片側及びレシーバ回路51の入力側の別の片側と接続する抵抗91とを備えている。
【0059】
CPU4dは、抵抗90とドライバ回路50の出力側との間の電圧を検出するアナログ入力部43を備えている。つまり、プルアップしている側のラインをCPU4dのアナログ入力部43に接続する。なお、CPU4aは上記以外の点においてCPU4(図1参照)と同様である。
【0060】
次に、実施形態5の親機1dにおけるラインの終端状態の検出について図12,13を用いて説明する。まず、図12に示すように、ドライバ回路50の出力側の片側をプルアップし、別の片側をプルダウンする。2つの抵抗90,91の抵抗値をそれぞれRとする。CPU4dのアナログ入力部43が、終端の有無及びラインのオープン、ショート状態を検出する。具体的には、図13に示すように、アナログ入力部43が検出した電圧がVccの場合、ラインがオープン状態であると判断する。電圧が{(RT+R)/(2R+RT)}Vccの場合、終端に子器2があると判断する(RTは子器2の抵抗値である)。電圧がVcc/2の場合、ラインがショート状態であると判断する。
【0061】
以上、実施形態5によれば、図12の親機(マルチポートポーリング通信モジュール)1e側からラインの終端状態(終端における異常の有無)を容易に検出することができる。
【0062】
なお、実施形態5の変形例として、図12の親機1dは、スイッチ部7及びシリアル/パラレル変換回路8(図8参照)に代えて、実施形態2と同様のスイッチ部7a(図9参照)を備えてもよい。このような構成であっても、実施形態5と同様に親機1e側からラインの終端状態を容易に検出することができるとともに、実施形態2と同様にラインの拡張又は変更工事を容易に行うことができる。
【0063】
また、実施形態5の他の変形例として、図12のCPU4dは、実施形態3と同様のアドレス設定部41(図10参照)や実施形態4と同様のスイッチ情報取得部42(図11参照)を備えてもよい。このような構成によれば、実施形態5と同様に親機1e側からラインの終端状態を容易に検出することができるとともに、実施形態3と同様にそれぞれの子器2(図1参照)に対するアドレス設定を容易に行うことができたり、実施形態4と同様に通信の誤判定を低減することができたりする。
【図面の簡単な説明】
【0064】
【図1】本発明の基本形態に係る通信システムの構成を示すブロック図である。
【図2】同上に係るパケットフォーマットを示す図である。
【図3】同上に係る親機の要部構成を示すブロック図である。
【図4】同上に係る論理回路の入力と出力の関係を示す図である。
【図5】同上に係る通信システムの子器の接続状況を検出するためのフロー図である。
【図6】同上に係る通信システムの送信動作を示す動作説明図である。
【図7】同上に係る通信システムの受信動作を示す動作説明図である。
【図8】本発明の実施形態1に係る親機の要部構成を示すブロック図である。
【図9】本発明の実施形態2に係る親機の要部構成を示すブロック図である。
【図10】本発明の実施形態3に係る親機の要部構成を示すブロック図である。
【図11】本発明の実施形態4に係る親機の要部構成を示すブロック図である。
【図12】本発明の実施形態5に係る親機の要部構成を示すブロック図である。
【図13】同上に係る終端状態に対する電圧の関係を示す図である。
【符号の説明】
【0065】
1,1a〜1e 親機
2(21〜2N) 子器
3 ポート
4,4a〜4d CPU
40 シリアルポート
41 アドレス設定部
42 スイッチ情報取得部
5 ラインドライバ
50 ドライバ回路
51(511〜51N) レシーバ回路
6 論理回路
7,7a スイッチ部
71 操作部
9 終端検出部
【特許請求の範囲】
【請求項1】
複数のポートのそれぞれに接続されている端末との間でポーリング通信を行うマルチポートポーリング通信モジュールであって、
シリアルポートを有するCPUを備えるとともに、
それぞれが、前記CPUから前記シリアルポートを介して入力された送信データを前記ポートを介して前記端末に送信するドライバ回路と、前記ポートを介して前記端末から返信データを受信し、当該返信データを含む2値信号を出力するレシーバ回路とを有する複数のラインドライバと、
前記複数のラインドライバのそれぞれの前記レシーバ回路から出力された前記2値信号を論理的に演算し、演算結果を前記シリアルポートを介して前記CPUに出力する論理回路と、
前記複数のラインドライバのそれぞれの使用可否を外部入力によって切り替えるスイッチ手段と
を備えることを特徴とするマルチポートポーリング通信モジュール。
【請求項2】
前記スイッチ手段が、前記ラインドライバごとに当該ラインドライバと1対1で設けられた複数の操作部を有することを特徴とする請求項1記載のマルチポートポーリング通信モジュール。
【請求項3】
複数のラインドライバのうち1つのラインドライバのみを有効にし当該ラインドライバと前記ポートを介して接続する前記端末ごとにアドレス設定信号を送信して固有のアドレスを設定する動作を前記複数のラインドライバのすべてに対して行うアドレス設定部を備えることを特徴とする請求項1又は2記載のマルチポートポーリング通信モジュール。
【請求項4】
前記CPUが、前記スイッチ手段の切替状況の情報を取得するスイッチ情報取得部を有し、使用可の前記ラインドライバの前記ドライバ回路にのみ前記送信データを出力することを特徴とする請求項1又は2記載のマルチポートポーリング通信モジュール。
【請求項5】
前記ドライバ回路の出力側をプルアップするとともに前記レシーバ回路の入力側をプルダウンして前記ポートの接続先の終端状態を検出する終端検出部を備えることを特徴とする請求項1乃至4のいずれか1項に記載のマルチポートポーリング通信モジュール。
【請求項6】
請求項1乃至5のいずれか1項に記載のマルチポートポーリング通信モジュールと、
前記マルチポートポーリング通信モジュールとの間でポーリング通信が行われる複数の端末と
を備えることを特徴とする通信システム。
【請求項1】
複数のポートのそれぞれに接続されている端末との間でポーリング通信を行うマルチポートポーリング通信モジュールであって、
シリアルポートを有するCPUを備えるとともに、
それぞれが、前記CPUから前記シリアルポートを介して入力された送信データを前記ポートを介して前記端末に送信するドライバ回路と、前記ポートを介して前記端末から返信データを受信し、当該返信データを含む2値信号を出力するレシーバ回路とを有する複数のラインドライバと、
前記複数のラインドライバのそれぞれの前記レシーバ回路から出力された前記2値信号を論理的に演算し、演算結果を前記シリアルポートを介して前記CPUに出力する論理回路と、
前記複数のラインドライバのそれぞれの使用可否を外部入力によって切り替えるスイッチ手段と
を備えることを特徴とするマルチポートポーリング通信モジュール。
【請求項2】
前記スイッチ手段が、前記ラインドライバごとに当該ラインドライバと1対1で設けられた複数の操作部を有することを特徴とする請求項1記載のマルチポートポーリング通信モジュール。
【請求項3】
複数のラインドライバのうち1つのラインドライバのみを有効にし当該ラインドライバと前記ポートを介して接続する前記端末ごとにアドレス設定信号を送信して固有のアドレスを設定する動作を前記複数のラインドライバのすべてに対して行うアドレス設定部を備えることを特徴とする請求項1又は2記載のマルチポートポーリング通信モジュール。
【請求項4】
前記CPUが、前記スイッチ手段の切替状況の情報を取得するスイッチ情報取得部を有し、使用可の前記ラインドライバの前記ドライバ回路にのみ前記送信データを出力することを特徴とする請求項1又は2記載のマルチポートポーリング通信モジュール。
【請求項5】
前記ドライバ回路の出力側をプルアップするとともに前記レシーバ回路の入力側をプルダウンして前記ポートの接続先の終端状態を検出する終端検出部を備えることを特徴とする請求項1乃至4のいずれか1項に記載のマルチポートポーリング通信モジュール。
【請求項6】
請求項1乃至5のいずれか1項に記載のマルチポートポーリング通信モジュールと、
前記マルチポートポーリング通信モジュールとの間でポーリング通信が行われる複数の端末と
を備えることを特徴とする通信システム。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2008−187297(P2008−187297A)
【公開日】平成20年8月14日(2008.8.14)
【国際特許分類】
【出願番号】特願2007−17089(P2007−17089)
【出願日】平成19年1月26日(2007.1.26)
【出願人】(000005832)松下電工株式会社 (17,916)
【Fターム(参考)】
【公開日】平成20年8月14日(2008.8.14)
【国際特許分類】
【出願日】平成19年1月26日(2007.1.26)
【出願人】(000005832)松下電工株式会社 (17,916)
【Fターム(参考)】
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