メモリ保護システム
【課題】メモリ部が破壊されるのを抑制することが可能なメモリ保護システムを提供する。
【解決手段】このメモリカード保護システム１（メモリ保護システム）は、バスライン６０を互いに共用するフラッシュメモリ部２０およびメモリカード３０と、バスライン６０を介してフラッシュメモリ２０およびメモリカード３０と接続され、フラッシュメモリ２０およびメモリカード３０を制御する制御部１０と、フラッシュメモリ２０に電圧を供給する電源部４０とを備えている。そして、バスライン６０を介して制御部６０からフラッシュメモリ部２０へアクセスされる間に、電源部４０からフラッシュメモリ部２０へ電圧を供給するように構成する。
【解決手段】このメモリカード保護システム１（メモリ保護システム）は、バスライン６０を互いに共用するフラッシュメモリ部２０およびメモリカード３０と、バスライン６０を介してフラッシュメモリ２０およびメモリカード３０と接続され、フラッシュメモリ２０およびメモリカード３０を制御する制御部１０と、フラッシュメモリ２０に電圧を供給する電源部４０とを備えている。そして、バスライン６０を介して制御部６０からフラッシュメモリ部２０へアクセスされる間に、電源部４０からフラッシュメモリ部２０へ電圧を供給するように構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリ保護システムに関し、特に、バスラインを互いに共用するとともに、データを記憶する第１メモリ部および第２メモリ部を備えたメモリ保護システムに関する。
【背景技術】
【０００２】
従来、バスラインを互いに共用するとともに、データを記憶する第１メモリ部および第２メモリ部を備えたシステムおよび装置が開示されている（たとえば、特許文献１〜３参照）。
【０００３】
上記特許文献１には、ＲＡＭ（メモリ部）と、不揮発性メモリ（メモリ部）と、ＲＡＭおよび不揮発性メモリを制御するためのコントローラ（制御部）と、制御信号およびアドレス信号を伝送するための制御バスと、データ信号を伝送するためのデータバスとを備えた制御システムが開示されている。この特許文献１に記載の制御システムでは、ＲＡＭおよび不揮発性メモリは、データバスによってそれぞれ独立してコントローラに接続されている一方、制御バスを互いに共用してコントローラに接続されている。
【０００４】
上記特許文献２には、メモリカードが挿入された複数のカードスロットと、メモリカードおよびカードスロットを制御するホスト（制御部）と、ホストと複数のカードスロットとを接続する信号線および伝送線とを備えた共有バスシステムが開示されている。この特許文献２に記載の共有バスシステムでは、複数のカードスロットは、信号線を互いに共有（共用）してホストに接続されているとともに、伝送線によって複数のカードスロットはそれぞれ独立にホストに接続されている。そして、伝送線を介して複数のカードスロットのうち所定のカードスロットに電圧が供給されることにより、所定のカードスロットのみが共有の信号線を介してホストの信号に応答することができるように構成されている。
【０００５】
上記特許文献３には、データを記憶するためのメモリ装置と、アドレスを一時的に記憶するためのラッチを備えたメモリ装置と、ＣＰＵと、２つのメモリ装置にアクセスするためのアドレス線と、データを伝送するためのデータ線とを備えた情報処理装置が開示されている。この特許文献３に記載された情報処理装置では、２つのメモリ装置はアドレス線およびデータ線を互いに共用してＣＰＵに接続されている。
【０００６】
【特許文献１】特開２００３−２０３０４４号公報
【特許文献２】特開２００３−９９３８６号公報
【特許文献３】特開平５−６７０３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に記載の制御システムでは、コントローラとＲＡＭ（メモリ部）および不揮発性メモリ（メモリ部）とが互いに制御バスを共用して接続されているので、一方のメモリ部に電源が供給されていない状態において他方のメモリ部に電源が供給された場合、制御バスを介して、電源が供給されていない状態にある一方のメモリにも電源電圧が供給される。この場合、電源電圧が供給されたことにより一方のメモリは動作を開始するが、その一方のメモリに対しては、微小な電流の電源電圧が供給されることに起因して十分な供給能力がないために正常な動作を行うことができず、その結果、動作を開始した一方のメモリ部が破壊される場合があるという問題点がある。
【０００８】
また、上記特許文献２に記載の共有バスシステムでは、ホストと複数のカードスロットとが互いに信号線を共有して接続されているので、一方のカードスロットに挿入されたメモリカードに電源が供給されていない状態において他方のカードスロットに挿入されたメモリカードに電源が供給された場合、信号線を介して、電源が供給されていない状態である一方のカードスロットに挿入されたメモリカードに微小な大きさの電源電圧が供給される。この場合、上記特許文献１と同様、電源電圧が供給されたことにより一方のカードスロットに挿入されたメモリカードは動作を開始するが、その一方のメモリに対しては、微小な電流の電源電圧が供給されることに起因して十分な供給能力がないために正常な動作を行うことができず、その結果、動作を開始した一方のカードスロットに挿入されたメモリカードが破壊される場合があるという問題点がある。
【０００９】
また、上記特許文献３に記載の情報処理装置では、ＣＰＵと２つのメモリ装置とが互いにアドレス線およびデータ線を共用して接続されているので、一方のメモリ装置に電源が供給されていない状態において他方のメモリ装置に電源が供給された場合、アドレス線およびデータ線を介して電源が供給されていない状態である一方のメモリ装置に微小な大きさの電源電圧が供給される。この場合、上記特許文献１および２と同様、電源電圧が供給されたことにより一方のメモリ装置は動作を開始するが、その一方のメモリに対しては、微小な電流の電源電圧が供給されることに起因して十分な供給能力がないために正常な動作を行うことができず、その結果、動作を開始した一方のメモリ装置が破壊される場合があるという問題点がある。
【００１０】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、メモリ部が破壊されるのを抑制することが可能なメモリ保護システムを提供することである。
【課題を解決するための手段および発明の効果】
【００１１】
この発明の第１の局面によるメモリ保護システムは、バスラインを互いに共用するとともに、データを記憶する第１メモリ部および外部メモリを含む第２メモリ部を備えたメモリ保護システムにおいて、バスラインを介して第１メモリ部および第２メモリ部と接続され、第１メモリ部および第２メモリ部を制御するための制御部と、外部メモリが装着されているか否かを検知する検知手段と、第２メモリ部に電圧を供給する電源部と、第２メモリ部と電源部との間に配置され、制御部からの制御信号に応じてオンオフ制御が行われるスイッチ部とをさらに備え，バスラインは、制御部と第１メモリ部および第２メモリ部との間でデータの伝送を行う複数のデータラインと、制御部から第１メモリ部に制御信号を伝送するための第１制御ラインと、第１制御ラインとは独立して設けられ、制御部から第２メモリ部に制御信号を伝送するための第２制御ラインとを含み、複数のデータラインの一部が第１メモリ部および第２メモリ部の間で共用され、制御部から第１メモリ部へのアクセスの開始前に、電源部から第２メモリ部への電圧の供給が開始され、制御部から第１メモリ部へのアクセスの終了後に、電源部から第２メモリ部への電圧の供給が終了されることにより、検知手段により外部メモリが装着されていることが検知された場合、バスラインを介して制御部から第１メモリ部へアクセスされる間に、電源部から第２メモリ部へ電圧が供給される。
【００１２】
この第１の局面によるメモリ保護システムでは、上記のように、バスラインを互いに共用する第１メモリ部および第２メモリ部と、バスラインを介して第１メモリ部および第２メモリ部と接続され、第１メモリ部および第２メモリ部を制御する制御部と、第２メモリ部に電圧を供給する電源部とを設け、バスラインを介して制御部から第１メモリ部へアクセスされる間に、電源部から第２メモリ部へ電圧を供給するように構成することによって、バスラインを介して制御部から第１メモリ部へアクセスされる場合、正常に動作するための十分な大きさの供給能力（電流）を有する電圧を第２メモリ部に供給することができるので、バスラインを介して第２メモリ部に微小な電流（供給能力）で電圧が供給された場合にも、第２メモリ部が破壊されるのを抑制することができる。
【００１３】
また、第１の局面によるメモリ保護システムでは、第２メモリ部と電源部との間に配置され、制御部からの制御信号に応じてオンオフ制御が行われるスイッチ部を設けることによって、電源部による第２メモリ部への電圧の供給を制御することができるので、バスラインを介して制御部から第１メモリ部へアクセスされていない間に、第２メモリ部に電圧が供給されるのを抑制することができる。したがって、消費電力を低減することができる。また、第２メモリ部は、外部メモリを含み、外部メモリが装着されているか否かを検知する検知手段をさらに設け、検知手段により外部メモリが装着されていることが検知された場合に、バスラインを介して制御部から第１メモリ部へアクセスされる間に、電源部から第２メモリ部へ電圧を供給することによって、外部メモリが装着されていない場合に、外部メモリに電源部から電圧が供給されるのを抑制することができるので、消費電力をより低減することができる。また、制御部から第１メモリ部へのアクセスの開始前に、電源部から第２メモリ部への電圧の供給が開始され、制御部から第１メモリ部へのアクセスの終了後に、電源部から第２メモリ部への電圧の供給を終了するように構成することによって、制御部から第１メモリ部へのアクセスが行われている間は、常時、電源部から第２メモリ部へ電圧を供給することができるので、第２メモリ部が破壊されるのをより確実に抑制することができる。また、バスラインは、制御部と第１メモリ部および第２メモリ部との間でデータの伝送を行う複数のデータラインと、制御部から第１メモリ部に制御信号を伝送するための第１制御ラインと、第１制御ラインとは独立して設けられ、制御部から第２メモリ部に制御信号を伝送するための第２制御ラインとを含み、複数のデータラインの一部が第１メモリ部および第２メモリ部の間で共用させることによって、第１メモリ部および第２メモリ部に容易にデータラインを共用させることができる。
【００１４】
この発明の第２の局面によるメモリ保護システムでは、バスラインを互いに共用するとともに、データを記憶する第１メモリ部および第２メモリ部と、バスラインを介して第１メモリ部および第２メモリ部と接続され、第１メモリ部および第２メモリ部を制御する制御部と、第２メモリ部に電圧を供給する電源部とを備え、バスラインを介して制御部から第１メモリ部へアクセスされる間に、電源部から第２メモリ部へ電圧が供給されるように構成されている。
【００１５】
この第２の局面によるメモリ保護システムでは、上記のように、バスラインを互いに共用する第１メモリ部および第２メモリ部と、バスラインを介して第１メモリ部および第２メモリ部と接続され、第１メモリ部および第２メモリ部を制御する制御部と、第２メモリ部に電圧を供給する電源部とを設け、バスラインを介して制御部から第１メモリ部へアクセスされる間に、電源部から第２メモリ部へ電圧を供給するように構成することによって、バスラインを介して制御部から第１メモリ部へアクセスされる場合、正常に動作するための十分な大きさの供給能力（電流）を有する電圧を第２メモリ部に供給することができるので、バスラインを介して第２メモリ部に微小な電流（供給能力）で電圧が供給された場合にも、第２メモリ部が破壊されるのを抑制することができる。
【００１６】
上記第２の局面によるメモリ保護システムにおいて、好ましくは、第２メモリ部と電源部との間に配置され、制御部からの制御信号に応じてオンオフ制御が行われるスイッチ部をさらに設ける。このように構成すれば、電源部による第２メモリ部への電圧の供給を制御することができるので、バスラインを介して制御部から第１メモリ部へアクセスされていない間に、第２メモリ部へ電圧が供給されるのを抑制することができる。したがって、消費電力を低減することができる。
【００１７】
上記第２の局面によるメモリ保護システムにおいて、好ましくは、制御部から第１メモリ部へのアクセスの開始前に、電源部から第２メモリ部への電圧の供給が開始され、制御部から第１メモリ部へのアクセスの終了後に、電源部から第２メモリ部への電圧の供給が終了される。このように構成すれば、制御部から第１メモリ部へのアクセスが行われている間は、常時、電源部から第２メモリ部へ電圧を供給することができるので、第２メモリ部が破壊されるのをより確実に抑制することができる。
【００１８】
上記第２の局面によるメモリ保護システムにおいて、好ましくは、バスラインは、制御部と第１メモリ部および第２メモリ部との間でデータの伝送を行う複数のデータラインと、制御部から第１メモリ部に制御信号を伝送するための第１制御ラインと、第１制御ラインとは独立して設けられ、制御部から第２メモリ部に制御信号を伝送するための第２制御ラインとを含み、複数のデータラインの一部が第１メモリ部および第２メモリ部の間で共用される。このように構成すれば、第１メモリ部および第２メモリ部に容易にデータラインを共用させることができる。
【００１９】
上記第２の局面によるメモリ保護システムにおいて、好ましくは、第２メモリ部は、外部メモリを含み、外部メモリが装着されているか否かを検知する検知手段をさらに設け、検知手段により外部メモリが装着されていることが検知された場合に、バスラインを介して制御部から第１メモリ部へアクセスされる間に、電源部から第２メモリ部へ電圧が供給される。このように構成すれば、外部メモリが装着されていない場合に、外部メモリに電源部から電圧が供給されるのを抑制することができるので、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２１】
（第１実施形態）
図１は、本発明の第１実施形態によるメモリカード保護システムの全体構成を説明するための概略図である。まず、図１を参照して、本発明の第１実施形態によるメモリカード保護システム１の構成について説明する。なお、メモリカード保護システム１は、本発明の「メモリ保護システム」の一例である。
【００２２】
本発明の第１実施形態のメモリカード保護システム１は、図１に示すように、制御部１０と、内蔵メモリとしてのフラッシュメモリ部２０と、外部メモリとしてのメモリカード３０と、メモリカード３０に電圧を供給するための電源部４０と、バイポーラトランジスタ（ＰＮＰトランジスタ）からなるスイッチングトランジスタ５０と、バスライン６０と、フラッシュメモリ部２０に電圧を供給するための電源部７０と、メモリカード３０に挿入されているのを検知するためのメモリカード検知部８０と、スイッチングトランジスタ５０のベースに流れ込む電流量を制御するための抵抗９０とを備えている。フラッシュメモリ部２０は、たとえば、動作プログラムやフラッシュメモリ部２０が搭載される機器の設定情報を記憶するために設けられている。なお、フラッシュメモリ部２０は、本発明の「第１メモリ部」の一例である。また、メモリカード３０は、本発明の「第２メモリ部」の一例であり、メモリカード検知部８０は、本発明の「検知手段」の一例である。
【００２３】
また、メモリカード３０には、データを保存するためのメモリ部３０ａと、メモリカード３０を制御するためのコントローラ３０ｂとが設けられている。
【００２４】
ここで、第１実施形態では、スイッチングトランジスタ５０は、メモリカード３０と電源部４０との間に配置され、制御部１０からの制御信号に基づいてオンオフ制御が行われるように構成されている。なお、スイッチングトランジスタ５０は、本発明の「スイッチ部」の一例である。
【００２５】
また、第１実施形態では、制御部１０とフラッシュメモリ部２０およびメモリカード３０とは、バスライン６０によって接続されている。具体的には、バスライン６０は、制御部１０とフラッシュメモリ部２０との間でデータの伝送を行うための第１データライン６０ａと、制御部１０とメモリカード３０のコントローラ３０ｂとの間でデータの伝送を行う第２データライン６０ｂと、制御部１０からフラッシュメモリ部２０に対してコマンド信号（制御信号）を伝送するための第１コマンドライン６０ｃと、第２コマンドライン６０ｄとによって構成されている。また、第２データライン６０ｂは、第１データライン６０ａから分岐することにより設けられている。すなわち、第１データライン６０ａは、フラッシュメモリ部２０およびメモリカード３０の間で共用されている。なお、第１データライン６０ａおよび第２データライン６０ｂは、本発明の「複数のデータライン」の一例である。また、第１コマンドライン６０ｃは、本発明の「第１制御ライン」の一例であり、第２コマンドライン６０ｄは、本発明の「第２制御ライン」の一例である。
【００２６】
また、第１実施形態では、制御部１０は、第１データライン６０ａおよび第２データライン６０ｂを介して制御部１０からフラッシュメモリ部２０へアクセスする間に、スイッチングトランジスタ５０をオンさせることにより、メモリカード３０へ電源部４０の電圧を供給するように制御するように構成されている。また、フラッシュメモリ部２０に電圧を供給するための電源部７０は、たとえば、フラッシュメモリ部２０が接続される機器の電源スイッチ（図示せず）をオン状態にしたときにオンするように構成されている。
【００２７】
図２は、図１に示した本発明の第１実施形態によるメモリカード保護システムのメモリカードを保護するための制御フローを示したフローチャートである。図３は、図１に示した本発明の第１実施形態によるメモリカード保護システムのフラッシュメモリ部とメモリカードとの動作時間を説明するための図である。図４は、図１に示した本発明の第１実施形態によるメモリカード保護システムのメモリカード部の詳細な動作時間を説明するための図である。次に、図１〜図４を参照して、本発明の第１実施形態によるメモリカード保護システム１におけるメモリカード３０を保護するための制御について説明する。
【００２８】
まず、図２に示す、ステップＳ１において、制御部１０により、メモリカード３０に対するアクセス指示があるか否かが判断される。ステップＳ１において、メモリカード３０に対するアクセス指示がないと判断された場合には、ステップＳ２において、フラッシュメモリ部２０に対して読み出しまたは書き込みの指示があるか否かが判断される。ステップＳ２において、フラッシュメモリ部２０に対して読み出しまたは書き込みの指示がないと判断された場合、ステップＳ１に戻り、ステップＳ１からの動作を繰り返し行う。また、ステップＳ２において、フラッシュメモリ部２０に対して読み出しまたは書き込みの指示があると判断された場合、ステップＳ３に進む。そして、ステップＳ３において、制御部１０から抵抗９０を介してスイッチングトランジスタ５０のベースに電流が供給されることによって、スイッチングトランジスタ５０がオンされることにより、電源部４０からメモリカード３０に十分な供給能力で電圧が供給されて（図１の矢印Ａ）、メモリカード３０はオン状態になる。その後、ステップＳ４において、制御部１０からフラッシュメモリ部２０へのアクセスが開始される。
【００２９】
そして、ステップＳ５において、制御部１０からフラッシュメモリ部２０へのアクセスが終了したか否かが判断される。ステップＳ５において、フラッシュメモリ部２０へのアクセスが終了していないと判断された場合には、ステップＳ５の判断が繰り返される。また、ステップＳ５において、フラッシュメモリ部２０へのアクセスが終了したと判断された場合には、ステップＳ６に進む。そして、ステップＳ６において、制御部１０からスイッチングトランジスタ５０のベースへの電流の供給が停止されることによって、スイッチングトランジスタ５０がオフされることにより、メモリカード３０への電源部４０からの電圧の供給が終了されてメモリカード３０はオフ状態になり、ステップＳ１に戻る。
【００３０】
ここで、第１実施形態では、上記したステップＳ３〜ステップＳ６の処理で説明したように、制御部１０からフラッシュメモリ部２０へのアクセスの開始前に、メモリカード３０への電源部４０からの電圧の供給（図１の矢印Ａ）が開始され、制御部１０からフラッシュメモリ部２０へのアクセスの終了後にメモリカード３０への電源部４０からの電圧の供給が終了される。具体的には、図３に示すように、メモリカード３０は、制御部１０からフラッシュメモリ部２０へのアクセスが開始される時刻Ｔ１よりも前にオン状態にされ、かつ、制御部１０からフラッシュメモリ部２０へのアクセスが終了する時刻Ｔ２よりも後にオン状態が終了される。
【００３１】
また、図２に示すように、ステップＳ１において、メモリカード３０に対するアクセス指示があると判断された場合には、ステップＳ７において、スイッチングトランジスタ５０がオンされることにより、電源部４０からメモリカード３０へ電圧が供給されて（図１の矢印Ａ）、メモリカード３０はオン状態になる。そして、ステップＳ８において、メモリカード３０へのアクセスが終了したか否かが判断される。メモリカード３０へのアクセスが終了していないと判断された場合、ステップＳ８の判断が繰り返される。また、メモリカード３０へのアクセスが終了したと判断された場合、ステップＳ９に進む。そして、ステップＳ９において、スイッチングトランジスタ５０がオフされることにより、メモリカード３０への電圧の供給が終了されてメモリカード３０はオフ状態になり、ステップＳ１に戻る。
【００３２】
なお、第１実施形態においては、メモリカード３０が挿入されているか否かに関係なく、メモリカード保護のための制御が行われる。したがって、メモリカード３０が挿入されていない状態で、制御部１０がフラッシュメモリ部２０にアクセスしている最中に、メモリカード３０が挿入された場合にも、メモリカード３０が破壊されるのを抑制することが可能である。具体的には、図４に示すように、通常、ユーザがメモリカードを挿入してからメモリカード検知部８０によって検知されるまでには所定の時間Ｔ３がかかる。第１実施形態では、この所定の時間Ｔ３の間に制御部１０からフラッシュメモリ部２０へのアクセスがある場合にも、メモリカード３０が検知される以前から、メモリカード３０に電圧を供給することが可能であるので、メモリカード３０が破壊されるのを抑制することが可能である。
【００３３】
第１実施形態では、上記のように、バスライン６０を互いに共用するフラッシュメモリ部２０およびメモリカード３０と、バスライン６０を介してフラッシュメモリ部２０およびメモリカード３０と接続され、フラッシュメモリ部２０およびメモリカード３０を制御する制御部１０と、メモリカード３０に電圧を供給する電源部４０とを設け、バスライン６０を介して制御部１０からフラッシュメモリ部２０へアクセスされる間に、電源部４０からメモリカード３０へ電圧を供給するように構成することによって、バスライン６０を介して制御部１０からフラッシュメモリ部２０へアクセスされる場合、正常に動作するための十分な大きさの供給能力（電流）を有する電圧をメモリカード３０に供給することができるので、バスライン６０を介してメモリカード３０に微小な電流（供給能力）で電圧が供給された場合にも、メモリカード３０が破壊されるのを抑制することができる。
【００３４】
また、第１実施形態では、上記のように、メモリカード３０と電源部４０との間に配置され、制御部１０からの制御信号に応じてオンオフ制御が行われるスイッチングトランジスタ５０をさらに設けることによって、電源部４０によるメモリカード３０への電圧の供給を制御することができるので、バスライン６０を介して制御部１０からフラッシュメモリ部２０へアクセスされていない間に、メモリカード３０へ電圧が供給されるのを抑制することができる。したがって、消費電力を低減することができる。
【００３５】
また、第１実施形態では、上記のように、制御部１０からフラッシュメモリ部２０へのアクセスの開始前に、電源部４０からメモリカード３０への電圧の供給を開始し、制御部１０からフラッシュメモリ部２０へのアクセスの終了後に、電源部４０からメモリカード３０への電圧の供給を終了することによって、制御部１０からフラッシュメモリ部２０へのアクセスが行われている間は、常時、電源部４０からメモリカード３０へ電圧を供給することができるので、メモリカード３０が破壊されるのをより確実に抑制することができる。
【００３６】
また、第１実施形態では、上記のように、バスライン６０は、制御部１０とフラッシュメモリ部２０およびメモリカード３０との間でデータの伝送を行う第１データライン６０ａおよび第２データライン６０ｂと、制御部１０からフラッシュメモリ部２０に制御信号を伝送するための第１コマンドライン６０ｃと、第１コマンドライン６０ｃとは独立して設けられ、制御部１０からメモリカード３０に制御信号を伝送するための第２コマンドライン６０ｄとを含み、第１データライン６０ａと第２データライン６０ｂとの一部がフラッシュメモリ部２０およびメモリカード３０の間で共用されることによって、フラッシュメモリ部２０およびメモリカード３０に容易にデータラインを共用させることができる。
【００３７】
（第２実施形態）
図５は本発明の第２実施形態によるメモリカード保護システムのメモリカードを保護するための制御フローを示したフローチャートである。図１および図５を参照して、この第２実施形態では、上記した第１実施形態とは異なり、メモリカード３０が挿入された場合にのみメモリカード保護システム１における制御が行われる例について説明する。なお、この第２実施形態における構成は、上記第１実施形態と同様であるのでその説明を省略する。
【００３８】
ここで、第２実施形態では、図５に示す、ステップＳ１０において、メモリカード検知部８０（図５参照）によってメモリカード３０が挿入されているか否かが判断される。
【００３９】
そして、ステップＳ１０において、メモリカード３０が挿入されていないと判断された場合、ステップＳ１１において、フラッシュメモリ部２０に対して読み込みおよび書き込みのデータがあるか否かが判断される。ステップＳ１１においてフラッシュメモリ部２０に対して読み出しまたは書き込みの指示がないと判断されると、ステップＳ１０に戻り、ステップＳ１０からの動作を繰り返し行う。また、ステップＳ１１において、フラッシュメモリ部２０に対して読み出しまたは書き込みの指示があると判断された場合、ステップＳ１２に進み、制御部１０からフラッシュメモリ部２０へのアクセスが開始される。そして、ステップＳ１３において、制御部１０からフラッシュメモリ部２０へのアクセスが終了したか否かが判断される。そして、ステップＳ１３において、フラッシュメモリ部２０へのアクセスが終了していないと判断された場合、ステップＳ１３の判断が繰り返される。また、ステップＳ１３において、フラッシュメモリ部２０へのアクセスが終了したと判断された場合、処理を終了してステップＳ１０に戻る。すなわち、ステップＳ１０において、メモリカード１０が挿入されていないと判断された場合、メモリカード保護システム１におけるメモリカード３０を保護するための制御は行われない。
【００４０】
また、ステップＳ１０において、メモリカード３０が挿入されていると判断された場合、ステップＳ１に進む。すなわち、ステップＳ１０において、メモリカード３０が挿入されていると判断された場合、メモリカード保護システム１におけるメモリカード３０を保護するための制御が行われる。なお、ステップＳ１〜ステップＳ９の制御は上記第１実施形態における制御フローと同じである。
【００４１】
第２実施形態では、上記のように、外部メモリとしてのメモリカード３０が装着されているか否かを検知するメモリカード検知部８０をさらに設け、メモリカード検知部８０によりメモリカード３０が装着されていることが検知された場合に、バスライン６０を介して制御部１０からフラッシュメモリ部２０へアクセスされる間に、電源部４０からメモリカード３０へ電圧が供給されることによって、メモリカード３０が装着されていない場合に、メモリカード３０に電源部４０から電圧が供給されるのを抑制することができるので、消費電力を低減することができる。
【００４２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４３】
たとえば、上記第１および第２実施形態において、メモリ部の一例としてフラッシュメモリ部とメモリカードとを示したが、本発明はこれに限らず、他の種類のメモリに対しても適用可能である。
【００４４】
また、上記第１および第２実施形態において、２つのメモリ部を、データラインを共用させて制御部に接続する例を示したが、本発明はこれに限らず、３つ以上のメモリ部を、データラインを共用させて制御部に接続するように構成してもよい。
【００４５】
また、上記第１および第２実施形態において、制御部と、内部メモリ部としてのフラッシュメモリ部および外部メモリとしてのメモリカードとを、データラインを共用して接続する例を示したが、本発明はこれに限らず、制御部に接続するメモリが２つともメモリカードなどの外部メモリであっても適用可能である。
【００４６】
また、上記第１および第２実施形態において、制御部と、フラッシュメモリ部およびメモリカードとをデータラインを共用させて接続するように構成した際にメモリカードを保護する制御を行う例を示したが、本発明はこれに限らず、コマンドラインを共用させて接続するように構成した際にも適用可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１および第２実施形態によるメモリカード保護システムの全体構成を説明するための概略図である。
【図２】本発明の第１実施形態によるメモリカード保護システムのメモリカードを保護するための制御フローを示した図である。
【図３】本発明の第１実施形態によるメモリカード保護システムのフラッシュメモリ部とメモリカードの動作時間を説明するための図である。
【図４】本発明の第１実施形態によるメモリカード保護システムのメモリカード部の詳細な動作時間を説明するための図である。
【図５】本発明の第２実施形態によるメモリカード保護システムのメモリカードを保護するための制御フローを示した図である。
【符号の説明】
【００４８】
１ メモリカード保護システム（メモリ保護システム）
１０ 制御部
２０ フラッシュメモリ部（第１メモリ部）
３０ メモリカード（第２メモリ部、外部メモリ）
４０ 電源部
５０ スイッチングトランジスタ（スイッチ部）
６０ バスライン
６０ａ 第１データライン
６０ｂ 第２データライン
６０ｃ 第１コマンドライン（第１制御ライン）
６０ｄ 第２コマンドライン（第２制御ライン）
８０ メモリカード検知部（検知手段）
【技術分野】
【０００１】
この発明は、メモリ保護システムに関し、特に、バスラインを互いに共用するとともに、データを記憶する第１メモリ部および第２メモリ部を備えたメモリ保護システムに関する。
【背景技術】
【０００２】
従来、バスラインを互いに共用するとともに、データを記憶する第１メモリ部および第２メモリ部を備えたシステムおよび装置が開示されている（たとえば、特許文献１〜３参照）。
【０００３】
上記特許文献１には、ＲＡＭ（メモリ部）と、不揮発性メモリ（メモリ部）と、ＲＡＭおよび不揮発性メモリを制御するためのコントローラ（制御部）と、制御信号およびアドレス信号を伝送するための制御バスと、データ信号を伝送するためのデータバスとを備えた制御システムが開示されている。この特許文献１に記載の制御システムでは、ＲＡＭおよび不揮発性メモリは、データバスによってそれぞれ独立してコントローラに接続されている一方、制御バスを互いに共用してコントローラに接続されている。
【０００４】
上記特許文献２には、メモリカードが挿入された複数のカードスロットと、メモリカードおよびカードスロットを制御するホスト（制御部）と、ホストと複数のカードスロットとを接続する信号線および伝送線とを備えた共有バスシステムが開示されている。この特許文献２に記載の共有バスシステムでは、複数のカードスロットは、信号線を互いに共有（共用）してホストに接続されているとともに、伝送線によって複数のカードスロットはそれぞれ独立にホストに接続されている。そして、伝送線を介して複数のカードスロットのうち所定のカードスロットに電圧が供給されることにより、所定のカードスロットのみが共有の信号線を介してホストの信号に応答することができるように構成されている。
【０００５】
上記特許文献３には、データを記憶するためのメモリ装置と、アドレスを一時的に記憶するためのラッチを備えたメモリ装置と、ＣＰＵと、２つのメモリ装置にアクセスするためのアドレス線と、データを伝送するためのデータ線とを備えた情報処理装置が開示されている。この特許文献３に記載された情報処理装置では、２つのメモリ装置はアドレス線およびデータ線を互いに共用してＣＰＵに接続されている。
【０００６】
【特許文献１】特開２００３−２０３０４４号公報
【特許文献２】特開２００３−９９３８６号公報
【特許文献３】特開平５−６７０３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に記載の制御システムでは、コントローラとＲＡＭ（メモリ部）および不揮発性メモリ（メモリ部）とが互いに制御バスを共用して接続されているので、一方のメモリ部に電源が供給されていない状態において他方のメモリ部に電源が供給された場合、制御バスを介して、電源が供給されていない状態にある一方のメモリにも電源電圧が供給される。この場合、電源電圧が供給されたことにより一方のメモリは動作を開始するが、その一方のメモリに対しては、微小な電流の電源電圧が供給されることに起因して十分な供給能力がないために正常な動作を行うことができず、その結果、動作を開始した一方のメモリ部が破壊される場合があるという問題点がある。
【０００８】
また、上記特許文献２に記載の共有バスシステムでは、ホストと複数のカードスロットとが互いに信号線を共有して接続されているので、一方のカードスロットに挿入されたメモリカードに電源が供給されていない状態において他方のカードスロットに挿入されたメモリカードに電源が供給された場合、信号線を介して、電源が供給されていない状態である一方のカードスロットに挿入されたメモリカードに微小な大きさの電源電圧が供給される。この場合、上記特許文献１と同様、電源電圧が供給されたことにより一方のカードスロットに挿入されたメモリカードは動作を開始するが、その一方のメモリに対しては、微小な電流の電源電圧が供給されることに起因して十分な供給能力がないために正常な動作を行うことができず、その結果、動作を開始した一方のカードスロットに挿入されたメモリカードが破壊される場合があるという問題点がある。
【０００９】
また、上記特許文献３に記載の情報処理装置では、ＣＰＵと２つのメモリ装置とが互いにアドレス線およびデータ線を共用して接続されているので、一方のメモリ装置に電源が供給されていない状態において他方のメモリ装置に電源が供給された場合、アドレス線およびデータ線を介して電源が供給されていない状態である一方のメモリ装置に微小な大きさの電源電圧が供給される。この場合、上記特許文献１および２と同様、電源電圧が供給されたことにより一方のメモリ装置は動作を開始するが、その一方のメモリに対しては、微小な電流の電源電圧が供給されることに起因して十分な供給能力がないために正常な動作を行うことができず、その結果、動作を開始した一方のメモリ装置が破壊される場合があるという問題点がある。
【００１０】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、メモリ部が破壊されるのを抑制することが可能なメモリ保護システムを提供することである。
【課題を解決するための手段および発明の効果】
【００１１】
この発明の第１の局面によるメモリ保護システムは、バスラインを互いに共用するとともに、データを記憶する第１メモリ部および外部メモリを含む第２メモリ部を備えたメモリ保護システムにおいて、バスラインを介して第１メモリ部および第２メモリ部と接続され、第１メモリ部および第２メモリ部を制御するための制御部と、外部メモリが装着されているか否かを検知する検知手段と、第２メモリ部に電圧を供給する電源部と、第２メモリ部と電源部との間に配置され、制御部からの制御信号に応じてオンオフ制御が行われるスイッチ部とをさらに備え，バスラインは、制御部と第１メモリ部および第２メモリ部との間でデータの伝送を行う複数のデータラインと、制御部から第１メモリ部に制御信号を伝送するための第１制御ラインと、第１制御ラインとは独立して設けられ、制御部から第２メモリ部に制御信号を伝送するための第２制御ラインとを含み、複数のデータラインの一部が第１メモリ部および第２メモリ部の間で共用され、制御部から第１メモリ部へのアクセスの開始前に、電源部から第２メモリ部への電圧の供給が開始され、制御部から第１メモリ部へのアクセスの終了後に、電源部から第２メモリ部への電圧の供給が終了されることにより、検知手段により外部メモリが装着されていることが検知された場合、バスラインを介して制御部から第１メモリ部へアクセスされる間に、電源部から第２メモリ部へ電圧が供給される。
【００１２】
この第１の局面によるメモリ保護システムでは、上記のように、バスラインを互いに共用する第１メモリ部および第２メモリ部と、バスラインを介して第１メモリ部および第２メモリ部と接続され、第１メモリ部および第２メモリ部を制御する制御部と、第２メモリ部に電圧を供給する電源部とを設け、バスラインを介して制御部から第１メモリ部へアクセスされる間に、電源部から第２メモリ部へ電圧を供給するように構成することによって、バスラインを介して制御部から第１メモリ部へアクセスされる場合、正常に動作するための十分な大きさの供給能力（電流）を有する電圧を第２メモリ部に供給することができるので、バスラインを介して第２メモリ部に微小な電流（供給能力）で電圧が供給された場合にも、第２メモリ部が破壊されるのを抑制することができる。
【００１３】
また、第１の局面によるメモリ保護システムでは、第２メモリ部と電源部との間に配置され、制御部からの制御信号に応じてオンオフ制御が行われるスイッチ部を設けることによって、電源部による第２メモリ部への電圧の供給を制御することができるので、バスラインを介して制御部から第１メモリ部へアクセスされていない間に、第２メモリ部に電圧が供給されるのを抑制することができる。したがって、消費電力を低減することができる。また、第２メモリ部は、外部メモリを含み、外部メモリが装着されているか否かを検知する検知手段をさらに設け、検知手段により外部メモリが装着されていることが検知された場合に、バスラインを介して制御部から第１メモリ部へアクセスされる間に、電源部から第２メモリ部へ電圧を供給することによって、外部メモリが装着されていない場合に、外部メモリに電源部から電圧が供給されるのを抑制することができるので、消費電力をより低減することができる。また、制御部から第１メモリ部へのアクセスの開始前に、電源部から第２メモリ部への電圧の供給が開始され、制御部から第１メモリ部へのアクセスの終了後に、電源部から第２メモリ部への電圧の供給を終了するように構成することによって、制御部から第１メモリ部へのアクセスが行われている間は、常時、電源部から第２メモリ部へ電圧を供給することができるので、第２メモリ部が破壊されるのをより確実に抑制することができる。また、バスラインは、制御部と第１メモリ部および第２メモリ部との間でデータの伝送を行う複数のデータラインと、制御部から第１メモリ部に制御信号を伝送するための第１制御ラインと、第１制御ラインとは独立して設けられ、制御部から第２メモリ部に制御信号を伝送するための第２制御ラインとを含み、複数のデータラインの一部が第１メモリ部および第２メモリ部の間で共用させることによって、第１メモリ部および第２メモリ部に容易にデータラインを共用させることができる。
【００１４】
この発明の第２の局面によるメモリ保護システムでは、バスラインを互いに共用するとともに、データを記憶する第１メモリ部および第２メモリ部と、バスラインを介して第１メモリ部および第２メモリ部と接続され、第１メモリ部および第２メモリ部を制御する制御部と、第２メモリ部に電圧を供給する電源部とを備え、バスラインを介して制御部から第１メモリ部へアクセスされる間に、電源部から第２メモリ部へ電圧が供給されるように構成されている。
【００１５】
この第２の局面によるメモリ保護システムでは、上記のように、バスラインを互いに共用する第１メモリ部および第２メモリ部と、バスラインを介して第１メモリ部および第２メモリ部と接続され、第１メモリ部および第２メモリ部を制御する制御部と、第２メモリ部に電圧を供給する電源部とを設け、バスラインを介して制御部から第１メモリ部へアクセスされる間に、電源部から第２メモリ部へ電圧を供給するように構成することによって、バスラインを介して制御部から第１メモリ部へアクセスされる場合、正常に動作するための十分な大きさの供給能力（電流）を有する電圧を第２メモリ部に供給することができるので、バスラインを介して第２メモリ部に微小な電流（供給能力）で電圧が供給された場合にも、第２メモリ部が破壊されるのを抑制することができる。
【００１６】
上記第２の局面によるメモリ保護システムにおいて、好ましくは、第２メモリ部と電源部との間に配置され、制御部からの制御信号に応じてオンオフ制御が行われるスイッチ部をさらに設ける。このように構成すれば、電源部による第２メモリ部への電圧の供給を制御することができるので、バスラインを介して制御部から第１メモリ部へアクセスされていない間に、第２メモリ部へ電圧が供給されるのを抑制することができる。したがって、消費電力を低減することができる。
【００１７】
上記第２の局面によるメモリ保護システムにおいて、好ましくは、制御部から第１メモリ部へのアクセスの開始前に、電源部から第２メモリ部への電圧の供給が開始され、制御部から第１メモリ部へのアクセスの終了後に、電源部から第２メモリ部への電圧の供給が終了される。このように構成すれば、制御部から第１メモリ部へのアクセスが行われている間は、常時、電源部から第２メモリ部へ電圧を供給することができるので、第２メモリ部が破壊されるのをより確実に抑制することができる。
【００１８】
上記第２の局面によるメモリ保護システムにおいて、好ましくは、バスラインは、制御部と第１メモリ部および第２メモリ部との間でデータの伝送を行う複数のデータラインと、制御部から第１メモリ部に制御信号を伝送するための第１制御ラインと、第１制御ラインとは独立して設けられ、制御部から第２メモリ部に制御信号を伝送するための第２制御ラインとを含み、複数のデータラインの一部が第１メモリ部および第２メモリ部の間で共用される。このように構成すれば、第１メモリ部および第２メモリ部に容易にデータラインを共用させることができる。
【００１９】
上記第２の局面によるメモリ保護システムにおいて、好ましくは、第２メモリ部は、外部メモリを含み、外部メモリが装着されているか否かを検知する検知手段をさらに設け、検知手段により外部メモリが装着されていることが検知された場合に、バスラインを介して制御部から第１メモリ部へアクセスされる間に、電源部から第２メモリ部へ電圧が供給される。このように構成すれば、外部メモリが装着されていない場合に、外部メモリに電源部から電圧が供給されるのを抑制することができるので、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２１】
（第１実施形態）
図１は、本発明の第１実施形態によるメモリカード保護システムの全体構成を説明するための概略図である。まず、図１を参照して、本発明の第１実施形態によるメモリカード保護システム１の構成について説明する。なお、メモリカード保護システム１は、本発明の「メモリ保護システム」の一例である。
【００２２】
本発明の第１実施形態のメモリカード保護システム１は、図１に示すように、制御部１０と、内蔵メモリとしてのフラッシュメモリ部２０と、外部メモリとしてのメモリカード３０と、メモリカード３０に電圧を供給するための電源部４０と、バイポーラトランジスタ（ＰＮＰトランジスタ）からなるスイッチングトランジスタ５０と、バスライン６０と、フラッシュメモリ部２０に電圧を供給するための電源部７０と、メモリカード３０に挿入されているのを検知するためのメモリカード検知部８０と、スイッチングトランジスタ５０のベースに流れ込む電流量を制御するための抵抗９０とを備えている。フラッシュメモリ部２０は、たとえば、動作プログラムやフラッシュメモリ部２０が搭載される機器の設定情報を記憶するために設けられている。なお、フラッシュメモリ部２０は、本発明の「第１メモリ部」の一例である。また、メモリカード３０は、本発明の「第２メモリ部」の一例であり、メモリカード検知部８０は、本発明の「検知手段」の一例である。
【００２３】
また、メモリカード３０には、データを保存するためのメモリ部３０ａと、メモリカード３０を制御するためのコントローラ３０ｂとが設けられている。
【００２４】
ここで、第１実施形態では、スイッチングトランジスタ５０は、メモリカード３０と電源部４０との間に配置され、制御部１０からの制御信号に基づいてオンオフ制御が行われるように構成されている。なお、スイッチングトランジスタ５０は、本発明の「スイッチ部」の一例である。
【００２５】
また、第１実施形態では、制御部１０とフラッシュメモリ部２０およびメモリカード３０とは、バスライン６０によって接続されている。具体的には、バスライン６０は、制御部１０とフラッシュメモリ部２０との間でデータの伝送を行うための第１データライン６０ａと、制御部１０とメモリカード３０のコントローラ３０ｂとの間でデータの伝送を行う第２データライン６０ｂと、制御部１０からフラッシュメモリ部２０に対してコマンド信号（制御信号）を伝送するための第１コマンドライン６０ｃと、第２コマンドライン６０ｄとによって構成されている。また、第２データライン６０ｂは、第１データライン６０ａから分岐することにより設けられている。すなわち、第１データライン６０ａは、フラッシュメモリ部２０およびメモリカード３０の間で共用されている。なお、第１データライン６０ａおよび第２データライン６０ｂは、本発明の「複数のデータライン」の一例である。また、第１コマンドライン６０ｃは、本発明の「第１制御ライン」の一例であり、第２コマンドライン６０ｄは、本発明の「第２制御ライン」の一例である。
【００２６】
また、第１実施形態では、制御部１０は、第１データライン６０ａおよび第２データライン６０ｂを介して制御部１０からフラッシュメモリ部２０へアクセスする間に、スイッチングトランジスタ５０をオンさせることにより、メモリカード３０へ電源部４０の電圧を供給するように制御するように構成されている。また、フラッシュメモリ部２０に電圧を供給するための電源部７０は、たとえば、フラッシュメモリ部２０が接続される機器の電源スイッチ（図示せず）をオン状態にしたときにオンするように構成されている。
【００２７】
図２は、図１に示した本発明の第１実施形態によるメモリカード保護システムのメモリカードを保護するための制御フローを示したフローチャートである。図３は、図１に示した本発明の第１実施形態によるメモリカード保護システムのフラッシュメモリ部とメモリカードとの動作時間を説明するための図である。図４は、図１に示した本発明の第１実施形態によるメモリカード保護システムのメモリカード部の詳細な動作時間を説明するための図である。次に、図１〜図４を参照して、本発明の第１実施形態によるメモリカード保護システム１におけるメモリカード３０を保護するための制御について説明する。
【００２８】
まず、図２に示す、ステップＳ１において、制御部１０により、メモリカード３０に対するアクセス指示があるか否かが判断される。ステップＳ１において、メモリカード３０に対するアクセス指示がないと判断された場合には、ステップＳ２において、フラッシュメモリ部２０に対して読み出しまたは書き込みの指示があるか否かが判断される。ステップＳ２において、フラッシュメモリ部２０に対して読み出しまたは書き込みの指示がないと判断された場合、ステップＳ１に戻り、ステップＳ１からの動作を繰り返し行う。また、ステップＳ２において、フラッシュメモリ部２０に対して読み出しまたは書き込みの指示があると判断された場合、ステップＳ３に進む。そして、ステップＳ３において、制御部１０から抵抗９０を介してスイッチングトランジスタ５０のベースに電流が供給されることによって、スイッチングトランジスタ５０がオンされることにより、電源部４０からメモリカード３０に十分な供給能力で電圧が供給されて（図１の矢印Ａ）、メモリカード３０はオン状態になる。その後、ステップＳ４において、制御部１０からフラッシュメモリ部２０へのアクセスが開始される。
【００２９】
そして、ステップＳ５において、制御部１０からフラッシュメモリ部２０へのアクセスが終了したか否かが判断される。ステップＳ５において、フラッシュメモリ部２０へのアクセスが終了していないと判断された場合には、ステップＳ５の判断が繰り返される。また、ステップＳ５において、フラッシュメモリ部２０へのアクセスが終了したと判断された場合には、ステップＳ６に進む。そして、ステップＳ６において、制御部１０からスイッチングトランジスタ５０のベースへの電流の供給が停止されることによって、スイッチングトランジスタ５０がオフされることにより、メモリカード３０への電源部４０からの電圧の供給が終了されてメモリカード３０はオフ状態になり、ステップＳ１に戻る。
【００３０】
ここで、第１実施形態では、上記したステップＳ３〜ステップＳ６の処理で説明したように、制御部１０からフラッシュメモリ部２０へのアクセスの開始前に、メモリカード３０への電源部４０からの電圧の供給（図１の矢印Ａ）が開始され、制御部１０からフラッシュメモリ部２０へのアクセスの終了後にメモリカード３０への電源部４０からの電圧の供給が終了される。具体的には、図３に示すように、メモリカード３０は、制御部１０からフラッシュメモリ部２０へのアクセスが開始される時刻Ｔ１よりも前にオン状態にされ、かつ、制御部１０からフラッシュメモリ部２０へのアクセスが終了する時刻Ｔ２よりも後にオン状態が終了される。
【００３１】
また、図２に示すように、ステップＳ１において、メモリカード３０に対するアクセス指示があると判断された場合には、ステップＳ７において、スイッチングトランジスタ５０がオンされることにより、電源部４０からメモリカード３０へ電圧が供給されて（図１の矢印Ａ）、メモリカード３０はオン状態になる。そして、ステップＳ８において、メモリカード３０へのアクセスが終了したか否かが判断される。メモリカード３０へのアクセスが終了していないと判断された場合、ステップＳ８の判断が繰り返される。また、メモリカード３０へのアクセスが終了したと判断された場合、ステップＳ９に進む。そして、ステップＳ９において、スイッチングトランジスタ５０がオフされることにより、メモリカード３０への電圧の供給が終了されてメモリカード３０はオフ状態になり、ステップＳ１に戻る。
【００３２】
なお、第１実施形態においては、メモリカード３０が挿入されているか否かに関係なく、メモリカード保護のための制御が行われる。したがって、メモリカード３０が挿入されていない状態で、制御部１０がフラッシュメモリ部２０にアクセスしている最中に、メモリカード３０が挿入された場合にも、メモリカード３０が破壊されるのを抑制することが可能である。具体的には、図４に示すように、通常、ユーザがメモリカードを挿入してからメモリカード検知部８０によって検知されるまでには所定の時間Ｔ３がかかる。第１実施形態では、この所定の時間Ｔ３の間に制御部１０からフラッシュメモリ部２０へのアクセスがある場合にも、メモリカード３０が検知される以前から、メモリカード３０に電圧を供給することが可能であるので、メモリカード３０が破壊されるのを抑制することが可能である。
【００３３】
第１実施形態では、上記のように、バスライン６０を互いに共用するフラッシュメモリ部２０およびメモリカード３０と、バスライン６０を介してフラッシュメモリ部２０およびメモリカード３０と接続され、フラッシュメモリ部２０およびメモリカード３０を制御する制御部１０と、メモリカード３０に電圧を供給する電源部４０とを設け、バスライン６０を介して制御部１０からフラッシュメモリ部２０へアクセスされる間に、電源部４０からメモリカード３０へ電圧を供給するように構成することによって、バスライン６０を介して制御部１０からフラッシュメモリ部２０へアクセスされる場合、正常に動作するための十分な大きさの供給能力（電流）を有する電圧をメモリカード３０に供給することができるので、バスライン６０を介してメモリカード３０に微小な電流（供給能力）で電圧が供給された場合にも、メモリカード３０が破壊されるのを抑制することができる。
【００３４】
また、第１実施形態では、上記のように、メモリカード３０と電源部４０との間に配置され、制御部１０からの制御信号に応じてオンオフ制御が行われるスイッチングトランジスタ５０をさらに設けることによって、電源部４０によるメモリカード３０への電圧の供給を制御することができるので、バスライン６０を介して制御部１０からフラッシュメモリ部２０へアクセスされていない間に、メモリカード３０へ電圧が供給されるのを抑制することができる。したがって、消費電力を低減することができる。
【００３５】
また、第１実施形態では、上記のように、制御部１０からフラッシュメモリ部２０へのアクセスの開始前に、電源部４０からメモリカード３０への電圧の供給を開始し、制御部１０からフラッシュメモリ部２０へのアクセスの終了後に、電源部４０からメモリカード３０への電圧の供給を終了することによって、制御部１０からフラッシュメモリ部２０へのアクセスが行われている間は、常時、電源部４０からメモリカード３０へ電圧を供給することができるので、メモリカード３０が破壊されるのをより確実に抑制することができる。
【００３６】
また、第１実施形態では、上記のように、バスライン６０は、制御部１０とフラッシュメモリ部２０およびメモリカード３０との間でデータの伝送を行う第１データライン６０ａおよび第２データライン６０ｂと、制御部１０からフラッシュメモリ部２０に制御信号を伝送するための第１コマンドライン６０ｃと、第１コマンドライン６０ｃとは独立して設けられ、制御部１０からメモリカード３０に制御信号を伝送するための第２コマンドライン６０ｄとを含み、第１データライン６０ａと第２データライン６０ｂとの一部がフラッシュメモリ部２０およびメモリカード３０の間で共用されることによって、フラッシュメモリ部２０およびメモリカード３０に容易にデータラインを共用させることができる。
【００３７】
（第２実施形態）
図５は本発明の第２実施形態によるメモリカード保護システムのメモリカードを保護するための制御フローを示したフローチャートである。図１および図５を参照して、この第２実施形態では、上記した第１実施形態とは異なり、メモリカード３０が挿入された場合にのみメモリカード保護システム１における制御が行われる例について説明する。なお、この第２実施形態における構成は、上記第１実施形態と同様であるのでその説明を省略する。
【００３８】
ここで、第２実施形態では、図５に示す、ステップＳ１０において、メモリカード検知部８０（図５参照）によってメモリカード３０が挿入されているか否かが判断される。
【００３９】
そして、ステップＳ１０において、メモリカード３０が挿入されていないと判断された場合、ステップＳ１１において、フラッシュメモリ部２０に対して読み込みおよび書き込みのデータがあるか否かが判断される。ステップＳ１１においてフラッシュメモリ部２０に対して読み出しまたは書き込みの指示がないと判断されると、ステップＳ１０に戻り、ステップＳ１０からの動作を繰り返し行う。また、ステップＳ１１において、フラッシュメモリ部２０に対して読み出しまたは書き込みの指示があると判断された場合、ステップＳ１２に進み、制御部１０からフラッシュメモリ部２０へのアクセスが開始される。そして、ステップＳ１３において、制御部１０からフラッシュメモリ部２０へのアクセスが終了したか否かが判断される。そして、ステップＳ１３において、フラッシュメモリ部２０へのアクセスが終了していないと判断された場合、ステップＳ１３の判断が繰り返される。また、ステップＳ１３において、フラッシュメモリ部２０へのアクセスが終了したと判断された場合、処理を終了してステップＳ１０に戻る。すなわち、ステップＳ１０において、メモリカード１０が挿入されていないと判断された場合、メモリカード保護システム１におけるメモリカード３０を保護するための制御は行われない。
【００４０】
また、ステップＳ１０において、メモリカード３０が挿入されていると判断された場合、ステップＳ１に進む。すなわち、ステップＳ１０において、メモリカード３０が挿入されていると判断された場合、メモリカード保護システム１におけるメモリカード３０を保護するための制御が行われる。なお、ステップＳ１〜ステップＳ９の制御は上記第１実施形態における制御フローと同じである。
【００４１】
第２実施形態では、上記のように、外部メモリとしてのメモリカード３０が装着されているか否かを検知するメモリカード検知部８０をさらに設け、メモリカード検知部８０によりメモリカード３０が装着されていることが検知された場合に、バスライン６０を介して制御部１０からフラッシュメモリ部２０へアクセスされる間に、電源部４０からメモリカード３０へ電圧が供給されることによって、メモリカード３０が装着されていない場合に、メモリカード３０に電源部４０から電圧が供給されるのを抑制することができるので、消費電力を低減することができる。
【００４２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４３】
たとえば、上記第１および第２実施形態において、メモリ部の一例としてフラッシュメモリ部とメモリカードとを示したが、本発明はこれに限らず、他の種類のメモリに対しても適用可能である。
【００４４】
また、上記第１および第２実施形態において、２つのメモリ部を、データラインを共用させて制御部に接続する例を示したが、本発明はこれに限らず、３つ以上のメモリ部を、データラインを共用させて制御部に接続するように構成してもよい。
【００４５】
また、上記第１および第２実施形態において、制御部と、内部メモリ部としてのフラッシュメモリ部および外部メモリとしてのメモリカードとを、データラインを共用して接続する例を示したが、本発明はこれに限らず、制御部に接続するメモリが２つともメモリカードなどの外部メモリであっても適用可能である。
【００４６】
また、上記第１および第２実施形態において、制御部と、フラッシュメモリ部およびメモリカードとをデータラインを共用させて接続するように構成した際にメモリカードを保護する制御を行う例を示したが、本発明はこれに限らず、コマンドラインを共用させて接続するように構成した際にも適用可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１および第２実施形態によるメモリカード保護システムの全体構成を説明するための概略図である。
【図２】本発明の第１実施形態によるメモリカード保護システムのメモリカードを保護するための制御フローを示した図である。
【図３】本発明の第１実施形態によるメモリカード保護システムのフラッシュメモリ部とメモリカードの動作時間を説明するための図である。
【図４】本発明の第１実施形態によるメモリカード保護システムのメモリカード部の詳細な動作時間を説明するための図である。
【図５】本発明の第２実施形態によるメモリカード保護システムのメモリカードを保護するための制御フローを示した図である。
【符号の説明】
【００４８】
１ メモリカード保護システム（メモリ保護システム）
１０ 制御部
２０ フラッシュメモリ部（第１メモリ部）
３０ メモリカード（第２メモリ部、外部メモリ）
４０ 電源部
５０ スイッチングトランジスタ（スイッチ部）
６０ バスライン
６０ａ 第１データライン
６０ｂ 第２データライン
６０ｃ 第１コマンドライン（第１制御ライン）
６０ｄ 第２コマンドライン（第２制御ライン）
８０ メモリカード検知部（検知手段）
【特許請求の範囲】
【請求項１】
バスラインを互いに共用するとともに、データを記憶する第１メモリ部および外部メモリを含む第２メモリ部を備えたメモリ保護システムにおいて、
前記バスラインを介して前記第１メモリ部および前記第２メモリ部と接続され、前記第１メモリ部および第２メモリ部を制御するための制御部と、
前記外部メモリが装着されているか否かを検知する検知手段と、
前記第２メモリ部に電圧を供給する電源部と、
前記第２メモリ部と前記電源部との間に配置され、前記制御部からの制御信号に応じてオンオフ制御が行われるスイッチ部とをさらに備え，
前記バスラインは、前記制御部と前記第１メモリ部および前記第２メモリ部との間でデータの伝送を行う複数のデータラインと、
前記制御部から前記第１メモリ部に制御信号を伝送するための第１制御ラインと、
前記第１制御ラインとは独立して設けられ、前記制御部から前記第２メモリ部に制御信号を伝送するための第２制御ラインとを含み、
前記複数のデータラインの一部が前記第１メモリ部および前記第２メモリ部の間で共用され、
前記制御部から前記第１メモリ部へのアクセスの開始前に、前記電源部から前記第２メモリ部への電圧の供給が開始され、前記制御部から前記第１メモリ部へのアクセスの終了後に、前記電源部から前記第２メモリ部への電圧の供給が終了されることにより、前記検知手段により前記外部メモリが装着されていることが検知された場合、前記バスラインを介して前記制御部から前記第１メモリ部へアクセスされる間に、前記電源部から前記第２メモリ部へ電圧が供給される、メモリ保護システム。
【請求項２】
バスラインを互いに共用するとともに、データを記憶する第１メモリ部および第２メモリ部と、
前記バスラインを介して前記第１メモリ部および前記第２メモリ部と接続され、前記第１メモリ部および前記第２メモリ部を制御する制御部と、
前記第２メモリ部に電圧を供給する電源部とを備え、
前記バスラインを介して前記制御部から前記第１メモリ部へアクセスされる間に、前記電源部から前記第２メモリ部へ電圧が供給されるように構成されている、メモリ保護システム。
【請求項３】
前記第２メモリ部と前記電源部との間に配置され、前記制御部からの制御信号に応じてオンオフ制御が行われるスイッチ部をさらに備える、請求項２に記載のメモリ保護システム。
【請求項４】
前記制御部から前記第１メモリ部へのアクセスの開始前に、前記電源部から前記第２メモリ部への電圧の供給が開始され、前記制御部から前記第１メモリ部へのアクセスの終了後に、前記電源部から前記第２メモリ部への電圧の供給が終了される、請求項２または３に記載のメモリ保護システム。
【請求項５】
前記バスラインは、前記制御部と前記第１メモリ部および前記第２メモリ部との間でデータの伝送を行う複数のデータラインと、
前記制御部から前記第１メモリ部に制御信号を伝送するための第１制御ラインと、
前記第１制御ラインとは独立して設けられ、前記制御部から前記第２メモリ部に制御信号を伝送するための第２制御ラインとを含み、
前記複数のデータラインの一部が前記第１メモリ部および前記第２メモリ部の間で共用されている、請求項２〜４のいずれか１項に記載のメモリ保護システム。
【請求項６】
前記第２メモリ部は、外部メモリを含み、
前記外部メモリが装着されているか否かを検知する検知手段をさらに備え、
前記検知手段により前記外部メモリが装着されていることが検知された場合に、前記バスラインを介して前記制御部から前記第１メモリ部へアクセスされる間に、前記電源部から前記第２メモリ部へ電圧が供給されるように構成されている、請求項２〜５のいずれか１項に記載のメモリ保護システム。
【請求項１】
バスラインを互いに共用するとともに、データを記憶する第１メモリ部および外部メモリを含む第２メモリ部を備えたメモリ保護システムにおいて、
前記バスラインを介して前記第１メモリ部および前記第２メモリ部と接続され、前記第１メモリ部および第２メモリ部を制御するための制御部と、
前記外部メモリが装着されているか否かを検知する検知手段と、
前記第２メモリ部に電圧を供給する電源部と、
前記第２メモリ部と前記電源部との間に配置され、前記制御部からの制御信号に応じてオンオフ制御が行われるスイッチ部とをさらに備え，
前記バスラインは、前記制御部と前記第１メモリ部および前記第２メモリ部との間でデータの伝送を行う複数のデータラインと、
前記制御部から前記第１メモリ部に制御信号を伝送するための第１制御ラインと、
前記第１制御ラインとは独立して設けられ、前記制御部から前記第２メモリ部に制御信号を伝送するための第２制御ラインとを含み、
前記複数のデータラインの一部が前記第１メモリ部および前記第２メモリ部の間で共用され、
前記制御部から前記第１メモリ部へのアクセスの開始前に、前記電源部から前記第２メモリ部への電圧の供給が開始され、前記制御部から前記第１メモリ部へのアクセスの終了後に、前記電源部から前記第２メモリ部への電圧の供給が終了されることにより、前記検知手段により前記外部メモリが装着されていることが検知された場合、前記バスラインを介して前記制御部から前記第１メモリ部へアクセスされる間に、前記電源部から前記第２メモリ部へ電圧が供給される、メモリ保護システム。
【請求項２】
バスラインを互いに共用するとともに、データを記憶する第１メモリ部および第２メモリ部と、
前記バスラインを介して前記第１メモリ部および前記第２メモリ部と接続され、前記第１メモリ部および前記第２メモリ部を制御する制御部と、
前記第２メモリ部に電圧を供給する電源部とを備え、
前記バスラインを介して前記制御部から前記第１メモリ部へアクセスされる間に、前記電源部から前記第２メモリ部へ電圧が供給されるように構成されている、メモリ保護システム。
【請求項３】
前記第２メモリ部と前記電源部との間に配置され、前記制御部からの制御信号に応じてオンオフ制御が行われるスイッチ部をさらに備える、請求項２に記載のメモリ保護システム。
【請求項４】
前記制御部から前記第１メモリ部へのアクセスの開始前に、前記電源部から前記第２メモリ部への電圧の供給が開始され、前記制御部から前記第１メモリ部へのアクセスの終了後に、前記電源部から前記第２メモリ部への電圧の供給が終了される、請求項２または３に記載のメモリ保護システム。
【請求項５】
前記バスラインは、前記制御部と前記第１メモリ部および前記第２メモリ部との間でデータの伝送を行う複数のデータラインと、
前記制御部から前記第１メモリ部に制御信号を伝送するための第１制御ラインと、
前記第１制御ラインとは独立して設けられ、前記制御部から前記第２メモリ部に制御信号を伝送するための第２制御ラインとを含み、
前記複数のデータラインの一部が前記第１メモリ部および前記第２メモリ部の間で共用されている、請求項２〜４のいずれか１項に記載のメモリ保護システム。
【請求項６】
前記第２メモリ部は、外部メモリを含み、
前記外部メモリが装着されているか否かを検知する検知手段をさらに備え、
前記検知手段により前記外部メモリが装着されていることが検知された場合に、前記バスラインを介して前記制御部から前記第１メモリ部へアクセスされる間に、前記電源部から前記第２メモリ部へ電圧が供給されるように構成されている、請求項２〜５のいずれか１項に記載のメモリ保護システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−１７６７３３（Ｐ２００８−１７６７３３Ａ）
【公開日】平成２０年７月３１日（２００８．７．３１）
【国際特許分類】
【出願番号】特願２００７−１１８６３（Ｐ２００７−１１８６３）
【出願日】平成１９年１月２２日（２００７．１．２２）
【出願人】（０００２０１１１３）船井電機株式会社 (7,855)
【Ｆターム（参考）】
【公開日】平成２０年７月３１日（２００８．７．３１）
【国際特許分類】
【出願日】平成１９年１月２２日（２００７．１．２２）
【出願人】（０００２０１１１３）船井電機株式会社 (7,855)
【Ｆターム（参考）】
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