ラインメモリ
【課題】データ保持の機能を維持しつつ回路規模の削減を可能とするラインメモリを提供すること。
【解決手段】ラインデータを格納する二以上のメモリコアと、メモリコアにおけるラインデータの書き込み及び読み出しのためのアドレスを生成するメモリコア用アドレス生成手段２０と、を有し、メモリコアを組み合わせてなるメモリ構成は、メモリコアの組み合わせパターンに応じてライン幅及びライン数を適応的に変換可能であるとともに、メモリコアへ入力されるデータをラインデータとして格納する際の配列方法が変更可能であって、メモリコア用アドレス生成手段２０は、入力画像に関する情報に応じて選択された組み合わせパターンと配列方法とに応じたアドレスを生成する。
【解決手段】ラインデータを格納する二以上のメモリコアと、メモリコアにおけるラインデータの書き込み及び読み出しのためのアドレスを生成するメモリコア用アドレス生成手段２０と、を有し、メモリコアを組み合わせてなるメモリ構成は、メモリコアの組み合わせパターンに応じてライン幅及びライン数を適応的に変換可能であるとともに、メモリコアへ入力されるデータをラインデータとして格納する際の配列方法が変更可能であって、メモリコア用アドレス生成手段２０は、入力画像に関する情報に応じて選択された組み合わせパターンと配列方法とに応じたアドレスを生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラインメモリに関する。
【背景技術】
【０００２】
画像処理における画像の縮小及び拡大のためのスケーリング処理では、複数の周辺画素の信号値を使用したフィルタ演算（畳み込み処理）のためのデータ保持を行う。特に、画像の垂直方向の畳み込み処理については、ラインメモリにおける複数のラインデータの保持が必要となる。従来、ラインメモリは、垂直方向の畳み込み処理に必要とされる最大入力画像幅（１ライン当たりの最大ワード数）と、最大フィルタタップ数（最大ライン数）との双方を組み込んで構成されている。このため、最大ワード数、最大タップ数が大きくなるほど、回路規模の増大が懸念されることとなる。スケーリング処理において画像サイズを変換させる割合（スケール率）が小さければ、大きい入力画像幅を要する一方、小さいタップ数で済む。これに対して、スケール率が大きければ、小さい入力画像幅で済む一方、大きいタップ数を要する。このため、特に、スケール率を大幅に変化させるシステムでは、用意された入力画像幅やタップ数が無駄になるケースが多く生じることになる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２７４３７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、データ保持の機能を維持しつつ回路規模の削減を可能とするラインメモリを提供することを目的とする。
【課題を解決するための手段】
【０００５】
本願発明の一態様によれば、ラインデータを格納する二以上のメモリコアと、前記メモリコアにおける前記ラインデータの書き込み及び読み出しのためのアドレスを生成するメモリコア用アドレス生成手段と、を有し、前記メモリコアを組み合わせてなるメモリ構成は、前記メモリコアの組み合わせパターンに応じてライン幅及びライン数を適応的に変換可能であるとともに、前記メモリコアへ入力されるデータをラインデータとして格納する際の配列方法が変更可能であって、前記メモリコア用アドレス生成手段は、入力画像に関する情報に応じて選択された前記組み合わせパターンと前記配列方法とに応じた前記アドレスを生成することを特徴とするラインメモリが提供される。
【０００６】
また、本願発明の一態様によれば、ラインデータを格納する二以上のメモリコアと、前記メモリコアにおける前記ラインデータの書き込み及び読み出しのためのアドレスを生成するメモリコア用アドレス生成手段と、を有し、前記メモリコアを組み合わせてなるメモリ構成は、前記メモリコアの組み合わせパターンに応じてライン幅及びライン数を適応的に変換可能であって、前記メモリコア用アドレス生成手段は、入力画像に関する情報に応じて選択された前記組み合わせパターンに応じた前記アドレスを生成することを特徴とするラインメモリが提供される。
【０００７】
また、本願発明の一態様によれば、ラインデータを格納する二以上のメモリコアと、前記メモリコアにおける前記ラインデータの書き込み及び読み出しのためのアドレスを生成するメモリコア用アドレス生成手段と、を有し、前記メモリコアを組み合わせてなるメモリ構成は、前記メモリコアへ入力されるデータをラインデータとして格納する際の配列方法が変更可能であって、前記メモリコア用アドレス生成手段は、入力画像に関する情報に応じて選択された前記配列方法に応じた前記アドレスを生成することを特徴とするラインメモリが提供される。
【発明の効果】
【０００８】
本発明によれば、データ保持の機能を維持しつつ回路規模を削減できるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態に係るスケーラ回路１の構成を示すブロック図。
【図２】画素の配列について説明する図。
【図３】ラインメモリのブロック構成を示す図。
【図４】ＲＡＭ本体を構成するメモリコアについて説明する図。
【図５】入力画像データをメモリ格納データとして格納する際の第１の配列方法について説明する図。
【図６】入力画像データをメモリ格納データとして格納する際の第２の配列方法について説明する図。
【図７】第１の組み合わせパターンで組み合わせられたメモリ構成を示す図。
【図８】第１の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す表。
【図９】第２の組み合わせパターンで組み合わせられたメモリ構成を示す図。
【図１０】第２の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す図。
【図１１】第３の組み合わせパターンで組み合わせられたメモリ構成を示す図。
【図１２】第３の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す表。
【図１３】第４の組み合わせパターンで組み合わせられたメモリ構成を示す図。
【図１４】第４の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す表。
【図１５】入力画像幅に対して選択可能なメモリコアの組み合わせパターン及びデータの配列方法と、その場合における最大ライン幅及び最大タップ数を示す表。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態に係るラインメモリを詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【００１１】
（実施の形態）
図１は、本発明の実施の形態に係るスケーラ回路１の構成を示すブロック図である。スケーラ回路１は、ラインメモリ１０、水平スケーリング回路１１、垂直スケーリング回路１２、シーケンサ１３及び係数テーブル１４を有する。
【００１２】
水平スケーリング回路１１は、画像信号として入力された入力画像の、水平方向についてのスケーリング処理を実行する。水平スケーリング回路１１によるスケーリング処理がなされた画像信号は、ラインメモリ１０への入力信号とされる。ラインメモリ１０は、水平スケーリング回路１１でのスケーリング処理後の画像の所定数のラインデータを一時格納する。垂直スケーリング回路１２は、ラインメモリ１０からデータを読み出し、入力画像の垂直方向についてのスケーリング処理を実行する。本実施の形態におけるスケーリング処理には、畳み込み演算のためのＦＩＲフィルタを用いる。
【００１３】
図２は、画素の配列について説明する図である。赤色用画素（Ｒ）は、赤色光を検出する。緑色用画素（Ｇｒ、Ｇｂ）は、緑色光を検出する。青色用画素（Ｂ）は、青色光を検出する。各画素Ｒ、Ｇｒ、Ｇｂ、Ｂは、ベイヤー配列として縦横に交互に配置されている。フィルタ演算には、１画素おきに配列された同色かつ複数の周辺画素の信号値が使用される。
【００１４】
図１に示すシーケンサ１３は、入力画像幅信号、入出力タイミング信号、リードライトイネーブル信号を出力し、ラインメモリ１０を制御する。入力画像幅信号は、ラインメモリ１０へ入力される画像の水平方向幅を表す信号である。係数テーブル１４はスケーリング処理のスケール率に応じて、水平スケーリング係数と垂直スケーリング係数とを生成する。水平スケーリング回路１１は、係数テーブル１４から得た水平スケーリング係数を使用した畳み込み演算を実行する。垂直スケーリング回路１２は、係数テーブル１４から得た垂直スケーリング係数を使用した畳み込み演算を実行する。
【００１５】
図３は、ラインメモリ１０のブロック構成を示す図である。ラインメモリ１０は、基本アドレス生成回路２０、組み合わせパターン配列方法選択回路２１、メモリコア用アドレス生成回路（メモリコア用アドレス生成手段）２２、ビット／チップイネーブル生成回路２３、入力信号生成回路２４、ＲＡＭ本体２５及び出力選択回路２６を有する。
【００１６】
図４は、ＲＡＭ本体２５を構成するメモリコアについて説明する図である。ＲＡＭ本体２５は、２キロワード×９６ビット構成のメモリコアＡ、１キロワード×９６ビット構成のメモリコアＢ、７６８ワード×９６ビットのメモリコアＣから構成されている（１キロワード＝１０２４ワード）。本実施の形態において、ＲＡＭ本体２５への入力信号は１２ビットであるものとする。各メモリコアは、９６ビット（＝１ワード）を１２ビットずつ（ｂ０〜１１、ｂ１２〜２３・・・ｂ８４〜９５）に分割して使用することで８ライン分のラインデータを格納するラインメモリを実現する。
【００１７】
図３に示す基本アドレス生成回路２０は、シーケンサ１３からのリードライトイネーブル信号を基に、ＲＡＭ本体２５におけるデータの書き込み及び読み出しのための基本アドレスを生成する。組み合わせパターン配列方法選択回路２１は、シーケンサ１３からの入力画像幅信号を基に、組み合わせパターン及び配列方法を選択する。組み合わせパターン及び配列方法の選択については、後に詳述する。
【００１８】
メモリコア用アドレス生成回路２２は、基本アドレス生成回路２０からの基本アドレス信号と、組み合わせパターン配列方法選択回路２１からのメモリコア選択信号とを基に、各メモリコアについてのメモリコア用アドレスを生成する。メモリコア用アドレスは、メモリコアＡ、Ｂ、Ｃにおけるラインデータの書き込み及び読み出しのためのアドレスとする。
【００１９】
ビット／チップイネーブル生成回路２３は、基本アドレス生成回路２０からの基本アドレス信号、シーケンサ１３からのリードライトイネーブル信号、及び組み合わせパターン配列方法選択回路２１からのメモリコア選択信号を基に、各メモリコアについてのビットイネーブルと、チップイネーブルとを生成する。
【００２０】
入力信号生成回路２４は、基本アドレス生成回路２０からの基本アドレス信号、組み合わせパターン配列方法選択回路２１からのメモリコア選択信号、及び水平スケーリング回路１１からの入力画像信号を基に、各メモリコアについてのメモリコア用入力信号を生成する。
【００２１】
ＲＡＭ本体２５は、メモリコア用入力信号として入力されるデータを、各メモリコア用アドレス信号及び各メモリコア用イネーブル信号に応じて格納する。出力選択回路２６は、シーケンサ１３からの入出力タイミング信号と、水平スケーリング回路１１からの入力画像信号とを基に、各メモリコアから読み出すデータを選択し、出力信号として出力する。
【００２２】
次に、各メモリコアへ入力されるデータをラインデータとして格納する際の配列方法について説明する。本実施の形態では、組み合わせパターン配列方法選択回路２１は、入力画像データをメモリ格納データとして格納する２種類の配列方法のいずれかを選択する。
【００２３】
図５は、入力画像データをメモリ格納データとして格納する際の第１の配列方法について説明する図である。入力画像データのうちｅｖｎラインのデータは、メモリ格納データのｅｖｎラインへ順次格納されていく。メモリ格納データのｅｖｎラインへデータを格納した次には、入力画像データのうちｏｄｄラインのデータが、メモリ格納データのｏｄｄラインへ順次格納される。入力画像データは、このような配列方法が繰り返されて、ラインデータとしてメモリコアへ格納される。
【００２４】
図６は、入力画像データをメモリ格納データとして格納する際の第２の配列方法について説明する図である。入力画像データのｅｖｎラインのデータとｏｄｄラインのデータとは、メモリ格納データのｅｖｎラインへ交互に格納されていく。メモリ格納データのｅｖｎラインへデータを格納した次には、メモリ格納データのｏｄｄラインへも同様に、入力画像データのｅｖｎラインのデータとｏｄｄラインのデータとが交互に格納される。入力画像データは、このような配列方法が繰り返されて、ラインデータとしてメモリコアへ格納される。
【００２５】
次に、メモリコアの組み合わせパターンについて説明する。メモリコアＡ、Ｂ、Ｃを組み合わせてなるメモリ構成は、メモリコアＡ、Ｂ、Ｃの組み合わせパターンに応じて、ライン幅及びライン数が適応的に変換可能とされている。本実施の形態では、組み合わせパターン配列方法選択回路２１は、メモリコアＡ、Ｂ、Ｃを組み合わせてなるメモリ構成について、４種類の組み合わせパターンのいずれかを選択する。
【００２６】
図７は、第１の組み合わせパターンで組み合わせられたメモリ構成を示す図である。第１の組み合わせパターンの場合、４ラインで２つに分割されたメモリコアＡと、６ラインと２ラインとの２つに分割されたメモリコアＢと、２ラインで４つに分割されたメモリコアＣとを組み合わせて、５キロワード×６ラインのメモリ構成となる。
【００２７】
図８は、第１の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す表である。この表では、各メモリコアへ入力されるメモリコア用アドレス（ｉｎｐｕｔ＿ａｄｄ）に対するビットイネーブル（ｂｉｔＥＮ）条件によって、入力データが書き込まれるラインと、各メモリコアによるラインの振り分けとを表している。基本アドレス生成回路２０は、本実施の形態における最大ライン幅である５１２０（ピクセル）に対して、１６ビット（ａｄｄ［１５：０］）の基本アドレスを生成する。
【００２８】
メモリコアＡに対しては、基本アドレス０〜３０７１、３０７２〜４０９５のとき、基本アドレスの下位１ビットを除くａｄｄ［１５：１］がメモリコア用アドレスとして生成される。基本アドレスのうち下位１ビットａｄｄ［０］が０のとき、データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３にそれぞれ格納される。ａｄｄ［０］が１のとき、データは、ｂ４８〜５９のライン０、ｂ６０〜７１のライン１、ｂ７２〜８３のライン２、ｂ８４〜９５のライン３にそれぞれ格納される。さらに、基本アドレス４０９６〜５１１９のときは、メモリコアＡに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００２９】
メモリコアＢに対しては、基本アドレス３０７２〜４０９５のとき、（ａｄｄ−３０７２）［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ７２〜８３のライン４、ｂ８４〜９５のライン５にそれぞれ格納される。基本アドレス４０９６〜５１１９のとき、（ａｄｄ−４０９６）［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５にそれぞれ格納される。さらに、基本アドレス０〜３０７１のときは、メモリコアＢに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００３０】
メモリコアＣに対しては、基本アドレス０〜３０７１のとき、ａｄｄ［１５：２］がメモリコア用アドレスとして生成される。基本アドレスのうち下位２ビットａｄｄ［１：０］が０のとき、データは、ｂ０〜１１のライン４、ｂ１２〜２３のライン５にそれぞれ格納される。ａｄｄ［１：０］が１のとき、データは、ｂ２４〜３５のライン４、ｂ３６〜４７のライン５にそれぞれ格納される。ａｄｄ［１：０］が２のとき、データは、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５にそれぞれ格納される。ａｄｄ［１：０］が３のとき、データは、ｂ７２〜８３のライン４、ｂ８４〜９５のライン５にそれぞれ格納される。さらに、基本アドレス３０７２〜４０９５、４０９６〜５１１９のときは、メモリコアＣに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００３１】
第１の組み合わせパターンにおいて、図５を参照して説明する上記の第１の配列方法を適用する場合、最大入力画像幅は５キロピクセル、畳み込み可能な最大タップ数は３となる。また、第１の組み合わせパターンにおいて、図６を参照して説明する上記の第２の配列方法を適用する場合、最大入力画像幅は２．５キロピクセル、畳み込み可能な最大タップ数は６となる。
【００３２】
図９は、第２の組み合わせパターンで組み合わせられたメモリ構成を示す図である。第２の組み合わせパターンの場合、８ラインのメモリコアＡ、メモリコアＢ、メモリコアＣを組み合わせ、３．８キロワード×８ラインのメモリ構成となる。
【００３３】
図１０は、第２の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す図である。メモリコアＡに対しては、基本アドレス０〜２０４７のとき、ａｄｄ［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５、ｂ７２〜８３のライン６、ｂ８４〜９５のライン７にそれぞれ格納される。基本アドレス２０４８〜３０７１、３０７２〜３８３９のときは、メモリコアＡに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００３４】
メモリコアＢに対しては、基本アドレス２０４８〜３０７１のとき、（ａｄｄ−２０４８）［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５、ｂ７２〜８３のライン６、ｂ８４〜９５のライン７にそれぞれ格納される。基本アドレス０〜２０４７、３０７２〜３８３９のときは、メモリコアＢに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００３５】
メモリコアＣに対しては、基本アドレス３０７２〜３８３９のとき、（ａｄｄ−３０７２）［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５、ｂ７２〜８３のライン６、ｂ８４〜９５のライン７にそれぞれ格納される。基本アドレス０〜２０４７、２０４８〜３０７１のときは、メモリコアＣに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００３６】
第２の組み合わせパターンにおいて、上記の第１の配列方法を適用する場合、最大入力画像幅は３．８キロピクセル、畳み込み可能な最大タップ数は４となる。また、第２の組み合わせパターンにおいて、上記の第２の配列方法を適用する場合、最大入力画像幅は１．９キロピクセル、畳み込み可能な最大タップ数は８となる。
【００３７】
図１１は、第３の組み合わせパターンで組み合わせられたメモリ構成を示す図である。第３の組み合わせパターンの場合、８ラインのメモリコアＡ及びメモリコアＢと、２ラインで４つに分割されたメモリコアＣとを組み合わせて、３キロワード×１０ラインのメモリ構成となる。
【００３８】
図１２は、第３の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す表である。メモリコアＡに対しては、基本アドレス０〜２０４７のとき、ａｄｄ［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５、ｂ７２〜８３のライン６、ｂ８４〜９５のライン７にそれぞれ格納される。基本アドレス２０４８〜３０７１のときは、メモリコアＡに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００３９】
メモリコアＢに対しては、基本アドレス２０４８〜３０７１のとき、（ａｄｄ−２０４８）［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５、ｂ７２〜８３のライン６、ｂ８４〜９５のライン７にそれぞれ格納される。基本アドレス０〜２０４７のときは、メモリコアＢに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００４０】
メモリコアＣに対しては、基本アドレス０〜２０４７、２０４８〜３０７１のとき、ａｄｄ［１５：２］がメモリコア用アドレスとして生成される。基本アドレスのうち下位２ビットａｄｄ［１：０］が０のとき、データは、ｂ０〜１１のライン８、ｂ１２〜２３のライン９にそれぞれ格納される。ａｄｄ［１：０］が１のとき、データは、ｂ２４〜３５のライン８、ｂ３６〜４７のライン９にそれぞれ格納される。ａｄｄ［１：０］が２のとき、データは、ｂ４８〜５９のライン８、ｂ６０〜７１のライン９にそれぞれ格納される。ａｄｄ［１：０］が３のとき、データは、ｂ７２〜８３のライン８、ｂ８４〜９５のライン９にそれぞれ格納される。
【００４１】
第３の組み合わせパターンにおいて、上記の第１の配列方法を適用する場合、最大入力画像幅は３キロピクセル、畳み込み可能な最大タップ数は５となる。また、第３の組み合わせパターンにおいて、上記の第２の配列方法を適用する場合、最大入力画像幅は１．５キロピクセル、畳み込み可能な最大タップ数は１０となる。
【００４２】
図１３は、第４の組み合わせパターンで組み合わせられたメモリ構成を示す図である。第４の組み合わせパターンの場合、５１２ワード×４ライン、５１２ワード×４ライン、１．５キロワード×８ラインの３つに分割されたメモリコアＡ、８ラインのメモリコアＢ、４ラインで２つに分割されたメモリコアＣを組み合わせて、２．５キロワード×１２ラインのメモリ構成となる。
【００４３】
図１４は、第４の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す表である。メモリコアＡに対しては、基本アドレス０〜１０２３のとき、ａｄｄ［１５：１］がメモリコア用アドレスとして生成される。基本アドレスのうち下位１ビットａｄｄ［０］が０のとき、データは、ｂ０〜１１のライン８、ｂ１２〜２３のライン９、ｂ２４〜３５のライン１０、ｂ３６〜４７のライン１１にそれぞれ格納される。ａｄｄ［０］が１のとき、データは、ｂ４８〜５９のライン８、ｂ６０〜７１のライン９、ｂ７２〜８３のライン１０、ｂ８４〜９５のライン１１にそれぞれ格納される。
【００４４】
さらに、基本アドレス１０２４〜２５５９のとき、（ａｄｄ−１０２４）［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン４、ｂ１２〜２３のライン５、ｂ２４〜３５のライン６、ｂ３６〜４７のライン７、ｂ４８〜５９のライン８、ｂ６０〜７１のライン９、ｂ７２〜８３のライン１０、ｂ８４〜９５のライン１１にそれぞれ格納される。
【００４５】
メモリコアＢに対しては、基本アドレス０〜１０２３のとき、ａｄｄ［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５、ｂ７２〜８３のライン６、ｂ８４〜９５のライン７にそれぞれ格納される。基本アドレス１０２４〜２５５９のときは、メモリコアＢに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００４６】
メモリコアＣに対しては、基本アドレス１０２４〜２５５９のとき、（ａｄｄ−１０２４）［１５：１］がメモリコア用アドレスとして生成される。基本アドレスのうち下位１ビットａｄｄ［０］が０のとき、データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３にそれぞれ格納される。ａｄｄ［０］が１のとき、データは、ｂ４８〜５９のライン０、ｂ６０〜７１のライン１、ｂ７２〜８３のライン２、ｂ８４〜９５のライン３にそれぞれ格納される。
【００４７】
第４の組み合わせパターンにおいて、上記の第１の配列方法を適用する場合、最大入力画像幅は２．５キロピクセル、畳み込み可能な最大タップ数は６となる。また、第４の組み合わせパターンにおいて、上記の第２の配列方法を適用する場合、最大入力画像幅は１．２５キロピクセル、畳み込み可能な最大タップ数は１２となる。
【００４８】
図１５は、入力画像幅に対して選択可能なメモリコアの組み合わせパターン及びデータの配列方法と、その場合における最大ライン幅及び最大タップ数を示す表である。配列方法の欄に示す（１）、（２）は、それぞれ上記の第１の配列方法、第２の配列方法を表す。組み合わせパターンの欄に示す（１）、（２）、（３）、（４）は、それぞれ上記の第１の組み合わせパターン、第２の組み合わせパターン、第３の組み合わせパターン、第４の組み合わせパターンを表す。なお、ここでいう入力画像幅とは、水平スケーリングを経てラインメモリ１０へ入力される画像の幅であって、ラインメモリ１０からの出力信号における画像幅に一致するものとする。
【００４９】
入力画像幅３８４１〜５１２０に対しては、配列方法（１）、組み合わせパターン（１）が適している。入力画像幅３０７３〜３８４０に対しては、配列方法（１）、組み合わせパターン（２）が適している。入力画像幅２５６１〜３０７２に対しては、配列方法（１）、組み合わせパターン（３）が適している。入力画像幅１９２１〜２５６０に対しては、配列方法（２）、組み合わせパターン（１）が適している。入力画像幅１５３７〜１９２０に対しては、配列方法（２）、組み合わせパターン（２）が適している。入力画像幅１２８１〜１５３６に対しては、配列方法（２）、組み合わせパターン（３）が適している。入力画像幅１２８０以下に対しては、配列方法（２）、組み合わせパターン（４）が適している。なお、入力画像幅１９２１〜２５６０に対しては、配列方法（１）、組み合わせパターン（４）を適用しても良い。
【００５０】
組み合わせパターン配列方法選択回路２１は、入力画像幅信号に応じて、組み合わせパターン及び配列方法を選択する。メモリコア用アドレス生成回路２２は、組み合わせパターン配列方法選択回路２１で選択された組み合わせパターンと配列方法とに応じたメモリコア用アドレスを生成する。ビット／チップイネーブル生成回路２３は、組み合わせパターン配列方法選択回路２１で選択された組み合わせパターンと配列方法とに応じたビットイネーブル及びチップイネーブルを生成する。
【００５１】
入力信号生成回路２４は、組み合わせパターン配列方法選択回路２１で選択された組み合わせパターンに応じて、各メモリコアへ選択的に入力されるメモリコア用入力信号を生成する。このようにして生成されたメモリコア用アドレス信号、メモリコア用イネーブル信号、メモリコア用入力信号によって、ＲＡＭ本体２５へ格納されるデータの格納位置が指定される。
【００５２】
ラインメモリ１０は、条件に応じてメモリコアの組み合わせパターンと配列方法とを変換可能とすることで、最大入力画像幅及び最大タップ数の双方が組み込まれる従来のラインメモリに比べて、回路規模を大幅に削減することが可能となる。これは、スケーリング処理においてスケール率が小さい（処理後の画像サイズが元の画像サイズに近く、画像幅が大きい）ときはタップ数が少なくてよく、スケール率が大きい（処理後の画像幅が元の画像幅より小さい）ときはタップ数が多く必要であるという特徴によるものである。
【００５３】
また、メモリコアの同じ組み合わせパターンに対して、配列方法を変更可能とすることで、入力画像幅は大きいがタップ数を半分とする場合（第１の配列方法）と、入力画像幅は半分となるがタップ数はメモリライン数分確保できる場合（第２の配列方法）との選択を可能とする。これにより、条件に応じた選択肢が増え、データを格納する方法について高い自由度を得ることができる。さらに、最大ワード数を異ならせた複数のメモリコアを用意することで、ライン幅及びライン数を異ならせた複数の組み合わせパターンを実現できる。以上により、ラインメモリ１０は、データ保持の機能を維持しつつ回路規模の削減が可能となる。
【００５４】
最大入力画像幅及び最大タップ数の双方が組み込まれる従来のラインメモリによって本実施の形態の説明と同様のデータ保持機能を持たせるには、最大入力画像幅５１２０、最大タップ数（必要ライン数）１２の場合に、５１２０×１２ワードを要することとなる。これに対して、本実施の形態のラインメモリ１０は、最大入力画像幅５１２０のときの必要ライン数は３となるため、５１２０×３ワードで済むこととなる。メモリ容量のみで比較すると、本実施の形態により、メモリ容量を４分の１に削減可能となる。但し、合成方法やメモリコアの組み合わせかたの違いにより、削減されるメモリ容量は変化する。
【００５５】
ラインメモリ１０は、二以上のメモリコアを有するものであれば良く、三つのメモリコアを有するものに限られない。また、各メモリコアが格納可能とする最大ワード数は、二以上のメモリコアのうち少なくともいずれかが互いに異なっていれば良く、本実施の形態で説明するワード数である場合に限られない。また、本実施の形態で説明するメモリコアの組み合わせパターンやデータの配列方法は一例であって、本実施の形態の説明とは異なる組み合わせパターンや配列方法としても良い。
【００５６】
ラインメモリ１０による組み合わせパターン及び配列方法の選択は、少なくとも入力画像に関する情報に応じてなされれば良く、入力画像幅に応じてなされる場合に限られない。組み合わせパターン及び配列方法の選択は、入力画像に関する他の情報、例えば、スケーリング処理におけるスケール率に応じてなされることとしても良い。この場合、組み合わせパターン配列方法選択回路２１は、スケール率を表す信号を基に、組み合わせパターン及び配列方法を選択する。入力画像幅やスケール率など、比較的簡単な情報を基にして組み合わせパターン、配列方法の判定を実施することで、組み合わせパターン配列方法選択回路２１について、回路記述が簡素化され、回路規模を削減できる。
【００５７】
ラインメモリ１０は、メモリコアの組み合わせパターンとデータの配列方法との双方を選択可能とするものに限られない。ラインメモリ１０は、メモリコアの組み合わせパターンの選択のみを実施するものであっても良い。この場合も、データ保持の機能を維持しつつ回路規模を削減できるという効果を得ることができる。また、ラインメモリ１０は、データの配列方法の選択のみを実施するものであっても良い。この場合、メモリコアを組み合わせてなる同一のメモリ構造について、選択可能な最大タップ数を増やすことができる。
【符号の説明】
【００５８】
１ スケーラ回路、１０ ラインメモリ、２１ 組み合わせパターン配列方法選択回路、２２ メモリコア用アドレス生成回路、２５ ＲＡＭ本体。
【技術分野】
【０００１】
本発明は、ラインメモリに関する。
【背景技術】
【０００２】
画像処理における画像の縮小及び拡大のためのスケーリング処理では、複数の周辺画素の信号値を使用したフィルタ演算（畳み込み処理）のためのデータ保持を行う。特に、画像の垂直方向の畳み込み処理については、ラインメモリにおける複数のラインデータの保持が必要となる。従来、ラインメモリは、垂直方向の畳み込み処理に必要とされる最大入力画像幅（１ライン当たりの最大ワード数）と、最大フィルタタップ数（最大ライン数）との双方を組み込んで構成されている。このため、最大ワード数、最大タップ数が大きくなるほど、回路規模の増大が懸念されることとなる。スケーリング処理において画像サイズを変換させる割合（スケール率）が小さければ、大きい入力画像幅を要する一方、小さいタップ数で済む。これに対して、スケール率が大きければ、小さい入力画像幅で済む一方、大きいタップ数を要する。このため、特に、スケール率を大幅に変化させるシステムでは、用意された入力画像幅やタップ数が無駄になるケースが多く生じることになる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２７４３７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、データ保持の機能を維持しつつ回路規模の削減を可能とするラインメモリを提供することを目的とする。
【課題を解決するための手段】
【０００５】
本願発明の一態様によれば、ラインデータを格納する二以上のメモリコアと、前記メモリコアにおける前記ラインデータの書き込み及び読み出しのためのアドレスを生成するメモリコア用アドレス生成手段と、を有し、前記メモリコアを組み合わせてなるメモリ構成は、前記メモリコアの組み合わせパターンに応じてライン幅及びライン数を適応的に変換可能であるとともに、前記メモリコアへ入力されるデータをラインデータとして格納する際の配列方法が変更可能であって、前記メモリコア用アドレス生成手段は、入力画像に関する情報に応じて選択された前記組み合わせパターンと前記配列方法とに応じた前記アドレスを生成することを特徴とするラインメモリが提供される。
【０００６】
また、本願発明の一態様によれば、ラインデータを格納する二以上のメモリコアと、前記メモリコアにおける前記ラインデータの書き込み及び読み出しのためのアドレスを生成するメモリコア用アドレス生成手段と、を有し、前記メモリコアを組み合わせてなるメモリ構成は、前記メモリコアの組み合わせパターンに応じてライン幅及びライン数を適応的に変換可能であって、前記メモリコア用アドレス生成手段は、入力画像に関する情報に応じて選択された前記組み合わせパターンに応じた前記アドレスを生成することを特徴とするラインメモリが提供される。
【０００７】
また、本願発明の一態様によれば、ラインデータを格納する二以上のメモリコアと、前記メモリコアにおける前記ラインデータの書き込み及び読み出しのためのアドレスを生成するメモリコア用アドレス生成手段と、を有し、前記メモリコアを組み合わせてなるメモリ構成は、前記メモリコアへ入力されるデータをラインデータとして格納する際の配列方法が変更可能であって、前記メモリコア用アドレス生成手段は、入力画像に関する情報に応じて選択された前記配列方法に応じた前記アドレスを生成することを特徴とするラインメモリが提供される。
【発明の効果】
【０００８】
本発明によれば、データ保持の機能を維持しつつ回路規模を削減できるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態に係るスケーラ回路１の構成を示すブロック図。
【図２】画素の配列について説明する図。
【図３】ラインメモリのブロック構成を示す図。
【図４】ＲＡＭ本体を構成するメモリコアについて説明する図。
【図５】入力画像データをメモリ格納データとして格納する際の第１の配列方法について説明する図。
【図６】入力画像データをメモリ格納データとして格納する際の第２の配列方法について説明する図。
【図７】第１の組み合わせパターンで組み合わせられたメモリ構成を示す図。
【図８】第１の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す表。
【図９】第２の組み合わせパターンで組み合わせられたメモリ構成を示す図。
【図１０】第２の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す図。
【図１１】第３の組み合わせパターンで組み合わせられたメモリ構成を示す図。
【図１２】第３の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す表。
【図１３】第４の組み合わせパターンで組み合わせられたメモリ構成を示す図。
【図１４】第４の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す表。
【図１５】入力画像幅に対して選択可能なメモリコアの組み合わせパターン及びデータの配列方法と、その場合における最大ライン幅及び最大タップ数を示す表。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態に係るラインメモリを詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【００１１】
（実施の形態）
図１は、本発明の実施の形態に係るスケーラ回路１の構成を示すブロック図である。スケーラ回路１は、ラインメモリ１０、水平スケーリング回路１１、垂直スケーリング回路１２、シーケンサ１３及び係数テーブル１４を有する。
【００１２】
水平スケーリング回路１１は、画像信号として入力された入力画像の、水平方向についてのスケーリング処理を実行する。水平スケーリング回路１１によるスケーリング処理がなされた画像信号は、ラインメモリ１０への入力信号とされる。ラインメモリ１０は、水平スケーリング回路１１でのスケーリング処理後の画像の所定数のラインデータを一時格納する。垂直スケーリング回路１２は、ラインメモリ１０からデータを読み出し、入力画像の垂直方向についてのスケーリング処理を実行する。本実施の形態におけるスケーリング処理には、畳み込み演算のためのＦＩＲフィルタを用いる。
【００１３】
図２は、画素の配列について説明する図である。赤色用画素（Ｒ）は、赤色光を検出する。緑色用画素（Ｇｒ、Ｇｂ）は、緑色光を検出する。青色用画素（Ｂ）は、青色光を検出する。各画素Ｒ、Ｇｒ、Ｇｂ、Ｂは、ベイヤー配列として縦横に交互に配置されている。フィルタ演算には、１画素おきに配列された同色かつ複数の周辺画素の信号値が使用される。
【００１４】
図１に示すシーケンサ１３は、入力画像幅信号、入出力タイミング信号、リードライトイネーブル信号を出力し、ラインメモリ１０を制御する。入力画像幅信号は、ラインメモリ１０へ入力される画像の水平方向幅を表す信号である。係数テーブル１４はスケーリング処理のスケール率に応じて、水平スケーリング係数と垂直スケーリング係数とを生成する。水平スケーリング回路１１は、係数テーブル１４から得た水平スケーリング係数を使用した畳み込み演算を実行する。垂直スケーリング回路１２は、係数テーブル１４から得た垂直スケーリング係数を使用した畳み込み演算を実行する。
【００１５】
図３は、ラインメモリ１０のブロック構成を示す図である。ラインメモリ１０は、基本アドレス生成回路２０、組み合わせパターン配列方法選択回路２１、メモリコア用アドレス生成回路（メモリコア用アドレス生成手段）２２、ビット／チップイネーブル生成回路２３、入力信号生成回路２４、ＲＡＭ本体２５及び出力選択回路２６を有する。
【００１６】
図４は、ＲＡＭ本体２５を構成するメモリコアについて説明する図である。ＲＡＭ本体２５は、２キロワード×９６ビット構成のメモリコアＡ、１キロワード×９６ビット構成のメモリコアＢ、７６８ワード×９６ビットのメモリコアＣから構成されている（１キロワード＝１０２４ワード）。本実施の形態において、ＲＡＭ本体２５への入力信号は１２ビットであるものとする。各メモリコアは、９６ビット（＝１ワード）を１２ビットずつ（ｂ０〜１１、ｂ１２〜２３・・・ｂ８４〜９５）に分割して使用することで８ライン分のラインデータを格納するラインメモリを実現する。
【００１７】
図３に示す基本アドレス生成回路２０は、シーケンサ１３からのリードライトイネーブル信号を基に、ＲＡＭ本体２５におけるデータの書き込み及び読み出しのための基本アドレスを生成する。組み合わせパターン配列方法選択回路２１は、シーケンサ１３からの入力画像幅信号を基に、組み合わせパターン及び配列方法を選択する。組み合わせパターン及び配列方法の選択については、後に詳述する。
【００１８】
メモリコア用アドレス生成回路２２は、基本アドレス生成回路２０からの基本アドレス信号と、組み合わせパターン配列方法選択回路２１からのメモリコア選択信号とを基に、各メモリコアについてのメモリコア用アドレスを生成する。メモリコア用アドレスは、メモリコアＡ、Ｂ、Ｃにおけるラインデータの書き込み及び読み出しのためのアドレスとする。
【００１９】
ビット／チップイネーブル生成回路２３は、基本アドレス生成回路２０からの基本アドレス信号、シーケンサ１３からのリードライトイネーブル信号、及び組み合わせパターン配列方法選択回路２１からのメモリコア選択信号を基に、各メモリコアについてのビットイネーブルと、チップイネーブルとを生成する。
【００２０】
入力信号生成回路２４は、基本アドレス生成回路２０からの基本アドレス信号、組み合わせパターン配列方法選択回路２１からのメモリコア選択信号、及び水平スケーリング回路１１からの入力画像信号を基に、各メモリコアについてのメモリコア用入力信号を生成する。
【００２１】
ＲＡＭ本体２５は、メモリコア用入力信号として入力されるデータを、各メモリコア用アドレス信号及び各メモリコア用イネーブル信号に応じて格納する。出力選択回路２６は、シーケンサ１３からの入出力タイミング信号と、水平スケーリング回路１１からの入力画像信号とを基に、各メモリコアから読み出すデータを選択し、出力信号として出力する。
【００２２】
次に、各メモリコアへ入力されるデータをラインデータとして格納する際の配列方法について説明する。本実施の形態では、組み合わせパターン配列方法選択回路２１は、入力画像データをメモリ格納データとして格納する２種類の配列方法のいずれかを選択する。
【００２３】
図５は、入力画像データをメモリ格納データとして格納する際の第１の配列方法について説明する図である。入力画像データのうちｅｖｎラインのデータは、メモリ格納データのｅｖｎラインへ順次格納されていく。メモリ格納データのｅｖｎラインへデータを格納した次には、入力画像データのうちｏｄｄラインのデータが、メモリ格納データのｏｄｄラインへ順次格納される。入力画像データは、このような配列方法が繰り返されて、ラインデータとしてメモリコアへ格納される。
【００２４】
図６は、入力画像データをメモリ格納データとして格納する際の第２の配列方法について説明する図である。入力画像データのｅｖｎラインのデータとｏｄｄラインのデータとは、メモリ格納データのｅｖｎラインへ交互に格納されていく。メモリ格納データのｅｖｎラインへデータを格納した次には、メモリ格納データのｏｄｄラインへも同様に、入力画像データのｅｖｎラインのデータとｏｄｄラインのデータとが交互に格納される。入力画像データは、このような配列方法が繰り返されて、ラインデータとしてメモリコアへ格納される。
【００２５】
次に、メモリコアの組み合わせパターンについて説明する。メモリコアＡ、Ｂ、Ｃを組み合わせてなるメモリ構成は、メモリコアＡ、Ｂ、Ｃの組み合わせパターンに応じて、ライン幅及びライン数が適応的に変換可能とされている。本実施の形態では、組み合わせパターン配列方法選択回路２１は、メモリコアＡ、Ｂ、Ｃを組み合わせてなるメモリ構成について、４種類の組み合わせパターンのいずれかを選択する。
【００２６】
図７は、第１の組み合わせパターンで組み合わせられたメモリ構成を示す図である。第１の組み合わせパターンの場合、４ラインで２つに分割されたメモリコアＡと、６ラインと２ラインとの２つに分割されたメモリコアＢと、２ラインで４つに分割されたメモリコアＣとを組み合わせて、５キロワード×６ラインのメモリ構成となる。
【００２７】
図８は、第１の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す表である。この表では、各メモリコアへ入力されるメモリコア用アドレス（ｉｎｐｕｔ＿ａｄｄ）に対するビットイネーブル（ｂｉｔＥＮ）条件によって、入力データが書き込まれるラインと、各メモリコアによるラインの振り分けとを表している。基本アドレス生成回路２０は、本実施の形態における最大ライン幅である５１２０（ピクセル）に対して、１６ビット（ａｄｄ［１５：０］）の基本アドレスを生成する。
【００２８】
メモリコアＡに対しては、基本アドレス０〜３０７１、３０７２〜４０９５のとき、基本アドレスの下位１ビットを除くａｄｄ［１５：１］がメモリコア用アドレスとして生成される。基本アドレスのうち下位１ビットａｄｄ［０］が０のとき、データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３にそれぞれ格納される。ａｄｄ［０］が１のとき、データは、ｂ４８〜５９のライン０、ｂ６０〜７１のライン１、ｂ７２〜８３のライン２、ｂ８４〜９５のライン３にそれぞれ格納される。さらに、基本アドレス４０９６〜５１１９のときは、メモリコアＡに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００２９】
メモリコアＢに対しては、基本アドレス３０７２〜４０９５のとき、（ａｄｄ−３０７２）［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ７２〜８３のライン４、ｂ８４〜９５のライン５にそれぞれ格納される。基本アドレス４０９６〜５１１９のとき、（ａｄｄ−４０９６）［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５にそれぞれ格納される。さらに、基本アドレス０〜３０７１のときは、メモリコアＢに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００３０】
メモリコアＣに対しては、基本アドレス０〜３０７１のとき、ａｄｄ［１５：２］がメモリコア用アドレスとして生成される。基本アドレスのうち下位２ビットａｄｄ［１：０］が０のとき、データは、ｂ０〜１１のライン４、ｂ１２〜２３のライン５にそれぞれ格納される。ａｄｄ［１：０］が１のとき、データは、ｂ２４〜３５のライン４、ｂ３６〜４７のライン５にそれぞれ格納される。ａｄｄ［１：０］が２のとき、データは、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５にそれぞれ格納される。ａｄｄ［１：０］が３のとき、データは、ｂ７２〜８３のライン４、ｂ８４〜９５のライン５にそれぞれ格納される。さらに、基本アドレス３０７２〜４０９５、４０９６〜５１１９のときは、メモリコアＣに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００３１】
第１の組み合わせパターンにおいて、図５を参照して説明する上記の第１の配列方法を適用する場合、最大入力画像幅は５キロピクセル、畳み込み可能な最大タップ数は３となる。また、第１の組み合わせパターンにおいて、図６を参照して説明する上記の第２の配列方法を適用する場合、最大入力画像幅は２．５キロピクセル、畳み込み可能な最大タップ数は６となる。
【００３２】
図９は、第２の組み合わせパターンで組み合わせられたメモリ構成を示す図である。第２の組み合わせパターンの場合、８ラインのメモリコアＡ、メモリコアＢ、メモリコアＣを組み合わせ、３．８キロワード×８ラインのメモリ構成となる。
【００３３】
図１０は、第２の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す図である。メモリコアＡに対しては、基本アドレス０〜２０４７のとき、ａｄｄ［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５、ｂ７２〜８３のライン６、ｂ８４〜９５のライン７にそれぞれ格納される。基本アドレス２０４８〜３０７１、３０７２〜３８３９のときは、メモリコアＡに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００３４】
メモリコアＢに対しては、基本アドレス２０４８〜３０７１のとき、（ａｄｄ−２０４８）［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５、ｂ７２〜８３のライン６、ｂ８４〜９５のライン７にそれぞれ格納される。基本アドレス０〜２０４７、３０７２〜３８３９のときは、メモリコアＢに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００３５】
メモリコアＣに対しては、基本アドレス３０７２〜３８３９のとき、（ａｄｄ−３０７２）［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５、ｂ７２〜８３のライン６、ｂ８４〜９５のライン７にそれぞれ格納される。基本アドレス０〜２０４７、２０４８〜３０７１のときは、メモリコアＣに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００３６】
第２の組み合わせパターンにおいて、上記の第１の配列方法を適用する場合、最大入力画像幅は３．８キロピクセル、畳み込み可能な最大タップ数は４となる。また、第２の組み合わせパターンにおいて、上記の第２の配列方法を適用する場合、最大入力画像幅は１．９キロピクセル、畳み込み可能な最大タップ数は８となる。
【００３７】
図１１は、第３の組み合わせパターンで組み合わせられたメモリ構成を示す図である。第３の組み合わせパターンの場合、８ラインのメモリコアＡ及びメモリコアＢと、２ラインで４つに分割されたメモリコアＣとを組み合わせて、３キロワード×１０ラインのメモリ構成となる。
【００３８】
図１２は、第３の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す表である。メモリコアＡに対しては、基本アドレス０〜２０４７のとき、ａｄｄ［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５、ｂ７２〜８３のライン６、ｂ８４〜９５のライン７にそれぞれ格納される。基本アドレス２０４８〜３０７１のときは、メモリコアＡに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００３９】
メモリコアＢに対しては、基本アドレス２０４８〜３０７１のとき、（ａｄｄ−２０４８）［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５、ｂ７２〜８３のライン６、ｂ８４〜９５のライン７にそれぞれ格納される。基本アドレス０〜２０４７のときは、メモリコアＢに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００４０】
メモリコアＣに対しては、基本アドレス０〜２０４７、２０４８〜３０７１のとき、ａｄｄ［１５：２］がメモリコア用アドレスとして生成される。基本アドレスのうち下位２ビットａｄｄ［１：０］が０のとき、データは、ｂ０〜１１のライン８、ｂ１２〜２３のライン９にそれぞれ格納される。ａｄｄ［１：０］が１のとき、データは、ｂ２４〜３５のライン８、ｂ３６〜４７のライン９にそれぞれ格納される。ａｄｄ［１：０］が２のとき、データは、ｂ４８〜５９のライン８、ｂ６０〜７１のライン９にそれぞれ格納される。ａｄｄ［１：０］が３のとき、データは、ｂ７２〜８３のライン８、ｂ８４〜９５のライン９にそれぞれ格納される。
【００４１】
第３の組み合わせパターンにおいて、上記の第１の配列方法を適用する場合、最大入力画像幅は３キロピクセル、畳み込み可能な最大タップ数は５となる。また、第３の組み合わせパターンにおいて、上記の第２の配列方法を適用する場合、最大入力画像幅は１．５キロピクセル、畳み込み可能な最大タップ数は１０となる。
【００４２】
図１３は、第４の組み合わせパターンで組み合わせられたメモリ構成を示す図である。第４の組み合わせパターンの場合、５１２ワード×４ライン、５１２ワード×４ライン、１．５キロワード×８ラインの３つに分割されたメモリコアＡ、８ラインのメモリコアＢ、４ラインで２つに分割されたメモリコアＣを組み合わせて、２．５キロワード×１２ラインのメモリ構成となる。
【００４３】
図１４は、第４の組み合わせパターンに対応して生成されるメモリコア用アドレスと、ラインデータの振り分けとを示す表である。メモリコアＡに対しては、基本アドレス０〜１０２３のとき、ａｄｄ［１５：１］がメモリコア用アドレスとして生成される。基本アドレスのうち下位１ビットａｄｄ［０］が０のとき、データは、ｂ０〜１１のライン８、ｂ１２〜２３のライン９、ｂ２４〜３５のライン１０、ｂ３６〜４７のライン１１にそれぞれ格納される。ａｄｄ［０］が１のとき、データは、ｂ４８〜５９のライン８、ｂ６０〜７１のライン９、ｂ７２〜８３のライン１０、ｂ８４〜９５のライン１１にそれぞれ格納される。
【００４４】
さらに、基本アドレス１０２４〜２５５９のとき、（ａｄｄ−１０２４）［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン４、ｂ１２〜２３のライン５、ｂ２４〜３５のライン６、ｂ３６〜４７のライン７、ｂ４８〜５９のライン８、ｂ６０〜７１のライン９、ｂ７２〜８３のライン１０、ｂ８４〜９５のライン１１にそれぞれ格納される。
【００４５】
メモリコアＢに対しては、基本アドレス０〜１０２３のとき、ａｄｄ［１５：０］がメモリコア用アドレスとして生成される。データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３、ｂ４８〜５９のライン４、ｂ６０〜７１のライン５、ｂ７２〜８３のライン６、ｂ８４〜９５のライン７にそれぞれ格納される。基本アドレス１０２４〜２５５９のときは、メモリコアＢに対するメモリコア用アドレスは生成されず、すべてディセーブルとされる。
【００４６】
メモリコアＣに対しては、基本アドレス１０２４〜２５５９のとき、（ａｄｄ−１０２４）［１５：１］がメモリコア用アドレスとして生成される。基本アドレスのうち下位１ビットａｄｄ［０］が０のとき、データは、ｂ０〜１１のライン０、ｂ１２〜２３のライン１、ｂ２４〜３５のライン２、ｂ３６〜４７のライン３にそれぞれ格納される。ａｄｄ［０］が１のとき、データは、ｂ４８〜５９のライン０、ｂ６０〜７１のライン１、ｂ７２〜８３のライン２、ｂ８４〜９５のライン３にそれぞれ格納される。
【００４７】
第４の組み合わせパターンにおいて、上記の第１の配列方法を適用する場合、最大入力画像幅は２．５キロピクセル、畳み込み可能な最大タップ数は６となる。また、第４の組み合わせパターンにおいて、上記の第２の配列方法を適用する場合、最大入力画像幅は１．２５キロピクセル、畳み込み可能な最大タップ数は１２となる。
【００４８】
図１５は、入力画像幅に対して選択可能なメモリコアの組み合わせパターン及びデータの配列方法と、その場合における最大ライン幅及び最大タップ数を示す表である。配列方法の欄に示す（１）、（２）は、それぞれ上記の第１の配列方法、第２の配列方法を表す。組み合わせパターンの欄に示す（１）、（２）、（３）、（４）は、それぞれ上記の第１の組み合わせパターン、第２の組み合わせパターン、第３の組み合わせパターン、第４の組み合わせパターンを表す。なお、ここでいう入力画像幅とは、水平スケーリングを経てラインメモリ１０へ入力される画像の幅であって、ラインメモリ１０からの出力信号における画像幅に一致するものとする。
【００４９】
入力画像幅３８４１〜５１２０に対しては、配列方法（１）、組み合わせパターン（１）が適している。入力画像幅３０７３〜３８４０に対しては、配列方法（１）、組み合わせパターン（２）が適している。入力画像幅２５６１〜３０７２に対しては、配列方法（１）、組み合わせパターン（３）が適している。入力画像幅１９２１〜２５６０に対しては、配列方法（２）、組み合わせパターン（１）が適している。入力画像幅１５３７〜１９２０に対しては、配列方法（２）、組み合わせパターン（２）が適している。入力画像幅１２８１〜１５３６に対しては、配列方法（２）、組み合わせパターン（３）が適している。入力画像幅１２８０以下に対しては、配列方法（２）、組み合わせパターン（４）が適している。なお、入力画像幅１９２１〜２５６０に対しては、配列方法（１）、組み合わせパターン（４）を適用しても良い。
【００５０】
組み合わせパターン配列方法選択回路２１は、入力画像幅信号に応じて、組み合わせパターン及び配列方法を選択する。メモリコア用アドレス生成回路２２は、組み合わせパターン配列方法選択回路２１で選択された組み合わせパターンと配列方法とに応じたメモリコア用アドレスを生成する。ビット／チップイネーブル生成回路２３は、組み合わせパターン配列方法選択回路２１で選択された組み合わせパターンと配列方法とに応じたビットイネーブル及びチップイネーブルを生成する。
【００５１】
入力信号生成回路２４は、組み合わせパターン配列方法選択回路２１で選択された組み合わせパターンに応じて、各メモリコアへ選択的に入力されるメモリコア用入力信号を生成する。このようにして生成されたメモリコア用アドレス信号、メモリコア用イネーブル信号、メモリコア用入力信号によって、ＲＡＭ本体２５へ格納されるデータの格納位置が指定される。
【００５２】
ラインメモリ１０は、条件に応じてメモリコアの組み合わせパターンと配列方法とを変換可能とすることで、最大入力画像幅及び最大タップ数の双方が組み込まれる従来のラインメモリに比べて、回路規模を大幅に削減することが可能となる。これは、スケーリング処理においてスケール率が小さい（処理後の画像サイズが元の画像サイズに近く、画像幅が大きい）ときはタップ数が少なくてよく、スケール率が大きい（処理後の画像幅が元の画像幅より小さい）ときはタップ数が多く必要であるという特徴によるものである。
【００５３】
また、メモリコアの同じ組み合わせパターンに対して、配列方法を変更可能とすることで、入力画像幅は大きいがタップ数を半分とする場合（第１の配列方法）と、入力画像幅は半分となるがタップ数はメモリライン数分確保できる場合（第２の配列方法）との選択を可能とする。これにより、条件に応じた選択肢が増え、データを格納する方法について高い自由度を得ることができる。さらに、最大ワード数を異ならせた複数のメモリコアを用意することで、ライン幅及びライン数を異ならせた複数の組み合わせパターンを実現できる。以上により、ラインメモリ１０は、データ保持の機能を維持しつつ回路規模の削減が可能となる。
【００５４】
最大入力画像幅及び最大タップ数の双方が組み込まれる従来のラインメモリによって本実施の形態の説明と同様のデータ保持機能を持たせるには、最大入力画像幅５１２０、最大タップ数（必要ライン数）１２の場合に、５１２０×１２ワードを要することとなる。これに対して、本実施の形態のラインメモリ１０は、最大入力画像幅５１２０のときの必要ライン数は３となるため、５１２０×３ワードで済むこととなる。メモリ容量のみで比較すると、本実施の形態により、メモリ容量を４分の１に削減可能となる。但し、合成方法やメモリコアの組み合わせかたの違いにより、削減されるメモリ容量は変化する。
【００５５】
ラインメモリ１０は、二以上のメモリコアを有するものであれば良く、三つのメモリコアを有するものに限られない。また、各メモリコアが格納可能とする最大ワード数は、二以上のメモリコアのうち少なくともいずれかが互いに異なっていれば良く、本実施の形態で説明するワード数である場合に限られない。また、本実施の形態で説明するメモリコアの組み合わせパターンやデータの配列方法は一例であって、本実施の形態の説明とは異なる組み合わせパターンや配列方法としても良い。
【００５６】
ラインメモリ１０による組み合わせパターン及び配列方法の選択は、少なくとも入力画像に関する情報に応じてなされれば良く、入力画像幅に応じてなされる場合に限られない。組み合わせパターン及び配列方法の選択は、入力画像に関する他の情報、例えば、スケーリング処理におけるスケール率に応じてなされることとしても良い。この場合、組み合わせパターン配列方法選択回路２１は、スケール率を表す信号を基に、組み合わせパターン及び配列方法を選択する。入力画像幅やスケール率など、比較的簡単な情報を基にして組み合わせパターン、配列方法の判定を実施することで、組み合わせパターン配列方法選択回路２１について、回路記述が簡素化され、回路規模を削減できる。
【００５７】
ラインメモリ１０は、メモリコアの組み合わせパターンとデータの配列方法との双方を選択可能とするものに限られない。ラインメモリ１０は、メモリコアの組み合わせパターンの選択のみを実施するものであっても良い。この場合も、データ保持の機能を維持しつつ回路規模を削減できるという効果を得ることができる。また、ラインメモリ１０は、データの配列方法の選択のみを実施するものであっても良い。この場合、メモリコアを組み合わせてなる同一のメモリ構造について、選択可能な最大タップ数を増やすことができる。
【符号の説明】
【００５８】
１ スケーラ回路、１０ ラインメモリ、２１ 組み合わせパターン配列方法選択回路、２２ メモリコア用アドレス生成回路、２５ ＲＡＭ本体。
【特許請求の範囲】
【請求項１】
ラインデータを格納する二以上のメモリコアと、
前記メモリコアにおける前記ラインデータの書き込み及び読み出しのためのアドレスを生成するメモリコア用アドレス生成手段と、を有し、
前記メモリコアを組み合わせてなるメモリ構成は、前記メモリコアの組み合わせパターンに応じてライン幅及びライン数を適応的に変換可能であるとともに、前記メモリコアへ入力されるデータをラインデータとして格納する際の配列方法が変更可能であって、
前記メモリコア用アドレス生成手段は、入力画像に関する情報に応じて選択された前記組み合わせパターンと前記配列方法とに応じた前記アドレスを生成することを特徴とするラインメモリ。
【請求項２】
前記入力画像の水平方向幅、あるいは前記入力画像に施されたスケーリング処理におけるスケール率に応じて、前記組み合わせパターン及び前記配列方法を選択することを特徴とする請求項１に記載のラインメモリ。
【請求項３】
前記二以上のメモリコアは、格納可能な最大ワード数が互いに異なるメモリコアを含むことを特徴とする請求項１又は２に記載のラインメモリ。
【請求項４】
ラインデータを格納する二以上のメモリコアと、
前記メモリコアにおける前記ラインデータの書き込み及び読み出しのためのアドレスを生成するメモリコア用アドレス生成手段と、を有し、
前記メモリコアを組み合わせてなるメモリ構成は、前記メモリコアの組み合わせパターンに応じてライン幅及びライン数を適応的に変換可能であって、
前記メモリコア用アドレス生成手段は、入力画像に関する情報に応じて選択された前記組み合わせパターンに応じた前記アドレスを生成することを特徴とするラインメモリ。
【請求項５】
ラインデータを格納する二以上のメモリコアと、
前記メモリコアにおける前記ラインデータの書き込み及び読み出しのためのアドレスを生成するメモリコア用アドレス生成手段と、を有し、
前記メモリコアを組み合わせてなるメモリ構成は、前記メモリコアへ入力されるデータをラインデータとして格納する際の配列方法が変更可能であって、
前記メモリコア用アドレス生成手段は、入力画像に関する情報に応じて選択された前記配列方法に応じた前記アドレスを生成することを特徴とするラインメモリ。
【請求項１】
ラインデータを格納する二以上のメモリコアと、
前記メモリコアにおける前記ラインデータの書き込み及び読み出しのためのアドレスを生成するメモリコア用アドレス生成手段と、を有し、
前記メモリコアを組み合わせてなるメモリ構成は、前記メモリコアの組み合わせパターンに応じてライン幅及びライン数を適応的に変換可能であるとともに、前記メモリコアへ入力されるデータをラインデータとして格納する際の配列方法が変更可能であって、
前記メモリコア用アドレス生成手段は、入力画像に関する情報に応じて選択された前記組み合わせパターンと前記配列方法とに応じた前記アドレスを生成することを特徴とするラインメモリ。
【請求項２】
前記入力画像の水平方向幅、あるいは前記入力画像に施されたスケーリング処理におけるスケール率に応じて、前記組み合わせパターン及び前記配列方法を選択することを特徴とする請求項１に記載のラインメモリ。
【請求項３】
前記二以上のメモリコアは、格納可能な最大ワード数が互いに異なるメモリコアを含むことを特徴とする請求項１又は２に記載のラインメモリ。
【請求項４】
ラインデータを格納する二以上のメモリコアと、
前記メモリコアにおける前記ラインデータの書き込み及び読み出しのためのアドレスを生成するメモリコア用アドレス生成手段と、を有し、
前記メモリコアを組み合わせてなるメモリ構成は、前記メモリコアの組み合わせパターンに応じてライン幅及びライン数を適応的に変換可能であって、
前記メモリコア用アドレス生成手段は、入力画像に関する情報に応じて選択された前記組み合わせパターンに応じた前記アドレスを生成することを特徴とするラインメモリ。
【請求項５】
ラインデータを格納する二以上のメモリコアと、
前記メモリコアにおける前記ラインデータの書き込み及び読み出しのためのアドレスを生成するメモリコア用アドレス生成手段と、を有し、
前記メモリコアを組み合わせてなるメモリ構成は、前記メモリコアへ入力されるデータをラインデータとして格納する際の配列方法が変更可能であって、
前記メモリコア用アドレス生成手段は、入力画像に関する情報に応じて選択された前記配列方法に応じた前記アドレスを生成することを特徴とするラインメモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
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【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−１８８３８６（Ｐ２０１１−１８８３８６Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−５３７９３（Ｐ２０１０−５３７９３）
【出願日】平成２２年３月１０日（２０１０．３．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月１０日（２０１０．３．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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