リアルタイムクロック装置
【課題】少ない消費電力で任意の長さの入力信号を確実に検出できるようにする。
【解決手段】リアルタイムクロック装置１０は、所定周波数の原振クロック信号を出力する発振部１２と、発振部１２が出力した原振クロック信号を分周して相互に異なる周期のクロック信号を生成する複数の分周部１４と、分周部１４の出力する任意の周期のクロック信号を、与えられた選択信号に基づいて出力するクロック選択回路１６と、外部のスイッチ４０に接続されて、入力した信号の長さをクロック選択回路１６が出力したクロック信号によって検出し、入力した信号がスイッチ４０からの入力信号であるか否かを検知する信号検出回路３０とを有する。
【解決手段】リアルタイムクロック装置１０は、所定周波数の原振クロック信号を出力する発振部１２と、発振部１２が出力した原振クロック信号を分周して相互に異なる周期のクロック信号を生成する複数の分周部１４と、分周部１４の出力する任意の周期のクロック信号を、与えられた選択信号に基づいて出力するクロック選択回路１６と、外部のスイッチ４０に接続されて、入力した信号の長さをクロック選択回路１６が出力したクロック信号によって検出し、入力した信号がスイッチ４０からの入力信号であるか否かを検知する信号検出回路３０とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器に搭載されて時刻を刻むとともに、処理の同期を取るための基準のクロック信号出力するリアルタイムクロック装置に関する。
【背景技術】
【０００２】
機械式のスイッチなどがオンからオフに、またはオフからオンに切り替えられると、チャタリングが発生して電子機器の誤動作の原因となることが知られている。このため、従来は、スイッチなどの信号発生源にコンデンサＣと抵抗Ｒとからなる積分回路を接続して、チャタリングを除去するようにしていた。しかし、積分回路を用いたチャタリング除去回路は、除去特性が素子の電圧特性、温度特性などによって変化するため、些細なパルスやノイズの除去程度であれば可能であるが、入力信号長を正確にフィルターして選択的に出力することは困難であり、一度素子定数を設定してしまうと、完成体において感度変更することが困難である。この他、スイッチ信号などをソフトウエアで検出処理して入力信号の有効性を判定する手段があるが、ＣＰＵの処理能力の差や割り込み処理の影響などのために判定にばらつきを生ずる。
【０００３】
そこで、特許文献１には、コンデンサと抵抗とを用いずに、論理回路によってチャタリングを除去するチャタリング除去回路を設けたマイクロプロセッサが記載してある。このチャタリング除去回路は、クロック発生回路、複数段からなるシフトレジスタ、シフトレジスタの出力側に設けたＮＡＮＤ回路、ＮＯＲ回路、これらのＮＡＮＤ回路とＮＯＲ回路との出力を入力するＲＳフリップフロップなどから構成してある。そして、シフトレジスタの各段にクロック発生回路が出力するクロック信号を入力するとともに、シフトレジスタの初段に外部からの入力信号を入力し、さらにシフトレジスタの各段の出力と入力信号とをＮＡＮＤ回路とＮＯＲ回路とに入力してチャタリングを除去できるようにしている。このチャタリング除去回路は、クロック発生回路の出力するクロックの周波数を設定することにより、任意の長さの入力信号をチャタリングから分離して取り出すことが可能である。
【特許文献１】特開平５−５３７０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に記載のチャタリング除去回路は、マイクロプロセッサの内部にチャタリングを除去するための、専用のクロック発生回路を設ける必要がある。このため、特許文献１のチャタリング除去回路は、チャタリングを除去して入力信号を検出するために、クロック発生回路を常に動作させる必要があり、電子機器の消費電力を増大させる。特に、近年は、携帯電話を初めとして電子機器の小型化、携帯化が進展し、内蔵した電池によって動作する電子機器が多くなっており、消費電力を低減することが強く求められている。また、近年は、電子機器の中枢であるＣＰＵに多くの機能が要求され、電子機器に備えられたスイッチの数も多くなっている。このため、ＣＰＵは、これらのスイッチの状態を監視し、割り込み処理の増大などによって負荷が非常に大きくなり、動作遅れなどを生ずるおそれがある。
【０００５】
本発明は、上記の欠点を解消するためになされたもので、少ない消費電力で任意の長さの入力信号を確実に検出できるようにすることを目的としている。
また、本発明は、チャタリングなどのノイズを除去してシステムが任意に設定した時間長に対して有効な入力信号のみを高精度で検出できるようにすることを目的としている。
さらに、本発明は、電子機器本体が動作していないときでも入力信号があったか否かを確認できるようにすることを目的としている。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために、本発明に係るリアルタイムクロック装置は、所定周波数の原振クロック信号を出力する発振部と、前記発振部が出力した前記原振クロック信号を複数回分周して相互に異なる周期を持った複数のクロック信号を生成し、出力する分周部と、前記複数のクロック信号の任意の前記クロック信号を、与えられた選択信号に基づいて出力するクロック選択部と、外部の信号発生源に接続されて、入力した信号の長さを前記クロック選択回路が出力した前記クロック信号によって検出し、前記入力した信号が前記信号発生源からの入力信号であるか否かを検知する信号検出回路と、を有することを特徴としている。
【０００７】
このようになっている本発明は、ほとんどの電子機器に装備されており、しかも常時クロック信号を出力するリアルタイムクロック装置の発振部の出力するクロック信号を利用して入力信号を検出する。このため、入力信号を検出するのに専用の発振部などを設ける必要がなく、消費電力がほとんど増加せず、非常に低エネルギーで入力信号の検出をすることができる。しかも、発振部の出力した原振クロック信号を複数回分周することによって得た相互に周期の異なるクロック信号を選択して入力信号の検出に使用しているため、選択するクロック信号を変えることにより、種々の長さの入力信号を確実に検出することができる。また、発振部の出力するクロック信号に基づいて入力信号を検出するようにしているため、ソフト処理によって検出する場合に比較して高精度な設定が可能で、長さの異なる入力信号を高精度で検出することができる。
【０００８】
前記信号検出回路は、前記入力した信号の長さが所定長さ以上を有する前記入力信号であることを前記クロック信号の周期によって検出する信号長検出部と、前記信号長検出部が前記入力信号を検出したときに、検出情報を保持する検出記憶部と、を設けることができる。リアルタイムクロック装置は、電子機器本体が動作していないときでも常に動作し、通常、データの保存機能、バックアップ機能を有している。したがって、検出記憶部を設けることにより、電子機器本体が作動していないときに入力信号があったか否かを、電子機器本体を作動させたときに、容易に確認することができる。
【０００９】
前記入力した信号の長さの検出は、前記クロック信号の立上りまたは立下りを基準にして行なうことができる。クロック信号の立上りまたは立下りを基準にすると、入力した信号の長さの検出が容易となる。また、前記信号検出回路は、前記入力信号を検出したときに、前記クロック選択回路に前記クロック信号の出力を停止させるクロック出力停止信号を出力するようにできる。このようにすると、例えば、信号検出回路が入力信号を検出したときに、電子機器本体が動作していない場合、クロック選択回路の動作を停止させることにより、より消費電力を小さくすることができる。前記信号検出回路の出力したクロック出力停止信号は、遅延回路を介して前記クロック選択回路に入力するようにしてよい。このようにすると、柔軟性が向上して適用範囲を拡げることができる。そして、前記遅延回路は、前記クロック選択回路の出力するクロック信号に基づいて、入力した前記クロック出力停止信号を遅延させるようにするとよい。このようにすると、クロック出力停止信号を遅延させる時間を計時するための発振回路を必要としない。
【発明を実施するための最良の形態】
【００１０】
本発明に係るリアルタイムクロック装置の好ましい実施の形態を、添付図面に従って詳細に説明する。
図１は、本発明の実施の形態に係るリアルタイムクロック装置の要部を示すブロック図である。図１において、リアルタイムクロック装置１０は、発振部１２と発振部１２の出力側に設けた分周部１４、分周部１４の出力側に設けたクロック選択回路１６を備えている。発振部１２は、圧電振動子１８と、圧電振動子１８を励振する発振回路２０とからなっている。圧電振動子１８は、実施形態の場合、励振周波数（発振周波数）が３２７６８Ｈｚの音叉型水晶振動子からなっていて、発振回路２０が圧電振動子１８を励振し、３２７６８Ｈｚの原振クロック信号を分周部１４に出力する。
【００１１】
分周部１４は、発振部１２から入力した３２７６８Ｈｚの原振クロック信号をそのまま出力可能であるとともに、複数の１／２分周回路１５を備えている。各分周回路１５は、多段に接続してあって、入力した３２７６８Ｈｚの原振クロック信号を段階的に順次１／２分周し、１Ｈｚの１秒信号を生成する。そして、分周部１４は、リアルタイムクロック装置１０内の内部時計２２に１秒信号を出力するとともに、各１／２分周回路１５の各段において分周して生成した相互に異なる周期のクロック信号をクロック選択回路１６に送出する。
【００１２】
クロック選択回路１６は、クロック選択部２４と内部レジスタ設定部２６とから構成してある。内部レジスタ設定部２６は、リアルタイムクロック装置１０の外部に設けた図示しない操作部などからクロック選択信号が入力するようになっている。そして、内部レジスタ設定部２６は、クロック選択信号によって指定された周波数のクロック信号がクロック選択部２４から出力されるように、クロック選択部２４のアドレスを設定する。
【００１３】
リアルタイムクロック装置１０は、クロック選択回路１６の出力側に設けた信号検出回路３０を備えている。信号検出回路３０は、信号長検出部３２と検出器億部となるＤ−ＦＦ３４とから構成してある。信号長検出部３２は、実施形態の場合、それぞれがセット端子Ｓ（Ｓ１、Ｓ２）とリセット端子Ｒ（Ｒ１、Ｒ２）とを有する２つのＤフリップフロップ（Ｄ−ＦＦ）３６、３８によって構成してある。Ｄ−ＦＦ３６は、Ｄ１入力端子がリアルタイムクロック装置１０の外部の信号発生源であるスイッチ４０の一方の接点に接続してある。スイッチ４０は、例えば押しボタンスイッチやメモリースイッチなどであって、スイッチ４０が押下されたときだけスイッチ入力ライン４１にスイッチ入力信号“Ｈ”が入力する。Ｄ−ＦＦ３６を接続したスイッチ４０の一方接点は、抵抗４２を介して接地してある。また、スイッチ４０の他方の接点は、回路電源Ｖｃｃに接続してある。
【００１４】
Ｄ−ＦＦ３６、３８は、直列入力、直列出力型のシフトレジスタを構成していて、Ｄ−ＦＦ３６のＱ１出力端子がＤ−ＦＦ３８のＤ２入力端子に接続してある。そして、クロック選択部２４の出力端子は、各Ｄ−ＦＦ３６、３８のＣｋ（Ｃｋ１、Ｃｋ２）入力端子に接続してあり、各Ｄ−ＦＦ３６、３８のＣｋ入力端子にクロック信号を同時に与えることができるようにしてある。また、各Ｄ−ＦＦ３６、３８のリセット端子Ｒは、Ｄ−ＦＦ３６のＱ１入力端子を接続したスイッチ４０の接地側接点に接続してある。
【００１５】
Ｄ−ＦＦ３８の/Ｑ２（Ｑ２バー）出力端子は、信号長検出部３２の出力端子となっていて、検出記憶部であるＤ−ＦＦ３４に接続してある。Ｄ−ＦＦ３４は、セット端子Ｓ３とリセット端子Ｒ３とを備えており、セット端子Ｓ３がＤ−ＦＦ３８の/Ｑ２出力端子に接続してある。また、Ｄ−ＦＦ３４は、リセット端子Ｒ３に図示しないＣＰＵなどから検出クリア信号を受けるようになっている。そして、Ｄ−ＦＦ３４のＱ３出力端子が信号検出回路３０の出力端子となっていて、後述するように、所定長さ以上の信号が信号検出回路３０に入力したときに、スイッチ４０が押下操作されたことによる入力信号であるとして、検出信号をＣＰＵなどに出力する。なお、各Ｄ−ＦＦ３４、３６、３８は、セット端子Ｓおよびリセット端子Ｒが負論理動作するようになっている。また、Ｄ−ＦＦ３４、３６、３８は、Ｃｋ（Ｃｋ１〜Ｃｋ３）入力端子に入力するクロック信号の立上り時に動作するようになっている。
【００１６】
このようになっている実施形態のリアルタイムクロック装置１０の作用は、次のとおりである。そして、図２は、正常なスイッチ入力信号が入力したときの、信号検出回路３０の検出動作を説明するタイムチャートである。発振部１２は、３２７６８Ｈｚの原振クロック信号を出力し、分周部１４に入力する。分周部１４を構成している複数の１／２分周回路１５は、多段に接続してあって、それぞれが前段の出力するクロック信号を１／２分周する。そして、各段の分周回路１５の出力する相互に周期の異なるクロック信号は、３２７６８Ｈｚの原振クロック信号とともに、クロック選択回路１６に出力される。
【００１７】
クロック選択回路１６のクロック選択部２４は、外部から与えられたクロック選択信号によって、分周部１４が出力するクロック信号から選択された所望の周期（または周波数）のクロック信号を出力する。クロック選択部２４の出力したクロック信号は、信号検出回路３０の信号長検出部３２を構成している各Ｄ−ＦＦ３６、３８のＣｋ１入力端子、Ｃｋ２入力端子に与えられる。信号検出回路３０は、スイッチ４０がオン操作されたか否かを監視している。Ｄ−ＦＦ３６のＤ１入力端子を接続したスイッチ入力ライン４１は、スイッチ４０が押下されていない場合、入力信号が“Ｌ”であって、押下されると“Ｈ”となる。また、スイッチ入力ライン４１に入力した信号は、Ｄ−ＦＦ３６、３８の各リセット端子Ｒに入力するようになっている。
【００１８】
いま、各Ｄ−ＦＦ３４、３６、３８がリセットされている状態のときに、時刻ｔ１においてスイッチ４０が押下されたとする。これにより、図２（１）に示したように、スイッチ入力ライン４１に入力した入力信号が“Ｈ”に変わり、この“Ｈ”が信号長検出部３２を構成しているＤ−ＦＦ３６のＤ１入力端子に入力する。このとき、Ｄ−ＦＦ３６は、Ｃｋ１入力端子に入力しているクロック選択部２４の出力したクロック信号Ａが、図２（２）に示したように、“Ｈ”となっている。しかし、Ｄ−ＦＦ３６は、Ｃｋ１入力端子が立上り動作するようになっているため、Ｑ１出力端子の出力が“Ｌ”のままである（同図（３）参照）。そして、Ｄ−ＦＦ３６は、スイッチ入力ライン４１に入力したスイッチ入力信号が“Ｈ”の状態において、クロック選択部２４から次のクロック信号ＢがＣｋ１入力端子に入力すると、その立上りａにおいて動作し、Ｑ１出力端子の出力が“Ｌ”から“Ｈ”になる。
【００１９】
一方、Ｄ−ＦＦ３６の後段のＤ−ＦＦ３８は、クロック信号Ｂの立上り時ａにおいては、Ｑ２入力端子に入力するＤ−ＦＦ３６の出力端子Ｑ１の出力が“Ｌ”であるため、図２（４）に示したように、/Ｑ２出力端子が“Ｈ”を出力しつづける。この/Ｑ２出力端子の出力“Ｈ”は、検出記憶部であるＤ−ＦＦ３４のセット端子Ｓ３に入力される。Ｄ−ＦＦ３４は、セット端子Ｓ３が負論理動作であるため、Ｑ３出力端子の出力が図２（５）に示したように“Ｌ”のままとなる。
【００２０】
クロック選択部２４が次のクロック信号Ｃを出力したときに、スイッチ入力ライン４１に入力した入力信号が“Ｈ”のままであると、Ｄ−ＦＦ３６は、Ｑ１出力端子から“Ｈ”が出力されつづける。このため、Ｄ−ＦＦ３８は、Ｃｋ２入力端子に入力するクロック信号Ｃの立上りｂのときに、/Ｑ２出力端子の出力が“Ｌ”に変化し（図２（４）参照）、この“Ｌ”をＤ−ＦＦ３４のセット端子Ｓ３に与える。Ｄ−ＦＦ３４は、セット端子Ｓ３に“Ｌ”が入力すると、同図（５）に示したように、出力端子Ｑ３の出力が“Ｈ”となり、この“Ｈ”が信号検出回路３０による入力信号の検出信号としてＣＰＵなどに出力される。すなわち、信号検出回路３０は、クロック選択部２４の出力するクロック信号の１周期以上であって、連続する２つのクロック信号の立上り時を経過する長さを有している場合に、スイッチ入力ライン４１の“Ｈ”を検出するようになっている。
【００２１】
時刻ｔ２においてスイッチ４０の押下が解除され、スイッチ入力ライン４１に入力した入力信号が“Ｌ”に変化すると、この“Ｌ”がＤ−ＦＦ３６、３８の負論理動作する各リセット端子Ｒに入力する。このため、Ｄ−ＦＦ３６、３８は、リセットされてＤ−ＦＦ３６のＱ１出力端子の出力が“Ｌ”になるとともに、Ｄ−ＦＦ３８の/Ｑ２出力端子の出力が“Ｈ”となる。したがって、Ｄ−ＦＦ３４は、リセット端子Ｒ３に検出クリア信号が入力するまでＱ３出力端子から検出信号である“Ｈ”を出力しつづける。図示しないＣＰＵは、信号検出回路３０から検出信号“Ｈ”を受け取ると、スイッチ４０がオンされたことを認識し、Ｄ−ＦＦ３４のリセット端子Ｒ３に検出クリア信号を入力してＤ−ＦＦ３４をリセットする。これにより、Ｄ−ＦＦ３４は、Ｑ３出力端子の出力が“Ｌ”となる。
【００２２】
一方、図３に示したように、チャタリングのような時間的に短いノイズが入力した場合、次のようになる。例えば、図３（１）に示したように、時刻ｔ３にスイッチ入力ライン４１に入力した入力信号が“Ｈ”に変化したとする。Ｄ−ＦＦ３６は、Ｄ１入力端子に“Ｈ”が入力すると、時刻ｔ３ののちにクロック選択部２４が出力し、Ｃｋ１入力端子に入力するクロック信号Ｄの立上りｃにおいてＱ１出力端子から“Ｈ”を出力する（図３（２）、（３）参照）。このとき、Ｄ−ＦＦ３８の/Ｑ２出力端子の出力は、同図（４）に示したように、前記と同様に“Ｈ”のままである。このため、Ｄ−ＦＦ３４のＱ３出力端子からは、同図（５）に示すように、“Ｌ”が出力される。
【００２３】
図３（１）、（２）に示すように、クロック選択部２４が次のクロック信号Ｅを出力する前の時刻ｔ４において、スイッチ入力ライン４１に入力した信号が瞬間的に“Ｌ”に変化すると、この“Ｌ”がＤ−ＦＦ３６、３８のリセット端子Ｒ１、Ｒ２に入力する。このため、Ｄ−ＦＦ３６、３８の状態がリセットされ、図３（３）に示すように、Ｄ−ＦＦ３６のＱ１出力端子の出力が“Ｌ”になる。また、Ｄ−ＦＦ３８は、/Ｑ２出力端子の出力が“Ｈ”のままであり、Ｄ−ＦＦ３４のＱ３出力端子が“Ｌ”を出力しつづける。すなわち、信号検出回路３０は、スイッチ入力ライン４１に入力したスイッチ入力信号が“Ｈ”となったαの部分を検出しない。
【００２４】
スイッチ入力ライン４１に入力した信号が時刻ｔ４において瞬間的に“Ｌ”に変化してすぐに“Ｈ”に戻ると、Ｄ−ＦＦ３６は、Ｃｋ１入力端子に入力した次のクロック信号Ｅの立上りｄにおいて、Ｑ１出力端子の出力が“Ｈ”となる。このときにおいても、Ｄ−ＦＦ３８の/Ｑ２出力端子の出力は“Ｈ”であり、Ｄ−ＦＦ３４のＱ３出力端子の出力は“Ｌ”のままである。そして、クロック選択部２４が次のクロック信号Ｆを出力する前の時刻ｔ５において、スイッチ入力ライン４１の入力信号が“Ｌ”になってしまうと、前記したようにＤ−ＦＦ３６のＱ１出力端子の出力が“Ｌ”となる。このため、図３（５）に示したように、スイッチ入力ライン４１のβの部分は、信号検出回路３０によって検出されなかったことになる。
【００２５】
すなわち、実施形態の信号検出回路３０は、スイッチ４０が押下されてスイッチ入力ライン４１が“Ｈ”となった場合、クロック選択部２４の出力するクロック信号の連続した２回の立上りが入力する時間の長さを継続しないと検出しない。このため、信号検出回路３０は、スイッチ４０が押下されたときに生ずるチャタリングなどのノイズを除去して、必要とするスイッチ４０が押下された信号のみを確実に検出することができる。
【００２６】
しかも、実施形態の信号検出回路３０は、ほとんどの電子機器に搭載されているリアルタイムクロック装置の発振周波数を利用しているため、専用の発振回路を必要とせず、消費電力の増加もほとんどない。また、実施形態においては、分周部１４の出力する複数の周期の異なるクロック信号を任意に選択して入力信号を検出するようにしているため、種々の長さの入力信号の検出に容易に対応することができる。また、実施形態においては、水晶振動子を用いた発振部１２の出力周波数を分周したクロック信号を用いているため、ソフトウエア処理などに比較して高精度なタイミング設計が可能となり、長さの異なる入力信号の検出を高精度で行なうことができる。さらに、リアルタイムクロック装置は、通常、電子機器本体の電源がオフされている間も作動してデータがバックアップされるため、電子機器本体が動作を復帰した時に、オフされていた間の信号検出回路３０の入力信号の検出結果を確認することができる。
【００２７】
なお、前記実施形態においては、信号長検出部３２を２つのＤ−ＦＦ３６、３８を直列接続して形成した場合について説明したが、３つ以上のフリップフロップを直列接続し、クロック信号の連続した３回以上の立上りまたは立下りを利用して検出するようにしてもよい。また、前記実施形態においては、スイッチ４０の押下操作を検出する場合について説明したが、例えば他の電子機器からの信号の入力を検出する場合にも適用することができる。
【００２８】
図４は、第２実施形態のブロック図である。この実施形態に係るリアルタイムクロック装置１０Ａは、Ｄ−ＦＦ３４のＱ３出力端子に接続したフラグのような１ビットの検出記録メモリ４４を有している。この検出記録メモリ４４は、Ｃ−ＭＯＳなどの低消費電力の素子によって構成してあり、Ｄ−ＦＦ３４が入力信号検出信号であるＱ３主力端子から出力される“Ｈ”によってビットが立てられ、信号検出回路３０が入力信号を検出したことを示す。
【００２９】
また、Ｄ−ＦＦ３４のＱ３出力端子から出力された“Ｈ”は、クロック選択回路１６の内部レジスタ設定部２６に（クロック）出力停止信号として与えるようになっている。内部レジスタ設定部２６は、Ｄ−ＦＦ３４から“Ｈ”が入力すると、クロック選択部２４からクロック信号が出力されるのを停止する。これにより、例えば夜間などの電子機器本体が使用されていない時間帯において、信号検出回路３０が入力信号を検出したときに、クロック選択部２４の機能停止することができ、消費電力をより節減することができる。また、Ｄ−ＦＦ３４が“Ｈ”を出力したときに、信号検出回路３０（Ｄ−ＦＦ３４、３６、３８）の機能を停止させることにより、一層消費電力を小さくすることができる。しかも、検出記録メモリ４４に検出結果が記憶、保持されているため、電子機器本体の動作が復帰したときに、入力信号の検出結果を知ることができる。
【００３０】
なお、Ｄ−ＦＦ３４の出力側と内部レジスタ設定部２６との間に、必要に応じて破線で示したように遅延回路４６を設け、内部レジスタ設定部２６に入力する“Ｈ”を所定時間遅延させるようにしてもよい。この結果、検出クロックの動作時間が長くなるので、検出クロック停止再開の処理が省略できるため、マウスダブルクリックのような連続した２回以上の信号検出が容易になるなど、リアルタイムクロック装置１０Ａを種々の電子機器に応用することができる。なお、この場合、クロック選択部２４の出力するクロック信号を遅延回路４６に入力し、このクロック信号を計数して所定時間遅延させるようにすると、遅延時間を計時するための発振回路などを設ける必要がない。また、遅延回路４６に与えるクロック信号は、信号検出回路３０に与えるクロック信号と異なっていてもよい。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態に係るリアルタイムクロック装置の要部ブロック図である。
【図２】実施形態に係る信号検出回路の入力信号の検出動作を説明するタイムチャートである。
【図３】実施形態に係る信号検出回路によるチャタリング除去時の動作を説明するタイムチャートである。
【図４】他の実施形態にかかるリアルタイムクロック装置の要部ブロック図である。
【符号の説明】
【００３２】
１０、１０Ａ………リアルタイムクロック装置、１２………発振部、１４………分周部、１５………１／２分周回路、１６………クロック選択回路、３０………信号検出回路、３２………信号長検出部、３４………検出記憶部（Ｄ−ＦＦ）、４０………信号発生源（スイッチ）、４６………遅延回路。
【技術分野】
【０００１】
本発明は、電子機器に搭載されて時刻を刻むとともに、処理の同期を取るための基準のクロック信号出力するリアルタイムクロック装置に関する。
【背景技術】
【０００２】
機械式のスイッチなどがオンからオフに、またはオフからオンに切り替えられると、チャタリングが発生して電子機器の誤動作の原因となることが知られている。このため、従来は、スイッチなどの信号発生源にコンデンサＣと抵抗Ｒとからなる積分回路を接続して、チャタリングを除去するようにしていた。しかし、積分回路を用いたチャタリング除去回路は、除去特性が素子の電圧特性、温度特性などによって変化するため、些細なパルスやノイズの除去程度であれば可能であるが、入力信号長を正確にフィルターして選択的に出力することは困難であり、一度素子定数を設定してしまうと、完成体において感度変更することが困難である。この他、スイッチ信号などをソフトウエアで検出処理して入力信号の有効性を判定する手段があるが、ＣＰＵの処理能力の差や割り込み処理の影響などのために判定にばらつきを生ずる。
【０００３】
そこで、特許文献１には、コンデンサと抵抗とを用いずに、論理回路によってチャタリングを除去するチャタリング除去回路を設けたマイクロプロセッサが記載してある。このチャタリング除去回路は、クロック発生回路、複数段からなるシフトレジスタ、シフトレジスタの出力側に設けたＮＡＮＤ回路、ＮＯＲ回路、これらのＮＡＮＤ回路とＮＯＲ回路との出力を入力するＲＳフリップフロップなどから構成してある。そして、シフトレジスタの各段にクロック発生回路が出力するクロック信号を入力するとともに、シフトレジスタの初段に外部からの入力信号を入力し、さらにシフトレジスタの各段の出力と入力信号とをＮＡＮＤ回路とＮＯＲ回路とに入力してチャタリングを除去できるようにしている。このチャタリング除去回路は、クロック発生回路の出力するクロックの周波数を設定することにより、任意の長さの入力信号をチャタリングから分離して取り出すことが可能である。
【特許文献１】特開平５−５３７０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に記載のチャタリング除去回路は、マイクロプロセッサの内部にチャタリングを除去するための、専用のクロック発生回路を設ける必要がある。このため、特許文献１のチャタリング除去回路は、チャタリングを除去して入力信号を検出するために、クロック発生回路を常に動作させる必要があり、電子機器の消費電力を増大させる。特に、近年は、携帯電話を初めとして電子機器の小型化、携帯化が進展し、内蔵した電池によって動作する電子機器が多くなっており、消費電力を低減することが強く求められている。また、近年は、電子機器の中枢であるＣＰＵに多くの機能が要求され、電子機器に備えられたスイッチの数も多くなっている。このため、ＣＰＵは、これらのスイッチの状態を監視し、割り込み処理の増大などによって負荷が非常に大きくなり、動作遅れなどを生ずるおそれがある。
【０００５】
本発明は、上記の欠点を解消するためになされたもので、少ない消費電力で任意の長さの入力信号を確実に検出できるようにすることを目的としている。
また、本発明は、チャタリングなどのノイズを除去してシステムが任意に設定した時間長に対して有効な入力信号のみを高精度で検出できるようにすることを目的としている。
さらに、本発明は、電子機器本体が動作していないときでも入力信号があったか否かを確認できるようにすることを目的としている。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために、本発明に係るリアルタイムクロック装置は、所定周波数の原振クロック信号を出力する発振部と、前記発振部が出力した前記原振クロック信号を複数回分周して相互に異なる周期を持った複数のクロック信号を生成し、出力する分周部と、前記複数のクロック信号の任意の前記クロック信号を、与えられた選択信号に基づいて出力するクロック選択部と、外部の信号発生源に接続されて、入力した信号の長さを前記クロック選択回路が出力した前記クロック信号によって検出し、前記入力した信号が前記信号発生源からの入力信号であるか否かを検知する信号検出回路と、を有することを特徴としている。
【０００７】
このようになっている本発明は、ほとんどの電子機器に装備されており、しかも常時クロック信号を出力するリアルタイムクロック装置の発振部の出力するクロック信号を利用して入力信号を検出する。このため、入力信号を検出するのに専用の発振部などを設ける必要がなく、消費電力がほとんど増加せず、非常に低エネルギーで入力信号の検出をすることができる。しかも、発振部の出力した原振クロック信号を複数回分周することによって得た相互に周期の異なるクロック信号を選択して入力信号の検出に使用しているため、選択するクロック信号を変えることにより、種々の長さの入力信号を確実に検出することができる。また、発振部の出力するクロック信号に基づいて入力信号を検出するようにしているため、ソフト処理によって検出する場合に比較して高精度な設定が可能で、長さの異なる入力信号を高精度で検出することができる。
【０００８】
前記信号検出回路は、前記入力した信号の長さが所定長さ以上を有する前記入力信号であることを前記クロック信号の周期によって検出する信号長検出部と、前記信号長検出部が前記入力信号を検出したときに、検出情報を保持する検出記憶部と、を設けることができる。リアルタイムクロック装置は、電子機器本体が動作していないときでも常に動作し、通常、データの保存機能、バックアップ機能を有している。したがって、検出記憶部を設けることにより、電子機器本体が作動していないときに入力信号があったか否かを、電子機器本体を作動させたときに、容易に確認することができる。
【０００９】
前記入力した信号の長さの検出は、前記クロック信号の立上りまたは立下りを基準にして行なうことができる。クロック信号の立上りまたは立下りを基準にすると、入力した信号の長さの検出が容易となる。また、前記信号検出回路は、前記入力信号を検出したときに、前記クロック選択回路に前記クロック信号の出力を停止させるクロック出力停止信号を出力するようにできる。このようにすると、例えば、信号検出回路が入力信号を検出したときに、電子機器本体が動作していない場合、クロック選択回路の動作を停止させることにより、より消費電力を小さくすることができる。前記信号検出回路の出力したクロック出力停止信号は、遅延回路を介して前記クロック選択回路に入力するようにしてよい。このようにすると、柔軟性が向上して適用範囲を拡げることができる。そして、前記遅延回路は、前記クロック選択回路の出力するクロック信号に基づいて、入力した前記クロック出力停止信号を遅延させるようにするとよい。このようにすると、クロック出力停止信号を遅延させる時間を計時するための発振回路を必要としない。
【発明を実施するための最良の形態】
【００１０】
本発明に係るリアルタイムクロック装置の好ましい実施の形態を、添付図面に従って詳細に説明する。
図１は、本発明の実施の形態に係るリアルタイムクロック装置の要部を示すブロック図である。図１において、リアルタイムクロック装置１０は、発振部１２と発振部１２の出力側に設けた分周部１４、分周部１４の出力側に設けたクロック選択回路１６を備えている。発振部１２は、圧電振動子１８と、圧電振動子１８を励振する発振回路２０とからなっている。圧電振動子１８は、実施形態の場合、励振周波数（発振周波数）が３２７６８Ｈｚの音叉型水晶振動子からなっていて、発振回路２０が圧電振動子１８を励振し、３２７６８Ｈｚの原振クロック信号を分周部１４に出力する。
【００１１】
分周部１４は、発振部１２から入力した３２７６８Ｈｚの原振クロック信号をそのまま出力可能であるとともに、複数の１／２分周回路１５を備えている。各分周回路１５は、多段に接続してあって、入力した３２７６８Ｈｚの原振クロック信号を段階的に順次１／２分周し、１Ｈｚの１秒信号を生成する。そして、分周部１４は、リアルタイムクロック装置１０内の内部時計２２に１秒信号を出力するとともに、各１／２分周回路１５の各段において分周して生成した相互に異なる周期のクロック信号をクロック選択回路１６に送出する。
【００１２】
クロック選択回路１６は、クロック選択部２４と内部レジスタ設定部２６とから構成してある。内部レジスタ設定部２６は、リアルタイムクロック装置１０の外部に設けた図示しない操作部などからクロック選択信号が入力するようになっている。そして、内部レジスタ設定部２６は、クロック選択信号によって指定された周波数のクロック信号がクロック選択部２４から出力されるように、クロック選択部２４のアドレスを設定する。
【００１３】
リアルタイムクロック装置１０は、クロック選択回路１６の出力側に設けた信号検出回路３０を備えている。信号検出回路３０は、信号長検出部３２と検出器億部となるＤ−ＦＦ３４とから構成してある。信号長検出部３２は、実施形態の場合、それぞれがセット端子Ｓ（Ｓ１、Ｓ２）とリセット端子Ｒ（Ｒ１、Ｒ２）とを有する２つのＤフリップフロップ（Ｄ−ＦＦ）３６、３８によって構成してある。Ｄ−ＦＦ３６は、Ｄ１入力端子がリアルタイムクロック装置１０の外部の信号発生源であるスイッチ４０の一方の接点に接続してある。スイッチ４０は、例えば押しボタンスイッチやメモリースイッチなどであって、スイッチ４０が押下されたときだけスイッチ入力ライン４１にスイッチ入力信号“Ｈ”が入力する。Ｄ−ＦＦ３６を接続したスイッチ４０の一方接点は、抵抗４２を介して接地してある。また、スイッチ４０の他方の接点は、回路電源Ｖｃｃに接続してある。
【００１４】
Ｄ−ＦＦ３６、３８は、直列入力、直列出力型のシフトレジスタを構成していて、Ｄ−ＦＦ３６のＱ１出力端子がＤ−ＦＦ３８のＤ２入力端子に接続してある。そして、クロック選択部２４の出力端子は、各Ｄ−ＦＦ３６、３８のＣｋ（Ｃｋ１、Ｃｋ２）入力端子に接続してあり、各Ｄ−ＦＦ３６、３８のＣｋ入力端子にクロック信号を同時に与えることができるようにしてある。また、各Ｄ−ＦＦ３６、３８のリセット端子Ｒは、Ｄ−ＦＦ３６のＱ１入力端子を接続したスイッチ４０の接地側接点に接続してある。
【００１５】
Ｄ−ＦＦ３８の/Ｑ２（Ｑ２バー）出力端子は、信号長検出部３２の出力端子となっていて、検出記憶部であるＤ−ＦＦ３４に接続してある。Ｄ−ＦＦ３４は、セット端子Ｓ３とリセット端子Ｒ３とを備えており、セット端子Ｓ３がＤ−ＦＦ３８の/Ｑ２出力端子に接続してある。また、Ｄ−ＦＦ３４は、リセット端子Ｒ３に図示しないＣＰＵなどから検出クリア信号を受けるようになっている。そして、Ｄ−ＦＦ３４のＱ３出力端子が信号検出回路３０の出力端子となっていて、後述するように、所定長さ以上の信号が信号検出回路３０に入力したときに、スイッチ４０が押下操作されたことによる入力信号であるとして、検出信号をＣＰＵなどに出力する。なお、各Ｄ−ＦＦ３４、３６、３８は、セット端子Ｓおよびリセット端子Ｒが負論理動作するようになっている。また、Ｄ−ＦＦ３４、３６、３８は、Ｃｋ（Ｃｋ１〜Ｃｋ３）入力端子に入力するクロック信号の立上り時に動作するようになっている。
【００１６】
このようになっている実施形態のリアルタイムクロック装置１０の作用は、次のとおりである。そして、図２は、正常なスイッチ入力信号が入力したときの、信号検出回路３０の検出動作を説明するタイムチャートである。発振部１２は、３２７６８Ｈｚの原振クロック信号を出力し、分周部１４に入力する。分周部１４を構成している複数の１／２分周回路１５は、多段に接続してあって、それぞれが前段の出力するクロック信号を１／２分周する。そして、各段の分周回路１５の出力する相互に周期の異なるクロック信号は、３２７６８Ｈｚの原振クロック信号とともに、クロック選択回路１６に出力される。
【００１７】
クロック選択回路１６のクロック選択部２４は、外部から与えられたクロック選択信号によって、分周部１４が出力するクロック信号から選択された所望の周期（または周波数）のクロック信号を出力する。クロック選択部２４の出力したクロック信号は、信号検出回路３０の信号長検出部３２を構成している各Ｄ−ＦＦ３６、３８のＣｋ１入力端子、Ｃｋ２入力端子に与えられる。信号検出回路３０は、スイッチ４０がオン操作されたか否かを監視している。Ｄ−ＦＦ３６のＤ１入力端子を接続したスイッチ入力ライン４１は、スイッチ４０が押下されていない場合、入力信号が“Ｌ”であって、押下されると“Ｈ”となる。また、スイッチ入力ライン４１に入力した信号は、Ｄ−ＦＦ３６、３８の各リセット端子Ｒに入力するようになっている。
【００１８】
いま、各Ｄ−ＦＦ３４、３６、３８がリセットされている状態のときに、時刻ｔ１においてスイッチ４０が押下されたとする。これにより、図２（１）に示したように、スイッチ入力ライン４１に入力した入力信号が“Ｈ”に変わり、この“Ｈ”が信号長検出部３２を構成しているＤ−ＦＦ３６のＤ１入力端子に入力する。このとき、Ｄ−ＦＦ３６は、Ｃｋ１入力端子に入力しているクロック選択部２４の出力したクロック信号Ａが、図２（２）に示したように、“Ｈ”となっている。しかし、Ｄ−ＦＦ３６は、Ｃｋ１入力端子が立上り動作するようになっているため、Ｑ１出力端子の出力が“Ｌ”のままである（同図（３）参照）。そして、Ｄ−ＦＦ３６は、スイッチ入力ライン４１に入力したスイッチ入力信号が“Ｈ”の状態において、クロック選択部２４から次のクロック信号ＢがＣｋ１入力端子に入力すると、その立上りａにおいて動作し、Ｑ１出力端子の出力が“Ｌ”から“Ｈ”になる。
【００１９】
一方、Ｄ−ＦＦ３６の後段のＤ−ＦＦ３８は、クロック信号Ｂの立上り時ａにおいては、Ｑ２入力端子に入力するＤ−ＦＦ３６の出力端子Ｑ１の出力が“Ｌ”であるため、図２（４）に示したように、/Ｑ２出力端子が“Ｈ”を出力しつづける。この/Ｑ２出力端子の出力“Ｈ”は、検出記憶部であるＤ−ＦＦ３４のセット端子Ｓ３に入力される。Ｄ−ＦＦ３４は、セット端子Ｓ３が負論理動作であるため、Ｑ３出力端子の出力が図２（５）に示したように“Ｌ”のままとなる。
【００２０】
クロック選択部２４が次のクロック信号Ｃを出力したときに、スイッチ入力ライン４１に入力した入力信号が“Ｈ”のままであると、Ｄ−ＦＦ３６は、Ｑ１出力端子から“Ｈ”が出力されつづける。このため、Ｄ−ＦＦ３８は、Ｃｋ２入力端子に入力するクロック信号Ｃの立上りｂのときに、/Ｑ２出力端子の出力が“Ｌ”に変化し（図２（４）参照）、この“Ｌ”をＤ−ＦＦ３４のセット端子Ｓ３に与える。Ｄ−ＦＦ３４は、セット端子Ｓ３に“Ｌ”が入力すると、同図（５）に示したように、出力端子Ｑ３の出力が“Ｈ”となり、この“Ｈ”が信号検出回路３０による入力信号の検出信号としてＣＰＵなどに出力される。すなわち、信号検出回路３０は、クロック選択部２４の出力するクロック信号の１周期以上であって、連続する２つのクロック信号の立上り時を経過する長さを有している場合に、スイッチ入力ライン４１の“Ｈ”を検出するようになっている。
【００２１】
時刻ｔ２においてスイッチ４０の押下が解除され、スイッチ入力ライン４１に入力した入力信号が“Ｌ”に変化すると、この“Ｌ”がＤ−ＦＦ３６、３８の負論理動作する各リセット端子Ｒに入力する。このため、Ｄ−ＦＦ３６、３８は、リセットされてＤ−ＦＦ３６のＱ１出力端子の出力が“Ｌ”になるとともに、Ｄ−ＦＦ３８の/Ｑ２出力端子の出力が“Ｈ”となる。したがって、Ｄ−ＦＦ３４は、リセット端子Ｒ３に検出クリア信号が入力するまでＱ３出力端子から検出信号である“Ｈ”を出力しつづける。図示しないＣＰＵは、信号検出回路３０から検出信号“Ｈ”を受け取ると、スイッチ４０がオンされたことを認識し、Ｄ−ＦＦ３４のリセット端子Ｒ３に検出クリア信号を入力してＤ−ＦＦ３４をリセットする。これにより、Ｄ−ＦＦ３４は、Ｑ３出力端子の出力が“Ｌ”となる。
【００２２】
一方、図３に示したように、チャタリングのような時間的に短いノイズが入力した場合、次のようになる。例えば、図３（１）に示したように、時刻ｔ３にスイッチ入力ライン４１に入力した入力信号が“Ｈ”に変化したとする。Ｄ−ＦＦ３６は、Ｄ１入力端子に“Ｈ”が入力すると、時刻ｔ３ののちにクロック選択部２４が出力し、Ｃｋ１入力端子に入力するクロック信号Ｄの立上りｃにおいてＱ１出力端子から“Ｈ”を出力する（図３（２）、（３）参照）。このとき、Ｄ−ＦＦ３８の/Ｑ２出力端子の出力は、同図（４）に示したように、前記と同様に“Ｈ”のままである。このため、Ｄ−ＦＦ３４のＱ３出力端子からは、同図（５）に示すように、“Ｌ”が出力される。
【００２３】
図３（１）、（２）に示すように、クロック選択部２４が次のクロック信号Ｅを出力する前の時刻ｔ４において、スイッチ入力ライン４１に入力した信号が瞬間的に“Ｌ”に変化すると、この“Ｌ”がＤ−ＦＦ３６、３８のリセット端子Ｒ１、Ｒ２に入力する。このため、Ｄ−ＦＦ３６、３８の状態がリセットされ、図３（３）に示すように、Ｄ−ＦＦ３６のＱ１出力端子の出力が“Ｌ”になる。また、Ｄ−ＦＦ３８は、/Ｑ２出力端子の出力が“Ｈ”のままであり、Ｄ−ＦＦ３４のＱ３出力端子が“Ｌ”を出力しつづける。すなわち、信号検出回路３０は、スイッチ入力ライン４１に入力したスイッチ入力信号が“Ｈ”となったαの部分を検出しない。
【００２４】
スイッチ入力ライン４１に入力した信号が時刻ｔ４において瞬間的に“Ｌ”に変化してすぐに“Ｈ”に戻ると、Ｄ−ＦＦ３６は、Ｃｋ１入力端子に入力した次のクロック信号Ｅの立上りｄにおいて、Ｑ１出力端子の出力が“Ｈ”となる。このときにおいても、Ｄ−ＦＦ３８の/Ｑ２出力端子の出力は“Ｈ”であり、Ｄ−ＦＦ３４のＱ３出力端子の出力は“Ｌ”のままである。そして、クロック選択部２４が次のクロック信号Ｆを出力する前の時刻ｔ５において、スイッチ入力ライン４１の入力信号が“Ｌ”になってしまうと、前記したようにＤ−ＦＦ３６のＱ１出力端子の出力が“Ｌ”となる。このため、図３（５）に示したように、スイッチ入力ライン４１のβの部分は、信号検出回路３０によって検出されなかったことになる。
【００２５】
すなわち、実施形態の信号検出回路３０は、スイッチ４０が押下されてスイッチ入力ライン４１が“Ｈ”となった場合、クロック選択部２４の出力するクロック信号の連続した２回の立上りが入力する時間の長さを継続しないと検出しない。このため、信号検出回路３０は、スイッチ４０が押下されたときに生ずるチャタリングなどのノイズを除去して、必要とするスイッチ４０が押下された信号のみを確実に検出することができる。
【００２６】
しかも、実施形態の信号検出回路３０は、ほとんどの電子機器に搭載されているリアルタイムクロック装置の発振周波数を利用しているため、専用の発振回路を必要とせず、消費電力の増加もほとんどない。また、実施形態においては、分周部１４の出力する複数の周期の異なるクロック信号を任意に選択して入力信号を検出するようにしているため、種々の長さの入力信号の検出に容易に対応することができる。また、実施形態においては、水晶振動子を用いた発振部１２の出力周波数を分周したクロック信号を用いているため、ソフトウエア処理などに比較して高精度なタイミング設計が可能となり、長さの異なる入力信号の検出を高精度で行なうことができる。さらに、リアルタイムクロック装置は、通常、電子機器本体の電源がオフされている間も作動してデータがバックアップされるため、電子機器本体が動作を復帰した時に、オフされていた間の信号検出回路３０の入力信号の検出結果を確認することができる。
【００２７】
なお、前記実施形態においては、信号長検出部３２を２つのＤ−ＦＦ３６、３８を直列接続して形成した場合について説明したが、３つ以上のフリップフロップを直列接続し、クロック信号の連続した３回以上の立上りまたは立下りを利用して検出するようにしてもよい。また、前記実施形態においては、スイッチ４０の押下操作を検出する場合について説明したが、例えば他の電子機器からの信号の入力を検出する場合にも適用することができる。
【００２８】
図４は、第２実施形態のブロック図である。この実施形態に係るリアルタイムクロック装置１０Ａは、Ｄ−ＦＦ３４のＱ３出力端子に接続したフラグのような１ビットの検出記録メモリ４４を有している。この検出記録メモリ４４は、Ｃ−ＭＯＳなどの低消費電力の素子によって構成してあり、Ｄ−ＦＦ３４が入力信号検出信号であるＱ３主力端子から出力される“Ｈ”によってビットが立てられ、信号検出回路３０が入力信号を検出したことを示す。
【００２９】
また、Ｄ−ＦＦ３４のＱ３出力端子から出力された“Ｈ”は、クロック選択回路１６の内部レジスタ設定部２６に（クロック）出力停止信号として与えるようになっている。内部レジスタ設定部２６は、Ｄ−ＦＦ３４から“Ｈ”が入力すると、クロック選択部２４からクロック信号が出力されるのを停止する。これにより、例えば夜間などの電子機器本体が使用されていない時間帯において、信号検出回路３０が入力信号を検出したときに、クロック選択部２４の機能停止することができ、消費電力をより節減することができる。また、Ｄ−ＦＦ３４が“Ｈ”を出力したときに、信号検出回路３０（Ｄ−ＦＦ３４、３６、３８）の機能を停止させることにより、一層消費電力を小さくすることができる。しかも、検出記録メモリ４４に検出結果が記憶、保持されているため、電子機器本体の動作が復帰したときに、入力信号の検出結果を知ることができる。
【００３０】
なお、Ｄ−ＦＦ３４の出力側と内部レジスタ設定部２６との間に、必要に応じて破線で示したように遅延回路４６を設け、内部レジスタ設定部２６に入力する“Ｈ”を所定時間遅延させるようにしてもよい。この結果、検出クロックの動作時間が長くなるので、検出クロック停止再開の処理が省略できるため、マウスダブルクリックのような連続した２回以上の信号検出が容易になるなど、リアルタイムクロック装置１０Ａを種々の電子機器に応用することができる。なお、この場合、クロック選択部２４の出力するクロック信号を遅延回路４６に入力し、このクロック信号を計数して所定時間遅延させるようにすると、遅延時間を計時するための発振回路などを設ける必要がない。また、遅延回路４６に与えるクロック信号は、信号検出回路３０に与えるクロック信号と異なっていてもよい。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態に係るリアルタイムクロック装置の要部ブロック図である。
【図２】実施形態に係る信号検出回路の入力信号の検出動作を説明するタイムチャートである。
【図３】実施形態に係る信号検出回路によるチャタリング除去時の動作を説明するタイムチャートである。
【図４】他の実施形態にかかるリアルタイムクロック装置の要部ブロック図である。
【符号の説明】
【００３２】
１０、１０Ａ………リアルタイムクロック装置、１２………発振部、１４………分周部、１５………１／２分周回路、１６………クロック選択回路、３０………信号検出回路、３２………信号長検出部、３４………検出記憶部（Ｄ−ＦＦ）、４０………信号発生源（スイッチ）、４６………遅延回路。
【特許請求の範囲】
【請求項１】
所定周波数の原振クロック信号を出力する発振部と、
前記発振部が出力した前記原振クロック信号を複数回分周して相互に異なる周期を持った複数のクロック信号を生成し、出力する分周部と、
前記複数のクロック信号の任意の前記クロック信号を、与えられた選択信号に基づいて出力するクロック選択部と、
外部の信号発生源に接続されて、入力した信号の長さを前記クロック選択回路が出力した前記クロック信号によって検出し、前記入力した信号が前記信号発生源からの入力信号であるか否かを検知する信号検出回路と、
を有することを特徴とするリアルタイムクロック装置。
【請求項２】
請求項１に記載のリアルタイムクロック装置において、
前記信号検出回路は、
前記入力した信号の長さが所定長さ以上を有する前記入力信号であることを前記クロック信号の周期によって検出する信号長検出部と、
前記信号長検出部が前記入力信号を検出したときに、検出情報を保持する検出記憶部と、
を有していることを特徴とするリアルタイムクロック装置。
【請求項３】
請求項１または請求項２に記載のリアルタイムクロック装置において、
前記入力した信号の長さの検出は、前記クロック信号の立上りまたは立下りを基準にして行なうことを特徴とするリアルタイムクロック装置。
【請求項４】
請求項１または請求項２に記載のリアルタイムクロック装置において、
前記信号検出回路は、前記入力信号を検出したときに、前記クロック選択回路に前記クロック信号の出力を停止させるクロック出力停止信号を出力することを特徴とするリアルタイムクロック装置。
【請求項５】
請求項４に記載のリアルタイムクロック装置において、
前記信号検出回路の出力したクロック出力停止信号は、遅延回路を介して前記クロック選択回路に入力することを特徴とするリアルタイムクロック装置。
【請求項６】
請求項５に記載のリアルタイムクロック装置において、
前記遅延回路は、前記クロック選択回路の出力するクロック信号に基づいて、入力した前記クロック出力停止信号を遅延させることを特徴とするリアルタイムクロック装置。
【請求項１】
所定周波数の原振クロック信号を出力する発振部と、
前記発振部が出力した前記原振クロック信号を複数回分周して相互に異なる周期を持った複数のクロック信号を生成し、出力する分周部と、
前記複数のクロック信号の任意の前記クロック信号を、与えられた選択信号に基づいて出力するクロック選択部と、
外部の信号発生源に接続されて、入力した信号の長さを前記クロック選択回路が出力した前記クロック信号によって検出し、前記入力した信号が前記信号発生源からの入力信号であるか否かを検知する信号検出回路と、
を有することを特徴とするリアルタイムクロック装置。
【請求項２】
請求項１に記載のリアルタイムクロック装置において、
前記信号検出回路は、
前記入力した信号の長さが所定長さ以上を有する前記入力信号であることを前記クロック信号の周期によって検出する信号長検出部と、
前記信号長検出部が前記入力信号を検出したときに、検出情報を保持する検出記憶部と、
を有していることを特徴とするリアルタイムクロック装置。
【請求項３】
請求項１または請求項２に記載のリアルタイムクロック装置において、
前記入力した信号の長さの検出は、前記クロック信号の立上りまたは立下りを基準にして行なうことを特徴とするリアルタイムクロック装置。
【請求項４】
請求項１または請求項２に記載のリアルタイムクロック装置において、
前記信号検出回路は、前記入力信号を検出したときに、前記クロック選択回路に前記クロック信号の出力を停止させるクロック出力停止信号を出力することを特徴とするリアルタイムクロック装置。
【請求項５】
請求項４に記載のリアルタイムクロック装置において、
前記信号検出回路の出力したクロック出力停止信号は、遅延回路を介して前記クロック選択回路に入力することを特徴とするリアルタイムクロック装置。
【請求項６】
請求項５に記載のリアルタイムクロック装置において、
前記遅延回路は、前記クロック選択回路の出力するクロック信号に基づいて、入力した前記クロック出力停止信号を遅延させることを特徴とするリアルタイムクロック装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００６−１９０２６０（Ｐ２００６−１９０２６０Ａ）
【公開日】平成１８年７月２０日（２００６．７．２０）
【国際特許分類】
【出願番号】特願２００５−３４８８１１（Ｐ２００５−３４８８１１）
【出願日】平成１７年１２月２日（２００５．１２．２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年７月２０日（２００６．７．２０）
【国際特許分類】
【出願日】平成１７年１２月２日（２００５．１２．２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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