低消費電力型半導体集積回路
【目的】本発明の目的は、低電源電圧で高速で動作し、なおかつ動作を停止した待機モード時の消費電流が少ない半導体集積回路を提供することである。
【構成】ＭＯＳ型回路を用いた半導体集積回路においてＭＯＳトランジスタのしきい値を低く設定して低電源電圧における高速動作を可能にし、待機モード時にはプログラム命令あるいは外部信号により基板バイアスを印加することによりしきい値を上昇させ、クロックの供給も停止してリーク電流を減少させる。
【効果】本発明によれば、低電源電圧での高速動作と待機モード時の低消費電力性を両立させることができる。
【構成】ＭＯＳ型回路を用いた半導体集積回路においてＭＯＳトランジスタのしきい値を低く設定して低電源電圧における高速動作を可能にし、待機モード時にはプログラム命令あるいは外部信号により基板バイアスを印加することによりしきい値を上昇させ、クロックの供給も停止してリーク電流を減少させる。
【効果】本発明によれば、低電源電圧での高速動作と待機モード時の低消費電力性を両立させることができる。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は低消費電力型半導体集積回路に関し、特に電池で動作するとともにＭＯＳトランジスタを用いたマイクロプロセッサなどの情報処理装置に関する。
【０００２】
【従来の技術】従来より、基板バイアスを印加した半導体回路の例としては、昭和６２年２月１０日培風館より発行の「超高速ＭＯＳデバイス」第２５９頁乃至第２６１頁（菅野卓雄監修）に述べられているものがある。
【０００３】従来の一般的な基板バイアスの印加は、この従来例のように、ｐｎ接合容量を低減することにより高速化することを目的としている。一方、基板バイアスの印加時にはｎチャネルＭＯＳＦＥＴのしきい値が上昇して０.６〜１.０Ｖ程度の実用的な値になるように設計されている。この例によれば基板バイアスの値が高いほどドレインの空乏層が広がり、ｐｎ接合の容量が減少して高速化をすることができる。
【０００４】一方、ＣＭＯＳ型回路を用いたプロセッサの低消費電力化について対策した例として、特開昭56−42827 号公報に述べられているように、プログラム命令によりＣＰＵ部分および動作しない回路へのクロック供給を停止して待機モードに入り、消費電力を抑えようとするものがある。ＣＭＯＳ型回路ではクロックを停止して全てのスイッチングを停止すれば、消費電力はＭＯＳトランジスタのサブスレッショルド電流によるリーク電流のみとなるので、待機モード時の消費電流を動作時よりも３桁以上低減させることができる。
【０００５】
【発明が解決しようとする課題】現状のしきい値(０.５Ｖ程度）のＭＯＳ型トランジスタを用いたマイクロプロセッサでも５Ｖの電源電圧を用いれば高速で動作させることが可能であり、従来のように基板バイアスの印加によるｐｎ接合容量の低減により高速化も可能であった。しかし、低消費電力の観点からは、消費電力が電源電圧の２乗に比例するため電源電圧を５Ｖ以下に下げる必要がある。特に電池動作の場合には１Ｖ程度の低電圧化が必要となる。また、ＭＯＳトランジスタの微細化が進むにつれて素子耐圧も低下するため、電源電圧を下げる必要がでてきている。
【０００６】一方、ＣＭＯＳ回路の遅延時間は負荷容量の電荷をドレイン電流で充放電する時間であり、電源電圧／(電源電圧−しきい値)２乗に比例する。従って、しきい値が無視できるような高い電源電圧では遅延時間は電源電圧に反比例するが、しきい値が無視できなくなる低電圧では電源電圧の低下に伴って遅延時間が急激に増加する。このような低電圧の動作時には基板バイアスを印加するとしきい値が上昇するため、かえって動作速度が低下してしまう問題がある。従って、低電圧動作時には基本的に基板バイアスを印加せず、ＭＯＳトランジスタのしきい値を低く保たなければならない。
【０００７】一方、しきい値電圧を低下させることは、ＭＯＳトランジスタのサブスレッショルド電流によるリーク電流の増加につながると言う別の問題を生じる。このリーク電流は、室温においてしきい値を０.１Ｖ 低下させるごとに約４７倍と指数関数で増加する。たとえば０.５Ｖから０.３Ｖまでしきい値を低下させるとリーク電流は約２２００倍となる。数十万素子規模のマイクロプロセッサの場合、動作時の電流と比較するとこのリーク電流は１割以下でありあまり消費電力は増加しない。しかしながら、従来例のようにクロックのみを停止する待機モード時の消費電流はまさにこのリーク電流によるものなので、０.５Ｖから０.３Ｖまでしきい値を低下させるとリーク電流は直接２２００倍になる。従ってしきい値電圧を低下した場合は、クロックを止めるだけでは消費電流の低減は十分でなく、待機モード時の電池バックアップ時間が著しく短縮されると言う問題が生ずる。
【０００８】本発明は上述の如き本発明者等による検討結果を基礎としてなされたものであり、その目的とするところは動作時は低電源電圧でも高速な動作が可能であり、かつ待機モード時にはリーク電流による消費電力が少ない情報処理装置を提供することである。
【０００９】
【課題を解決するための手段】前記の問題点は、スイッチング動作をしない待機モード時にもＭＯＳトランジスタのしきい値が低いことが原因である。
【００１０】従って、動作時にはしきい値を低くして低電源電圧でも高速動作を可能にし、待機モード時にはしきい値を高くしてリーク電流を低減できれば、低電源電圧による動作時の高速動作性と待機モード時の低消費電力性との両立が可能である。そのため、ＭＯＳトランジスタそのもののしきい値は低く設定し、待機モード時には基板バイアスを印加することによりしきい値を上昇させる。
【００１１】尚、この時の基板バイアスはしきい値の上昇によるリーク電流の低減量が基板バイアス回路の消費電流よりも大きくなるように設定する必要があることは言うまでもない。
【００１２】
【作用】動作時はしきい値が低いので低電圧でも高速動作が可能になり、一方、待機モード時にはしきい値電圧が高くなるのでリーク電流を大幅に減少させることができる。
【００１３】
【実施例】以下、本発明の実施例を図面を参照して詳細に説明する。
【００１４】図１は本発明の代表的な実施例であり、その基本的な概念を説明する。まず、低電源電圧での高速動作を保つために、ＭＯＳトランジスタ（ＭＮ，ＭＰ）のしきい値は低く設定されている。一方、キーボード入力が一定時間以上無い場合や、最低消費電力の状態が一定時間以上続いた場合を判定して、プログラム命令あるいは外部の制御信号によって待機モードに入る。
【００１５】待機モードではクロック制御回路３によりＭＰＵ（マイクロプロセッサ・ユニット）１に供給するクロックＣｋｍを停止し、同時に動作モード切替信号Ａにより基板バイアス回路２−１，２−２を作動させて、ＮＭＯＳトランジスタ(ＭＮ)には負の基板バイアスＶBn，ＰＭＯＳトランジスタ（ＭＰ）には電源よりも正の基板バイアスＶBpを印加する。基板バイアスを印加することによりＭＯＳトランジスタのしきい値は上昇し、リーク電流はしきい値上昇分の指数関数で減少する。すなわち、基板バイアスを印加すると、サブスレッショルド特性が改善されてリーク電流が減少する。素子数の多いマイクロプロセッサであるほどリーク電流の低減量は大きく、基板バイアス回路２−１，２−２の消費電流以上の値となる。以上の作用により、低電圧での高速動作が可能で待機モード時には低消費電力の少ない情報処理装置が可能になる。
【００１６】次に図１の実施例を図面を参照して詳細に説明する。図１に示すように、MPU1，基板バイアス回路２−１，２−２，クロック制御回路３等が１チップ上に集積化されることにより、マイクロプロセッサが構成されている。ＭＰＵ１は同業者に周知のように、命令フェッチユニット，命令デコーダ，命令実行部等から構成されている。ＭＰＵ１はＣＭＯＳ回路で構成され、ＮＭＯＳトランジスタのしきい値は０.３Ｖ，ＰＭＯＳトランジスタのしきい値は−０.３Ｖに設定して、電源電圧Ｖccが１Ｖの低電圧でも高速な動作を可能にしている。尚、マイクロプロセッサのチップの電源電圧Ｖccの供給端子は電池（図示せず）に接続されており、電源電圧Ｖccは電池から供給されている。また、基板バイアス印加のために、ＭＰＵ１のＮＭＯＳとＰＭＯＳの各基板（またはウェル領域）には端子が出ている。
【００１７】プログラム命令あるいは外部信号に応答した動作モード切換信号ＡがＮＭＯＳ，ＰＭＯＳ用の基板バイアス回路２−１，２−２が印加され、基板バイアスＶBp,VBnのレベルを制御する。モードの切替は、キーボードからの入力の有無や、消費電流の大小などの条件で行うことが出来る。クロック制御回路３を動作モード切換信号Ａと周波数切換信号Ｂで制御することにより、ＭＰＵ１に供給されるクロックのオン・オフおよび周波数が制御される。
【００１８】通常動作モード，低消費電力モード，待機モードの各動作モードにおけるクロックと基板バイアスの変化を、図２に示す。
【００１９】通常動作モードでは１６ＭＨｚの高速クロックが供給され、基板バイアスは印加されない。従ってＮ，Ｐの各チャネルＭＯＳトランジスタのしきい値の絶対値は０.３Ｖ のままであるので、１Ｖの低電源電圧Ｖccでも高速動作が可能である。一方、しきい値が低いのでサブスレッショルド電流による定常的なリーク電流は流れているが、１０万ゲートのマイクロプロセッサの場合、定常的なリーク電流による消費電流はスイッチング動作による消費電流の１／１０以下なので動作時の消費電流はあまり変化しない。
【００２０】低消費電力モードではスイッチングによる消費電力を抑えるため、クロック制御回路３は周波数切換信号Ｂに応答して、クロック周波数は２分周の８ＭＨｚに低下する。基板バイアス回路２−１，２−２により−０.５ＶのＮＭＯＳ用基板バイアスＶBnと＋１.５Ｖ のＰＭＯＳ用基板バイアスＶBpを印加してＭＯＳトランジスタのしきい値を絶対値で０.５Ｖ 程度まで上昇させる。動作速度が遅いのでしきい値を上げても動作上問題が無い。この低消費電力モードによりスイッチング電流は１／２、リーク電流は約１／２２００に低減することができる。
【００２１】待機モードでは動作を行わないため、クロックを停止させる。クロックを停止すれば、スイッチング動作は一切停止する。また、絶対値で上昇されたしきい値を得るため、同様に基板バイアスＶBn, ＶBpを印加する。従って、ＣＭＯＳ回路の消費電流は高いしきい値に対応する極めて微小のサブスレッショルド電流によるリーク電流のみになる。基板バイアス印加によりしきい値の絶対値が０.５Ｖ程度に上昇しているので、リーク電流は動作時の約１／２２００に抑えることができる。
【００２２】次に、基板バイアス回路２−１, ２−２の実施例を、図３に示す。動作モード切換信号が１になると基板バイアス回路にクロック信号が供給され動作が開始する。チャージポンピング回路を用いて、ＮＭＯＳ用に負電圧，ＰＭＯＳ用に電源電圧より高い電圧を発生させている。電源電圧Ｖccが１Ｖの場合ＮＭＯＳ用に−０.５Ｖ程度，ＰＭＯＳ用に＋１.５Ｖ程度のバイアス電圧ＶBn，ＶBpが発生できる。このクロック信号は時計，マイクロプロセッサなどのために常時動作させる基本クロックを用いるので、新たな発振回路は不必要であり、基板バイアス印加のための消費電流は１００μＡ程度である。本実施例では、単一電源を基本に考え基板バイアス回路を設けたが、電池動作の場合には基板バイアス専用の電池を設けても良い。
【００２３】次に、クロック制御回路３の実施例を図４に示す。基本クロック信号は動作モード切換信号Ａが０のときにクロック制御回路３を通してクロック出力ＣＫｍとしてＭＰＵ１に供給される。待機モード時には動作モード切替信号が１となり、クロック出力はＭＰＵ１に供給されない。クロック入力の一方はＴフリップフロップによる分周回路に入り、他方は素通りしてクロック周波数切換回路に入る。クロック周波数切換信号Ｂが１のときには高速のクロックがそのままＭＰＵ１に供給され、クロック周波数切換信号Ｂが０のときには１／２に分周された低消費電力モード用の低速クロックが供給される。
【００２４】ＣＭＯＳトランジスタに基板バイアスを印加するための素子構造の実施例を図５に示す。通常のＣＭＯＳ構造でも基板を接地せずにバイアスを印加することは可能であるが、パッケージングが複雑になったり、ノイズ等を拾いやすい問題がある。Ｐ型半導体基板１を接地した状態でＮ，Ｐ両チャネルＭＯＳトランジスタに基板バイアスＶBn，ＶBpを加えるために、ＮチャネルＭＯＳの基板ｐウェル３は基板１からＰチャネルＭＯＳの基板ｎエピタキシャル層２により絶縁されている。ｐウェル３には基板バイアス端子５−１を通してＮＭＯＳ基板バイアスＶBnとして負の電圧が、ｎエピタキシャル層２には基板バイアス端子５−２を通してＰＭＯＳ基板バイアスＶBpとして正の電圧が印加されるが、全てのバイアス関係はｐｎ接合の逆バイアスなのでお互いに絶縁される。
【００２５】低電源電圧では発生できる基板バイアス電圧も低いため、デバイス構造を工夫している。ＮチャネルＭＯＳのゲート電極直下のｐ形高濃度領域７およびＰチャネルＭＯＳのゲート電極直下のｎ形高濃度領域８はそれぞれチャネル反転層形成時の表面空乏層の厚さよりも深い位置に設けている。従って、基板バイアスが印加されないときにはしきい値に影響を与えない。基板バイアスを印加すると空乏層は高濃度領域７，８に広がり、実効的な基板濃度が高いためしきい値は基板バイアスにより大きく変化する。基板バイアスとしきい値の変化量を図６に示す。ｐ形ウェル３の表面濃度は５×１０16／cm3 ，ｐ形高濃度領域７の濃度は３×１０17／cm3 にしてある。ｐ形高濃度領域７が無い場合は基板定数が小さいために基板バイアスを印加してもしきい値の変化は少なく、低電源電圧ではしきい値の制御幅が小さすぎる。ｐ形高濃度領域７を設けることにより、基板定数が２倍以上になってしきい値を大きく制御することができる。基板バイアス０.５Ｖ の印加により、しきい値を約０.２Ｖ 上昇させることができる。
【００２６】次に本発明の他の実施例として、クロック周波数により自動的に基板バイアスを切り換える基本構成を図７に示す。クロック信号の周波数の変化を基板バイアス制御回路２−０が検出して基板バイアス回路２−１，２−２から発生される基板バイアスＶBn，ＶBpの値を切り換える。これによりクロック信号のみで、基板バイアスの通常モード，低消費電力モード，待機モードの切換ができる。
【００２７】基板バイアス制御回路２−０の実施例を図８R>８に示す。クロック信号からチャージポンプ回路により電圧Ｖc を発生させる。Ｖc の値はクロックの周波数に比例し、結合容量Ｃcおよび負荷抵抗Ｒbによって調整することができる。クロック周波数が高周波の時にはＶc の値が高くＭＯＳトランジスタＭＮ１が同通してａ点の信号はローレベルとなるため、リングオシレータは発振せず基板バイアスＶBn，ＶBpは印加されない。次にクロック周波数が低周波の時には、Ｖc 値が低くＭＮ１が同通しないため、ａ点はハイレベルになり、リングオシレータが発振して基板バイアスＶBn，ＶBpが印加される。もちろんクロック信号が停止したときにはａ点がハイになり、基板バイアスＶBn，ＶBpが印加される。本実施例では基板バイアス発生用にリングオシレータを発振させるため、待機モード時の消費電力が３００μＡ程度と大きくなるが、リーク電流の低減量の方が大きいので効果はある。また、クロック周波数により自動的に基板バイアスＶBn，ＶBpが変化するので、特定の命令や制御信号を設ける必要が無い。
【００２８】図９は、ＭＯＳトランジスタのドレイン電流特性のしきい値による変化を示す。リーク電流とはゲート電圧が０Ｖの時のドレイン電流である。しきい値を0.3Ｖから０.５Ｖ に上昇させると、リーク電流は４４ｎＡから約２２００分の１に低下する。しきい値電圧が０.３Ｖ でリーク電流が４４ｎＡのＭＯＳトランジスタでマイクロプロセッサを構成することを考えると、マイクロプロセッサのゲート数が約１０万ゲートの場合、そのリーク電流はマイクロプロセッサ全体では４.４ｍＡに達する。基板バイアスを０.５Ｖ印加すると、しきい値は０.５Ｖ まで上昇し、リーク電流はもともとのしきい値が０.５Ｖ のトランジスタとほぼ同じ２０ｐＡ程度まで減少する。一方、基板バイアス回路の消費電流が１００μＡ程度あるので、総合で１０２μＡの消費電流となる。図１０は、マイクロプロセッサの最大動作周波数と消費電流に関して、しきい値０.５Ｖおよび０.３Ｖの従来例と本実施例の比較をまとめて示したものである。
【００２９】
【発明の効果】本発明によれば、しきい値電圧を低く設定できるので低電源電圧でも高速動作が可能であり、低速動作時や待機モード時には基板バイアスを印加してしきい値電圧を上昇させるので消費電力を小さく抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体集積回路のブロック図を示す。
【図２】図１の半導体集積回路の各モードにおける各部の波形変化を示す。
【図３】図１の半導体集積回路の基板バイアス回路の実施例を示す。
【図４】図１の半導体集積回路のクロック制御回路の実施例を示す。
【図５】図１の半導体集積回路のＣＭＯＳ構造の断面図を示す。
【図６】ＭＯＳトランジスタの基板バイアスとしきい値電圧の関係を示す。
【図７】本発明の他の実施例による半導体集積回路のブロック図を示す。
【図８】図７の基板バイアス制御回路と基板バイアス回路の実施例を示す。
【図９】ＮチャネルＭＯＳトランジスタとしきい値電圧とリーク電流の関係を示す。
【図１０】マイクロプロセッサの最大動作周波数と消費電流に関して、従来と本発明とを比較し、まとめて示したものである。
【符号の説明】
ＶBn…ＮチャネルＭＯＳ用基板バイアス、ＶBp…ＰチャネルＭＯＳ用基板バイアス、ＣＫｍ…マイクロプロセッサ用クロック信号、ＣＫｂ…基板バイアス発生用クロック信号。
【０００１】
【産業上の利用分野】本発明は低消費電力型半導体集積回路に関し、特に電池で動作するとともにＭＯＳトランジスタを用いたマイクロプロセッサなどの情報処理装置に関する。
【０００２】
【従来の技術】従来より、基板バイアスを印加した半導体回路の例としては、昭和６２年２月１０日培風館より発行の「超高速ＭＯＳデバイス」第２５９頁乃至第２６１頁（菅野卓雄監修）に述べられているものがある。
【０００３】従来の一般的な基板バイアスの印加は、この従来例のように、ｐｎ接合容量を低減することにより高速化することを目的としている。一方、基板バイアスの印加時にはｎチャネルＭＯＳＦＥＴのしきい値が上昇して０.６〜１.０Ｖ程度の実用的な値になるように設計されている。この例によれば基板バイアスの値が高いほどドレインの空乏層が広がり、ｐｎ接合の容量が減少して高速化をすることができる。
【０００４】一方、ＣＭＯＳ型回路を用いたプロセッサの低消費電力化について対策した例として、特開昭56−42827 号公報に述べられているように、プログラム命令によりＣＰＵ部分および動作しない回路へのクロック供給を停止して待機モードに入り、消費電力を抑えようとするものがある。ＣＭＯＳ型回路ではクロックを停止して全てのスイッチングを停止すれば、消費電力はＭＯＳトランジスタのサブスレッショルド電流によるリーク電流のみとなるので、待機モード時の消費電流を動作時よりも３桁以上低減させることができる。
【０００５】
【発明が解決しようとする課題】現状のしきい値(０.５Ｖ程度）のＭＯＳ型トランジスタを用いたマイクロプロセッサでも５Ｖの電源電圧を用いれば高速で動作させることが可能であり、従来のように基板バイアスの印加によるｐｎ接合容量の低減により高速化も可能であった。しかし、低消費電力の観点からは、消費電力が電源電圧の２乗に比例するため電源電圧を５Ｖ以下に下げる必要がある。特に電池動作の場合には１Ｖ程度の低電圧化が必要となる。また、ＭＯＳトランジスタの微細化が進むにつれて素子耐圧も低下するため、電源電圧を下げる必要がでてきている。
【０００６】一方、ＣＭＯＳ回路の遅延時間は負荷容量の電荷をドレイン電流で充放電する時間であり、電源電圧／(電源電圧−しきい値)２乗に比例する。従って、しきい値が無視できるような高い電源電圧では遅延時間は電源電圧に反比例するが、しきい値が無視できなくなる低電圧では電源電圧の低下に伴って遅延時間が急激に増加する。このような低電圧の動作時には基板バイアスを印加するとしきい値が上昇するため、かえって動作速度が低下してしまう問題がある。従って、低電圧動作時には基本的に基板バイアスを印加せず、ＭＯＳトランジスタのしきい値を低く保たなければならない。
【０００７】一方、しきい値電圧を低下させることは、ＭＯＳトランジスタのサブスレッショルド電流によるリーク電流の増加につながると言う別の問題を生じる。このリーク電流は、室温においてしきい値を０.１Ｖ 低下させるごとに約４７倍と指数関数で増加する。たとえば０.５Ｖから０.３Ｖまでしきい値を低下させるとリーク電流は約２２００倍となる。数十万素子規模のマイクロプロセッサの場合、動作時の電流と比較するとこのリーク電流は１割以下でありあまり消費電力は増加しない。しかしながら、従来例のようにクロックのみを停止する待機モード時の消費電流はまさにこのリーク電流によるものなので、０.５Ｖから０.３Ｖまでしきい値を低下させるとリーク電流は直接２２００倍になる。従ってしきい値電圧を低下した場合は、クロックを止めるだけでは消費電流の低減は十分でなく、待機モード時の電池バックアップ時間が著しく短縮されると言う問題が生ずる。
【０００８】本発明は上述の如き本発明者等による検討結果を基礎としてなされたものであり、その目的とするところは動作時は低電源電圧でも高速な動作が可能であり、かつ待機モード時にはリーク電流による消費電力が少ない情報処理装置を提供することである。
【０００９】
【課題を解決するための手段】前記の問題点は、スイッチング動作をしない待機モード時にもＭＯＳトランジスタのしきい値が低いことが原因である。
【００１０】従って、動作時にはしきい値を低くして低電源電圧でも高速動作を可能にし、待機モード時にはしきい値を高くしてリーク電流を低減できれば、低電源電圧による動作時の高速動作性と待機モード時の低消費電力性との両立が可能である。そのため、ＭＯＳトランジスタそのもののしきい値は低く設定し、待機モード時には基板バイアスを印加することによりしきい値を上昇させる。
【００１１】尚、この時の基板バイアスはしきい値の上昇によるリーク電流の低減量が基板バイアス回路の消費電流よりも大きくなるように設定する必要があることは言うまでもない。
【００１２】
【作用】動作時はしきい値が低いので低電圧でも高速動作が可能になり、一方、待機モード時にはしきい値電圧が高くなるのでリーク電流を大幅に減少させることができる。
【００１３】
【実施例】以下、本発明の実施例を図面を参照して詳細に説明する。
【００１４】図１は本発明の代表的な実施例であり、その基本的な概念を説明する。まず、低電源電圧での高速動作を保つために、ＭＯＳトランジスタ（ＭＮ，ＭＰ）のしきい値は低く設定されている。一方、キーボード入力が一定時間以上無い場合や、最低消費電力の状態が一定時間以上続いた場合を判定して、プログラム命令あるいは外部の制御信号によって待機モードに入る。
【００１５】待機モードではクロック制御回路３によりＭＰＵ（マイクロプロセッサ・ユニット）１に供給するクロックＣｋｍを停止し、同時に動作モード切替信号Ａにより基板バイアス回路２−１，２−２を作動させて、ＮＭＯＳトランジスタ(ＭＮ)には負の基板バイアスＶBn，ＰＭＯＳトランジスタ（ＭＰ）には電源よりも正の基板バイアスＶBpを印加する。基板バイアスを印加することによりＭＯＳトランジスタのしきい値は上昇し、リーク電流はしきい値上昇分の指数関数で減少する。すなわち、基板バイアスを印加すると、サブスレッショルド特性が改善されてリーク電流が減少する。素子数の多いマイクロプロセッサであるほどリーク電流の低減量は大きく、基板バイアス回路２−１，２−２の消費電流以上の値となる。以上の作用により、低電圧での高速動作が可能で待機モード時には低消費電力の少ない情報処理装置が可能になる。
【００１６】次に図１の実施例を図面を参照して詳細に説明する。図１に示すように、MPU1，基板バイアス回路２−１，２−２，クロック制御回路３等が１チップ上に集積化されることにより、マイクロプロセッサが構成されている。ＭＰＵ１は同業者に周知のように、命令フェッチユニット，命令デコーダ，命令実行部等から構成されている。ＭＰＵ１はＣＭＯＳ回路で構成され、ＮＭＯＳトランジスタのしきい値は０.３Ｖ，ＰＭＯＳトランジスタのしきい値は−０.３Ｖに設定して、電源電圧Ｖccが１Ｖの低電圧でも高速な動作を可能にしている。尚、マイクロプロセッサのチップの電源電圧Ｖccの供給端子は電池（図示せず）に接続されており、電源電圧Ｖccは電池から供給されている。また、基板バイアス印加のために、ＭＰＵ１のＮＭＯＳとＰＭＯＳの各基板（またはウェル領域）には端子が出ている。
【００１７】プログラム命令あるいは外部信号に応答した動作モード切換信号ＡがＮＭＯＳ，ＰＭＯＳ用の基板バイアス回路２−１，２−２が印加され、基板バイアスＶBp,VBnのレベルを制御する。モードの切替は、キーボードからの入力の有無や、消費電流の大小などの条件で行うことが出来る。クロック制御回路３を動作モード切換信号Ａと周波数切換信号Ｂで制御することにより、ＭＰＵ１に供給されるクロックのオン・オフおよび周波数が制御される。
【００１８】通常動作モード，低消費電力モード，待機モードの各動作モードにおけるクロックと基板バイアスの変化を、図２に示す。
【００１９】通常動作モードでは１６ＭＨｚの高速クロックが供給され、基板バイアスは印加されない。従ってＮ，Ｐの各チャネルＭＯＳトランジスタのしきい値の絶対値は０.３Ｖ のままであるので、１Ｖの低電源電圧Ｖccでも高速動作が可能である。一方、しきい値が低いのでサブスレッショルド電流による定常的なリーク電流は流れているが、１０万ゲートのマイクロプロセッサの場合、定常的なリーク電流による消費電流はスイッチング動作による消費電流の１／１０以下なので動作時の消費電流はあまり変化しない。
【００２０】低消費電力モードではスイッチングによる消費電力を抑えるため、クロック制御回路３は周波数切換信号Ｂに応答して、クロック周波数は２分周の８ＭＨｚに低下する。基板バイアス回路２−１，２−２により−０.５ＶのＮＭＯＳ用基板バイアスＶBnと＋１.５Ｖ のＰＭＯＳ用基板バイアスＶBpを印加してＭＯＳトランジスタのしきい値を絶対値で０.５Ｖ 程度まで上昇させる。動作速度が遅いのでしきい値を上げても動作上問題が無い。この低消費電力モードによりスイッチング電流は１／２、リーク電流は約１／２２００に低減することができる。
【００２１】待機モードでは動作を行わないため、クロックを停止させる。クロックを停止すれば、スイッチング動作は一切停止する。また、絶対値で上昇されたしきい値を得るため、同様に基板バイアスＶBn, ＶBpを印加する。従って、ＣＭＯＳ回路の消費電流は高いしきい値に対応する極めて微小のサブスレッショルド電流によるリーク電流のみになる。基板バイアス印加によりしきい値の絶対値が０.５Ｖ程度に上昇しているので、リーク電流は動作時の約１／２２００に抑えることができる。
【００２２】次に、基板バイアス回路２−１, ２−２の実施例を、図３に示す。動作モード切換信号が１になると基板バイアス回路にクロック信号が供給され動作が開始する。チャージポンピング回路を用いて、ＮＭＯＳ用に負電圧，ＰＭＯＳ用に電源電圧より高い電圧を発生させている。電源電圧Ｖccが１Ｖの場合ＮＭＯＳ用に−０.５Ｖ程度，ＰＭＯＳ用に＋１.５Ｖ程度のバイアス電圧ＶBn，ＶBpが発生できる。このクロック信号は時計，マイクロプロセッサなどのために常時動作させる基本クロックを用いるので、新たな発振回路は不必要であり、基板バイアス印加のための消費電流は１００μＡ程度である。本実施例では、単一電源を基本に考え基板バイアス回路を設けたが、電池動作の場合には基板バイアス専用の電池を設けても良い。
【００２３】次に、クロック制御回路３の実施例を図４に示す。基本クロック信号は動作モード切換信号Ａが０のときにクロック制御回路３を通してクロック出力ＣＫｍとしてＭＰＵ１に供給される。待機モード時には動作モード切替信号が１となり、クロック出力はＭＰＵ１に供給されない。クロック入力の一方はＴフリップフロップによる分周回路に入り、他方は素通りしてクロック周波数切換回路に入る。クロック周波数切換信号Ｂが１のときには高速のクロックがそのままＭＰＵ１に供給され、クロック周波数切換信号Ｂが０のときには１／２に分周された低消費電力モード用の低速クロックが供給される。
【００２４】ＣＭＯＳトランジスタに基板バイアスを印加するための素子構造の実施例を図５に示す。通常のＣＭＯＳ構造でも基板を接地せずにバイアスを印加することは可能であるが、パッケージングが複雑になったり、ノイズ等を拾いやすい問題がある。Ｐ型半導体基板１を接地した状態でＮ，Ｐ両チャネルＭＯＳトランジスタに基板バイアスＶBn，ＶBpを加えるために、ＮチャネルＭＯＳの基板ｐウェル３は基板１からＰチャネルＭＯＳの基板ｎエピタキシャル層２により絶縁されている。ｐウェル３には基板バイアス端子５−１を通してＮＭＯＳ基板バイアスＶBnとして負の電圧が、ｎエピタキシャル層２には基板バイアス端子５−２を通してＰＭＯＳ基板バイアスＶBpとして正の電圧が印加されるが、全てのバイアス関係はｐｎ接合の逆バイアスなのでお互いに絶縁される。
【００２５】低電源電圧では発生できる基板バイアス電圧も低いため、デバイス構造を工夫している。ＮチャネルＭＯＳのゲート電極直下のｐ形高濃度領域７およびＰチャネルＭＯＳのゲート電極直下のｎ形高濃度領域８はそれぞれチャネル反転層形成時の表面空乏層の厚さよりも深い位置に設けている。従って、基板バイアスが印加されないときにはしきい値に影響を与えない。基板バイアスを印加すると空乏層は高濃度領域７，８に広がり、実効的な基板濃度が高いためしきい値は基板バイアスにより大きく変化する。基板バイアスとしきい値の変化量を図６に示す。ｐ形ウェル３の表面濃度は５×１０16／cm3 ，ｐ形高濃度領域７の濃度は３×１０17／cm3 にしてある。ｐ形高濃度領域７が無い場合は基板定数が小さいために基板バイアスを印加してもしきい値の変化は少なく、低電源電圧ではしきい値の制御幅が小さすぎる。ｐ形高濃度領域７を設けることにより、基板定数が２倍以上になってしきい値を大きく制御することができる。基板バイアス０.５Ｖ の印加により、しきい値を約０.２Ｖ 上昇させることができる。
【００２６】次に本発明の他の実施例として、クロック周波数により自動的に基板バイアスを切り換える基本構成を図７に示す。クロック信号の周波数の変化を基板バイアス制御回路２−０が検出して基板バイアス回路２−１，２−２から発生される基板バイアスＶBn，ＶBpの値を切り換える。これによりクロック信号のみで、基板バイアスの通常モード，低消費電力モード，待機モードの切換ができる。
【００２７】基板バイアス制御回路２−０の実施例を図８R>８に示す。クロック信号からチャージポンプ回路により電圧Ｖc を発生させる。Ｖc の値はクロックの周波数に比例し、結合容量Ｃcおよび負荷抵抗Ｒbによって調整することができる。クロック周波数が高周波の時にはＶc の値が高くＭＯＳトランジスタＭＮ１が同通してａ点の信号はローレベルとなるため、リングオシレータは発振せず基板バイアスＶBn，ＶBpは印加されない。次にクロック周波数が低周波の時には、Ｖc 値が低くＭＮ１が同通しないため、ａ点はハイレベルになり、リングオシレータが発振して基板バイアスＶBn，ＶBpが印加される。もちろんクロック信号が停止したときにはａ点がハイになり、基板バイアスＶBn，ＶBpが印加される。本実施例では基板バイアス発生用にリングオシレータを発振させるため、待機モード時の消費電力が３００μＡ程度と大きくなるが、リーク電流の低減量の方が大きいので効果はある。また、クロック周波数により自動的に基板バイアスＶBn，ＶBpが変化するので、特定の命令や制御信号を設ける必要が無い。
【００２８】図９は、ＭＯＳトランジスタのドレイン電流特性のしきい値による変化を示す。リーク電流とはゲート電圧が０Ｖの時のドレイン電流である。しきい値を0.3Ｖから０.５Ｖ に上昇させると、リーク電流は４４ｎＡから約２２００分の１に低下する。しきい値電圧が０.３Ｖ でリーク電流が４４ｎＡのＭＯＳトランジスタでマイクロプロセッサを構成することを考えると、マイクロプロセッサのゲート数が約１０万ゲートの場合、そのリーク電流はマイクロプロセッサ全体では４.４ｍＡに達する。基板バイアスを０.５Ｖ印加すると、しきい値は０.５Ｖ まで上昇し、リーク電流はもともとのしきい値が０.５Ｖ のトランジスタとほぼ同じ２０ｐＡ程度まで減少する。一方、基板バイアス回路の消費電流が１００μＡ程度あるので、総合で１０２μＡの消費電流となる。図１０は、マイクロプロセッサの最大動作周波数と消費電流に関して、しきい値０.５Ｖおよび０.３Ｖの従来例と本実施例の比較をまとめて示したものである。
【００２９】
【発明の効果】本発明によれば、しきい値電圧を低く設定できるので低電源電圧でも高速動作が可能であり、低速動作時や待機モード時には基板バイアスを印加してしきい値電圧を上昇させるので消費電力を小さく抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体集積回路のブロック図を示す。
【図２】図１の半導体集積回路の各モードにおける各部の波形変化を示す。
【図３】図１の半導体集積回路の基板バイアス回路の実施例を示す。
【図４】図１の半導体集積回路のクロック制御回路の実施例を示す。
【図５】図１の半導体集積回路のＣＭＯＳ構造の断面図を示す。
【図６】ＭＯＳトランジスタの基板バイアスとしきい値電圧の関係を示す。
【図７】本発明の他の実施例による半導体集積回路のブロック図を示す。
【図８】図７の基板バイアス制御回路と基板バイアス回路の実施例を示す。
【図９】ＮチャネルＭＯＳトランジスタとしきい値電圧とリーク電流の関係を示す。
【図１０】マイクロプロセッサの最大動作周波数と消費電流に関して、従来と本発明とを比較し、まとめて示したものである。
【符号の説明】
ＶBn…ＮチャネルＭＯＳ用基板バイアス、ＶBp…ＰチャネルＭＯＳ用基板バイアス、ＣＫｍ…マイクロプロセッサ用クロック信号、ＣＫｂ…基板バイアス発生用クロック信号。
【特許請求の範囲】
【請求項１】ＭＯＳトランジスタ回路と、該ＭＯＳトランジスタ回路のＭＯＳトランジスタのしきい値電圧を制御する制御回路とを有し、第１動作モードでは上記制御回路は上記ＭＯＳトランジスタ回路のＭＯＳトランジスタのしきい値電圧を低く設定することにより上記ＭＯＳトランジスタ回路が高速動作を実行し、第２動作モードでは上記制御回路は上記ＭＯＳトランジスタ回路のＭＯＳトランジスタのしきい値電圧を高く設定することにより上記ＭＯＳトランジスタ回路が低消費電力化されることを特徴とする半導体集積回路。
【請求項２】上記第１動作モードと上記第２動作モードとでは上記制御回路から上記ＭＯＳトランジスタへ供給される基板バイアスが異なることによってしきい値電圧が設定されることを特徴とする請求項１記載の半導体集積回路。
【請求項３】上記第１動作モードでは所定の周波数のクロックを上記ＭＯＳ回路に供給し、上記第２動作モードでは上記所定の周波数より低い周波数を上記ＭＯＳ回路に供給することを特徴とする請求項２記載の半導体集積回路。
【請求項４】上記第１動作モードでは所定の周波数のクロックを上記ＭＯＳ回路に供給し、上記第２動作モードでは上記ＭＯＳ回路へのクロックの供給を停止することを特徴とする請求項２記載の半導体集積回路。
【請求項５】上記ＭＯＳ回路はマイクロプロセッサ・ユニットであることを特徴とする請求項１から請求項４までのいずれかに記載の半導体集積回路。
【請求項６】上記半導体集積回路の電源電圧供給端子は電池に接続されてなり、上記ＭＯＳ回路の電源電圧は上記電池から供給されてなることを特徴とする請求項１から請求項５までのいずれかに記載の半導体集積回路。
【請求項１】ＭＯＳトランジスタ回路と、該ＭＯＳトランジスタ回路のＭＯＳトランジスタのしきい値電圧を制御する制御回路とを有し、第１動作モードでは上記制御回路は上記ＭＯＳトランジスタ回路のＭＯＳトランジスタのしきい値電圧を低く設定することにより上記ＭＯＳトランジスタ回路が高速動作を実行し、第２動作モードでは上記制御回路は上記ＭＯＳトランジスタ回路のＭＯＳトランジスタのしきい値電圧を高く設定することにより上記ＭＯＳトランジスタ回路が低消費電力化されることを特徴とする半導体集積回路。
【請求項２】上記第１動作モードと上記第２動作モードとでは上記制御回路から上記ＭＯＳトランジスタへ供給される基板バイアスが異なることによってしきい値電圧が設定されることを特徴とする請求項１記載の半導体集積回路。
【請求項３】上記第１動作モードでは所定の周波数のクロックを上記ＭＯＳ回路に供給し、上記第２動作モードでは上記所定の周波数より低い周波数を上記ＭＯＳ回路に供給することを特徴とする請求項２記載の半導体集積回路。
【請求項４】上記第１動作モードでは所定の周波数のクロックを上記ＭＯＳ回路に供給し、上記第２動作モードでは上記ＭＯＳ回路へのクロックの供給を停止することを特徴とする請求項２記載の半導体集積回路。
【請求項５】上記ＭＯＳ回路はマイクロプロセッサ・ユニットであることを特徴とする請求項１から請求項４までのいずれかに記載の半導体集積回路。
【請求項６】上記半導体集積回路の電源電圧供給端子は電池に接続されてなり、上記ＭＯＳ回路の電源電圧は上記電池から供給されてなることを特徴とする請求項１から請求項５までのいずれかに記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図１０】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図１０】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開平５−１０８１９４
【公開日】平成５年（１９９３）４月３０日
【国際特許分類】
【出願番号】特願平３−２６９２４８
【出願日】平成３年（１９９１）１０月１７日
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【公開日】平成５年（１９９３）４月３０日
【国際特許分類】
【出願日】平成３年（１９９１）１０月１７日
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
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