信号制御回路、信号制御方法及びこれを用いた記録再生装置
【課題】ＡＧＣループの帰還ループの経路に折線を用いた関数により曲線関数を近似して、帰還ループの演算を簡略化する。
【解決手段】制御信号により利得を可変して入力信号の振幅レベルを可変し、この可変された振幅レベルを検出した後、該検出した信号を上記入力信号の振幅範囲を複数個に分割された特定の範囲に対応する折線関数により所定の曲線関数に近似した制御信号を発生し、この制御信号により入力信号のレベルを所定のレベルに整定する。
【解決手段】制御信号により利得を可変して入力信号の振幅レベルを可変し、この可変された振幅レベルを検出した後、該検出した信号を上記入力信号の振幅範囲を複数個に分割された特定の範囲に対応する折線関数により所定の曲線関数に近似した制御信号を発生し、この制御信号により入力信号のレベルを所定のレベルに整定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、曲線を表す関数を簡単な折線特性で近似する回路を付加してＡＧＣループの線形化処理を行う信号制御回路、信号制御方法及びこれを用いた記録再生装置に関する。
【背景技術】
【０００２】
図７に従来例のＡＧＣ回路３００のブロック構成を示す。
ＡＧＣ回路３００において、入力信号（ｉｎｐｕｔ）はＶＣＡ（Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）回路３０１で振幅調整されて出力される。出力（ｏｕｔｐｕｔ）信号の振幅は振幅検出器３０４にて検出され、この検出された結果とターゲット振幅(ｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅ)が減算器３０３で減算処理されてその誤差（振幅誤差）ｅが求められ、積分器３０２に入力される。積分器３０２からの出力信号ｕは、ＶＣＡ回路３０１で入力信号と掛け合わされる。最終的に出力信号ｏｕｔｐｕｔの振幅がターゲット振幅と一致すると、積分器３０２の出力信号ｕは一定となり、ＶＣＡ回路３０１のゲインも整定する。
【０００３】
上述した振幅検出器３０４は一般に大きく分けて、ピークホールド型と平均値型の２つの型がある。ピークホールド型は、振幅が増えてゆく方向には高速に追従するが、小さくなる方向には追従が悪いという検出特性がある。他方、平均値型は追従特性の対称性は良いが、ピークホールド型に比べて追従特性が遅くなりがちである。
【０００４】
図７に示すＡＧＣ回路３００の構成はループ中にＶＣＡ３０１として掛算器が含まれ、強度に非線形な特性を持つ。これがＡＧＣ特性に悪影響を及ぼす。以下これについて説明する。
入力信号の振幅値が一定の場合は、振幅誤差を規範としてみると線形のサーボループである。しかし、問題となるのはループゲインが入力振幅によって変ることである。そのため振幅が大きい側からの整定ではループゲインが大きいため早く収束するが、振幅が小さい側からの収束は遅くなるという、整定時間の非対称が生じる。もし振幅が小さい側からの応答を早くするためループゲインを限界まで大きく設定すると、振幅検出器（３０４）等に内在する時定数等のため、今度は振幅が大きい側からの整定が振動的になってしまう。
動作中に入力振幅が変動している状況では、それに応じて常にループゲインが変わる。これに伴い同じ（振幅）誤差ｅでもその重みが異なることになる。しかし積分器３０２にはその区別なく累積されて行くため、いわば単位が違う数値同士の総和を求めていることになる。
ＡＧＣに対する特性要求が緩いときは原理図のままの回路で実用化することができるが、限界性能が必要なときは、この非線形性が問題となる。
【０００５】
上記の不利益を根本的に解消する技術が、引用文献１に開示されている。基本的技術思想はシンプルであり、「振幅ループを対数化して処理する」というものである。この処理方法によれは、ＶＣＡ回路は掛け算ではなくｄＢ（デシベル）の加算に見え、ＡＧＣのループ特性はｄＢ振幅に対して線形になる。掛算と加算の変換関係は数学的に一意なもの(定係数分の違いを除く)であるから、この発明は究極の線形化を実現していることになる。
【０００６】
図８に、この引用文献１に開示されたＡＧＣ回路３５０のブロック構成図を示す。このブロック構成において太線の矢印が対数化された信号である。実信号が流れる部分は当然対数化されてはいないが、ループの応答特性は全体が対数化されているのと同等になる。特に、積分器３２０で表す線形回路に、均等な重み付けのデータが入力されることが重要である。
ここでＶＣＡ（回路）３１１とｅｘｐ（エックスポーネンシャル）関数発生器３１２を一体としてみると、「ｄＢリニアなＶＣＡ」と呼ばれる機能ブロックとなる。この機能ブロックは、ＡＧＣでは比較的良く用いられる手法である。
【０００７】
引用文献１に開示されたブロック構成にすると、図８から分かるようにｌｏｇ（ログ）アンプ（ｌｏｇ（ログ）関数発生器；ログアンプとも表す）３２２，３２４が二つ必要になる。アナログで実現するときｌｏｇアンプ３２２，３２４は、所定の特性を出すのが難しい回路の一つである。一方このｌｏｇアンプ３２２，３２４をディジタルで実現する場合も、演算で実現する場合とテーブルで実現する場合のどちらにおいても、ある程度の回路規模が必要になる。そこで、この部分を簡易化したいという要望が出てくる。
ＡＧＣが用いられる殆どのシステムで、ｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅは動作中ダイナミックに変える必要がない。これを利用すると、たとえば図８のｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅ側のｌｏｇアンプ３２４を省略して、ｌｏｇアンプ３２４の出力値を直接設定すれば良いので、回路構成を簡略化できる。
【０００８】
次に、図９に実際に良く使われているＡＧＣ回路４００を示す。このＡＧＣ回路４００においては、フィードバック系に残るもうひとつのｌｏｇアンプ（図８のｌｏｇアンプ３２２に相当）も、単に省略してしまっている。このときｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅの設定は、目標値そのままの設定に戻る。入力信号（ｉｎｐｕｔ）の振幅がｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅの近辺にあるときは、ｌｏｇアンプも直線アンプと大差ないので、ＡＧＣループ整定後はこれで十分な特性が得られる。ただし引き込み開始時等で、入力信号の振幅に大きな誤差があると、引き込み特性の非対称性が生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このように、図７に示すＡＧＣ回路３００は、入力信号の振幅によりループゲインが変化してしまい、信号振幅の大小またその逆の小大の変化方向によりし収束速度が異なってしまう。また、図８に示すＡＧＣ回路３５０は、ｌｏｇアンプを２個使用しているために特にディジタル化する場合は、演算器あるいはテーブル等を用いる必要があり回路構成が複雑になる不利益がある。また、図９に示すＡＧＣ回路４００は、ｌｏｇアンプをなくした回路構成となっているが、引き込み開始時に入力信号の振幅とｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅとの差が大きいとき、引き込み特性の非対称性が生じる不利益がある。
【００１０】
【特許文献１】ＵＳＰ４，２６３，５６０号公報
【００１１】
本発明の目的は、上述の不利益を鑑みることにより、ＡＧＣ回路に直線を組み合わせた折線関数発生の機能を有する付加回路を設けることにより回路構成を簡略化すると共にＡＧＣ特性を大幅に改善することである。
【課題を解決するための手段】
【００１２】
本発明の信号制御回路は、入力信号の振幅を制御信号により可変する可変利得回路と、上記可変利得回路から出力された信号の振幅を検出する振幅検出器と、上記振幅検出器の振幅範囲を複数個に分割し、該分割された振幅範囲に応じて所定の係数の直線で表される折線関数を有し、上記振幅検出器で検出された検出信号が供給され、上記分割された振幅範囲で特定する折線関数で得られる出力信号を出力して所定の曲線関数に近似する折線関数発生器と、上記折線関数発生器からの出力信号を積分し、上記可変利得回路を制御する上記制御信号を出力する積分回路とを有する。
【００１３】
本発明の信号制御回路は、入力信号の振幅レベルを可変する可変利得回路と、上記可変利得回路から出力された信号をディジタル信号に変換するアナログ／ディジタル変換器と、上記アナログ／ディジタル変換器から出力された信号の振幅を検出する振幅検出器と、上記振幅検出器の振幅範囲を複数個に分割し、該分割された振幅範囲に応じて所定の係数の直線で表される折線関数を有し、上記振幅検出器で検出された検出信号が供給され、上記分割された振幅範囲で特定する折線関数で得られる出力信号を出力して所定の曲線関数に近似する折線関数発生器と、上記折線関数発生器からの出力信号を積分する積分回路と、上記積分回路で積分された信号をディジタル信号からアナログ信号に変換し、該変換されたアナログ信号で上記可変利得回路の利得を可変するディジタル／アナログ変換器とを有する。
【００１４】
本発明の信号制御方法は、制御信号により利得を可変して入力信号の振幅レベルを可変するステップと、可変された振幅レベルを検出するステップと、検出された振幅レベルの振幅範囲を複数個に分割された特定の範囲に対応する折線関数により出力信号が出力され所定の曲線関数に近似するステップと、上記折線関数により出力された出力信号を積分して上記制御信号を生成するステップと、を有する。
【００１５】
本発明の記録再生装置は、ピックアップによりディスクに対して信号を記録または再生し、上記ピックアップされた信号から高周波信号を導出し、該高周波信号をＡＧＣ回路を介して信号レベルを調整した後、信号処理して映像信号を再生する記録再生装置であって、上記ＡＧＣ回路は、上記ピックアップにより導出された入力信号の振幅を可変する可変利得回路と、上記可変利得回路から出力された信号の振幅を検出する振幅検出器と、上記振幅検出器の振幅範囲を複数個に分割し、該分割された振幅範囲に応じて所定の係数の直線で表される折線関数を有し、上記振幅検出器で検出された検出信号が供給され、上記分割された振幅範囲で特定する折線関数で得られる出力信号を出力して所定の曲線関数に近似する折線関数発生器と、上記折線関数発生器からの出力信号を積分し、上記可変利得回路を制御する上記制御信号を出力する積分回路とを有する。
【００１６】
上記折線関数発生器は、好適には、対数型関数を所定の範囲で線形近似する。
上記信号制御回路は、上記振幅検出器からの出力信号が直接上記折線関数発生器に供給される。
上記信号制御回路は、さらに減算器を有し、上記振幅検出器からの出力振幅と目標値の差を求め、該差を上記関数発生器に供給する。
上記利得制御回路は、デシベル（ｄＢ）対応の入力信号が供給され、供給された入力信号が上記ディジタル／アナログ変換器の出力信号によりデシベル加減算されて上記入力信号の振幅が可変される。
上記折線関数発生器は、係数が２のべき乗を有する折線関数である。
上記折線関数発生器は、ビットシフタと判別回路を有し、入力されたディジタル信号の値に応じて、該ディジタル信号を上記関数の係数に対応してシフトし、判別回路の判別結果に応じて所定の折線関数の値を出力する。
【００１７】
本発明は、制御信号により利得を可変して入力信号の振幅レベルを可変し、この可変された振幅レベルを検出した後、この振幅レベルの振幅範囲を複数個に分割された特定の範囲に対応する折線関数により制御信号を発生し、入力信号のレベルを所定のレベルに整定する。
【発明の効果】
【００１８】
本発明によれば、ＡＧＣループの関数演算を折線関数を用いて近似演算を行うため、複雑な対数型関数による演算処理を行う必要がないので、簡単な回路構成で応答速度を線形化できる。
【発明を実施するための最良の形態】
【００１９】
以下、発明を実施するための最良の形態について説明する。なお、説明は以下の順序で行う。
１．発明の動作原理（折線関数の原理）
２．第１の実施形態（折線関数発生器の構成と動作）
３．第２の実施形態（ＡＧＣ回路：回路構成とその動作）
４．第２の実施形態の変形例（ＡＧＣ回路：他の回路構成とその動作）
５．第３の実施形態（記録再生装置：折線関数発生器を有するＡＧＣ回路を有する例）
【００２０】
＜１．発明の動作原理＞
［折線関数の説明］
まず、折線関数の原理について説明する。図１に、所定の入力範囲に対応する直線を組み合わせた折線関数の原理特性のグラフを示す。以下、折線関数の対象とする関数を対数型関数とするが、対数型関数に限定することなく一般の曲線を表す関数であっても良い。
ｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅ（以下目標振幅または目標値とも表す）をａ、検出された出力信号（ｏｕｔｐｕｔ）の振幅をａ＋Δａとすると、図１に示すように、振幅誤差として積分器に入力される値は、
【００２１】
【数１】
である。
数１の右辺の表現から、この式の値(すなわち積分器の入力)は目標振幅ａとこの目標振幅ａからの差を示すΔａの値を別々に考える必要はなく、その比だけで決まることが分かる。そこでΔａ／ａ＝ｘ（変数ｘと定義する）とおくことにする。ここで用いる関数ｌｏｇ（対数型関数）は、説明を簡単にするため以下自然対数として説明する。自然対数は常用対数に対してゲイン調整するだけの違いであるから、本質的には同じである。
【００２２】
式１において変数ｘは、ＡＧＣ整定後は０付近の値をとる。ここで、ＡＧＣの引き込み範囲として信号処理で典型的な値±６ｄＢを想定すると、変数ｘは、
【００２３】
【数２】
の範囲となる。この範囲で上の式で表される関数ｌｏｇ（１＋ｘ）に対し、折線近似する関数を定義する。
例えば、折線関数ｆ（ｘ）を
【００２４】
【数３】
とする。
【００２５】
図１に示すように、関数ｌｏｇ（１＋ｘ）の示す曲線を符号ｈで示し、折線関数ｆ（ｘ）で表す折線を符合ｊで表す。図１に示すように、変数ｘが−０．５から＋１．０の範囲において、折線関数ｆ（ｘ）は関数ｌｏｇ（１＋ｘ）と十分近似している。
また、式３で表される折線関数ｆ（ｘ）は傾きが２、１と１／２と２のべき乗であるため、特にディジタル演算処理においては入力値の変数ｘを掛算器を用いずにビットのシフトと条件判定だけで実現することができる。すなわち、この条件に基く折線関数はｌｏｇ（ログ）テーブルを用いる装置（メモリ等とその制御回路）に比べると、大幅に簡素化することができる。
なお、上述した折線関数ｆ（ｘ）は一つの実施例に過ぎず、種々の変形が可能であり、ＡＧＣループはサーボ系を構成しているので、折線関数において横軸（変数ｘ）の多少違う位置で線を折り曲げても、ＡＧＣ特性はそれ程変わらない。
【００２６】
また、ＡＧＣの範囲が±６ｄＢよりさらに広く、たとえば±１２ｄＢとする場合、変数ｘの値域として
【００２７】
【数４】
が必要となる。この場合には折線関数ｆ（ｘ）の特性を示す（折）線を４本程度に折り曲げた方が、ＡＧＣ特性としても有効である。
【００２８】
上述した原理に基く実装では、ｌｏｇアンプを省略できたがこれに伴いΔa／aの割算器が必要になる。割算器はアナログで実現する場合でもディジタルで実現する場合でも重い（演算量が多く時間がかかる）演算となるから、ｌｏｇ関数を簡略化した意味が少なくなってしまう。
この問題を解決するために、折線関数発生器をΔa／aに対してではなく、Δaを入力とする構成と方法がある。このような折線関数発生器の特性は目標振幅aによって変ってくるが、あまり大きく変らない限りは設定範囲の中央値に対して設計しておけば、実用上十分であり問題は生じない。
すなわち、中央値（目標振幅：ａ）に対する誤差（偏移）をΔａと設定してａ＋Δａを代入した折線関数の演算結果が、相対的に１＋Δａ／ａに対応する折線関数の値に成ればよい。
【００２９】
＜２．第１の実施形態＞
［折線関数発生器の構成］
図２に折線関数発生器１０の回路構成例を示す。ここでは図１の特性を６ビットの符号表現で実現する。
入力端子Ｔ１にシフトレジスタ（図２ではＳｈｉｆｔｅｒと図示）１１の入力端子が接続され、シフトレジスタ１１の出力端子が加算器２１の第１の入力端子に接続され、加算器２１の第２の入力端子Ｔ３からシフト値、例えば１０（ＬＳＢ）が入力され、加算器２１の出力端子はＡＮＤ回路３２の第１の入力端子に接続される。
入力端子Ｔ１は、ＡＮＤ回路３３の第１の入力端子とシフトレジスタ（図２ではＳｈｉｆｔｅｒと図示）１２の入力端子に接続される。シフトレジスタ１２の出力端子が加算器２２の第１の入力端子に接続され、加算器２２の第２の入力端子Ｔ４らシフト値、例えば６（ＬＳＢ）が入力され、加算器２２の出力端子はＡＮＤ回路３４の第１の入力端子に接続される。
【００３０】
また、入力端子Ｔ１は、判別回路１３と判別回路１４と判別回路１５の各入力端子に接続される。
判別回路１３の出力端子は、ＡＮＤ回路２３の反転入力の第１の入力端子とＡＮＤ回路３１の第２の入力端子に接続される。このＡＮＤ回路３１の入力端子の第１の入力端子は入力端子Ｔ２に接続され、この入力端子Ｔ２に設定値−３２（ＬＳＢ）が入力される。
判別回路１４の出力端子は、ＡＮＤ回路２３の第２の入力端子に接続されると共にＡＮＤ回路２４の反転入力の第１の入力端子に接続される。
判別回路１５の出力端子は、ＡＮＤ回路２４の第２の入力端子に接続されると共にインバータ２５の入力端子に接続される。
【００３１】
ＡＮＤ回路３１の出力端子はＯＲ回路４０の第１の入力端子に接続され、ＡＮＤ回路３２の出力端子はＯＲ回路４０の第２の入力端子に接続される。ＡＮＤ回路３３の出力端子はＯＲ回路４０の第３の入力端子に接続され、さらにＡＮＤ回路３４の出力端子はＯＲ回路４０の第４の入力端子に接続され、ＯＲ回路４０の出力端子から折線関数ｆ（ｘ）の値が出力される。
【００３２】
［折線関数発生器の動作説明］
次に、折線関数発生器１０の回路動作について図３を参照しながら説明する。
なお、図２のＡＮＤ回路３１はバス表記を用い、実際は並列にＡＮＤ回路３１−１〜３１−６（不図示）で構成され、またＡＮＤ回路３２〜３４も同様にそれぞれ６個のＡＮＤ回路で構成されている。すなわち、ＡＮＤ回路３１〜３４は、入力信号の６ビットに対して同時にＡＮＤ演算処理が行われる。
変数ｘの“Ｈ”と“Ｌ”のデータが入力端子Ｔ１から入力され、シフトレジスタ１１，１２、加算器２１，２２で演算処理された結果が、判別回路１３〜１５により選択されたＡＮＤ回路３１〜３４のいずれか一つの回路を介してＯＲ回路４０に出力される。
【００３３】
入力されるデータ（変数ｘ）は６ビットで構成され、−３２から＋３１の値をとる。上述したＡＮＤ回路３１〜３４とＯＲ回路４０は４入力セレクタを構成し、判別回路１３〜１５とＡＮＤ回路２３，２４とインバータ２５により４入力セレクタのどれか１つを選択する。４入力セレクタには、−３２にクリップ、２倍、１倍、１／２倍の信号が入力され、これらを適切に選択することで折線特性を実現している。
【００３４】
上述したシフトレジスタ１１は、入力されたデータを左に１ビットシフトする動作を行うので、入力されたデータ（変数ｘのビット）が２倍されることになり、折線関数ｆ（ｘ）の変数ｘに対する係数の２に相当する。また、加算器２１で１０ＬＳＢの値がシフトレジスタ１１から出力されたデータに加算されるので、折線関数ｆ（ｘ）の式で右辺の定数は１０である。
入力端子Ｔ１からＡＮＤ回路２３に直接入力される信号経路は、折線関数ｆ（ｘ）の変数ｘに対する係数１に対応し、この信号経路に加算器は存在しないので折線関数ｆ（ｘ）の式で右辺の定数は０である。
シフトレジスタ１２は、入力されたデータを右に１ビットシフトする動作を行うので、入力されたデータが１／２倍されることになり折線関数ｆ（ｘ）の変数ｘに対する係数１／２に相当し、加算器２２で６加算されるので、折線関数ｆ（ｘ）の式で右辺の定数は６である。
【００３５】
判別回路１３，１４，１５は、変数ｘの値に応じて折線を発生する範囲を規定する制御信号を発生する。この制御信号を用いてＡＮＤ回路２３，２４とインバータ２５から出力される制御信号でＡＮＤ回路３１，３２，３３，３４を切り換えてシフトレジスタ１１、１２とスルーのデータを出力する信号経路を選択してＯＲ回路４０に出力する。ＯＲ回路４０から変数ｘの各範囲に対応する３つの折線からなる折線関数に基くデータが出力される。
【００３６】
次に、折線関数発生器１０の具体動作について述べる。
変数ｘが第１の範囲で、ｘ＜−２１のときの折線関数発生器１０の動作について説明する。
例えば、変数ｘが−２２のとき、判別回路１３からＡＮＤ回路３１の第２の入力端子とＡＮＤ回路２３の反転入力の第１の入力端子に“Ｈ”レベルの信号が入力される。ＡＮＤ回路３１は動作状態となり、入力端子Ｔ２から入力されるデータに応じて“Ｈ”または“Ｌ”レベルの信号が出力される。
また、判別回路１３から出力された“Ｈ”レベル信号により、ＡＮＤ回路２３の出力信号は“Ｌ”レベルである。この“Ｌ”レベルの信号がＡＮＤ回路３２に入力され動作停止状態となる。その結果、ＡＮＤ回路３２の第１の入力端子に入力される値に係わらず、出力端子からは“Ｌ”レベルの信号が出力される。
判別回路１４，１５の出力信号は“Ｈ”レベルであるから、ＡＮＤ回路２４とインバータ２５の各出力端子から“Ｌ”レベルの信号が出力され、ＡＮＤ回路３３、３４は動作停止状態となる。このとき、ＡＮＤ回路３３、３４からそれぞれ“Ｌ”レベルの信号がＯＲ回路４０に出力される。
その結果、ＡＮＤ回路３１のみが動作し、入力端子Ｔ２から供給された値−３２（ＬＳＢ）のみがＯＲ回路４０から出力される。よって、折線関数ｆ（ｘ）＝−３２となる。
【００３７】
次に、変数ｘが第２の範囲で、−２１＜＝ｘ＜−１０の場合の折線関数発生器１０の動作について説明する。
例えばｘ＝−１２とすると、判別回路１３から“Ｌ”レベルの信号が出力され、判別回路１４，１５からは“Ｈ”レベルの信号が出力される。ＡＮＤ回路２３から“Ｈ”レベルの信号が、ＡＮＤ回路２４から“Ｌ”レベルの信号が、インバータ２５から“Ｌ”レベルの信号がそれぞれ出力される。
【００３８】
その結果、ＡＮＤ回路３１，３３，３４の入力端子に“Ｌ”レベルの信号が供給されるので動作停止状態となり、ＡＮＤ回路３２のみが動作状態となる。
このとき、変数ｘ＝−１２はシフトレジスタ１１で左に１ビットシフトされるので、変数ｘの値は２倍となり−２４となる。入力端子Ｔ３から値１０が加算器２１に入力され、定数１０と加算されるので加算器２１の出力は−１４となり、ＡＮＤ回路３２を介してＯＲ回路４０から−１４の値が出力される（図３の点ｆに対応する）。
【００３９】
変数ｘが第３の範囲で、−１０＜＝ｘ＜＋１２の時の折線関数発生器１０の動作について説明する。
変数ｘ＝−８の場合について説明する。
判別回路１３，１４から“Ｌ”レベルの信号が出力され、判別回路１５の“Ｈ”レベルの信号が出力される。ＡＮＤ回路２３とインバータ２５から“Ｌ”レベルの信号が出力され、ＡＮＤ回路２４から“Ｈ”レベルの信号が出力されるので、ＡＮＤ回路３３が動作状態となる。
その結果、ＡＮＤ回路３３に入力された変数ｘの値−８がＯＲ回路４０に供給される（図３の点ｇに対応する）。
図３に示すように、折線関数ｆ（ｘ）は、変数ｘが−１０＜＝ｘ＜＋１２範囲では、原点０を通り、傾き１の直線を示す。
【００４０】
次に、変数ｘが第４の範囲で、ｘ＞＝＋１２の場合の折線関数発生器１０の動作について説明する。
判別回路１３，１４，１５から“Ｌ”レベルの信号が出力され、その結果、ＡＮＤ回路２３，２４から“Ｌ”レベルの信号が出力され、インバータ２５から“Ｈ”レベルの信号が出力される。インバータ２５から“Ｈ”レベルの信号が出力されるので、ＡＮＤ回路３４のみが動作状態となる。
【００４１】
例えばｘ＝＋１４とすると、判別回路１３，１４，１５から“Ｌ”レベルの信号が出力され、ＡＮＤ回路２３，２４は“Ｌ”レベル、インバータ２５の出力は“Ｈ”レベルとなる。
【００４２】
したがって、ＡＮＤ回路３１，３２，３３は“Ｌ”レベルの信号が入力されるので非動作状態となり、ＡＮＤ回路３４のみが動作状態となる。
このとき、変数ｘ＝＋１４はシフトレジスタ１２で右に１ビットシフトされるので、変数ｘの値は１／２倍となり＋７となる。この値＋７が加算器２２に入力され、定数６と加算されるので加算器２２の出力は＋１３となり、ＡＮＤ回路３２を介してＯＲ回路４０の出力から＋１３値が出力される（図３のｈ１に対応する）。
次の例として、変数ｘがｘ＝＋３２の場合の折線関数発生器１０の動作について説明する。
変数ｘの値＋３２がシフトレジスタ１２で右に１ビットシフトされるので、変数ｘの値は１／２倍となり＋１６となる。この値＋１６が加算器２２に入力され、定数６と加算されるので加算器２２の出力は＋２２となり、ＡＮＤ回路３４を介してＯＲ回路４０の出力から＋２２値が出力される（図３のｈ２に対応する）。
図３に示すように、折線関数ｆ（ｘ）は、変数ｘがｘ＞１３の範囲では、傾き１／２で切片＋６の直線で表される。
【００４３】
上述したことから、図２に示す折線関数発生器１０は、図３に示す折線関数ｆ（ｘ）を、変数ｘを所定の範囲で精度よく近似できる。
また、図２に示した折線関数発生器１０は、折線関数ｆ（ｘ）の傾きを示す係数を２のべき乗にしたことから、特にディジタル演算処理においては、入力データのビット操作において右または左に１ビットシフトするシフトレジスタまたはスルーとすることにより簡単なハードウェアで実現することができる。
勿論、上述した折線関数ｆ（ｘ）の係数２、１、１／２以外の係数と定数を用いて、変数の所定の範囲で任意の折線関数を表すこともできる。
【００４４】
＜３．第２の実施形態＞
［ＡＧＣ回路の構成］
次に、上述した折線関数ｆ（ｘ）を用いたＡＧＣ回路１００の実施例を図４に示す。
ＡＧＣ回路１００は、ＶＣＡ回路１０１、ゲイン段（増幅器：図４において増幅度をＡ１と図示する）１０２、ＡＤＣ（アナログ／ディジタル変換器：図４においてＡＤＣと図示する）１０３、振幅検出器１０９、加算器１０８、折線関数発生器（図４において折線アンプ１０７と図示する）、積分器１０６、ＤＡＣ（ディジタル−アナログ変換器：図４においてＤＡＣと図示する）１０５で構成される。
【００４５】
ＶＣＡ回路１０１は、振幅の調整対象である入力信号（ｉｎｐｕｔ）と、ＤＡＣ１０５からの制御信号が入力される。この入力信号の振幅がＤＡＣ１０５からのアナログ制御信号により指数関数的に可変される。ＤＡＣ１０５入力のディジタル信号から見ると、デシベル（ｄＢ）表示でのゲインを制御していることになる。
【００４６】
ＡＤＣ１０３は、ディジタル−アナログ変換器を示し、例えば６ビット構成のフラッシュＡＤＣからなる。またこのＡＤＣの方式は、フラッシュ構成以外であってもよく、チップ面積、精度等を考慮して変換方式を選択する。
ゲイン段１０２から出力されたアナログ信号がこのＡＤＣ１０３で、例えば６ビットのディジタル信号に変換される。
【００４７】
振幅検出器１０９は、ディジタル回路で構成され、ＡＤＣ１０３から出力されたディジタル信号の振幅を検出する。
振幅検出器１０９として、一般に、ピーク検出器や平均値検出器があるが、ここではいずれの回路であっても良く、とくに限定しないが高速応答なものが望まれる。
【００４８】
加算器１０８は、ディジタル加算器で構成され、振幅検出器１０９で検出されたディジタル振幅値と目標振幅ａ（Ｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅ）のディジタル値が入力され、これらの値がディジタル処理され、目標振幅ａとの差がΔａとして出力される。
【００４９】
折線関数発生器（折線ａｍｐ）１０７は、誤差Δａを変数ｘ＝Δａまたは誤差Δａを目標振幅ａで正規化したｘ＝Δａ／ａとした折線関数ｆ（ｘ）の値を出力する。
【００５０】
積分器１０６は、係数Ｋｉと折線関数発生器１０７から逐次出力される値を乗算し、このＫｉ＊ｆ（Δａ）を加算して積分値を得る。なお、係数Ｋｉは、ＡＧＣループ特性から決める。
【００５１】
ＤＡＣ１０５は、積分器１０６から出力された積分値がディジタルデータであるので、ＶＣＡ回路１０１をアナログ制御信号で制御するために、ディジタル信号をアナログ信号に変換する。
【００５２】
図４に示すＡＧＣ回路１００において、メインの信号系の途中でＡＤ変換され、後ろの信号処理系につなぐためのＡＧＣを想定している。フィードバック系はディジタルで処理され、最後にＤＡＣ１０５でＶＣＡ回路１０１を制御する。上述したように、ＶＣＡ回路１０１はｄＢ（デシベル）リニアの演算回路で構成され、ＤＡＣ１０５とあわせてｄＢ／ＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）のゲイン特性を持ち、デシベル単位での演算（加算、減算）処理が行われる。
【００５３】
［ＡＧＣ回路の動作説明］
次に、図４に示すＡＧＣ回路１００の動作について説明する。
アナログの入力信号ｉｎｐｕｔがＶＣＡ回路１０１に入力されると、ＤＡＣ１０５から出力される制御信号によりｄＢ（デシベル）／ＬＳＢの比率で振幅が調整される。ＶＣＡ回路１０１で入力信号の振幅レベルが調整された後、ゲイン段１０２でＡ１倍に増幅されたアナログ信号がＡＤＣ１０３に出力される。ＡＤＣ１０３でアナログ信号がディジタル信号に変換され、これが振幅検出器１０９にも供給される。振幅検出器１０９で出力信号ｏｕｔｐｕｔの振幅がディジタル的に検出されて加算器１０８に出力される。
加算器１０８には基準値となるＴａｒｇｅｔ ａｍｐｌｉｔｕｄｅ（目標振幅ａ）も入力され、この目標振幅ａと振幅検出器１０９からの出力信号が減算処理され、その結果、誤差（またはａからの偏移）Δａが出力される。
誤差Δａは、折線関数発生器（折線ａｍｐ）１０７に供給され、その誤差Δａに対応する折線関数ｆ（Δａ）でｌｏｇ（ログ）アンプに近似した演算処理が行われ、その折線関数の出力値が積分器１０６に出力される。積分器１０６で係数Ｋｉとｆ（Δａ）の演算が繰り返し所定回行われて加算されることにより、Ｋｉ＊Σ（−ｆ（Δａ））の積分処理が実行される。あるいは、Σ（−ｆ（Δａ））の演算処理が行われた後、係数Ｋｉを乗算して積分処理してもよく、積分器１０６の構成とこれにかかわる動作を限定するものではない。
積分器１０６で積分されたディジタルデータがＤＡＣ１０５に供給され、ディジタル信号がアナログ信号に変換され制御信号としてＶＣＡ回路１０１に出力される。制御信号により、入力信号ｉｎｐｕｔをデシベルリニアの演算処理し、入力信号の振幅を可変する。
【００５４】
上述したように、図４において、折線関数発生器１０７もディジタルで実現される。効率よくこの回路を構成するために、入出力のビット幅が同じとすると、目標振幅ａの近傍、すなわち、誤差Δａ＝０付近では入力がそのまま出力になる設計が一般的である。データ幅を６ビットとし、目標振幅ａ＝３２として折線関数発生器１０７を設計すると、近似したい特性は３２＊ｌｏｇ（１＋ｘ／３２）となる。ここで＊印は乗算記号を示す。これを近似する折線関数発生器１０７は下式が適していて、この具体的な説明は、図２と図３で説明した。
【００５５】
【数５】
なお、（入力）変数ｘがｘ＜−２１のときは、折線関数ｆ（ｘ）を−３２にクリッピングする。そのようなΔａは、入力が非常に小さい場合にのみ発生し、システム的には異常事態が起きている場合と思われる。クリッピングによりＡＧＣ的には、与えられたビット幅で表現できる中で最善を尽くしていることになる。
【００５６】
ターゲット振幅（目標振幅）ａを√２倍以上も変える必要がある場合には、折線関数発生器１０７を複数用意し、ａに応じて切り替えた方が良い。√２倍(６ｄＢ)というのは、折線の傾きをビットシフトで実現するときの刻みが２倍であるという制約からである。１．５のような中途半端な傾きもシフトと加算器で比較的容易に作ることができるので、性能要求が厳しい場合には検討に値するかもしれない。ただし、折線関数発生器１０７が複雑になるにつれ、ｌｏｇアンプに対する実装上の利点が失われて行くことになる。
【００５７】
＜４．第２の実施形態の変形例＞
［他のＡＧＣ回路の構成］
図５に、他の折線関数発生器を用いたＡＧＣ回路１００Ａの構成例を示す。
ＡＧＣ回路１００Ａの構成において、図４と同じ動作を有するブロックは、同一の番号を付与する。
このＡＧＣ回路１００Ａは、目標振幅ａを固定した時のブロック構成である。また、この図５に用いた折線関数発生器１０７ａは、図３で変数ｘを示す横軸をａ＝３２だけシフトしたものと等しい。
具体的には、図４において加算器１０８で振幅検出器１０９の出力データと目標振幅ａを減算処理する代わりに、折線関数発生器１０７の変数ｘを目標振幅ａだけ水平軸にマイナス方向にシフトして等価的に減算処理するとよい。
【００５８】
すなわち、折線関数ｆａ（ｘ）は、
【００５９】
【数６】
である。
【００６０】
図５に示すＡＧＣ回路１００Ａは、図４に示すＡＧＣ回路１００と比較して、折線関数発生器１０７と加算器１０８以外の構成は同じであるので、ここでは詳細な説明は省略する。
したがって、ＡＧＣ回路１００Ａは、減算回路を特別に設ける必要がないので、回路構成を簡略化することができる。
【００６１】
［他のＡＧＣ回路の動作説明］
ＡＧＣ回路１００Ａの動作について説明する。なお、上述したＡＧＣ回路１００と異なる動作について主に説明する。
振幅検出器１０９で出力信号ｏｕｔｐｕｔの振幅を検出し、検出値（ディジタル信号）ｘを出力する。このディジタル信号（変数ｘ）が折線関数発生器１０７ａで式６に示される折線関数でｌｏｇアンプに線形近似され、積分器１０６に出力される。積分器１０６で積分されたディジタル信号は、ＤＡＣ１０５でディジタル信号からアナログ信号に変換され、このアナログ変換された信号が制御信号としてＶＣＡ回路１０１の制御端子に出力され、入力信号の振幅が上述したデシベル（ｄＢ）リニアの演算が行われることにより調整される。
【００６２】
図５に示すＡＧＣ回路１００Ａのように、ターゲット振幅ａが固定値で良い場合、折線関数発生器１０７の入力を誤差Δａではなくａ＋Δａ、すなわち出力信号の振幅そのものに対するように変更することで、誤差Δaを計算する加算回路が不要になる。
しかしながら、この場合、ハードウェア量の削減効果はそれなりにあるが、ターゲット振幅ａの調整機能を入れることが容易でなくなる。誤差Δaを計算することによって得られる実使用上の柔軟性は捨てがたく、図４と図５に示すＡＧＣ回路１００，１００Ａを用途により使い分けるとよい。
【００６３】
＜５．第３の実施形態＞
［記録再生装置の構成］
図６に本発明のＡＧＣ回路を用いた記録再生装置２００のブロック構成を示す。
記録再生装置２００は、不図示のスピンドルモータと、光ピックアップ素子を含み光―電気変換ＩＣ（ＯＥＩＣ）２０２と、ＶＣＡ回路２０３と、ＡＤＣ２０４と、振幅検出器２０８と、折線関数発生器２０７と、積分器２０６と、ＤＡＣ２０５と、ＡＤＣ２０４の後段に接続される不図示の信号処理回路等で構成される。
なお、ＶＣＡ回路２０３と、ＡＤＣ２０４と、振幅検出器２０８と、折線関数発生器２０７と、積分器２０６と、ＤＡＣ２０５で構成される回路ブロックは、図３,４で示したＡＧＣ回路１００，１００Ａに対応する。
【００６４】
ＯＥＩＣ２０２は、フォトダイオードとアンプ（加算器）等で構成され、フォトダイオードで光信号を電気信号に変換し加算器に出力する。そして、加算器において入力された電気信号を演算処理して、高周波信号等を導出する。
また、不図示の信号処理回路では、入力された高周波信号がデ・インターリーブや誤り訂正された後信号処理されて映像信号や音声信号が再生される。一方、記録動作の場合は、上述の動作とほぼ逆の動作が行われ、フォーカス制御、トラッキング制御の動作を伴いながら映像情報、画像情報、音声情報等が変調されてレーザダイオードを介してディスクに書き込まれる。
【００６５】
［記録再生装置の動作説明］
次に、記録再生装置２００の動作について説明する。なお、ここでは、再生動作について説明する。
スピンドルモータで光ディスク２０１が回転駆動され、回転する光ディスク２０１の記録面にレーザ光を照射し、光ディスク２０１の記録情報に対応して反射量が変化する光をＯＥＩＣ２０２で検出して光信号を電気信号に変換する。
【００６６】
ＯＥＩＣ２０２からフォーカス信号、トラッキング制御信号や音声と画像信号を有する高周波信号が導出され、フォーカス信号は信号処理されて光ピックアップのフォーカス調整を行い、トラッキング信号は信号処理されて光ピックアップをディスクの回転方向に対するトラッキング制御を行う。また、ＯＥＩＣ２０２から導出された高周波の入力信号（ｉｎｐｕｔ）がＶＣＡ回路２０３に供給され、ＤＡＣから供給されたアナログ制御信号に応じて、振幅が調整される。調整されたアナログ信号はＡＤＣ２０４に供給され、アナログ信号からディジタル信号に変換される。変換されたディジタル信号は、振幅検出器２０８でその振幅が検出され、折線関数発生器２０７でｌｏｇ関数に近似した折線で線形近似され、その線形近似した関数で得られた値が積分器２０６に供給される。
積分器２０６において折線関数発生器２０７で得られた値が積分され、ＤＡＣ２０５に出力され、ＤＡＣ２０５でディジタル信号がアナログ信号に変換されて、この変換されたアナログ信号が制御信号としてＶＣＡ回路２０３の制御端子に出力される。なお、ＡＧＣ回路を構成する動作は、図４，５に示した動作と同様である。その結果、ＶＣＡ回路２０３において、入力信号ｉｎｐｕｔの振幅が調整され、ＡＤＣ２０４からディジタル信号が後段の信号処理ＩＣに出力され、デ・インターリーブ、誤り訂正などの信号処理を行った後、映像信号が表示装置に表示される。なお、折線関数発生器２０７は、図４の折線関数発生器１０７でも図５の折線関数発生器１０７ａまたはその変形であっても良い。
【００６７】
以上説明したように、本発明によれば、わずかな付加回路でＡＧＣ特性を大幅に改善できる。
また、回路構成が簡単で汎用性があり、ディジタルを用いるＡＧＣ（リードチャネル等)には標準で採用できる。
上述したように、ディジタルＡＧＣに対する構成と動作を説明したが、ＡＧＣ回路をアナログ回路で構成してもよく、この場合、アナログでも折線の段数が少ないことから、アナログ構成の折線関数発生器を容易に実現することができる。
【００６８】
本発明において、入力信号の振幅を制御信号により可変する可変利得回路は、ＶＣＡ回路１０１に対応する。上記可変利得回路から出力された信号の振幅を検出する振幅検出器は、振幅検出器１０９に対応する。上記入力信号の入力範囲に対応した上記振幅検出器の振幅範囲を複数個に分割し、該分割された振幅範囲に応じて所定の係数の直線で表される折線関数を有し、上記振幅検出器で検出された検出信号が供給され、上記分割された振幅範囲で特定する折線関数で得られる出力信号を出力して所定の曲線関数に近似する折線関数発生器は、折線関数発生器１０７に対応する。上記折線関数発生器からの出力信号を積分し、上記可変利得回路を制御する上記制御信号を出力する積分回路は、積分器１０６に対応する。
【図面の簡単な説明】
【００６９】
【図１】図１は、折線関数発生器の原理特性を示す特性図である。
【図２】図２は、折線関数発生器の回路構成を示す図である。
【図３】図３は、折線関数発生器の入出力特性を示す図である。
【図４】図４は、折線関数発生器を用いたＡＧＣ回路のブロック構成を示す図である。
【図５】図５は、他の折線関数発生器を用いたＡＧＣ回路のブロック構成を示す図である。
【図６】図６は、折線関数発生器を用いたＡＧＣ回路を有する記録再生装置のブロック構成図である。
【図７】図７は、従来のＡＧＣ回路のブロック構成図である。
【図８】図８は、他の従来のＡＧＣ回路のブロック構成図である。
【図９】図９は、他の従来のＡＧＣ回路のブロック構成図である。
【符号の説明】
【００７０】
１０…折線関数発生器、１１，１２…レベルシフト回路、１３，１４，１５…判定回路、２１，２２，１０８，３０３，３２１，４２１…加算器、２３，２４，３１，３２，３３，３４…ＡＮＤ回路、２５…インバータ、４０…ＯＲ回路、１００，１００Ａ…ＡＧＣ回路、１０１，２０３，３０１，３１０，４１０…ＶＣＡ回路、１０２…ゲイン段、１０３，２０４…ＡＤＣ、１０５，２０５…ＤＡＣ、１０６，２０６，３０２，３２０，４２０…積分器、１０７，１０７ａ、２０７…折線関数発生器、１０９，２０８，３０４，３２３，４２２…振幅検出器、２００…記録再生装置、２０１…光ディスク、２０２…ＯＥＩＣ、３１１，４１１…乗算器、３１２，４１２…ｅｘｐ関数発生器、３２２，３２４…ｌｏｇ関数発生器。
【技術分野】
【０００１】
本発明は、曲線を表す関数を簡単な折線特性で近似する回路を付加してＡＧＣループの線形化処理を行う信号制御回路、信号制御方法及びこれを用いた記録再生装置に関する。
【背景技術】
【０００２】
図７に従来例のＡＧＣ回路３００のブロック構成を示す。
ＡＧＣ回路３００において、入力信号（ｉｎｐｕｔ）はＶＣＡ（Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）回路３０１で振幅調整されて出力される。出力（ｏｕｔｐｕｔ）信号の振幅は振幅検出器３０４にて検出され、この検出された結果とターゲット振幅(ｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅ)が減算器３０３で減算処理されてその誤差（振幅誤差）ｅが求められ、積分器３０２に入力される。積分器３０２からの出力信号ｕは、ＶＣＡ回路３０１で入力信号と掛け合わされる。最終的に出力信号ｏｕｔｐｕｔの振幅がターゲット振幅と一致すると、積分器３０２の出力信号ｕは一定となり、ＶＣＡ回路３０１のゲインも整定する。
【０００３】
上述した振幅検出器３０４は一般に大きく分けて、ピークホールド型と平均値型の２つの型がある。ピークホールド型は、振幅が増えてゆく方向には高速に追従するが、小さくなる方向には追従が悪いという検出特性がある。他方、平均値型は追従特性の対称性は良いが、ピークホールド型に比べて追従特性が遅くなりがちである。
【０００４】
図７に示すＡＧＣ回路３００の構成はループ中にＶＣＡ３０１として掛算器が含まれ、強度に非線形な特性を持つ。これがＡＧＣ特性に悪影響を及ぼす。以下これについて説明する。
入力信号の振幅値が一定の場合は、振幅誤差を規範としてみると線形のサーボループである。しかし、問題となるのはループゲインが入力振幅によって変ることである。そのため振幅が大きい側からの整定ではループゲインが大きいため早く収束するが、振幅が小さい側からの収束は遅くなるという、整定時間の非対称が生じる。もし振幅が小さい側からの応答を早くするためループゲインを限界まで大きく設定すると、振幅検出器（３０４）等に内在する時定数等のため、今度は振幅が大きい側からの整定が振動的になってしまう。
動作中に入力振幅が変動している状況では、それに応じて常にループゲインが変わる。これに伴い同じ（振幅）誤差ｅでもその重みが異なることになる。しかし積分器３０２にはその区別なく累積されて行くため、いわば単位が違う数値同士の総和を求めていることになる。
ＡＧＣに対する特性要求が緩いときは原理図のままの回路で実用化することができるが、限界性能が必要なときは、この非線形性が問題となる。
【０００５】
上記の不利益を根本的に解消する技術が、引用文献１に開示されている。基本的技術思想はシンプルであり、「振幅ループを対数化して処理する」というものである。この処理方法によれは、ＶＣＡ回路は掛け算ではなくｄＢ（デシベル）の加算に見え、ＡＧＣのループ特性はｄＢ振幅に対して線形になる。掛算と加算の変換関係は数学的に一意なもの(定係数分の違いを除く)であるから、この発明は究極の線形化を実現していることになる。
【０００６】
図８に、この引用文献１に開示されたＡＧＣ回路３５０のブロック構成図を示す。このブロック構成において太線の矢印が対数化された信号である。実信号が流れる部分は当然対数化されてはいないが、ループの応答特性は全体が対数化されているのと同等になる。特に、積分器３２０で表す線形回路に、均等な重み付けのデータが入力されることが重要である。
ここでＶＣＡ（回路）３１１とｅｘｐ（エックスポーネンシャル）関数発生器３１２を一体としてみると、「ｄＢリニアなＶＣＡ」と呼ばれる機能ブロックとなる。この機能ブロックは、ＡＧＣでは比較的良く用いられる手法である。
【０００７】
引用文献１に開示されたブロック構成にすると、図８から分かるようにｌｏｇ（ログ）アンプ（ｌｏｇ（ログ）関数発生器；ログアンプとも表す）３２２，３２４が二つ必要になる。アナログで実現するときｌｏｇアンプ３２２，３２４は、所定の特性を出すのが難しい回路の一つである。一方このｌｏｇアンプ３２２，３２４をディジタルで実現する場合も、演算で実現する場合とテーブルで実現する場合のどちらにおいても、ある程度の回路規模が必要になる。そこで、この部分を簡易化したいという要望が出てくる。
ＡＧＣが用いられる殆どのシステムで、ｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅは動作中ダイナミックに変える必要がない。これを利用すると、たとえば図８のｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅ側のｌｏｇアンプ３２４を省略して、ｌｏｇアンプ３２４の出力値を直接設定すれば良いので、回路構成を簡略化できる。
【０００８】
次に、図９に実際に良く使われているＡＧＣ回路４００を示す。このＡＧＣ回路４００においては、フィードバック系に残るもうひとつのｌｏｇアンプ（図８のｌｏｇアンプ３２２に相当）も、単に省略してしまっている。このときｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅの設定は、目標値そのままの設定に戻る。入力信号（ｉｎｐｕｔ）の振幅がｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅの近辺にあるときは、ｌｏｇアンプも直線アンプと大差ないので、ＡＧＣループ整定後はこれで十分な特性が得られる。ただし引き込み開始時等で、入力信号の振幅に大きな誤差があると、引き込み特性の非対称性が生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このように、図７に示すＡＧＣ回路３００は、入力信号の振幅によりループゲインが変化してしまい、信号振幅の大小またその逆の小大の変化方向によりし収束速度が異なってしまう。また、図８に示すＡＧＣ回路３５０は、ｌｏｇアンプを２個使用しているために特にディジタル化する場合は、演算器あるいはテーブル等を用いる必要があり回路構成が複雑になる不利益がある。また、図９に示すＡＧＣ回路４００は、ｌｏｇアンプをなくした回路構成となっているが、引き込み開始時に入力信号の振幅とｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅとの差が大きいとき、引き込み特性の非対称性が生じる不利益がある。
【００１０】
【特許文献１】ＵＳＰ４，２６３，５６０号公報
【００１１】
本発明の目的は、上述の不利益を鑑みることにより、ＡＧＣ回路に直線を組み合わせた折線関数発生の機能を有する付加回路を設けることにより回路構成を簡略化すると共にＡＧＣ特性を大幅に改善することである。
【課題を解決するための手段】
【００１２】
本発明の信号制御回路は、入力信号の振幅を制御信号により可変する可変利得回路と、上記可変利得回路から出力された信号の振幅を検出する振幅検出器と、上記振幅検出器の振幅範囲を複数個に分割し、該分割された振幅範囲に応じて所定の係数の直線で表される折線関数を有し、上記振幅検出器で検出された検出信号が供給され、上記分割された振幅範囲で特定する折線関数で得られる出力信号を出力して所定の曲線関数に近似する折線関数発生器と、上記折線関数発生器からの出力信号を積分し、上記可変利得回路を制御する上記制御信号を出力する積分回路とを有する。
【００１３】
本発明の信号制御回路は、入力信号の振幅レベルを可変する可変利得回路と、上記可変利得回路から出力された信号をディジタル信号に変換するアナログ／ディジタル変換器と、上記アナログ／ディジタル変換器から出力された信号の振幅を検出する振幅検出器と、上記振幅検出器の振幅範囲を複数個に分割し、該分割された振幅範囲に応じて所定の係数の直線で表される折線関数を有し、上記振幅検出器で検出された検出信号が供給され、上記分割された振幅範囲で特定する折線関数で得られる出力信号を出力して所定の曲線関数に近似する折線関数発生器と、上記折線関数発生器からの出力信号を積分する積分回路と、上記積分回路で積分された信号をディジタル信号からアナログ信号に変換し、該変換されたアナログ信号で上記可変利得回路の利得を可変するディジタル／アナログ変換器とを有する。
【００１４】
本発明の信号制御方法は、制御信号により利得を可変して入力信号の振幅レベルを可変するステップと、可変された振幅レベルを検出するステップと、検出された振幅レベルの振幅範囲を複数個に分割された特定の範囲に対応する折線関数により出力信号が出力され所定の曲線関数に近似するステップと、上記折線関数により出力された出力信号を積分して上記制御信号を生成するステップと、を有する。
【００１５】
本発明の記録再生装置は、ピックアップによりディスクに対して信号を記録または再生し、上記ピックアップされた信号から高周波信号を導出し、該高周波信号をＡＧＣ回路を介して信号レベルを調整した後、信号処理して映像信号を再生する記録再生装置であって、上記ＡＧＣ回路は、上記ピックアップにより導出された入力信号の振幅を可変する可変利得回路と、上記可変利得回路から出力された信号の振幅を検出する振幅検出器と、上記振幅検出器の振幅範囲を複数個に分割し、該分割された振幅範囲に応じて所定の係数の直線で表される折線関数を有し、上記振幅検出器で検出された検出信号が供給され、上記分割された振幅範囲で特定する折線関数で得られる出力信号を出力して所定の曲線関数に近似する折線関数発生器と、上記折線関数発生器からの出力信号を積分し、上記可変利得回路を制御する上記制御信号を出力する積分回路とを有する。
【００１６】
上記折線関数発生器は、好適には、対数型関数を所定の範囲で線形近似する。
上記信号制御回路は、上記振幅検出器からの出力信号が直接上記折線関数発生器に供給される。
上記信号制御回路は、さらに減算器を有し、上記振幅検出器からの出力振幅と目標値の差を求め、該差を上記関数発生器に供給する。
上記利得制御回路は、デシベル（ｄＢ）対応の入力信号が供給され、供給された入力信号が上記ディジタル／アナログ変換器の出力信号によりデシベル加減算されて上記入力信号の振幅が可変される。
上記折線関数発生器は、係数が２のべき乗を有する折線関数である。
上記折線関数発生器は、ビットシフタと判別回路を有し、入力されたディジタル信号の値に応じて、該ディジタル信号を上記関数の係数に対応してシフトし、判別回路の判別結果に応じて所定の折線関数の値を出力する。
【００１７】
本発明は、制御信号により利得を可変して入力信号の振幅レベルを可変し、この可変された振幅レベルを検出した後、この振幅レベルの振幅範囲を複数個に分割された特定の範囲に対応する折線関数により制御信号を発生し、入力信号のレベルを所定のレベルに整定する。
【発明の効果】
【００１８】
本発明によれば、ＡＧＣループの関数演算を折線関数を用いて近似演算を行うため、複雑な対数型関数による演算処理を行う必要がないので、簡単な回路構成で応答速度を線形化できる。
【発明を実施するための最良の形態】
【００１９】
以下、発明を実施するための最良の形態について説明する。なお、説明は以下の順序で行う。
１．発明の動作原理（折線関数の原理）
２．第１の実施形態（折線関数発生器の構成と動作）
３．第２の実施形態（ＡＧＣ回路：回路構成とその動作）
４．第２の実施形態の変形例（ＡＧＣ回路：他の回路構成とその動作）
５．第３の実施形態（記録再生装置：折線関数発生器を有するＡＧＣ回路を有する例）
【００２０】
＜１．発明の動作原理＞
［折線関数の説明］
まず、折線関数の原理について説明する。図１に、所定の入力範囲に対応する直線を組み合わせた折線関数の原理特性のグラフを示す。以下、折線関数の対象とする関数を対数型関数とするが、対数型関数に限定することなく一般の曲線を表す関数であっても良い。
ｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅ（以下目標振幅または目標値とも表す）をａ、検出された出力信号（ｏｕｔｐｕｔ）の振幅をａ＋Δａとすると、図１に示すように、振幅誤差として積分器に入力される値は、
【００２１】
【数１】
である。
数１の右辺の表現から、この式の値(すなわち積分器の入力)は目標振幅ａとこの目標振幅ａからの差を示すΔａの値を別々に考える必要はなく、その比だけで決まることが分かる。そこでΔａ／ａ＝ｘ（変数ｘと定義する）とおくことにする。ここで用いる関数ｌｏｇ（対数型関数）は、説明を簡単にするため以下自然対数として説明する。自然対数は常用対数に対してゲイン調整するだけの違いであるから、本質的には同じである。
【００２２】
式１において変数ｘは、ＡＧＣ整定後は０付近の値をとる。ここで、ＡＧＣの引き込み範囲として信号処理で典型的な値±６ｄＢを想定すると、変数ｘは、
【００２３】
【数２】
の範囲となる。この範囲で上の式で表される関数ｌｏｇ（１＋ｘ）に対し、折線近似する関数を定義する。
例えば、折線関数ｆ（ｘ）を
【００２４】
【数３】
とする。
【００２５】
図１に示すように、関数ｌｏｇ（１＋ｘ）の示す曲線を符号ｈで示し、折線関数ｆ（ｘ）で表す折線を符合ｊで表す。図１に示すように、変数ｘが−０．５から＋１．０の範囲において、折線関数ｆ（ｘ）は関数ｌｏｇ（１＋ｘ）と十分近似している。
また、式３で表される折線関数ｆ（ｘ）は傾きが２、１と１／２と２のべき乗であるため、特にディジタル演算処理においては入力値の変数ｘを掛算器を用いずにビットのシフトと条件判定だけで実現することができる。すなわち、この条件に基く折線関数はｌｏｇ（ログ）テーブルを用いる装置（メモリ等とその制御回路）に比べると、大幅に簡素化することができる。
なお、上述した折線関数ｆ（ｘ）は一つの実施例に過ぎず、種々の変形が可能であり、ＡＧＣループはサーボ系を構成しているので、折線関数において横軸（変数ｘ）の多少違う位置で線を折り曲げても、ＡＧＣ特性はそれ程変わらない。
【００２６】
また、ＡＧＣの範囲が±６ｄＢよりさらに広く、たとえば±１２ｄＢとする場合、変数ｘの値域として
【００２７】
【数４】
が必要となる。この場合には折線関数ｆ（ｘ）の特性を示す（折）線を４本程度に折り曲げた方が、ＡＧＣ特性としても有効である。
【００２８】
上述した原理に基く実装では、ｌｏｇアンプを省略できたがこれに伴いΔa／aの割算器が必要になる。割算器はアナログで実現する場合でもディジタルで実現する場合でも重い（演算量が多く時間がかかる）演算となるから、ｌｏｇ関数を簡略化した意味が少なくなってしまう。
この問題を解決するために、折線関数発生器をΔa／aに対してではなく、Δaを入力とする構成と方法がある。このような折線関数発生器の特性は目標振幅aによって変ってくるが、あまり大きく変らない限りは設定範囲の中央値に対して設計しておけば、実用上十分であり問題は生じない。
すなわち、中央値（目標振幅：ａ）に対する誤差（偏移）をΔａと設定してａ＋Δａを代入した折線関数の演算結果が、相対的に１＋Δａ／ａに対応する折線関数の値に成ればよい。
【００２９】
＜２．第１の実施形態＞
［折線関数発生器の構成］
図２に折線関数発生器１０の回路構成例を示す。ここでは図１の特性を６ビットの符号表現で実現する。
入力端子Ｔ１にシフトレジスタ（図２ではＳｈｉｆｔｅｒと図示）１１の入力端子が接続され、シフトレジスタ１１の出力端子が加算器２１の第１の入力端子に接続され、加算器２１の第２の入力端子Ｔ３からシフト値、例えば１０（ＬＳＢ）が入力され、加算器２１の出力端子はＡＮＤ回路３２の第１の入力端子に接続される。
入力端子Ｔ１は、ＡＮＤ回路３３の第１の入力端子とシフトレジスタ（図２ではＳｈｉｆｔｅｒと図示）１２の入力端子に接続される。シフトレジスタ１２の出力端子が加算器２２の第１の入力端子に接続され、加算器２２の第２の入力端子Ｔ４らシフト値、例えば６（ＬＳＢ）が入力され、加算器２２の出力端子はＡＮＤ回路３４の第１の入力端子に接続される。
【００３０】
また、入力端子Ｔ１は、判別回路１３と判別回路１４と判別回路１５の各入力端子に接続される。
判別回路１３の出力端子は、ＡＮＤ回路２３の反転入力の第１の入力端子とＡＮＤ回路３１の第２の入力端子に接続される。このＡＮＤ回路３１の入力端子の第１の入力端子は入力端子Ｔ２に接続され、この入力端子Ｔ２に設定値−３２（ＬＳＢ）が入力される。
判別回路１４の出力端子は、ＡＮＤ回路２３の第２の入力端子に接続されると共にＡＮＤ回路２４の反転入力の第１の入力端子に接続される。
判別回路１５の出力端子は、ＡＮＤ回路２４の第２の入力端子に接続されると共にインバータ２５の入力端子に接続される。
【００３１】
ＡＮＤ回路３１の出力端子はＯＲ回路４０の第１の入力端子に接続され、ＡＮＤ回路３２の出力端子はＯＲ回路４０の第２の入力端子に接続される。ＡＮＤ回路３３の出力端子はＯＲ回路４０の第３の入力端子に接続され、さらにＡＮＤ回路３４の出力端子はＯＲ回路４０の第４の入力端子に接続され、ＯＲ回路４０の出力端子から折線関数ｆ（ｘ）の値が出力される。
【００３２】
［折線関数発生器の動作説明］
次に、折線関数発生器１０の回路動作について図３を参照しながら説明する。
なお、図２のＡＮＤ回路３１はバス表記を用い、実際は並列にＡＮＤ回路３１−１〜３１−６（不図示）で構成され、またＡＮＤ回路３２〜３４も同様にそれぞれ６個のＡＮＤ回路で構成されている。すなわち、ＡＮＤ回路３１〜３４は、入力信号の６ビットに対して同時にＡＮＤ演算処理が行われる。
変数ｘの“Ｈ”と“Ｌ”のデータが入力端子Ｔ１から入力され、シフトレジスタ１１，１２、加算器２１，２２で演算処理された結果が、判別回路１３〜１５により選択されたＡＮＤ回路３１〜３４のいずれか一つの回路を介してＯＲ回路４０に出力される。
【００３３】
入力されるデータ（変数ｘ）は６ビットで構成され、−３２から＋３１の値をとる。上述したＡＮＤ回路３１〜３４とＯＲ回路４０は４入力セレクタを構成し、判別回路１３〜１５とＡＮＤ回路２３，２４とインバータ２５により４入力セレクタのどれか１つを選択する。４入力セレクタには、−３２にクリップ、２倍、１倍、１／２倍の信号が入力され、これらを適切に選択することで折線特性を実現している。
【００３４】
上述したシフトレジスタ１１は、入力されたデータを左に１ビットシフトする動作を行うので、入力されたデータ（変数ｘのビット）が２倍されることになり、折線関数ｆ（ｘ）の変数ｘに対する係数の２に相当する。また、加算器２１で１０ＬＳＢの値がシフトレジスタ１１から出力されたデータに加算されるので、折線関数ｆ（ｘ）の式で右辺の定数は１０である。
入力端子Ｔ１からＡＮＤ回路２３に直接入力される信号経路は、折線関数ｆ（ｘ）の変数ｘに対する係数１に対応し、この信号経路に加算器は存在しないので折線関数ｆ（ｘ）の式で右辺の定数は０である。
シフトレジスタ１２は、入力されたデータを右に１ビットシフトする動作を行うので、入力されたデータが１／２倍されることになり折線関数ｆ（ｘ）の変数ｘに対する係数１／２に相当し、加算器２２で６加算されるので、折線関数ｆ（ｘ）の式で右辺の定数は６である。
【００３５】
判別回路１３，１４，１５は、変数ｘの値に応じて折線を発生する範囲を規定する制御信号を発生する。この制御信号を用いてＡＮＤ回路２３，２４とインバータ２５から出力される制御信号でＡＮＤ回路３１，３２，３３，３４を切り換えてシフトレジスタ１１、１２とスルーのデータを出力する信号経路を選択してＯＲ回路４０に出力する。ＯＲ回路４０から変数ｘの各範囲に対応する３つの折線からなる折線関数に基くデータが出力される。
【００３６】
次に、折線関数発生器１０の具体動作について述べる。
変数ｘが第１の範囲で、ｘ＜−２１のときの折線関数発生器１０の動作について説明する。
例えば、変数ｘが−２２のとき、判別回路１３からＡＮＤ回路３１の第２の入力端子とＡＮＤ回路２３の反転入力の第１の入力端子に“Ｈ”レベルの信号が入力される。ＡＮＤ回路３１は動作状態となり、入力端子Ｔ２から入力されるデータに応じて“Ｈ”または“Ｌ”レベルの信号が出力される。
また、判別回路１３から出力された“Ｈ”レベル信号により、ＡＮＤ回路２３の出力信号は“Ｌ”レベルである。この“Ｌ”レベルの信号がＡＮＤ回路３２に入力され動作停止状態となる。その結果、ＡＮＤ回路３２の第１の入力端子に入力される値に係わらず、出力端子からは“Ｌ”レベルの信号が出力される。
判別回路１４，１５の出力信号は“Ｈ”レベルであるから、ＡＮＤ回路２４とインバータ２５の各出力端子から“Ｌ”レベルの信号が出力され、ＡＮＤ回路３３、３４は動作停止状態となる。このとき、ＡＮＤ回路３３、３４からそれぞれ“Ｌ”レベルの信号がＯＲ回路４０に出力される。
その結果、ＡＮＤ回路３１のみが動作し、入力端子Ｔ２から供給された値−３２（ＬＳＢ）のみがＯＲ回路４０から出力される。よって、折線関数ｆ（ｘ）＝−３２となる。
【００３７】
次に、変数ｘが第２の範囲で、−２１＜＝ｘ＜−１０の場合の折線関数発生器１０の動作について説明する。
例えばｘ＝−１２とすると、判別回路１３から“Ｌ”レベルの信号が出力され、判別回路１４，１５からは“Ｈ”レベルの信号が出力される。ＡＮＤ回路２３から“Ｈ”レベルの信号が、ＡＮＤ回路２４から“Ｌ”レベルの信号が、インバータ２５から“Ｌ”レベルの信号がそれぞれ出力される。
【００３８】
その結果、ＡＮＤ回路３１，３３，３４の入力端子に“Ｌ”レベルの信号が供給されるので動作停止状態となり、ＡＮＤ回路３２のみが動作状態となる。
このとき、変数ｘ＝−１２はシフトレジスタ１１で左に１ビットシフトされるので、変数ｘの値は２倍となり−２４となる。入力端子Ｔ３から値１０が加算器２１に入力され、定数１０と加算されるので加算器２１の出力は−１４となり、ＡＮＤ回路３２を介してＯＲ回路４０から−１４の値が出力される（図３の点ｆに対応する）。
【００３９】
変数ｘが第３の範囲で、−１０＜＝ｘ＜＋１２の時の折線関数発生器１０の動作について説明する。
変数ｘ＝−８の場合について説明する。
判別回路１３，１４から“Ｌ”レベルの信号が出力され、判別回路１５の“Ｈ”レベルの信号が出力される。ＡＮＤ回路２３とインバータ２５から“Ｌ”レベルの信号が出力され、ＡＮＤ回路２４から“Ｈ”レベルの信号が出力されるので、ＡＮＤ回路３３が動作状態となる。
その結果、ＡＮＤ回路３３に入力された変数ｘの値−８がＯＲ回路４０に供給される（図３の点ｇに対応する）。
図３に示すように、折線関数ｆ（ｘ）は、変数ｘが−１０＜＝ｘ＜＋１２範囲では、原点０を通り、傾き１の直線を示す。
【００４０】
次に、変数ｘが第４の範囲で、ｘ＞＝＋１２の場合の折線関数発生器１０の動作について説明する。
判別回路１３，１４，１５から“Ｌ”レベルの信号が出力され、その結果、ＡＮＤ回路２３，２４から“Ｌ”レベルの信号が出力され、インバータ２５から“Ｈ”レベルの信号が出力される。インバータ２５から“Ｈ”レベルの信号が出力されるので、ＡＮＤ回路３４のみが動作状態となる。
【００４１】
例えばｘ＝＋１４とすると、判別回路１３，１４，１５から“Ｌ”レベルの信号が出力され、ＡＮＤ回路２３，２４は“Ｌ”レベル、インバータ２５の出力は“Ｈ”レベルとなる。
【００４２】
したがって、ＡＮＤ回路３１，３２，３３は“Ｌ”レベルの信号が入力されるので非動作状態となり、ＡＮＤ回路３４のみが動作状態となる。
このとき、変数ｘ＝＋１４はシフトレジスタ１２で右に１ビットシフトされるので、変数ｘの値は１／２倍となり＋７となる。この値＋７が加算器２２に入力され、定数６と加算されるので加算器２２の出力は＋１３となり、ＡＮＤ回路３２を介してＯＲ回路４０の出力から＋１３値が出力される（図３のｈ１に対応する）。
次の例として、変数ｘがｘ＝＋３２の場合の折線関数発生器１０の動作について説明する。
変数ｘの値＋３２がシフトレジスタ１２で右に１ビットシフトされるので、変数ｘの値は１／２倍となり＋１６となる。この値＋１６が加算器２２に入力され、定数６と加算されるので加算器２２の出力は＋２２となり、ＡＮＤ回路３４を介してＯＲ回路４０の出力から＋２２値が出力される（図３のｈ２に対応する）。
図３に示すように、折線関数ｆ（ｘ）は、変数ｘがｘ＞１３の範囲では、傾き１／２で切片＋６の直線で表される。
【００４３】
上述したことから、図２に示す折線関数発生器１０は、図３に示す折線関数ｆ（ｘ）を、変数ｘを所定の範囲で精度よく近似できる。
また、図２に示した折線関数発生器１０は、折線関数ｆ（ｘ）の傾きを示す係数を２のべき乗にしたことから、特にディジタル演算処理においては、入力データのビット操作において右または左に１ビットシフトするシフトレジスタまたはスルーとすることにより簡単なハードウェアで実現することができる。
勿論、上述した折線関数ｆ（ｘ）の係数２、１、１／２以外の係数と定数を用いて、変数の所定の範囲で任意の折線関数を表すこともできる。
【００４４】
＜３．第２の実施形態＞
［ＡＧＣ回路の構成］
次に、上述した折線関数ｆ（ｘ）を用いたＡＧＣ回路１００の実施例を図４に示す。
ＡＧＣ回路１００は、ＶＣＡ回路１０１、ゲイン段（増幅器：図４において増幅度をＡ１と図示する）１０２、ＡＤＣ（アナログ／ディジタル変換器：図４においてＡＤＣと図示する）１０３、振幅検出器１０９、加算器１０８、折線関数発生器（図４において折線アンプ１０７と図示する）、積分器１０６、ＤＡＣ（ディジタル−アナログ変換器：図４においてＤＡＣと図示する）１０５で構成される。
【００４５】
ＶＣＡ回路１０１は、振幅の調整対象である入力信号（ｉｎｐｕｔ）と、ＤＡＣ１０５からの制御信号が入力される。この入力信号の振幅がＤＡＣ１０５からのアナログ制御信号により指数関数的に可変される。ＤＡＣ１０５入力のディジタル信号から見ると、デシベル（ｄＢ）表示でのゲインを制御していることになる。
【００４６】
ＡＤＣ１０３は、ディジタル−アナログ変換器を示し、例えば６ビット構成のフラッシュＡＤＣからなる。またこのＡＤＣの方式は、フラッシュ構成以外であってもよく、チップ面積、精度等を考慮して変換方式を選択する。
ゲイン段１０２から出力されたアナログ信号がこのＡＤＣ１０３で、例えば６ビットのディジタル信号に変換される。
【００４７】
振幅検出器１０９は、ディジタル回路で構成され、ＡＤＣ１０３から出力されたディジタル信号の振幅を検出する。
振幅検出器１０９として、一般に、ピーク検出器や平均値検出器があるが、ここではいずれの回路であっても良く、とくに限定しないが高速応答なものが望まれる。
【００４８】
加算器１０８は、ディジタル加算器で構成され、振幅検出器１０９で検出されたディジタル振幅値と目標振幅ａ（Ｔａｒｇｅｔ ａｍｐｌｉｔｕｄｅ）のディジタル値が入力され、これらの値がディジタル処理され、目標振幅ａとの差がΔａとして出力される。
【００４９】
折線関数発生器（折線ａｍｐ）１０７は、誤差Δａを変数ｘ＝Δａまたは誤差Δａを目標振幅ａで正規化したｘ＝Δａ／ａとした折線関数ｆ（ｘ）の値を出力する。
【００５０】
積分器１０６は、係数Ｋｉと折線関数発生器１０７から逐次出力される値を乗算し、このＫｉ＊ｆ（Δａ）を加算して積分値を得る。なお、係数Ｋｉは、ＡＧＣループ特性から決める。
【００５１】
ＤＡＣ１０５は、積分器１０６から出力された積分値がディジタルデータであるので、ＶＣＡ回路１０１をアナログ制御信号で制御するために、ディジタル信号をアナログ信号に変換する。
【００５２】
図４に示すＡＧＣ回路１００において、メインの信号系の途中でＡＤ変換され、後ろの信号処理系につなぐためのＡＧＣを想定している。フィードバック系はディジタルで処理され、最後にＤＡＣ１０５でＶＣＡ回路１０１を制御する。上述したように、ＶＣＡ回路１０１はｄＢ（デシベル）リニアの演算回路で構成され、ＤＡＣ１０５とあわせてｄＢ／ＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）のゲイン特性を持ち、デシベル単位での演算（加算、減算）処理が行われる。
【００５３】
［ＡＧＣ回路の動作説明］
次に、図４に示すＡＧＣ回路１００の動作について説明する。
アナログの入力信号ｉｎｐｕｔがＶＣＡ回路１０１に入力されると、ＤＡＣ１０５から出力される制御信号によりｄＢ（デシベル）／ＬＳＢの比率で振幅が調整される。ＶＣＡ回路１０１で入力信号の振幅レベルが調整された後、ゲイン段１０２でＡ１倍に増幅されたアナログ信号がＡＤＣ１０３に出力される。ＡＤＣ１０３でアナログ信号がディジタル信号に変換され、これが振幅検出器１０９にも供給される。振幅検出器１０９で出力信号ｏｕｔｐｕｔの振幅がディジタル的に検出されて加算器１０８に出力される。
加算器１０８には基準値となるＴａｒｇｅｔ ａｍｐｌｉｔｕｄｅ（目標振幅ａ）も入力され、この目標振幅ａと振幅検出器１０９からの出力信号が減算処理され、その結果、誤差（またはａからの偏移）Δａが出力される。
誤差Δａは、折線関数発生器（折線ａｍｐ）１０７に供給され、その誤差Δａに対応する折線関数ｆ（Δａ）でｌｏｇ（ログ）アンプに近似した演算処理が行われ、その折線関数の出力値が積分器１０６に出力される。積分器１０６で係数Ｋｉとｆ（Δａ）の演算が繰り返し所定回行われて加算されることにより、Ｋｉ＊Σ（−ｆ（Δａ））の積分処理が実行される。あるいは、Σ（−ｆ（Δａ））の演算処理が行われた後、係数Ｋｉを乗算して積分処理してもよく、積分器１０６の構成とこれにかかわる動作を限定するものではない。
積分器１０６で積分されたディジタルデータがＤＡＣ１０５に供給され、ディジタル信号がアナログ信号に変換され制御信号としてＶＣＡ回路１０１に出力される。制御信号により、入力信号ｉｎｐｕｔをデシベルリニアの演算処理し、入力信号の振幅を可変する。
【００５４】
上述したように、図４において、折線関数発生器１０７もディジタルで実現される。効率よくこの回路を構成するために、入出力のビット幅が同じとすると、目標振幅ａの近傍、すなわち、誤差Δａ＝０付近では入力がそのまま出力になる設計が一般的である。データ幅を６ビットとし、目標振幅ａ＝３２として折線関数発生器１０７を設計すると、近似したい特性は３２＊ｌｏｇ（１＋ｘ／３２）となる。ここで＊印は乗算記号を示す。これを近似する折線関数発生器１０７は下式が適していて、この具体的な説明は、図２と図３で説明した。
【００５５】
【数５】
なお、（入力）変数ｘがｘ＜−２１のときは、折線関数ｆ（ｘ）を−３２にクリッピングする。そのようなΔａは、入力が非常に小さい場合にのみ発生し、システム的には異常事態が起きている場合と思われる。クリッピングによりＡＧＣ的には、与えられたビット幅で表現できる中で最善を尽くしていることになる。
【００５６】
ターゲット振幅（目標振幅）ａを√２倍以上も変える必要がある場合には、折線関数発生器１０７を複数用意し、ａに応じて切り替えた方が良い。√２倍(６ｄＢ)というのは、折線の傾きをビットシフトで実現するときの刻みが２倍であるという制約からである。１．５のような中途半端な傾きもシフトと加算器で比較的容易に作ることができるので、性能要求が厳しい場合には検討に値するかもしれない。ただし、折線関数発生器１０７が複雑になるにつれ、ｌｏｇアンプに対する実装上の利点が失われて行くことになる。
【００５７】
＜４．第２の実施形態の変形例＞
［他のＡＧＣ回路の構成］
図５に、他の折線関数発生器を用いたＡＧＣ回路１００Ａの構成例を示す。
ＡＧＣ回路１００Ａの構成において、図４と同じ動作を有するブロックは、同一の番号を付与する。
このＡＧＣ回路１００Ａは、目標振幅ａを固定した時のブロック構成である。また、この図５に用いた折線関数発生器１０７ａは、図３で変数ｘを示す横軸をａ＝３２だけシフトしたものと等しい。
具体的には、図４において加算器１０８で振幅検出器１０９の出力データと目標振幅ａを減算処理する代わりに、折線関数発生器１０７の変数ｘを目標振幅ａだけ水平軸にマイナス方向にシフトして等価的に減算処理するとよい。
【００５８】
すなわち、折線関数ｆａ（ｘ）は、
【００５９】
【数６】
である。
【００６０】
図５に示すＡＧＣ回路１００Ａは、図４に示すＡＧＣ回路１００と比較して、折線関数発生器１０７と加算器１０８以外の構成は同じであるので、ここでは詳細な説明は省略する。
したがって、ＡＧＣ回路１００Ａは、減算回路を特別に設ける必要がないので、回路構成を簡略化することができる。
【００６１】
［他のＡＧＣ回路の動作説明］
ＡＧＣ回路１００Ａの動作について説明する。なお、上述したＡＧＣ回路１００と異なる動作について主に説明する。
振幅検出器１０９で出力信号ｏｕｔｐｕｔの振幅を検出し、検出値（ディジタル信号）ｘを出力する。このディジタル信号（変数ｘ）が折線関数発生器１０７ａで式６に示される折線関数でｌｏｇアンプに線形近似され、積分器１０６に出力される。積分器１０６で積分されたディジタル信号は、ＤＡＣ１０５でディジタル信号からアナログ信号に変換され、このアナログ変換された信号が制御信号としてＶＣＡ回路１０１の制御端子に出力され、入力信号の振幅が上述したデシベル（ｄＢ）リニアの演算が行われることにより調整される。
【００６２】
図５に示すＡＧＣ回路１００Ａのように、ターゲット振幅ａが固定値で良い場合、折線関数発生器１０７の入力を誤差Δａではなくａ＋Δａ、すなわち出力信号の振幅そのものに対するように変更することで、誤差Δaを計算する加算回路が不要になる。
しかしながら、この場合、ハードウェア量の削減効果はそれなりにあるが、ターゲット振幅ａの調整機能を入れることが容易でなくなる。誤差Δaを計算することによって得られる実使用上の柔軟性は捨てがたく、図４と図５に示すＡＧＣ回路１００，１００Ａを用途により使い分けるとよい。
【００６３】
＜５．第３の実施形態＞
［記録再生装置の構成］
図６に本発明のＡＧＣ回路を用いた記録再生装置２００のブロック構成を示す。
記録再生装置２００は、不図示のスピンドルモータと、光ピックアップ素子を含み光―電気変換ＩＣ（ＯＥＩＣ）２０２と、ＶＣＡ回路２０３と、ＡＤＣ２０４と、振幅検出器２０８と、折線関数発生器２０７と、積分器２０６と、ＤＡＣ２０５と、ＡＤＣ２０４の後段に接続される不図示の信号処理回路等で構成される。
なお、ＶＣＡ回路２０３と、ＡＤＣ２０４と、振幅検出器２０８と、折線関数発生器２０７と、積分器２０６と、ＤＡＣ２０５で構成される回路ブロックは、図３,４で示したＡＧＣ回路１００，１００Ａに対応する。
【００６４】
ＯＥＩＣ２０２は、フォトダイオードとアンプ（加算器）等で構成され、フォトダイオードで光信号を電気信号に変換し加算器に出力する。そして、加算器において入力された電気信号を演算処理して、高周波信号等を導出する。
また、不図示の信号処理回路では、入力された高周波信号がデ・インターリーブや誤り訂正された後信号処理されて映像信号や音声信号が再生される。一方、記録動作の場合は、上述の動作とほぼ逆の動作が行われ、フォーカス制御、トラッキング制御の動作を伴いながら映像情報、画像情報、音声情報等が変調されてレーザダイオードを介してディスクに書き込まれる。
【００６５】
［記録再生装置の動作説明］
次に、記録再生装置２００の動作について説明する。なお、ここでは、再生動作について説明する。
スピンドルモータで光ディスク２０１が回転駆動され、回転する光ディスク２０１の記録面にレーザ光を照射し、光ディスク２０１の記録情報に対応して反射量が変化する光をＯＥＩＣ２０２で検出して光信号を電気信号に変換する。
【００６６】
ＯＥＩＣ２０２からフォーカス信号、トラッキング制御信号や音声と画像信号を有する高周波信号が導出され、フォーカス信号は信号処理されて光ピックアップのフォーカス調整を行い、トラッキング信号は信号処理されて光ピックアップをディスクの回転方向に対するトラッキング制御を行う。また、ＯＥＩＣ２０２から導出された高周波の入力信号（ｉｎｐｕｔ）がＶＣＡ回路２０３に供給され、ＤＡＣから供給されたアナログ制御信号に応じて、振幅が調整される。調整されたアナログ信号はＡＤＣ２０４に供給され、アナログ信号からディジタル信号に変換される。変換されたディジタル信号は、振幅検出器２０８でその振幅が検出され、折線関数発生器２０７でｌｏｇ関数に近似した折線で線形近似され、その線形近似した関数で得られた値が積分器２０６に供給される。
積分器２０６において折線関数発生器２０７で得られた値が積分され、ＤＡＣ２０５に出力され、ＤＡＣ２０５でディジタル信号がアナログ信号に変換されて、この変換されたアナログ信号が制御信号としてＶＣＡ回路２０３の制御端子に出力される。なお、ＡＧＣ回路を構成する動作は、図４，５に示した動作と同様である。その結果、ＶＣＡ回路２０３において、入力信号ｉｎｐｕｔの振幅が調整され、ＡＤＣ２０４からディジタル信号が後段の信号処理ＩＣに出力され、デ・インターリーブ、誤り訂正などの信号処理を行った後、映像信号が表示装置に表示される。なお、折線関数発生器２０７は、図４の折線関数発生器１０７でも図５の折線関数発生器１０７ａまたはその変形であっても良い。
【００６７】
以上説明したように、本発明によれば、わずかな付加回路でＡＧＣ特性を大幅に改善できる。
また、回路構成が簡単で汎用性があり、ディジタルを用いるＡＧＣ（リードチャネル等)には標準で採用できる。
上述したように、ディジタルＡＧＣに対する構成と動作を説明したが、ＡＧＣ回路をアナログ回路で構成してもよく、この場合、アナログでも折線の段数が少ないことから、アナログ構成の折線関数発生器を容易に実現することができる。
【００６８】
本発明において、入力信号の振幅を制御信号により可変する可変利得回路は、ＶＣＡ回路１０１に対応する。上記可変利得回路から出力された信号の振幅を検出する振幅検出器は、振幅検出器１０９に対応する。上記入力信号の入力範囲に対応した上記振幅検出器の振幅範囲を複数個に分割し、該分割された振幅範囲に応じて所定の係数の直線で表される折線関数を有し、上記振幅検出器で検出された検出信号が供給され、上記分割された振幅範囲で特定する折線関数で得られる出力信号を出力して所定の曲線関数に近似する折線関数発生器は、折線関数発生器１０７に対応する。上記折線関数発生器からの出力信号を積分し、上記可変利得回路を制御する上記制御信号を出力する積分回路は、積分器１０６に対応する。
【図面の簡単な説明】
【００６９】
【図１】図１は、折線関数発生器の原理特性を示す特性図である。
【図２】図２は、折線関数発生器の回路構成を示す図である。
【図３】図３は、折線関数発生器の入出力特性を示す図である。
【図４】図４は、折線関数発生器を用いたＡＧＣ回路のブロック構成を示す図である。
【図５】図５は、他の折線関数発生器を用いたＡＧＣ回路のブロック構成を示す図である。
【図６】図６は、折線関数発生器を用いたＡＧＣ回路を有する記録再生装置のブロック構成図である。
【図７】図７は、従来のＡＧＣ回路のブロック構成図である。
【図８】図８は、他の従来のＡＧＣ回路のブロック構成図である。
【図９】図９は、他の従来のＡＧＣ回路のブロック構成図である。
【符号の説明】
【００７０】
１０…折線関数発生器、１１，１２…レベルシフト回路、１３，１４，１５…判定回路、２１，２２，１０８，３０３，３２１，４２１…加算器、２３，２４，３１，３２，３３，３４…ＡＮＤ回路、２５…インバータ、４０…ＯＲ回路、１００，１００Ａ…ＡＧＣ回路、１０１，２０３，３０１，３１０，４１０…ＶＣＡ回路、１０２…ゲイン段、１０３，２０４…ＡＤＣ、１０５，２０５…ＤＡＣ、１０６，２０６，３０２，３２０，４２０…積分器、１０７，１０７ａ、２０７…折線関数発生器、１０９，２０８，３０４，３２３，４２２…振幅検出器、２００…記録再生装置、２０１…光ディスク、２０２…ＯＥＩＣ、３１１，４１１…乗算器、３１２，４１２…ｅｘｐ関数発生器、３２２，３２４…ｌｏｇ関数発生器。
【特許請求の範囲】
【請求項１】
入力信号の振幅を制御信号により可変する可変利得回路と、
上記可変利得回路から出力された信号の振幅を検出する振幅検出器と、
上記振幅検出器の振幅範囲を複数個に分割し、該分割された振幅範囲に応じて所定の係数の直線で表される折線関数を有し、上記振幅検出器で検出された検出信号が供給され、上記分割された振幅範囲で特定する折線関数で得られる出力信号を出力して所定の曲線関数に近似する折線関数発生器と、
上記折線関数発生器からの出力信号を積分し、上記可変利得回路を制御する上記制御信号を出力する積分回路と
を有する
信号制御回路。
【請求項２】
上記折線関数発生器は、複数の直線を用いて対数型関数を近似する
請求項１記載の信号制御回路。
【請求項３】
上記対数型関数は、上記振幅検出器からの出力信号を変数ｘとしたｌｏｇ（１＋ｘ）の関数を複数の直線を用いて近似する
請求項２記載の信号制御回路。
【請求項４】
上記対数型関数を近似する折線関数の直線の傾きを表す係数は、２のべき乗で表される
請求項３記載の信号制御回路。
【請求項５】
上記折線関数発生器は、上記振幅検出器からの出力値と目標振幅の差分が入力される
請求項３記載の信号制御回路。
【請求項６】
上記折線関数発生器は、上記振幅検出器からの出力値が直接入力される
請求項２記載の信号制御回路。
【請求項７】
入力信号の振幅レベルを可変する可変利得回路と、
上記可変利得回路から出力された信号をディジタル信号に変換するアナログ／ディジタル変換器と、
上記アナログ／ディジタル変換器から出力された信号の振幅を検出する振幅検出器と、
上記振幅検出器の振幅範囲を複数個に分割し、該分割された振幅範囲に応じて所定の係数の直線で表される折線関数を有し、上記振幅検出器で検出された検出信号が供給され、上記分割された振幅範囲で特定する折線関数で得られる出力信号を出力して所定の曲線関数に近似する折線関数発生器と、
上記折線関数発生器からの出力信号を積分する積分回路と、
上記積分回路で積分された信号をディジタル信号からアナログ信号に変換し、該変換されたアナログ信号で上記可変利得回路の利得を可変するディジタル／アナログ変換器と
を有する信号制御回路。
【請求項８】
上記折線関数発生器は、複数の直線を用いて対数型関数を近似する
請求項７記載の信号制御回路。
【請求項９】
上記対数型関数は、上記振幅検出器からの出力信号を変数ｘとしたｌｏｇ（１＋ｘ）の関数を複数の直線を用いて近似する
請求項８記載の信号制御回路。
【請求項１０】
制御信号により利得を可変して入力信号の振幅レベルを可変するステップと、
可変された振幅レベルを検出するステップと、
検出された振幅レベルの振幅範囲を複数個に分割された特定の範囲に対応する折線関数により出力信号が出力されて所定の曲線関数に近似するステップと、
上記折線関数により出力された出力信号を積分して上記制御信号を生成するステップと、
を有する信号制御方法。
【請求項１１】
上記折線関数は、複数の直線を用いて対数型関数を近似する
請求項１０記載の信号制御方法。
【請求項１２】
上記対数型関数は、上記検出された振幅レベルを変数ｘとしたｌｏｇ（１＋ｘ）の関数を複数の直線を用いて近似する
請求項１０記載の信号制御方法。
【請求項１３】
ピックアップによりディスクに対して信号を記録または再生し、上記ピックアップされた信号から高周波信号を導出し、該高周波信号をＡＧＣ回路を介して信号レベルを調整した後、信号処理して映像信号を再生する記録再生装置であって、
上記ＡＧＣ回路は、
上記ピックアップにより導出された入力信号の振幅を可変する可変利得回路と、
上記可変利得回路から出力された信号の振幅を検出する振幅検出器と、
上記振幅検出器の振幅範囲を複数個に分割し、該分割された振幅範囲に応じて所定の係数の直線で表される折線関数を有し、上記振幅検出器で検出された検出信号が供給され、上記分割された振幅範囲で特定する折線関数で得られる出力信号を出力して所定の曲線関数に近似する折線関数発生器と、
上記折線関数発生器からの出力信号を積分し、上記可変利得回路を制御する上記制御信号を出力する積分回路と
を有する
記録再生装置。
【請求項１４】
上記折線関数発生器は、複数の直線を用いて対数型関数を近似する
請求項１３記載の記録再生装置。
【請求項１５】
上記対数型関数は、上記振幅検出器からの出力信号を変数ｘとしたｌｏｇ（１＋ｘ）の関数を複数の直線を用いて近似する
請求項１４記載の記録再生装置。
【請求項１】
入力信号の振幅を制御信号により可変する可変利得回路と、
上記可変利得回路から出力された信号の振幅を検出する振幅検出器と、
上記振幅検出器の振幅範囲を複数個に分割し、該分割された振幅範囲に応じて所定の係数の直線で表される折線関数を有し、上記振幅検出器で検出された検出信号が供給され、上記分割された振幅範囲で特定する折線関数で得られる出力信号を出力して所定の曲線関数に近似する折線関数発生器と、
上記折線関数発生器からの出力信号を積分し、上記可変利得回路を制御する上記制御信号を出力する積分回路と
を有する
信号制御回路。
【請求項２】
上記折線関数発生器は、複数の直線を用いて対数型関数を近似する
請求項１記載の信号制御回路。
【請求項３】
上記対数型関数は、上記振幅検出器からの出力信号を変数ｘとしたｌｏｇ（１＋ｘ）の関数を複数の直線を用いて近似する
請求項２記載の信号制御回路。
【請求項４】
上記対数型関数を近似する折線関数の直線の傾きを表す係数は、２のべき乗で表される
請求項３記載の信号制御回路。
【請求項５】
上記折線関数発生器は、上記振幅検出器からの出力値と目標振幅の差分が入力される
請求項３記載の信号制御回路。
【請求項６】
上記折線関数発生器は、上記振幅検出器からの出力値が直接入力される
請求項２記載の信号制御回路。
【請求項７】
入力信号の振幅レベルを可変する可変利得回路と、
上記可変利得回路から出力された信号をディジタル信号に変換するアナログ／ディジタル変換器と、
上記アナログ／ディジタル変換器から出力された信号の振幅を検出する振幅検出器と、
上記振幅検出器の振幅範囲を複数個に分割し、該分割された振幅範囲に応じて所定の係数の直線で表される折線関数を有し、上記振幅検出器で検出された検出信号が供給され、上記分割された振幅範囲で特定する折線関数で得られる出力信号を出力して所定の曲線関数に近似する折線関数発生器と、
上記折線関数発生器からの出力信号を積分する積分回路と、
上記積分回路で積分された信号をディジタル信号からアナログ信号に変換し、該変換されたアナログ信号で上記可変利得回路の利得を可変するディジタル／アナログ変換器と
を有する信号制御回路。
【請求項８】
上記折線関数発生器は、複数の直線を用いて対数型関数を近似する
請求項７記載の信号制御回路。
【請求項９】
上記対数型関数は、上記振幅検出器からの出力信号を変数ｘとしたｌｏｇ（１＋ｘ）の関数を複数の直線を用いて近似する
請求項８記載の信号制御回路。
【請求項１０】
制御信号により利得を可変して入力信号の振幅レベルを可変するステップと、
可変された振幅レベルを検出するステップと、
検出された振幅レベルの振幅範囲を複数個に分割された特定の範囲に対応する折線関数により出力信号が出力されて所定の曲線関数に近似するステップと、
上記折線関数により出力された出力信号を積分して上記制御信号を生成するステップと、
を有する信号制御方法。
【請求項１１】
上記折線関数は、複数の直線を用いて対数型関数を近似する
請求項１０記載の信号制御方法。
【請求項１２】
上記対数型関数は、上記検出された振幅レベルを変数ｘとしたｌｏｇ（１＋ｘ）の関数を複数の直線を用いて近似する
請求項１０記載の信号制御方法。
【請求項１３】
ピックアップによりディスクに対して信号を記録または再生し、上記ピックアップされた信号から高周波信号を導出し、該高周波信号をＡＧＣ回路を介して信号レベルを調整した後、信号処理して映像信号を再生する記録再生装置であって、
上記ＡＧＣ回路は、
上記ピックアップにより導出された入力信号の振幅を可変する可変利得回路と、
上記可変利得回路から出力された信号の振幅を検出する振幅検出器と、
上記振幅検出器の振幅範囲を複数個に分割し、該分割された振幅範囲に応じて所定の係数の直線で表される折線関数を有し、上記振幅検出器で検出された検出信号が供給され、上記分割された振幅範囲で特定する折線関数で得られる出力信号を出力して所定の曲線関数に近似する折線関数発生器と、
上記折線関数発生器からの出力信号を積分し、上記可変利得回路を制御する上記制御信号を出力する積分回路と
を有する
記録再生装置。
【請求項１４】
上記折線関数発生器は、複数の直線を用いて対数型関数を近似する
請求項１３記載の記録再生装置。
【請求項１５】
上記対数型関数は、上記振幅検出器からの出力信号を変数ｘとしたｌｏｇ（１＋ｘ）の関数を複数の直線を用いて近似する
請求項１４記載の記録再生装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−６１７２９（Ｐ２０１０−６１７２９Ａ）
【公開日】平成２２年３月１８日（２０１０．３．１８）
【国際特許分類】
【出願番号】特願２００８−２２５２９２（Ｐ２００８−２２５２９２）
【出願日】平成２０年９月２日（２００８．９．２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年３月１８日（２０１０．３．１８）
【国際特許分類】
【出願日】平成２０年９月２日（２００８．９．２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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