光学メモリ拡張
本発明の様々な実施形態は、コンピュータシステムのメモリを分離するための光学ベースの方法と拡張メモリシステムに向けられたものである。一態様において、拡張メモリシステム(200)は、プロセッサと電気的に連通している第１の光学／電気インターフェース(202)と、メモリと共に構成されたメモリ拡張ボード(204)と、前記メモリ拡張ボードに取り付けられた第２の光学／電気インターフェース(208)とを備える。前記第１のインターフェースは、光学信号を、前記プロセッサに送られる電気信号へと変換し、及び、前記プロセッサにより生成された電気信号を、光学信号へと変換する。前記第２のインターフェースは、光学信号を、前記メモリに送られる電気信号へと変換し、及び、前記メモリにより生成された電気信号を、光学信号へと変換する。前記光学信号は、前記第１のインターフェースと第２のインターフェースとの間において交換される。実施形態はまた、データを送って拡張メモリシステム内において受け取るための方法も含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、コンピュータメモリに関し、特に、メモリの光学的な分離（disaggregation）のためのシステム及び方法に関するものである。
【背景技術】
【０００２】
背景
アプリケーションのサイズの増大と、ソフトウェアベースのマルチメディアの人気と、グラフィックス仕事量の増加とが、メモリ容量の要求が高められる一因となっている。サーバ、ワークステーション、ネットワーク機器、及びハイエンドなデスクトップコンピュータなどの多くのコンピュータシステムは、その構成当時のアプリケーションをサポートするだけのメモリしかない状態で頻繁に構成され、将来に同一システム上において実行される可能性があるアプリケーションをサポートするのに十分なメモリで典型的には構成されない。図１は、ＤＤＲインターフェースをサポートするよう構成されたコンピュータシステムのマザーボード１０６上に配置されたメモリ１０２及びプロセッサ１０４構成要素の等角図を示す。メモリ１０２は、４つのＤＩＭＭスロット１１２〜１１５にそれぞれ挿入された４つのデュアルインラインメモリモジュール（「ＤＩＭＭｓ」）１０８〜１１１から成る。各ＤＩＭＭは、８つのダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップを含む。プロセッサ１０４は、ＤＩＭＭｓ１０８〜１１１に対して送受されるデータの流れを管理し、且つ、そのメモリ１０２をコンピュータシステムにおける他の主要な構成要素とインターフェースさせるチップである。ＤＩＭＭｓ１０８〜１１１は、ＤＤＲインターフェース１１８を介してプロセッサ１０４と電気的に連通している。プロセッサ１０４と、ＤＩＭＭｓ１０８〜１１１内の各ＤＲＡＭのデータ線との間において、並列に電気信号内のデータ、アドレス、及びコントロール情報を送ることのための共有化されたパラレル経路インターフェースを提供するスタブ・バス・トポロジをＤＤＲインターフェース１１８は有する。
【０００３】
用語「ＤＤＲ」は、コンピュータシステムクロック信号の立ち上がりエッジと立ち下がりエッジとの両方においてデータを伝達することを意味する。プロセッサ１０４及びＤＩＭＭｓ１０８〜１１１は、ＤＤＲに従ってデータを送受するよう構成されている。クロックの両エッジを用いることによって、データ信号は同じ制限周波数において動作し、データ転送レートが２倍になる。一般的にＤＤＲｘにより識別される（ここで、ｘは整数である）多くの異なるＤＤＲインターフェース１１８の実現形態が存在する。例えば、ＤＤＲ１は、データライン上においてダブルデータレートの信号伝達（シグナリング）を用いるが、アドレス及びコントロール信号は、依然として１クロック周期ごとに１度ＤＩＭＭｓに送られる。ＤＤＲ２は、ＤＤＲ１の２倍の速度で動作し、このことは、各ＤＲＡＭのメモリセルを、ＤＤＲ１におけるようなクロックレートでなく、半分のクロックレートで動作させることによって成し遂げられる。ＤＤＲ３は、メモリセルの４倍の速度において入力／出力バスを実行させる能力を提供する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
コンピュータシステムにおける、新たなアプリケーションか又は新たなアプリケーションバージョンで、これまでの増加するメモリ要求と同じペースを保つために、コンピュータシステムオペレータは、既存のＤＤＲメモリチャンネルに対してＤＩＭＭｓを単純に追加することによってコンピュータシステムのメモリを増加させることができ、バッファリングされるメモリ設計に切り換えることができる。しかしながら、電気的なＤＤＲメモリチャンネルに対してＤＩＭＭｓが追加される時に、電気的な負荷（又はロード）が、バスタイミングエラーを生じさせ、該バスタイミングエラーは、バス速度が低減されるまで存続する。その結果として、最大メモリサイズと、最大メモリ速度との間にはトレードオフが存在する。或いはまた、バッファリングされるメモリ設計により、電力及びレイテンシが常に生じており、いずれにせよメモリは完全に負荷がかかる。バッファリングされるチャンネル当たりに、少数のＤＩＭＭｓは負荷がかけられ得ると、そのために、バッファリングされるシステムさえも、準備され得るメモリにおいて制限される。追加的には、各々の追加されたバッファは、消費電力とコストとを追加し、この解決法を、大容量な低コストなシステムにとって望ましくないものにさせる。
【０００５】
ＤＩＭＭｓをコンピュータシステムに単純に追加することにおいて考慮すべき他の要因は、従来のプロセッサが、２タイプのオンボードメモリのコントローラを利用するということである。すなわち、１）バッファリングされるメモリと、２）直接取り付けられるメモリとの２つのタイプである。メモリコントローラは、ＤＩＭＭｓに対して送受するデータの流れを管理するディジタル回路であり、別個のチップとして実現され得るか或いはプロセッサのようなチップ内において統合され得る。メモリコントローラは、ＤＲＡＭに対して読み出し及び書き込みを行うために、及び、デバイス全体を通じて電流を送ることによって該ＤＲＡＭをリフレッシュするために必要な論理を含む。バッファリングされるメモリシステムは、メモリ拡張のためのメカニズムを可能にし、及び、メモリが完全にポピュレートされていようとなかろうと、バッファのコストが常に発生する。一方、直接取り付けられるメモリは、低コストの実現形態を可能にし、バッファリングされるメモリよりも、より少ない電力を使用する。何故ならば、直接取り付けられるメモリは、バッファチップを必要としないからである。しかしながら、直接取り付けられるメモリは、電気的な負荷（又はロード）の影響によって本質的に制限される。結果として、直接取り付けられるメモリシステムは、シングルプロセッサによって制御及び使用され得るメモリの量に制限される。従って、サーバか又はマルチプロセッサシステムに対してより多くのメモリを追加するために、更に多くのプロセッサが追加される。
【０００６】
最新アプリケーションにおける増加するメモリ要求をサポートする新たなコンピュータシステムを再設計し且つ構築しなければならないことに関連して比較的より高いコストでは無しに、必要とされる時にＤＲＡＭメモリが増加させられ得ることとなるような、メモリ拡張と、メモリの分離（disaggregation）とを可能にするというシステムが望まれている。
【図面の簡単な説明】
【０００７】
【図１】ダブルデータレートインターフェースをサポートするよう構成されたコンピュータシステムのマザーボード上に配置されたメモリ及びプロセッサ構成要素の等角図を示す図である。
【図２】本発明の実施形態に従って構成された拡張メモリシステムの概略図を示す図である。
【図３Ａ】本発明の実施形態に従って構成された拡張ＤＩＭＭの等角図を示す図である。
【図３Ｂ】本発明の実施形態による、ＤＩＭＭスロット内へとロードされた拡張ＤＩＭＭの等角図を示す図である。
【図４】本発明の実施形態による、マザーボードのソケット内へと挿入された光学／電気インターフェースチップの等角図を示す図である。
【図５】本発明の実施形態に従って構成された第１の拡張メモリシステムの概略図を示す図である。
【図６】本発明の実施形態に従って構成された第２の拡張メモリシステムの概略図を示す図である。
【図７】本発明の実施形態に従って構成された第３の拡張メモリシステムの概略図を示す図である。
【図８】本発明の実施形態に従って構成された第４の拡張メモリシステムの概略図を示す図である。
【図９】本発明の実施形態に従って構成された第５の拡張メモリシステムの概略図を示す図である。
【図１０】本発明の実施形態に従って構成された光学／電気インターフェースのブロック図を示す図である。
【図１１】本発明の実施形態による、バックプレーンを介して光学的に連通しているプライマリボードとメモリ拡張ボードの等角図及び概略図を示す図である。
【図１２】本発明の実施形態による、拡張メモリシステム内にデータを送るための方法の制御フロー図を示す図である。
【図１３】本発明の実施形態による、拡張メモリシステム内にデータを受け取るための方法の制御フロー図を示す図である。
【実施例】
【０００８】
詳細な説明
本発明の様々な実施形態は、コンピュータシステムのメモリを分離させる（disaggregate）ための光学ベースの方法及び拡張メモリシステムに向けられたものである。以下の説明において、用語「光（又は光学）」は、電磁スペクトラムの可視及び不可視部分内の波長を有した標準的な及び／又は量子化された電磁放射線のことを指す。拡張メモリシステム実施形態は、プライマリボードか又はブレードと電気的に連通している、及び、第２の光学／電気インターフェースを介してメモリ拡張ボードと光学的に連通している、第１の光学／電気インターフェースを含む。光学／電気インターフェースは、ＤＤＲｘインターフェースと共に実現され得り、連続プロトコルに対する転換を実施し、及び、プライマリボードとメモリ拡張ボードとの間の伝送のために電気信号を光学信号に変換する。拡張メモリシステムは、１つか又は複数のセットのＤＩＭＭｓに対する信号伝達の分配を拡張する光学バスと共に実現され得る。
【０００９】
システム実施形態によって、直接取り付けられるメモリは、追加的な、リモートに実装されるメモリ容量を準備させられることが可能になり、ソケット当たりの、及び、コア当たりの、プロセッサにとって利用可能なメモリを、増加させされることが可能になる。その結果として、システム実施形態は、メモリ内に大量のデータを置くデータベース及び他のアプケーションに関連付けられたレイテンシを軽減させる。本発明の実施形態に従って実行されるメモリ拡張は、別個の光学相互接続を通じた隣接ボード上へとメモリを拡張することによって、マザーボードに関してコストが生じること無く成し遂げられ得る。システム実施形態によって、メモリが、マザーボード上の他の物理位置に配置されることが可能になり、熱、パッケージング、及び電力の考慮事項が、システム設計において最適に対処されることが可能になる。
【００１０】
図２は、本発明の実施形態に従って構成された拡張メモリシステム２００の概略図を示す。システム２００は、プライマリボード２０４の（プロセッサ（複数可）２０６のような）構成要素と電気的に連通している第１の光学／電気インターフェース２０２を備える。プライマリボード２０４は、デスクトップコンピュータか又はワークステーションのようなコンピュータのマザーボードとすることができるか、ブレードシステムのブレードサーバ（すなわち、ブレード）とすることができるか、或いはモジュールとすることができる。システム２００はまた、メモリ拡張ボード２１２のメモリ２１０と電気的に連通している第２の光学／電気インターフェース２０８も備える。メモリ２１０は、第２のインターフェース２０８と電気的に連通している１つか又は複数のＤＩＭＭｓから成り得る。メモリ拡張ボード２１２は、同じキャビネット内においてか又は異なるキャビネット内において配置され得る。第１のインターフェース２０２は、プロセッサ２０６によって生成されたデータ、アドレス、及びコントロール情報をエンコードしている電気信号を受け取り、その電気信号を、光学信号２１４へと変換する。それら光学信号２１４は、第２のインターフェース２０８に送られる。第２のインターフェース２０８は、該光学信号２１４を受け取り、該光学信号２１４を電気信号へと戻すように変換する。それらの電気信号は、メモリ２１０へと送られて、メモリ２１０内に格納される。メモリ２１０内に格納されたデータを取り出す（又は検索する）ために、該データは、電気信号内にエンコードされ、それらは、第２のインターフェース２０８に送られる。第２のインターフェース２０８は、その電気信号を光学信号２１６へと変換する。該光学信号２１６は、第１のインターフェース２０２に送られる。第１のインターフェース２０２は、同様に、該光学信号２１６を、プロセッサ２０６によって処理され得る電気信号へと変換する。
【００１１】
ある実施形態において、光学／電気インターフェース２０２及び２０８は、拡張ＤＩＭＭｓ上に実現され得る。図３Ａは、本発明の実施形態に従って構成された拡張ＤＩＭＭ３００の等角図を示す。拡張ＤＩＭＭ３００は、基板３０４上に配置された拡張要素３０２を含む。拡張要素３０２は、電気インターフェース（図示せず）と、２つの光学ポート３０６及び３０８を含んだ光学インターフェース（図示せず）とを含む。電気インターフェース（図示せず）は、後述のように、ＤＤＲｘインターフェース上にわたって拡張ＤＩＭＭに対して送受されるデータをエンコードしている電気信号のパラレルからシリアルへの、及び、シリアルからパラレルへのフロー制御を実施する。図３Ａは、光学ポート３０６及び３０８内へとそれぞれ挿入された導波路３１０及び３１２を示す。用語「導波路」は、光ファイバか、光リボンか、又は光学信号を伝達するための任意の他の適合可能な媒体のことを指す。基板３０４は、基板３０４のコネクタ部分３１６に沿って配置されたピン３１４に接続された信号線（図示せず）を含む。コネクタ部分３１６上に印刷されるピン３１４の数は、プライマリボード上に実装されるＤＩＭＭスロットのタイプに依存して変動させることができる。例えば、ピン３１４の数は、６４、７２、１００、１４４、１６８、及び１８４個か又はそれ以上とすることができる。一般的には、ＤＤＲｘインターフェース上にわたって拡張ＤＩＭＭ３００に送られる電気信号は、電気インターフェース（図示せず）によって処理されて、光学インターフェース（図示せず）に送られる。該光学インターフェースは、電気信号を光学信号へと変換する。それら光学信号は、導波路３１０上にわたって出力される。該光学インターフェース（図示せず）は、導波路３１２内において受け取った光学信号を電気信号へと変換する。該電気信号は、電気インターフェース（図示せず）によって処理されて、マザーボード上に配置されたプロセッサか又はメモリに対してＤＤＲｘインターフェース上にわたって送られる。
【００１２】
図３Ｂは、本発明の実施形態による、ＤＩＭＭスロット３１８内へとロードされた拡張ＤＩＭＭ３００の等角図を示す。マザーボード３２０は、メモリ拡張ボードか、ワークステーションか、ハイエンドのデスクトップコンピュータか、サーバブレードか、又はネットワークインターフェースのマザーボードとすることができる。マザーボード３２０上に配置されたメモリ３２２は、ＤＩＭＭスロット３２８〜３３０内へとそれぞれロードされた３つのＤＩＭＭｓ３２４〜３２６を含む。ＤＩＭＭスロット３１８は、ＤＩＭＭスロット３２８〜３３０との違いは無い。従って、アダプタＤＩＭＭ３００は、その他のＤＩＭＭスロット３２８〜３３０のうちの任意の１つの中へとロードされて、ＤＩＭＭｓ３２４〜３２６のうちの任意の１つと置き換えられ得る。拡張ＤＩＭＭ３００は、マザーボード３２０の性能には影響を与えず、マザーボード３２０が設定（又は構成）される時にか、或いは幾らか経過した後の既存メモリ容量が不十分である時に、ＤＩＭＭスロット内へとロードされ得る。拡張ＤＩＭＭ３００は、図３Ｂ内に示されるように、他のＤＩＭＭｓ３２４〜３２６と一緒にロードされ得るが、その他のＤＩＭＭｓ３２４〜３２６と比較した場合には、拡張ＤＩＭＭ３００は、電気的負荷に応じて比較的低減された最大データレートを有する。
【００１３】
他の実施形態において、光学／電気インターフェース２０２及び２０８は、マザーボードのソケット内へと挿入されたチップ内に実現され得る。図４は、本発明の実施形態による、マザーボード４０６のソケット４０４内へと挿入された光学／電気インターフェースチップ４０２の等角図を示す。チップ４０２は、後述のように、光学入力ポート４０８と光学出力ポート４１０とを有した光学インターフェース（図示せず）と、並びに、１つか又は複数のＤＤＲｘインターフェース上にわたってチップ４０２に対して送受されるデータをエンコードしている電気信号のパラレルからシリアルへの、及び、シリアルからパラレルへのフロー制御を実施する電気インターフェース（図示せず）と共に、構成される。光学インターフェースは、チップ４０２によって処理された電気信号を光学信号へと変換する。該光学信号は、導波路４１０内において出力される。該光学インターフェースはまた、導波路４０８内においてチップ４０２に送られた光学信号を電気信号へと変換する。該電気信号は、電気インターフェースによって処理されて、マザーボード４０６上に配置されたプロセッサか又は他のメモリに送られ得る。
【００１４】
図５〜図９は、本発明の拡張メモリシステム実施形態において光学／電気インターフェース３００及び４００が実現され得る様々なやり方（又は手段）の概略図を示す。
【００１５】
図５は、本発明の実施形態に従って構成された第１の拡張メモリシステム５００の概略図を示す。システム５００は、プライマリボード５０４のＤＩＭＭスロット内へとロードされた第１の拡張ＤＩＭＭ５０２を備える。拡張ＤＩＭＭ５０２は、電気インターフェース５０６と光学インターフェース５０８とを含む。電気インターフェース５０６は、第１のＤＤＲｘインターフェース５１２を介してプロセッサ５１０と電気的に連通しており、及び、光学インターフェース５０８と電気的に連通している。図５内に示されているように、システム５００は、第２の拡張ＤＩＭＭ５１４と、メモリ拡張ボード５１６とを備える。拡張ＤＩＭＭ５１４は、メモリ拡張ボード５１６のＤＩＭＭスロット内へとロードされ、光学インターフェース５１８と電気インターフェース５２０とを含み、該電気インターフェース５２０は、第２のＤＤＲｘインターフェース５２６を介して２つのＤＩＭＭｓ５２２及び５２４と電気的に連通しており、光学インターフェース５１８と電気的に連通している。図５はまた、拡張ＤＩＭＭｓ５０２及び５１４が、導波路５２８及び５３０を介して光学的に連通しているということを示す。導波路５２８及び５３０は、インターフェース５０８及び５１８を光学的に結合させている。システム５００は、最大メモリに２：１の拡張を提供する。該最大メモリは、メモリ拡張ボード５１６のＤＩＭＭスロット内へとロードされ得る。
【００１６】
プロセッサ５１０が、ＤＩＭＭｓ５２２及び５２４内にデータを格納する時には、プロセッサ５１０は、データ、アドレス、及びコントロール情報を含むパラレル電気信号を、ＤＤＲｘインターフェース５１２上にわたって拡張ＤＩＭＭ５０２に送る。電気インターフェース５０６は、該パラレル電気信号をシリアル電気信号へと変換することにより、パラレルからシリアルへのフロー制御を実施し、及び、電気インターフェース５０６は、プロセッサ５１０からデータが出力されるレートのバリエーションを補償するために、電気信号内にエンコードされた情報を格納するメモリバッファを含む。シリアル電気信号が、光学インターフェース５０８に送られて、その同じ情報をエンコードしている光学信号へと変換され、該光学信号が、導波路５３０上にわたって光学インターフェース５１８に送られる。光学インターフェース５１８は、該光学信号を、シリアル電気信号へと戻すように変換する。該シリアル電気信号は、第２の電気インターフェース５２０に送られる。電気インターフェース５２０は、該シリアル電気信号をパラレル電気信号へと変換することによって、シリアルからパラレルへのフロー制御を実施し、及び、電気インターフェース５２０は、拡張ＤＩＭＭ５０２からデータが送られるレートのバリエーションを補償するために、電気信号内にエンコードされた情報を格納するメモリバッファを含む。該パラレル電気信号は、ＤＩＭＭｓ５２２及び５２４内に記憶するためにＤＤＲｘインターフェース５２６上にわたって送られる。
【００１７】
ＤＤＲｘインターフェース５２６上にわたってパラレル電気信号を拡張ＤＩＭＭ５１４に送ることによって、ＤＩＭＭｓ５２２及び５２４内に格納されたデータが、プロセッサ５１０に送られる。このケースでは、電気インターフェース５２０は、パラレル電気信号をシリアル電気信号へと変換することによって、パラレルからシリアルへのフロー制御を実施し、及び、ＤＩＭＭｓ５２２及び５２４からデータが送られるレートのバリエーションを補償するために、メモリバッファ内に情報を格納することができる。シリアル電気信号内にエンコードされた情報が、電気インターフェース５２０から光学インターフェース５１８に送られて、光学信号に変換され、該光学信号が、導波路５２８上にわたって光学インターフェース５０８に送られる。光学インターフェース５０８は、該光学信号をシリアル電気信号へと戻すように変換し、該シリアル電気信号が、第１の電気インターフェース５０６に送られる。拡張ＤＩＭＭ５１４からデータが送られるレートのバリエーションを補償するために、電気インターフェース５０６は、シリアル電気信号内にエンコードされた情報を、メモリバッファ内に格納することによって、シリアルからパラレルへのフロー制御を実施する。電気インターフェース５０６は、該情報をパラレル電気信号へと変換し、該パラレル電気信号は、第１のＤＤＲｘインターフェース５１２上にわたってプロセッサ５１０に対して、処理のために送られる。
【００１８】
図６は、本発明の実施形態に従って構成された第２の拡張メモリシステム６００の概略図を示す。第２の拡張ＤＩＭＭ５１４が、特定用途向け集積回路（「ＡＳＩＣ」）６０２によって置き換えられ、且つ、メモリ拡張ボード５１６が、メモリ拡張ボード６０４とは異なるように構成されているということを除いて、システム６００は、システム５００とほぼ同一である。ＡＳＩＣ６０２は、図４に関連して上記に説明されているように、ボード実装チップとして実現されており、１つから複数のセットのＤＩＭＭｓに電気的な通信をファンアウトさせる（又はあらゆる方向に電気的な伝達を行う）よう構成され得る。例えば、図６内に示されているように、ＡＳＩＣ６０２は、２セットのＤＩＭＭｓに電気的な通信をファンアウト及びファンインさせるよう構成される。具体的には、ＡＳＩＣ６０２は、ＤＤＲｘインターフェース６０８上にわたってＤＩＭＭｓ６０４及び６０６と電気的に連通しており、及び、別のＤＤＲｘインターフェース６１４上にわたってＤＩＭＭｓ６１０及び６１２と電気的に連通している。ＡＳＩＣ６０２は、光学インターフェース６１６及び電気インターフェース６１８と共に構成されている。光学インターフェース６１６が、拡張ＤＩＭＭ５１４の光学インターフェース５１８と同じ機能を実施する状態で、図５に関連して上記に説明したように、光学インターフェース５０８及び６１６は、導波路５２８及び５３０上にわたって光学的に連通している。電気インターフェース６１８もまた、拡張ＤＩＭＭ５１４の電気インターフェース５２０と同じ機能を実施する。
【００１９】
図５に関連して上記に説明した同一の、パラレルからシリアルへのフロー制御手法において、プライマリボード５０４のプロセッサ５１０からメモリ拡張ボード６０４のメモリへと、導波路５３０上にわたってデータが送られる。光学インターフェース６１６は、光学インターフェース５０８から受け取った光学信号を、シリアル電気信号に戻すように変換し、及び、図５に関連して上記に説明した拡張ＤＩＭＭ５１４の電気インターフェース５２０により実施される、ほぼ同一の、シリアルからパラレルへのフロー制御を実施する。しかしながら、拡張ＤＩＭＭ５１４とは異なり、電気インターフェース６０２は、情報をパラレル電気信号へと変換する。該パラレル電気信号は、ＤＤＲｘインターフェース６０８及び６１４上にわたって、ＤＩＭＭｓ６０４か、６０６か、６１０か、又は６１２内に記憶させるために送られ得る。
【００２０】
関連したＤＤＲｘインターフェース６０８及び６１４上にわたってパラレル電気信号をＡＳＩＣ６０２に送ることによって、ＤＩＭＭｓ６０４か、６０６か、６１０か、又は６１２内に格納されたデータが、プロセッサ５１０に送られる。図５に関連して上記に説明したような拡張ＤＩＭＭ５１４が実施する、ほぼ同じ、パラレルからシリアルへのフロー制御を、電気インターフェース６１８が実施する。その情報は、シリアル電気信号内にエンコードされ、電気インターフェース６１８から光学インターフェース６１６に送られて、光学信号へと変換される。該光学信号は、導波路５２８上にわたって光学インターフェース５０８へと送られる。該光学信号は、図５に関連して上記に説明したように処理される。
【００２１】
図７は、本発明の実施形態に従って構成された第３の拡張メモリシステム７００の概略図を示す。システム７００は、プライマリボード７０４上に実装された第１のＡＳＩＣ７０２を備える。第１のＡＳＩＣ７０２は、電気インターフェース７０６と光学インターフェース７０８とを含む。電気インターフェース７０６は、ＤＤＲｘインターフェース７１２を介してプロセッサ７１０と電気的に連通しており、及び、光学インターフェース７０８と電気的に連通している。図７内に示されているように、システム７００は、図６に関連して上記に説明した第２のＡＳＩＣ６０２及びメモリ拡張ボード６０４を備える。
【００２２】
図５及び図６に関連して上記に説明した、同一の、パラレルからシリアルへの及びシリアルからパラレルへのフロー制御手法において、プロセッサ７１０と、メモリ拡張ボード６０４のメモリとの間において、導波路５２８及び５３０上にわたってデータが送られる。
【００２３】
図８は、本発明の実施形態に従って構成された第４の拡張メモリシステム８００の概略図を示す。システム８００は、図５に関連して上記に説明したプライマリボード５０４のＤＩＭＭスロット内へとロードされた同じ拡張ＤＩＭＭ５０２を備える。システム８００はまた、４つの光学からＤＤＲへのＡＳＩＣｓ（以下、光学／ＤＤＲ・ＡＳＩＣｓと記す）８０６〜８０９と光学的に連通している光学バス８０４を含むメモリ拡張ボード８０２も備える。光学バス８０４は、ファンインバス８１０とファンアウトバス８１２とを含み、それらのバスは両方とも、光タップ８２３などの（図８内においてＯＴとして識別される）光タップを介してＡＳＩＣｓ８０６〜８０９と光学的に連絡している。ファンインバス８１０及びファンアウトバス８１２は、マルチモードの光ファイバか、リッジ導波管か、フォトニック結晶導波路か、中空導波路か、又は光学信号を伝送するための任意の他の適合可能なマルチモード媒体とすることができる。該中空導波路は、空気のコアを有したチューブから成るものとすることができる。中空導波路を形成する構造上のチューブは、１よりも大きいか又は小さい屈折率を有した内部コア材料を有することが可能である。このチューブ化は、適合可能な金属か、ガラスか、又はプラスチックから構成され得り、及び、金属性の及び誘電性の膜が、チューブの内面上に配置されて、高反射率が提供され得る。該中空導波路は、高反射率の金属コーティングがコアの内側表面に内張りされている状態の中空金属導波路とすることができる。該空気のコアは、円形のか、楕円形のか、正方形のか、長方形のか、又は光を導くのに適合可能な任意の他の形状である断面形状を有することができる。導波路が中空であるため、光学信号は、約１の実効屈折率を有した中空導波路のコアに沿って伝搬することができる。換言すると、空気内か又は真空内において光の速度で中空導波路のコアに沿って光が伝搬する。光タップは、ビームスプリッタか、部分的に反射性のミラーか、又はバス８１０及び８１２に沿って伝達される光学信号の特定部分を反射及び伝達するよう構成され得る任意の他の媒体とすることができる。光学／ＤＤＲ・ＡＳＩＣｓの各々は、ＤＤＲｘインターフェース上にわたって４つの関連付けられたＤＩＭＭｓと電気的に連通している。例えば、ＡＳＩＣ８０６は、ＤＤＲｘインターフェース８１６及び８１８を介してＤＩＭＭｓ８１４と電気的に連通している。
【００２４】
ファンアウトバス８１２の光タップ８２０〜８２３は、ＡＳＩＣｓ８０６〜８０９の間においておおよそ等しく光電力を分配するよう構成されている。一般的には、光タップは、光学インターフェース５０８から光学／ＤＤＲ・ＡＳＩＣｓの各々へと出力される光学信号の光電力の総計の約１／ｎをそらすよう構成される。ここで、ｎは、光学／ＤＤＲ・ＡＳＩＣｓの数である。例えば、光タップ８２３は、ＡＳＩＣ８０９へと光学バス８１２によって運ばれる光電力の約１／４をそらして、光タップ８２２は、ＡＳＩＣ８０８へと光学バス８１２によって運ばれる光電力の約１／３を導き、光タップ８２１は、ＡＳＩＣ８０７へと光学バス８１２によって運ばれる残りの光電力のうちの約１／２を導き、及び、光タップ８２０は、完全反射性のミラーである。一方、ファンインバス８１０の光タップ８２４〜８２７は、等しい量の光電力が光インターフェース５０８によってＡＳＩＣｓ８０６〜８０９の各々から受け取られることとなるよう構成される。一般的には、ファンインバスのｎ個の光タップは、光学インターフェースが、ｎ個の光学／ＤＤＲ・ＡＳＩＣｓの各々から出力された光電力の総計の約１／ｎを受け取ることとなるように構成される。例えば、光タップ８２４〜８２７は、光学インターフェース５０８によって受け取られる光学信号の光電力が、ＡＳＩＣｓ８０６〜８０９の各々から出力された光学信号の電力のうちの約１／４となることとなるように全て構成される。
【００２５】
メモリ拡張ボード８０２には、ファインイン導波路８１０及びファンアウト導波路８１２と光学的に連通しているリピータ（図示せず）を含めることができる。該リピータは、光学から電気から光学への変換器である。該変換器は、光学信号を受け取り、光学信号を再生成し、次いで、該再生成した光学信号を再伝達する。該リピータは、自由空間か又は光学的な相互接続損失によって生じられる減衰に打ち勝つように使用され得る。追加的には、光学信号を強化するために、該リピータはまた、ノイズか、或いは光学信号における他の望んでいない態様を排除するように使用され得る。リピータにより生成される光電力の量は、ファンアウトバスに取り付けられたＡＳＩＣｓの数と、システム損失と、ＡＳＩＣｓにおける光学受信器の感度とによって決定される。換言すると、リピータは、ＡＳＩＣｓの全てに到達させるのに十分な光電力を有した光学信号を生成するために使用され得る。
【００２６】
プロセッサ５１０から送られるデータは、データの格納に関与する光学／ＤＤＲ・ＡＳＩＣの追加的なアドレスを含む。該データは生成されて、プロセッサからファンアウトバス８１２へと送られ、これは、図５に関連して上記に説明した、同一の、パラレルからシリアルへのフロー制御手法である。光学信号は、ファンアウトバス８１２内へと直接注入され、光タップ８２０〜８２３が、光学信号のうちの一部を、関連付けられたＡＳＩＣｓ８０６〜８０９へと導く。データを受け取るよう定められたＡＳＩＣを識別する電気信号のアドレス部分を分析する追加的なステップをＡＳＩＣｓ８０６〜８０９が実施することを除いて、ＡＳＩＣｓ８０６〜８０９は、図６内のＡＳＩＣ６０２に関連して上記に説明した、同一の、シリアルからパラレルへのフロー制御を、実施するよう構成され及び動作させられる。該アドレスが、受け取るＡＳＩＣのアドレスに一致しない時には、そのデータは、破棄され得る。しかしながら、該アドレスが、受け取るＡＳＩＣのアドレスに一致した時には、そのＡＳＩＣは、そのデータを関連付けられたＤＩＭＭｓに格納することによって該データを処理する。
【００２７】
メモリ拡張ボード８０２のＤＩＭＭｓ内に格納されたデータを送るために、アービターが使用されて、２つか又は３つ以上のＡＳＩＣｓがファンインバス８１０を同時に使用することが防止され得る。アービトレーションが無いと、光学インターフェース５０８は、導波路５２８上において複数のＡＳＩＣから光学信号を受け取る可能性があり、その場合、光学信号が混ざり合って、光学インターフェース５０８において解読できない状態となる。アービターは、ファンインバス８１０が使用され得る前に、ＡＳＩＣがファンインバス８１０を使用する許可が与えられて、同時に光学信号が伝達されることが防止されるということを保証する。このアービトレーションは、比較的高速であり、ファンインバス８１０に対してＡＳＩＣｓの数が追加されるとスケーリングされる。アービトレーションは、周知の光学的か又は電気的な、トークンベースのアービトレーション方法を用いて、アービターによって実行され得る。ＡＳＩＣｓ８０６〜８０９のうちの１つが、ファンインバス８１０を使用する許可が与えられると、図６に関連して上記に説明したように、関連付けられたＤＩＭＭｓ内に格納されたデータを生成する光学信号が、生成されて、ファンインバス８１０及び導波路５２８上にわたって光学インターフェース５０８に送られる。そのデータは、図５に関連して上記に説明したように、プロセッサ５１０によって受け取られる。
【００２８】
図９は、本発明の実施形態に従って構成された第５の拡張メモリシステム９００の概略図を示す。システム９００は、図７に関連して上記に説明したプライマリボード７０４の同じＡＳＩＣ７０２を備え、システム９００は、図８に関連して上記に説明したように構成された同じメモリ拡張ボード８０２を備える。ＡＳＩＣ７０２及びプライマリボード７０４は、図７に関連して上記に説明したように動作させられ、メモリ拡張ボード８０２の構成要素は、図８に関連して上記に説明したように構成され且つ動作させられる。
【００２９】
図１０は、本発明の実施形態に従って構成された光学／電気インターフェース１０００のブロック図を示す。インターフェース１０００は、光学インターフェース１００２、電気インターフェース１００４、及びピン１００６を含む。ピン１００６は、図３及び図４に関連して上記に説明したように、ＤＩＭＭスロットか又はソケットを介して、マザーボードにおける１つか又は複数のＤＤＲｘインターフェースに電気的に接続されている。ピン１００６は、データ、アドレス、及びコントロール情報をエンコードしているパラレル電気信号１００８を、１つか又は複数のＤＤＲｘインターフェースのパラレル信号線から受け取り、該パラレル電気信号１００８を、電気インターフェース１００４のシリアル化ブロック１０１０に送る。シリアル化ブロック１００８は、パラレル電気信号１００８を受け取って、同じ情報をエンコードしているシリアル電気信号１０１２に変換する電気構成要素を含む。シリアル化ブロック１０１０は、シリアル電気信号１０１２に対するＤＣバランス・コーディングをオプションで用いることができる。ＤＣバランス・コーディングは、等しい数の論理「１」と論理「０」とを有したコードワードを生成するために使用される。ＤＣバランス・コーディングの例は、マンチェスターコーディングとその変形形態とを含む。マンチェスターコーディングでは、論理「０」は、ビットの中央における「０」から「１」への遷移によって識別され、論理「１」は、ビットの中央における「１」から「０」への遷移によって指示される。４Ｂ／６Ｂ・ＤＣバランス・コーディングでは、ＤＣバランスを提供するために、コードワードが、３つの論理「１」と、３つの論理「０」とを含む。４Ｂ／８Ｂ・ＤＣバランス・コーディングでは、わずかに２つの連続した論理「１」及び論理「０」を有する状態で、８つのビットコードワードが、４つの論理「１」と、４つの論理「０」とを有する。８Ｂ／１０Ｂ・ＤＣバランス・コーディングでは、シンボル又はキャラクターと呼ばれる１０ビットのエンティティとして８ビットのデータが伝達される。低い５つのビットのデータが、６ビットグループ内にエンコードされ（５Ｂ／６Ｂ部分）、最上部の３つのビットが、４ビットグループ内にエンコードされる（３Ｂ／４Ｂ部分）。これらのコードグループが、互いに連結させられて、１０ビットシンボルを形成する。その２つの追加的なビットによって、データストリーム内において送られる「０」及び「１」の数が、時間とともにバランスが取られることが可能となる。シリアル電気信号１０１２を、光学インターフェース１００２の光学送信器１０１４に送る前に、データが受け取られるレートとデータが送られ得るレートのバリエーションを補償するため、情報が、メモリバッファ１０１６内に一時的に格納され得る。光学送信器１０１４は、シリアル電気信号１０１２を、その同じ情報をエンコードしている光学信号１０１６へと変換する。該光学信号１０１６は、上述の導波路３１０及び４１０のような出力導波路上にわたって伝達される。光学送信器１０１４は、面発光レーザ（「ＶＣＳＥＬ」）か、ダブルヘテロ構造レーザか、量子井戸レーザか、量子カスケードレーザか、分布帰還型レーザか、又は任意の他の半導体ベースのレーザとすることができる。
【００３０】
図１０内に示されているように、光学インターフェース１００２はまた、情報をエンコードしている光学信号１０２０を受け取るための光学受信器１０１８も含む。光学受信器１０１８は、ｐｎ接合か又はｐ−ｉ−ｎ接合のフォトダイオードとすることができる。該フォトダイオードは、光学信号１０２０を、その同じ情報をエンコードしているシリアル電気信号１０２２へと変換する。例えば、光学受信器１０１８は、チップ上に統合されたガリウムヒ素（「ＧａＡｓ」）か、インジウムガリウムヒ素（「ＩｎＧａＡｓ」）か、シリコン（「Ｓｉ」）か、ゲルマニウム（「Ｇｅ」）か、又はＳｉＧｅベースのフォトダイオードとすることができる。シリアル電気信号１０２２を受け取って、シリアル電気信号１０２２内のＤＣバランス・コーディングをデコードし、及び、該シリアル電気信号１０２２をパラレル電気信号１０２６へと変換する電気構成要素を含むデシリアル化ブロック１０２４を電気インターフェース１００４が含む。該パラレル電気信号１０２６は、ＤＤＲｘインターフェース上にわたる伝送のためにピン１００６に伝達される。パラレル電気信号１０２６を生成する前に、情報はまた、メモリバッファ１０１６内に一時的に格納され得る。
【００３１】
導波路５２８及び５３０は、メモリ拡張ボードがプライマリボードに光学的に接続され得るような多くのやり方のうちの単なる代表の１つに過ぎない。例えば、メモリ拡張ボード及びプライマリボードは、キャビネット・バックプレーンを通じて光学的に相互接続され得る。該キャビネット・バックプレーンはまた、同じキャビネット内に実装された他のボード間において電気的及び光学的な接続を提供するために使用される。図１１は、キャビネット・バックプレーン１１０２を介して光学的に連通しているプライマリボード２０４及びメモリ拡張ボード２１２の等角図及び概略図を示す。図の明確化のために、他のボード及びキャビネットの部分は図示されていない。バックプレーン１１０２には、ファイバーリボンコネクタ１１０４〜１１０７を含めることができる。図１１内に示されているように、光学／電気インターフェース２０８が、ファイバーリボン１１０８及び１１０９を介してコネクタ１１０４及び１１０５に対して光学的に結合されており、及び、光学／電気インターフェース２０２が、ファイバーリボン１１１０及び１１１１を介してコネクタ１１０６及び１１０７に対して光学的に結合されている。バックプレーン１１０２は、コネクタ１１０４及び１１０６を光学的に結合させる光ファイバと共に構成されており、コネクタ１１０５及び１１０７の光学的な接続によって、光学／電気インターフェース２０２及び２０８が、上述のように光学信号２１４及び２１６を交換することが可能になる。
【００３２】
電気信号を伝送、シリアル化、及びデシリアル化するために使用されるＤＤＲｘ及び電気インターフェースは、光学インターフェース間において光学信号が伝達されるレートよりも比較的より低いデータ伝送レートにおいて実施されるということに留意されたい。例えば、導波路５２８及び５３０か又はバックプレーン１１０２上にわたって伝達される光学信号は、クロック速度の約４〜６倍において伝達され得る。換言すると、光学インターフェース間において高速データ伝送が成し遂げられ、比較的より低い速度伝送が、ＤＤＲｘ及び電気インターフェースのような電気構成要素によって実行される。
【００３３】
図１２は、本発明の実施形態による、拡張メモリシステム内にデータを送るための方法の制御フロー図を示す。ステップ１２０１において、図５〜図１０に関連して上記に説明したように、ＤＤＲｘインターフェースからパラレル電気信号が受け取られる。該パラレル電気信号は、プロセッサか又はローカルメモリによって生成され得る。ステップ１２０２において、図１０のシリアル化ブロック１０１０に関連して及び図５〜図９に関連して上記に説明したように、パラレル電気信号を、同一の情報がエンコードされたシリアル電気信号へと変換することによって、該パラレル電気信号がシリアル化される。オプションのステップ１２０３において、シリアル電気信号は、図１０内のシリアル化ブロック１０１０に関連して上記に説明したように、ＤＣバランスを含めるようエンコードされ得る。オプションのステップ１２０４において、図１０のステップ１０１４に関連して上記に説明したように、データが受け取られる及び／又は送られるレートのバリエーションを補償するために、電気信号内にエンコードされた情報は、メモリバッファ内に格納され得る。ステップ１２０５において、図１０に関連して上記に説明したように、データをエンコードしているシリアル電気信号が、光学送信器に送られる。ステップ１２０６において、光学送信器は、シリアル電気信号を光学信号へと変換し、該光学信号が、導波路上にわたって、プライマリボードか又は拡張メモリシステムの光学／電気インターフェースに送られる。
【００３４】
図１３は、本発明の実施形態による、拡張メモリシステム内にデータを受け取るための方法の制御フロー図を示す。ステップ１３０１において、図１０内の光学信号１０２４に関連して上記に説明したように、プライマリボードか又はメモリ拡張ボードから送られた光学信号が、受け取られて、シリアル電気信号へと変換される。ステップ１３０２において、図１０内のデシリアル化ブロック１０２８に関連して上記に説明したように、該シリアル電気信号が、デシリアル化ブロックを用いてパラレル電気信号に変換される。オプションのステップ１３０３において、図１０に関連して上記に説明したように、ＤＣバランス・コーディングを用いて光学信号が送られた時には、ＤＣバランス・コーディングが、パラレル電気信号から取り除かれる。オプションのステップ１３０４において、データが受け取られるレートとデータが送られ得るレートのバリエーションを補償するために、パラレル電気信号はメモリバッファ内に格納され得る。ステップ１３０５において、データをエンコードしているパラレル電気信号が、ＤＤＲｘインターフェース上にわたって、プライマリボードのプロセッサに対してか、又はメモリ拡張ボードのメモリに対して伝達される。
【００３５】
説明することを目的とした上述の記載は、本発明の完全な理解を提供するために、特定の用語体系が用いられている。しかしながら、本発明を実践するために、それら特定の詳細事項が必要とされないということが、当業者にとっては明らかであろう。本発明の特定の実施形態の上述の記載は、図示し且つ説明する目的のために提示されている。それらは、網羅的となるようにすることか、或いは、開示した正確な形態に本発明を限定することは、意図されていない。上記教示を考慮して、明らかに多くの修正及び変形形態が可能である。本発明の原理とその実際の用途とを最も良く説明して、それによって、予期される特定の利用法に適合されるような様々な修正と共に本発明と様々な実施形態とを他の当業者が最も良好に利用することを可能にするために、実施形態が示され及び説明されている。本発明の範囲は、以下の特許請求の範囲とその等価物によって画定されることが意図されている。
【技術分野】
【０００１】
本発明の実施形態は、コンピュータメモリに関し、特に、メモリの光学的な分離（disaggregation）のためのシステム及び方法に関するものである。
【背景技術】
【０００２】
背景
アプリケーションのサイズの増大と、ソフトウェアベースのマルチメディアの人気と、グラフィックス仕事量の増加とが、メモリ容量の要求が高められる一因となっている。サーバ、ワークステーション、ネットワーク機器、及びハイエンドなデスクトップコンピュータなどの多くのコンピュータシステムは、その構成当時のアプリケーションをサポートするだけのメモリしかない状態で頻繁に構成され、将来に同一システム上において実行される可能性があるアプリケーションをサポートするのに十分なメモリで典型的には構成されない。図１は、ＤＤＲインターフェースをサポートするよう構成されたコンピュータシステムのマザーボード１０６上に配置されたメモリ１０２及びプロセッサ１０４構成要素の等角図を示す。メモリ１０２は、４つのＤＩＭＭスロット１１２〜１１５にそれぞれ挿入された４つのデュアルインラインメモリモジュール（「ＤＩＭＭｓ」）１０８〜１１１から成る。各ＤＩＭＭは、８つのダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップを含む。プロセッサ１０４は、ＤＩＭＭｓ１０８〜１１１に対して送受されるデータの流れを管理し、且つ、そのメモリ１０２をコンピュータシステムにおける他の主要な構成要素とインターフェースさせるチップである。ＤＩＭＭｓ１０８〜１１１は、ＤＤＲインターフェース１１８を介してプロセッサ１０４と電気的に連通している。プロセッサ１０４と、ＤＩＭＭｓ１０８〜１１１内の各ＤＲＡＭのデータ線との間において、並列に電気信号内のデータ、アドレス、及びコントロール情報を送ることのための共有化されたパラレル経路インターフェースを提供するスタブ・バス・トポロジをＤＤＲインターフェース１１８は有する。
【０００３】
用語「ＤＤＲ」は、コンピュータシステムクロック信号の立ち上がりエッジと立ち下がりエッジとの両方においてデータを伝達することを意味する。プロセッサ１０４及びＤＩＭＭｓ１０８〜１１１は、ＤＤＲに従ってデータを送受するよう構成されている。クロックの両エッジを用いることによって、データ信号は同じ制限周波数において動作し、データ転送レートが２倍になる。一般的にＤＤＲｘにより識別される（ここで、ｘは整数である）多くの異なるＤＤＲインターフェース１１８の実現形態が存在する。例えば、ＤＤＲ１は、データライン上においてダブルデータレートの信号伝達（シグナリング）を用いるが、アドレス及びコントロール信号は、依然として１クロック周期ごとに１度ＤＩＭＭｓに送られる。ＤＤＲ２は、ＤＤＲ１の２倍の速度で動作し、このことは、各ＤＲＡＭのメモリセルを、ＤＤＲ１におけるようなクロックレートでなく、半分のクロックレートで動作させることによって成し遂げられる。ＤＤＲ３は、メモリセルの４倍の速度において入力／出力バスを実行させる能力を提供する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
コンピュータシステムにおける、新たなアプリケーションか又は新たなアプリケーションバージョンで、これまでの増加するメモリ要求と同じペースを保つために、コンピュータシステムオペレータは、既存のＤＤＲメモリチャンネルに対してＤＩＭＭｓを単純に追加することによってコンピュータシステムのメモリを増加させることができ、バッファリングされるメモリ設計に切り換えることができる。しかしながら、電気的なＤＤＲメモリチャンネルに対してＤＩＭＭｓが追加される時に、電気的な負荷（又はロード）が、バスタイミングエラーを生じさせ、該バスタイミングエラーは、バス速度が低減されるまで存続する。その結果として、最大メモリサイズと、最大メモリ速度との間にはトレードオフが存在する。或いはまた、バッファリングされるメモリ設計により、電力及びレイテンシが常に生じており、いずれにせよメモリは完全に負荷がかかる。バッファリングされるチャンネル当たりに、少数のＤＩＭＭｓは負荷がかけられ得ると、そのために、バッファリングされるシステムさえも、準備され得るメモリにおいて制限される。追加的には、各々の追加されたバッファは、消費電力とコストとを追加し、この解決法を、大容量な低コストなシステムにとって望ましくないものにさせる。
【０００５】
ＤＩＭＭｓをコンピュータシステムに単純に追加することにおいて考慮すべき他の要因は、従来のプロセッサが、２タイプのオンボードメモリのコントローラを利用するということである。すなわち、１）バッファリングされるメモリと、２）直接取り付けられるメモリとの２つのタイプである。メモリコントローラは、ＤＩＭＭｓに対して送受するデータの流れを管理するディジタル回路であり、別個のチップとして実現され得るか或いはプロセッサのようなチップ内において統合され得る。メモリコントローラは、ＤＲＡＭに対して読み出し及び書き込みを行うために、及び、デバイス全体を通じて電流を送ることによって該ＤＲＡＭをリフレッシュするために必要な論理を含む。バッファリングされるメモリシステムは、メモリ拡張のためのメカニズムを可能にし、及び、メモリが完全にポピュレートされていようとなかろうと、バッファのコストが常に発生する。一方、直接取り付けられるメモリは、低コストの実現形態を可能にし、バッファリングされるメモリよりも、より少ない電力を使用する。何故ならば、直接取り付けられるメモリは、バッファチップを必要としないからである。しかしながら、直接取り付けられるメモリは、電気的な負荷（又はロード）の影響によって本質的に制限される。結果として、直接取り付けられるメモリシステムは、シングルプロセッサによって制御及び使用され得るメモリの量に制限される。従って、サーバか又はマルチプロセッサシステムに対してより多くのメモリを追加するために、更に多くのプロセッサが追加される。
【０００６】
最新アプリケーションにおける増加するメモリ要求をサポートする新たなコンピュータシステムを再設計し且つ構築しなければならないことに関連して比較的より高いコストでは無しに、必要とされる時にＤＲＡＭメモリが増加させられ得ることとなるような、メモリ拡張と、メモリの分離（disaggregation）とを可能にするというシステムが望まれている。
【図面の簡単な説明】
【０００７】
【図１】ダブルデータレートインターフェースをサポートするよう構成されたコンピュータシステムのマザーボード上に配置されたメモリ及びプロセッサ構成要素の等角図を示す図である。
【図２】本発明の実施形態に従って構成された拡張メモリシステムの概略図を示す図である。
【図３Ａ】本発明の実施形態に従って構成された拡張ＤＩＭＭの等角図を示す図である。
【図３Ｂ】本発明の実施形態による、ＤＩＭＭスロット内へとロードされた拡張ＤＩＭＭの等角図を示す図である。
【図４】本発明の実施形態による、マザーボードのソケット内へと挿入された光学／電気インターフェースチップの等角図を示す図である。
【図５】本発明の実施形態に従って構成された第１の拡張メモリシステムの概略図を示す図である。
【図６】本発明の実施形態に従って構成された第２の拡張メモリシステムの概略図を示す図である。
【図７】本発明の実施形態に従って構成された第３の拡張メモリシステムの概略図を示す図である。
【図８】本発明の実施形態に従って構成された第４の拡張メモリシステムの概略図を示す図である。
【図９】本発明の実施形態に従って構成された第５の拡張メモリシステムの概略図を示す図である。
【図１０】本発明の実施形態に従って構成された光学／電気インターフェースのブロック図を示す図である。
【図１１】本発明の実施形態による、バックプレーンを介して光学的に連通しているプライマリボードとメモリ拡張ボードの等角図及び概略図を示す図である。
【図１２】本発明の実施形態による、拡張メモリシステム内にデータを送るための方法の制御フロー図を示す図である。
【図１３】本発明の実施形態による、拡張メモリシステム内にデータを受け取るための方法の制御フロー図を示す図である。
【実施例】
【０００８】
詳細な説明
本発明の様々な実施形態は、コンピュータシステムのメモリを分離させる（disaggregate）ための光学ベースの方法及び拡張メモリシステムに向けられたものである。以下の説明において、用語「光（又は光学）」は、電磁スペクトラムの可視及び不可視部分内の波長を有した標準的な及び／又は量子化された電磁放射線のことを指す。拡張メモリシステム実施形態は、プライマリボードか又はブレードと電気的に連通している、及び、第２の光学／電気インターフェースを介してメモリ拡張ボードと光学的に連通している、第１の光学／電気インターフェースを含む。光学／電気インターフェースは、ＤＤＲｘインターフェースと共に実現され得り、連続プロトコルに対する転換を実施し、及び、プライマリボードとメモリ拡張ボードとの間の伝送のために電気信号を光学信号に変換する。拡張メモリシステムは、１つか又は複数のセットのＤＩＭＭｓに対する信号伝達の分配を拡張する光学バスと共に実現され得る。
【０００９】
システム実施形態によって、直接取り付けられるメモリは、追加的な、リモートに実装されるメモリ容量を準備させられることが可能になり、ソケット当たりの、及び、コア当たりの、プロセッサにとって利用可能なメモリを、増加させされることが可能になる。その結果として、システム実施形態は、メモリ内に大量のデータを置くデータベース及び他のアプケーションに関連付けられたレイテンシを軽減させる。本発明の実施形態に従って実行されるメモリ拡張は、別個の光学相互接続を通じた隣接ボード上へとメモリを拡張することによって、マザーボードに関してコストが生じること無く成し遂げられ得る。システム実施形態によって、メモリが、マザーボード上の他の物理位置に配置されることが可能になり、熱、パッケージング、及び電力の考慮事項が、システム設計において最適に対処されることが可能になる。
【００１０】
図２は、本発明の実施形態に従って構成された拡張メモリシステム２００の概略図を示す。システム２００は、プライマリボード２０４の（プロセッサ（複数可）２０６のような）構成要素と電気的に連通している第１の光学／電気インターフェース２０２を備える。プライマリボード２０４は、デスクトップコンピュータか又はワークステーションのようなコンピュータのマザーボードとすることができるか、ブレードシステムのブレードサーバ（すなわち、ブレード）とすることができるか、或いはモジュールとすることができる。システム２００はまた、メモリ拡張ボード２１２のメモリ２１０と電気的に連通している第２の光学／電気インターフェース２０８も備える。メモリ２１０は、第２のインターフェース２０８と電気的に連通している１つか又は複数のＤＩＭＭｓから成り得る。メモリ拡張ボード２１２は、同じキャビネット内においてか又は異なるキャビネット内において配置され得る。第１のインターフェース２０２は、プロセッサ２０６によって生成されたデータ、アドレス、及びコントロール情報をエンコードしている電気信号を受け取り、その電気信号を、光学信号２１４へと変換する。それら光学信号２１４は、第２のインターフェース２０８に送られる。第２のインターフェース２０８は、該光学信号２１４を受け取り、該光学信号２１４を電気信号へと戻すように変換する。それらの電気信号は、メモリ２１０へと送られて、メモリ２１０内に格納される。メモリ２１０内に格納されたデータを取り出す（又は検索する）ために、該データは、電気信号内にエンコードされ、それらは、第２のインターフェース２０８に送られる。第２のインターフェース２０８は、その電気信号を光学信号２１６へと変換する。該光学信号２１６は、第１のインターフェース２０２に送られる。第１のインターフェース２０２は、同様に、該光学信号２１６を、プロセッサ２０６によって処理され得る電気信号へと変換する。
【００１１】
ある実施形態において、光学／電気インターフェース２０２及び２０８は、拡張ＤＩＭＭｓ上に実現され得る。図３Ａは、本発明の実施形態に従って構成された拡張ＤＩＭＭ３００の等角図を示す。拡張ＤＩＭＭ３００は、基板３０４上に配置された拡張要素３０２を含む。拡張要素３０２は、電気インターフェース（図示せず）と、２つの光学ポート３０６及び３０８を含んだ光学インターフェース（図示せず）とを含む。電気インターフェース（図示せず）は、後述のように、ＤＤＲｘインターフェース上にわたって拡張ＤＩＭＭに対して送受されるデータをエンコードしている電気信号のパラレルからシリアルへの、及び、シリアルからパラレルへのフロー制御を実施する。図３Ａは、光学ポート３０６及び３０８内へとそれぞれ挿入された導波路３１０及び３１２を示す。用語「導波路」は、光ファイバか、光リボンか、又は光学信号を伝達するための任意の他の適合可能な媒体のことを指す。基板３０４は、基板３０４のコネクタ部分３１６に沿って配置されたピン３１４に接続された信号線（図示せず）を含む。コネクタ部分３１６上に印刷されるピン３１４の数は、プライマリボード上に実装されるＤＩＭＭスロットのタイプに依存して変動させることができる。例えば、ピン３１４の数は、６４、７２、１００、１４４、１６８、及び１８４個か又はそれ以上とすることができる。一般的には、ＤＤＲｘインターフェース上にわたって拡張ＤＩＭＭ３００に送られる電気信号は、電気インターフェース（図示せず）によって処理されて、光学インターフェース（図示せず）に送られる。該光学インターフェースは、電気信号を光学信号へと変換する。それら光学信号は、導波路３１０上にわたって出力される。該光学インターフェース（図示せず）は、導波路３１２内において受け取った光学信号を電気信号へと変換する。該電気信号は、電気インターフェース（図示せず）によって処理されて、マザーボード上に配置されたプロセッサか又はメモリに対してＤＤＲｘインターフェース上にわたって送られる。
【００１２】
図３Ｂは、本発明の実施形態による、ＤＩＭＭスロット３１８内へとロードされた拡張ＤＩＭＭ３００の等角図を示す。マザーボード３２０は、メモリ拡張ボードか、ワークステーションか、ハイエンドのデスクトップコンピュータか、サーバブレードか、又はネットワークインターフェースのマザーボードとすることができる。マザーボード３２０上に配置されたメモリ３２２は、ＤＩＭＭスロット３２８〜３３０内へとそれぞれロードされた３つのＤＩＭＭｓ３２４〜３２６を含む。ＤＩＭＭスロット３１８は、ＤＩＭＭスロット３２８〜３３０との違いは無い。従って、アダプタＤＩＭＭ３００は、その他のＤＩＭＭスロット３２８〜３３０のうちの任意の１つの中へとロードされて、ＤＩＭＭｓ３２４〜３２６のうちの任意の１つと置き換えられ得る。拡張ＤＩＭＭ３００は、マザーボード３２０の性能には影響を与えず、マザーボード３２０が設定（又は構成）される時にか、或いは幾らか経過した後の既存メモリ容量が不十分である時に、ＤＩＭＭスロット内へとロードされ得る。拡張ＤＩＭＭ３００は、図３Ｂ内に示されるように、他のＤＩＭＭｓ３２４〜３２６と一緒にロードされ得るが、その他のＤＩＭＭｓ３２４〜３２６と比較した場合には、拡張ＤＩＭＭ３００は、電気的負荷に応じて比較的低減された最大データレートを有する。
【００１３】
他の実施形態において、光学／電気インターフェース２０２及び２０８は、マザーボードのソケット内へと挿入されたチップ内に実現され得る。図４は、本発明の実施形態による、マザーボード４０６のソケット４０４内へと挿入された光学／電気インターフェースチップ４０２の等角図を示す。チップ４０２は、後述のように、光学入力ポート４０８と光学出力ポート４１０とを有した光学インターフェース（図示せず）と、並びに、１つか又は複数のＤＤＲｘインターフェース上にわたってチップ４０２に対して送受されるデータをエンコードしている電気信号のパラレルからシリアルへの、及び、シリアルからパラレルへのフロー制御を実施する電気インターフェース（図示せず）と共に、構成される。光学インターフェースは、チップ４０２によって処理された電気信号を光学信号へと変換する。該光学信号は、導波路４１０内において出力される。該光学インターフェースはまた、導波路４０８内においてチップ４０２に送られた光学信号を電気信号へと変換する。該電気信号は、電気インターフェースによって処理されて、マザーボード４０６上に配置されたプロセッサか又は他のメモリに送られ得る。
【００１４】
図５〜図９は、本発明の拡張メモリシステム実施形態において光学／電気インターフェース３００及び４００が実現され得る様々なやり方（又は手段）の概略図を示す。
【００１５】
図５は、本発明の実施形態に従って構成された第１の拡張メモリシステム５００の概略図を示す。システム５００は、プライマリボード５０４のＤＩＭＭスロット内へとロードされた第１の拡張ＤＩＭＭ５０２を備える。拡張ＤＩＭＭ５０２は、電気インターフェース５０６と光学インターフェース５０８とを含む。電気インターフェース５０６は、第１のＤＤＲｘインターフェース５１２を介してプロセッサ５１０と電気的に連通しており、及び、光学インターフェース５０８と電気的に連通している。図５内に示されているように、システム５００は、第２の拡張ＤＩＭＭ５１４と、メモリ拡張ボード５１６とを備える。拡張ＤＩＭＭ５１４は、メモリ拡張ボード５１６のＤＩＭＭスロット内へとロードされ、光学インターフェース５１８と電気インターフェース５２０とを含み、該電気インターフェース５２０は、第２のＤＤＲｘインターフェース５２６を介して２つのＤＩＭＭｓ５２２及び５２４と電気的に連通しており、光学インターフェース５１８と電気的に連通している。図５はまた、拡張ＤＩＭＭｓ５０２及び５１４が、導波路５２８及び５３０を介して光学的に連通しているということを示す。導波路５２８及び５３０は、インターフェース５０８及び５１８を光学的に結合させている。システム５００は、最大メモリに２：１の拡張を提供する。該最大メモリは、メモリ拡張ボード５１６のＤＩＭＭスロット内へとロードされ得る。
【００１６】
プロセッサ５１０が、ＤＩＭＭｓ５２２及び５２４内にデータを格納する時には、プロセッサ５１０は、データ、アドレス、及びコントロール情報を含むパラレル電気信号を、ＤＤＲｘインターフェース５１２上にわたって拡張ＤＩＭＭ５０２に送る。電気インターフェース５０６は、該パラレル電気信号をシリアル電気信号へと変換することにより、パラレルからシリアルへのフロー制御を実施し、及び、電気インターフェース５０６は、プロセッサ５１０からデータが出力されるレートのバリエーションを補償するために、電気信号内にエンコードされた情報を格納するメモリバッファを含む。シリアル電気信号が、光学インターフェース５０８に送られて、その同じ情報をエンコードしている光学信号へと変換され、該光学信号が、導波路５３０上にわたって光学インターフェース５１８に送られる。光学インターフェース５１８は、該光学信号を、シリアル電気信号へと戻すように変換する。該シリアル電気信号は、第２の電気インターフェース５２０に送られる。電気インターフェース５２０は、該シリアル電気信号をパラレル電気信号へと変換することによって、シリアルからパラレルへのフロー制御を実施し、及び、電気インターフェース５２０は、拡張ＤＩＭＭ５０２からデータが送られるレートのバリエーションを補償するために、電気信号内にエンコードされた情報を格納するメモリバッファを含む。該パラレル電気信号は、ＤＩＭＭｓ５２２及び５２４内に記憶するためにＤＤＲｘインターフェース５２６上にわたって送られる。
【００１７】
ＤＤＲｘインターフェース５２６上にわたってパラレル電気信号を拡張ＤＩＭＭ５１４に送ることによって、ＤＩＭＭｓ５２２及び５２４内に格納されたデータが、プロセッサ５１０に送られる。このケースでは、電気インターフェース５２０は、パラレル電気信号をシリアル電気信号へと変換することによって、パラレルからシリアルへのフロー制御を実施し、及び、ＤＩＭＭｓ５２２及び５２４からデータが送られるレートのバリエーションを補償するために、メモリバッファ内に情報を格納することができる。シリアル電気信号内にエンコードされた情報が、電気インターフェース５２０から光学インターフェース５１８に送られて、光学信号に変換され、該光学信号が、導波路５２８上にわたって光学インターフェース５０８に送られる。光学インターフェース５０８は、該光学信号をシリアル電気信号へと戻すように変換し、該シリアル電気信号が、第１の電気インターフェース５０６に送られる。拡張ＤＩＭＭ５１４からデータが送られるレートのバリエーションを補償するために、電気インターフェース５０６は、シリアル電気信号内にエンコードされた情報を、メモリバッファ内に格納することによって、シリアルからパラレルへのフロー制御を実施する。電気インターフェース５０６は、該情報をパラレル電気信号へと変換し、該パラレル電気信号は、第１のＤＤＲｘインターフェース５１２上にわたってプロセッサ５１０に対して、処理のために送られる。
【００１８】
図６は、本発明の実施形態に従って構成された第２の拡張メモリシステム６００の概略図を示す。第２の拡張ＤＩＭＭ５１４が、特定用途向け集積回路（「ＡＳＩＣ」）６０２によって置き換えられ、且つ、メモリ拡張ボード５１６が、メモリ拡張ボード６０４とは異なるように構成されているということを除いて、システム６００は、システム５００とほぼ同一である。ＡＳＩＣ６０２は、図４に関連して上記に説明されているように、ボード実装チップとして実現されており、１つから複数のセットのＤＩＭＭｓに電気的な通信をファンアウトさせる（又はあらゆる方向に電気的な伝達を行う）よう構成され得る。例えば、図６内に示されているように、ＡＳＩＣ６０２は、２セットのＤＩＭＭｓに電気的な通信をファンアウト及びファンインさせるよう構成される。具体的には、ＡＳＩＣ６０２は、ＤＤＲｘインターフェース６０８上にわたってＤＩＭＭｓ６０４及び６０６と電気的に連通しており、及び、別のＤＤＲｘインターフェース６１４上にわたってＤＩＭＭｓ６１０及び６１２と電気的に連通している。ＡＳＩＣ６０２は、光学インターフェース６１６及び電気インターフェース６１８と共に構成されている。光学インターフェース６１６が、拡張ＤＩＭＭ５１４の光学インターフェース５１８と同じ機能を実施する状態で、図５に関連して上記に説明したように、光学インターフェース５０８及び６１６は、導波路５２８及び５３０上にわたって光学的に連通している。電気インターフェース６１８もまた、拡張ＤＩＭＭ５１４の電気インターフェース５２０と同じ機能を実施する。
【００１９】
図５に関連して上記に説明した同一の、パラレルからシリアルへのフロー制御手法において、プライマリボード５０４のプロセッサ５１０からメモリ拡張ボード６０４のメモリへと、導波路５３０上にわたってデータが送られる。光学インターフェース６１６は、光学インターフェース５０８から受け取った光学信号を、シリアル電気信号に戻すように変換し、及び、図５に関連して上記に説明した拡張ＤＩＭＭ５１４の電気インターフェース５２０により実施される、ほぼ同一の、シリアルからパラレルへのフロー制御を実施する。しかしながら、拡張ＤＩＭＭ５１４とは異なり、電気インターフェース６０２は、情報をパラレル電気信号へと変換する。該パラレル電気信号は、ＤＤＲｘインターフェース６０８及び６１４上にわたって、ＤＩＭＭｓ６０４か、６０６か、６１０か、又は６１２内に記憶させるために送られ得る。
【００２０】
関連したＤＤＲｘインターフェース６０８及び６１４上にわたってパラレル電気信号をＡＳＩＣ６０２に送ることによって、ＤＩＭＭｓ６０４か、６０６か、６１０か、又は６１２内に格納されたデータが、プロセッサ５１０に送られる。図５に関連して上記に説明したような拡張ＤＩＭＭ５１４が実施する、ほぼ同じ、パラレルからシリアルへのフロー制御を、電気インターフェース６１８が実施する。その情報は、シリアル電気信号内にエンコードされ、電気インターフェース６１８から光学インターフェース６１６に送られて、光学信号へと変換される。該光学信号は、導波路５２８上にわたって光学インターフェース５０８へと送られる。該光学信号は、図５に関連して上記に説明したように処理される。
【００２１】
図７は、本発明の実施形態に従って構成された第３の拡張メモリシステム７００の概略図を示す。システム７００は、プライマリボード７０４上に実装された第１のＡＳＩＣ７０２を備える。第１のＡＳＩＣ７０２は、電気インターフェース７０６と光学インターフェース７０８とを含む。電気インターフェース７０６は、ＤＤＲｘインターフェース７１２を介してプロセッサ７１０と電気的に連通しており、及び、光学インターフェース７０８と電気的に連通している。図７内に示されているように、システム７００は、図６に関連して上記に説明した第２のＡＳＩＣ６０２及びメモリ拡張ボード６０４を備える。
【００２２】
図５及び図６に関連して上記に説明した、同一の、パラレルからシリアルへの及びシリアルからパラレルへのフロー制御手法において、プロセッサ７１０と、メモリ拡張ボード６０４のメモリとの間において、導波路５２８及び５３０上にわたってデータが送られる。
【００２３】
図８は、本発明の実施形態に従って構成された第４の拡張メモリシステム８００の概略図を示す。システム８００は、図５に関連して上記に説明したプライマリボード５０４のＤＩＭＭスロット内へとロードされた同じ拡張ＤＩＭＭ５０２を備える。システム８００はまた、４つの光学からＤＤＲへのＡＳＩＣｓ（以下、光学／ＤＤＲ・ＡＳＩＣｓと記す）８０６〜８０９と光学的に連通している光学バス８０４を含むメモリ拡張ボード８０２も備える。光学バス８０４は、ファンインバス８１０とファンアウトバス８１２とを含み、それらのバスは両方とも、光タップ８２３などの（図８内においてＯＴとして識別される）光タップを介してＡＳＩＣｓ８０６〜８０９と光学的に連絡している。ファンインバス８１０及びファンアウトバス８１２は、マルチモードの光ファイバか、リッジ導波管か、フォトニック結晶導波路か、中空導波路か、又は光学信号を伝送するための任意の他の適合可能なマルチモード媒体とすることができる。該中空導波路は、空気のコアを有したチューブから成るものとすることができる。中空導波路を形成する構造上のチューブは、１よりも大きいか又は小さい屈折率を有した内部コア材料を有することが可能である。このチューブ化は、適合可能な金属か、ガラスか、又はプラスチックから構成され得り、及び、金属性の及び誘電性の膜が、チューブの内面上に配置されて、高反射率が提供され得る。該中空導波路は、高反射率の金属コーティングがコアの内側表面に内張りされている状態の中空金属導波路とすることができる。該空気のコアは、円形のか、楕円形のか、正方形のか、長方形のか、又は光を導くのに適合可能な任意の他の形状である断面形状を有することができる。導波路が中空であるため、光学信号は、約１の実効屈折率を有した中空導波路のコアに沿って伝搬することができる。換言すると、空気内か又は真空内において光の速度で中空導波路のコアに沿って光が伝搬する。光タップは、ビームスプリッタか、部分的に反射性のミラーか、又はバス８１０及び８１２に沿って伝達される光学信号の特定部分を反射及び伝達するよう構成され得る任意の他の媒体とすることができる。光学／ＤＤＲ・ＡＳＩＣｓの各々は、ＤＤＲｘインターフェース上にわたって４つの関連付けられたＤＩＭＭｓと電気的に連通している。例えば、ＡＳＩＣ８０６は、ＤＤＲｘインターフェース８１６及び８１８を介してＤＩＭＭｓ８１４と電気的に連通している。
【００２４】
ファンアウトバス８１２の光タップ８２０〜８２３は、ＡＳＩＣｓ８０６〜８０９の間においておおよそ等しく光電力を分配するよう構成されている。一般的には、光タップは、光学インターフェース５０８から光学／ＤＤＲ・ＡＳＩＣｓの各々へと出力される光学信号の光電力の総計の約１／ｎをそらすよう構成される。ここで、ｎは、光学／ＤＤＲ・ＡＳＩＣｓの数である。例えば、光タップ８２３は、ＡＳＩＣ８０９へと光学バス８１２によって運ばれる光電力の約１／４をそらして、光タップ８２２は、ＡＳＩＣ８０８へと光学バス８１２によって運ばれる光電力の約１／３を導き、光タップ８２１は、ＡＳＩＣ８０７へと光学バス８１２によって運ばれる残りの光電力のうちの約１／２を導き、及び、光タップ８２０は、完全反射性のミラーである。一方、ファンインバス８１０の光タップ８２４〜８２７は、等しい量の光電力が光インターフェース５０８によってＡＳＩＣｓ８０６〜８０９の各々から受け取られることとなるよう構成される。一般的には、ファンインバスのｎ個の光タップは、光学インターフェースが、ｎ個の光学／ＤＤＲ・ＡＳＩＣｓの各々から出力された光電力の総計の約１／ｎを受け取ることとなるように構成される。例えば、光タップ８２４〜８２７は、光学インターフェース５０８によって受け取られる光学信号の光電力が、ＡＳＩＣｓ８０６〜８０９の各々から出力された光学信号の電力のうちの約１／４となることとなるように全て構成される。
【００２５】
メモリ拡張ボード８０２には、ファインイン導波路８１０及びファンアウト導波路８１２と光学的に連通しているリピータ（図示せず）を含めることができる。該リピータは、光学から電気から光学への変換器である。該変換器は、光学信号を受け取り、光学信号を再生成し、次いで、該再生成した光学信号を再伝達する。該リピータは、自由空間か又は光学的な相互接続損失によって生じられる減衰に打ち勝つように使用され得る。追加的には、光学信号を強化するために、該リピータはまた、ノイズか、或いは光学信号における他の望んでいない態様を排除するように使用され得る。リピータにより生成される光電力の量は、ファンアウトバスに取り付けられたＡＳＩＣｓの数と、システム損失と、ＡＳＩＣｓにおける光学受信器の感度とによって決定される。換言すると、リピータは、ＡＳＩＣｓの全てに到達させるのに十分な光電力を有した光学信号を生成するために使用され得る。
【００２６】
プロセッサ５１０から送られるデータは、データの格納に関与する光学／ＤＤＲ・ＡＳＩＣの追加的なアドレスを含む。該データは生成されて、プロセッサからファンアウトバス８１２へと送られ、これは、図５に関連して上記に説明した、同一の、パラレルからシリアルへのフロー制御手法である。光学信号は、ファンアウトバス８１２内へと直接注入され、光タップ８２０〜８２３が、光学信号のうちの一部を、関連付けられたＡＳＩＣｓ８０６〜８０９へと導く。データを受け取るよう定められたＡＳＩＣを識別する電気信号のアドレス部分を分析する追加的なステップをＡＳＩＣｓ８０６〜８０９が実施することを除いて、ＡＳＩＣｓ８０６〜８０９は、図６内のＡＳＩＣ６０２に関連して上記に説明した、同一の、シリアルからパラレルへのフロー制御を、実施するよう構成され及び動作させられる。該アドレスが、受け取るＡＳＩＣのアドレスに一致しない時には、そのデータは、破棄され得る。しかしながら、該アドレスが、受け取るＡＳＩＣのアドレスに一致した時には、そのＡＳＩＣは、そのデータを関連付けられたＤＩＭＭｓに格納することによって該データを処理する。
【００２７】
メモリ拡張ボード８０２のＤＩＭＭｓ内に格納されたデータを送るために、アービターが使用されて、２つか又は３つ以上のＡＳＩＣｓがファンインバス８１０を同時に使用することが防止され得る。アービトレーションが無いと、光学インターフェース５０８は、導波路５２８上において複数のＡＳＩＣから光学信号を受け取る可能性があり、その場合、光学信号が混ざり合って、光学インターフェース５０８において解読できない状態となる。アービターは、ファンインバス８１０が使用され得る前に、ＡＳＩＣがファンインバス８１０を使用する許可が与えられて、同時に光学信号が伝達されることが防止されるということを保証する。このアービトレーションは、比較的高速であり、ファンインバス８１０に対してＡＳＩＣｓの数が追加されるとスケーリングされる。アービトレーションは、周知の光学的か又は電気的な、トークンベースのアービトレーション方法を用いて、アービターによって実行され得る。ＡＳＩＣｓ８０６〜８０９のうちの１つが、ファンインバス８１０を使用する許可が与えられると、図６に関連して上記に説明したように、関連付けられたＤＩＭＭｓ内に格納されたデータを生成する光学信号が、生成されて、ファンインバス８１０及び導波路５２８上にわたって光学インターフェース５０８に送られる。そのデータは、図５に関連して上記に説明したように、プロセッサ５１０によって受け取られる。
【００２８】
図９は、本発明の実施形態に従って構成された第５の拡張メモリシステム９００の概略図を示す。システム９００は、図７に関連して上記に説明したプライマリボード７０４の同じＡＳＩＣ７０２を備え、システム９００は、図８に関連して上記に説明したように構成された同じメモリ拡張ボード８０２を備える。ＡＳＩＣ７０２及びプライマリボード７０４は、図７に関連して上記に説明したように動作させられ、メモリ拡張ボード８０２の構成要素は、図８に関連して上記に説明したように構成され且つ動作させられる。
【００２９】
図１０は、本発明の実施形態に従って構成された光学／電気インターフェース１０００のブロック図を示す。インターフェース１０００は、光学インターフェース１００２、電気インターフェース１００４、及びピン１００６を含む。ピン１００６は、図３及び図４に関連して上記に説明したように、ＤＩＭＭスロットか又はソケットを介して、マザーボードにおける１つか又は複数のＤＤＲｘインターフェースに電気的に接続されている。ピン１００６は、データ、アドレス、及びコントロール情報をエンコードしているパラレル電気信号１００８を、１つか又は複数のＤＤＲｘインターフェースのパラレル信号線から受け取り、該パラレル電気信号１００８を、電気インターフェース１００４のシリアル化ブロック１０１０に送る。シリアル化ブロック１００８は、パラレル電気信号１００８を受け取って、同じ情報をエンコードしているシリアル電気信号１０１２に変換する電気構成要素を含む。シリアル化ブロック１０１０は、シリアル電気信号１０１２に対するＤＣバランス・コーディングをオプションで用いることができる。ＤＣバランス・コーディングは、等しい数の論理「１」と論理「０」とを有したコードワードを生成するために使用される。ＤＣバランス・コーディングの例は、マンチェスターコーディングとその変形形態とを含む。マンチェスターコーディングでは、論理「０」は、ビットの中央における「０」から「１」への遷移によって識別され、論理「１」は、ビットの中央における「１」から「０」への遷移によって指示される。４Ｂ／６Ｂ・ＤＣバランス・コーディングでは、ＤＣバランスを提供するために、コードワードが、３つの論理「１」と、３つの論理「０」とを含む。４Ｂ／８Ｂ・ＤＣバランス・コーディングでは、わずかに２つの連続した論理「１」及び論理「０」を有する状態で、８つのビットコードワードが、４つの論理「１」と、４つの論理「０」とを有する。８Ｂ／１０Ｂ・ＤＣバランス・コーディングでは、シンボル又はキャラクターと呼ばれる１０ビットのエンティティとして８ビットのデータが伝達される。低い５つのビットのデータが、６ビットグループ内にエンコードされ（５Ｂ／６Ｂ部分）、最上部の３つのビットが、４ビットグループ内にエンコードされる（３Ｂ／４Ｂ部分）。これらのコードグループが、互いに連結させられて、１０ビットシンボルを形成する。その２つの追加的なビットによって、データストリーム内において送られる「０」及び「１」の数が、時間とともにバランスが取られることが可能となる。シリアル電気信号１０１２を、光学インターフェース１００２の光学送信器１０１４に送る前に、データが受け取られるレートとデータが送られ得るレートのバリエーションを補償するため、情報が、メモリバッファ１０１６内に一時的に格納され得る。光学送信器１０１４は、シリアル電気信号１０１２を、その同じ情報をエンコードしている光学信号１０１６へと変換する。該光学信号１０１６は、上述の導波路３１０及び４１０のような出力導波路上にわたって伝達される。光学送信器１０１４は、面発光レーザ（「ＶＣＳＥＬ」）か、ダブルヘテロ構造レーザか、量子井戸レーザか、量子カスケードレーザか、分布帰還型レーザか、又は任意の他の半導体ベースのレーザとすることができる。
【００３０】
図１０内に示されているように、光学インターフェース１００２はまた、情報をエンコードしている光学信号１０２０を受け取るための光学受信器１０１８も含む。光学受信器１０１８は、ｐｎ接合か又はｐ−ｉ−ｎ接合のフォトダイオードとすることができる。該フォトダイオードは、光学信号１０２０を、その同じ情報をエンコードしているシリアル電気信号１０２２へと変換する。例えば、光学受信器１０１８は、チップ上に統合されたガリウムヒ素（「ＧａＡｓ」）か、インジウムガリウムヒ素（「ＩｎＧａＡｓ」）か、シリコン（「Ｓｉ」）か、ゲルマニウム（「Ｇｅ」）か、又はＳｉＧｅベースのフォトダイオードとすることができる。シリアル電気信号１０２２を受け取って、シリアル電気信号１０２２内のＤＣバランス・コーディングをデコードし、及び、該シリアル電気信号１０２２をパラレル電気信号１０２６へと変換する電気構成要素を含むデシリアル化ブロック１０２４を電気インターフェース１００４が含む。該パラレル電気信号１０２６は、ＤＤＲｘインターフェース上にわたる伝送のためにピン１００６に伝達される。パラレル電気信号１０２６を生成する前に、情報はまた、メモリバッファ１０１６内に一時的に格納され得る。
【００３１】
導波路５２８及び５３０は、メモリ拡張ボードがプライマリボードに光学的に接続され得るような多くのやり方のうちの単なる代表の１つに過ぎない。例えば、メモリ拡張ボード及びプライマリボードは、キャビネット・バックプレーンを通じて光学的に相互接続され得る。該キャビネット・バックプレーンはまた、同じキャビネット内に実装された他のボード間において電気的及び光学的な接続を提供するために使用される。図１１は、キャビネット・バックプレーン１１０２を介して光学的に連通しているプライマリボード２０４及びメモリ拡張ボード２１２の等角図及び概略図を示す。図の明確化のために、他のボード及びキャビネットの部分は図示されていない。バックプレーン１１０２には、ファイバーリボンコネクタ１１０４〜１１０７を含めることができる。図１１内に示されているように、光学／電気インターフェース２０８が、ファイバーリボン１１０８及び１１０９を介してコネクタ１１０４及び１１０５に対して光学的に結合されており、及び、光学／電気インターフェース２０２が、ファイバーリボン１１１０及び１１１１を介してコネクタ１１０６及び１１０７に対して光学的に結合されている。バックプレーン１１０２は、コネクタ１１０４及び１１０６を光学的に結合させる光ファイバと共に構成されており、コネクタ１１０５及び１１０７の光学的な接続によって、光学／電気インターフェース２０２及び２０８が、上述のように光学信号２１４及び２１６を交換することが可能になる。
【００３２】
電気信号を伝送、シリアル化、及びデシリアル化するために使用されるＤＤＲｘ及び電気インターフェースは、光学インターフェース間において光学信号が伝達されるレートよりも比較的より低いデータ伝送レートにおいて実施されるということに留意されたい。例えば、導波路５２８及び５３０か又はバックプレーン１１０２上にわたって伝達される光学信号は、クロック速度の約４〜６倍において伝達され得る。換言すると、光学インターフェース間において高速データ伝送が成し遂げられ、比較的より低い速度伝送が、ＤＤＲｘ及び電気インターフェースのような電気構成要素によって実行される。
【００３３】
図１２は、本発明の実施形態による、拡張メモリシステム内にデータを送るための方法の制御フロー図を示す。ステップ１２０１において、図５〜図１０に関連して上記に説明したように、ＤＤＲｘインターフェースからパラレル電気信号が受け取られる。該パラレル電気信号は、プロセッサか又はローカルメモリによって生成され得る。ステップ１２０２において、図１０のシリアル化ブロック１０１０に関連して及び図５〜図９に関連して上記に説明したように、パラレル電気信号を、同一の情報がエンコードされたシリアル電気信号へと変換することによって、該パラレル電気信号がシリアル化される。オプションのステップ１２０３において、シリアル電気信号は、図１０内のシリアル化ブロック１０１０に関連して上記に説明したように、ＤＣバランスを含めるようエンコードされ得る。オプションのステップ１２０４において、図１０のステップ１０１４に関連して上記に説明したように、データが受け取られる及び／又は送られるレートのバリエーションを補償するために、電気信号内にエンコードされた情報は、メモリバッファ内に格納され得る。ステップ１２０５において、図１０に関連して上記に説明したように、データをエンコードしているシリアル電気信号が、光学送信器に送られる。ステップ１２０６において、光学送信器は、シリアル電気信号を光学信号へと変換し、該光学信号が、導波路上にわたって、プライマリボードか又は拡張メモリシステムの光学／電気インターフェースに送られる。
【００３４】
図１３は、本発明の実施形態による、拡張メモリシステム内にデータを受け取るための方法の制御フロー図を示す。ステップ１３０１において、図１０内の光学信号１０２４に関連して上記に説明したように、プライマリボードか又はメモリ拡張ボードから送られた光学信号が、受け取られて、シリアル電気信号へと変換される。ステップ１３０２において、図１０内のデシリアル化ブロック１０２８に関連して上記に説明したように、該シリアル電気信号が、デシリアル化ブロックを用いてパラレル電気信号に変換される。オプションのステップ１３０３において、図１０に関連して上記に説明したように、ＤＣバランス・コーディングを用いて光学信号が送られた時には、ＤＣバランス・コーディングが、パラレル電気信号から取り除かれる。オプションのステップ１３０４において、データが受け取られるレートとデータが送られ得るレートのバリエーションを補償するために、パラレル電気信号はメモリバッファ内に格納され得る。ステップ１３０５において、データをエンコードしているパラレル電気信号が、ＤＤＲｘインターフェース上にわたって、プライマリボードのプロセッサに対してか、又はメモリ拡張ボードのメモリに対して伝達される。
【００３５】
説明することを目的とした上述の記載は、本発明の完全な理解を提供するために、特定の用語体系が用いられている。しかしながら、本発明を実践するために、それら特定の詳細事項が必要とされないということが、当業者にとっては明らかであろう。本発明の特定の実施形態の上述の記載は、図示し且つ説明する目的のために提示されている。それらは、網羅的となるようにすることか、或いは、開示した正確な形態に本発明を限定することは、意図されていない。上記教示を考慮して、明らかに多くの修正及び変形形態が可能である。本発明の原理とその実際の用途とを最も良く説明して、それによって、予期される特定の利用法に適合されるような様々な修正と共に本発明と様々な実施形態とを他の当業者が最も良好に利用することを可能にするために、実施形態が示され及び説明されている。本発明の範囲は、以下の特許請求の範囲とその等価物によって画定されることが意図されている。
【特許請求の範囲】
【請求項１】
拡張メモリシステム（200）であって、
プロセッサと電気的に連通している第１の光学／電気インターフェース（202）であって、光学信号を受け取って、該プロセッサに送られる電気信号へと変換するよう構成され、及び、該プロセッサによって生成された電気信号を受け取って、光学信号へと変換するよう構成されていることからなる、第１の光学／電気インターフェースと、
メモリと共に構成されたメモリ拡張ボード（204）と、
前記メモリ拡張ボードに取り付けられた第２の光学／電気インターフェース（208）であって、光学信号を受け取って、前記メモリに送られる電気信号へと変換するよう構成され、及び、前記メモリによって生成された電気信号を受け取って、光学信号へと変換するよう構成されていることからなる、第２の光学／電気インターフェース
とを備え、
前記第１の光学／電気インターフェースによって生成された前記光学信号は、前記第２の光学／電気インターフェースに送られ、及び、前記第２の光学／電気インターフェースによって生成された前記光学信号は、前記第１の光学／電気インターフェースに送られることからなる、拡張メモリシステム。
【請求項２】
前記第１の光学／電気インターフェースが、拡張デュアルインラインメモリモジュール（502）を更に含む、請求項１に記載の拡張メモリシステム。
【請求項３】
前記第１の光学／電気インターフェースが、特定用途向け集積回路（702）を更に含む、請求項１に記載の拡張メモリシステム。
【請求項４】
前記第２の光学／電気インターフェースが、拡張デュアルインラインメモリモジュール（514）を更に含む、請求項１に記載の拡張メモリシステム。
【請求項５】
前記第２の光学／電気インターフェースが、特定用途向け集積回路（602）を更に含む、請求項１に記載の拡張メモリシステム。
【請求項６】
前記第１及び第２の光学／電気インターフェースが、
光学インターフェース（1002）と、
電気インターフェース（1004）
とを更に含むことからなる、請求項１に記載の拡張メモリシステム。
【請求項７】
前記光学インターフェースが、
電気信号を受け取って光学信号へと変換するよう構成された光学送信器（1014）と、
光学信号を受け取って電気信号へと変換するよう構成された光学受信器（1018）
とを更に含むことからなる、請求項６に記載の拡張メモリシステム。
【請求項８】
前記電気インターフェースが、
メモリバッファ（1016）と、
ダブルデータレートインターフェース上にわたる伝送のためのパラレル電気信号をシリアル電気信号へと変換するよう構成されたシリアル化ブロック（1010）と、
シリアル電気信号を、ダブルデータレートインターフェース上にわたる伝送のためのパラレル電気信号へと変換するよう構成されたデシリアル化ブロック（1024）
とを更に含むことからなる、請求項６に記載の拡張メモリシステム。
【請求項９】
前記光学／電気インターフェースが、ダブルデータレートインターフェース上にわたってパラレルに電気信号を送受する、請求項１に記載の拡張メモリシステム。
【請求項１０】
前記メモリ拡張ボードの前記メモリが、１つか又は複数のデュアルインラインメモリモジュールを更に含む、請求項１に記載の拡張メモリシステム。
【請求項１１】
前記メモリ拡張ボードが、
前記第１及び第２の光学／電気インターフェースと光学的に連通している光学ファンインバス（810）と、
前記第１及び第２の光学／電気インターフェースと光学的に連通している光学ファンアウトバス（812）と、
１つか又は複数の特定用途向け集積回路と電気的に連通している１つか又は複数のデュアルインラインメモリモジュール（814）
とを更に含むことからなる、請求項１に記載の拡張メモリシステム。
【請求項１２】
拡張メモリシステム内にデータを送るための方法であって、
ダブルデータレートインターフェース上において受け取ったパラレル電気信号を、その同じ情報をエンコードしているシリアル電気信号へとシリアル化し（1202）、
前記電気信号内にエンコードされた前記情報をメモリバッファ内に格納し（1204）、及び、
光学送信器を用いて前記シリアル電気信号を光学信号へと変換する（1205〜1206）
ことを含み、
前記光学信号は、同じ前記情報をエンコードしていることからなる、方法。
【請求項１３】
前記シリアル電気信号に対してＤＣバランス・コーディング（1203）を追加することを更に含むことからなる、請求項１２に記載の方法。
【請求項１４】
拡張メモリシステム内にデータを受け取るための方法であって、
光学受信器を用いて光学信号をシリアル電気信号へと変換し（1301）、
デシリアル化ブロックを用いて、前記シリアル電気信号をパラレル電気信号へとデシリアル化し（1302）、
前記電気信号内にエンコードされた情報をメモリバッファ内に格納し（1304）、及び、
ダブルデータレートインターフェース上にわたって前記パラレル電気信号を伝達する（1305）
ことを含む、方法。
【請求項１５】
前記シリアル電気信号からＤＣバランス・コーディング（1303）を取り除くこと更に含むことからなる、請求項１４に記載の方法。
【請求項１】
拡張メモリシステム（200）であって、
プロセッサと電気的に連通している第１の光学／電気インターフェース（202）であって、光学信号を受け取って、該プロセッサに送られる電気信号へと変換するよう構成され、及び、該プロセッサによって生成された電気信号を受け取って、光学信号へと変換するよう構成されていることからなる、第１の光学／電気インターフェースと、
メモリと共に構成されたメモリ拡張ボード（204）と、
前記メモリ拡張ボードに取り付けられた第２の光学／電気インターフェース（208）であって、光学信号を受け取って、前記メモリに送られる電気信号へと変換するよう構成され、及び、前記メモリによって生成された電気信号を受け取って、光学信号へと変換するよう構成されていることからなる、第２の光学／電気インターフェース
とを備え、
前記第１の光学／電気インターフェースによって生成された前記光学信号は、前記第２の光学／電気インターフェースに送られ、及び、前記第２の光学／電気インターフェースによって生成された前記光学信号は、前記第１の光学／電気インターフェースに送られることからなる、拡張メモリシステム。
【請求項２】
前記第１の光学／電気インターフェースが、拡張デュアルインラインメモリモジュール（502）を更に含む、請求項１に記載の拡張メモリシステム。
【請求項３】
前記第１の光学／電気インターフェースが、特定用途向け集積回路（702）を更に含む、請求項１に記載の拡張メモリシステム。
【請求項４】
前記第２の光学／電気インターフェースが、拡張デュアルインラインメモリモジュール（514）を更に含む、請求項１に記載の拡張メモリシステム。
【請求項５】
前記第２の光学／電気インターフェースが、特定用途向け集積回路（602）を更に含む、請求項１に記載の拡張メモリシステム。
【請求項６】
前記第１及び第２の光学／電気インターフェースが、
光学インターフェース（1002）と、
電気インターフェース（1004）
とを更に含むことからなる、請求項１に記載の拡張メモリシステム。
【請求項７】
前記光学インターフェースが、
電気信号を受け取って光学信号へと変換するよう構成された光学送信器（1014）と、
光学信号を受け取って電気信号へと変換するよう構成された光学受信器（1018）
とを更に含むことからなる、請求項６に記載の拡張メモリシステム。
【請求項８】
前記電気インターフェースが、
メモリバッファ（1016）と、
ダブルデータレートインターフェース上にわたる伝送のためのパラレル電気信号をシリアル電気信号へと変換するよう構成されたシリアル化ブロック（1010）と、
シリアル電気信号を、ダブルデータレートインターフェース上にわたる伝送のためのパラレル電気信号へと変換するよう構成されたデシリアル化ブロック（1024）
とを更に含むことからなる、請求項６に記載の拡張メモリシステム。
【請求項９】
前記光学／電気インターフェースが、ダブルデータレートインターフェース上にわたってパラレルに電気信号を送受する、請求項１に記載の拡張メモリシステム。
【請求項１０】
前記メモリ拡張ボードの前記メモリが、１つか又は複数のデュアルインラインメモリモジュールを更に含む、請求項１に記載の拡張メモリシステム。
【請求項１１】
前記メモリ拡張ボードが、
前記第１及び第２の光学／電気インターフェースと光学的に連通している光学ファンインバス（810）と、
前記第１及び第２の光学／電気インターフェースと光学的に連通している光学ファンアウトバス（812）と、
１つか又は複数の特定用途向け集積回路と電気的に連通している１つか又は複数のデュアルインラインメモリモジュール（814）
とを更に含むことからなる、請求項１に記載の拡張メモリシステム。
【請求項１２】
拡張メモリシステム内にデータを送るための方法であって、
ダブルデータレートインターフェース上において受け取ったパラレル電気信号を、その同じ情報をエンコードしているシリアル電気信号へとシリアル化し（1202）、
前記電気信号内にエンコードされた前記情報をメモリバッファ内に格納し（1204）、及び、
光学送信器を用いて前記シリアル電気信号を光学信号へと変換する（1205〜1206）
ことを含み、
前記光学信号は、同じ前記情報をエンコードしていることからなる、方法。
【請求項１３】
前記シリアル電気信号に対してＤＣバランス・コーディング（1203）を追加することを更に含むことからなる、請求項１２に記載の方法。
【請求項１４】
拡張メモリシステム内にデータを受け取るための方法であって、
光学受信器を用いて光学信号をシリアル電気信号へと変換し（1301）、
デシリアル化ブロックを用いて、前記シリアル電気信号をパラレル電気信号へとデシリアル化し（1302）、
前記電気信号内にエンコードされた情報をメモリバッファ内に格納し（1304）、及び、
ダブルデータレートインターフェース上にわたって前記パラレル電気信号を伝達する（1305）
ことを含む、方法。
【請求項１５】
前記シリアル電気信号からＤＣバランス・コーディング（1303）を取り除くこと更に含むことからなる、請求項１４に記載の方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公表番号】特表２０１２−５２５６２７（Ｐ２０１２−５２５６２７Ａ）
【公表日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１２−５０８４３８（Ｐ２０１２−５０８４３８）
【出願日】平成２１年４月２９日（２００９．４．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００９／００２６０２
【国際公開番号】ＷＯ２０１０／１２６４６３
【国際公開日】平成２２年１１月４日（２０１０．１１．４）
【出願人】（５１１０７６４２４）ヒューレット−パッカード デベロップメント カンパニー エル．ピー． (155)
【氏名又は名称原語表記】Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ．
【Ｆターム（参考）】
【公表日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２１年４月２９日（２００９．４．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００９／００２６０２
【国際公開番号】ＷＯ２０１０／１２６４６３
【国際公開日】平成２２年１１月４日（２０１０．１１．４）
【出願人】（５１１０７６４２４）ヒューレット−パッカード デベロップメント カンパニー エル．ピー． (155)
【氏名又は名称原語表記】Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ．
【Ｆターム（参考）】
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