分周回路
【課題】高速クロック信号に対しても正確に分周精度の分周信号を生成することのできる分周回路を提供する。
【解決手段】連続する2つの整数PおよびP+1でそれぞれ分周動作が可能な可変整数分周器(1A,1B)を並列に設け、これらの分周器を、半クロックの位相差で分周動作をさせる。経路選択信号(MXCNT)に従ってこれらの可変整数分周器の出力信号(DO1,DO2)のいずれかを選択して最終分周信号(DO)を生成する。
【解決手段】連続する2つの整数PおよびP+1でそれぞれ分周動作が可能な可変整数分周器(1A,1B)を並列に設け、これらの分周器を、半クロックの位相差で分周動作をさせる。経路選択信号(MXCNT)に従ってこれらの可変整数分周器の出力信号(DO1,DO2)のいずれかを選択して最終分周信号(DO)を生成する。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、分周回路に関し、特にPLL周波数シンセサイザなどに用いられる整数分周と分数分周の切換を行なうことのできる可変分数分周回路の構成に関する。
【背景技術】
【0002】
移動体通信などの無線通信においては、搬送波にデータを乗せて電波を発生し、その電波を送受信することにより通信を行なう。この搬送波の発生のためには、一般に、PLL(位相同期ループ)周波数シンセサイザが用いられる。一般に、PLL周波数シンセサイザのPLLにおいて、電圧制御発振器と位相比較器との間に分周数Nの分周器が配置される。電圧制御発振器によりPLLの出力信号が生成される。位相比較器は、PLL入力基準信号と出力信号との位相差を検出する。この構成の場合、出力信号の周波数は、入力基準信号の周波数のN倍となる。
【0003】
このようなPLL周波数シンセサイザの分周器の構成は、一例として、非特許文献1(小沢利行著作、「PLL周波数シンセサイザ・回路設計法」,pp111-119,綜合電子出版社,1994)に示されている。この非特許文献1においては、分周器の構成として、パルススワロー方式の構成が示される。このような方式の分周器においては、整数分周数が用いられる。
【0004】
一方、分数分周数を用いて、チャネル間隔をより小さくする分数分周器(フラクショナル−N分周回路)の構成が、非特許文献2(Yu-Che Yang et. al.,“A Quantization Noise Suppression Technique for ΔΣ Fractional-N Frequency Synthesizers”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.41, No.11, Nov. 2006)に示されている。この非特許文献2に示される構成においては、分周数が1および1.5で切換え可能なプリスケーラロジックと、このプリスケーラロジックの分周数を制御信号に従って調整するエンドオブサイクルロジックとが設けられる。プリスケーラロジックおよびエンドオブサイクルロジックは、各々、2つの相補的に動作するDラッチ(フリップフロップ)と、これら2つのフリップフロップの出力信号を選択するマルチプレクサとで構成される。プリスケーラロジックの出力信号が、エンドオブサイクルロジックにフィードバックされる。エンドオブサイクルロジックにおいて分周数制御信号(MOD,FB_CTRL)に従ってプリスケーラロジックの分周数を、1または1.5に設定する。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】小沢利行著作、「PLL周波数シンセサイザ・回路設計法」,pp111-119,綜合電子出版社,1994
【非特許文献2】Yu-Che Yang et. al.,“A Quantization Noise Suppression Technique for ΔΣ Fractional-N Frequency Synthesizers”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.41, No.11, Nov. 2006
【発明の概要】
【発明が解決しようとする課題】
【0006】
前述の非特許文献1においては、分周数が分数の分周器として、2係数プリスケーラ方式PLLが開示される。この2係数プリスケーラは、分周数が2つの連続する整数分周数PおよびP+1で分周動作が可能である。2係数プリスケーラは、スワローカウンタの出力信号に従って分周数Pおよび(P+1)で所定サイクルずつ分周動作を実行する。この出力信号の平均信号により、分周比を分数に設定することができる。
【0007】
しかしながら、この2係数プリスケーラの場合、整数分周数の分周信号が生成され、平均として、分数分周数の信号が生成される。直接、分数分周数の出力信号は、生成されていないし、また、分数精度の分周信号を直接生成する分数分周器の構成については、何ら考慮されていない。
【0008】
上述の非特許文献2に示される構成においては、分周数を1と1.5の間で制御信号に従って切換える。ステップ(チャネル間隔)0.5で分周数を構成するためには、分周数1および分周数1.5での分周動作を、分周数に応じて実行する必要がある。しかしながら、分周数を1.5と1の間で切換える場合、分周数制御信号は、入力信号(入力クロック信号)の1.5サイクルの間に、分周数1を指定する状態と分周数1.5を指定する状態の間で切換える必要がある。
【0009】
具体的に、非特許文献2の構成においては、入力信号に従って相補的にラッチ/保持を行なうラッチ回路を用いて入力信号に従って、出力信号をラッチして、マルチプレクサにより出力信号を切換えて、分周数を1.0と1.5の間で切換えている。ラッチされる出力信号を分周数制御信号に従って固定値または出力信号に設定する。
【0010】
分周数制御信号が、入力クロック信号の1.5クロックサイクルと2クロックサイクルの間に分周数1.5を指定する状態に設定されているときには、1.5クロックが出力されるだけであり、分周数を1から1.5に切換えることができる。しかしながら、分周数制御信号が、1.5クロックを指定する状態に2クロックサイクルよりも長く設定され、その後に分周数1.0を指定する状態に設定される場合、1.5クロックパルスが2回出力され、1クロックサイクル(=0.5×2)長い周期のパルス信号が生成される。従って、この場合、分周数が1と2の間で切換えられることになり、ステップ0.5クロックで分周を行なうことができなくなる。ここで、「クロック」は、クロック信号の1つのパルスを示す。
【0011】
従って、分周数を1.0、1.5、1.0と切換える場合、1.5クロックの間に2回分周数制御信号の論理値を切換える必要がある。入力クロック信号が高速の信号の場合、分周数制御信号の切換のタイミングマージンが小さくなり、高速入力信号に対して分数精度の分周信号を生成するのが困難となる。最もタイミングマージンが大きく取れるのは、入力クロック信号に同期して分周数制御信号を切換える場合である。この場合においても、入力クロック信号の3クロックサイクル内において分周数制御信号の状態を2回切換える必要があり、同様の問題が生じる。
【0012】
分周数制御信号は、通常はロジック回路で構成される制御信号生成回路から出力される。したがって、その動作周波数に制限があり、入力クロック信号が高速クロック信号の場合、高い時間精度で分周数制御信号を生成するのが困難となり、高速の可変分数分周動作を実現することができなくなる。
【0013】
それゆえ、この発明の目的は、高速入力クロック信号に対しても、正確に分数分周動作を正確に行なうことのできる分周回路を提供することである。
【課題を解決するための手段】
【0014】
この発明に係る分周回路は、互いに並列に設けられ、各々が、分周数設定信号に従って与えられたクロック信号を少なくとも連続する2つの整数PおよびP+1のいずれかの分周数で分周して出力するN+1個の分周器と、経路選択信号に従ってこれらのN+1個の分周器の出力信号のいずれか1つを選択して出力する経路切換回路を備える。
【0015】
N+1個の分周器は、それぞれ0からNまでの番号が順次付され、このN+1個の分周器におけるJ番目の分周器は、0番目の分周器に与えられるクロック信号に対してJ/(N+1)サイクルの遅延を有するクロック信号が与えられる。
【0016】
好ましくは、分周設定信号は、K番目の分周器の出力信号が選択された状態で最終分周信号をP分周からP+(A/N+1)分周に変更する際には、MOD(A+K、N+1)番目の分周器の出力信号を選択する。ここで、MOD(A+K、N+1)は、(A+K)を(N+1)で除算したときの剰余であり、モジュロMの演算を示す。分周数設定信号は、このMOD(A+K、N+1)番目の分周器の分周比をPに設定し、このMOD(A+J、N+1)番目の分周器よりも早いタイミングで分周動作を実行する分周器に対しては分周数をP+1に設定し、残りの分周器に対して分周数をPに設定する。ここで、Aは0以上N未満の整数である。
【0017】
J番目の分周器の出力信号が選択された状態でP+1分周に変更する場合には、N+1個の分周器の分周数をすべてP+1に設定するように分周数設定信号が設定され、経路選択信号は、継続してJ番目の分周器の出力信号を選択する。
【発明の効果】
【0018】
分周数制御信号は、1つの分周サイクルにおいて一回その状態が変更される。したがって、最終分周信号の分周数の1/2倍程度の入力クロック信号のサイクル期間の間にその状態を変更することが要求されるだけであり、十分に余裕を持って分周数を更新することができ、また、分周数変更間隔も大きくすることができ、高速入力クロック信号に対しても正確に分周精度の分周数を変更することができる。
【図面の簡単な説明】
【0019】
【図1】この発明の実施の形態1に従う可変分数分周回路の構成を概略的に示す図である。
【図2】図1に示す可変分数分周回路の動作を示すタイミング図である。
【図3】この発明の実施の形態1に従う可変分数分周回路の具体的動作を示すタイミング図である。
【図4】図1に示す可変分数分周回路の具体的分周動作を示すタイミング図である。
【図5】図1に示す可変分数分周回路の分周数制御信号の設定のタイミングマージンを示す図である。
【図6】図1に示す可変分数分周回路の分周数制御信号の設定のタイミングマージンを示す図である。
【図7】従来の分数分周回路の構成を概略的に示す図である。
【図8】図7に示す従来の分数分周回路の具体的動作を示すタイミング図である。
【図9】図7に示す従来の分数分周回路の具体的動作を示すタイミング図である。
【図10】図1および図7に示す分数分周回路の分周数制御信号の設定タイミングマージンを示す図である。
【図11】この発明の実施の形態1に従う分周回路に対する分周数制御信号発生部の構成の一例を概略的に示す図である。
【図12】この発明の実施の形態2に従う可変分数分周回路の具体的動作シーケンスおよび分周数制御信号設定タイミングマージンを示す図である。
【図13】この発明の実施の形態3に従う分数分周回路の具体的動作シーケンスおよび分周数制御信号のタイミングマージンを示す図である。
【図14】この発明の実施の形態3に従う分数分周回路の他の分周動作シーケンスを示す図である。
【図15】この発明の実施の形態3に従うさらに他の分数分周動作シーケンスを示すタイミング図である。
【図16】この発明の実施の形態4に従う分数分周回路の構成を概略的に示す図である。
【図17】この発明の実施の形態5に従う分数分周回路の構成を概略的に示す図である。
【図18】この発明の実施の形態6に従う分数分周回路の構成を概略的に示す図である。
【図19】この発明の実施の形態7に従う分数分周回路の構成を概略的に示す図である。
【図20】図19に示す可変整数分周器の構成を概略的に示す図である。
【図21】この発明の実施の形態7に従う可変分数分周回路の分数数制御信号発生部の構成の一例を概略的に示す図である。
【図22】この発明の実施の形態8に従う可変分数分周回路の構成を概略的に示す図である。
【図23】図22に示す可変整数分周器の構成を概略的に示す図である。
【図24】図22に示す経路選択信号生成回路の構成を概略的に示す図である。
【図25】図22に示す分周数選択信号を発生する部分の構成の一例を概略的に示す図である。
【図26】この発明の実施の形態9に従う可変分数分周回路の構成を概略的に示す図である。
【図27】図26に示す分数分周回路に対する分周数制御信号生成部の構成の一例を概略的に示す図である。
【図28】この発明の実施の形態10に従う可変分数分周回路の構成を概略的に示す図である。
【図29】図28に与えられるクロック信号のタイミング関係を示す図である。
【図30】図28に示す分数分周回路の動作時のマスタおよびスレーブの出力する分周信号および最終分周信号の位相関係を示す図である。
【図31】図28に示す分数分周回路の動作シーケンスを示すタイミング図である。
【図32】図28に示す分数分周回路の動作切換態様を示す図である。
【図33】図28に示す分数分周回路に対する分数数制御信号生成部の構成の一例を概略的に示す図である。
【図34】図33に示す分周数制御信号発生部の動作を示すフロー図である。
【図35】この発明の実施の形態10の変更例の分数分周回路の構成を概略的に示す図である。
【発明を実施するための形態】
【0020】
[実施の形態1]
図1は、この発明の実施の形態1に従う分周回路(可変分数分周回路)の構成を概略的に示す図である。図1において、分周回路は、並列に設けられる可変整数分周器(DIV)1Aおよび1Bと、経路選択信号MXCNTに従って可変整数分周器1Aおよび1Bの出力信号(サブ分周信号)DO1およびDO2を選択的に通過させて出力信号(最終分周信号)DOを生成する経路切換回路(MUX)2とを含む。
【0021】
可変整数分周器(DIV1)1Aは、デューティ50%の差動クロック信号CLK1およびCLK1Bをそれぞれ正相入力(+)および逆相入力(−)に受け、分周数設定信号DVCNT1に従って分周数が、連続する整数分周数PおよびP+1のいずれかに設定されて、サブ分周信号DO1を生成する。ここで、Pは、1以上の正の整数である。
【0022】
可変整数分周器(DIV2)1Bは、差動クロック信号CLK1BおよびCLK1をそれぞれ、正相入力および逆相入力に受け、分周数設定信号DVCNT2に従って、分周数が整数分周数PおよびP+1のいずれかに設定されて分周動作を行なってサブ分周信号DO2を生成する。したがって、可変整数分周器1Aおよび1Bは、差動クロック信号CLK1およびCLK1Bが互いに相補な態様で与えられており、サブ分周信号DO1およびDO2は、互いに入力クロック信号CLK1の半サイクル(0.5クロック)ずれた信号となる。
【0023】
経路切換回路(MUX)2は、経路選択信号MXCNTを選択入力Sに受け、経路選択信号MXCNTがHレベル(“1”)のときには、可変整数分周器1Aの出力信号DO1を選択し、経路選択信号MXCNTがLレベル(“0”)のときには、可変整数分周器1Bの出力信号DO2を選択する。
【0024】
可変整数分周器1Aおよび1Bは、その内部構成は同じであり、与えられる入力差動クロック信号CLK1およびCLK1Bの極性(位相)が異なるだけである。分周数が、整数分周数PおよびP+1で切換え可能な可変整数分周器1Aおよび1Bは、特に限定されないが、たとえば2係数プリスケーラを用いて構成される。このような2係数プリスケーラの構成の一例としては、以下の構成を利用することができる。すなわち、複数の2分周回路を縦列接続し、初段に、分周数を2および3に切換可能に設定できる可変分周器(2/3分周器)を設ける。ゲート回路(NANDゲート)で、縦続接続される2分周器の正の出力Qおよび補の出力/Qを交互に受けるとともに、分周数設定信号を受ける。このゲート回路の出力信号で、2/3分周器の分周数を設定する。2分周回路および2/3分周回路の構成は周知である。可変整数分周器1Aおよび1Bの内部構成は、上述の構成に限定されず、分周数設定信号に従って、連続する整数PおよびP+1のうちの指定された分周数で分周することができる構成であればよい。
【0025】
図2は、図1に示す可変分数分周回路の動作を示すタイミング図である。図2において、可変整数分周器1Aは、入力クロック信号CLK1の立上がりエッジをカウントし、分周数がPに設定された場合、そのカウント値がP/2の間、出力サブ分周信号DO1をHレベルに設定し、次のP/2クロックサイクルの間、出力サブ分周信号DO1をLレベルに設定し、デューティ50%の信号を生成する。一方、分周数がP+1に設定された場合、可変整数分周器1Aは、入力クロック信号CLK1の立上がりエッジの数がP/2の間、出力サブ分周信号DO1をHレベルに設定し、次のP/2+1サイクルの間その出力分周信号DO1をLレベルに設定する。
【0026】
可変整数分周器1Bは、可変整数分周器1Aと相補な態様で差動クロック信号CLK1およびCLK1Bが与えられており、入力クロック信号CLK1の立下がりエッジに同期して、その出力信号DO2を立上げ、カウント値がP/2の間そのサブ分周信号DO2をHレベルに設定し、次のP/2サイクルの間、その出力分周信号DO2をLレベルに設定する(P分周動作の場合)。一方、可変整数分周器1Bは、P+1分周動作の場合には、入力クロック信号CLK1の立下がりに同期して、この立下がりをP/2カウントする間出力サブ分周信号をHレベルに設定し、次のカウント値が(P/2)+1の期間、出力サブ分周信号DO2をLレベルに設定する。
【0027】
この発明に従う分周回路(以下、可変分数分周回路と称す)は、P分周、P+1分周、またはP+0.5分周動作を実行する。以下の説明において、分周動作開始時において経路切換回路2により選択されている可変整数分周器を「マスタ」として定義し、非選択の可変整数分周器を「スレーブ」と定義する。また、この可変分数分周回路の初期状態において、入力される差動クロック信号CLK1およびCLK1Bに対し先に立上がりエッジを捉えて分周動作を開始する可変整数分周器を、マスタとする。従って、マスタは、スレーブに対して入力クロック信号CLK1の0.5クロックサイクル速く(位相の進んだ)サブ分周信号を出力する。
【0028】
分周数設定信号DVCNT1およびDVCNT2は、可変整数分周器1Aおよび1Bの出力サブ分周信号DO1およびDO2がともにHレベルの期間に変更される。したがって、分周数変更期間として、(P/2)−0.5クロックサイクルの期間を利用することができる。次に、図1に示す可変分数分周回路の具体的動作について説明する。
【0029】
図3は、図1に示す可変分数分周回路の分周動作を示すタイミング図である。図3においては、可変分数分周回路における分周数Pが、一例として8に設定され、分周数8および9の間で切換えて、全体として、連続的に8分周、8.5分周および8分周動作を実行する場合の動作を一例として示す。
【0030】
可変整数分周器1Aは、分周数設定信号DVCNT1がHレベルのときには、分周数が9に設定され、分周数設定信号DVCNT1がLレベルのときには8分周動作に設定される。また、可変整数分周器1Bも、同様、分周数設定信号DVCNT2がHレベルのときに9分周動作が設定され、分周数設定信号DVCNT2がLレベルのときには、8分周動作に設定される。以下の説明においても、同様である。
【0031】
また、図3および以下のタイミング図において、太線で示す波形は、経路切換回路2により選択されて出力される信号波形を示す。
【0032】
図3において、可変整数分周器1Aがマスタとして選択され、時刻T0からの入力クロック信号CLK1の立上がりエッジに同期して、その出力するサブ分周信号DO1がHレベルとなり、半クロックサイクル遅れて、可変整数分周器1Bの出力分周信号DO2がHレベルに立上がる。8分周動作においては、クロック信号CLK1の4クロックサイクル期間、サブ分周信号DO1およびDO2がHレベルとなり、4クロックサイクル期間、サブ分周信号DO1およびDO2は、Lレベルとなる。
【0033】
ここで、以下の説明において、便宜上、分周数設定信号DVCNT1、DVCNT2および経路選択信号MXCNTを併せて、分周数制御信号と称する。これらの分周数制御信号MXCNT、DVCNT1およびDVCNT2は、本実施の形態においては、同じタイミングで並行して、それらの状態(論理値)が制御される。
【0034】
時刻T0において、経路選択信号MXCNTはHレベルであり、経路切換回路2は、可変整数分周器1Aの出力するサブ分周信号DO1を選択する。分周数設定信号DVCNT1は、Lレベルに設定されており、可変整数分周器が、8分周動作を実行する。一方、分周数設定信号DVCNT2は、Hレベルであり、可変分数分周器は、9分周動作を実行する。
【0035】
時刻T1aにおいて、分周数設定信号DVCNT2がLレベルに設定され、可変整数分周器1Bが8分周動作を実行する。時刻T0から時刻T1においては、経路選択信号MXCNTはLレベルであり、可変整数分周器1Aがマスタであり、経路選択回路2からの最終分周信号DOは、4クロックサイクルの間Hレベル、4クロックサイクルの間Lレベルのデューティ50%の8分周信号となる。
【0036】
時刻T1が経過した後、時刻T2aにおいて、経路選択信号MXCNTがLレベルに設定され、また分周数設定信号DVCNT1がHレベルに設定される。この状態においては、可変整数分周器1Bの出力信号DO2が経路選択回路2により選択される。可変整数分周器1Bの出力信号DO2は、可変整数分周器1Aの出力信号DO1に対して半クロックサイクル位相が遅れている。したがって、経路切換回路2からの分周信号DOは、4.5クロックサイクル期間Hレベルとなり、次の4クロックサイクル期間は、可変整数分周器1Bは8分周動作を行なっており、4クロックサイクル期間Lレベルとなる。したがって、時刻T1から時刻T2の間の期間において、8.5分周された信号が生成される。
【0037】
時刻T2aにおいては、経路選択信号MXCNTの切換と並行して分周数設定信号DVCNT1が、Hレベルに設定され、可変整数分周器1Aが、9分周動作を実行する。この9分周動作においては、Lレベル期間が8分周動作時に較べて1クロック分長くされる。従って、時刻T2において、マスタの可変整数分周器1Bの出力信号DO2がHレベルに立上り、これより0.5クロックサイクル遅れて、スレーブの可変整数分周器1Aの出力信号DO1がHレベルに立ち上がる。すなわち、スレーブの可変整数分周器1Aの出力信号DO1の位相が、マスタの出力信号DO2に対して0.5クロック遅くなる。これにより、マスタの出力するサブ分周信号は、スレーブの出力するサブ分周信号より、位相が0.5クロック遅れるという時間関係が維持される。
【0038】
時刻T3aにおいて、再び、分周数設定信号DVCNT1をLレベルに設定し、可変整数分周器1Aの分周数を8に設定する。分数数設定信号DVCNT2および経路選択信号MXCNTの状態は、変更されない。これにより、時刻T2からT3において、経路選択回路2により選択される分周器の出力信号、すなわちマスタの可変整数分周器1Bの出力信号DO2は、スレーブの可変分数分周器1Aの出力信号DO1よりも半クロックサイクル位相が進んでいるという関係が維持される。
【0039】
従って、8分周実行時において、サブ分周信号DO1およびDO2がともにHレベルの期間において、そのときのマスタの分周数設定信号を8から9に設定し、並行して経路選択回路2の選択経路を変更することにより、8分周信号に続いて8.5分周信号を継続して生成することができる。また、当然、分周数設定信号および選択経路を維持した場合、8分周信号を継続して生成することができる。
【0040】
図4は、8.5分周動作を継続して実行する場合の動作を示すタイミング図である。この図4において、時刻T0から時刻T2までの間の動作は、図3に示すタイミング図と同じである。すなわち、時刻T0から時刻T2aまでの期間、可変整数分周器1Aがマスタ、可変整数分周器1Bがスレーブとして動作し、最終分周信号DOは、可変整数分周器1Aの出力分周信号DO1に従って変化する。
【0041】
時刻T2aにおいて、経路選択信号MXCNTがLレベルに設定され、また並行して、分周数設定信号DVCNT1がHレベルに設定され、可変整数分周器1Aに対して9分周動作が指定される。このとき、最終分周信号DOが、可変整数分周器1Bの出力するサブ分周信号DO2に従って変化する。
【0042】
時刻T2において、可変整数分周器1Bの出力分周信号DO2がHレベルに立上がっても、このとき、まだ可変整数分周器1Aは、9分周動作を実行しており、出力されるサブ分周信号DO1はLレベルであり、時刻T2から半クロックサイクル遅れてサブ分周信号DO1がHレベルに立上がる。これにより、図3に示す動作と同様、マスタ可変整数分周器とスレーブ整数分周器の出力するサブ分周信号の位相関係において、常にマスタが半クロックサイクル速く分周動作を実行する関係が維持される。
【0043】
時刻T3dにおいて、経路選択信号MXCNTをHレベルに設定し、分周数選択信号DVCNT1をLレベルに設定し、また、分周数設定信号DVCNT2をHレベルに設定する。これにより、可変整数分周器1Aが8分周動作を実行し、可変整数分周器1Bが9分周動作を実行する。サブ分周信号DO1は、時刻T3dまで選択されていたサブ分周信号DO2よりも半クロックサイクル遅れているため、最終分周信号DOは、4.5クロックサイクル期間Hレベルとなる。その後、4クロックサイクル期間、最終分周信号DOは、サブ分周信号DO1に従ってLレベルとなり、8.5クロックサイクルの周期を有する信号が出力される。
【0044】
すなわち、8.5分周動作を繰返し実行する場合には、各分周クロックサイクルにおいて、サブ分周信号DO1およびDO2がともにHレベルの期間に、マスタおよびスレーブを交互に切換えるとともに分周数を切換える。
【0045】
図3および図4に示すように、分周クロックサイクルにおいて1回、分周制御信号MXCNT、DVCNT1およびDVCNT2の状態を変更するだけであり、各分周クロックサイクル期間内に2回分周制御信号の状態を変化させる必要はない。すなわち、分周制御信号に対するタイミングマージンを十分大きく取ることができ、高速クロック信号に対しても、正確に分周数を変更して、分数分周信号を生成することができる。
【0046】
図5は、図3に示す動作条件における分周制御信号の設定タイミングマージン(時間的余裕)を示す図である。分周制御信号MXCNT、DVCNT1、およびDVCNT2の設定は、サブ分周信号DO1およびDO2がともにHレベルのときに実行する必要がある。8分周動作の場合には、サブ分周信号DO1およびDO2の両方がHレベルとなるのは、時刻T1bからT1cまでの期間、および時刻T3bから時刻T3cまでの期間であり、ともに3.5クロックサイクルである。一方、8.5分周動作の場合、サブ分周信号DO1およびDO2がともにHレベルとなる期間は、時刻T2bから時刻T2cまでの3.5クロックサイクル期間である。
【0047】
また、8分周動作に続いて8.5分周動作を実行する場合には、分周数制御信号を一旦設定した後、次に分周数制御信号を設定するまでには、時刻T1cから時刻T2bまでの最低4.5クロックサイクルの期間が存在する。また、8.5分周動作に続いて8分周動作を実行する場合、分周数制御信号を一旦設定した後に次いで再度設定する場合には、時刻T2cから時刻T3bまでの最低5クロックサイクルの期間が存在する。
【0048】
したがって、8分周動作後に8.5分周動作を実行する場合には、8分周動作を実行するための分周数制御信号は、時刻T1bから時刻T1cまでの3.5クロックサイクル期間内の任意の時間に設定することができる。次の8.5分周動作を実行するための分周数制御信号の設定については、時刻T1cから時刻T2bまでの4.5クロックサイクルと時刻T2bから時刻T2cまでの3.5クロックサイクルを合計した8クロックサイクルの時間的余裕がある。
【0049】
また、8.5分周動作後に8分周動作を実行する場合においては、8.5分周動作を実行するための分周数制御信号の設定は、時刻T2bから時刻T2cまでの3.5クロックサイクル期間内の任意の時間に実行することができる。また、次の8分周動作を実行するための分周数制御信号の設定までには、時刻T2cから時刻T3bまでの5クロックサイクルと時刻T3bから時刻T3cまでの4クロックサイクルの合計8.5クロックサイクルの時間的余裕がある。
【0050】
したがって、いずれの場合においても、分周数制御信号の設定間隔は広く、分周数制御信号を低速で制御することができ、高速入力クロック信号に対しても、正確に分周数を設定することができる。
【0051】
図6は、図4に示す8.5分周を継続して実施した場合の分周制御信号の時間的余裕を示す図である。図6において、可変整数分周器1Aおよび1Bの出力するサブ分周信号DO1およびDO2の両者がHレベルとなるのは、1回目の8.5分周動作における時刻T1から時刻T2においては、時刻T2dから時刻T2eまでの間の3.5クロックサイクルの期間であり、また、二回目の8.5分周動作に行なわれる時刻T2から時刻T4においては、時刻T3eから時刻T3fまでの3.5クロックサイクルの期間である。分周数制御信号を一旦設定した後、次いで再設定する場合には、時刻T2eから時刻T3eまで最低5クロックサイクルの時間が存在する。
【0052】
上述のように、継続して8.5分周動作を実行する場合において1回目の8.5分周動作を実行するための分周数制御信号の設定は、時刻T2dから時刻T2eまでの3.5クロックサイクルまでの任意の時間において実行することができる。また、次の8.5分周動作を実行するための分周数制御信号の設定までには、時刻T2eから時刻T3eまでの5クロックサイクルと時刻T3eから時刻T3fまでの3.5クロックサイクルの合計8.5クロックサイクルの時間的余裕がある。したがって、この8.5分周動作を継続して実行する場合においても、分周数制御信号の設定間隔は長く、分周数制御信号を低速で制御することができる。
【0053】
いま、比較のために、1/1.5分周セルを用いた分周回路を考える。この1/1.5分周セルを用いた分周回路は、図7に示すように、1/1.5分周器11と、1/1.5分周器11の出力信号をP分周する整数分周器12を含む。1/1.5分周器11は、デューティ50%の差動クロック信号CLK1およびCLK1Bをそれぞれ正相入力および逆相入力に受け、分周数1および1.5のいずれかで分周動作を実行する。この1/1.5分周器11の分周数は、分周数設定信号DVCNTにより設定される。
【0054】
整数分周器12は、1/1.5分周器11の相補出力信号DOaおよびDObをそれぞれ正相および逆相入力に受け、整数分周数Pで分周動作を行なって最終分周信号DOを生成する。
【0055】
1/1.5分周器11が、分周数1に設定された場合、入力クロック信号CLK1およびCLK1Bを、出力信号DOaおよびDObとして出力する。分周数が1.5に設定された場合、1/1.5分周器11は、入力信号CLK1に対しLレベル期間を半クロックサイクル長くしてサブ分周信号DOaおよびDObを生成する。
【0056】
整数分周器12は、1/1.5分周器11の出力信号DOaの立上がりエッジをカウントし、そのカウント値がP/2となるごとに出力信号DOの論理レベルを切換える。
【0057】
図8は、図7に示す分周回路の動作を示すタイミング図である。図8においては、整数分周器12の分周数Pが8の場合の動作を、この発明の実施の形態1との比較のために示す。
【0058】
分周数設定信号DVCNTが、入力クロック信号CLK1の1.5サイクルと2サイクルの間のLレベルに設定される。図8においては、1.5分周動作を指定する場合において、分周数選択信号DVCNTが、入力クロック信号CLK1の立ち上がりに同期してHレベルに設定され、このHレベルが1.75クロックサイクルの間維持される場合を一例として示す。この場合、1/1.5分周器11は、分周数設定信号DVCNTがHレベルの期間、出力信号DOaのLレベル期間を、入力クロック信号CLK1の半クロックサイクル(0.5クロック)長くする。したがって、図8に示す場合、1/1.5分周器11の出力信号DOaにおいては、1.5クロックサイクルの信号が1つ出力されるだけである。
【0059】
整数分周器12においては、入力信号DOaにおいて、1.5クロックパルスが1つ挿入されるだけであり、入力信号DOaのHレベルへの立上がりを4カウントする期間、最終分周信号DOをHレベルに設定し、次いで、入力信号DOaのHレベルへの立上りを4つカウントする間その最終分周信号DOをLレベルに設定する。したがって、図8に示す様に、分周数選択信号DVCNTが1.75クロックサイクルの間Hレベルに設定された場合、出力分周信号DOがHレベル期間が0.5クロックサイクル長くなり、したがって、8.5クロックサイクルの周期の分周信号を得ることができ、8.5分周を実現することができる。
【0060】
一方、図9に示すように、分周数設定信号DVCNTが2クロックサイクル以上、入力クロック信号CLK1と非同期でHレベルに設定された場合、この1/1.5分周器11は、1.5クロックサイクルのパルスを2つ出力する。図9においては、分周数設定信号DVCNTが、2.25クロックサイクル期間Hレベルに設定される動作が、一例として示される。この場合、1.5クロックサイクルのパルスが2つ連続して整数分周器12へ与えられるため、整数分周器12の出力する最終分周信号DOのHレベル期間が5クロックサイクルとなり、また、Lレベル期間が4クロックサイクルとなり、周期9クロックサイクルの信号が生成され、9分周動作が行われる。
【0061】
分周数設定信号DVCNTの発生タイミングを最適化し、入力クロック信号CLK1の立下がりに同期して分周数設定信号DVCNTがHレベルに設定された場合を考える。この場合においても、3クロックを超えた期間、分周数設定信号DVCNTがHレベルの1.5分周動作を指定する状態に設定された場合、1.5クロックサイクルのパルスが2つ生成され、周期9クロックサイクルの分周信号が得られる。
【0062】
したがって、8分周動作に続いて8.5分周信号を生成するためには、分周数設定信号DVCNTの切換は、分周数1から分周数1.5への切換と分周数1.5から分周数1への切換を、極めて限られた最大3クロックサイクル期間内に実行する必要がある。従って、入力クロック信号CLK1が高速のクロック信号の場合、分周数設定のタイミングマージンが極めて小さくなり、正確に分数分周信号を生成するのが困難となる。
【0063】
整数分周数Pは、8に限定されず、2以上の整数であれば分数分周動作は実行することができる。したがって、明らかに、本実施の形態1における分周数の切換え間隔は、最低P/2+0.5クロックの期間を確保することができ、従来の1/1.5分周器を利用する構成に比べて十分余裕を持って分数分周数の設定および切換えを行うことができる。
【0064】
図10は、この発明の実施の形態1に従う分周回路と図7に示す従来の分周回路の分周数設定のタイミングマージンを概略的に示す図である。
【0065】
図10において、横軸には分周数Pを示し、縦軸に、1回目の分周数設定から2回目の分周数設定までの設定時間の余裕をクロックサイクル数で示す。図において四角の黒印が、図7に示す従来の分周回路の設定時間余裕を示し、三角印で示す直線は、この発明の実施の形態1に従う分周回路の分周数設定信号のタイミングマージンを示す。
【0066】
図7に示す従来の分周回路の場合、分周数1および1.5の間で切換える必要がある。従って、分周数Pが1および2の場合には、従来の分周回路における分周数設定信号の設定時間余裕は、それぞれ、1.5クロックサイクルと2クロックサイクルの間、2.5クロックサイクルと3クロックサイクルの間である。分周数Pが3の場合に、設定時間の余裕が3クロックサイクル(最適化タイミングでの分周数設定信号の切換)となり、以降、分周数Pが増大しても、時間的余裕は変化せず3クロックサイクルで一定である。
【0067】
一方、この発明の実施の形態1に従う分周回路においては、分周数制御信号の設定の時間余裕は、2つの分周器1Aおよび1B両者の出力信号がHレベルの期間であるため、設定タイミングの時間的余裕は(P/2−0.5)クロックである。次の設定タイミングについては、P分周動作からP+0.5分周動作に切換える場合が最低条件であり、P/2+0.5クロックとなり、合計すると、その間隔は、Pであり、設定時間間隔は、分周数Pに直線的に比例する。したがって、分周数Pが3を超えると、この発明の実施の形態1に従う分周回路における分周数設定信号の時間的余裕は、従来回路に較べて大きくなり、低速動作で分周数制御信号を制御することができる。
【0068】
図11は、この発明の実施の形態1における分周回路に対する分周制御信号を発生する部分の構成の一例を概略的に示す図である。図11において、分周制御信号発生部は、分周制御信号を発生するタイミングを規定するタイミング発生器15と、マスタおよびスレーブを識別するデータを格納するマスタ/スレーブレジスタ16と、分周数を設定する分周数設定回路17と、これらのタイミング発生器15、マスタ/スレーブレジスタ16および分周数設定回路17の出力信号/データに従って分周数制御信号MXCNT、DVCNT1およびDVCNT2を生成する分周シーケンス制御回路18を含む。
【0069】
タイミング発生器15は、図1に示す整数分周器1Aおよび1Bの出力するサブ分周信号DO1およびDO2がともにHレベルのときに切換イネーブル信号ENをアサートする。マスタ/スレーブレジスタ16は、現サイクルにおけるマスタおよびスレーブの可変整数分周器を識別するデータを格納する。分周数設定回路17は、最終分周信号DOの分周数が、たとえば8、8.5、および9のいずれであるかを指定する情報を格納する。
【0070】
分周シーケンス制御回路18は、分周数設定回路17に設定された分周数情報に従って、最終分周出力信号DOの分周シーケンスを識別し、タイミング発生器15からの切換イネーブル信号ENのアサート時に、マスタ/スレーブレジスタ16に格納されるマスタおよびスレーブ情報を参照して、分周数制御信号MXCNT、DVCNT1およびDVCNT2を生成する。次に、この図11に示す分周数制御信号発生部の動作について説明する。
【0071】
(i)現サイクルが分周数Pであり、次サイクルが分周数Pの場合:
いま、マスタ/スレーブレジスタ16には、現サイクルにおいて、先に分周動作を開始する(サブ分周信号が先にHレベルに立ち上がる)可変整数分周器1Aがマスタとして設定される。分周数設定信号DVCNT1およびDVCNT2はともに分周数Pに設定され、経路選択信号MXCNTはマスタを選択する状態に設定される。現サイクルおよび次サイクルにおいて分周数Pであるため、タイミング発生器15からの切換イネーブル信号ENがアサートされても、分周シーケンス制御回路18は、分周数制御信号MXCNT、DVCNT1およびDVCNT2の状態を維持する。
【0072】
(ii)現サイクルが分周数Pであり、次サイクルにおける最終分周信号DOの分周数がP+0.5の場合:
現サイクルにおいて、可変整数分周器1Aがマスタとして動作している状態を考える。分周シーケンス制御回路18は、経路選択信号MXCNTをマスタの可変整数分周器1Aの出力するサブ分周信号DO1を選択する状態に設定し、また、分周数設定信号DVCNT1およびDVCNT2を、ともに分周数Pを指定する状態に設定している。
【0073】
タイミング発生器15が、切換イネーブル信号ENをアサートすると、分周シーケンス制御回路18は、マスタの可変整数分周器1Aに対する分数設定信号DVCNT1を、分周数Pを指定する状態に設定し、また、スレーブの可変整数分周器1Bに対する分周数設定信号DVCNT2を分周数Pを指定する状態に設定する。経路選択信号MXCNTおよび分周数設定信号DVCNT1は、現サイクルにおいては変更されない。
【0074】
現サイクルが完了し、次サイクルに入り、タイミング発生器15が、再び、出力分周信号DO1およびDO2に従って切換タイミング信号ENをアサートすると、分周シーケンス制御回路18は、経路選択信号MXCNTを可変整数分周器1Bの出力信号を選択する状態に設定するとともに、マスタ/スレーブレジスタ16の格納データを、可変整数分周器1Bがマスタであることを示す状態に設定する。また、このとき、可変整数分周器1Aに対する分周数設定信号DVCNT1が、分周数P+1を示す状態に設定される。これにより、P+0.5分周信号に対するマスタおよびスレーブの出力する分周信号の時間差関係を常にマスタの分周信号が速く変化する状態に設定する。また、可変整数分周器1Bの出力するサブ分周信号DO2が、選択されると、Hレベル期間がP+0.5クロック、Lレベル期間がP/2クロックとなる最終分周信号DOが生成され、P+0.5分周が実行される。
【0075】
(iii)現サイクルが分周数P+0.5であり、次サイクルが分周数Pの場合:
現サイクルにおいてマスタが、可変整数分周器1Aであるとする。この場合、現サイクルにおいて、経路選択信号MXCNTは、マスタの可変整数分周器1Aの出力分周信号DO1を選択する状態に設定され、また、可変分周数選択信号DVCNT1およびDVCNT2は、分周数Pに設定されている。
【0076】
現サイクルにおいて、タイミング発生器15からの切換イネーブル信号ENがアサートされると、分周シーケンス制御回路18は、経路選択信号MXCNTを現在スレーブの可変整数分周器1Bの出力分周信号DO2を選択する状態に設定するとともに、分周数設定信号DVCNT1を分周数P+1を指定する状態に設定する。分周数設定信号DVCNT2は、分周数Pを指定する状態に維持される。また、マスタ/スレーブレジスタ16の格納データを、可変整数分周器1Bをマスタとして指定する状態に設定する。これにより、可変整数分周器1Bの出力信号DO2が選択されて最終分周信号DOが生成される。このとき、最終分周信号DOのHレベル期間が、サブ分周信号DO2により0.5クロック長くされ、P+0.5分周信号が生成される。
【0077】
現サイクルが完了すると、次のサイクルにおいて、タイミング発生器15の出力する切換イネーブル信号ENがアサートされると、分周シーケンス制御回路18は、分周数設定信号DVCNT1を、分周数Pを指定する状態に設定する。分周数設定信号DVCNT2は、分周数Pを指定する状態に維持され、また、経路選択信号MXCNTも、マスタの可変整数分周器1Bの出力信号DO2を選択する状態に維持される。これにより、分周数P+0.5から分周数Pに更新された場合においても、次サイクルにおいてマスタおよびスレーブの出力信号の位相関係を維持することができる。次サイクルにおいては、マスタの可変整数分周器1Bの出力信号DO2に従って、P分周された最終分周信号DOが生成される。
【0078】
(iv)現サイクルが分周数P+0.5であり次サイクルが分周数P+0.5の場合:
今、現サイクルにおいてマスタが、可変整数分周器1Aである状態を考える。現サイクル開始時においては、経路選択信号MXCNTは、マスタの可変整数分周器1Aの出力分周信号DO1を選択する状態に設定されている。分周数設定信号DVCNT1は、分周数Pを指定する状態であり、また、分周数設定信号DVCNT2も、分周数Pを指定する状態である。
【0079】
現サイクルにおいて、タイミング発生器15の出力する切換イネーブル信号ENがアサートされると、分周シーケンス制御回路18は、経路選択信号MXCNTをスレーブの可変整数分周器1Bの出力分周信号DO2を選択する状態に設定するとともに、マスタ/スレーブレジスタ16の格納データを、可変整数分周器1Bがマスタであることを示す状態に設定する。このときまた、可変整数分周器1Aに対する分周数設定信号DVCNT1が、分周数P+1を指定する状態に設定される。現サイクルにおいて、可変整数分周器1Bの出力信号DO2に従って、最終分周信号DOのHレベル期間がP/2+0.5となり、P+0.5分周された最終分周信号DOが生成される。
【0080】
次サイクルにおいて、再び、タイミング発生器15からの切換イネーブル信号ENがアサートされると、分周シーケンス制御回路18は、経路選択信号MXCNTを可変整数分周器1Aの出力分周信号DO1を選択する状態に設定するとともに、マスタ/スレーブレジスタ16の記憶データを、可変整数分周器1Aがマスタであることを示す状態に設定する。また、このとき、分周シーケンス制御回路18は、分周数設定信号DVCNT1を分周数Pを指定する状態に設定するとともに、分周数設定信号DVCNT2を分周数P+0.5を指定する状態に設定する。可変整数分周器1Aの出力信号DO1に従って、P+0.5分周された最終分周信号DOが生成される。
【0081】
P+0.5分周動作が継続して実行される場合、各分周クロックサイクルにおいて、毛色選択信号MXCNT、および分周数設定信号DVCNT1およびDVCNT2の論理状態を反転させる。
【0082】
なお、上述の説明においては、可変整数分周器1Aおよび1Bおよび経路切換回路2の出力信号DO1、DO2およびDOは、シングルエンドの信号であるように示す。しかしながら、これらの分周信号DO1、DO2およびDOは、相補信号で構成される差動信号であってもよい。
【0083】
また、分周数制御信号MXCNT、DVCNT1およびDVCNT2は、同一タイミングで、それらの論理状態が設定される必要はなく、分周数制御信号MXCNT、DVCNT1およびDVCNT2の設定に対する時間的余裕の範囲内で個々に制御されてもよい。
【0084】
また、PおよびP+1分周時における可変整数分周器1Aおよび1Bの出力分周信号DO1およびDO2のHレベル期間およびLレベル期間の時間関係は、図3および図4に示す関係に限定されない。分周動作途中における分周数設定信号DVCNT1およびDVCNT2による分周数切換が反映可能な時間範囲内において、サブ分周信号DO1およびDO2の論理レベルが同じとなる時間長さが長くされてもよい。この長い同一論理レベル期間内において分周制御信号MXCNT、DVCNT1およびDVCNT2を制御することにより、分周切換タイミングに対する許容時間範囲は、図5および図6に示す許容範囲よりも長くすることができる場合がある。一例として、分周数が8の場合、5クロックサイクル期間Hレベルとなり、3クロック期間Lレベルとなり、分周数が9の場合、5クロックサイクル期間Hレベルとなり、4クロックサイクル期間Lレベルとなる分周信号をプログラマブルカウンタを用いて生成する。マスタおよびスレーブの可変整数分周器の出力信号の位相は、0.5クロックサイクルあるものとする。この場合、分周数制御信号の制御タイミングとして、4クロックサイクル期間確保することが可能となり、連続する2つの制御タイミング切換として、最低8クロックサイクル期間確保することができる。
【0085】
以上のように、この発明の実施の形態1に従えば、PおよびP+1の分周数で分周可能な可変整数分周器を2つ並列に設け、この分周出力信号の位相を半クロックサイクルずらせ、これらの分周器の出力信号を経路選択回路により選択して最終分周信号を生成している。したがって、分周数切換のタイミングの時間的余裕を大きくすることができ、高速の入力クロック信号に対しても正確に、分周数を変更することができる。
【0086】
[実施の形態2]
図12は、この発明の実施の形態2に従う分周回路の動作を示すタイミング図である。この実施の形態2における分周回路の構成は、図1に示す実施の形態1に従う分周回路の構成と同じである。従って、入力クロック信号および分周数制御信号としては、実施の形態1と同様の信号が用いられ、図12においては、これらの信号を同一の符号で示す。
【0087】
この図12に示す動作シーケンスにおいては、P+0.5分周とP+1分周の切換を行なう。図12においては、分周数Pが8の場合を一例として示す。以下、図12を参照して、9分周と8.5分周の切換動作について説明する。
【0088】
図12において、時刻T0から時刻T5の間が、9分周動作が行なわれる期間である。この期間においては、経路選択信号MXCNTはHレベルであり、可変整数分周器1Aの出力するサブ分周信号DO1が最終分周信号DOとして選択されて出力される。分周数ッ設定信号DVCNT1およびDVCNT2はともにHレベルであり、可変整数分周器1Aおよび1Bに対して9分周動作が指定される。従って、この期間においては、マスタの可変整数分周器1Aの出力信号に従って、9分周信号が出力される。
【0089】
時刻T5から時刻T6の間の期間が、8.5分周動作の期間である。この期間においては、サブ分周信号DO1およびDO2がともにHレベルの期間の間の時刻T6aにおいて、経路選択信号MXCNTをLレベルに切換え、そのときのスレーブの可変整数分周器1Bが出力するサブ分周信号DO2を選択する。また、分周数設定信号DVCNT2をLレベルに設定し、可変整数分周器1Bの分周数Pを8分周に指定する。分周数設定信号DVCNT1は、Hレベルに維持される。
【0090】
したがって、期間T5からT6においては、最終分周信号DOは、Hレベル期間が4.5クロックサイクル、Lレベル期間が、4クロックサイクル期間となり、8.5クロックサイクルの周期の最終分周信号DOが生成される。
【0091】
次いで、8.5分周動作から9分周動作に切換えられ、時刻T6から時刻T7の期間において再び9分周動作が実行される。時刻T6において、可変整数分周器1Bの出力するサブ分周信号DO2がHレベルに立上がったとき、スレーブの可変整数分周器1Aの出力するサブ分周信号DO1は、まだLレベルであり、半クロックサイクル経過後にHレベルに立上がる。
【0092】
これらのサブ分周信号DO1およびDO2がともにHレベルの期間の、たとえば時刻T7aにおいて、再び分周数設定信号DVCNT2をHレベルに立上げ、可変整数分周器1Bに対して9分周動作を指定する。経路選択信号MXCNTはLレベルに維持され、また、分周数設定信号DVCNT1はHレベルに維持される。したがって、最終分周信号DOとして、サブ分周信号DO2が選択され、可変整数分周器1Bの9分周動作に従って9分周された最終分周信号DOが生成される。
【0093】
9分周信号を継続して得る場合には、可変整数分周器1Aおよび1B両者を9分周動作に設定し、マスタの出力するサブ分周信号を選択する。8.5分周信号を継続して得る場合には、経路選択信号を各クロックサイクルごとに切換えるとともに、分周数設定信号DVCNT1およびDVCNT2を、9分周動作および8分周動作で交互に切換え、マスタの可変整数分周器の分周数を8分周動作に設定し、また、スレーブの可変整数分周器の分周数を9分周動作に設定する。
【0094】
9分周動作から8.5分周動作に切換える場合の分周制御信号の時間的余裕は、図12に示すように、時刻T6bから時刻T6cまでの3.5クロックサイクル期間存在し、また、9分周動作切換時においても、時刻T7bから時刻T7cまでの3.5クロックサイクル期間、分周制御信号の設定に対する時間的余裕が存在する。
【0095】
また、分周数制御信号を一旦設定した後次いで設定するまでには、時刻T6cから時刻T7bまでの最低でも5.0クロックサイクル期間存在する。したがって、8.5分周動作を実行するための分周制御信号の設定は、3.5クロックサイクルの間の任意の時刻に行うことができる。また、次いで9分周動作を実行するための分周数制御信号の設定までには、8.5クロックサイクルの時間的余裕が存在する。
【0096】
一方、9分周動作から8.5分周動作への切換における分周数制御信号の時間的余裕は、同様、3.5クロックサイクル存在し、また、分周数制御信号を一旦設定した後に次に、8.5分周動作を設定するまでには、最低でも5.5クロックサイクル期間の時間が存在する。したがって9分周動作から8.5分周動作への切換に対しては、9クロックサイクルの時間的余裕が存在する。
【0097】
以上のように、分周数をP+1とP+0.5の間で切換える場合においても、分周数制御信号設定の時間的余裕は、P/2−0.5クロックサイクル存在し、また、分周数制御信号の状態切換の間隔は、最低でも、(P+1)/2+0.5クロックサイクル期間存在する。したがって、分周数制御信号の設定間隔を長くすることができ、分周数制御信号を低速で制御することができる。
【0098】
なお、この図12に示す動作タイミングを実現するための制御回路の構成としては、実施の形態1において図11を参照して説明した制御信号発生部の構成を利用することができる。分周数選択回路17における分周数に従って、分周シーケンス制御回路18が、所定のシーケンスで、分周数制御信号MXCNT、DVCNT1およびDVCNT2の状態(論理値)を設定する。
【0099】
[実施の形態3]
図13から図15は、この発明の実施の形態3に従う分周回路の動作を示すタイミング図である。この実施の形態3においては、分周数P、P+0.5およびP+1の3種類の分周数で分周動作を行なう。図13から図15においては、一例として、分周数Pが8の場合の動作シーケンスを示す。
【0100】
この発明の実施の形態3において用いられる分周回路の全体の構成は、図1に示す分周回路の構成と同じであり、分周制御信号および入力クロック信号としては、実施の形態1と同様の信号が用いられる。したがって、これらの入力クロック信号および分周数制御信号に対しては、実施の形態1と同様の符号を用いる。以下、図13から図15を順次参照して、この発明の実施の形態3における分周動作について分周数Pが8の場合を一例として説明する。
【0101】
先ず、図13を参照して、分周数Pが、8、8.5および9と順次切換えられる場合の動作について説明する。
【0102】
図13において、時刻T0から時刻T8の間の期間が8分周動作期間である。この場合、このサイクルの初期状態においては、経路選択信号MXCNTはHレベルに設定され、また、分周数設定信号DVCNT1がLレベルである。時刻T8aにおいて、分周選択信号DVCNT2をLレベルに立下げ、可変整数分周器1Bの分周数を8に設定する。経路選択信号MXCNTおよび分周数設定信号DVCNT1は、その状態は維持される。
【0103】
この状態においては、可変整数分周器1Aの出力信号DO1が最終分周信号DOとして選択される。したがって、期間T0−T8においては、可変整数分周器1Aがマスタとして動作し、分周数8の分周信号が生成される。
【0104】
時刻T8から始まるサイクルにおいては、可変整数分周器1Aがマスタ、可変整数分周器がスレーブである。これらの可変整数分周器1Aおよび1Bの分周数は、時刻T8においては、8である。このサイクルにおいて、8.5分周動作を実現するため、時刻T9aにおいて、経路選択信号MXCNTがLレベルに設定され、可変整数分周器1Bの出力信号DO2が最終分周信号DOとして選択される。このとき、また分周数選択信号DVCNT1がHレベルに設定され、可変整数分周器1Aの分周数が9に設定される。可変分周数選択信号DVCNT2はLレベルに維持される。
【0105】
したがって、時刻T8から時刻T9の間のサイクルにおいては、Hレベル期間が4.5クロックサイクル、Lレベル期間が4クロックサイクルの8.5分周された信号が生成される。
【0106】
時刻T9から時刻T10の間の期間において、9分周動作が実行される。先の時刻T9aにおいて分周数選択信号DVCNT1がHレベルに設定されており、このサイクル開始時の時刻T9においては、可変整数分周器1Aの出力分周信号DO1の位相は、可変整数分周器1Bの出力する分周信号DO2よりも半クロックサイクル遅れており、マスタおよびスレーブの出力する分周信号の位相関係は維持されている。
【0107】
時刻T10aにおいて、分周数設定信号DVCNT2をLレベルからHレベルに設定し、可変整数分周器1Bの分周数を9に設定する。可変整数分周器1Aの分周数設定信号DVCNT1はHレベルに維持され、可変整数分周器1Aは9分周動作を持続する。経路選択信号MXCNTは、Lレベルであり、マスタの可変整数分周器1Bの出力信号を選択する。したがって、この場合、マスタとして動作する可変整数分周器1Bの出力する分周信号DO2が9分周信号であり、最終分周信号DOとして、サブ分周信号DO2に従って9分周された信号が得られる。
【0108】
図13に示す分周シーケンスにおいて、分周数制御信号設定の時間的余裕は、3.5クロックサイクルである。分周数制御信号の切換の間の時間的余裕は、時刻T8cから時刻T9bまでが4.5クロックサイクルであり、この場合、合計8.0クロックサイクルの余裕がある。一方、8.5クロック分周から9分周を行なう場合には、時刻T9cから時刻T10bまでの期間が5クロックサイクルとなるため、時刻T9cから時刻T10cまでの8.5クロックサイクルの時間的余裕が存在する。
【0109】
図14においては、分周数Pが8の場合において、9分周動作、8.5分周動作および8分周動作が続いて実行される場合の分周動作を示す。
【0110】
時刻T0から時刻T11においては、可変整数分周器1Aがマスタとして動作し、その出力信号DO1に従って最終分周信号DOが生成される。この場合、分周数選択信号DVCNT1およびDVCNT2はともにHレベルに設定されており、可変整数分周器1Aおよび1Bがともに9分周動作を実行している。従って、この期間T0からT11においては、9分周された信号が最終分周信号DOとして生成される。
【0111】
時刻T11から時刻T12の期間において、8.5分周動作が実行される。時刻T11においては、可変整数分周器1Aがマスタとして動作し、サブ分周信号DO1が、最終分周信号DOとして選択されて出力される。
【0112】
サブ分周信号DO1およびDO2がともにHレベルの時刻T12aにおいて、経路選択信号MXCNTをHレベルからLレベルに立下げ、また、可変整数分周器1Bの分周数設定信号DVCNT2をLレベルに設定し、可変整数分周器に8分周動作を実行させる。可変整数分周器1Aに対する分周数設定信号DVCNT1はHレベルであり、可変整数分周器1Aは9分周動作を実行する。
【0113】
したがって、最終分周信号DOは、時刻T12a以降、可変整数分周器1Bの出力するサブ分周信号DO2に従って生成され、Hレベル期間が4.5クロックサイクル、Lレベル期間が4.0クロックサイクル期間となり、8.5分周された信号が生成される。
【0114】
次の時刻T12から時刻T13の期間において8分周動作が実行される。時刻T12においては、可変整数分周器1Aの出力する分周信号DO1は、可変整数分周器1Bの出力する分周信号DO2よりも位相が半クロックサイクル遅れており、マスタおよびスレーブの分周器の出力信号の位相関係は維持される。
【0115】
時刻T13aにおいて、分周数選択信号DVCNT1をHレベルからLレベルに設定し、可変整数分周器1Aの分周数を8に設定する。経路選択信号MXCNTは、Lレベルに維持され、可変整数分周器1Bがマスタとして動作する。可変整数分周器1Bは、8分周動作を実行している。したがって、時刻T12から時刻T13のサイクルにおいては、可変整数分周器1Bの生成する信号DO2に従って8分周された信号が最終分周信号DOとして生成される。
【0116】
時刻T13aにおいてスレーブの可変整数分周器1Aの分周数を8に設定することにより、この時刻T13においても、依然マスタおよびスレーブの出力信号の位相関係を維持することができる。
【0117】
図14に示す分周シーケンスにおいても、分周数制御信号の切換タイミングの時間的余裕は、時刻T12bから時刻T12cの間および時刻T13bから時刻T13cの間のそれぞれ、3.5クロックサイクルである。また、分周数制御の間隔は、時刻T12cから時刻T13bにおいて4.5クロックサイクルであり、この場合、時刻T12cから時刻T13cまで、8クロックサイクルの時間的余裕が存在する。一方、時刻T0から時刻T11の間で、分周数制御信号の状態を変更する場合、5.5クロックサイクルと3.5クロックサイクル、合計9クロックサイクルの時間的余裕が存在する。
【0118】
したがって、この場合においても、分周数制御信号の切換タイミング余裕および切換間隔の時間的余裕は、分周数Pに比例して十分大きく設定することができ、低速動作で分周数を切換えることができる。
【0119】
図15は、分周数Pを8として、8分周、9分周、および8分周が継続して実行される場合の動作を示すタイミング図である。
【0120】
時刻T0から時刻T14の間の期間において8分周動作が実行される。このサイクル開始時においては、経路選択信号MXCNTがHレベルに設定され、可変整数分周器1Aがマスタとして動作し、その出力するサブ分周信号DO1が最終分周信号DOとして選択されて出力される。このとき、分周数設定信号DVCNT1およびDVCNT2はともにLレベルであり、可変整数分周器1Aおよび1Bは、ともに、8分周動作を実行している。
【0121】
時刻T14から時刻T15の間の期間において9分周動作が実行される。時刻T14においては、可変整数分周器1Aがマスタとして選択され、サブ分周信号DO1が最終分周信号DOとして選択されて出力される。このときは、先のサイクルにおいて設定されたように、可変整数分周器1Aおよび1Bは、ともに、8分周動作を行っている。
【0122】
サブ分周信号DO1およびDO2がともにHレベルの時刻T15aにおいて、分周数設定信号DVCNT1およびDVCNT2を、ともにHレベルに設定し、可変整数分周器1Aおよび1Bに9分周動作を実行させる。経路選択信号MXCNTはHレベルに維持され、可変整数分周器1Aがマスタとして動作する。したがって、可変整数分周器1Aの出力信号DO1に従って、9分周された信号が最終分周信号DOとして出力される。
【0123】
次に再び、時刻T15から時刻T16の間の期間において8分周動作が行なわれる。時刻T15においては、可変整数分周器1Aおよび1Bは、ともに、9分周動作を実行している。サブ分周信号DO1およびDO2がともにHレベルの時刻T16aにおいて、分周数設定信号DVCNT1およびDVCNT2をともにLレベルに設定し、可変整数分周器1Aおよび1Bにともに8分周動作を実行させる。経路選択信号MXCNTは、Hレベルであり、可変整数分周器1Aがマスタとして動作し、したがって、最終分周信号DOとして、サブ分周信号DO1に従って、8分周された信号が生成される。可変整数分周器1Aおよび1Bの分周数をともに8に変更することにより、次サイクル開始時においてマスタおよびスレーブの出力信号の位相関係が維持される。
【0124】
この図15において、8分周動作および9分周動作を交互に実行する場合、分周数選択信号DVCNT1およびDVCNT2はともに変更される。いずれのサイクルにおいても、マスタおよびスレーブの出力信号の位相関係を維持するためである。
【0125】
図15に示す動作シーケンスにおいて、分周数制御信号の設定時間的余裕は、時刻T15bから時刻T15cおよび時刻T16bから時刻T16cにおいて3.5クロックサイクル存在する。一方、分周数制御信号の切換間隔の時間的余裕は、最低でも、時刻T15cから時刻T16bまでの5.5クロックサイクル期間存在し、また、時刻T16bから次の分周制御信号の切換タイミングまでの間隔は、最低でも4.5クロックサイクル存在する。したがって、十分余裕を持って分周数制御信号の状態を切換えることができる。
【0126】
以上のように、8分周、8.5分周および9分周のいずれかの分周数から別の分周数に変更する場合、すなわち、P分周、P+0.5分周およびP+1分周の間での最終分周信号の分周数の切換においてもでも、分周数制御信号の時間的余裕は、実施の形態1および2と同様、3.5(=P/2−0.5)クロックサイクル以上存在する。また分周数制御信号を一旦設定した後に次に続いて設定するまでには、最低でも4.5クロックサイクル(=P/2+0.5クロックサイクル)の時間的余裕が存在する。これにより、分周数制御信号の設定間隔が広く、分周数制御信号を低速で制御することができる。
【0127】
なおこの実施の形態3においても、分周数制御信号MXCNT、DVCNT1およびDVCNT2を生成する部分の構成としては、先の実施の形態1において図11を参照して説明した構成を利用することができる。分周シーケンス制御回路(図9)において、設定された分周数に応じてその分周シーケンスに対応して、分周数制御信号を生成する。
【0128】
[実施の形態4]
図16は、この発明の実施の形態4に従う可変分数分周器回路の構成を概略的に示す図である。図16において、可変分数分周回路は、実施の形態1と同様、2つの可変整数分周器21Aおよび21Bと、これらの可変整数分周器21Aおよび21Bの出力するサブ分周信号DO1およびDO2を、経路選択信号MXCNTに従って選択する経路切換回路2を含む。
【0129】
可変整数分周器21Aおよび21Bは、ともに、連続する2つの整数PおよびP+1を分周数として分数動作を実行することができる。可変整数分周器21Aには、デューティ50%のクロック信号CLK1が与えられ、可変整数分周器21Bには、クロック信号CLK1と相補なデューティ50%のクロック信号CLK1Bが与えられる。可変整数分周器21Aおよび21Bの分周数は、それぞれ分周数設定信号DVCNT1およびDVCNT2により設定される。
【0130】
この図16に示す可変分数分周回路の構成においては、可変整数分周器21Aおよび21Bの正相入力に、シングルエンドのクロック信号CLK1およびCLK1Bがそれぞれ与えられる。クロック信号CLK1およびCLK1Bは互いに相補なクロック信号であり、したがって、可変整数分周器21Aおよび21Bの分周開始時点(Hレベルのサブ分周信号を生成する時点)においては、入力クロック信号CLK1の半クロックサイクル期間の位相差が存在する。
【0131】
可変整数分周器21Aおよび21Bは内部構成は同じであり、単に与えられるクロック信号CLK1およびCLK1Bの位相が異なるだけである。したがって、経路切換回路2も、これまでの実施の形態1から3において説明したものと同じ態様で、経路選択信号MXCNTに従って可変整数分周器21Aおよび21Bの出力信号DO1およびDO2を選択する。したがって、図16に示す可変分数分周回路の動作においても、これまでの実施の形態1から3において説明した動作と同様の動作を実現することができる。
【0132】
この実施の形態4において、可変整数分周器21Aおよび21Bとして、差動クロック信号でなく、シングルエンドのクロック信号に従って動作する回路がライブラリのマクロとして準備されている場合においても、十分に高速動作時においても余裕を持って分数数を切換えることのできる可変分数分周回路を実現することができる。
【0133】
[実施の形態5]
図17は、この発明の実施の形態5に従う分数分周回路の構成を概略的に示す図である。この図17に示す可変分数分周回路においても、2つの可変整数分周器22および23と、経路切換回路2とが設けられる。可変整数分周器22は、デューティ50%のクロック信号CLK2の立上がりに同期してサブ分周信号DO1を生成し、分周動作中においては、分周数設定信号DVCLT1に従って、連続する2つの整数PおよびP+1のいずれかで分周動作を実行する。
【0134】
可変整数分周器23は、デューティ50%のクロック信号CLK2の立下がりに同期してサブ分周信号DO2を生成し、分周数設定信号DVCNT2に従って分周数PおよびP+1のいずれかで分周動作を実行する。
【0135】
経路切換回路2は、経路選択信号MXCNTに従って可変整数分周器22および23の出力信号DO1およびDO2の一方を選択して最終分周信号DOを生成する。
【0136】
図17に示す可変分数分周回路の構成において、1つのクロック信号CLK2が利用されるだけであり、分周器22および23が分周動作を開始する入力クロック信号のトリガエッジが、互いに異なる。したがって、この可変整数分周器22および23の出力信号DO1およびDO2の分周動作開始タイミングは、入力クロック信号CLK2の半クロックサイクル期間ずれており、これまでの実施の形態1から4に示す分周回路と同様の動作を実現することができる。
【0137】
なお、分周数制御信号を生成する回路の構成としては、図11に示す構成を利用することができる。
【0138】
この発明の実施の形態5に従う分数分周回路の構成において、シングルエンドの入力クロック信号を共通に、可変整数分周器に与えても、その分周動作のトリガエッジが入力クロック信号の半サイクルずれており、正確に、設定された分数精度の分周数で分周動作を行なうことができ、これまでの実施の形態1から4と同様の効果を得ることができる。
【0139】
[実施の形態6]
図18は、この発明の実施の形態6に従う可変分数分周回路の構成を概略的に示す図である。この図18に示す可変分数分周回路の構成は、以下の点で、図1に示す可変分数分周回路の構成と異なる。すなわち、可変整数分周器1Aおよび1Bの前段に、デューティ50%の入力クロック信号CLK2を受け、デューティ50%の差動クロック信号CLK3およびCLK3Bを生成する差動変換回路(SD)25が設けられる。差動変換回路25からの差動クロック信号CLK3およびCLK3Bが、それぞれ、可変整数分周器1Aの正相入力および逆相入力に与えられ、また、可変整数分周器1Bの逆相入力および整相入力に与えられる。
【0140】
図18に示す可変分数分周回路の他の構成は、図1に示す可変分数分周回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0141】
差動変換回路25は、たとえば、一例として、基準電圧と入力クロック信号CLK2とを差動増幅する差動増幅回路で構成され、シングルエンドの信号を、差動信号に変換する。差動変換回路25は、シングルエンドの信号を差動信号に変換する機能を有していればよく、その内部構成は特に限定されない。
【0142】
図18に示す可変分数分周回路の構成の場合、1つのシングルエンドの入力クロック信号CLKに従って分周動作を行なうことができ、またこの差動変換回路25から、差動クロック信号CLK3およびCLK3Bが生成されるため、正確に、半クロックサイクル位相のずれた差動クロック信号CLK3およびCLK3Bを、それぞれ可変整数分周器1Aおよび1Bに与えることができる。また、先の実施の形態1から5の分周回路と同様の効果をも得ることができる。
【0143】
[実施の形態7]
図19は、この発明の実施の形態7に従う可変分数分周回路の構成を概略的に示す図である。この図19に示す可変分数分周回路においては、2つの可変整数分周器26Aおよび26Bが並列に設けられる。可変整数分周器26Aおよび26Bは、以下の点で、図1に示す可変整数分周器1Aおよび1Bとその構成が異なる。すなわち、可変整数分周器26Aおよび26Bは、分周パワーセーブ信号DIVPS1およびDIVPS2に従って、それぞれの消費電流が低減される。分周動作時において、動作電流が低減されると、その動作速度が低下し、分周数が設定された分周数よりも増大する。したがって、分周パワーセーブ信号DIVPS1およびDIVPS2に従って、可変整数分周器26Aおよび26Bの動作電流を低減する場合には、その分周動作に悪影響を及ぼさない程度に動作電流を削減する。
【0144】
可変整数分周器26Aおよび26Bは、それぞれに与えられる入力クロック信号および分周数設定信号は、実施の形態1の構成と同じであり、それぞれの分周動作自体は、実施の形態1に示す可変整数分周器1Aおよび1Bそれぞれの分周動作と同じであり、それらの信号および分周動作の詳細説明は省略する。
【0145】
可変整数分周器26Aおよび26Bの出力するサブ分周信号DO1およびDO2が、経路切換回路2により、経路選択信号MXCNTに従って選択され、最終分周信号DOが生成される。P分周動作を連続して実施する場合、可変整数分周器26Aおよび26Bにおいて、マスタとして動作する可変整数分周器の出力信号が最終分周信号として利用され、スレーブとして動作する可変整数分周器の出力信号は利用されない。このスレーブとして動作する可変整数分周器の動作電流を低減して、分周信号に対する影響を及ぼすことなく、消費電流を低減する。
【0146】
図20は、この発明の実施の形態7に従う可変整数分周器26Aの構成を概略的に示す図である。可変整数分周器26Bも同様の構成を有する。
【0147】
図20において、可変整数分周器26Aは、入力クロック信号CLK1およびCLK1Bをそれぞれ正相入力および逆相入力に受けて分周する分周器本体30と、分周器本体30に対し動作電流を供給する電流源31aおよび31bを含む。
【0148】
分周器本体30は、プログラムカウンタまたはフリップフロップ列で構成され、分周数PまたはP+1で分周動作を行なってサブ分周信号DO1を生成する。上側電流源31aは、分周パワーセーブ信号DIVPS1に従って電源ノードVCCから電流を分周器本体30へ供給する。下側電流源31bは、分周パワーセーブ信号DIVPS1に従って分周器本体30からの動作電流を接地ノードへ放電する。これらの電流源31aおよび31bの供給電流量が、分周パワーセーブ制御信号DIVPS1に従って調整される。電流源31aおよび31bは、一例として、2つの並列MOS電流源トランジスタで構成され、一方が常時オン状態で電流を充放電し、他方が分周パワーセーブ信号DIVPS1に従って選択的にオン/オフ状態に設定される。これにより、分周器本体30の動作電流量が、2つのMOS電流源トランジスタによる電流駆動および1つの電流源トランジスタによる電流駆動の間で調整される。
【0149】
また、これに代えて、分周パワーセーブ信号DIVPS1およびDIVPS2の電圧レベルを電源電圧VCCと接地電圧との間の中間電圧レベルに設定されて、電流源31aおよび31bが流す電流量が低減されてもよい。
【0150】
図21は、この発明の実施の形態7に従う分周回路に従う分周数制御信号を発生する部分の構成を概略的に示す図である。この図21に示す分周数制御信号発生部の構成は、図11に示す分周数制御信号発生部の構成と以下の点でその構成が異なる。すなわち、分周シーケンス制御回路35は、分周数制御信号MXCNT、DVCNT1、およびDVCNT2に加えてさらに、分周パワーセーブ信号DIVPS1およびDIVPS2を生成する。
【0151】
分周シーケンス制御回路35は、分周数設定回路17に設定される最終分周信号DOの分周数に応じて、継続してP分周またはP+1分周を実行するかおよびどの時点でP分周からP+0.5分周またはP+1分周からP+0.5分周へ移行するかの識別はできる。
【0152】
また、マスタ/スレーブレジスタ16に格納されるマスタ/スレーブ識別データ(フラグ)に従って分周シーケンス制御回路35は、可変整数分周器26Aおよび26Bのいずれがマスタであり、いずれがスレーブであるかを識別できる。したがって、スレーブの可変整数分周器に対する分周パワーセーブ信号DIVPS1またはDIVPS2をアサートし、そのスレーブの可変整数分周器の動作電流を低減する。
【0153】
マスタおよびスレーブの切換は、P+0.5分周動作実行時である。したがって、P+0.5分周開始前に、そのときのスレーブの可変整数分周器に対する分周パワーセーブ信号DIVPS1またはDIVPS2をネゲートし、このスレーブの可変整数分周器の動作電流を元の状態に復帰させ、正確に、スレーブからマスタに変更された可変整数分周器にP分周またはP+1分周動作を実行させる。
【0154】
なお、スレーブの可変整数分周器の動作電流の元の状態への復帰のタイミングおよび低減電流量は、可変整数分周器26Aおよび26Bの分周器本体30が、入力クロック信号CLK1およびCLK1Bに従って正確にPまたはP+1分周を実行するまでの引込時間を考慮して定められればよい。
【0155】
また、上述の説明においては、スレーブの可変整数分周器の動作電流を低減している。しかしながら、このスレーブの可変整数分周器の動作電流を完全に停止させ、P+0.5分周開始前に、スレーブの可変整数分周器の消費電流を元の動作状態に戻すようにこれらの分周パワーセーブ信号DIVPS1およびDIVPS2の状態が設定されてもよい。この場合、図20に示す構成において電流源31aおよび31bを完全に、スレーブの可変整数分周器において遮断状態に設定するだけでよい。
【0156】
また、この分周パワーセーブ信号DIVPS1およびDIVPS2により、分周器本体30へ供給される電源電圧(VCC)の電圧レベルが変更されてもよい。この場合、スレーブの可変整数分周器の動作電源電圧を低くする。
【0157】
以上のように、この発明の実施の形態7においては、スレーブの整数分周器の消費電流を低減しており、分周回路全体の消費電流を低減することができる。
【0158】
なお、この発明の実施の形態7においても、入力クロック信号としては、シングルエンドのクロック信号が用いられてもよい。
【0159】
[実施の形態8]
図22は、この発明の実施の形態8に従う可変分数分周回路の構成を概略的に示す図である。図22において、可変分数分周回路は、2つの可変整数分周器37Aおよび37Bと、経路切換回路2と、2つの可変整数分周器37Aおよび37Bからの分周数伝達信号CNTD1およびCNTD2に従って経路選択信号MXCLT2を生成する経路選択信号生成回路38とを含む。
【0160】
可変整数分周器37Aは、デューティ50%のクロック信号CLK1およびCLK1Bを、それぞれ、正相入力および逆相入力に受け、分周数設定信号DVCNT3に従って、分周数PおよびP+1のいずれかで分周動作を行なってサブ分周信号DO1を生成するとともに、分周状態を示す分周状態報知信号D12を可変整数分周器37Bへ与える。この可変整数分周器37Aは、さらに、分周数設定状況を示す分周数伝達信号CNTD1を生成して経路選択信号生成回路38へ与える。分周状態報知信号D12は、サブ分周信号DO1の位相を示す信号であり、サブ分周信号DO1に従って生成される。
【0161】
可変整数分周器37Bは、入力クロック信号CLK1およびCLK1Bをそれぞれ逆相入力および正相入力に受け、分周数設定信号DVCNT3に従って分周数PおよびP+1のいずれかで分周動作を行いサブ分周信号DO2を生成するとともに分周数設定状況を示す分周数伝達信号CNTD2を生成して経路選択信号生成回路38へ伝達し、かつさらに分周状態報知信号D21を生成して可変整数分周器37Aへ与える。
【0162】
この分周状態報知信号D12およびD21は、それぞれのサブ分周信号DO1およびDO2の状態と対応しており、可変整数分周器37Aおよび37Bは、これらの分周状態報知信号D12およびD21に従って、自身がマスタとして動作しているかスレーブとして動作しているかを判定する。
【0163】
経路選択信号生成回路38は、これらの可変整数分周器37Aおよび37Bからの分周数伝達信号CNTD1およびCNTD2が、同じ分周数を示しているときには、経路選択信号MXCNT1を不変としてその状態を維持し、これらの分周数伝達信号CNTD1およびCNTD2が異なる分周数を示している場合には、経路選択信号生成回路38は、経路選択信号MXCNT2の状態を変更して、マスタおよびスレーブを交換する。
【0164】
経路切換回路2は、この経路選択信号MXCNT2を選択入力Sに受け、可変整数分周器37Aおよび37Bの出力信号DO1およびDO2の一方を選択して最終分周信号DOを生成する。次に、この図22に示す実施の形態8に従う可変分数分周回路の動作原理について説明する。
【0165】
可変整数分周器37Aおよび37Bは、それぞれ分周動作開始タイミング(サブ分周信号の立上りタイミング)を示す分周状態報知信号D12およびD21を生成して相手方の可変整数分周器37Bおよび37Aへそれぞれ伝達する。可変整数分周器37Aおよび37Bは、それぞれ、これらの分周状態報知信号D12およびD21により、いずれの分周状態が0.5クロックサイクル速いかを識別し、速いほうの可変整数分周器がマスタであると判定する。
【0166】
外部からの図示しない制御部からの分周数設定信号DVCNT3により、P+0.5分周動作が指示された場合、可変整数分周器37Aおよび37Bの出力信号DO1およびDO2の両者がHレベルの期間内において、マスタの可変整数分周器が分周数をP+1に設定し、スレーブの可変整数分周器はP分周に設定する。また、この設定後、マスタおよびスレーブの可変整数分周器から、分周数を示す分周数伝達信号CNTD1およびCNTD2が生成され、経路選択信号生成回路38へ与えられる。
【0167】
今、分周数設定信号DVCNT3により、P+0.5分周が指示された場合、このサイクル初期におけるマスタの可変整数分周器の分周数はP+1に設定され、スレーブの可変整数分周器はP分周に設定され、分周数伝達信号CNTD1およびCNTD2が指示する分周数が異なる。このとき、経路選択信号生成回路38は、経路選択信号MXCNT2の論理状態を切換え、経路切換回路2における選択経路を切換える。この状態において、スレーブの可変整数分周器がP分周動作し、マスタの可変整数分周器がP+1分周動作する。従って、実施の形態1において説明した動作と同様の動作が実行され、Hレベル期間が0.5クロック長くされた最終分周信号DOが生成され、P+0.5分周信号が生成される。
【0168】
一方、分周数設定信号DVCNT3よりP分周が指示された場合、サイクル初期におけるマスタの可変整数分周器は分周数がPに設定され、スレーブの可変整数分周器も分周数をPに設定する。従って、分周数伝達信号CNTD1およびCNTD2は、ともにP分周動作を指示する状態に設定され、その論理レベルは同じであり、経路選択信号生成回路38は、経路選択信号MXCNT2の論理状態を維持し、経路切換回路2の選択経路は切換えられず維持される。これにより、実施の形態1において説明した動作と同様の動作が実現され、マスタの可変整数分周器の出力信号に従って最終分周信号DOとしてP分周信号が生成される。
【0169】
分周数設定信号DVCNT3が、P+1分周動作を指示した場合、そのサイクル初期のマスタの可変整数分周器は、その分周数をP+1に設定し、また、スレーブの可変整数分周器も分周数をP+1に設定する。したがって、マスタおよびスレーブの可変整数分周器からの分周数伝達信号CNTD1およびCNTD2は、その論理状態が同じであり、経路選択信号生成回路38は、経路切換回路2に対する経路選択信号MXCNT2の論理状態を維持する。これにより、実施の形態2において説明した動作と同様の動作が実現され、マスタからのP+1分周信号が、最終分周信号DOとして選択されて出力される。
【0170】
図23は、図22に示す可変整数分周器37Aの構成の一例を概略的に示す図である。可変整数分周器37Bも同様の構成を備え、内部での信号が異なるだけである。
【0171】
図23において、可変整数分周器37Aは、連続する2つの整数PおよびP+1のいずれかで分周を行なうP/P+1分周回路40と、この可変整数分周器37Aがマスタであるかスレーブであるかを判定するマスタ/スレーブ判定回路42と、分周数切換タイミングを発生する切換タイミング発生回路44と、マスタ/スレーブ判定回路42からのマスタ/スレーブ指示フラグMSFと外部の制御回路からの分周数設定信号DVCNT3とに従って分周数伝達信号CNTD1を生成する分周数設定部46を含む。
【0172】
P/P+1分周回路40は、先の実施の形態1における可変整数分周器1Aに相当し、デューティ50%の差動クロック信号CLK1およびCLK1Bに従って分周動作を実行する。
【0173】
マスタ/スレーブ判定回路42は、P/P+1分周回路40の出力信号DO1と図22に示す相手方の可変整数分周器37Bの出力信号DO2を、それぞれ、分周状態報知信号D12およびD21として受け、分周状態報知信号D12のHレベルへの立上がりが分周状態報知信号D21の立上がりよりも早いときに、可変整数分周器37Aがマスタであるとしてマスタ/スレーブ指示フラグMSFをマスタを指示する状態に設定する。一方、この分周状態報知信号D12の立上がりよりも早いタイミングで分周状態報知信号D21が立上がった場合、マスタ/スレーブ判定回路42は、マスタ/スレーブ指示フラグMSFをスレーブを指定する状態に設定する。マスタ/スレーブ判定回路42の構成としては、たとえばPLLにおける入力クロック信号と出力クロック信号の位相差を検出する位相検出回路の構成を利用することができる。
【0174】
分周状態報知信号D12およびD21が、それぞれ、サブ分周信号DO1およびDO2に対応しており、切換タイミング発生回路44は、これらがともにHレベルのときに切換イネーブル信号ENA1をアサートする。
【0175】
分周数設定部46は、切換イネーブル信号ENA1がアサートされると、マスタ/スレーブ判定回路42からのマスタ/スレーブ指示フラグMSFと分周数設定信号DVCNT3とに従って、分周数設定信号DVCNT1を分周数PおよびP+1のいずれかを示す状態に設定する。次に切換イネーブル信号ENAがアサートされるまで、分周数設定信号DVCNT1の状態が保持される。
【0176】
分周数設定部46は、分周数設定信号DVCNT3がP+0.5分周を指示する場合、マスタ/スレーブ指示フラグMSFがマスタを示す場合には、分周数選設定信号DVCNT1を分周数P+1を指定する状態に設定し、一方、マスタ/スレーブ指示フラグMSFがスレーブを指示する場合には分周設定信号DVCNT1を分周数Pを指定する状態に設定する。
【0177】
一方、分周数設定信号DVCNT3がP分周を指示する場合には、マスタ/スレーブ指示フラグMSFがマスタを指示する場合およびスレーブを指示する場合、いずれにおいても、分周数設定部46は、P分周動作を行なうように分周数設定信号DVCNT1を設定する。分周数設定信号DVCNT3がP+1分周を指定する場合には、マスタ/スレーブ指示フラグMSFがマスタおよびスレーブのいずれを指定する状態においても分周数P+1を選択する状態に分周数設定信号DVCNT1を設定する。
【0178】
図22に示す可変整数分周器37Bも、この図23に示す可変整数分周器37Aの構成と同じであり、生成される信号が異なるだけである。これにより、可変整数分周器37Aおよび37Bそれぞれにおいて自身の状態を判定して、指定された最終分周信号の分周数に応じて分周数を設定することができる。
【0179】
図24は、図22に示す経路選択信号生成回路38の構成の一例を概略的に示す図である。図24において、経路選択信号生成回路38は、分周数伝達信号CNTD1およびCNTD2の一致/不一致を判定する一致判定回路50と、一致判定回路50の出力信号に従って経路選択信号MXCNT2を生成する経路切換制御回路52を含む。
【0180】
一致判定回路50は、可変整数分周器37Aおよび37Bからの切換イネーブル信号ENA1およびENA2がともにアサートされるときに、分周数伝達信号CNTD1およびCNTD2の論理レベルの一致/不一致を判定する。
【0181】
経路切換制御回路52は、切換イネーブル信号ENA1およびENA2がともにアサート状態のときに一致判定回路50の出力信号の論理レベルを判定し、その判定結果に従って経路選択信号MXCNT2の状態を設定する。経路切換制御回路52は、切換イネーブル信号ENA1およびENA2がともにネゲートされると、ラッチ状態となる。一例として、一致判定回路50は、たとえばEXOR回路で構成し、このEXOR回路の出力信号がHレベルであり不一致を示すときに、経路切換制御回路52の出力信号の論理状態を変更して経路選択信号MXCNT2を変更してマスタ/スレーブを切換える。この場合、経路切換制御回路52を、Tフリップフロップで構成し、そのクロック入力にEXOR回路の出力信号を与えればよい。
【0182】
図25は、分周数設定信号DVCNT3を生成する部分の構成の一例を概略的に示す図である。図25において、分周数設定信号生成部は、最終分周信号(DO)の分周数を設定する分周数設定回路62と、この分周数設定回路62の設定された分周数に従って分周シーケンスを決定する分周シーケンス決定部64を含む。
【0183】
分周数設定回路62においては、たとえばPLL周波数シンセサイザにおいて生成される最終分周信号DOの分周数が設定される。分周シーケンス決定部64は、この設定された分周数に従ってP分周、P+0.5分周およびP+1分周のシーケンスを決定し、その決定されたシーケンスに従って入力クロック信号CLK1に同期して分周数設定信号DVCNT3を生成する。このとき、分周シーケンス決定部64は、次サイクルにおける分周数が予め内部でわかっており、この入力クロック信号CLK1をカウントして、各分周サイクルの開始時に、分周数設定信号DVCNT3の状態を設定する。または、これに代えて、分周シーケンス決定部64は、最終分周信号DOがLレベルの期間において分周数設定信号DVCNT3を次サイクルにおける分周数を示すように設定してもよい。この場合、次サイクル開始時においては、次サイクルの最終分周信号に分周数を示す状態に維持され、この状態が、最終分周信号DOがLレベルとなるまで維持される。
【0184】
以上のように、この発明の実施の形態8に従えば、可変整数分周器において、分周数選択信号を生成する回路を設け、また、その分周数伝達信号に従ってマスタの可変整数分周器を設定してサブ分周信号の伝達経路を切換えている。したがって、外部から、各分周サイクルにおける分周数を指定する分周数設定信号(DVCNT3)のみを与えるだけでよく、制御信号の数を低減することができ、配線面積および消費電力を低減することができる。
【0185】
[実施の形態9]
図26は、この発明の実施の形態9に従う可変分数分周回路の構成を概略的に示す図である。図26において、可変整数分周器70Aおよび70Bが並列に設けられ、また、これらの可変整数分周器70Aおよび70Bの出力信号DO1およびDO2を経路選択信号MXCNTに従って選択する経路切換回路2が設けられる。
【0186】
可変整数分周器70Aおよび70Bは、以下の点で、図1に示す可変整数分周器1Aおよび1Bとその構成が異なる。すなわち、これらの可変整数分周器70Aおよび70Bは、分周リセット信号DVRSTに従ってその分周動作がリセットされ、再度分周動作を初期値から開始する。この可変整数分周器70Aおよび70Bは、たとえばプログラマブルカウンタで構成される場合には、分周リセット信号DVRSTに従ってそのカウント動作がリセットされ、カウント値が初期値に復帰して、再度カウント動作を行なって分周動作を実行する。一方、この可変整数分周器70Aおよび70Bが、フリップフロップ列で構成される場合、各フリップフロップ列の信号のリセット入力に分周リセット信号DVRSTが与えられてそれぞれ初期状態に設定される。
【0187】
可変整数分周器70Aおよび70Bの他の構成は図1に示す実施の形態1に従う分周回路の可変整数分周器1Aおよび1Bの構成と同じであり、分周数設定信号DVCNT1およびDVCNT2にそれぞれ従ってデューティ50%の差動クロック信号CLK1およびCLK1Bを分周数PまたはP+1で分周してサブ分周信号DO1およびDO2をそれぞれ生成する。
【0188】
経路切換回路2は、実施の形態1の場合と同様、経路選択信号MXCNTに従って可変整数分周器70Aおよび70Bの出力信号の一方を選択して最終分周信号DOを生成する。従って、この図26に示す分数分周回路のリセット動作を除く分周動作自体は実施の形態1から3の分周回路の分周動作と同じである。
【0189】
分周リセット信号DVRSTは、可変整数分周器70Aおよび70Bの出力信号DO1およびDO2の位相差が、入力クロック信号CLK1の半クロックサイクル以上存在する場合にアサートされる。すなわち、電源投入時などにおいて、回路起動時間誤差などにより、可変整相分周器70Aおよび70Bの有する分周信号DO1およびDO2が、入力クロック信号CLK1の半クロックサイクル以上ずれる場合が存在し、このような差が生じた場合、正確に、ステップサイズ0.5で分周を行なうことができなくなる。この分周リセット信号DVRSTを利用することにより、正確に0.5クロックサイクルの位相差を有する分周信号DO1およびDO2を生成して、分数精度の分周動作を実行することができる。
【0190】
図27は、分周リセット信号DVRSTを発生する部分の構成の一例を概略的に示す図である。図27において、分周リセット信号生成部は、可変整数分周器70Aおよび70Bの出力信号DO1およびDO2の位相差を検出する位相差検出回路76と、位相差検出回路76の出力信号に従ってリセット信号DVRSTを生成するリセット信号発生回路77とを含む。
【0191】
位相差検出回路76は、たとえばサブ分周信号DO1およびDO2の論理レベルが異なる期間に応じた信号を生成する不一致検出回路と、この不一致検出回路の出力信号に従って容量素子を充電する回路と、容量素子の充電電位検出回路とで構成される。この容量素子は、サブ分周信号DO1およびDO2の位相差が0.5クロックと一致すると放電される。容量素子の充電電位が所定レベル以上となると位相差が半クロック以上あると判定されて、分周リセット信号DVRSTがアサートされる。
【0192】
これに代えて、位相差検出回路76は、サブ分周信号DO1およびDO2の論理状態が0.5クロックに対して異なる期間をカウントするカウンタで構成されてもよい。カウンタのカウント値が所定値を越えると位相差が半クロック以上あると判定されて分周リセット信号DVRSTがアサートされる。
【0193】
この分周リセット信号DVRSTがアサートされる場合の位相差の臨界値は、半クロックサイクルでなくてもよく、可変分数分周回路が利用されるたとえばPLL周波数シンセサイザの同期引込期間等に応じて適宜定められればよい。
【0194】
以上のように、この発明の実施の形態9に従えば、2つの可変整数分周器の出力信号の位相差が例えば0.5クロックサイクルの所定値以上のときに、可変整数分周器の分周動作をリセットするように構成している。したがって、実施の形態1の効果に加えて、正確に、0.5クロックサイクルの位相差を有する分周信号を生成して、分周動作を実行することができる。
【0195】
なお、実施の形態1から9の分数分周回路の構成が適宜組合わせて用いられてもよい。
[実施の形態10]
図28は、この発明の実施の形態10に従う可変分数分周回路の構成を概略的に示す図である。図28において、同一構成の可変整数分周器80がN+1個並列に設けられる。以下の説明においては、これらの可変整数分周器を互いに識別するために、符号DIV0−DIVNで示す。可変整数分周器DIVk(k=0−Nのいずれか)は、デューティ50%の差動クロック信号CLK4kおよびCLK4kBをそれぞれ正相入力および逆相入力に受け、分周数PまたはP+1で分周動作を行なってサブ分周信号DOkを生成する。これらの可変整数分周器DIV0−DIVNは、それぞれの分周数が、分周数設定信号DVCNT40−DVCNT4Nに従って設定される。
【0196】
可変整数分周器DIV0−DIVNの出力信号DO0−DONを選択するために、経路切換回路82が設けられる。経路切換回路82は、経路選択信号MXCNT3に従って、可変整数分周器DIV0−DIVNの出力信号DO0−DONのいずれかを選択して最終分周信号DOを生成する。
【0197】
図29は、この図28に示す可変整数分周器DIV0−DIVNに与えられるクロック信号CLK40、CLK40B−CLK4N、CLK4NBの位相関係の一例を示す図である。図29において、可変整数分周器DIVkおよびDIV(k+1)へ与えられるクロック信号CLK4kおよびCLK4(k+1)は、位相がΔTずれている。ここで、ΔTは、T/(N+1)であり、Tは、入力クロック信号CLK40−CLK4Nの1クロックサイクル期間である。ここで、0≦J<N、かつ、N≧1を満たす整数である。
【0198】
したがって、可変整数分周器DIVJに与えられる入力クロック信号CLK4Jは、入力クロック信号CLK40に対し、期間J・ΔTだけ位相が遅れている。一方、可変整数分周器DIVNに与えられる入力クロック信号CLK4Nは、入力クロック信号CLK40に対し、期間N・ΔTだけ遅れている。次に、図28に示す可変分数分周回路の動作について説明する。図30から図32は、この図28に示す可変分数分周回路の動作を示すタイミング図である。以下、図30から図32を参照して、図28に示す可変分数分周回路の分周動作切換について説明する。
【0199】
まず、図30を参照して、J番目の可変整数分周器DIVJがマスタとなって分周動作を実施している状態から、次に、P+A/(N+1)分周を実施する場合について説明する。Aは、0<A<N+1の整数である。マスタの可変整数分周器DIVJの出力信号DOJに対し、スレーブの可変整数分周器は、その番号が1ずつ増分するにつれてその出力信号がΔTだけ遅延し、この遅延量は、分周信号DONからさらにDO0のもとにサイクリックに変化して増分される。
【0200】
P+A/(N+1)分周を実施する場合、可変整数分周器DIV0−DIVNの出力信号DO0−DONがすべてHレベルの期間の時刻taにおいて、経路選択信号MXCNT3により、MOD(A+J,N+1)番目すなわち(A+J)のモジュロ(N+1)の演算結果、すなわち(A+J)/(N+1)の剰余の番号に対応する可変整数分周器(DIVk)の分周数をPに設定して、その分周数がPに設定された可変整数分周器(DIVk)の出力信号(DOk)を選択して最終分周信号DOを生成する。
【0201】
このとき、マスタおよびスレーブの出力信号の位相関係を維持するため、図30におけるサブ分周信号DOkよりも先に分周動作が実行されて、サブ分周信号が先にHレベルに立上がる信号、すなわちサブ分周信号DOJからDO(k−1)までを出力する可変整数分周器の分周数をP+1に設定し、残りの可変整数分周器の分周数をPに設定する。この操作により、最終分周信号DOは、Hレベル期間がA/(N+1)クロックサイクル長くされており、P+A/(N+1)分周が実現される。スレーブの可変整数分周器の出力信号は、順次ΔTだけ隣接する番号の可変整数分周器の出力信号に対して位相が遅れている。
【0202】
経路選択信号MXCNTおよび分周数設定信号DVCNT40−DVCNT4Nの状態の設定は、サブ分周信号DO0−DONがすべてHレベルの期間に行なわれる。このHレベル期間は、最低でも、P/2−N/(N+1)クロックサイクル期間存在する。したがって、先の実施の形態9において説明したように、分周数Pが4であれば、1.5クロックサイクル以上のタイミング余裕があり、十分に余裕を持って分周数の切換を行なうことができる。
【0203】
次に、可変整数分周器DIVJがマスタとして分周動作を実施した状態で、次にP+1分周動作を実施する場合の動作を図31を参照して説明する。
【0204】
この場合、図31に示すように、時刻tbにおいて、可変整数分周器DIV0−DIVNの出力信号DO−DONがすべてHレベルの期間において、可変整数分周器DIV0−DIVNの分周数をすべてP+1に設定する。経路選択信号MXCNT3は、J番目の可変整数分周器DIVJの出力信号DOJを継続して選択する。これにより、マスタおよびスレーブの出力信号の位相関係を維持した状態で、P+1分周を実行することができる。
【0205】
次に、図32を参照して、J番目の可変整数分周器DIVJがマスタとして分周動作を実施している状態から次にP分周を実施する場合の動作について説明する。この場合、前述のP+A/(N+1)分周における係数Aが0の場合に相当し、サブ分周信号DO0−DONが全てHレベルの時刻tcにおいて、経路選択信号MXCNT3によりMOD(0+J,A+1)、すなわちJ番目の可変整数分周器DIVJの出力信号DOJを継続して選択する。このとき、可変整数分周器DIVJがマスタであり、このマスタの可変整数分周器DIVJよりも先に分周動作を実行する可変整数分周器は存在しないため、すべての可変整数分周器DIV0−DIVNの分周数をPに設定する。これにより、最終分周信号DOとして、P分周された信号が生成される。また、マスタおよびスレーブの出力信号の位相関係は維持される。
【0206】
上述のように、N+1個の可変整数分周器を並列に設け、各可変整数分周器をPまたはP+1分周動作を実行可能とすることにより、1/(N+1)クロック単位での細かい精度で分数分周数を設定することができる。
【0207】
図33は、図28に示す分周数制御信号MXCNT3およびDVCNT40−DVCNT4Nを発生する部分の構成を概略的に示す図である。図33において、分周制御信号発生回路100は、分周数切換タイミングを生成する切換タイミング発生回路102と、最終分周信号DOの分周数を設定するDO分周数設定回路104と、DO分周数設定回路104で設定された分周数に従って分周シーケンスを設定する分周シーケンス設定回路106と、マスタの可変整数分周器を示す情報を格納するマスタレジスタ108と、分周数制御信号MXCNT3およびDVCNT40−DVCNT4Nを生成する分周制御信号生成回路110とを含む。
【0208】
分周制御信号発生回路110は、切換タイミング発生回路102からの切換イネーブル信号ENCの活性化時、分周シーケンス設定回路106からの最終分周数指示信号FDRとマスタレジスタレジスタ108に格納されたマスタ指示データMMとに従って分周数制御信号MXCNT3およびDVCNT40−DVCNT4Nを生成する。
【0209】
切換タイミング発生回路102は、可変整数分周器DIV0−DIVNの出力信号DO0−DONがすべてHレベルのときに切換イネーブル信号ENCをアサートする。
【0210】
DO分周数設定回路104は、最終分周信号DOに要求される分周数を示す情報を格納する。DO分周数設定回路104に格納される分周数情報は、予め固定的にROMなどにより格納されてもよく、また、アプリケーションなどに応じて使用者が適宜設定してもよい。
【0211】
分周シーケンス設定回路106は、たとえば最終分周数と各分周数のシーケンスを示す情報とを対応して格納するテーブルメモリを含み、入力クロック信号たとえばCLK40に従って各分周サイクルに対し、分周数指示信号FDRを生成する。この分周シーケンス設定回路106は、また、最終分周信号DOがLレベルのときに、その最終分周数指示信号FDRを更新するように構成されてもよい。
【0212】
分周制御信号発生回路110は、切換イネーブル信号ENCのアサート時、すなわち分周信号DO0−DONがすべてHレベルのときに、分周数指示信号FDRとマスタレジスタ108に格納されるマスタ指示信号データMMとに従って、必要な演算を実行して分周数制御信号MXCNT3およびDVCNT40−DVCNT4Nの状態を設定して出力する。
【0213】
図34は、図33に示す分周制御信号生成回路110の動作を示すフロー図である。以下、図34を参照して、図33に示す分周数制御信号発生部の分周制御信号発生動作について説明する。
【0214】
図34において、まず、マスタの可変整数分周器が初期状態に設定され(MM=K)(ステップSP1)、次いで、最終分周信号DOの分周数が分周数設定回路104に設定される(ステップSP2)。ここで、Kは、0≦K≦Nを満たす整数である。
【0215】
この設定された最終分周信号の分周数に従って、最終分周信号の分周数指示信号FDRが初期値P+B/(N+1)に設定される(ステップSP3)。ここで、Bは、0≦B≦N+1を満たす整数である。
【0216】
次いで、分周動作が開始され、初期設定されたマスタおよびスレーブが、デフォルト状態の分周数設定信号により決定される分周数(デフォルト値;例えば分周数P)に従って分周動作を実行する(ステップSP4)。このとき、各可変整数分周器DIV0−DIVNは、それぞれ与えられたクロック信号に従って分周動作を開始する。
【0217】
分周サイクルが始まり、サブ分周信号DO0−DONがすべてHレベルとなると、分周信号生成回路110において、分周シーケンス設定回路106から与えられた最終分周数指示信号FDRを受け、現サイクルにおける最終分周信号の分周数を識別する(ステップSP5)。最終分周数指示信号FDRが分周数PまたはP+1を指定しているとき(B=0またはN+1のとき)、分周制御信号生成回路110は、初期設定されたマスタを維持し、すべての可変整数分周器DIV0−DIVNに対し、対応の可変分周数設定信号DVCNT0−DVCNTNを分周数P+B/(N+1)を示す状態に設定する。これにより、可変整数分周器の分周数がPまたはP+1に設定される(ステップSP6)。
【0218】
一方、最終分周数指示信号FDRが分数分周数を示しているとき(Bが、1からNのいずれかの整数のとき)、分周制御信号生成回路110は、以下の動作を実行する。すなわち、現在マスタの可変整数分周器の番号Kを、MOD(K+B,N+1)の番号に設定する。また、番号KからMOD(K+B,N+1)−1の可変整数分周器の分周数設定信号DVCNTを、分周数P+1を指定する状態に設定し、残りの可変整数分周器に対する分周数設定信号DVCNTを分周数Pを指定する状態に設定する(ステップSP7)。
【0219】
サブ分周信号に対する分周数が指定されて、切換タイミング発生回路102からの切換イネーブル信号ENCがアサートされると、分周制御信号生成回路110が、確定状態の経路選択信号MXCNT3、および分周数選択信号DVCNT0−DVCNTNを出力する。また、マスタレジスタ108のマスタ指示データMMを、次の分周サイクルにおけるマスタの可変整数分周器の番号MOD(K+B,N+1)を示す値に設定する(ステップSP8)。これにより、現サイクルにおいて、最終分周数指示信号FDRが指定する分周動作が実行される。
【0220】
分周動作終了指示が与えられるかの判別がステップSP9において行なわれ、この分周動作終了指示が与えられていない場合には、再びステップSP2に戻り、一連の分周動作を実行する。この分周終了指示は、たとえば電源遮断または動作モード終了(たとえば携帯端末などのPLL周波数シンセサイザにおいて利用される場合の送受信停止指示などにより生成される。このステップSP9において分周終了が指示されると、分周動作が終了する。
【0221】
以上のように、各々が連続する2つの整数PおよびP+1で分周動作が可能な可変整数分周器を複数個並列に設け、それぞれ分周動作を1/(N+1)クロックサイクルずれて分周動作を実行するように構成しており、より細かい分数精度で分周動作を行なうことができる。
【0222】
[変更例]
図35は、この発明の実施の形態10に従う可変分数分周回路の変更例の構成を概略的に示す図である。この図35に示す可変分周分周回路は、以下の点で、図28に示す可変分数分周回路の構成とその構成が異なる。すなわち、可変整数分周器DIV0−DIVNに対し、クロック遅延生成回路120が設けられる。
【0223】
クロック遅延生成回路120は、デューティ50%の差動クロック信号CLK1およびCLK1Bをそれぞれ受けるバッファ122aおよび122bと、バッファ122aの出力クロック信号をそれぞれ時間ΔTだけ遅延する遅延回路DLK1−DLKNと、バッファ122bの出力クロック信号をそれぞれ時間ΔTだけ遅延する遅延回路DLKB1−DLKBN含む。ここで、遅延時間ΔTは、正確に、ΔT=T/(N+1)である。
【0224】
バッファ122aおよび122bからのクロック信号は、それぞれクロック信号CLK40およびCLK40Bとして可変整数分周器DIV0へ与えられる。遅延回路DLK1,DLKB1、…、DLKJ,DLKBJ、…、DLKN,DLKBNは、それぞれ、可変整数分周器DIV1、…、DIVJ、…、DIVNに対応して設けられる。遅延回路DLK1およびDLKB1から、デューティ50%の差動クロック信号CLK41およびCLK41Bがそれぞれ生成され、可変整数分周器DIV1へ与えられる。
【0225】
遅延回路DLKJおよびDLKBJから、入力クロック信号CLK1およびCLK1Bに対しJ・ΔTだけ遅延したデューティ50%の差動クロック信号CLK4JおよびCLK4JBが生成され、可変整数分周器DIVJへ与えられる。遅延回路DLKNおよびDLKBNからは、入力クロック信号CLK1およびCLK1Bに対しN・ΔTだけ遅延したデューティ50%の差動クロック信号CLK4NおよびCLK4NBがそれぞれ生成され、可変整数分周器DIVNへ与えられる。
【0226】
すなわち、iを1からNの整数として、遅延回路DLKi,DLKBiから、入力クロック信号CLK1およびCLKB1に対して遅延時間i・ΔTを有するデューティ50%の差動クロック信号CLKiおよびCLKBiが生成されて、可変整数分周器DIViへ与えられる。
【0227】
この図35に示す可変分数分周回路の他の構成は、図28に示す可変分数分周回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0228】
図35に示す構成の場合、入力クロック信号として、外部から1対の差動クロック信号CLK1およびCLK1Bが与えられるだけであり、可変整数分周器DIV1−DIVNそれぞれに対して、外部からクロック信号CLK41およびCLK41B−CLK4N,CLKNBを個々に生成して与える必要はなく、配線レイアウト面積を低減することができる。
【0229】
なお、この発明の実施の形態10に従う可変分数分周回路においても、実施の形態1から9の構成のいずれかと組合せて用いられてもよい。
【0230】
以上のように、この発明の実施の形態10に従えば、複数の互いに位相がΔT(=T/(N+1))だけずれた分周クロック信号に従って分周数PおよびP+1で分周動作が可能な可変整数分周回路を並列に設けている。これにより、実施の形態1から9の効果に加えて、より細かい分数精度で分周信号を生成することができる。
【産業上の利用可能性】
【0231】
この発明は、分数精度で分周を行なう分周回路に適用することにより、高速の入力クロック信号に対しても正確に分数分周数で分周を行う分周回路を実現することができる。特に、PLL周波数シンセサイザなどに適用することにより、高速の入力クロック信号に対しても所望の分周比の分周信号を正確に生成することができる。
【符号の説明】
【0232】
1A,1B 可変整数分周器、2 経路切換回路、21A,21B,22,23 可変整数分周器、25 差動クロック生成回路、26A,26B 可変整数分周器、30 分周器本体、31a,31b 電流源、37A,37B 可変整数分周器、38 経路選択信号生成回路、70A,70B 可変整数分周器、DIV0−DIVN 可変整数分周器、82 経路切換回路、120 クロック遅延生成回路。
【技術分野】
【0001】
この発明は、分周回路に関し、特にPLL周波数シンセサイザなどに用いられる整数分周と分数分周の切換を行なうことのできる可変分数分周回路の構成に関する。
【背景技術】
【0002】
移動体通信などの無線通信においては、搬送波にデータを乗せて電波を発生し、その電波を送受信することにより通信を行なう。この搬送波の発生のためには、一般に、PLL(位相同期ループ)周波数シンセサイザが用いられる。一般に、PLL周波数シンセサイザのPLLにおいて、電圧制御発振器と位相比較器との間に分周数Nの分周器が配置される。電圧制御発振器によりPLLの出力信号が生成される。位相比較器は、PLL入力基準信号と出力信号との位相差を検出する。この構成の場合、出力信号の周波数は、入力基準信号の周波数のN倍となる。
【0003】
このようなPLL周波数シンセサイザの分周器の構成は、一例として、非特許文献1(小沢利行著作、「PLL周波数シンセサイザ・回路設計法」,pp111-119,綜合電子出版社,1994)に示されている。この非特許文献1においては、分周器の構成として、パルススワロー方式の構成が示される。このような方式の分周器においては、整数分周数が用いられる。
【0004】
一方、分数分周数を用いて、チャネル間隔をより小さくする分数分周器(フラクショナル−N分周回路)の構成が、非特許文献2(Yu-Che Yang et. al.,“A Quantization Noise Suppression Technique for ΔΣ Fractional-N Frequency Synthesizers”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.41, No.11, Nov. 2006)に示されている。この非特許文献2に示される構成においては、分周数が1および1.5で切換え可能なプリスケーラロジックと、このプリスケーラロジックの分周数を制御信号に従って調整するエンドオブサイクルロジックとが設けられる。プリスケーラロジックおよびエンドオブサイクルロジックは、各々、2つの相補的に動作するDラッチ(フリップフロップ)と、これら2つのフリップフロップの出力信号を選択するマルチプレクサとで構成される。プリスケーラロジックの出力信号が、エンドオブサイクルロジックにフィードバックされる。エンドオブサイクルロジックにおいて分周数制御信号(MOD,FB_CTRL)に従ってプリスケーラロジックの分周数を、1または1.5に設定する。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】小沢利行著作、「PLL周波数シンセサイザ・回路設計法」,pp111-119,綜合電子出版社,1994
【非特許文献2】Yu-Che Yang et. al.,“A Quantization Noise Suppression Technique for ΔΣ Fractional-N Frequency Synthesizers”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.41, No.11, Nov. 2006
【発明の概要】
【発明が解決しようとする課題】
【0006】
前述の非特許文献1においては、分周数が分数の分周器として、2係数プリスケーラ方式PLLが開示される。この2係数プリスケーラは、分周数が2つの連続する整数分周数PおよびP+1で分周動作が可能である。2係数プリスケーラは、スワローカウンタの出力信号に従って分周数Pおよび(P+1)で所定サイクルずつ分周動作を実行する。この出力信号の平均信号により、分周比を分数に設定することができる。
【0007】
しかしながら、この2係数プリスケーラの場合、整数分周数の分周信号が生成され、平均として、分数分周数の信号が生成される。直接、分数分周数の出力信号は、生成されていないし、また、分数精度の分周信号を直接生成する分数分周器の構成については、何ら考慮されていない。
【0008】
上述の非特許文献2に示される構成においては、分周数を1と1.5の間で制御信号に従って切換える。ステップ(チャネル間隔)0.5で分周数を構成するためには、分周数1および分周数1.5での分周動作を、分周数に応じて実行する必要がある。しかしながら、分周数を1.5と1の間で切換える場合、分周数制御信号は、入力信号(入力クロック信号)の1.5サイクルの間に、分周数1を指定する状態と分周数1.5を指定する状態の間で切換える必要がある。
【0009】
具体的に、非特許文献2の構成においては、入力信号に従って相補的にラッチ/保持を行なうラッチ回路を用いて入力信号に従って、出力信号をラッチして、マルチプレクサにより出力信号を切換えて、分周数を1.0と1.5の間で切換えている。ラッチされる出力信号を分周数制御信号に従って固定値または出力信号に設定する。
【0010】
分周数制御信号が、入力クロック信号の1.5クロックサイクルと2クロックサイクルの間に分周数1.5を指定する状態に設定されているときには、1.5クロックが出力されるだけであり、分周数を1から1.5に切換えることができる。しかしながら、分周数制御信号が、1.5クロックを指定する状態に2クロックサイクルよりも長く設定され、その後に分周数1.0を指定する状態に設定される場合、1.5クロックパルスが2回出力され、1クロックサイクル(=0.5×2)長い周期のパルス信号が生成される。従って、この場合、分周数が1と2の間で切換えられることになり、ステップ0.5クロックで分周を行なうことができなくなる。ここで、「クロック」は、クロック信号の1つのパルスを示す。
【0011】
従って、分周数を1.0、1.5、1.0と切換える場合、1.5クロックの間に2回分周数制御信号の論理値を切換える必要がある。入力クロック信号が高速の信号の場合、分周数制御信号の切換のタイミングマージンが小さくなり、高速入力信号に対して分数精度の分周信号を生成するのが困難となる。最もタイミングマージンが大きく取れるのは、入力クロック信号に同期して分周数制御信号を切換える場合である。この場合においても、入力クロック信号の3クロックサイクル内において分周数制御信号の状態を2回切換える必要があり、同様の問題が生じる。
【0012】
分周数制御信号は、通常はロジック回路で構成される制御信号生成回路から出力される。したがって、その動作周波数に制限があり、入力クロック信号が高速クロック信号の場合、高い時間精度で分周数制御信号を生成するのが困難となり、高速の可変分数分周動作を実現することができなくなる。
【0013】
それゆえ、この発明の目的は、高速入力クロック信号に対しても、正確に分数分周動作を正確に行なうことのできる分周回路を提供することである。
【課題を解決するための手段】
【0014】
この発明に係る分周回路は、互いに並列に設けられ、各々が、分周数設定信号に従って与えられたクロック信号を少なくとも連続する2つの整数PおよびP+1のいずれかの分周数で分周して出力するN+1個の分周器と、経路選択信号に従ってこれらのN+1個の分周器の出力信号のいずれか1つを選択して出力する経路切換回路を備える。
【0015】
N+1個の分周器は、それぞれ0からNまでの番号が順次付され、このN+1個の分周器におけるJ番目の分周器は、0番目の分周器に与えられるクロック信号に対してJ/(N+1)サイクルの遅延を有するクロック信号が与えられる。
【0016】
好ましくは、分周設定信号は、K番目の分周器の出力信号が選択された状態で最終分周信号をP分周からP+(A/N+1)分周に変更する際には、MOD(A+K、N+1)番目の分周器の出力信号を選択する。ここで、MOD(A+K、N+1)は、(A+K)を(N+1)で除算したときの剰余であり、モジュロMの演算を示す。分周数設定信号は、このMOD(A+K、N+1)番目の分周器の分周比をPに設定し、このMOD(A+J、N+1)番目の分周器よりも早いタイミングで分周動作を実行する分周器に対しては分周数をP+1に設定し、残りの分周器に対して分周数をPに設定する。ここで、Aは0以上N未満の整数である。
【0017】
J番目の分周器の出力信号が選択された状態でP+1分周に変更する場合には、N+1個の分周器の分周数をすべてP+1に設定するように分周数設定信号が設定され、経路選択信号は、継続してJ番目の分周器の出力信号を選択する。
【発明の効果】
【0018】
分周数制御信号は、1つの分周サイクルにおいて一回その状態が変更される。したがって、最終分周信号の分周数の1/2倍程度の入力クロック信号のサイクル期間の間にその状態を変更することが要求されるだけであり、十分に余裕を持って分周数を更新することができ、また、分周数変更間隔も大きくすることができ、高速入力クロック信号に対しても正確に分周精度の分周数を変更することができる。
【図面の簡単な説明】
【0019】
【図1】この発明の実施の形態1に従う可変分数分周回路の構成を概略的に示す図である。
【図2】図1に示す可変分数分周回路の動作を示すタイミング図である。
【図3】この発明の実施の形態1に従う可変分数分周回路の具体的動作を示すタイミング図である。
【図4】図1に示す可変分数分周回路の具体的分周動作を示すタイミング図である。
【図5】図1に示す可変分数分周回路の分周数制御信号の設定のタイミングマージンを示す図である。
【図6】図1に示す可変分数分周回路の分周数制御信号の設定のタイミングマージンを示す図である。
【図7】従来の分数分周回路の構成を概略的に示す図である。
【図8】図7に示す従来の分数分周回路の具体的動作を示すタイミング図である。
【図9】図7に示す従来の分数分周回路の具体的動作を示すタイミング図である。
【図10】図1および図7に示す分数分周回路の分周数制御信号の設定タイミングマージンを示す図である。
【図11】この発明の実施の形態1に従う分周回路に対する分周数制御信号発生部の構成の一例を概略的に示す図である。
【図12】この発明の実施の形態2に従う可変分数分周回路の具体的動作シーケンスおよび分周数制御信号設定タイミングマージンを示す図である。
【図13】この発明の実施の形態3に従う分数分周回路の具体的動作シーケンスおよび分周数制御信号のタイミングマージンを示す図である。
【図14】この発明の実施の形態3に従う分数分周回路の他の分周動作シーケンスを示す図である。
【図15】この発明の実施の形態3に従うさらに他の分数分周動作シーケンスを示すタイミング図である。
【図16】この発明の実施の形態4に従う分数分周回路の構成を概略的に示す図である。
【図17】この発明の実施の形態5に従う分数分周回路の構成を概略的に示す図である。
【図18】この発明の実施の形態6に従う分数分周回路の構成を概略的に示す図である。
【図19】この発明の実施の形態7に従う分数分周回路の構成を概略的に示す図である。
【図20】図19に示す可変整数分周器の構成を概略的に示す図である。
【図21】この発明の実施の形態7に従う可変分数分周回路の分数数制御信号発生部の構成の一例を概略的に示す図である。
【図22】この発明の実施の形態8に従う可変分数分周回路の構成を概略的に示す図である。
【図23】図22に示す可変整数分周器の構成を概略的に示す図である。
【図24】図22に示す経路選択信号生成回路の構成を概略的に示す図である。
【図25】図22に示す分周数選択信号を発生する部分の構成の一例を概略的に示す図である。
【図26】この発明の実施の形態9に従う可変分数分周回路の構成を概略的に示す図である。
【図27】図26に示す分数分周回路に対する分周数制御信号生成部の構成の一例を概略的に示す図である。
【図28】この発明の実施の形態10に従う可変分数分周回路の構成を概略的に示す図である。
【図29】図28に与えられるクロック信号のタイミング関係を示す図である。
【図30】図28に示す分数分周回路の動作時のマスタおよびスレーブの出力する分周信号および最終分周信号の位相関係を示す図である。
【図31】図28に示す分数分周回路の動作シーケンスを示すタイミング図である。
【図32】図28に示す分数分周回路の動作切換態様を示す図である。
【図33】図28に示す分数分周回路に対する分数数制御信号生成部の構成の一例を概略的に示す図である。
【図34】図33に示す分周数制御信号発生部の動作を示すフロー図である。
【図35】この発明の実施の形態10の変更例の分数分周回路の構成を概略的に示す図である。
【発明を実施するための形態】
【0020】
[実施の形態1]
図1は、この発明の実施の形態1に従う分周回路(可変分数分周回路)の構成を概略的に示す図である。図1において、分周回路は、並列に設けられる可変整数分周器(DIV)1Aおよび1Bと、経路選択信号MXCNTに従って可変整数分周器1Aおよび1Bの出力信号(サブ分周信号)DO1およびDO2を選択的に通過させて出力信号(最終分周信号)DOを生成する経路切換回路(MUX)2とを含む。
【0021】
可変整数分周器(DIV1)1Aは、デューティ50%の差動クロック信号CLK1およびCLK1Bをそれぞれ正相入力(+)および逆相入力(−)に受け、分周数設定信号DVCNT1に従って分周数が、連続する整数分周数PおよびP+1のいずれかに設定されて、サブ分周信号DO1を生成する。ここで、Pは、1以上の正の整数である。
【0022】
可変整数分周器(DIV2)1Bは、差動クロック信号CLK1BおよびCLK1をそれぞれ、正相入力および逆相入力に受け、分周数設定信号DVCNT2に従って、分周数が整数分周数PおよびP+1のいずれかに設定されて分周動作を行なってサブ分周信号DO2を生成する。したがって、可変整数分周器1Aおよび1Bは、差動クロック信号CLK1およびCLK1Bが互いに相補な態様で与えられており、サブ分周信号DO1およびDO2は、互いに入力クロック信号CLK1の半サイクル(0.5クロック)ずれた信号となる。
【0023】
経路切換回路(MUX)2は、経路選択信号MXCNTを選択入力Sに受け、経路選択信号MXCNTがHレベル(“1”)のときには、可変整数分周器1Aの出力信号DO1を選択し、経路選択信号MXCNTがLレベル(“0”)のときには、可変整数分周器1Bの出力信号DO2を選択する。
【0024】
可変整数分周器1Aおよび1Bは、その内部構成は同じであり、与えられる入力差動クロック信号CLK1およびCLK1Bの極性(位相)が異なるだけである。分周数が、整数分周数PおよびP+1で切換え可能な可変整数分周器1Aおよび1Bは、特に限定されないが、たとえば2係数プリスケーラを用いて構成される。このような2係数プリスケーラの構成の一例としては、以下の構成を利用することができる。すなわち、複数の2分周回路を縦列接続し、初段に、分周数を2および3に切換可能に設定できる可変分周器(2/3分周器)を設ける。ゲート回路(NANDゲート)で、縦続接続される2分周器の正の出力Qおよび補の出力/Qを交互に受けるとともに、分周数設定信号を受ける。このゲート回路の出力信号で、2/3分周器の分周数を設定する。2分周回路および2/3分周回路の構成は周知である。可変整数分周器1Aおよび1Bの内部構成は、上述の構成に限定されず、分周数設定信号に従って、連続する整数PおよびP+1のうちの指定された分周数で分周することができる構成であればよい。
【0025】
図2は、図1に示す可変分数分周回路の動作を示すタイミング図である。図2において、可変整数分周器1Aは、入力クロック信号CLK1の立上がりエッジをカウントし、分周数がPに設定された場合、そのカウント値がP/2の間、出力サブ分周信号DO1をHレベルに設定し、次のP/2クロックサイクルの間、出力サブ分周信号DO1をLレベルに設定し、デューティ50%の信号を生成する。一方、分周数がP+1に設定された場合、可変整数分周器1Aは、入力クロック信号CLK1の立上がりエッジの数がP/2の間、出力サブ分周信号DO1をHレベルに設定し、次のP/2+1サイクルの間その出力分周信号DO1をLレベルに設定する。
【0026】
可変整数分周器1Bは、可変整数分周器1Aと相補な態様で差動クロック信号CLK1およびCLK1Bが与えられており、入力クロック信号CLK1の立下がりエッジに同期して、その出力信号DO2を立上げ、カウント値がP/2の間そのサブ分周信号DO2をHレベルに設定し、次のP/2サイクルの間、その出力分周信号DO2をLレベルに設定する(P分周動作の場合)。一方、可変整数分周器1Bは、P+1分周動作の場合には、入力クロック信号CLK1の立下がりに同期して、この立下がりをP/2カウントする間出力サブ分周信号をHレベルに設定し、次のカウント値が(P/2)+1の期間、出力サブ分周信号DO2をLレベルに設定する。
【0027】
この発明に従う分周回路(以下、可変分数分周回路と称す)は、P分周、P+1分周、またはP+0.5分周動作を実行する。以下の説明において、分周動作開始時において経路切換回路2により選択されている可変整数分周器を「マスタ」として定義し、非選択の可変整数分周器を「スレーブ」と定義する。また、この可変分数分周回路の初期状態において、入力される差動クロック信号CLK1およびCLK1Bに対し先に立上がりエッジを捉えて分周動作を開始する可変整数分周器を、マスタとする。従って、マスタは、スレーブに対して入力クロック信号CLK1の0.5クロックサイクル速く(位相の進んだ)サブ分周信号を出力する。
【0028】
分周数設定信号DVCNT1およびDVCNT2は、可変整数分周器1Aおよび1Bの出力サブ分周信号DO1およびDO2がともにHレベルの期間に変更される。したがって、分周数変更期間として、(P/2)−0.5クロックサイクルの期間を利用することができる。次に、図1に示す可変分数分周回路の具体的動作について説明する。
【0029】
図3は、図1に示す可変分数分周回路の分周動作を示すタイミング図である。図3においては、可変分数分周回路における分周数Pが、一例として8に設定され、分周数8および9の間で切換えて、全体として、連続的に8分周、8.5分周および8分周動作を実行する場合の動作を一例として示す。
【0030】
可変整数分周器1Aは、分周数設定信号DVCNT1がHレベルのときには、分周数が9に設定され、分周数設定信号DVCNT1がLレベルのときには8分周動作に設定される。また、可変整数分周器1Bも、同様、分周数設定信号DVCNT2がHレベルのときに9分周動作が設定され、分周数設定信号DVCNT2がLレベルのときには、8分周動作に設定される。以下の説明においても、同様である。
【0031】
また、図3および以下のタイミング図において、太線で示す波形は、経路切換回路2により選択されて出力される信号波形を示す。
【0032】
図3において、可変整数分周器1Aがマスタとして選択され、時刻T0からの入力クロック信号CLK1の立上がりエッジに同期して、その出力するサブ分周信号DO1がHレベルとなり、半クロックサイクル遅れて、可変整数分周器1Bの出力分周信号DO2がHレベルに立上がる。8分周動作においては、クロック信号CLK1の4クロックサイクル期間、サブ分周信号DO1およびDO2がHレベルとなり、4クロックサイクル期間、サブ分周信号DO1およびDO2は、Lレベルとなる。
【0033】
ここで、以下の説明において、便宜上、分周数設定信号DVCNT1、DVCNT2および経路選択信号MXCNTを併せて、分周数制御信号と称する。これらの分周数制御信号MXCNT、DVCNT1およびDVCNT2は、本実施の形態においては、同じタイミングで並行して、それらの状態(論理値)が制御される。
【0034】
時刻T0において、経路選択信号MXCNTはHレベルであり、経路切換回路2は、可変整数分周器1Aの出力するサブ分周信号DO1を選択する。分周数設定信号DVCNT1は、Lレベルに設定されており、可変整数分周器が、8分周動作を実行する。一方、分周数設定信号DVCNT2は、Hレベルであり、可変分数分周器は、9分周動作を実行する。
【0035】
時刻T1aにおいて、分周数設定信号DVCNT2がLレベルに設定され、可変整数分周器1Bが8分周動作を実行する。時刻T0から時刻T1においては、経路選択信号MXCNTはLレベルであり、可変整数分周器1Aがマスタであり、経路選択回路2からの最終分周信号DOは、4クロックサイクルの間Hレベル、4クロックサイクルの間Lレベルのデューティ50%の8分周信号となる。
【0036】
時刻T1が経過した後、時刻T2aにおいて、経路選択信号MXCNTがLレベルに設定され、また分周数設定信号DVCNT1がHレベルに設定される。この状態においては、可変整数分周器1Bの出力信号DO2が経路選択回路2により選択される。可変整数分周器1Bの出力信号DO2は、可変整数分周器1Aの出力信号DO1に対して半クロックサイクル位相が遅れている。したがって、経路切換回路2からの分周信号DOは、4.5クロックサイクル期間Hレベルとなり、次の4クロックサイクル期間は、可変整数分周器1Bは8分周動作を行なっており、4クロックサイクル期間Lレベルとなる。したがって、時刻T1から時刻T2の間の期間において、8.5分周された信号が生成される。
【0037】
時刻T2aにおいては、経路選択信号MXCNTの切換と並行して分周数設定信号DVCNT1が、Hレベルに設定され、可変整数分周器1Aが、9分周動作を実行する。この9分周動作においては、Lレベル期間が8分周動作時に較べて1クロック分長くされる。従って、時刻T2において、マスタの可変整数分周器1Bの出力信号DO2がHレベルに立上り、これより0.5クロックサイクル遅れて、スレーブの可変整数分周器1Aの出力信号DO1がHレベルに立ち上がる。すなわち、スレーブの可変整数分周器1Aの出力信号DO1の位相が、マスタの出力信号DO2に対して0.5クロック遅くなる。これにより、マスタの出力するサブ分周信号は、スレーブの出力するサブ分周信号より、位相が0.5クロック遅れるという時間関係が維持される。
【0038】
時刻T3aにおいて、再び、分周数設定信号DVCNT1をLレベルに設定し、可変整数分周器1Aの分周数を8に設定する。分数数設定信号DVCNT2および経路選択信号MXCNTの状態は、変更されない。これにより、時刻T2からT3において、経路選択回路2により選択される分周器の出力信号、すなわちマスタの可変整数分周器1Bの出力信号DO2は、スレーブの可変分数分周器1Aの出力信号DO1よりも半クロックサイクル位相が進んでいるという関係が維持される。
【0039】
従って、8分周実行時において、サブ分周信号DO1およびDO2がともにHレベルの期間において、そのときのマスタの分周数設定信号を8から9に設定し、並行して経路選択回路2の選択経路を変更することにより、8分周信号に続いて8.5分周信号を継続して生成することができる。また、当然、分周数設定信号および選択経路を維持した場合、8分周信号を継続して生成することができる。
【0040】
図4は、8.5分周動作を継続して実行する場合の動作を示すタイミング図である。この図4において、時刻T0から時刻T2までの間の動作は、図3に示すタイミング図と同じである。すなわち、時刻T0から時刻T2aまでの期間、可変整数分周器1Aがマスタ、可変整数分周器1Bがスレーブとして動作し、最終分周信号DOは、可変整数分周器1Aの出力分周信号DO1に従って変化する。
【0041】
時刻T2aにおいて、経路選択信号MXCNTがLレベルに設定され、また並行して、分周数設定信号DVCNT1がHレベルに設定され、可変整数分周器1Aに対して9分周動作が指定される。このとき、最終分周信号DOが、可変整数分周器1Bの出力するサブ分周信号DO2に従って変化する。
【0042】
時刻T2において、可変整数分周器1Bの出力分周信号DO2がHレベルに立上がっても、このとき、まだ可変整数分周器1Aは、9分周動作を実行しており、出力されるサブ分周信号DO1はLレベルであり、時刻T2から半クロックサイクル遅れてサブ分周信号DO1がHレベルに立上がる。これにより、図3に示す動作と同様、マスタ可変整数分周器とスレーブ整数分周器の出力するサブ分周信号の位相関係において、常にマスタが半クロックサイクル速く分周動作を実行する関係が維持される。
【0043】
時刻T3dにおいて、経路選択信号MXCNTをHレベルに設定し、分周数選択信号DVCNT1をLレベルに設定し、また、分周数設定信号DVCNT2をHレベルに設定する。これにより、可変整数分周器1Aが8分周動作を実行し、可変整数分周器1Bが9分周動作を実行する。サブ分周信号DO1は、時刻T3dまで選択されていたサブ分周信号DO2よりも半クロックサイクル遅れているため、最終分周信号DOは、4.5クロックサイクル期間Hレベルとなる。その後、4クロックサイクル期間、最終分周信号DOは、サブ分周信号DO1に従ってLレベルとなり、8.5クロックサイクルの周期を有する信号が出力される。
【0044】
すなわち、8.5分周動作を繰返し実行する場合には、各分周クロックサイクルにおいて、サブ分周信号DO1およびDO2がともにHレベルの期間に、マスタおよびスレーブを交互に切換えるとともに分周数を切換える。
【0045】
図3および図4に示すように、分周クロックサイクルにおいて1回、分周制御信号MXCNT、DVCNT1およびDVCNT2の状態を変更するだけであり、各分周クロックサイクル期間内に2回分周制御信号の状態を変化させる必要はない。すなわち、分周制御信号に対するタイミングマージンを十分大きく取ることができ、高速クロック信号に対しても、正確に分周数を変更して、分数分周信号を生成することができる。
【0046】
図5は、図3に示す動作条件における分周制御信号の設定タイミングマージン(時間的余裕)を示す図である。分周制御信号MXCNT、DVCNT1、およびDVCNT2の設定は、サブ分周信号DO1およびDO2がともにHレベルのときに実行する必要がある。8分周動作の場合には、サブ分周信号DO1およびDO2の両方がHレベルとなるのは、時刻T1bからT1cまでの期間、および時刻T3bから時刻T3cまでの期間であり、ともに3.5クロックサイクルである。一方、8.5分周動作の場合、サブ分周信号DO1およびDO2がともにHレベルとなる期間は、時刻T2bから時刻T2cまでの3.5クロックサイクル期間である。
【0047】
また、8分周動作に続いて8.5分周動作を実行する場合には、分周数制御信号を一旦設定した後、次に分周数制御信号を設定するまでには、時刻T1cから時刻T2bまでの最低4.5クロックサイクルの期間が存在する。また、8.5分周動作に続いて8分周動作を実行する場合、分周数制御信号を一旦設定した後に次いで再度設定する場合には、時刻T2cから時刻T3bまでの最低5クロックサイクルの期間が存在する。
【0048】
したがって、8分周動作後に8.5分周動作を実行する場合には、8分周動作を実行するための分周数制御信号は、時刻T1bから時刻T1cまでの3.5クロックサイクル期間内の任意の時間に設定することができる。次の8.5分周動作を実行するための分周数制御信号の設定については、時刻T1cから時刻T2bまでの4.5クロックサイクルと時刻T2bから時刻T2cまでの3.5クロックサイクルを合計した8クロックサイクルの時間的余裕がある。
【0049】
また、8.5分周動作後に8分周動作を実行する場合においては、8.5分周動作を実行するための分周数制御信号の設定は、時刻T2bから時刻T2cまでの3.5クロックサイクル期間内の任意の時間に実行することができる。また、次の8分周動作を実行するための分周数制御信号の設定までには、時刻T2cから時刻T3bまでの5クロックサイクルと時刻T3bから時刻T3cまでの4クロックサイクルの合計8.5クロックサイクルの時間的余裕がある。
【0050】
したがって、いずれの場合においても、分周数制御信号の設定間隔は広く、分周数制御信号を低速で制御することができ、高速入力クロック信号に対しても、正確に分周数を設定することができる。
【0051】
図6は、図4に示す8.5分周を継続して実施した場合の分周制御信号の時間的余裕を示す図である。図6において、可変整数分周器1Aおよび1Bの出力するサブ分周信号DO1およびDO2の両者がHレベルとなるのは、1回目の8.5分周動作における時刻T1から時刻T2においては、時刻T2dから時刻T2eまでの間の3.5クロックサイクルの期間であり、また、二回目の8.5分周動作に行なわれる時刻T2から時刻T4においては、時刻T3eから時刻T3fまでの3.5クロックサイクルの期間である。分周数制御信号を一旦設定した後、次いで再設定する場合には、時刻T2eから時刻T3eまで最低5クロックサイクルの時間が存在する。
【0052】
上述のように、継続して8.5分周動作を実行する場合において1回目の8.5分周動作を実行するための分周数制御信号の設定は、時刻T2dから時刻T2eまでの3.5クロックサイクルまでの任意の時間において実行することができる。また、次の8.5分周動作を実行するための分周数制御信号の設定までには、時刻T2eから時刻T3eまでの5クロックサイクルと時刻T3eから時刻T3fまでの3.5クロックサイクルの合計8.5クロックサイクルの時間的余裕がある。したがって、この8.5分周動作を継続して実行する場合においても、分周数制御信号の設定間隔は長く、分周数制御信号を低速で制御することができる。
【0053】
いま、比較のために、1/1.5分周セルを用いた分周回路を考える。この1/1.5分周セルを用いた分周回路は、図7に示すように、1/1.5分周器11と、1/1.5分周器11の出力信号をP分周する整数分周器12を含む。1/1.5分周器11は、デューティ50%の差動クロック信号CLK1およびCLK1Bをそれぞれ正相入力および逆相入力に受け、分周数1および1.5のいずれかで分周動作を実行する。この1/1.5分周器11の分周数は、分周数設定信号DVCNTにより設定される。
【0054】
整数分周器12は、1/1.5分周器11の相補出力信号DOaおよびDObをそれぞれ正相および逆相入力に受け、整数分周数Pで分周動作を行なって最終分周信号DOを生成する。
【0055】
1/1.5分周器11が、分周数1に設定された場合、入力クロック信号CLK1およびCLK1Bを、出力信号DOaおよびDObとして出力する。分周数が1.5に設定された場合、1/1.5分周器11は、入力信号CLK1に対しLレベル期間を半クロックサイクル長くしてサブ分周信号DOaおよびDObを生成する。
【0056】
整数分周器12は、1/1.5分周器11の出力信号DOaの立上がりエッジをカウントし、そのカウント値がP/2となるごとに出力信号DOの論理レベルを切換える。
【0057】
図8は、図7に示す分周回路の動作を示すタイミング図である。図8においては、整数分周器12の分周数Pが8の場合の動作を、この発明の実施の形態1との比較のために示す。
【0058】
分周数設定信号DVCNTが、入力クロック信号CLK1の1.5サイクルと2サイクルの間のLレベルに設定される。図8においては、1.5分周動作を指定する場合において、分周数選択信号DVCNTが、入力クロック信号CLK1の立ち上がりに同期してHレベルに設定され、このHレベルが1.75クロックサイクルの間維持される場合を一例として示す。この場合、1/1.5分周器11は、分周数設定信号DVCNTがHレベルの期間、出力信号DOaのLレベル期間を、入力クロック信号CLK1の半クロックサイクル(0.5クロック)長くする。したがって、図8に示す場合、1/1.5分周器11の出力信号DOaにおいては、1.5クロックサイクルの信号が1つ出力されるだけである。
【0059】
整数分周器12においては、入力信号DOaにおいて、1.5クロックパルスが1つ挿入されるだけであり、入力信号DOaのHレベルへの立上がりを4カウントする期間、最終分周信号DOをHレベルに設定し、次いで、入力信号DOaのHレベルへの立上りを4つカウントする間その最終分周信号DOをLレベルに設定する。したがって、図8に示す様に、分周数選択信号DVCNTが1.75クロックサイクルの間Hレベルに設定された場合、出力分周信号DOがHレベル期間が0.5クロックサイクル長くなり、したがって、8.5クロックサイクルの周期の分周信号を得ることができ、8.5分周を実現することができる。
【0060】
一方、図9に示すように、分周数設定信号DVCNTが2クロックサイクル以上、入力クロック信号CLK1と非同期でHレベルに設定された場合、この1/1.5分周器11は、1.5クロックサイクルのパルスを2つ出力する。図9においては、分周数設定信号DVCNTが、2.25クロックサイクル期間Hレベルに設定される動作が、一例として示される。この場合、1.5クロックサイクルのパルスが2つ連続して整数分周器12へ与えられるため、整数分周器12の出力する最終分周信号DOのHレベル期間が5クロックサイクルとなり、また、Lレベル期間が4クロックサイクルとなり、周期9クロックサイクルの信号が生成され、9分周動作が行われる。
【0061】
分周数設定信号DVCNTの発生タイミングを最適化し、入力クロック信号CLK1の立下がりに同期して分周数設定信号DVCNTがHレベルに設定された場合を考える。この場合においても、3クロックを超えた期間、分周数設定信号DVCNTがHレベルの1.5分周動作を指定する状態に設定された場合、1.5クロックサイクルのパルスが2つ生成され、周期9クロックサイクルの分周信号が得られる。
【0062】
したがって、8分周動作に続いて8.5分周信号を生成するためには、分周数設定信号DVCNTの切換は、分周数1から分周数1.5への切換と分周数1.5から分周数1への切換を、極めて限られた最大3クロックサイクル期間内に実行する必要がある。従って、入力クロック信号CLK1が高速のクロック信号の場合、分周数設定のタイミングマージンが極めて小さくなり、正確に分数分周信号を生成するのが困難となる。
【0063】
整数分周数Pは、8に限定されず、2以上の整数であれば分数分周動作は実行することができる。したがって、明らかに、本実施の形態1における分周数の切換え間隔は、最低P/2+0.5クロックの期間を確保することができ、従来の1/1.5分周器を利用する構成に比べて十分余裕を持って分数分周数の設定および切換えを行うことができる。
【0064】
図10は、この発明の実施の形態1に従う分周回路と図7に示す従来の分周回路の分周数設定のタイミングマージンを概略的に示す図である。
【0065】
図10において、横軸には分周数Pを示し、縦軸に、1回目の分周数設定から2回目の分周数設定までの設定時間の余裕をクロックサイクル数で示す。図において四角の黒印が、図7に示す従来の分周回路の設定時間余裕を示し、三角印で示す直線は、この発明の実施の形態1に従う分周回路の分周数設定信号のタイミングマージンを示す。
【0066】
図7に示す従来の分周回路の場合、分周数1および1.5の間で切換える必要がある。従って、分周数Pが1および2の場合には、従来の分周回路における分周数設定信号の設定時間余裕は、それぞれ、1.5クロックサイクルと2クロックサイクルの間、2.5クロックサイクルと3クロックサイクルの間である。分周数Pが3の場合に、設定時間の余裕が3クロックサイクル(最適化タイミングでの分周数設定信号の切換)となり、以降、分周数Pが増大しても、時間的余裕は変化せず3クロックサイクルで一定である。
【0067】
一方、この発明の実施の形態1に従う分周回路においては、分周数制御信号の設定の時間余裕は、2つの分周器1Aおよび1B両者の出力信号がHレベルの期間であるため、設定タイミングの時間的余裕は(P/2−0.5)クロックである。次の設定タイミングについては、P分周動作からP+0.5分周動作に切換える場合が最低条件であり、P/2+0.5クロックとなり、合計すると、その間隔は、Pであり、設定時間間隔は、分周数Pに直線的に比例する。したがって、分周数Pが3を超えると、この発明の実施の形態1に従う分周回路における分周数設定信号の時間的余裕は、従来回路に較べて大きくなり、低速動作で分周数制御信号を制御することができる。
【0068】
図11は、この発明の実施の形態1における分周回路に対する分周制御信号を発生する部分の構成の一例を概略的に示す図である。図11において、分周制御信号発生部は、分周制御信号を発生するタイミングを規定するタイミング発生器15と、マスタおよびスレーブを識別するデータを格納するマスタ/スレーブレジスタ16と、分周数を設定する分周数設定回路17と、これらのタイミング発生器15、マスタ/スレーブレジスタ16および分周数設定回路17の出力信号/データに従って分周数制御信号MXCNT、DVCNT1およびDVCNT2を生成する分周シーケンス制御回路18を含む。
【0069】
タイミング発生器15は、図1に示す整数分周器1Aおよび1Bの出力するサブ分周信号DO1およびDO2がともにHレベルのときに切換イネーブル信号ENをアサートする。マスタ/スレーブレジスタ16は、現サイクルにおけるマスタおよびスレーブの可変整数分周器を識別するデータを格納する。分周数設定回路17は、最終分周信号DOの分周数が、たとえば8、8.5、および9のいずれであるかを指定する情報を格納する。
【0070】
分周シーケンス制御回路18は、分周数設定回路17に設定された分周数情報に従って、最終分周出力信号DOの分周シーケンスを識別し、タイミング発生器15からの切換イネーブル信号ENのアサート時に、マスタ/スレーブレジスタ16に格納されるマスタおよびスレーブ情報を参照して、分周数制御信号MXCNT、DVCNT1およびDVCNT2を生成する。次に、この図11に示す分周数制御信号発生部の動作について説明する。
【0071】
(i)現サイクルが分周数Pであり、次サイクルが分周数Pの場合:
いま、マスタ/スレーブレジスタ16には、現サイクルにおいて、先に分周動作を開始する(サブ分周信号が先にHレベルに立ち上がる)可変整数分周器1Aがマスタとして設定される。分周数設定信号DVCNT1およびDVCNT2はともに分周数Pに設定され、経路選択信号MXCNTはマスタを選択する状態に設定される。現サイクルおよび次サイクルにおいて分周数Pであるため、タイミング発生器15からの切換イネーブル信号ENがアサートされても、分周シーケンス制御回路18は、分周数制御信号MXCNT、DVCNT1およびDVCNT2の状態を維持する。
【0072】
(ii)現サイクルが分周数Pであり、次サイクルにおける最終分周信号DOの分周数がP+0.5の場合:
現サイクルにおいて、可変整数分周器1Aがマスタとして動作している状態を考える。分周シーケンス制御回路18は、経路選択信号MXCNTをマスタの可変整数分周器1Aの出力するサブ分周信号DO1を選択する状態に設定し、また、分周数設定信号DVCNT1およびDVCNT2を、ともに分周数Pを指定する状態に設定している。
【0073】
タイミング発生器15が、切換イネーブル信号ENをアサートすると、分周シーケンス制御回路18は、マスタの可変整数分周器1Aに対する分数設定信号DVCNT1を、分周数Pを指定する状態に設定し、また、スレーブの可変整数分周器1Bに対する分周数設定信号DVCNT2を分周数Pを指定する状態に設定する。経路選択信号MXCNTおよび分周数設定信号DVCNT1は、現サイクルにおいては変更されない。
【0074】
現サイクルが完了し、次サイクルに入り、タイミング発生器15が、再び、出力分周信号DO1およびDO2に従って切換タイミング信号ENをアサートすると、分周シーケンス制御回路18は、経路選択信号MXCNTを可変整数分周器1Bの出力信号を選択する状態に設定するとともに、マスタ/スレーブレジスタ16の格納データを、可変整数分周器1Bがマスタであることを示す状態に設定する。また、このとき、可変整数分周器1Aに対する分周数設定信号DVCNT1が、分周数P+1を示す状態に設定される。これにより、P+0.5分周信号に対するマスタおよびスレーブの出力する分周信号の時間差関係を常にマスタの分周信号が速く変化する状態に設定する。また、可変整数分周器1Bの出力するサブ分周信号DO2が、選択されると、Hレベル期間がP+0.5クロック、Lレベル期間がP/2クロックとなる最終分周信号DOが生成され、P+0.5分周が実行される。
【0075】
(iii)現サイクルが分周数P+0.5であり、次サイクルが分周数Pの場合:
現サイクルにおいてマスタが、可変整数分周器1Aであるとする。この場合、現サイクルにおいて、経路選択信号MXCNTは、マスタの可変整数分周器1Aの出力分周信号DO1を選択する状態に設定され、また、可変分周数選択信号DVCNT1およびDVCNT2は、分周数Pに設定されている。
【0076】
現サイクルにおいて、タイミング発生器15からの切換イネーブル信号ENがアサートされると、分周シーケンス制御回路18は、経路選択信号MXCNTを現在スレーブの可変整数分周器1Bの出力分周信号DO2を選択する状態に設定するとともに、分周数設定信号DVCNT1を分周数P+1を指定する状態に設定する。分周数設定信号DVCNT2は、分周数Pを指定する状態に維持される。また、マスタ/スレーブレジスタ16の格納データを、可変整数分周器1Bをマスタとして指定する状態に設定する。これにより、可変整数分周器1Bの出力信号DO2が選択されて最終分周信号DOが生成される。このとき、最終分周信号DOのHレベル期間が、サブ分周信号DO2により0.5クロック長くされ、P+0.5分周信号が生成される。
【0077】
現サイクルが完了すると、次のサイクルにおいて、タイミング発生器15の出力する切換イネーブル信号ENがアサートされると、分周シーケンス制御回路18は、分周数設定信号DVCNT1を、分周数Pを指定する状態に設定する。分周数設定信号DVCNT2は、分周数Pを指定する状態に維持され、また、経路選択信号MXCNTも、マスタの可変整数分周器1Bの出力信号DO2を選択する状態に維持される。これにより、分周数P+0.5から分周数Pに更新された場合においても、次サイクルにおいてマスタおよびスレーブの出力信号の位相関係を維持することができる。次サイクルにおいては、マスタの可変整数分周器1Bの出力信号DO2に従って、P分周された最終分周信号DOが生成される。
【0078】
(iv)現サイクルが分周数P+0.5であり次サイクルが分周数P+0.5の場合:
今、現サイクルにおいてマスタが、可変整数分周器1Aである状態を考える。現サイクル開始時においては、経路選択信号MXCNTは、マスタの可変整数分周器1Aの出力分周信号DO1を選択する状態に設定されている。分周数設定信号DVCNT1は、分周数Pを指定する状態であり、また、分周数設定信号DVCNT2も、分周数Pを指定する状態である。
【0079】
現サイクルにおいて、タイミング発生器15の出力する切換イネーブル信号ENがアサートされると、分周シーケンス制御回路18は、経路選択信号MXCNTをスレーブの可変整数分周器1Bの出力分周信号DO2を選択する状態に設定するとともに、マスタ/スレーブレジスタ16の格納データを、可変整数分周器1Bがマスタであることを示す状態に設定する。このときまた、可変整数分周器1Aに対する分周数設定信号DVCNT1が、分周数P+1を指定する状態に設定される。現サイクルにおいて、可変整数分周器1Bの出力信号DO2に従って、最終分周信号DOのHレベル期間がP/2+0.5となり、P+0.5分周された最終分周信号DOが生成される。
【0080】
次サイクルにおいて、再び、タイミング発生器15からの切換イネーブル信号ENがアサートされると、分周シーケンス制御回路18は、経路選択信号MXCNTを可変整数分周器1Aの出力分周信号DO1を選択する状態に設定するとともに、マスタ/スレーブレジスタ16の記憶データを、可変整数分周器1Aがマスタであることを示す状態に設定する。また、このとき、分周シーケンス制御回路18は、分周数設定信号DVCNT1を分周数Pを指定する状態に設定するとともに、分周数設定信号DVCNT2を分周数P+0.5を指定する状態に設定する。可変整数分周器1Aの出力信号DO1に従って、P+0.5分周された最終分周信号DOが生成される。
【0081】
P+0.5分周動作が継続して実行される場合、各分周クロックサイクルにおいて、毛色選択信号MXCNT、および分周数設定信号DVCNT1およびDVCNT2の論理状態を反転させる。
【0082】
なお、上述の説明においては、可変整数分周器1Aおよび1Bおよび経路切換回路2の出力信号DO1、DO2およびDOは、シングルエンドの信号であるように示す。しかしながら、これらの分周信号DO1、DO2およびDOは、相補信号で構成される差動信号であってもよい。
【0083】
また、分周数制御信号MXCNT、DVCNT1およびDVCNT2は、同一タイミングで、それらの論理状態が設定される必要はなく、分周数制御信号MXCNT、DVCNT1およびDVCNT2の設定に対する時間的余裕の範囲内で個々に制御されてもよい。
【0084】
また、PおよびP+1分周時における可変整数分周器1Aおよび1Bの出力分周信号DO1およびDO2のHレベル期間およびLレベル期間の時間関係は、図3および図4に示す関係に限定されない。分周動作途中における分周数設定信号DVCNT1およびDVCNT2による分周数切換が反映可能な時間範囲内において、サブ分周信号DO1およびDO2の論理レベルが同じとなる時間長さが長くされてもよい。この長い同一論理レベル期間内において分周制御信号MXCNT、DVCNT1およびDVCNT2を制御することにより、分周切換タイミングに対する許容時間範囲は、図5および図6に示す許容範囲よりも長くすることができる場合がある。一例として、分周数が8の場合、5クロックサイクル期間Hレベルとなり、3クロック期間Lレベルとなり、分周数が9の場合、5クロックサイクル期間Hレベルとなり、4クロックサイクル期間Lレベルとなる分周信号をプログラマブルカウンタを用いて生成する。マスタおよびスレーブの可変整数分周器の出力信号の位相は、0.5クロックサイクルあるものとする。この場合、分周数制御信号の制御タイミングとして、4クロックサイクル期間確保することが可能となり、連続する2つの制御タイミング切換として、最低8クロックサイクル期間確保することができる。
【0085】
以上のように、この発明の実施の形態1に従えば、PおよびP+1の分周数で分周可能な可変整数分周器を2つ並列に設け、この分周出力信号の位相を半クロックサイクルずらせ、これらの分周器の出力信号を経路選択回路により選択して最終分周信号を生成している。したがって、分周数切換のタイミングの時間的余裕を大きくすることができ、高速の入力クロック信号に対しても正確に、分周数を変更することができる。
【0086】
[実施の形態2]
図12は、この発明の実施の形態2に従う分周回路の動作を示すタイミング図である。この実施の形態2における分周回路の構成は、図1に示す実施の形態1に従う分周回路の構成と同じである。従って、入力クロック信号および分周数制御信号としては、実施の形態1と同様の信号が用いられ、図12においては、これらの信号を同一の符号で示す。
【0087】
この図12に示す動作シーケンスにおいては、P+0.5分周とP+1分周の切換を行なう。図12においては、分周数Pが8の場合を一例として示す。以下、図12を参照して、9分周と8.5分周の切換動作について説明する。
【0088】
図12において、時刻T0から時刻T5の間が、9分周動作が行なわれる期間である。この期間においては、経路選択信号MXCNTはHレベルであり、可変整数分周器1Aの出力するサブ分周信号DO1が最終分周信号DOとして選択されて出力される。分周数ッ設定信号DVCNT1およびDVCNT2はともにHレベルであり、可変整数分周器1Aおよび1Bに対して9分周動作が指定される。従って、この期間においては、マスタの可変整数分周器1Aの出力信号に従って、9分周信号が出力される。
【0089】
時刻T5から時刻T6の間の期間が、8.5分周動作の期間である。この期間においては、サブ分周信号DO1およびDO2がともにHレベルの期間の間の時刻T6aにおいて、経路選択信号MXCNTをLレベルに切換え、そのときのスレーブの可変整数分周器1Bが出力するサブ分周信号DO2を選択する。また、分周数設定信号DVCNT2をLレベルに設定し、可変整数分周器1Bの分周数Pを8分周に指定する。分周数設定信号DVCNT1は、Hレベルに維持される。
【0090】
したがって、期間T5からT6においては、最終分周信号DOは、Hレベル期間が4.5クロックサイクル、Lレベル期間が、4クロックサイクル期間となり、8.5クロックサイクルの周期の最終分周信号DOが生成される。
【0091】
次いで、8.5分周動作から9分周動作に切換えられ、時刻T6から時刻T7の期間において再び9分周動作が実行される。時刻T6において、可変整数分周器1Bの出力するサブ分周信号DO2がHレベルに立上がったとき、スレーブの可変整数分周器1Aの出力するサブ分周信号DO1は、まだLレベルであり、半クロックサイクル経過後にHレベルに立上がる。
【0092】
これらのサブ分周信号DO1およびDO2がともにHレベルの期間の、たとえば時刻T7aにおいて、再び分周数設定信号DVCNT2をHレベルに立上げ、可変整数分周器1Bに対して9分周動作を指定する。経路選択信号MXCNTはLレベルに維持され、また、分周数設定信号DVCNT1はHレベルに維持される。したがって、最終分周信号DOとして、サブ分周信号DO2が選択され、可変整数分周器1Bの9分周動作に従って9分周された最終分周信号DOが生成される。
【0093】
9分周信号を継続して得る場合には、可変整数分周器1Aおよび1B両者を9分周動作に設定し、マスタの出力するサブ分周信号を選択する。8.5分周信号を継続して得る場合には、経路選択信号を各クロックサイクルごとに切換えるとともに、分周数設定信号DVCNT1およびDVCNT2を、9分周動作および8分周動作で交互に切換え、マスタの可変整数分周器の分周数を8分周動作に設定し、また、スレーブの可変整数分周器の分周数を9分周動作に設定する。
【0094】
9分周動作から8.5分周動作に切換える場合の分周制御信号の時間的余裕は、図12に示すように、時刻T6bから時刻T6cまでの3.5クロックサイクル期間存在し、また、9分周動作切換時においても、時刻T7bから時刻T7cまでの3.5クロックサイクル期間、分周制御信号の設定に対する時間的余裕が存在する。
【0095】
また、分周数制御信号を一旦設定した後次いで設定するまでには、時刻T6cから時刻T7bまでの最低でも5.0クロックサイクル期間存在する。したがって、8.5分周動作を実行するための分周制御信号の設定は、3.5クロックサイクルの間の任意の時刻に行うことができる。また、次いで9分周動作を実行するための分周数制御信号の設定までには、8.5クロックサイクルの時間的余裕が存在する。
【0096】
一方、9分周動作から8.5分周動作への切換における分周数制御信号の時間的余裕は、同様、3.5クロックサイクル存在し、また、分周数制御信号を一旦設定した後に次に、8.5分周動作を設定するまでには、最低でも5.5クロックサイクル期間の時間が存在する。したがって9分周動作から8.5分周動作への切換に対しては、9クロックサイクルの時間的余裕が存在する。
【0097】
以上のように、分周数をP+1とP+0.5の間で切換える場合においても、分周数制御信号設定の時間的余裕は、P/2−0.5クロックサイクル存在し、また、分周数制御信号の状態切換の間隔は、最低でも、(P+1)/2+0.5クロックサイクル期間存在する。したがって、分周数制御信号の設定間隔を長くすることができ、分周数制御信号を低速で制御することができる。
【0098】
なお、この図12に示す動作タイミングを実現するための制御回路の構成としては、実施の形態1において図11を参照して説明した制御信号発生部の構成を利用することができる。分周数選択回路17における分周数に従って、分周シーケンス制御回路18が、所定のシーケンスで、分周数制御信号MXCNT、DVCNT1およびDVCNT2の状態(論理値)を設定する。
【0099】
[実施の形態3]
図13から図15は、この発明の実施の形態3に従う分周回路の動作を示すタイミング図である。この実施の形態3においては、分周数P、P+0.5およびP+1の3種類の分周数で分周動作を行なう。図13から図15においては、一例として、分周数Pが8の場合の動作シーケンスを示す。
【0100】
この発明の実施の形態3において用いられる分周回路の全体の構成は、図1に示す分周回路の構成と同じであり、分周制御信号および入力クロック信号としては、実施の形態1と同様の信号が用いられる。したがって、これらの入力クロック信号および分周数制御信号に対しては、実施の形態1と同様の符号を用いる。以下、図13から図15を順次参照して、この発明の実施の形態3における分周動作について分周数Pが8の場合を一例として説明する。
【0101】
先ず、図13を参照して、分周数Pが、8、8.5および9と順次切換えられる場合の動作について説明する。
【0102】
図13において、時刻T0から時刻T8の間の期間が8分周動作期間である。この場合、このサイクルの初期状態においては、経路選択信号MXCNTはHレベルに設定され、また、分周数設定信号DVCNT1がLレベルである。時刻T8aにおいて、分周選択信号DVCNT2をLレベルに立下げ、可変整数分周器1Bの分周数を8に設定する。経路選択信号MXCNTおよび分周数設定信号DVCNT1は、その状態は維持される。
【0103】
この状態においては、可変整数分周器1Aの出力信号DO1が最終分周信号DOとして選択される。したがって、期間T0−T8においては、可変整数分周器1Aがマスタとして動作し、分周数8の分周信号が生成される。
【0104】
時刻T8から始まるサイクルにおいては、可変整数分周器1Aがマスタ、可変整数分周器がスレーブである。これらの可変整数分周器1Aおよび1Bの分周数は、時刻T8においては、8である。このサイクルにおいて、8.5分周動作を実現するため、時刻T9aにおいて、経路選択信号MXCNTがLレベルに設定され、可変整数分周器1Bの出力信号DO2が最終分周信号DOとして選択される。このとき、また分周数選択信号DVCNT1がHレベルに設定され、可変整数分周器1Aの分周数が9に設定される。可変分周数選択信号DVCNT2はLレベルに維持される。
【0105】
したがって、時刻T8から時刻T9の間のサイクルにおいては、Hレベル期間が4.5クロックサイクル、Lレベル期間が4クロックサイクルの8.5分周された信号が生成される。
【0106】
時刻T9から時刻T10の間の期間において、9分周動作が実行される。先の時刻T9aにおいて分周数選択信号DVCNT1がHレベルに設定されており、このサイクル開始時の時刻T9においては、可変整数分周器1Aの出力分周信号DO1の位相は、可変整数分周器1Bの出力する分周信号DO2よりも半クロックサイクル遅れており、マスタおよびスレーブの出力する分周信号の位相関係は維持されている。
【0107】
時刻T10aにおいて、分周数設定信号DVCNT2をLレベルからHレベルに設定し、可変整数分周器1Bの分周数を9に設定する。可変整数分周器1Aの分周数設定信号DVCNT1はHレベルに維持され、可変整数分周器1Aは9分周動作を持続する。経路選択信号MXCNTは、Lレベルであり、マスタの可変整数分周器1Bの出力信号を選択する。したがって、この場合、マスタとして動作する可変整数分周器1Bの出力する分周信号DO2が9分周信号であり、最終分周信号DOとして、サブ分周信号DO2に従って9分周された信号が得られる。
【0108】
図13に示す分周シーケンスにおいて、分周数制御信号設定の時間的余裕は、3.5クロックサイクルである。分周数制御信号の切換の間の時間的余裕は、時刻T8cから時刻T9bまでが4.5クロックサイクルであり、この場合、合計8.0クロックサイクルの余裕がある。一方、8.5クロック分周から9分周を行なう場合には、時刻T9cから時刻T10bまでの期間が5クロックサイクルとなるため、時刻T9cから時刻T10cまでの8.5クロックサイクルの時間的余裕が存在する。
【0109】
図14においては、分周数Pが8の場合において、9分周動作、8.5分周動作および8分周動作が続いて実行される場合の分周動作を示す。
【0110】
時刻T0から時刻T11においては、可変整数分周器1Aがマスタとして動作し、その出力信号DO1に従って最終分周信号DOが生成される。この場合、分周数選択信号DVCNT1およびDVCNT2はともにHレベルに設定されており、可変整数分周器1Aおよび1Bがともに9分周動作を実行している。従って、この期間T0からT11においては、9分周された信号が最終分周信号DOとして生成される。
【0111】
時刻T11から時刻T12の期間において、8.5分周動作が実行される。時刻T11においては、可変整数分周器1Aがマスタとして動作し、サブ分周信号DO1が、最終分周信号DOとして選択されて出力される。
【0112】
サブ分周信号DO1およびDO2がともにHレベルの時刻T12aにおいて、経路選択信号MXCNTをHレベルからLレベルに立下げ、また、可変整数分周器1Bの分周数設定信号DVCNT2をLレベルに設定し、可変整数分周器に8分周動作を実行させる。可変整数分周器1Aに対する分周数設定信号DVCNT1はHレベルであり、可変整数分周器1Aは9分周動作を実行する。
【0113】
したがって、最終分周信号DOは、時刻T12a以降、可変整数分周器1Bの出力するサブ分周信号DO2に従って生成され、Hレベル期間が4.5クロックサイクル、Lレベル期間が4.0クロックサイクル期間となり、8.5分周された信号が生成される。
【0114】
次の時刻T12から時刻T13の期間において8分周動作が実行される。時刻T12においては、可変整数分周器1Aの出力する分周信号DO1は、可変整数分周器1Bの出力する分周信号DO2よりも位相が半クロックサイクル遅れており、マスタおよびスレーブの分周器の出力信号の位相関係は維持される。
【0115】
時刻T13aにおいて、分周数選択信号DVCNT1をHレベルからLレベルに設定し、可変整数分周器1Aの分周数を8に設定する。経路選択信号MXCNTは、Lレベルに維持され、可変整数分周器1Bがマスタとして動作する。可変整数分周器1Bは、8分周動作を実行している。したがって、時刻T12から時刻T13のサイクルにおいては、可変整数分周器1Bの生成する信号DO2に従って8分周された信号が最終分周信号DOとして生成される。
【0116】
時刻T13aにおいてスレーブの可変整数分周器1Aの分周数を8に設定することにより、この時刻T13においても、依然マスタおよびスレーブの出力信号の位相関係を維持することができる。
【0117】
図14に示す分周シーケンスにおいても、分周数制御信号の切換タイミングの時間的余裕は、時刻T12bから時刻T12cの間および時刻T13bから時刻T13cの間のそれぞれ、3.5クロックサイクルである。また、分周数制御の間隔は、時刻T12cから時刻T13bにおいて4.5クロックサイクルであり、この場合、時刻T12cから時刻T13cまで、8クロックサイクルの時間的余裕が存在する。一方、時刻T0から時刻T11の間で、分周数制御信号の状態を変更する場合、5.5クロックサイクルと3.5クロックサイクル、合計9クロックサイクルの時間的余裕が存在する。
【0118】
したがって、この場合においても、分周数制御信号の切換タイミング余裕および切換間隔の時間的余裕は、分周数Pに比例して十分大きく設定することができ、低速動作で分周数を切換えることができる。
【0119】
図15は、分周数Pを8として、8分周、9分周、および8分周が継続して実行される場合の動作を示すタイミング図である。
【0120】
時刻T0から時刻T14の間の期間において8分周動作が実行される。このサイクル開始時においては、経路選択信号MXCNTがHレベルに設定され、可変整数分周器1Aがマスタとして動作し、その出力するサブ分周信号DO1が最終分周信号DOとして選択されて出力される。このとき、分周数設定信号DVCNT1およびDVCNT2はともにLレベルであり、可変整数分周器1Aおよび1Bは、ともに、8分周動作を実行している。
【0121】
時刻T14から時刻T15の間の期間において9分周動作が実行される。時刻T14においては、可変整数分周器1Aがマスタとして選択され、サブ分周信号DO1が最終分周信号DOとして選択されて出力される。このときは、先のサイクルにおいて設定されたように、可変整数分周器1Aおよび1Bは、ともに、8分周動作を行っている。
【0122】
サブ分周信号DO1およびDO2がともにHレベルの時刻T15aにおいて、分周数設定信号DVCNT1およびDVCNT2を、ともにHレベルに設定し、可変整数分周器1Aおよび1Bに9分周動作を実行させる。経路選択信号MXCNTはHレベルに維持され、可変整数分周器1Aがマスタとして動作する。したがって、可変整数分周器1Aの出力信号DO1に従って、9分周された信号が最終分周信号DOとして出力される。
【0123】
次に再び、時刻T15から時刻T16の間の期間において8分周動作が行なわれる。時刻T15においては、可変整数分周器1Aおよび1Bは、ともに、9分周動作を実行している。サブ分周信号DO1およびDO2がともにHレベルの時刻T16aにおいて、分周数設定信号DVCNT1およびDVCNT2をともにLレベルに設定し、可変整数分周器1Aおよび1Bにともに8分周動作を実行させる。経路選択信号MXCNTは、Hレベルであり、可変整数分周器1Aがマスタとして動作し、したがって、最終分周信号DOとして、サブ分周信号DO1に従って、8分周された信号が生成される。可変整数分周器1Aおよび1Bの分周数をともに8に変更することにより、次サイクル開始時においてマスタおよびスレーブの出力信号の位相関係が維持される。
【0124】
この図15において、8分周動作および9分周動作を交互に実行する場合、分周数選択信号DVCNT1およびDVCNT2はともに変更される。いずれのサイクルにおいても、マスタおよびスレーブの出力信号の位相関係を維持するためである。
【0125】
図15に示す動作シーケンスにおいて、分周数制御信号の設定時間的余裕は、時刻T15bから時刻T15cおよび時刻T16bから時刻T16cにおいて3.5クロックサイクル存在する。一方、分周数制御信号の切換間隔の時間的余裕は、最低でも、時刻T15cから時刻T16bまでの5.5クロックサイクル期間存在し、また、時刻T16bから次の分周制御信号の切換タイミングまでの間隔は、最低でも4.5クロックサイクル存在する。したがって、十分余裕を持って分周数制御信号の状態を切換えることができる。
【0126】
以上のように、8分周、8.5分周および9分周のいずれかの分周数から別の分周数に変更する場合、すなわち、P分周、P+0.5分周およびP+1分周の間での最終分周信号の分周数の切換においてもでも、分周数制御信号の時間的余裕は、実施の形態1および2と同様、3.5(=P/2−0.5)クロックサイクル以上存在する。また分周数制御信号を一旦設定した後に次に続いて設定するまでには、最低でも4.5クロックサイクル(=P/2+0.5クロックサイクル)の時間的余裕が存在する。これにより、分周数制御信号の設定間隔が広く、分周数制御信号を低速で制御することができる。
【0127】
なおこの実施の形態3においても、分周数制御信号MXCNT、DVCNT1およびDVCNT2を生成する部分の構成としては、先の実施の形態1において図11を参照して説明した構成を利用することができる。分周シーケンス制御回路(図9)において、設定された分周数に応じてその分周シーケンスに対応して、分周数制御信号を生成する。
【0128】
[実施の形態4]
図16は、この発明の実施の形態4に従う可変分数分周器回路の構成を概略的に示す図である。図16において、可変分数分周回路は、実施の形態1と同様、2つの可変整数分周器21Aおよび21Bと、これらの可変整数分周器21Aおよび21Bの出力するサブ分周信号DO1およびDO2を、経路選択信号MXCNTに従って選択する経路切換回路2を含む。
【0129】
可変整数分周器21Aおよび21Bは、ともに、連続する2つの整数PおよびP+1を分周数として分数動作を実行することができる。可変整数分周器21Aには、デューティ50%のクロック信号CLK1が与えられ、可変整数分周器21Bには、クロック信号CLK1と相補なデューティ50%のクロック信号CLK1Bが与えられる。可変整数分周器21Aおよび21Bの分周数は、それぞれ分周数設定信号DVCNT1およびDVCNT2により設定される。
【0130】
この図16に示す可変分数分周回路の構成においては、可変整数分周器21Aおよび21Bの正相入力に、シングルエンドのクロック信号CLK1およびCLK1Bがそれぞれ与えられる。クロック信号CLK1およびCLK1Bは互いに相補なクロック信号であり、したがって、可変整数分周器21Aおよび21Bの分周開始時点(Hレベルのサブ分周信号を生成する時点)においては、入力クロック信号CLK1の半クロックサイクル期間の位相差が存在する。
【0131】
可変整数分周器21Aおよび21Bは内部構成は同じであり、単に与えられるクロック信号CLK1およびCLK1Bの位相が異なるだけである。したがって、経路切換回路2も、これまでの実施の形態1から3において説明したものと同じ態様で、経路選択信号MXCNTに従って可変整数分周器21Aおよび21Bの出力信号DO1およびDO2を選択する。したがって、図16に示す可変分数分周回路の動作においても、これまでの実施の形態1から3において説明した動作と同様の動作を実現することができる。
【0132】
この実施の形態4において、可変整数分周器21Aおよび21Bとして、差動クロック信号でなく、シングルエンドのクロック信号に従って動作する回路がライブラリのマクロとして準備されている場合においても、十分に高速動作時においても余裕を持って分数数を切換えることのできる可変分数分周回路を実現することができる。
【0133】
[実施の形態5]
図17は、この発明の実施の形態5に従う分数分周回路の構成を概略的に示す図である。この図17に示す可変分数分周回路においても、2つの可変整数分周器22および23と、経路切換回路2とが設けられる。可変整数分周器22は、デューティ50%のクロック信号CLK2の立上がりに同期してサブ分周信号DO1を生成し、分周動作中においては、分周数設定信号DVCLT1に従って、連続する2つの整数PおよびP+1のいずれかで分周動作を実行する。
【0134】
可変整数分周器23は、デューティ50%のクロック信号CLK2の立下がりに同期してサブ分周信号DO2を生成し、分周数設定信号DVCNT2に従って分周数PおよびP+1のいずれかで分周動作を実行する。
【0135】
経路切換回路2は、経路選択信号MXCNTに従って可変整数分周器22および23の出力信号DO1およびDO2の一方を選択して最終分周信号DOを生成する。
【0136】
図17に示す可変分数分周回路の構成において、1つのクロック信号CLK2が利用されるだけであり、分周器22および23が分周動作を開始する入力クロック信号のトリガエッジが、互いに異なる。したがって、この可変整数分周器22および23の出力信号DO1およびDO2の分周動作開始タイミングは、入力クロック信号CLK2の半クロックサイクル期間ずれており、これまでの実施の形態1から4に示す分周回路と同様の動作を実現することができる。
【0137】
なお、分周数制御信号を生成する回路の構成としては、図11に示す構成を利用することができる。
【0138】
この発明の実施の形態5に従う分数分周回路の構成において、シングルエンドの入力クロック信号を共通に、可変整数分周器に与えても、その分周動作のトリガエッジが入力クロック信号の半サイクルずれており、正確に、設定された分数精度の分周数で分周動作を行なうことができ、これまでの実施の形態1から4と同様の効果を得ることができる。
【0139】
[実施の形態6]
図18は、この発明の実施の形態6に従う可変分数分周回路の構成を概略的に示す図である。この図18に示す可変分数分周回路の構成は、以下の点で、図1に示す可変分数分周回路の構成と異なる。すなわち、可変整数分周器1Aおよび1Bの前段に、デューティ50%の入力クロック信号CLK2を受け、デューティ50%の差動クロック信号CLK3およびCLK3Bを生成する差動変換回路(SD)25が設けられる。差動変換回路25からの差動クロック信号CLK3およびCLK3Bが、それぞれ、可変整数分周器1Aの正相入力および逆相入力に与えられ、また、可変整数分周器1Bの逆相入力および整相入力に与えられる。
【0140】
図18に示す可変分数分周回路の他の構成は、図1に示す可変分数分周回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0141】
差動変換回路25は、たとえば、一例として、基準電圧と入力クロック信号CLK2とを差動増幅する差動増幅回路で構成され、シングルエンドの信号を、差動信号に変換する。差動変換回路25は、シングルエンドの信号を差動信号に変換する機能を有していればよく、その内部構成は特に限定されない。
【0142】
図18に示す可変分数分周回路の構成の場合、1つのシングルエンドの入力クロック信号CLKに従って分周動作を行なうことができ、またこの差動変換回路25から、差動クロック信号CLK3およびCLK3Bが生成されるため、正確に、半クロックサイクル位相のずれた差動クロック信号CLK3およびCLK3Bを、それぞれ可変整数分周器1Aおよび1Bに与えることができる。また、先の実施の形態1から5の分周回路と同様の効果をも得ることができる。
【0143】
[実施の形態7]
図19は、この発明の実施の形態7に従う可変分数分周回路の構成を概略的に示す図である。この図19に示す可変分数分周回路においては、2つの可変整数分周器26Aおよび26Bが並列に設けられる。可変整数分周器26Aおよび26Bは、以下の点で、図1に示す可変整数分周器1Aおよび1Bとその構成が異なる。すなわち、可変整数分周器26Aおよび26Bは、分周パワーセーブ信号DIVPS1およびDIVPS2に従って、それぞれの消費電流が低減される。分周動作時において、動作電流が低減されると、その動作速度が低下し、分周数が設定された分周数よりも増大する。したがって、分周パワーセーブ信号DIVPS1およびDIVPS2に従って、可変整数分周器26Aおよび26Bの動作電流を低減する場合には、その分周動作に悪影響を及ぼさない程度に動作電流を削減する。
【0144】
可変整数分周器26Aおよび26Bは、それぞれに与えられる入力クロック信号および分周数設定信号は、実施の形態1の構成と同じであり、それぞれの分周動作自体は、実施の形態1に示す可変整数分周器1Aおよび1Bそれぞれの分周動作と同じであり、それらの信号および分周動作の詳細説明は省略する。
【0145】
可変整数分周器26Aおよび26Bの出力するサブ分周信号DO1およびDO2が、経路切換回路2により、経路選択信号MXCNTに従って選択され、最終分周信号DOが生成される。P分周動作を連続して実施する場合、可変整数分周器26Aおよび26Bにおいて、マスタとして動作する可変整数分周器の出力信号が最終分周信号として利用され、スレーブとして動作する可変整数分周器の出力信号は利用されない。このスレーブとして動作する可変整数分周器の動作電流を低減して、分周信号に対する影響を及ぼすことなく、消費電流を低減する。
【0146】
図20は、この発明の実施の形態7に従う可変整数分周器26Aの構成を概略的に示す図である。可変整数分周器26Bも同様の構成を有する。
【0147】
図20において、可変整数分周器26Aは、入力クロック信号CLK1およびCLK1Bをそれぞれ正相入力および逆相入力に受けて分周する分周器本体30と、分周器本体30に対し動作電流を供給する電流源31aおよび31bを含む。
【0148】
分周器本体30は、プログラムカウンタまたはフリップフロップ列で構成され、分周数PまたはP+1で分周動作を行なってサブ分周信号DO1を生成する。上側電流源31aは、分周パワーセーブ信号DIVPS1に従って電源ノードVCCから電流を分周器本体30へ供給する。下側電流源31bは、分周パワーセーブ信号DIVPS1に従って分周器本体30からの動作電流を接地ノードへ放電する。これらの電流源31aおよび31bの供給電流量が、分周パワーセーブ制御信号DIVPS1に従って調整される。電流源31aおよび31bは、一例として、2つの並列MOS電流源トランジスタで構成され、一方が常時オン状態で電流を充放電し、他方が分周パワーセーブ信号DIVPS1に従って選択的にオン/オフ状態に設定される。これにより、分周器本体30の動作電流量が、2つのMOS電流源トランジスタによる電流駆動および1つの電流源トランジスタによる電流駆動の間で調整される。
【0149】
また、これに代えて、分周パワーセーブ信号DIVPS1およびDIVPS2の電圧レベルを電源電圧VCCと接地電圧との間の中間電圧レベルに設定されて、電流源31aおよび31bが流す電流量が低減されてもよい。
【0150】
図21は、この発明の実施の形態7に従う分周回路に従う分周数制御信号を発生する部分の構成を概略的に示す図である。この図21に示す分周数制御信号発生部の構成は、図11に示す分周数制御信号発生部の構成と以下の点でその構成が異なる。すなわち、分周シーケンス制御回路35は、分周数制御信号MXCNT、DVCNT1、およびDVCNT2に加えてさらに、分周パワーセーブ信号DIVPS1およびDIVPS2を生成する。
【0151】
分周シーケンス制御回路35は、分周数設定回路17に設定される最終分周信号DOの分周数に応じて、継続してP分周またはP+1分周を実行するかおよびどの時点でP分周からP+0.5分周またはP+1分周からP+0.5分周へ移行するかの識別はできる。
【0152】
また、マスタ/スレーブレジスタ16に格納されるマスタ/スレーブ識別データ(フラグ)に従って分周シーケンス制御回路35は、可変整数分周器26Aおよび26Bのいずれがマスタであり、いずれがスレーブであるかを識別できる。したがって、スレーブの可変整数分周器に対する分周パワーセーブ信号DIVPS1またはDIVPS2をアサートし、そのスレーブの可変整数分周器の動作電流を低減する。
【0153】
マスタおよびスレーブの切換は、P+0.5分周動作実行時である。したがって、P+0.5分周開始前に、そのときのスレーブの可変整数分周器に対する分周パワーセーブ信号DIVPS1またはDIVPS2をネゲートし、このスレーブの可変整数分周器の動作電流を元の状態に復帰させ、正確に、スレーブからマスタに変更された可変整数分周器にP分周またはP+1分周動作を実行させる。
【0154】
なお、スレーブの可変整数分周器の動作電流の元の状態への復帰のタイミングおよび低減電流量は、可変整数分周器26Aおよび26Bの分周器本体30が、入力クロック信号CLK1およびCLK1Bに従って正確にPまたはP+1分周を実行するまでの引込時間を考慮して定められればよい。
【0155】
また、上述の説明においては、スレーブの可変整数分周器の動作電流を低減している。しかしながら、このスレーブの可変整数分周器の動作電流を完全に停止させ、P+0.5分周開始前に、スレーブの可変整数分周器の消費電流を元の動作状態に戻すようにこれらの分周パワーセーブ信号DIVPS1およびDIVPS2の状態が設定されてもよい。この場合、図20に示す構成において電流源31aおよび31bを完全に、スレーブの可変整数分周器において遮断状態に設定するだけでよい。
【0156】
また、この分周パワーセーブ信号DIVPS1およびDIVPS2により、分周器本体30へ供給される電源電圧(VCC)の電圧レベルが変更されてもよい。この場合、スレーブの可変整数分周器の動作電源電圧を低くする。
【0157】
以上のように、この発明の実施の形態7においては、スレーブの整数分周器の消費電流を低減しており、分周回路全体の消費電流を低減することができる。
【0158】
なお、この発明の実施の形態7においても、入力クロック信号としては、シングルエンドのクロック信号が用いられてもよい。
【0159】
[実施の形態8]
図22は、この発明の実施の形態8に従う可変分数分周回路の構成を概略的に示す図である。図22において、可変分数分周回路は、2つの可変整数分周器37Aおよび37Bと、経路切換回路2と、2つの可変整数分周器37Aおよび37Bからの分周数伝達信号CNTD1およびCNTD2に従って経路選択信号MXCLT2を生成する経路選択信号生成回路38とを含む。
【0160】
可変整数分周器37Aは、デューティ50%のクロック信号CLK1およびCLK1Bを、それぞれ、正相入力および逆相入力に受け、分周数設定信号DVCNT3に従って、分周数PおよびP+1のいずれかで分周動作を行なってサブ分周信号DO1を生成するとともに、分周状態を示す分周状態報知信号D12を可変整数分周器37Bへ与える。この可変整数分周器37Aは、さらに、分周数設定状況を示す分周数伝達信号CNTD1を生成して経路選択信号生成回路38へ与える。分周状態報知信号D12は、サブ分周信号DO1の位相を示す信号であり、サブ分周信号DO1に従って生成される。
【0161】
可変整数分周器37Bは、入力クロック信号CLK1およびCLK1Bをそれぞれ逆相入力および正相入力に受け、分周数設定信号DVCNT3に従って分周数PおよびP+1のいずれかで分周動作を行いサブ分周信号DO2を生成するとともに分周数設定状況を示す分周数伝達信号CNTD2を生成して経路選択信号生成回路38へ伝達し、かつさらに分周状態報知信号D21を生成して可変整数分周器37Aへ与える。
【0162】
この分周状態報知信号D12およびD21は、それぞれのサブ分周信号DO1およびDO2の状態と対応しており、可変整数分周器37Aおよび37Bは、これらの分周状態報知信号D12およびD21に従って、自身がマスタとして動作しているかスレーブとして動作しているかを判定する。
【0163】
経路選択信号生成回路38は、これらの可変整数分周器37Aおよび37Bからの分周数伝達信号CNTD1およびCNTD2が、同じ分周数を示しているときには、経路選択信号MXCNT1を不変としてその状態を維持し、これらの分周数伝達信号CNTD1およびCNTD2が異なる分周数を示している場合には、経路選択信号生成回路38は、経路選択信号MXCNT2の状態を変更して、マスタおよびスレーブを交換する。
【0164】
経路切換回路2は、この経路選択信号MXCNT2を選択入力Sに受け、可変整数分周器37Aおよび37Bの出力信号DO1およびDO2の一方を選択して最終分周信号DOを生成する。次に、この図22に示す実施の形態8に従う可変分数分周回路の動作原理について説明する。
【0165】
可変整数分周器37Aおよび37Bは、それぞれ分周動作開始タイミング(サブ分周信号の立上りタイミング)を示す分周状態報知信号D12およびD21を生成して相手方の可変整数分周器37Bおよび37Aへそれぞれ伝達する。可変整数分周器37Aおよび37Bは、それぞれ、これらの分周状態報知信号D12およびD21により、いずれの分周状態が0.5クロックサイクル速いかを識別し、速いほうの可変整数分周器がマスタであると判定する。
【0166】
外部からの図示しない制御部からの分周数設定信号DVCNT3により、P+0.5分周動作が指示された場合、可変整数分周器37Aおよび37Bの出力信号DO1およびDO2の両者がHレベルの期間内において、マスタの可変整数分周器が分周数をP+1に設定し、スレーブの可変整数分周器はP分周に設定する。また、この設定後、マスタおよびスレーブの可変整数分周器から、分周数を示す分周数伝達信号CNTD1およびCNTD2が生成され、経路選択信号生成回路38へ与えられる。
【0167】
今、分周数設定信号DVCNT3により、P+0.5分周が指示された場合、このサイクル初期におけるマスタの可変整数分周器の分周数はP+1に設定され、スレーブの可変整数分周器はP分周に設定され、分周数伝達信号CNTD1およびCNTD2が指示する分周数が異なる。このとき、経路選択信号生成回路38は、経路選択信号MXCNT2の論理状態を切換え、経路切換回路2における選択経路を切換える。この状態において、スレーブの可変整数分周器がP分周動作し、マスタの可変整数分周器がP+1分周動作する。従って、実施の形態1において説明した動作と同様の動作が実行され、Hレベル期間が0.5クロック長くされた最終分周信号DOが生成され、P+0.5分周信号が生成される。
【0168】
一方、分周数設定信号DVCNT3よりP分周が指示された場合、サイクル初期におけるマスタの可変整数分周器は分周数がPに設定され、スレーブの可変整数分周器も分周数をPに設定する。従って、分周数伝達信号CNTD1およびCNTD2は、ともにP分周動作を指示する状態に設定され、その論理レベルは同じであり、経路選択信号生成回路38は、経路選択信号MXCNT2の論理状態を維持し、経路切換回路2の選択経路は切換えられず維持される。これにより、実施の形態1において説明した動作と同様の動作が実現され、マスタの可変整数分周器の出力信号に従って最終分周信号DOとしてP分周信号が生成される。
【0169】
分周数設定信号DVCNT3が、P+1分周動作を指示した場合、そのサイクル初期のマスタの可変整数分周器は、その分周数をP+1に設定し、また、スレーブの可変整数分周器も分周数をP+1に設定する。したがって、マスタおよびスレーブの可変整数分周器からの分周数伝達信号CNTD1およびCNTD2は、その論理状態が同じであり、経路選択信号生成回路38は、経路切換回路2に対する経路選択信号MXCNT2の論理状態を維持する。これにより、実施の形態2において説明した動作と同様の動作が実現され、マスタからのP+1分周信号が、最終分周信号DOとして選択されて出力される。
【0170】
図23は、図22に示す可変整数分周器37Aの構成の一例を概略的に示す図である。可変整数分周器37Bも同様の構成を備え、内部での信号が異なるだけである。
【0171】
図23において、可変整数分周器37Aは、連続する2つの整数PおよびP+1のいずれかで分周を行なうP/P+1分周回路40と、この可変整数分周器37Aがマスタであるかスレーブであるかを判定するマスタ/スレーブ判定回路42と、分周数切換タイミングを発生する切換タイミング発生回路44と、マスタ/スレーブ判定回路42からのマスタ/スレーブ指示フラグMSFと外部の制御回路からの分周数設定信号DVCNT3とに従って分周数伝達信号CNTD1を生成する分周数設定部46を含む。
【0172】
P/P+1分周回路40は、先の実施の形態1における可変整数分周器1Aに相当し、デューティ50%の差動クロック信号CLK1およびCLK1Bに従って分周動作を実行する。
【0173】
マスタ/スレーブ判定回路42は、P/P+1分周回路40の出力信号DO1と図22に示す相手方の可変整数分周器37Bの出力信号DO2を、それぞれ、分周状態報知信号D12およびD21として受け、分周状態報知信号D12のHレベルへの立上がりが分周状態報知信号D21の立上がりよりも早いときに、可変整数分周器37Aがマスタであるとしてマスタ/スレーブ指示フラグMSFをマスタを指示する状態に設定する。一方、この分周状態報知信号D12の立上がりよりも早いタイミングで分周状態報知信号D21が立上がった場合、マスタ/スレーブ判定回路42は、マスタ/スレーブ指示フラグMSFをスレーブを指定する状態に設定する。マスタ/スレーブ判定回路42の構成としては、たとえばPLLにおける入力クロック信号と出力クロック信号の位相差を検出する位相検出回路の構成を利用することができる。
【0174】
分周状態報知信号D12およびD21が、それぞれ、サブ分周信号DO1およびDO2に対応しており、切換タイミング発生回路44は、これらがともにHレベルのときに切換イネーブル信号ENA1をアサートする。
【0175】
分周数設定部46は、切換イネーブル信号ENA1がアサートされると、マスタ/スレーブ判定回路42からのマスタ/スレーブ指示フラグMSFと分周数設定信号DVCNT3とに従って、分周数設定信号DVCNT1を分周数PおよびP+1のいずれかを示す状態に設定する。次に切換イネーブル信号ENAがアサートされるまで、分周数設定信号DVCNT1の状態が保持される。
【0176】
分周数設定部46は、分周数設定信号DVCNT3がP+0.5分周を指示する場合、マスタ/スレーブ指示フラグMSFがマスタを示す場合には、分周数選設定信号DVCNT1を分周数P+1を指定する状態に設定し、一方、マスタ/スレーブ指示フラグMSFがスレーブを指示する場合には分周設定信号DVCNT1を分周数Pを指定する状態に設定する。
【0177】
一方、分周数設定信号DVCNT3がP分周を指示する場合には、マスタ/スレーブ指示フラグMSFがマスタを指示する場合およびスレーブを指示する場合、いずれにおいても、分周数設定部46は、P分周動作を行なうように分周数設定信号DVCNT1を設定する。分周数設定信号DVCNT3がP+1分周を指定する場合には、マスタ/スレーブ指示フラグMSFがマスタおよびスレーブのいずれを指定する状態においても分周数P+1を選択する状態に分周数設定信号DVCNT1を設定する。
【0178】
図22に示す可変整数分周器37Bも、この図23に示す可変整数分周器37Aの構成と同じであり、生成される信号が異なるだけである。これにより、可変整数分周器37Aおよび37Bそれぞれにおいて自身の状態を判定して、指定された最終分周信号の分周数に応じて分周数を設定することができる。
【0179】
図24は、図22に示す経路選択信号生成回路38の構成の一例を概略的に示す図である。図24において、経路選択信号生成回路38は、分周数伝達信号CNTD1およびCNTD2の一致/不一致を判定する一致判定回路50と、一致判定回路50の出力信号に従って経路選択信号MXCNT2を生成する経路切換制御回路52を含む。
【0180】
一致判定回路50は、可変整数分周器37Aおよび37Bからの切換イネーブル信号ENA1およびENA2がともにアサートされるときに、分周数伝達信号CNTD1およびCNTD2の論理レベルの一致/不一致を判定する。
【0181】
経路切換制御回路52は、切換イネーブル信号ENA1およびENA2がともにアサート状態のときに一致判定回路50の出力信号の論理レベルを判定し、その判定結果に従って経路選択信号MXCNT2の状態を設定する。経路切換制御回路52は、切換イネーブル信号ENA1およびENA2がともにネゲートされると、ラッチ状態となる。一例として、一致判定回路50は、たとえばEXOR回路で構成し、このEXOR回路の出力信号がHレベルであり不一致を示すときに、経路切換制御回路52の出力信号の論理状態を変更して経路選択信号MXCNT2を変更してマスタ/スレーブを切換える。この場合、経路切換制御回路52を、Tフリップフロップで構成し、そのクロック入力にEXOR回路の出力信号を与えればよい。
【0182】
図25は、分周数設定信号DVCNT3を生成する部分の構成の一例を概略的に示す図である。図25において、分周数設定信号生成部は、最終分周信号(DO)の分周数を設定する分周数設定回路62と、この分周数設定回路62の設定された分周数に従って分周シーケンスを決定する分周シーケンス決定部64を含む。
【0183】
分周数設定回路62においては、たとえばPLL周波数シンセサイザにおいて生成される最終分周信号DOの分周数が設定される。分周シーケンス決定部64は、この設定された分周数に従ってP分周、P+0.5分周およびP+1分周のシーケンスを決定し、その決定されたシーケンスに従って入力クロック信号CLK1に同期して分周数設定信号DVCNT3を生成する。このとき、分周シーケンス決定部64は、次サイクルにおける分周数が予め内部でわかっており、この入力クロック信号CLK1をカウントして、各分周サイクルの開始時に、分周数設定信号DVCNT3の状態を設定する。または、これに代えて、分周シーケンス決定部64は、最終分周信号DOがLレベルの期間において分周数設定信号DVCNT3を次サイクルにおける分周数を示すように設定してもよい。この場合、次サイクル開始時においては、次サイクルの最終分周信号に分周数を示す状態に維持され、この状態が、最終分周信号DOがLレベルとなるまで維持される。
【0184】
以上のように、この発明の実施の形態8に従えば、可変整数分周器において、分周数選択信号を生成する回路を設け、また、その分周数伝達信号に従ってマスタの可変整数分周器を設定してサブ分周信号の伝達経路を切換えている。したがって、外部から、各分周サイクルにおける分周数を指定する分周数設定信号(DVCNT3)のみを与えるだけでよく、制御信号の数を低減することができ、配線面積および消費電力を低減することができる。
【0185】
[実施の形態9]
図26は、この発明の実施の形態9に従う可変分数分周回路の構成を概略的に示す図である。図26において、可変整数分周器70Aおよび70Bが並列に設けられ、また、これらの可変整数分周器70Aおよび70Bの出力信号DO1およびDO2を経路選択信号MXCNTに従って選択する経路切換回路2が設けられる。
【0186】
可変整数分周器70Aおよび70Bは、以下の点で、図1に示す可変整数分周器1Aおよび1Bとその構成が異なる。すなわち、これらの可変整数分周器70Aおよび70Bは、分周リセット信号DVRSTに従ってその分周動作がリセットされ、再度分周動作を初期値から開始する。この可変整数分周器70Aおよび70Bは、たとえばプログラマブルカウンタで構成される場合には、分周リセット信号DVRSTに従ってそのカウント動作がリセットされ、カウント値が初期値に復帰して、再度カウント動作を行なって分周動作を実行する。一方、この可変整数分周器70Aおよび70Bが、フリップフロップ列で構成される場合、各フリップフロップ列の信号のリセット入力に分周リセット信号DVRSTが与えられてそれぞれ初期状態に設定される。
【0187】
可変整数分周器70Aおよび70Bの他の構成は図1に示す実施の形態1に従う分周回路の可変整数分周器1Aおよび1Bの構成と同じであり、分周数設定信号DVCNT1およびDVCNT2にそれぞれ従ってデューティ50%の差動クロック信号CLK1およびCLK1Bを分周数PまたはP+1で分周してサブ分周信号DO1およびDO2をそれぞれ生成する。
【0188】
経路切換回路2は、実施の形態1の場合と同様、経路選択信号MXCNTに従って可変整数分周器70Aおよび70Bの出力信号の一方を選択して最終分周信号DOを生成する。従って、この図26に示す分数分周回路のリセット動作を除く分周動作自体は実施の形態1から3の分周回路の分周動作と同じである。
【0189】
分周リセット信号DVRSTは、可変整数分周器70Aおよび70Bの出力信号DO1およびDO2の位相差が、入力クロック信号CLK1の半クロックサイクル以上存在する場合にアサートされる。すなわち、電源投入時などにおいて、回路起動時間誤差などにより、可変整相分周器70Aおよび70Bの有する分周信号DO1およびDO2が、入力クロック信号CLK1の半クロックサイクル以上ずれる場合が存在し、このような差が生じた場合、正確に、ステップサイズ0.5で分周を行なうことができなくなる。この分周リセット信号DVRSTを利用することにより、正確に0.5クロックサイクルの位相差を有する分周信号DO1およびDO2を生成して、分数精度の分周動作を実行することができる。
【0190】
図27は、分周リセット信号DVRSTを発生する部分の構成の一例を概略的に示す図である。図27において、分周リセット信号生成部は、可変整数分周器70Aおよび70Bの出力信号DO1およびDO2の位相差を検出する位相差検出回路76と、位相差検出回路76の出力信号に従ってリセット信号DVRSTを生成するリセット信号発生回路77とを含む。
【0191】
位相差検出回路76は、たとえばサブ分周信号DO1およびDO2の論理レベルが異なる期間に応じた信号を生成する不一致検出回路と、この不一致検出回路の出力信号に従って容量素子を充電する回路と、容量素子の充電電位検出回路とで構成される。この容量素子は、サブ分周信号DO1およびDO2の位相差が0.5クロックと一致すると放電される。容量素子の充電電位が所定レベル以上となると位相差が半クロック以上あると判定されて、分周リセット信号DVRSTがアサートされる。
【0192】
これに代えて、位相差検出回路76は、サブ分周信号DO1およびDO2の論理状態が0.5クロックに対して異なる期間をカウントするカウンタで構成されてもよい。カウンタのカウント値が所定値を越えると位相差が半クロック以上あると判定されて分周リセット信号DVRSTがアサートされる。
【0193】
この分周リセット信号DVRSTがアサートされる場合の位相差の臨界値は、半クロックサイクルでなくてもよく、可変分数分周回路が利用されるたとえばPLL周波数シンセサイザの同期引込期間等に応じて適宜定められればよい。
【0194】
以上のように、この発明の実施の形態9に従えば、2つの可変整数分周器の出力信号の位相差が例えば0.5クロックサイクルの所定値以上のときに、可変整数分周器の分周動作をリセットするように構成している。したがって、実施の形態1の効果に加えて、正確に、0.5クロックサイクルの位相差を有する分周信号を生成して、分周動作を実行することができる。
【0195】
なお、実施の形態1から9の分数分周回路の構成が適宜組合わせて用いられてもよい。
[実施の形態10]
図28は、この発明の実施の形態10に従う可変分数分周回路の構成を概略的に示す図である。図28において、同一構成の可変整数分周器80がN+1個並列に設けられる。以下の説明においては、これらの可変整数分周器を互いに識別するために、符号DIV0−DIVNで示す。可変整数分周器DIVk(k=0−Nのいずれか)は、デューティ50%の差動クロック信号CLK4kおよびCLK4kBをそれぞれ正相入力および逆相入力に受け、分周数PまたはP+1で分周動作を行なってサブ分周信号DOkを生成する。これらの可変整数分周器DIV0−DIVNは、それぞれの分周数が、分周数設定信号DVCNT40−DVCNT4Nに従って設定される。
【0196】
可変整数分周器DIV0−DIVNの出力信号DO0−DONを選択するために、経路切換回路82が設けられる。経路切換回路82は、経路選択信号MXCNT3に従って、可変整数分周器DIV0−DIVNの出力信号DO0−DONのいずれかを選択して最終分周信号DOを生成する。
【0197】
図29は、この図28に示す可変整数分周器DIV0−DIVNに与えられるクロック信号CLK40、CLK40B−CLK4N、CLK4NBの位相関係の一例を示す図である。図29において、可変整数分周器DIVkおよびDIV(k+1)へ与えられるクロック信号CLK4kおよびCLK4(k+1)は、位相がΔTずれている。ここで、ΔTは、T/(N+1)であり、Tは、入力クロック信号CLK40−CLK4Nの1クロックサイクル期間である。ここで、0≦J<N、かつ、N≧1を満たす整数である。
【0198】
したがって、可変整数分周器DIVJに与えられる入力クロック信号CLK4Jは、入力クロック信号CLK40に対し、期間J・ΔTだけ位相が遅れている。一方、可変整数分周器DIVNに与えられる入力クロック信号CLK4Nは、入力クロック信号CLK40に対し、期間N・ΔTだけ遅れている。次に、図28に示す可変分数分周回路の動作について説明する。図30から図32は、この図28に示す可変分数分周回路の動作を示すタイミング図である。以下、図30から図32を参照して、図28に示す可変分数分周回路の分周動作切換について説明する。
【0199】
まず、図30を参照して、J番目の可変整数分周器DIVJがマスタとなって分周動作を実施している状態から、次に、P+A/(N+1)分周を実施する場合について説明する。Aは、0<A<N+1の整数である。マスタの可変整数分周器DIVJの出力信号DOJに対し、スレーブの可変整数分周器は、その番号が1ずつ増分するにつれてその出力信号がΔTだけ遅延し、この遅延量は、分周信号DONからさらにDO0のもとにサイクリックに変化して増分される。
【0200】
P+A/(N+1)分周を実施する場合、可変整数分周器DIV0−DIVNの出力信号DO0−DONがすべてHレベルの期間の時刻taにおいて、経路選択信号MXCNT3により、MOD(A+J,N+1)番目すなわち(A+J)のモジュロ(N+1)の演算結果、すなわち(A+J)/(N+1)の剰余の番号に対応する可変整数分周器(DIVk)の分周数をPに設定して、その分周数がPに設定された可変整数分周器(DIVk)の出力信号(DOk)を選択して最終分周信号DOを生成する。
【0201】
このとき、マスタおよびスレーブの出力信号の位相関係を維持するため、図30におけるサブ分周信号DOkよりも先に分周動作が実行されて、サブ分周信号が先にHレベルに立上がる信号、すなわちサブ分周信号DOJからDO(k−1)までを出力する可変整数分周器の分周数をP+1に設定し、残りの可変整数分周器の分周数をPに設定する。この操作により、最終分周信号DOは、Hレベル期間がA/(N+1)クロックサイクル長くされており、P+A/(N+1)分周が実現される。スレーブの可変整数分周器の出力信号は、順次ΔTだけ隣接する番号の可変整数分周器の出力信号に対して位相が遅れている。
【0202】
経路選択信号MXCNTおよび分周数設定信号DVCNT40−DVCNT4Nの状態の設定は、サブ分周信号DO0−DONがすべてHレベルの期間に行なわれる。このHレベル期間は、最低でも、P/2−N/(N+1)クロックサイクル期間存在する。したがって、先の実施の形態9において説明したように、分周数Pが4であれば、1.5クロックサイクル以上のタイミング余裕があり、十分に余裕を持って分周数の切換を行なうことができる。
【0203】
次に、可変整数分周器DIVJがマスタとして分周動作を実施した状態で、次にP+1分周動作を実施する場合の動作を図31を参照して説明する。
【0204】
この場合、図31に示すように、時刻tbにおいて、可変整数分周器DIV0−DIVNの出力信号DO−DONがすべてHレベルの期間において、可変整数分周器DIV0−DIVNの分周数をすべてP+1に設定する。経路選択信号MXCNT3は、J番目の可変整数分周器DIVJの出力信号DOJを継続して選択する。これにより、マスタおよびスレーブの出力信号の位相関係を維持した状態で、P+1分周を実行することができる。
【0205】
次に、図32を参照して、J番目の可変整数分周器DIVJがマスタとして分周動作を実施している状態から次にP分周を実施する場合の動作について説明する。この場合、前述のP+A/(N+1)分周における係数Aが0の場合に相当し、サブ分周信号DO0−DONが全てHレベルの時刻tcにおいて、経路選択信号MXCNT3によりMOD(0+J,A+1)、すなわちJ番目の可変整数分周器DIVJの出力信号DOJを継続して選択する。このとき、可変整数分周器DIVJがマスタであり、このマスタの可変整数分周器DIVJよりも先に分周動作を実行する可変整数分周器は存在しないため、すべての可変整数分周器DIV0−DIVNの分周数をPに設定する。これにより、最終分周信号DOとして、P分周された信号が生成される。また、マスタおよびスレーブの出力信号の位相関係は維持される。
【0206】
上述のように、N+1個の可変整数分周器を並列に設け、各可変整数分周器をPまたはP+1分周動作を実行可能とすることにより、1/(N+1)クロック単位での細かい精度で分数分周数を設定することができる。
【0207】
図33は、図28に示す分周数制御信号MXCNT3およびDVCNT40−DVCNT4Nを発生する部分の構成を概略的に示す図である。図33において、分周制御信号発生回路100は、分周数切換タイミングを生成する切換タイミング発生回路102と、最終分周信号DOの分周数を設定するDO分周数設定回路104と、DO分周数設定回路104で設定された分周数に従って分周シーケンスを設定する分周シーケンス設定回路106と、マスタの可変整数分周器を示す情報を格納するマスタレジスタ108と、分周数制御信号MXCNT3およびDVCNT40−DVCNT4Nを生成する分周制御信号生成回路110とを含む。
【0208】
分周制御信号発生回路110は、切換タイミング発生回路102からの切換イネーブル信号ENCの活性化時、分周シーケンス設定回路106からの最終分周数指示信号FDRとマスタレジスタレジスタ108に格納されたマスタ指示データMMとに従って分周数制御信号MXCNT3およびDVCNT40−DVCNT4Nを生成する。
【0209】
切換タイミング発生回路102は、可変整数分周器DIV0−DIVNの出力信号DO0−DONがすべてHレベルのときに切換イネーブル信号ENCをアサートする。
【0210】
DO分周数設定回路104は、最終分周信号DOに要求される分周数を示す情報を格納する。DO分周数設定回路104に格納される分周数情報は、予め固定的にROMなどにより格納されてもよく、また、アプリケーションなどに応じて使用者が適宜設定してもよい。
【0211】
分周シーケンス設定回路106は、たとえば最終分周数と各分周数のシーケンスを示す情報とを対応して格納するテーブルメモリを含み、入力クロック信号たとえばCLK40に従って各分周サイクルに対し、分周数指示信号FDRを生成する。この分周シーケンス設定回路106は、また、最終分周信号DOがLレベルのときに、その最終分周数指示信号FDRを更新するように構成されてもよい。
【0212】
分周制御信号発生回路110は、切換イネーブル信号ENCのアサート時、すなわち分周信号DO0−DONがすべてHレベルのときに、分周数指示信号FDRとマスタレジスタ108に格納されるマスタ指示信号データMMとに従って、必要な演算を実行して分周数制御信号MXCNT3およびDVCNT40−DVCNT4Nの状態を設定して出力する。
【0213】
図34は、図33に示す分周制御信号生成回路110の動作を示すフロー図である。以下、図34を参照して、図33に示す分周数制御信号発生部の分周制御信号発生動作について説明する。
【0214】
図34において、まず、マスタの可変整数分周器が初期状態に設定され(MM=K)(ステップSP1)、次いで、最終分周信号DOの分周数が分周数設定回路104に設定される(ステップSP2)。ここで、Kは、0≦K≦Nを満たす整数である。
【0215】
この設定された最終分周信号の分周数に従って、最終分周信号の分周数指示信号FDRが初期値P+B/(N+1)に設定される(ステップSP3)。ここで、Bは、0≦B≦N+1を満たす整数である。
【0216】
次いで、分周動作が開始され、初期設定されたマスタおよびスレーブが、デフォルト状態の分周数設定信号により決定される分周数(デフォルト値;例えば分周数P)に従って分周動作を実行する(ステップSP4)。このとき、各可変整数分周器DIV0−DIVNは、それぞれ与えられたクロック信号に従って分周動作を開始する。
【0217】
分周サイクルが始まり、サブ分周信号DO0−DONがすべてHレベルとなると、分周信号生成回路110において、分周シーケンス設定回路106から与えられた最終分周数指示信号FDRを受け、現サイクルにおける最終分周信号の分周数を識別する(ステップSP5)。最終分周数指示信号FDRが分周数PまたはP+1を指定しているとき(B=0またはN+1のとき)、分周制御信号生成回路110は、初期設定されたマスタを維持し、すべての可変整数分周器DIV0−DIVNに対し、対応の可変分周数設定信号DVCNT0−DVCNTNを分周数P+B/(N+1)を示す状態に設定する。これにより、可変整数分周器の分周数がPまたはP+1に設定される(ステップSP6)。
【0218】
一方、最終分周数指示信号FDRが分数分周数を示しているとき(Bが、1からNのいずれかの整数のとき)、分周制御信号生成回路110は、以下の動作を実行する。すなわち、現在マスタの可変整数分周器の番号Kを、MOD(K+B,N+1)の番号に設定する。また、番号KからMOD(K+B,N+1)−1の可変整数分周器の分周数設定信号DVCNTを、分周数P+1を指定する状態に設定し、残りの可変整数分周器に対する分周数設定信号DVCNTを分周数Pを指定する状態に設定する(ステップSP7)。
【0219】
サブ分周信号に対する分周数が指定されて、切換タイミング発生回路102からの切換イネーブル信号ENCがアサートされると、分周制御信号生成回路110が、確定状態の経路選択信号MXCNT3、および分周数選択信号DVCNT0−DVCNTNを出力する。また、マスタレジスタ108のマスタ指示データMMを、次の分周サイクルにおけるマスタの可変整数分周器の番号MOD(K+B,N+1)を示す値に設定する(ステップSP8)。これにより、現サイクルにおいて、最終分周数指示信号FDRが指定する分周動作が実行される。
【0220】
分周動作終了指示が与えられるかの判別がステップSP9において行なわれ、この分周動作終了指示が与えられていない場合には、再びステップSP2に戻り、一連の分周動作を実行する。この分周終了指示は、たとえば電源遮断または動作モード終了(たとえば携帯端末などのPLL周波数シンセサイザにおいて利用される場合の送受信停止指示などにより生成される。このステップSP9において分周終了が指示されると、分周動作が終了する。
【0221】
以上のように、各々が連続する2つの整数PおよびP+1で分周動作が可能な可変整数分周器を複数個並列に設け、それぞれ分周動作を1/(N+1)クロックサイクルずれて分周動作を実行するように構成しており、より細かい分数精度で分周動作を行なうことができる。
【0222】
[変更例]
図35は、この発明の実施の形態10に従う可変分数分周回路の変更例の構成を概略的に示す図である。この図35に示す可変分周分周回路は、以下の点で、図28に示す可変分数分周回路の構成とその構成が異なる。すなわち、可変整数分周器DIV0−DIVNに対し、クロック遅延生成回路120が設けられる。
【0223】
クロック遅延生成回路120は、デューティ50%の差動クロック信号CLK1およびCLK1Bをそれぞれ受けるバッファ122aおよび122bと、バッファ122aの出力クロック信号をそれぞれ時間ΔTだけ遅延する遅延回路DLK1−DLKNと、バッファ122bの出力クロック信号をそれぞれ時間ΔTだけ遅延する遅延回路DLKB1−DLKBN含む。ここで、遅延時間ΔTは、正確に、ΔT=T/(N+1)である。
【0224】
バッファ122aおよび122bからのクロック信号は、それぞれクロック信号CLK40およびCLK40Bとして可変整数分周器DIV0へ与えられる。遅延回路DLK1,DLKB1、…、DLKJ,DLKBJ、…、DLKN,DLKBNは、それぞれ、可変整数分周器DIV1、…、DIVJ、…、DIVNに対応して設けられる。遅延回路DLK1およびDLKB1から、デューティ50%の差動クロック信号CLK41およびCLK41Bがそれぞれ生成され、可変整数分周器DIV1へ与えられる。
【0225】
遅延回路DLKJおよびDLKBJから、入力クロック信号CLK1およびCLK1Bに対しJ・ΔTだけ遅延したデューティ50%の差動クロック信号CLK4JおよびCLK4JBが生成され、可変整数分周器DIVJへ与えられる。遅延回路DLKNおよびDLKBNからは、入力クロック信号CLK1およびCLK1Bに対しN・ΔTだけ遅延したデューティ50%の差動クロック信号CLK4NおよびCLK4NBがそれぞれ生成され、可変整数分周器DIVNへ与えられる。
【0226】
すなわち、iを1からNの整数として、遅延回路DLKi,DLKBiから、入力クロック信号CLK1およびCLKB1に対して遅延時間i・ΔTを有するデューティ50%の差動クロック信号CLKiおよびCLKBiが生成されて、可変整数分周器DIViへ与えられる。
【0227】
この図35に示す可変分数分周回路の他の構成は、図28に示す可変分数分周回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0228】
図35に示す構成の場合、入力クロック信号として、外部から1対の差動クロック信号CLK1およびCLK1Bが与えられるだけであり、可変整数分周器DIV1−DIVNそれぞれに対して、外部からクロック信号CLK41およびCLK41B−CLK4N,CLKNBを個々に生成して与える必要はなく、配線レイアウト面積を低減することができる。
【0229】
なお、この発明の実施の形態10に従う可変分数分周回路においても、実施の形態1から9の構成のいずれかと組合せて用いられてもよい。
【0230】
以上のように、この発明の実施の形態10に従えば、複数の互いに位相がΔT(=T/(N+1))だけずれた分周クロック信号に従って分周数PおよびP+1で分周動作が可能な可変整数分周回路を並列に設けている。これにより、実施の形態1から9の効果に加えて、より細かい分数精度で分周信号を生成することができる。
【産業上の利用可能性】
【0231】
この発明は、分数精度で分周を行なう分周回路に適用することにより、高速の入力クロック信号に対しても正確に分数分周数で分周を行う分周回路を実現することができる。特に、PLL周波数シンセサイザなどに適用することにより、高速の入力クロック信号に対しても所望の分周比の分周信号を正確に生成することができる。
【符号の説明】
【0232】
1A,1B 可変整数分周器、2 経路切換回路、21A,21B,22,23 可変整数分周器、25 差動クロック生成回路、26A,26B 可変整数分周器、30 分周器本体、31a,31b 電流源、37A,37B 可変整数分周器、38 経路選択信号生成回路、70A,70B 可変整数分周器、DIV0−DIVN 可変整数分周器、82 経路切換回路、120 クロック遅延生成回路。
【特許請求の範囲】
【請求項1】
互いに並列に設けられ、各々が分周数設定信号に従って与えられたクロック信号を少なくとも連続する2つの整数PおよびP+1のいずれかの分周数で分周して出力するN+1個の分周器を備え、前記N+1個の分周器は、それぞれ0からNまでの番号が順に付され、前記N+1個の分周器におけるJ番目の分周器は、前記0番目の分周器に与えられるクロック信号に対してJ/(N+1)クロックサイクル位相がずれたクロック信号が与えられ、前記Nは、1以上の整数であり、
経路選択信号に従って前記N+1個の分周器の出力信号のいずれか1つを選択して最終分周信号として出力する経路切換回路を備える、分周回路。
【請求項2】
前記選択信号は、K番目の分周器の出力信号が選択された状態で前記最終分周信号のP分周からP+A/(N+1)分周に変更する際には、MOD(A+J,N+1)番目の分周器の出力信号を選択し、前記分周数設定信号は、前記MOD(A+J、N+1)番目の分周器の分周数を前記Pに設定し、前記MOD(A+J、N+1)番目の分周器よりも早いタイミングで分周動作を開始する分周器に対しては分周数を前記P+1に設定し、残りの分周器に対しては分周数を前記Pに設定し、ここで、Aは、0以上N以下の整数であり、前記MOD(A+J、N+1)は、A+Jに対するモジュローN+1の演算を示し、
前記J番目の分周器の出力信号が選択された状態で前記最終分周信号の分周数をP+1分周に変更する場合には、前記分周器の分周数をすべて前記P+1に設定するように前記分周数選択信号が選択され、前記経路選択信号は、継続して前記J番目の分周器の出力信号を選択する状態に維持される、請求項1記載の分周回路。
【請求項3】
各前記分周器は、前記経路選択信号が他の分周器を指定しているときには、分周パワーセーブ信号に従って動作電流を低減する手段を備える、請求項1または2記載の分周回路。
【請求項4】
前記Nは1であり、前記N+1個の分周器は、第1および第2の分周器を備え、
各前記分周器は、
相互に自身の分周状態を示す信号を送信する手段と、
前記送信手段から送信された相手方の分周状態と自身の分周状態と外部からの最終分周信号の分周数を指定する信号とに従って自身の分周数を設定するとともに、該設定された分周数を示す分周数伝達信号を生成する分周数設定手段とを含み、
前記分周回路は、さらに、
前記第1および第2の分周器に共通に設けられ、前記第1および第2の分周器の分周数設定手段から伝達された分周数伝達信号に従って前記経路切換回路に対する前記経路選択信号を生成する経路選択信号生成回路を備える、請求項1から3のいずれかに記載の分周回路。
【請求項5】
前記クロック信号はシングルエンドのデューティ50%のクロック信号である、請求項1から4のいずれかに記載の分周回路。
【請求項6】
シングルエンドの外部から与えられるデューティ50%のクロック信号からデューティ50%の差動クロック信号を生成して前記N+1個の分周器に対するクロック信号を生成する回路をさらに備える、請求項1から4のいずれかに記載の分周回路。
【請求項7】
外部から与えられた入力クロック信号に従って、前記N+1個の分周器に対するクロック信号を生成するクロック遅延生成回路をさらに備え、前記クロック遅延生成回路は、第j番目の分周器に対しては、前記入力クロック信号に対してj/(N+1)クロックサイクル遅延したクロック信号を生成して前記j番目の分周器に与え、ここで、jは、0からNのいずれかの整数である、請求項1から4のいずれかに記載の分周回路。
【請求項8】
各前記分周器は、リセット制御信号が前記分周器の出力信号の位相差が所定値よりも大きいことを示すとき、分周動作をリセットする、請求項1から4のいずれかに記載の分周回路。
【請求項1】
互いに並列に設けられ、各々が分周数設定信号に従って与えられたクロック信号を少なくとも連続する2つの整数PおよびP+1のいずれかの分周数で分周して出力するN+1個の分周器を備え、前記N+1個の分周器は、それぞれ0からNまでの番号が順に付され、前記N+1個の分周器におけるJ番目の分周器は、前記0番目の分周器に与えられるクロック信号に対してJ/(N+1)クロックサイクル位相がずれたクロック信号が与えられ、前記Nは、1以上の整数であり、
経路選択信号に従って前記N+1個の分周器の出力信号のいずれか1つを選択して最終分周信号として出力する経路切換回路を備える、分周回路。
【請求項2】
前記選択信号は、K番目の分周器の出力信号が選択された状態で前記最終分周信号のP分周からP+A/(N+1)分周に変更する際には、MOD(A+J,N+1)番目の分周器の出力信号を選択し、前記分周数設定信号は、前記MOD(A+J、N+1)番目の分周器の分周数を前記Pに設定し、前記MOD(A+J、N+1)番目の分周器よりも早いタイミングで分周動作を開始する分周器に対しては分周数を前記P+1に設定し、残りの分周器に対しては分周数を前記Pに設定し、ここで、Aは、0以上N以下の整数であり、前記MOD(A+J、N+1)は、A+Jに対するモジュローN+1の演算を示し、
前記J番目の分周器の出力信号が選択された状態で前記最終分周信号の分周数をP+1分周に変更する場合には、前記分周器の分周数をすべて前記P+1に設定するように前記分周数選択信号が選択され、前記経路選択信号は、継続して前記J番目の分周器の出力信号を選択する状態に維持される、請求項1記載の分周回路。
【請求項3】
各前記分周器は、前記経路選択信号が他の分周器を指定しているときには、分周パワーセーブ信号に従って動作電流を低減する手段を備える、請求項1または2記載の分周回路。
【請求項4】
前記Nは1であり、前記N+1個の分周器は、第1および第2の分周器を備え、
各前記分周器は、
相互に自身の分周状態を示す信号を送信する手段と、
前記送信手段から送信された相手方の分周状態と自身の分周状態と外部からの最終分周信号の分周数を指定する信号とに従って自身の分周数を設定するとともに、該設定された分周数を示す分周数伝達信号を生成する分周数設定手段とを含み、
前記分周回路は、さらに、
前記第1および第2の分周器に共通に設けられ、前記第1および第2の分周器の分周数設定手段から伝達された分周数伝達信号に従って前記経路切換回路に対する前記経路選択信号を生成する経路選択信号生成回路を備える、請求項1から3のいずれかに記載の分周回路。
【請求項5】
前記クロック信号はシングルエンドのデューティ50%のクロック信号である、請求項1から4のいずれかに記載の分周回路。
【請求項6】
シングルエンドの外部から与えられるデューティ50%のクロック信号からデューティ50%の差動クロック信号を生成して前記N+1個の分周器に対するクロック信号を生成する回路をさらに備える、請求項1から4のいずれかに記載の分周回路。
【請求項7】
外部から与えられた入力クロック信号に従って、前記N+1個の分周器に対するクロック信号を生成するクロック遅延生成回路をさらに備え、前記クロック遅延生成回路は、第j番目の分周器に対しては、前記入力クロック信号に対してj/(N+1)クロックサイクル遅延したクロック信号を生成して前記j番目の分周器に与え、ここで、jは、0からNのいずれかの整数である、請求項1から4のいずれかに記載の分周回路。
【請求項8】
各前記分周器は、リセット制御信号が前記分周器の出力信号の位相差が所定値よりも大きいことを示すとき、分周動作をリセットする、請求項1から4のいずれかに記載の分周回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【公開番号】特開2011−40934(P2011−40934A)
【公開日】平成23年2月24日(2011.2.24)
【国際特許分類】
【出願番号】特願2009−185720(P2009−185720)
【出願日】平成21年8月10日(2009.8.10)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成23年2月24日(2011.2.24)
【国際特許分類】
【出願日】平成21年8月10日(2009.8.10)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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