前処理回路
【課題】画像信号の外挿処理を行うと共に回路規模を縮小することができる前処理回路を提供する。
【解決手段】選択部１２２ａは、ライン数カウンタから入力されるカウント値が示すライン数１２０ｄに応じて、新たな画素に係る入力データ１２０ａ（画像信号）と、ラインメモリ１２１ａから出力されたデータ１２０ｂと、ラインメモリ１２１ｃから出力されたデータ１２０ｃとのいずれかを選択してラインメモリ１２１ａへ出力する。選択部１２２ａが所定の期間でデータ１２０ｂ，１２０ｃをラインメモリ１２１ａへ出力することによって原画像の下端の領域のデータが外挿される。
【解決手段】選択部１２２ａは、ライン数カウンタから入力されるカウント値が示すライン数１２０ｄに応じて、新たな画素に係る入力データ１２０ａ（画像信号）と、ラインメモリ１２１ａから出力されたデータ１２０ｂと、ラインメモリ１２１ｃから出力されたデータ１２０ｃとのいずれかを選択してラインメモリ１２１ａへ出力する。選択部１２２ａが所定の期間でデータ１２０ｂ，１２０ｃをラインメモリ１２１ａへ出力することによって原画像の下端の領域のデータが外挿される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２次元フィルタに入力される画像信号に前処理を行う前処理回路に関する。
【背景技術】
【０００２】
エッジの抽出、強調、および平滑化に代表される２次元フィルタ処理において、フィルタ処理後の有効画素数が変化しないように画像データの端部のデータを外挿する処理がある（例えば特許文献１参照）。これにより、処理前後で有効画素数が変化しない２次元フィルタ処理が可能となっている。
【特許文献１】特開２００６−９４１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１に記載された技術では、外挿処理前に１フレーム分のデータを格納する画像メモリが必要であるため、回路規模が大きくなる。
【０００４】
本発明は、上述した課題に鑑みてなされたものであって、画像信号の外挿処理を行うと共に回路規模を縮小することができる前処理回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、上記の課題を解決するためになされたもので、Ｌ×Ｍ（Ｌ，Ｍは整数）の画素に係る画像信号を処理する２次元フィルタ（図１の２次元フィルタ処理部１３、図８の２次元フィルタ処理部８３、図１５の２次元フィルタ処理部１５５に対応）に前記画像信号を入力する前処理回路であって、前記画像信号を遅延させる遅延素子（図２のラインメモリ１２１ａ等、図９のレジスタ８２１ａ等に対応）をＮ段（Ｎ≧Ｌ−１またはＭ−１）有し、最終段からＫ段目（Ｋは０から（Ｎ／２の整数部）−１のいずれかの整数）の前記遅延素子（図２のラインメモリ１２１ｄ，１２１ｅ、図９のレジスタ８２１ｄ，８２１ｅに対応）が、前段の前記遅延素子からの第１の入力（図２のデータ１２０ｉ，１２０ｊ、図９のデータ８２０ｉ，８２０ｊに対応）と前記第１の入力とは異なる第２の入力（図２のデータ１２０ｈ，１２０ｆ、図９のデータ８２０ｈ，８２０ｆに対応）とのいずれかを選択してＫ段目の前記遅延素子に入力する選択部（図２の選択部１２２ｂ，１２２ｃ、図９の選択部８２２ｂ，８２２ｃに対応）を介して前段の前記遅延素子と直列に連結されるように、Ｎ段の前記遅延素子が直列に連結され、各遅延素子の出力が前記２次元フィルタの入力に接続されると共に、（Ｎ／２の整数部）番目までの画素または画素群に係る前記画像信号が前記２次元フィルタに並列に入力可能となった期間（図３（ａ）のライン数が２の期間、図１０（ａ）の画素数が２の期間に対応）において、前記選択部からＫ段目の前記遅延素子への入力が前記第２の入力となるように前記選択部を制御する制御部（図１の制御部１０、図８の制御部８０に対応）を有することを特徴とする前処理回路である。
【０００６】
また、本発明は、Ｌ×Ｍ（Ｌ，Ｍは整数）の画素に係る画像信号を処理する２次元フィルタに前記画像信号を入力する前処理回路であって、前記画像信号を遅延させる遅延素子をＮ段（Ｎ≧Ｌ−１またはＭ−１）有し、Ｎ段の前記遅延素子が直列に連結され、各遅延素子の出力が前記２次元フィルタの入力に接続されると共に、新たな画素または画素群に係る前記画像信号を入力する第１の入力と前記第１の入力とは異なる第２の入力とのいずれかを選択する選択部（図２の選択部１２２ａ、図８の選択部８２２ａに対応）と、終端の画素または画素群に係る前記画像信号が入力される期間（図３（ａ）のライン数が２５の期間、図１０（ａ）の画素数が２５の期間に対応）の次の期間において、前記選択部が前記第２の入力を選択するように前記選択部を制御する制御部とを有することを特徴とする前処理回路である。
【０００７】
また、本発明の前処理回路において、前記選択部は、前記第２の入力として、前記２次元フィルタへの初段から（Ｎ／２の整数部）段までのいずれかの入力が接続されていることを特徴とする。
【０００８】
また、本発明の前処理回路において、前記選択部は、前記第２の入力として、前記２次元フィルタへの初段から（Ｎ／２の整数部）段までのいずれかの入力が接続されていることを特徴とする。
【０００９】
また、本発明の前処理回路において、前記遅延素子はラインメモリであることを特徴とする。
【００１０】
また、本発明の前処理回路において、前記遅延素子は１画素に係るレジスタであることを特徴とする。
【００１１】
上記において、括弧で括った部分の記述は、後述する本発明の実施形態と本発明の構成要素とを便宜的に対応付けるためのものであり、この記述によって本発明の内容が限定されるわけではない。
【発明の効果】
【００１２】
本発明によれば、Ｎ段の遅延素子を直列に連結し、所定の期間において選択部が第２の入力を選択して所定の遅延素子に入力させるようにしているため、Ｎ段の遅延素子で画像信号の外挿処理が可能となり、回路規模を縮小することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照し、本発明の実施形態を説明する。以下の各実施形態において、２次元フィルタのタップ数は５であるものとする。タップ数をＮとすると、外挿処理に必要なライン数は（Ｎ−１）／２で定義されるため、以下の各実施形態の外挿処理に必要なライン数は２ラインとなる。
【００１４】
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態による２次元フィルタ処理部１３の前処理回路の構成を示している。この前処理回路は、制御部１０、ライン数カウンタ１１、および垂直方向外挿部１２を備えている。
【００１５】
制御部１０は、回路の動作を制御するための制御信号を出力する。ライン数カウンタ１１は、制御部１０から入力される制御信号に基づいてインクリメントされるカウント値（画素数）を記憶する。インクリメントされたカウント値は垂直方向外挿部１２へ出力される。垂直方向外挿部１２には入力データ（画像信号）およびライン数カウンタ１１からのカウント値が入力される。垂直方向外挿部１２は、ライン数カウンタ１１からのカウント値に応じて、図４に示すように、画像信号に基づいた原画像４１のデータに対して垂直方向の上端の領域４１ａおよび下端の領域４１ｂのデータを外挿する。図５は本実施形態の外挿処理を模式的に示している。原画像５１の上端および下端のデータが上下方向に対称となるように外挿される。外挿処理が行われた画像信号は後段の２次元フィルタ処理部１３へ出力される。２次元フィルタ処理部１３は、入力された画像信号に対して２次元フィルタ処理を施す。
【００１６】
図２は垂直方向外挿部１２の回路構成を示している。まず、図２（ａ）に示す回路の構成および動作を説明する。垂直方向外挿部１２は、画像信号を遅延させる遅延素子である５段のラインメモリ１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ、および入力信号の選択機能を有する選択部１２２ａ，１２２ｂ，１２２ｃを備えている。ラインメモリの段数である５は、２次元フィルタ処理部１３が処理単位とする画像の垂直方向の画素数に相当する。
【００１７】
各ラインメモリには１ライン分のデータが格納される。また、各ラインメモリは直列に連結されている。ただし、ラインメモリ１２１ｄは、選択部１２２ｂを介して前段のラインメモリ１２１ｃと直列に連結され、ラインメモリ１２１ｅは、選択部１２２ｃを介して前段のラインメモリ１２１ｄと直列に連結されている。また、各ラインメモリの出力が２次元フィルタ処理部１３の入力に接続されており、各ラインメモリに格納されたデータ（画像信号）が同時に連続して２次元フィルタ処理部１３に入力されるようになっている。
【００１８】
初段のラインメモリ１２１ａの入力は選択部１２２ａの出力に接続されている。選択部１２２ａは、ライン数カウンタ１１から入力されるカウント値が示すライン数１２０ｄに応じて、新たな画素に係る入力データ１２０ａ（画像信号）と、ラインメモリ１２１ａから出力されたデータ１２０ｂと、ラインメモリ１２１ｃから出力されたデータ１２０ｃとのいずれかを選択してラインメモリ１２１ａへ出力する。後述するように、選択部１２２ａが所定の期間でデータ１２０ｂ，１２０ｃをラインメモリ１２１ａへ出力することによって、図４に示した原画像４１の下端の領域４１ｂのデータが外挿される。
【００１９】
ラインメモリ１２１ａには、原画像の画像データ（入力データ１２０ａ）あるいは垂直方向の外挿データ（データ１２０ｂ，１２０ｃ）が選択部１２２ａによって選択されてライン単位（１ライン分の画素からなる画素群単位）で入力される。ラインメモリ１２１ａに入力されたデータは１ライン分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部１３へ出力されると共に、後段のラインメモリ１２１ｂへデータ１２０ｅとして、選択部１２２ｃへデータ１２０ｆとして、選択部１２２ａへデータ１２０ｂとして出力される。
【００２０】
ラインメモリ１２１ｂには、ラインメモリ１２１ａから出力されたデータ１２０ｅが入力される。ラインメモリ１２１ｂに入力されたデータは１ライン分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部１３へ出力されると共に、後段のラインメモリ１２１ｃへデータ１２０ｇとして、選択部１２２ｂへデータ１２０ｈとして出力される。
【００２１】
ラインメモリ１２１ｃには、ラインメモリ１２１ｂから出力されたデータ１２０ｇが入力される。ラインメモリ１２１ｃに入力されたデータは１ライン分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部１３へ出力されると共に、選択部１２２ｂへデータ１２０ｉとして、選択部１２２ａへデータ１２０ｃとして出力される。
【００２２】
ラインメモリ１２１ｃの出力およびラインメモリ１２１ｄの入力の間には選択部１２２ｂが接続されている。選択部１２２ｂは、ライン数１２０ｄに応じて、ラインメモリ１２１ｂから出力されたデータ１２０ｈと、ラインメモリ１２１ｃから出力されたデータ１２０ｉとのいずれかを選択してラインメモリ１２１ｄへ出力する。後述するように、選択部１２２ｂが所定の期間でデータ１２０ｈをラインメモリ１２１ｄへ出力することによって、図４に示した原画像４１の上端の領域４１ａのデータが外挿される。
【００２３】
ラインメモリ１２１ｄには、選択部１２２ｂから出力されたデータ１２０ｈまたはデータ１２０ｉが入力される。ラインメモリ１２１ｄに入力されたデータは１ライン分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部１３へ出力されると共に、選択部１２２ｃへデータ１２０ｊとして出力される。
【００２４】
ラインメモリ１２１ｄの出力およびラインメモリ１２１ｅの入力の間には選択部１２２ｃが接続されている。選択部１２２ｃは、ライン数１２０ｄに応じて、ラインメモリ１２１ａから出力されたデータ１２０ｆと、ラインメモリ１２１ｄから出力されたデータ１２０ｊとのいずれかを選択してラインメモリ１２１ｅへ出力する。後述するように、選択部１２２ｃが所定の期間でデータ１２０ｆをラインメモリ１２１ｅへ出力することによって、図４に示した原画像４１の上端の領域４１ａのデータが外挿される。選択部１２２ｂ，１２２ｃは、同じライン数に基づいた期間で入力の切り換えを行う。
【００２５】
次に、垂直方向外挿部１２の動作を説明する。図３は垂直方向外挿部１２の動作を示している。図３（ａ）と（ｂ）のうち図３（ａ）は、図２（ａ）に示した回路の動作を示している。ライン数に応じた期間で入力データ１２０ａがライン単位で選択部１２２ａに入力される。以下、Ａ，Ｂ，Ｃ，・・・，Ｘ，Ｙ，Ｚというデータが入力データ１２０ａとして順に選択部１２２ａに入力されるものとする。
【００２６】
ライン数が２５の期間までは、入力データ１２０ａを選択するように、選択部１２２ａによる入力の選択は固定される。ライン数が０の期間でデータＡが選択部１２２ａに入力されると、選択部１２２ａはそのデータＡをラインメモリ１２１ａへ出力する。ラインメモリ１２１ａはライン数が１の期間でデータＡを出力する（Ｄｏｕｔ１＝Ａ）。このデータＡはラインメモリ１２１ｂおよび選択部１２２ａに入力される。ラインメモリ１２１ｂはライン数が２の期間でデータＡを出力する（Ｄｏｕｔ２＝Ａ）。このデータＡはラインメモリ１２１ｃに入力される。ラインメモリ１２１ｃはライン数が３の期間でデータＡを出力する（Ｄｏｕｔ３＝Ａ）。このデータＡは選択部１２２ａ，１２２ｂに入力される。
【００２７】
ライン数が２の期間で選択部１２２ｂには、ラインメモリ１２１ｂから出力されたデータＡが入力される。選択部１２２ｂはこのデータＡをラインメモリ１２１ｄへ出力する。ラインメモリ１２１ｄはライン数が３の期間でデータＡを出力する（Ｄｏｕｔ４＝Ａ）。また、ライン数が２の期間で選択部１２２ｃには、ラインメモリ１２１ａから出力されたデータＢが入力される。選択部１２２ｃはこのデータＢをラインメモリ１２１ｅへ出力する。ラインメモリ１２１ｅはライン数が３の期間でデータＢを出力する（Ｄｏｕｔ５＝Ｂ）。
【００２８】
ライン数が３の期間で選択部１２２ｂには、ラインメモリ１２１ｂから出力されたデータＢと、ラインメモリ１２１ｃから出力されたデータＡとが入力される。選択部１２２ｂはデータＡを選択してラインメモリ１２１ｄへ出力する。ラインメモリ１２１ｄはライン数が４の期間でデータＡを出力する（Ｄｏｕｔ４＝Ａ）。また、ライン数が３の期間で選択部１２２ｃには、ラインメモリ１２１ａから出力されたデータＣと、ラインメモリ１２１ｄから出力されたデータＡとが入力される。選択部１２２ｃはデータＡを選択してラインメモリ１２１ｅへ出力する。ラインメモリ１２１ｅはライン数が４の期間でデータＡを出力する（Ｄｏｕｔ５＝Ａ）。
【００２９】
上記の動作により、ラインメモリ１２１ｄには、ラインメモリ１２１ｃから出力されたデータＡが入力される期間よりも前の期間で、ラインメモリ１２１ｂから出力された外挿分のデータＡが先行して入力される。また、ラインメモリ１２１ｅには、ラインメモリ１２１ｄから出力されたデータＡが入力される期間よりも前の期間で、ラインメモリ１２１ａから出力された外挿分のデータＢと、ラインメモリ１２１ｄから出力された外挿分のデータＡとが先行して入力される。したがって、図４に示した原画像４１の上端の領域４１ａのデータを外挿することができる。
【００３０】
ライン数が４の期間で選択部１２２ｂ，１２２ｃは同時に入力を切り換える。すなわち、選択部１２２ｂはラインメモリ１２１ｃからのデータ１２０ｉを選択するように、選択部１２２ｃはラインメモリ１２１ｄからのデータ１２０ｊを選択するように、それぞれ入力を切り換える。これ以後、選択部１２２ｂ，１２２ｃによる入力の選択は固定される。
【００３１】
また、ライン数が２６，２７の期間で選択部１２２ａは入力を切り換える。ライン数が２６の期間で選択部１２２ａには、ラインメモリ１２１ａから出力されたデータＺと、ラインメモリ１２１ｃから出力されたデータＸとが入力される。選択部１２２ａはデータＺを選択してラインメモリ１２１ａへ出力する。ラインメモリ１２１ａはライン数が２７の期間でデータＺを出力する（Ｄｏｕｔ１＝Ｚ）。
【００３２】
ライン数が２７の期間で選択部１２２ａには、ラインメモリ１２１ａから出力されたデータＺと、ラインメモリ１２１ｃから出力されたデータＹとが入力される。選択部１２２ａはデータＹを選択してラインメモリ１２１ａへ出力する。ラインメモリ１２１ａはライン数が２８の期間でデータＹを出力する（Ｄｏｕｔ１＝Ｙ）。
【００３３】
上記の動作により、ラインメモリ１２１ａには、終端の画素を含むラインに係るデータＺが入力された期間よりも後の期間で、ラインメモリ１２１ａから出力された外挿分のデータＺと、ラインメモリ１２１ｃから出力された外挿分のデータＹとが入力される。したがって、図４に示した原画像４１の下端の領域４１ｂのデータを外挿することができる。なお、図２（ｂ）のように結線すると、初段のラインメモリ１２１ａは不要とすることができる。すなわち、選択部１２２ａに入力されるラインメモリからの入力をラインメモリ１２１ｂ，１２１ｄとする。このときの垂直方向外挿部１２の動作を図３（ｂ）に示す。図３（ｂ）から明らかなように、図３（ａ）に比べて、選択部１２２ｂと１２２ｃにおける入力の切替のタイミングを１ライン分早くする必要がある。
【００３４】
次に、本実施形態の変形例を説明する。図６は垂直方向外挿部１２の他の回路構成例を示している。図６（ａ）に示す回路では、選択部１２２ａ，１２２ｃの入力が図２に示した回路とは異なっている。選択部１２２ａは、新たな画素に係る入力データ１２０ａ（画像信号）と、ラインメモリ１２１ａから出力されたデータ１２０ｂとのいずれかを選択してラインメモリ１２１ａへ出力する。また、選択部１２２ｃは、ラインメモリ１２１ｂから出力されたデータ１２０ｈと、ラインメモリ１２１ｄから出力されたデータ１２０ｊとのいずれかを選択してラインメモリ１２１ｅへ出力する。
【００３５】
図７は垂直方向外挿部１２の動作を示している。図７（ａ）と（ｂ）のうち図７（ａ）は、図６（ａ）に示した回路の動作を示している。ライン数が２の期間で選択部１２２ｂ，１２２ｃには、ラインメモリ１２１ｂから出力されたデータＡが入力される。選択部１２２ｂ，１２２ｃはこのデータＡをそれぞれラインメモリ１２１ｄ，１２１ｅへ出力する。ラインメモリ１２１ｄ，１２１ｅはライン数が３の期間でデータＡを出力する（Ｄｏｕｔ４，Ｄｏｕｔ５＝Ａ）。また、ライン数が３の期間で選択部１２２ｃには、ラインメモリ１２１ｂから出力されたデータＢと、ラインメモリ１２１ｄから出力されたデータＡとが入力される。選択部１２２ｃはデータＡを選択してラインメモリ１２１ｅへ出力する。ラインメモリ１２１ｅはライン数が４の期間でデータＡを出力する（Ｄｏｕｔ５＝Ａ）。
【００３６】
ライン数が２６の期間で選択部１２２ａには、ラインメモリ１２１ａから出力されたデータＺが入力される。選択部１２２ａはデータＺを選択してラインメモリ１２１ａへ出力する。ラインメモリ１２１ａはライン数が２７の期間でデータＺを出力する（Ｄｏｕｔ１＝Ｚ）。同様にライン数が２７の期間で選択部１２２ａはデータＺを選択してラインメモリ１２１ａへ出力する。ラインメモリ１２１ａはライン数が２８の期間でデータＺを出力する（Ｄｏｕｔ１＝Ｚ）。
【００３７】
上記以外の動作は前述した動作と同様である。上記の動作により、図４に示した原画像４１の上端の画素のデータが繰り返し外挿されると共に、原画像４１の下端のデータが繰り返し外挿される。なお、図６（ｂ）のように結線すると、初段のラインメモリ１２１ａは不要とすることができる。すなわち、選択部１２２ａに入力されるラインメモリからの入力をラインメモリ１２１ｂとする。このときの垂直方向外挿部１２の動作を図７（ｂ）に示す。図７（ｂ）から明らかなように、図７（ａ）に比べて、選択部１２２ｂと１２２ｃにおける入力の切替のタイミングを１ライン分早くする必要がある。
【００３８】
上述したように、本実施形態によれば、所定の期間において、選択部１２２ａ，１２２ｂ，１２２ｃからラインメモリ１２１ａ，１２１ｄ，１２１ｅへの入力を所定の入力へ切り換えることによって、画像信号の外挿処理を行うことができる。
【００３９】
本実施形態では、２次元フィルタのタップ数が５である場合の垂直方向外挿部１２の構成および動作を説明したが、タップ数をより一般的な整数Ｌとした場合、最終段（タップについて見るとＬ番目のタップ）からＫ段目（Ｋは０から（Ｌ／２の整数部）−１のいずれかの整数）のタップに接続された遅延素子（本実施形態のように複数個の遅延素子でもよい）の入力側に本実施形態と同様の選択部を設けることによって、図４に示した原画像４１の上端の領域４１ａのデータを外挿することができる。さらに、初段のタップの入力側に本実施形態と同様の選択部を設けることによって、図４に示した原画像４１の下端の領域４１ｂのデータを外挿することができる。
【００４０】
また、少なくとも（Ｌ−１）段の遅延素子で画像信号の外挿処理を行うことにより、画像メモリに１フレーム分のデータを格納する必要がなくなるので、回路規模を縮小することができる。また、画像メモリに１フレーム分のデータを格納するとフレーム遅延が生じるが、本実施形態によればフレーム遅延が発生しないので、リアルタイム性を必要とする場合に好適である。
【００４１】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図８は、本実施形態による２次元フィルタ処理部８３の前処理回路の構成を示している。この前処理回路は、制御部８０、画素数カウンタ８１、および水平方向外挿部８２を備えている。
【００４２】
制御部８０は、回路の動作を制御するための制御信号を出力する。画素数カウンタ８１は、制御部８０から入力される制御信号に基づいてインクリメントされるカウント値（画素数）を記憶する。インクリメントされたカウント値は水平方向外挿部８２へ出力される。水平方向外挿部８２には入力データ（画像信号）および画素数カウンタ８１からのカウント値が入力される。水平方向外挿部８２は、画素数カウンタ８１からのカウント値に応じて、図１１に示すように、画像信号に基づいた原画像１１１のデータに対して水平方向の左端の領域１１１ａおよび右端の領域１１１ｂのデータを外挿する。図１２は本実施形態の外挿処理を模式的に示している。原画像１２１の左端および右端のデータが左右方向に対称となるように外挿される。外挿処理が行われた画像信号は後段の２次元フィルタ処理部８３へ出力される。２次元フィルタ処理部８３は、入力された画像信号に対して２次元フィルタ処理を施す。
【００４３】
図９は水平方向外挿部８２の回路構成を示している。まず、図９（ａ）に示す回路の構成および動作を説明する。水平方向外挿部８２は、画像信号を遅延させる遅延素子である５段のレジスタ８２１ａ，８２１ｂ，８２１ｃ，８２１ｄ，８２１ｅ、および入力信号の選択機能を有する選択部８２２ａ，８２２ｂ，８２２ｃを備えている。レジスタの段数である５は、２次元フィルタ処理部８３が処理単位とする画像の水平方向の画素数に相当する。
【００４４】
各レジスタには１画素分のデータが格納される。また、各レジスタは直列に連結されている。ただし、レジスタ８２１ｄは、選択部８２２ｂを介して前段のレジスタ８２１ｃと直列に連結され、レジスタ８２１ｅは、選択部８２２ｃを介して前段のレジスタ８２１ｄと直列に連結されている。また、各レジスタの出力が２次元フィルタ処理部８３の入力に接続されており、各レジスタに格納されたデータ（画像信号）が一括して２次元フィルタ処理部８３に入力されるようになっている。
【００４５】
初段のレジスタ８２１ａの入力は選択部８２２ａの出力に接続されている。選択部８２２ａは、画素数カウンタ８１から入力されるカウント値が示す画素数８２０ｄに応じて、新たな画素に係る入力データ８２０ａ（画像信号）と、レジスタ８２１ａから出力されたデータ８２０ｂと、レジスタ８２１ｃから出力されたデータ８２０ｃとのいずれかを選択してレジスタ８２１ａへ出力する。後述するように、選択部８２２ａが所定の期間でデータ８２０ｂ，８２０ｃをレジスタ８２１ａへ出力することによって、図１１に示した原画像１１１の右端の領域１１１ｂのデータが外挿される。
【００４６】
レジスタ８２１ａには、原画像の画像データ（入力データ８２０ａ）あるいは水平方向の外挿データ（データ８２０ｂ，８２０ｃ）が選択部８２２ａによって選択されて画素単位で入力される。レジスタ８２１ａに入力されたデータは１画素（１サイクル）分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部８３へ出力されると共に、後段のレジスタ８２１ｂへデータ８２０ｅとして、選択部８２２ｃへデータ８２０ｆとして、選択部８２２ａへデータ８２０ｂとして出力される。
【００４７】
レジスタ８２１ｂには、レジスタ８２１ａから出力されたデータ８２０ｅが入力される。レジスタ８２１ｂに入力されたデータは１画素（１サイクル）分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部８３へ出力されると共に、後段のレジスタ８２１ｃへデータ８２０ｇとして、選択部８２２ｂへデータ８２０ｈとして出力される。
【００４８】
レジスタ８２１ｃには、レジスタ８２１ｂから出力されたデータ８２０ｇが入力される。レジスタ８２１ｃに入力されたデータは１画素（１ライン）分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部８３へ出力されると共に、選択部８２２ｂへデータ８２０ｉとして、選択部８２２ａへデータ８２０ｃとして出力される。
【００４９】
レジスタ８２１ｃの出力およびレジスタ８２１ｄの入力の間には選択部８２２ｂが接続されている。選択部８２２ｂは、画素数８２０ｄに応じて、レジスタ８２１ｂから出力されたデータ８２０ｈと、レジスタ８２１ｃから出力されたデータ８２０ｉとのいずれかを選択してレジスタ８２１ｄへ出力する。後述するように、選択部８２２ｂが所定の期間でデータ８２０ｈをレジスタ８２１ｄへ出力することによって、図１１に示した原画像１１１の左端の領域１１１ａのデータが外挿される。
【００５０】
レジスタ８２１ｄには、選択部８２２ｂから出力されたデータ８２０ｈまたはデータ８２０ｉが入力される。レジスタ８２１ｄに入力されたデータは１画素（１サイクル）分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部８３へ出力されると共に、選択部８２２ｃへデータ８２０ｊとして出力される。
【００５１】
レジスタ８２１ｄの出力およびレジスタ８２１ｅの入力の間には選択部８２２ｃが接続されている。選択部８２２ｃは、画素数８２０ｄに応じて、レジスタ８２１ａから出力されたデータ８２０ｆと、レジスタ８２１ｄから出力されたデータ８２０ｊとのいずれかを選択してレジスタ８２１ｅへ出力する。後述するように、選択部８２２ｃが所定の期間でデータ８２０ｆをレジスタ８２１ｅへ出力することによって、図１１に示した原画像１１１の左端の領域１１１ａのデータが外挿される。選択部８２２ｂ，８２２ｃは、同じライン数に基づいた期間で入力の切り換えを行う。
【００５２】
次に、水平方向外挿部８２の動作を説明する。図１０は水平方向外挿部８２の動作を示している。図１０（ａ）と（ｂ）のうち図１０（ａ）は、図９（ａ）に示した回路の動作を示している。画素数に応じた期間で入力データ８２０ａが画素単位で選択部８２２ａに入力される。以下、ａ，ｂ，ｃ，・・・，ｘ，ｙ，ｚというデータが入力データ８２０ａとして順に選択部８２２ａに入力されるものとする。
【００５３】
画素数が２５の期間までは、入力データ８２０ａを選択するように、選択部８２２ａによる入力の選択は固定される。画素数が０の期間でデータａが選択部８２２ａに入力されると、選択部８２２ａはそのデータａをレジスタ８２１ａへ出力する。レジスタ８２１ａは画素数が１の期間でデータａを出力する（ＤＯＵＴ１＝ａ）。このデータａはレジスタ８２１ｂおよび選択部８２２ａに入力される。レジスタ８２１ｂは画素数が２の期間でデータａを出力する（ＤＯＵＴ２＝ａ）。このデータａはレジスタ８２１ｃに入力される。レジスタ８２１ｃは画素数が３の期間でデータａを出力する（ＤＯＵＴ３＝ａ）。このデータａは選択部８２２ａ，８２２ｂに入力される。
【００５４】
画素数が２の期間で選択部８２２ｂには、レジスタ８２１ｂから出力されたデータａが入力される。選択部８２２ｂはこのデータａをレジスタ８２１ｄへ出力する。レジスタ８２１ｄは画素数が３の期間でデータａを出力する（ＤＯＵＴ４＝ａ）。また、画素数が２の期間で選択部８２２ｃには、レジスタ８２１ａから出力されたデータｂが入力される。選択部８２２ｃはこのデータｂをレジスタ８２１ｅへ出力する。レジスタ８２１ｅは画素数が３の期間でデータｂを出力する（ＤＯＵＴ５＝ｂ）。
【００５５】
画素数が３の期間で選択部８２２ｂには、レジスタ８２１ｂから出力されたデータｂと、レジスタ８２１ｃから出力されたデータａとが入力される。選択部８２２ｂはデータａを選択してレジスタ８２１ｄへ出力する。レジスタ８２１ｄは画素数が４の期間でデータａを出力する（ＤＯＵＴ４＝ａ）。また、画素数が３の期間で選択部８２２ｃには、レジスタ８２１ａから出力されたデータｃと、レジスタ８２１ｄから出力されたデータａとが入力される。選択部８２２ｃはデータａを選択してレジスタ８２１ｅへ出力する。レジスタ８２１ｅは画素数が４の期間でデータａを出力する（ＤＯＵＴ５＝ａ）。
【００５６】
上記の動作により、レジスタ８２１ｄには、レジスタ８２１ｃから出力されたデータａが入力される期間よりも前の期間で、レジスタ８２１ｂから出力された外挿分のデータａが先行して入力される。また、レジスタ８２１ｅには、レジスタ８２１ｄから出力されたデータａが入力される期間よりも前の期間で、レジスタ８２１ａから出力された外挿分のデータｂが先行して入力される。したがって、図１１に示した原画像１１１の左端の領域１１１ａのデータを外挿することができる。
【００５７】
画素数が４の期間で選択部８２２ｂ，８２２ｃは同時に入力を切り換える。すなわち、選択部８２２ｂはレジスタ８２１ｃからのデータ８２０ｉを選択するように、選択部８２２ｃはレジスタ８２１ｄからのデータ８２０ｊを選択するように、それぞれ入力を切り換える。これ以後、選択部８２２ｂ，８２２ｃによる入力の選択は固定される。
【００５８】
また、画素数が２６，２７の期間で選択部８２２ａは入力を切り換える。画素数が２６の期間で選択部８２２ａには、レジスタ８２１ａから出力されたデータｚと、レジスタ８２１ｃから出力されたデータｘとが入力される。選択部８２２ａはデータｚを選択してレジスタ８２１ａへ出力する。レジスタ８２１ａは画素数が２７の期間でデータｚを出力する（ＤＯＵＴ１＝ｚ）。
【００５９】
画素数が２７の期間で選択部８２２ａには、レジスタ８２１ａから出力されたデータｚと、レジスタ８２１ｃから出力されたデータｙとが入力される。選択部８２２ａはデータｙを選択してレジスタ８２１ａへ出力する。レジスタ８２１ａは画素数が２８の期間でデータｙを出力する（ＤＯＵＴ１＝ｙ）。
【００６０】
上記の動作により、レジスタ８２１ａには、終端の画素に係るデータｚが入力された期間よりも後の期間で、レジスタ８２１ａから出力された外挿分のデータｚと、レジスタ８２１ｃから出力された外挿分のデータｙとが入力される。したがって、図１１に示した原画像１１１の右端の領域１１１ｂのデータを外挿することができる。なお、図９（ｂ）のように結線すると、初段のレジスタ８２１ａは不要とすることができる。すなわち、選択部８２２ａに入力されるレジスタからの入力をレジスタ８２１ｂ，８２１ｄとする。このときの水平方向外挿部８２の動作を図１０（ｂ）に示す。図１０（ｂ）から明らかなように、図１０（ａ）に比べて、選択部８２２ｂと８２２ｃにおける入力の切替のタイミングを１クロック分早くする必要がある。
【００６１】
次に、本実施形態の変形例を説明する。図１３は水平方向外挿部８２の他の回路構成例を示している。図１３（ａ）に示す回路では、選択部８２２ａ，８２２ｃの入力が図９に示した回路とは異なっている。選択部８２２ａは、新たな画素に係る入力データ８２０ａ（画像信号）と、レジスタ８２１ａから出力されたデータ８２０ｂとのいずれかを選択してレジスタ８２１ａへ出力する。また、選択部８２２ｃは、レジスタ８２１ｂから出力されたデータ８２０ｈと、レジスタ８２１ｄから出力されたデータ８２０ｊとのいずれかを選択してレジスタ８２１ｅへ出力する。
【００６２】
図１４は垂直方向外挿部１２の動作を示している。図１４（ａ）と（ｂ）のうち図１４（ａ）は、図１３（ａ）に示した回路の動作を示している。画素数が２の期間で選択部８２２ｃには、レジスタ８２１ｂから出力されたデータａが入力される。選択部８２２ｃはこのデータａをレジスタ８２１ｅへ出力する。レジスタ８２１ｅは画素数が３の期間でデータａを出力する（ＤＯＵＴ５＝ａ）。また、画素数が３の期間で選択部８２２ｃには、レジスタ８２１ｂから出力されたデータｂと、レジスタ８２１ｄから出力されたデータａとが入力される。選択部８２２ｃはデータａを選択してレジスタ８２１ｅへ出力する。レジスタ８２１ｅは画素数が４の期間でデータａを出力する（ＤＯＵＴ５＝ａ）。
【００６３】
画素数が２６の期間で選択部８２２ａには、レジスタ８２１ａから出力されたデータｚが入力される。選択部８２２ａはデータｚを選択してレジスタ８２１ａへ出力する。レジスタ８２１ａは画素数が２７の期間でデータｚを出力する（ＤＯＵＴ１＝ｚ）。同様に画素数が２７の期間で選択部８２２ａはデータｚを選択してレジスタ８２１ａへ出力する。レジスタ８２１ａは画素数が２８の期間でデータｚを出力する（ＤＯＵＴ１＝ｚ）。
【００６４】
上記以外の動作は前述した動作と同様である。上記の動作により、図１１に示した原画像１１１の左端の画素のデータが繰り返し外挿されると共に、原画像１１１の右端のデータが繰り返し外挿される。なお、図１３（ｂ）のように結線すると、初段のレジスタ８２１ａは不要とすることができる。すなわち、選択部８２２ａに入力されるレジスタからの入力をレジスタ８２１ｂとする。このときの水平方向外挿部８２の動作を図１４（ｂ）に示す。図１４（ｂ）から明らかなように、図１４（ａ）に比べて、選択部８２２ｂと８２２ｃにおける入力の切替のタイミングを１クロック分早くする必要がある。
【００６５】
上述したように、本実施形態によれば、第１の実施形態と同様に、画像信号の外挿処理を行うことができると共に、回路規模を縮小することができる。
【００６６】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。図１５は、本実施形態による２次元フィルタ処理部１５５の前処理回路の構成を示している。この前処理回路は、制御部１５０、ライン数カウンタ１５１、画素数カウンタ１５２、垂直方向外挿部１５３、および水平方向外挿部１５４を備えている。
【００６７】
ライン数カウンタ１５１および垂直方向外挿部１５３は、第１の実施形態で説明したライン数カウンタ１１および垂直方向外挿部１２とそれぞれ同様である。また、画素数カウンタ１５２および水平方向外挿部１５４は、第２の実施形態で説明した画素数カウンタ８１および水平方向外挿部８２とそれぞれ同様である。したがって、本実施形態によれば、画像の垂直方向と水平方向の両方に外挿処理を行うことができる。本実施形態では、垂直方向の外挿処理の後に水平方向の外挿処理が行われるようになっているが、外挿処理の順番は逆でもよい。
【００６８】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施形態による前処理回路の構成を示すブロック図である。
【図２】本発明の第１の実施形態による前処理回路が備える垂直方向外挿部の構成を示す回路図である。
【図３】本発明の第１の実施形態による前処理回路が備える垂直方向外挿部の動作を示すタイミングチャートである。
【図４】本発明の第１の実施形態における画像信号の外挿処理を説明するための参考図である。
【図５】本発明の第１の実施形態における画像信号の外挿処理を説明するための参考図である。
【図６】本発明の第１の実施形態による前処理回路が備える垂直方向外挿部の変形例の構成を示す回路図である。
【図７】本発明の第１の実施形態による前処理回路が備える垂直方向外挿部の動作を示すタイミングチャートである。
【図８】本発明の第２の実施形態による前処理回路の構成を示すブロック図である。
【図９】本発明の第２の実施形態による前処理回路が備える水平方向外挿部の構成を示す回路図である。
【図１０】本発明の第２の実施形態による前処理回路が備える水平方向外挿部の動作を示すタイミングチャートである。
【図１１】本発明の第２の実施形態における画像信号の外挿処理を説明するための参考図である。
【図１２】本発明の第２の実施形態における画像信号の外挿処理を説明するための参考図である。
【図１３】本発明の第２の実施形態による前処理回路が備える水平方向外挿部の変形例の構成を示す回路図である。
【図１４】本発明の第２の実施形態による前処理回路が備える水平方向外挿部の動作を示すタイミングチャートである。
【図１５】本発明の第３の実施形態による前処理回路の構成を示すブロック図である。
【符号の説明】
【００７０】
１０，８０，１５０・・・制御部、１１，１５１・・・ライン数カウンタ、１２，１５３・・・垂直方向外挿部、１３，８３，１５５・・・２次元フィルタ処理部、８１，１５２・・・画素数カウンタ、８２，１５４・・・水平方向外挿部、１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ・・・ラインメモリ、１２２ａ，１２２ｂ，１２２ｃ，８２２ａ，８２２ｂ，８２２ｃ・・・選択部、８２１ａ，８２１ｂ，８２１ｃ，８２１ｄ，８２１ｅ・・・レジスタ
【技術分野】
【０００１】
本発明は、２次元フィルタに入力される画像信号に前処理を行う前処理回路に関する。
【背景技術】
【０００２】
エッジの抽出、強調、および平滑化に代表される２次元フィルタ処理において、フィルタ処理後の有効画素数が変化しないように画像データの端部のデータを外挿する処理がある（例えば特許文献１参照）。これにより、処理前後で有効画素数が変化しない２次元フィルタ処理が可能となっている。
【特許文献１】特開２００６−９４１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１に記載された技術では、外挿処理前に１フレーム分のデータを格納する画像メモリが必要であるため、回路規模が大きくなる。
【０００４】
本発明は、上述した課題に鑑みてなされたものであって、画像信号の外挿処理を行うと共に回路規模を縮小することができる前処理回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、上記の課題を解決するためになされたもので、Ｌ×Ｍ（Ｌ，Ｍは整数）の画素に係る画像信号を処理する２次元フィルタ（図１の２次元フィルタ処理部１３、図８の２次元フィルタ処理部８３、図１５の２次元フィルタ処理部１５５に対応）に前記画像信号を入力する前処理回路であって、前記画像信号を遅延させる遅延素子（図２のラインメモリ１２１ａ等、図９のレジスタ８２１ａ等に対応）をＮ段（Ｎ≧Ｌ−１またはＭ−１）有し、最終段からＫ段目（Ｋは０から（Ｎ／２の整数部）−１のいずれかの整数）の前記遅延素子（図２のラインメモリ１２１ｄ，１２１ｅ、図９のレジスタ８２１ｄ，８２１ｅに対応）が、前段の前記遅延素子からの第１の入力（図２のデータ１２０ｉ，１２０ｊ、図９のデータ８２０ｉ，８２０ｊに対応）と前記第１の入力とは異なる第２の入力（図２のデータ１２０ｈ，１２０ｆ、図９のデータ８２０ｈ，８２０ｆに対応）とのいずれかを選択してＫ段目の前記遅延素子に入力する選択部（図２の選択部１２２ｂ，１２２ｃ、図９の選択部８２２ｂ，８２２ｃに対応）を介して前段の前記遅延素子と直列に連結されるように、Ｎ段の前記遅延素子が直列に連結され、各遅延素子の出力が前記２次元フィルタの入力に接続されると共に、（Ｎ／２の整数部）番目までの画素または画素群に係る前記画像信号が前記２次元フィルタに並列に入力可能となった期間（図３（ａ）のライン数が２の期間、図１０（ａ）の画素数が２の期間に対応）において、前記選択部からＫ段目の前記遅延素子への入力が前記第２の入力となるように前記選択部を制御する制御部（図１の制御部１０、図８の制御部８０に対応）を有することを特徴とする前処理回路である。
【０００６】
また、本発明は、Ｌ×Ｍ（Ｌ，Ｍは整数）の画素に係る画像信号を処理する２次元フィルタに前記画像信号を入力する前処理回路であって、前記画像信号を遅延させる遅延素子をＮ段（Ｎ≧Ｌ−１またはＭ−１）有し、Ｎ段の前記遅延素子が直列に連結され、各遅延素子の出力が前記２次元フィルタの入力に接続されると共に、新たな画素または画素群に係る前記画像信号を入力する第１の入力と前記第１の入力とは異なる第２の入力とのいずれかを選択する選択部（図２の選択部１２２ａ、図８の選択部８２２ａに対応）と、終端の画素または画素群に係る前記画像信号が入力される期間（図３（ａ）のライン数が２５の期間、図１０（ａ）の画素数が２５の期間に対応）の次の期間において、前記選択部が前記第２の入力を選択するように前記選択部を制御する制御部とを有することを特徴とする前処理回路である。
【０００７】
また、本発明の前処理回路において、前記選択部は、前記第２の入力として、前記２次元フィルタへの初段から（Ｎ／２の整数部）段までのいずれかの入力が接続されていることを特徴とする。
【０００８】
また、本発明の前処理回路において、前記選択部は、前記第２の入力として、前記２次元フィルタへの初段から（Ｎ／２の整数部）段までのいずれかの入力が接続されていることを特徴とする。
【０００９】
また、本発明の前処理回路において、前記遅延素子はラインメモリであることを特徴とする。
【００１０】
また、本発明の前処理回路において、前記遅延素子は１画素に係るレジスタであることを特徴とする。
【００１１】
上記において、括弧で括った部分の記述は、後述する本発明の実施形態と本発明の構成要素とを便宜的に対応付けるためのものであり、この記述によって本発明の内容が限定されるわけではない。
【発明の効果】
【００１２】
本発明によれば、Ｎ段の遅延素子を直列に連結し、所定の期間において選択部が第２の入力を選択して所定の遅延素子に入力させるようにしているため、Ｎ段の遅延素子で画像信号の外挿処理が可能となり、回路規模を縮小することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照し、本発明の実施形態を説明する。以下の各実施形態において、２次元フィルタのタップ数は５であるものとする。タップ数をＮとすると、外挿処理に必要なライン数は（Ｎ−１）／２で定義されるため、以下の各実施形態の外挿処理に必要なライン数は２ラインとなる。
【００１４】
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態による２次元フィルタ処理部１３の前処理回路の構成を示している。この前処理回路は、制御部１０、ライン数カウンタ１１、および垂直方向外挿部１２を備えている。
【００１５】
制御部１０は、回路の動作を制御するための制御信号を出力する。ライン数カウンタ１１は、制御部１０から入力される制御信号に基づいてインクリメントされるカウント値（画素数）を記憶する。インクリメントされたカウント値は垂直方向外挿部１２へ出力される。垂直方向外挿部１２には入力データ（画像信号）およびライン数カウンタ１１からのカウント値が入力される。垂直方向外挿部１２は、ライン数カウンタ１１からのカウント値に応じて、図４に示すように、画像信号に基づいた原画像４１のデータに対して垂直方向の上端の領域４１ａおよび下端の領域４１ｂのデータを外挿する。図５は本実施形態の外挿処理を模式的に示している。原画像５１の上端および下端のデータが上下方向に対称となるように外挿される。外挿処理が行われた画像信号は後段の２次元フィルタ処理部１３へ出力される。２次元フィルタ処理部１３は、入力された画像信号に対して２次元フィルタ処理を施す。
【００１６】
図２は垂直方向外挿部１２の回路構成を示している。まず、図２（ａ）に示す回路の構成および動作を説明する。垂直方向外挿部１２は、画像信号を遅延させる遅延素子である５段のラインメモリ１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ、および入力信号の選択機能を有する選択部１２２ａ，１２２ｂ，１２２ｃを備えている。ラインメモリの段数である５は、２次元フィルタ処理部１３が処理単位とする画像の垂直方向の画素数に相当する。
【００１７】
各ラインメモリには１ライン分のデータが格納される。また、各ラインメモリは直列に連結されている。ただし、ラインメモリ１２１ｄは、選択部１２２ｂを介して前段のラインメモリ１２１ｃと直列に連結され、ラインメモリ１２１ｅは、選択部１２２ｃを介して前段のラインメモリ１２１ｄと直列に連結されている。また、各ラインメモリの出力が２次元フィルタ処理部１３の入力に接続されており、各ラインメモリに格納されたデータ（画像信号）が同時に連続して２次元フィルタ処理部１３に入力されるようになっている。
【００１８】
初段のラインメモリ１２１ａの入力は選択部１２２ａの出力に接続されている。選択部１２２ａは、ライン数カウンタ１１から入力されるカウント値が示すライン数１２０ｄに応じて、新たな画素に係る入力データ１２０ａ（画像信号）と、ラインメモリ１２１ａから出力されたデータ１２０ｂと、ラインメモリ１２１ｃから出力されたデータ１２０ｃとのいずれかを選択してラインメモリ１２１ａへ出力する。後述するように、選択部１２２ａが所定の期間でデータ１２０ｂ，１２０ｃをラインメモリ１２１ａへ出力することによって、図４に示した原画像４１の下端の領域４１ｂのデータが外挿される。
【００１９】
ラインメモリ１２１ａには、原画像の画像データ（入力データ１２０ａ）あるいは垂直方向の外挿データ（データ１２０ｂ，１２０ｃ）が選択部１２２ａによって選択されてライン単位（１ライン分の画素からなる画素群単位）で入力される。ラインメモリ１２１ａに入力されたデータは１ライン分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部１３へ出力されると共に、後段のラインメモリ１２１ｂへデータ１２０ｅとして、選択部１２２ｃへデータ１２０ｆとして、選択部１２２ａへデータ１２０ｂとして出力される。
【００２０】
ラインメモリ１２１ｂには、ラインメモリ１２１ａから出力されたデータ１２０ｅが入力される。ラインメモリ１２１ｂに入力されたデータは１ライン分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部１３へ出力されると共に、後段のラインメモリ１２１ｃへデータ１２０ｇとして、選択部１２２ｂへデータ１２０ｈとして出力される。
【００２１】
ラインメモリ１２１ｃには、ラインメモリ１２１ｂから出力されたデータ１２０ｇが入力される。ラインメモリ１２１ｃに入力されたデータは１ライン分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部１３へ出力されると共に、選択部１２２ｂへデータ１２０ｉとして、選択部１２２ａへデータ１２０ｃとして出力される。
【００２２】
ラインメモリ１２１ｃの出力およびラインメモリ１２１ｄの入力の間には選択部１２２ｂが接続されている。選択部１２２ｂは、ライン数１２０ｄに応じて、ラインメモリ１２１ｂから出力されたデータ１２０ｈと、ラインメモリ１２１ｃから出力されたデータ１２０ｉとのいずれかを選択してラインメモリ１２１ｄへ出力する。後述するように、選択部１２２ｂが所定の期間でデータ１２０ｈをラインメモリ１２１ｄへ出力することによって、図４に示した原画像４１の上端の領域４１ａのデータが外挿される。
【００２３】
ラインメモリ１２１ｄには、選択部１２２ｂから出力されたデータ１２０ｈまたはデータ１２０ｉが入力される。ラインメモリ１２１ｄに入力されたデータは１ライン分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部１３へ出力されると共に、選択部１２２ｃへデータ１２０ｊとして出力される。
【００２４】
ラインメモリ１２１ｄの出力およびラインメモリ１２１ｅの入力の間には選択部１２２ｃが接続されている。選択部１２２ｃは、ライン数１２０ｄに応じて、ラインメモリ１２１ａから出力されたデータ１２０ｆと、ラインメモリ１２１ｄから出力されたデータ１２０ｊとのいずれかを選択してラインメモリ１２１ｅへ出力する。後述するように、選択部１２２ｃが所定の期間でデータ１２０ｆをラインメモリ１２１ｅへ出力することによって、図４に示した原画像４１の上端の領域４１ａのデータが外挿される。選択部１２２ｂ，１２２ｃは、同じライン数に基づいた期間で入力の切り換えを行う。
【００２５】
次に、垂直方向外挿部１２の動作を説明する。図３は垂直方向外挿部１２の動作を示している。図３（ａ）と（ｂ）のうち図３（ａ）は、図２（ａ）に示した回路の動作を示している。ライン数に応じた期間で入力データ１２０ａがライン単位で選択部１２２ａに入力される。以下、Ａ，Ｂ，Ｃ，・・・，Ｘ，Ｙ，Ｚというデータが入力データ１２０ａとして順に選択部１２２ａに入力されるものとする。
【００２６】
ライン数が２５の期間までは、入力データ１２０ａを選択するように、選択部１２２ａによる入力の選択は固定される。ライン数が０の期間でデータＡが選択部１２２ａに入力されると、選択部１２２ａはそのデータＡをラインメモリ１２１ａへ出力する。ラインメモリ１２１ａはライン数が１の期間でデータＡを出力する（Ｄｏｕｔ１＝Ａ）。このデータＡはラインメモリ１２１ｂおよび選択部１２２ａに入力される。ラインメモリ１２１ｂはライン数が２の期間でデータＡを出力する（Ｄｏｕｔ２＝Ａ）。このデータＡはラインメモリ１２１ｃに入力される。ラインメモリ１２１ｃはライン数が３の期間でデータＡを出力する（Ｄｏｕｔ３＝Ａ）。このデータＡは選択部１２２ａ，１２２ｂに入力される。
【００２７】
ライン数が２の期間で選択部１２２ｂには、ラインメモリ１２１ｂから出力されたデータＡが入力される。選択部１２２ｂはこのデータＡをラインメモリ１２１ｄへ出力する。ラインメモリ１２１ｄはライン数が３の期間でデータＡを出力する（Ｄｏｕｔ４＝Ａ）。また、ライン数が２の期間で選択部１２２ｃには、ラインメモリ１２１ａから出力されたデータＢが入力される。選択部１２２ｃはこのデータＢをラインメモリ１２１ｅへ出力する。ラインメモリ１２１ｅはライン数が３の期間でデータＢを出力する（Ｄｏｕｔ５＝Ｂ）。
【００２８】
ライン数が３の期間で選択部１２２ｂには、ラインメモリ１２１ｂから出力されたデータＢと、ラインメモリ１２１ｃから出力されたデータＡとが入力される。選択部１２２ｂはデータＡを選択してラインメモリ１２１ｄへ出力する。ラインメモリ１２１ｄはライン数が４の期間でデータＡを出力する（Ｄｏｕｔ４＝Ａ）。また、ライン数が３の期間で選択部１２２ｃには、ラインメモリ１２１ａから出力されたデータＣと、ラインメモリ１２１ｄから出力されたデータＡとが入力される。選択部１２２ｃはデータＡを選択してラインメモリ１２１ｅへ出力する。ラインメモリ１２１ｅはライン数が４の期間でデータＡを出力する（Ｄｏｕｔ５＝Ａ）。
【００２９】
上記の動作により、ラインメモリ１２１ｄには、ラインメモリ１２１ｃから出力されたデータＡが入力される期間よりも前の期間で、ラインメモリ１２１ｂから出力された外挿分のデータＡが先行して入力される。また、ラインメモリ１２１ｅには、ラインメモリ１２１ｄから出力されたデータＡが入力される期間よりも前の期間で、ラインメモリ１２１ａから出力された外挿分のデータＢと、ラインメモリ１２１ｄから出力された外挿分のデータＡとが先行して入力される。したがって、図４に示した原画像４１の上端の領域４１ａのデータを外挿することができる。
【００３０】
ライン数が４の期間で選択部１２２ｂ，１２２ｃは同時に入力を切り換える。すなわち、選択部１２２ｂはラインメモリ１２１ｃからのデータ１２０ｉを選択するように、選択部１２２ｃはラインメモリ１２１ｄからのデータ１２０ｊを選択するように、それぞれ入力を切り換える。これ以後、選択部１２２ｂ，１２２ｃによる入力の選択は固定される。
【００３１】
また、ライン数が２６，２７の期間で選択部１２２ａは入力を切り換える。ライン数が２６の期間で選択部１２２ａには、ラインメモリ１２１ａから出力されたデータＺと、ラインメモリ１２１ｃから出力されたデータＸとが入力される。選択部１２２ａはデータＺを選択してラインメモリ１２１ａへ出力する。ラインメモリ１２１ａはライン数が２７の期間でデータＺを出力する（Ｄｏｕｔ１＝Ｚ）。
【００３２】
ライン数が２７の期間で選択部１２２ａには、ラインメモリ１２１ａから出力されたデータＺと、ラインメモリ１２１ｃから出力されたデータＹとが入力される。選択部１２２ａはデータＹを選択してラインメモリ１２１ａへ出力する。ラインメモリ１２１ａはライン数が２８の期間でデータＹを出力する（Ｄｏｕｔ１＝Ｙ）。
【００３３】
上記の動作により、ラインメモリ１２１ａには、終端の画素を含むラインに係るデータＺが入力された期間よりも後の期間で、ラインメモリ１２１ａから出力された外挿分のデータＺと、ラインメモリ１２１ｃから出力された外挿分のデータＹとが入力される。したがって、図４に示した原画像４１の下端の領域４１ｂのデータを外挿することができる。なお、図２（ｂ）のように結線すると、初段のラインメモリ１２１ａは不要とすることができる。すなわち、選択部１２２ａに入力されるラインメモリからの入力をラインメモリ１２１ｂ，１２１ｄとする。このときの垂直方向外挿部１２の動作を図３（ｂ）に示す。図３（ｂ）から明らかなように、図３（ａ）に比べて、選択部１２２ｂと１２２ｃにおける入力の切替のタイミングを１ライン分早くする必要がある。
【００３４】
次に、本実施形態の変形例を説明する。図６は垂直方向外挿部１２の他の回路構成例を示している。図６（ａ）に示す回路では、選択部１２２ａ，１２２ｃの入力が図２に示した回路とは異なっている。選択部１２２ａは、新たな画素に係る入力データ１２０ａ（画像信号）と、ラインメモリ１２１ａから出力されたデータ１２０ｂとのいずれかを選択してラインメモリ１２１ａへ出力する。また、選択部１２２ｃは、ラインメモリ１２１ｂから出力されたデータ１２０ｈと、ラインメモリ１２１ｄから出力されたデータ１２０ｊとのいずれかを選択してラインメモリ１２１ｅへ出力する。
【００３５】
図７は垂直方向外挿部１２の動作を示している。図７（ａ）と（ｂ）のうち図７（ａ）は、図６（ａ）に示した回路の動作を示している。ライン数が２の期間で選択部１２２ｂ，１２２ｃには、ラインメモリ１２１ｂから出力されたデータＡが入力される。選択部１２２ｂ，１２２ｃはこのデータＡをそれぞれラインメモリ１２１ｄ，１２１ｅへ出力する。ラインメモリ１２１ｄ，１２１ｅはライン数が３の期間でデータＡを出力する（Ｄｏｕｔ４，Ｄｏｕｔ５＝Ａ）。また、ライン数が３の期間で選択部１２２ｃには、ラインメモリ１２１ｂから出力されたデータＢと、ラインメモリ１２１ｄから出力されたデータＡとが入力される。選択部１２２ｃはデータＡを選択してラインメモリ１２１ｅへ出力する。ラインメモリ１２１ｅはライン数が４の期間でデータＡを出力する（Ｄｏｕｔ５＝Ａ）。
【００３６】
ライン数が２６の期間で選択部１２２ａには、ラインメモリ１２１ａから出力されたデータＺが入力される。選択部１２２ａはデータＺを選択してラインメモリ１２１ａへ出力する。ラインメモリ１２１ａはライン数が２７の期間でデータＺを出力する（Ｄｏｕｔ１＝Ｚ）。同様にライン数が２７の期間で選択部１２２ａはデータＺを選択してラインメモリ１２１ａへ出力する。ラインメモリ１２１ａはライン数が２８の期間でデータＺを出力する（Ｄｏｕｔ１＝Ｚ）。
【００３７】
上記以外の動作は前述した動作と同様である。上記の動作により、図４に示した原画像４１の上端の画素のデータが繰り返し外挿されると共に、原画像４１の下端のデータが繰り返し外挿される。なお、図６（ｂ）のように結線すると、初段のラインメモリ１２１ａは不要とすることができる。すなわち、選択部１２２ａに入力されるラインメモリからの入力をラインメモリ１２１ｂとする。このときの垂直方向外挿部１２の動作を図７（ｂ）に示す。図７（ｂ）から明らかなように、図７（ａ）に比べて、選択部１２２ｂと１２２ｃにおける入力の切替のタイミングを１ライン分早くする必要がある。
【００３８】
上述したように、本実施形態によれば、所定の期間において、選択部１２２ａ，１２２ｂ，１２２ｃからラインメモリ１２１ａ，１２１ｄ，１２１ｅへの入力を所定の入力へ切り換えることによって、画像信号の外挿処理を行うことができる。
【００３９】
本実施形態では、２次元フィルタのタップ数が５である場合の垂直方向外挿部１２の構成および動作を説明したが、タップ数をより一般的な整数Ｌとした場合、最終段（タップについて見るとＬ番目のタップ）からＫ段目（Ｋは０から（Ｌ／２の整数部）−１のいずれかの整数）のタップに接続された遅延素子（本実施形態のように複数個の遅延素子でもよい）の入力側に本実施形態と同様の選択部を設けることによって、図４に示した原画像４１の上端の領域４１ａのデータを外挿することができる。さらに、初段のタップの入力側に本実施形態と同様の選択部を設けることによって、図４に示した原画像４１の下端の領域４１ｂのデータを外挿することができる。
【００４０】
また、少なくとも（Ｌ−１）段の遅延素子で画像信号の外挿処理を行うことにより、画像メモリに１フレーム分のデータを格納する必要がなくなるので、回路規模を縮小することができる。また、画像メモリに１フレーム分のデータを格納するとフレーム遅延が生じるが、本実施形態によればフレーム遅延が発生しないので、リアルタイム性を必要とする場合に好適である。
【００４１】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図８は、本実施形態による２次元フィルタ処理部８３の前処理回路の構成を示している。この前処理回路は、制御部８０、画素数カウンタ８１、および水平方向外挿部８２を備えている。
【００４２】
制御部８０は、回路の動作を制御するための制御信号を出力する。画素数カウンタ８１は、制御部８０から入力される制御信号に基づいてインクリメントされるカウント値（画素数）を記憶する。インクリメントされたカウント値は水平方向外挿部８２へ出力される。水平方向外挿部８２には入力データ（画像信号）および画素数カウンタ８１からのカウント値が入力される。水平方向外挿部８２は、画素数カウンタ８１からのカウント値に応じて、図１１に示すように、画像信号に基づいた原画像１１１のデータに対して水平方向の左端の領域１１１ａおよび右端の領域１１１ｂのデータを外挿する。図１２は本実施形態の外挿処理を模式的に示している。原画像１２１の左端および右端のデータが左右方向に対称となるように外挿される。外挿処理が行われた画像信号は後段の２次元フィルタ処理部８３へ出力される。２次元フィルタ処理部８３は、入力された画像信号に対して２次元フィルタ処理を施す。
【００４３】
図９は水平方向外挿部８２の回路構成を示している。まず、図９（ａ）に示す回路の構成および動作を説明する。水平方向外挿部８２は、画像信号を遅延させる遅延素子である５段のレジスタ８２１ａ，８２１ｂ，８２１ｃ，８２１ｄ，８２１ｅ、および入力信号の選択機能を有する選択部８２２ａ，８２２ｂ，８２２ｃを備えている。レジスタの段数である５は、２次元フィルタ処理部８３が処理単位とする画像の水平方向の画素数に相当する。
【００４４】
各レジスタには１画素分のデータが格納される。また、各レジスタは直列に連結されている。ただし、レジスタ８２１ｄは、選択部８２２ｂを介して前段のレジスタ８２１ｃと直列に連結され、レジスタ８２１ｅは、選択部８２２ｃを介して前段のレジスタ８２１ｄと直列に連結されている。また、各レジスタの出力が２次元フィルタ処理部８３の入力に接続されており、各レジスタに格納されたデータ（画像信号）が一括して２次元フィルタ処理部８３に入力されるようになっている。
【００４５】
初段のレジスタ８２１ａの入力は選択部８２２ａの出力に接続されている。選択部８２２ａは、画素数カウンタ８１から入力されるカウント値が示す画素数８２０ｄに応じて、新たな画素に係る入力データ８２０ａ（画像信号）と、レジスタ８２１ａから出力されたデータ８２０ｂと、レジスタ８２１ｃから出力されたデータ８２０ｃとのいずれかを選択してレジスタ８２１ａへ出力する。後述するように、選択部８２２ａが所定の期間でデータ８２０ｂ，８２０ｃをレジスタ８２１ａへ出力することによって、図１１に示した原画像１１１の右端の領域１１１ｂのデータが外挿される。
【００４６】
レジスタ８２１ａには、原画像の画像データ（入力データ８２０ａ）あるいは水平方向の外挿データ（データ８２０ｂ，８２０ｃ）が選択部８２２ａによって選択されて画素単位で入力される。レジスタ８２１ａに入力されたデータは１画素（１サイクル）分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部８３へ出力されると共に、後段のレジスタ８２１ｂへデータ８２０ｅとして、選択部８２２ｃへデータ８２０ｆとして、選択部８２２ａへデータ８２０ｂとして出力される。
【００４７】
レジスタ８２１ｂには、レジスタ８２１ａから出力されたデータ８２０ｅが入力される。レジスタ８２１ｂに入力されたデータは１画素（１サイクル）分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部８３へ出力されると共に、後段のレジスタ８２１ｃへデータ８２０ｇとして、選択部８２２ｂへデータ８２０ｈとして出力される。
【００４８】
レジスタ８２１ｃには、レジスタ８２１ｂから出力されたデータ８２０ｇが入力される。レジスタ８２１ｃに入力されたデータは１画素（１ライン）分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部８３へ出力されると共に、選択部８２２ｂへデータ８２０ｉとして、選択部８２２ａへデータ８２０ｃとして出力される。
【００４９】
レジスタ８２１ｃの出力およびレジスタ８２１ｄの入力の間には選択部８２２ｂが接続されている。選択部８２２ｂは、画素数８２０ｄに応じて、レジスタ８２１ｂから出力されたデータ８２０ｈと、レジスタ８２１ｃから出力されたデータ８２０ｉとのいずれかを選択してレジスタ８２１ｄへ出力する。後述するように、選択部８２２ｂが所定の期間でデータ８２０ｈをレジスタ８２１ｄへ出力することによって、図１１に示した原画像１１１の左端の領域１１１ａのデータが外挿される。
【００５０】
レジスタ８２１ｄには、選択部８２２ｂから出力されたデータ８２０ｈまたはデータ８２０ｉが入力される。レジスタ８２１ｄに入力されたデータは１画素（１サイクル）分の遅延の後に出力される。出力されたデータは２次元フィルタ処理部８３へ出力されると共に、選択部８２２ｃへデータ８２０ｊとして出力される。
【００５１】
レジスタ８２１ｄの出力およびレジスタ８２１ｅの入力の間には選択部８２２ｃが接続されている。選択部８２２ｃは、画素数８２０ｄに応じて、レジスタ８２１ａから出力されたデータ８２０ｆと、レジスタ８２１ｄから出力されたデータ８２０ｊとのいずれかを選択してレジスタ８２１ｅへ出力する。後述するように、選択部８２２ｃが所定の期間でデータ８２０ｆをレジスタ８２１ｅへ出力することによって、図１１に示した原画像１１１の左端の領域１１１ａのデータが外挿される。選択部８２２ｂ，８２２ｃは、同じライン数に基づいた期間で入力の切り換えを行う。
【００５２】
次に、水平方向外挿部８２の動作を説明する。図１０は水平方向外挿部８２の動作を示している。図１０（ａ）と（ｂ）のうち図１０（ａ）は、図９（ａ）に示した回路の動作を示している。画素数に応じた期間で入力データ８２０ａが画素単位で選択部８２２ａに入力される。以下、ａ，ｂ，ｃ，・・・，ｘ，ｙ，ｚというデータが入力データ８２０ａとして順に選択部８２２ａに入力されるものとする。
【００５３】
画素数が２５の期間までは、入力データ８２０ａを選択するように、選択部８２２ａによる入力の選択は固定される。画素数が０の期間でデータａが選択部８２２ａに入力されると、選択部８２２ａはそのデータａをレジスタ８２１ａへ出力する。レジスタ８２１ａは画素数が１の期間でデータａを出力する（ＤＯＵＴ１＝ａ）。このデータａはレジスタ８２１ｂおよび選択部８２２ａに入力される。レジスタ８２１ｂは画素数が２の期間でデータａを出力する（ＤＯＵＴ２＝ａ）。このデータａはレジスタ８２１ｃに入力される。レジスタ８２１ｃは画素数が３の期間でデータａを出力する（ＤＯＵＴ３＝ａ）。このデータａは選択部８２２ａ，８２２ｂに入力される。
【００５４】
画素数が２の期間で選択部８２２ｂには、レジスタ８２１ｂから出力されたデータａが入力される。選択部８２２ｂはこのデータａをレジスタ８２１ｄへ出力する。レジスタ８２１ｄは画素数が３の期間でデータａを出力する（ＤＯＵＴ４＝ａ）。また、画素数が２の期間で選択部８２２ｃには、レジスタ８２１ａから出力されたデータｂが入力される。選択部８２２ｃはこのデータｂをレジスタ８２１ｅへ出力する。レジスタ８２１ｅは画素数が３の期間でデータｂを出力する（ＤＯＵＴ５＝ｂ）。
【００５５】
画素数が３の期間で選択部８２２ｂには、レジスタ８２１ｂから出力されたデータｂと、レジスタ８２１ｃから出力されたデータａとが入力される。選択部８２２ｂはデータａを選択してレジスタ８２１ｄへ出力する。レジスタ８２１ｄは画素数が４の期間でデータａを出力する（ＤＯＵＴ４＝ａ）。また、画素数が３の期間で選択部８２２ｃには、レジスタ８２１ａから出力されたデータｃと、レジスタ８２１ｄから出力されたデータａとが入力される。選択部８２２ｃはデータａを選択してレジスタ８２１ｅへ出力する。レジスタ８２１ｅは画素数が４の期間でデータａを出力する（ＤＯＵＴ５＝ａ）。
【００５６】
上記の動作により、レジスタ８２１ｄには、レジスタ８２１ｃから出力されたデータａが入力される期間よりも前の期間で、レジスタ８２１ｂから出力された外挿分のデータａが先行して入力される。また、レジスタ８２１ｅには、レジスタ８２１ｄから出力されたデータａが入力される期間よりも前の期間で、レジスタ８２１ａから出力された外挿分のデータｂが先行して入力される。したがって、図１１に示した原画像１１１の左端の領域１１１ａのデータを外挿することができる。
【００５７】
画素数が４の期間で選択部８２２ｂ，８２２ｃは同時に入力を切り換える。すなわち、選択部８２２ｂはレジスタ８２１ｃからのデータ８２０ｉを選択するように、選択部８２２ｃはレジスタ８２１ｄからのデータ８２０ｊを選択するように、それぞれ入力を切り換える。これ以後、選択部８２２ｂ，８２２ｃによる入力の選択は固定される。
【００５８】
また、画素数が２６，２７の期間で選択部８２２ａは入力を切り換える。画素数が２６の期間で選択部８２２ａには、レジスタ８２１ａから出力されたデータｚと、レジスタ８２１ｃから出力されたデータｘとが入力される。選択部８２２ａはデータｚを選択してレジスタ８２１ａへ出力する。レジスタ８２１ａは画素数が２７の期間でデータｚを出力する（ＤＯＵＴ１＝ｚ）。
【００５９】
画素数が２７の期間で選択部８２２ａには、レジスタ８２１ａから出力されたデータｚと、レジスタ８２１ｃから出力されたデータｙとが入力される。選択部８２２ａはデータｙを選択してレジスタ８２１ａへ出力する。レジスタ８２１ａは画素数が２８の期間でデータｙを出力する（ＤＯＵＴ１＝ｙ）。
【００６０】
上記の動作により、レジスタ８２１ａには、終端の画素に係るデータｚが入力された期間よりも後の期間で、レジスタ８２１ａから出力された外挿分のデータｚと、レジスタ８２１ｃから出力された外挿分のデータｙとが入力される。したがって、図１１に示した原画像１１１の右端の領域１１１ｂのデータを外挿することができる。なお、図９（ｂ）のように結線すると、初段のレジスタ８２１ａは不要とすることができる。すなわち、選択部８２２ａに入力されるレジスタからの入力をレジスタ８２１ｂ，８２１ｄとする。このときの水平方向外挿部８２の動作を図１０（ｂ）に示す。図１０（ｂ）から明らかなように、図１０（ａ）に比べて、選択部８２２ｂと８２２ｃにおける入力の切替のタイミングを１クロック分早くする必要がある。
【００６１】
次に、本実施形態の変形例を説明する。図１３は水平方向外挿部８２の他の回路構成例を示している。図１３（ａ）に示す回路では、選択部８２２ａ，８２２ｃの入力が図９に示した回路とは異なっている。選択部８２２ａは、新たな画素に係る入力データ８２０ａ（画像信号）と、レジスタ８２１ａから出力されたデータ８２０ｂとのいずれかを選択してレジスタ８２１ａへ出力する。また、選択部８２２ｃは、レジスタ８２１ｂから出力されたデータ８２０ｈと、レジスタ８２１ｄから出力されたデータ８２０ｊとのいずれかを選択してレジスタ８２１ｅへ出力する。
【００６２】
図１４は垂直方向外挿部１２の動作を示している。図１４（ａ）と（ｂ）のうち図１４（ａ）は、図１３（ａ）に示した回路の動作を示している。画素数が２の期間で選択部８２２ｃには、レジスタ８２１ｂから出力されたデータａが入力される。選択部８２２ｃはこのデータａをレジスタ８２１ｅへ出力する。レジスタ８２１ｅは画素数が３の期間でデータａを出力する（ＤＯＵＴ５＝ａ）。また、画素数が３の期間で選択部８２２ｃには、レジスタ８２１ｂから出力されたデータｂと、レジスタ８２１ｄから出力されたデータａとが入力される。選択部８２２ｃはデータａを選択してレジスタ８２１ｅへ出力する。レジスタ８２１ｅは画素数が４の期間でデータａを出力する（ＤＯＵＴ５＝ａ）。
【００６３】
画素数が２６の期間で選択部８２２ａには、レジスタ８２１ａから出力されたデータｚが入力される。選択部８２２ａはデータｚを選択してレジスタ８２１ａへ出力する。レジスタ８２１ａは画素数が２７の期間でデータｚを出力する（ＤＯＵＴ１＝ｚ）。同様に画素数が２７の期間で選択部８２２ａはデータｚを選択してレジスタ８２１ａへ出力する。レジスタ８２１ａは画素数が２８の期間でデータｚを出力する（ＤＯＵＴ１＝ｚ）。
【００６４】
上記以外の動作は前述した動作と同様である。上記の動作により、図１１に示した原画像１１１の左端の画素のデータが繰り返し外挿されると共に、原画像１１１の右端のデータが繰り返し外挿される。なお、図１３（ｂ）のように結線すると、初段のレジスタ８２１ａは不要とすることができる。すなわち、選択部８２２ａに入力されるレジスタからの入力をレジスタ８２１ｂとする。このときの水平方向外挿部８２の動作を図１４（ｂ）に示す。図１４（ｂ）から明らかなように、図１４（ａ）に比べて、選択部８２２ｂと８２２ｃにおける入力の切替のタイミングを１クロック分早くする必要がある。
【００６５】
上述したように、本実施形態によれば、第１の実施形態と同様に、画像信号の外挿処理を行うことができると共に、回路規模を縮小することができる。
【００６６】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。図１５は、本実施形態による２次元フィルタ処理部１５５の前処理回路の構成を示している。この前処理回路は、制御部１５０、ライン数カウンタ１５１、画素数カウンタ１５２、垂直方向外挿部１５３、および水平方向外挿部１５４を備えている。
【００６７】
ライン数カウンタ１５１および垂直方向外挿部１５３は、第１の実施形態で説明したライン数カウンタ１１および垂直方向外挿部１２とそれぞれ同様である。また、画素数カウンタ１５２および水平方向外挿部１５４は、第２の実施形態で説明した画素数カウンタ８１および水平方向外挿部８２とそれぞれ同様である。したがって、本実施形態によれば、画像の垂直方向と水平方向の両方に外挿処理を行うことができる。本実施形態では、垂直方向の外挿処理の後に水平方向の外挿処理が行われるようになっているが、外挿処理の順番は逆でもよい。
【００６８】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施形態による前処理回路の構成を示すブロック図である。
【図２】本発明の第１の実施形態による前処理回路が備える垂直方向外挿部の構成を示す回路図である。
【図３】本発明の第１の実施形態による前処理回路が備える垂直方向外挿部の動作を示すタイミングチャートである。
【図４】本発明の第１の実施形態における画像信号の外挿処理を説明するための参考図である。
【図５】本発明の第１の実施形態における画像信号の外挿処理を説明するための参考図である。
【図６】本発明の第１の実施形態による前処理回路が備える垂直方向外挿部の変形例の構成を示す回路図である。
【図７】本発明の第１の実施形態による前処理回路が備える垂直方向外挿部の動作を示すタイミングチャートである。
【図８】本発明の第２の実施形態による前処理回路の構成を示すブロック図である。
【図９】本発明の第２の実施形態による前処理回路が備える水平方向外挿部の構成を示す回路図である。
【図１０】本発明の第２の実施形態による前処理回路が備える水平方向外挿部の動作を示すタイミングチャートである。
【図１１】本発明の第２の実施形態における画像信号の外挿処理を説明するための参考図である。
【図１２】本発明の第２の実施形態における画像信号の外挿処理を説明するための参考図である。
【図１３】本発明の第２の実施形態による前処理回路が備える水平方向外挿部の変形例の構成を示す回路図である。
【図１４】本発明の第２の実施形態による前処理回路が備える水平方向外挿部の動作を示すタイミングチャートである。
【図１５】本発明の第３の実施形態による前処理回路の構成を示すブロック図である。
【符号の説明】
【００７０】
１０，８０，１５０・・・制御部、１１，１５１・・・ライン数カウンタ、１２，１５３・・・垂直方向外挿部、１３，８３，１５５・・・２次元フィルタ処理部、８１，１５２・・・画素数カウンタ、８２，１５４・・・水平方向外挿部、１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ・・・ラインメモリ、１２２ａ，１２２ｂ，１２２ｃ，８２２ａ，８２２ｂ，８２２ｃ・・・選択部、８２１ａ，８２１ｂ，８２１ｃ，８２１ｄ，８２１ｅ・・・レジスタ
【特許請求の範囲】
【請求項１】
Ｌ×Ｍ（Ｌ，Ｍは整数）の画素に係る画像信号を処理する２次元フィルタに前記画像信号を入力する前処理回路であって、
前記画像信号を遅延させる遅延素子をＮ段（Ｎ≧Ｌ−１またはＭ−１）有し、最終段からＫ段目（Ｋは０から（Ｎ／２の整数部）−１のいずれかの整数）の前記遅延素子が、前段の前記遅延素子からの第１の入力と前記第１の入力とは異なる第２の入力とのいずれかを選択してＫ段目の前記遅延素子に入力する選択部を介して前段の前記遅延素子と直列に連結されるように、Ｎ段の前記遅延素子が直列に連結され、各遅延素子の出力が前記２次元フィルタの入力に接続されると共に、（Ｎ／２の整数部）番目までの画素または画素群に係る前記画像信号が前記２次元フィルタに並列に入力可能となった期間において、前記選択部からＫ段目の前記遅延素子への入力が前記第２の入力となるように前記選択部を制御する制御部を有する
ことを特徴とする前処理回路。
【請求項２】
Ｌ×Ｍ（Ｌ，Ｍは整数）の画素に係る画像信号を処理する２次元フィルタに前記画像信号を入力する前処理回路であって、
前記画像信号を遅延させる遅延素子をＮ段（Ｎ≧Ｌ−１またはＭ−１）有し、Ｎ段の前記遅延素子が直列に連結され、各遅延素子の出力が前記２次元フィルタの入力に接続されると共に、
新たな画素または画素群に係る前記画像信号を入力する第１の入力と前記第１の入力とは異なる第２の入力とのいずれかを選択する選択部と、
終端の画素または画素群に係る前記画像信号が入力される期間の次の期間において、前記選択部が前記第２の入力を選択するように前記選択部を制御する制御部と、
を有することを特徴とする前処理回路。
【請求項３】
前記選択部は、前記第２の入力として、前記２次元フィルタへの初段から（Ｎ／２の整数部）段までのいずれかの入力が接続されていることを特徴とする請求項１に記載の前処理回路。
【請求項４】
Ｎ段の前記遅延素子のいずれかの出力が前記第２の入力に接続されていることを特徴とする請求項２に記載の前処理回路。
【請求項５】
前記遅延素子はラインメモリであることを特徴とする請求項１〜請求項４のいずれかに記載の前処理回路。
【請求項６】
前記遅延素子は１画素に係るレジスタであることを特徴とする請求項１〜請求項４のいずれかに記載の前処理回路。
【請求項１】
Ｌ×Ｍ（Ｌ，Ｍは整数）の画素に係る画像信号を処理する２次元フィルタに前記画像信号を入力する前処理回路であって、
前記画像信号を遅延させる遅延素子をＮ段（Ｎ≧Ｌ−１またはＭ−１）有し、最終段からＫ段目（Ｋは０から（Ｎ／２の整数部）−１のいずれかの整数）の前記遅延素子が、前段の前記遅延素子からの第１の入力と前記第１の入力とは異なる第２の入力とのいずれかを選択してＫ段目の前記遅延素子に入力する選択部を介して前段の前記遅延素子と直列に連結されるように、Ｎ段の前記遅延素子が直列に連結され、各遅延素子の出力が前記２次元フィルタの入力に接続されると共に、（Ｎ／２の整数部）番目までの画素または画素群に係る前記画像信号が前記２次元フィルタに並列に入力可能となった期間において、前記選択部からＫ段目の前記遅延素子への入力が前記第２の入力となるように前記選択部を制御する制御部を有する
ことを特徴とする前処理回路。
【請求項２】
Ｌ×Ｍ（Ｌ，Ｍは整数）の画素に係る画像信号を処理する２次元フィルタに前記画像信号を入力する前処理回路であって、
前記画像信号を遅延させる遅延素子をＮ段（Ｎ≧Ｌ−１またはＭ−１）有し、Ｎ段の前記遅延素子が直列に連結され、各遅延素子の出力が前記２次元フィルタの入力に接続されると共に、
新たな画素または画素群に係る前記画像信号を入力する第１の入力と前記第１の入力とは異なる第２の入力とのいずれかを選択する選択部と、
終端の画素または画素群に係る前記画像信号が入力される期間の次の期間において、前記選択部が前記第２の入力を選択するように前記選択部を制御する制御部と、
を有することを特徴とする前処理回路。
【請求項３】
前記選択部は、前記第２の入力として、前記２次元フィルタへの初段から（Ｎ／２の整数部）段までのいずれかの入力が接続されていることを特徴とする請求項１に記載の前処理回路。
【請求項４】
Ｎ段の前記遅延素子のいずれかの出力が前記第２の入力に接続されていることを特徴とする請求項２に記載の前処理回路。
【請求項５】
前記遅延素子はラインメモリであることを特徴とする請求項１〜請求項４のいずれかに記載の前処理回路。
【請求項６】
前記遅延素子は１画素に係るレジスタであることを特徴とする請求項１〜請求項４のいずれかに記載の前処理回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００９−４４６７０（Ｐ２００９−４４６７０Ａ）
【公開日】平成２１年２月２６日（２００９．２．２６）
【国際特許分類】
【出願番号】特願２００７−２１００８９（Ｐ２００７−２１００８９）
【出願日】平成１９年８月１０日（２００７．８．１０）
【出願人】（００００００３７６）オリンパス株式会社 (11,466)
【Ｆターム（参考）】
【公開日】平成２１年２月２６日（２００９．２．２６）
【国際特許分類】
【出願日】平成１９年８月１０日（２００７．８．１０）
【出願人】（００００００３７６）オリンパス株式会社 (11,466)
【Ｆターム（参考）】
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