半導体メモリカード
【課題】通常のホスト機器との互換性を保ちつつデータ高速転送が可能であり、配線レイアウト上の制約が小さい半導体メモリカードを提供する。
【解決手段】SDメモリカード100は、コネクタへの挿入方向側の端部に一列に配列された九つのピンからなり、通常モードにおいては、DAT2、DAT3、CMD、GND、Vcc、CLK、GND、DAT0、DAT1として機能し、一部が通常モード及び高速モードで兼用される第1のピン群と、少なくとも2対の差動信号用のピン対を含む七つ以上のピンからなり、第2のモードにおいてのみ使用され、差動信号用のピン対の各々の両脇にはGNDが位置するように配置された第2のピン群を有し、高速モードにおいて、第1のピン群を構成する各ピンのうち、通常モードにおいてDAT0及びDAT1として機能するものは差動クロック信号CLK+及びCLK−に変更して機能させ、残りのピンは機能を停止させる。
【解決手段】SDメモリカード100は、コネクタへの挿入方向側の端部に一列に配列された九つのピンからなり、通常モードにおいては、DAT2、DAT3、CMD、GND、Vcc、CLK、GND、DAT0、DAT1として機能し、一部が通常モード及び高速モードで兼用される第1のピン群と、少なくとも2対の差動信号用のピン対を含む七つ以上のピンからなり、第2のモードにおいてのみ使用され、差動信号用のピン対の各々の両脇にはGNDが位置するように配置された第2のピン群を有し、高速モードにおいて、第1のピン群を構成する各ピンのうち、通常モードにおいてDAT0及びDAT1として機能するものは差動クロック信号CLK+及びCLK−に変更して機能させ、残りのピンは機能を停止させる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、本発明は半導体メモリカードに関する。
【背景技術】
【0002】
近年、例えばNANDフラッシュメモリなどの半導体メモリを用いたメモリカードは、連続撮影した静止画像や高解像度の動画像の記録といった用途にも用いられており、これらの用途においては短時間に多くの情報を読み出したり書き込んだりすること、即ちデータ転送速度の高速化が求められている。一例としては、300MB/secのデータ転送速度を実現することが求められている。
【0003】
旧来のSDTMメモリカード(以下、SDメモリカードと表記する。)は、データ転送速度が高々20MB/sec程度であるため、通常の動作モード(通常モード)とは別に、これよりも高速に情報を読み書き可能な動作モード(高速モード)でも使用可能とすることで、通常のホスト機器との互換性を保ちつつ高速度のデータ転送を可能とすることが提案されている。
【0004】
動作モードの切り替えを可能とする場合、全てのピンの機能をモードごとに変更するとなると、半導体メモリを制御するコントローラの負荷が増大してデータ転送速度の高速化の妨げとなってしまう。このため、高速モード用のピンを通常モード用のピンとは別個に設ける必要が生じている。その一方で、MMC(Multi Media Card)規格に採用されているような2列配置と同様に高速モードで用いる信号の全てに対応してピンを新設するとなると、半導体メモリを実装する回路基板の配線レイアウト上の制約が大きくなってしまう(特許文献1参照)。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2005−84935号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、通常のホスト機器との互換性を保ちつつデータ高速転送が可能であり、半導体メモリを実装する回路基板の配線レイアウト上の制約が小さい半導体メモリカードを提供することを目的とする。
【課題を解決するための手段】
【0007】
本願発明の一態様によれば、基板の一方の面に実装された半導体メモリと、基板の他方の面に実装され、半導体メモリを制御するコントローラとを有し、第1のモードと、該第1のモードよりも高速にデータを転送する第2のモードとで動作可能な半導体メモリカードであって、コネクタへの挿入方向側の端部に一列に配列された複数のピンからなり、第1のモードにおいては、四つのデータピン、一つのコマンドピン、一つの電源ピン、一つのクロックピン及び二つのグランドピンとして機能し、一部が第1及び第2のモードで兼用される第1のピン群と、少なくとも2対の差動信号用のピン対を含む複数のピンからなり、差動信号用のピン対の各々の両脇にはグランドが位置するように配置され、第2のモードにおいてのみ使用される第2のピン群とを有し、第2のモードにおいては、第1のピン群を構成する各ピンのうち、第1のモードにおいてデータピン、コマンドピン、クロックピンとして機能するもののうちの隣接するいずれか二つを差動クロック信号用のピン対に変更して機能させ、残りは機能を停止させることを特徴とする半導体メモリカードが提供される。
【発明の効果】
【0008】
本発明によれば、通常のホスト機器との互換性を保ちつつデータ高速転送が可能であり、半導体メモリを実装する回路基板の配線レイアウト上の制約が小さい半導体メモリカードを提供できるという効果を奏する。
【図面の簡単な説明】
【0009】
【図1】図1は、本発明の第1の実施の形態にかかる半導体メモリカードとしてのSDメモリカードの構成を示す図である。
【図2】図2は、下ケース側を視点としたSDメモリカードの外観を示す図である。
【図3】図3は、回路基板のメモリパッケージ実装面のソルダレジスト開口パターンの構成例を示す図である。
【図4】図4は、回路基板の裏面の平面図である。
【図5】図5は、回路基板上に形成された通常モード用の端子パターン及び抵抗素子群並びにボンディングフィンガーがそれぞれ配線によって電気的に接続されている様子を示す図である。
【図6】図6は、回路基板上に形成された高速モード用の端子パターン及び抵抗素子群並びにボンディングフィンガーがそれぞれ配線によって電気的に接続されている様子を示す図である。
【図7】図7は、検出用の切り欠きを設けたSDメモリカードの一例を示す図である。
【図8】図8は、検出用に拡張されたピンを備えたSDメモリカードの一例を示す図である。
【図9】図9は、高速モード用としてさらに1ピンを追加したSDメモリカードの一例を示す図である。
【図10】図10は、本発明の第2の実施の形態にかかる半導体メモリカードとしてのSDメモリカードの外観を示す図である。
【図11】図11は、本発明の第3の実施の形態にかかる半導体メモリカードとしてのSDメモリカードの外観を示す図である。
【図12】図12は、下ケースに設ける薄肉部の形状の一例を示す図である。
【図13】図13は、高速モード用のピンを通常モード用のピンと異なる方向に配列させたSDメモリカードの一例を示す図である。
【発明を実施するための形態】
【0010】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体メモリカードを詳細に説明する。なお、これらの実施の形態によって本発明が限定されるものではない。
【0011】
〔第1の実施の形態〕
図1は、本発明の第1の実施の形態にかかる半導体メモリカードとしてのSDメモリカードの構成を示す図である。ここで、図1の紙面における左方向はコネクタへの挿入方向であり、左側を「前」と定義する。同様に図1の紙面右方向はコネクタからの抜き取り方向であり、右側を「後」と定義する。さらに、図1の紙面上方向を「上」、紙面下方向を「下」と定義する。
【0012】
図1に示すように、SDメモリカード100の外装は、上ケース1と、上ケース1に対してその周囲が溶着され、メモリパッケージ及びこれを制御するメモリコントローラを収納する下ケース2とによって形成される。
【0013】
上ケース1及び下ケース2によって形成されるSDメモリカード100内には、例えばNAND型フラッシュメモリなどの不揮発性半導体メモリで形成されたメモリパッケージ3A、3B、及びそれらを制御するメモリコントローラ12がそれぞれ回路基板7に実装される。回路基板7の上面(上ケース1側)にメモリパッケージ3A、3Bが実装され、回路基板7裏面(下ケース2側)であって、メモリパッケージ3Aの真下にメモリパッケージ3A、3Bを制御するメモリコントローラ12が実装されている。そして、樹脂ポッティング4が、メモリコントローラ12を保護するようにその周囲に形成されている。SDメモリカード100の前方下部には、不図示の外部機器と電気的に接続され、メモリパッケージ3A、3Bのデータを通常モードで入出力するための端子部6aが形成されている。また、前後方向の中央よりも後端寄りの下部には、メモリパッケージ3A、3Bのデータを高速モードで入出力するための端子部6bが形成されている。なお、SDメモリカード100の前後方向中央部は、ホスト機器への着脱の際に曲げ応力やねじり応力等が作用しやすく、またメモリパッケージ3A、3Bが存在していないために構造的に弱い部分であるが、この部分を避けて後端寄りに端子部6bを形成することで、端子部6bを設けることによるSDメモリカード100の剛性の低下を軽減できる。
【0014】
メモリパッケージ3A、3Bのデータはメモリコントローラ12及び端子部6a、6bを介して不図示の外部機器(ホスト機器)とやり取りされる。ここで、メモリコントローラ12と端子部6a、6bとの間に複数の抵抗素子(以下、抵抗素子(群)5a、5bと表記する。)が回路基板7裏面上に形成される。ここで抵抗素子5a、5bの抵抗値は、例えば数[Ω]〜数10[Ω]の値を有する。なお、抵抗素子群5bについても、メモリパッケージ3A、3Bが存在していないために構造的に弱いSDメモリカード100の前後方向についての中央部を避けて、後端寄りに配置されている。
【0015】
上ケース1は、SDメモリカード100の仕様などを印刷したラベルを貼るためのラベル貼り付け溝8と、不図示の外部機器との着脱の際に把持される取っ手9とを備えている。
【0016】
図2(a)は、下ケース2側を視点としたSDメモリカード100の外観を示している。SDメモリカード100は、通常モード用として1〜9番ピン、高速モード用として10〜17番ピンを備えている。
【0017】
1〜9番ピンは、通常のSDメモリカードが備えるピンと同様の位置、形状、機能となっている。すなわち、1番ピンはDAT3(データ)、2番ピンにはCMD(コマンド)、3番ピンにはGND(グランド)、4番ピンにはVcc(電源)、5番ピンにはCLK(クロック)、6番ピンにはGND(グランド)、7番ピンにはDAT0(データ)、8番ピンにはDAT1(データ)、9番ピンにはDAT2(データ)がそれぞれ割り当てられている。
【0018】
10〜17番ピンは、高速モードでのみ使用されるピンであり、10番ピンはGND(グランド)、11番ピンはD0+(差動データ+)、12番ピンはD0−(差動データ−)、13番ピンはGND(グランド)、14番ピンはD1+(差動データ+)、15番ピンはD1−(差動データ−)、16番ピンはGND(グランド)、17番ピンにはVcc2(電源)がそれぞれ割り当てられている。すなわち、差動信号用として隣接するピンの対を二対(11番ピンと12番ピンとの対、14番ピンと15番ピンとの対)有し、各々のピンの対がGNDで挟まれた配置となっている。差動信号用のピンの対は、各々1チャンネル分のデータ転送機能を備えており、SDメモリカード100は高速モード用として合計2チャンネル分のデータ転送機能を持っている。なお、Vcc2が割り当てられた17番ピンは省略することも可能であり、その場合には高速モード用のピンとしては10〜16番の七つのピンが配列される。また、Vcc2が割り当てられた17番ピンは、任意の差動信号用のピンとGNDとの間に配置することもできる。
【0019】
10〜17番ピンは、1〜9番ピンよりも小さく形成されており、負荷容量を減少させたことで高速動作を実現しやすくなっている。なお、10〜17番ピンは、高速モードにおいてのみ使用されるため、1〜9番ピンと比較して小さくしたとしても、従来のホスト機器(通常のSDカードのみに対応したホスト機器)との互換性は失われない。また、所望のデータ転送速度を実現できるのであれば、高速モード用のピン(10〜17番ピン)を通常モード用のピン(1〜9番ピン)と同じ大きさで形成することも可能である。
【0020】
なお、図2(a)では10〜17番ピンの幅方向の中央の間隔が1〜8番ピンの中央の間隔と同一である構成を例として示したが、図2(b)に示すように、10〜17番ピンの幅方向の中央の間隔が1〜8番ピンの中央の間隔と異なっていても良い。
【0021】
図3は、回路基板7のメモリパッケージ3A、3B実装面のソルダレジスト開口パターンの構成例を示す図である。なお、回路基板7のメモリパッケージ実装面は、上ケースと対向する側の面である。図示するように、回路基板7のメモリパッケージ3A、3Bの実装面には、メモリパッケージ3A、3Bのはんだ接続端子の各位置に合わせてソルダレジスト開口パターン20、30がそれぞれ形成されている。すなわち、ソルダレジスト開口パターン20、30には、メモリパッケージ3A、3Bと基板回路7とをはんだ接続し、それぞれ電気的に接続するための実装パッドが設けられている。
【0022】
また回路基板7上には、ヒューズ素子31及びキャパシタ素子32を半田接続によって電気的に接続するための実装パッドが設けられている。
【0023】
図4に、回路基板7の裏面、すなわち下ケース2側から見た回路基板7の平面図を示す。図示するように、回路基板7裏面上にメモリコントローラ12、複数のテストパッド群40、抵抗素子群5a、5b、及び金などで形成される端子パターン50〜58、60〜67が形成されている。前述したようにメモリコントローラ12表面に形成された複数の電極パッドからは、ボンディングフィンガー13に向かって、やり取りするデータの本数だけボンディングワイヤ11が形成されている。また前述したように、メモリコントローラ12、ボンディングフィンガー13、及びボンディングワイヤ11を保護するように樹脂ポッティング4が形成されている。
【0024】
また図示するように、端子パターン50〜58はそれぞれ図1で説明した端子部6aのピン配置に対応するように形成されている。端子パターン50はDAT(データ)2ピン(9番ピン)、端子パターン51はDAT3ピン(1番ピン)、端子パターン52はCMD(コマンド)ピン(2番ピン)、端子パターン53はGNDピン(3番ピン)、端子パターン54はVccピン(4番ピン)、端子パターン55はCLK(クロック)ピン(5番ピン)、端子パターン56はGNDピン(6番ピン)、端子パターン57はDAT0ピン(7番ピン)、端子パターン58はDAT1ピン(8番ピン)にそれぞれ対応する。なお、特に区別しない場合には、これらを端子パターンAと表記する。
【0025】
さらに、図示するように、端子パターン60〜67はそれぞれ図1で説明した端子部6bのピン配置に対応するように形成されている。端子パターン60はGNDピン(10番ピン)、端子パターン61はD0+ピン(11番ピン)、端子パターン62はD0−ピン(12番ピン)、端子パターン63はGNDピン(13番ピン)、端子パターン64はD1+ピン(14番ピン)、端子パターン65はD1−ピン(15番ピン)、端子パターン66はGNDピン(16番ピン)、端子パターン67はVccピン(17番ピン)にそれぞれ対応する。なお、特に区別しない場合には、これらを端子パターンBと表記する。
【0026】
また、抵抗素子群5aは六つの抵抗素子で形成される。これは、不図示の外部機器とメモリパッケージ3A、3Bとの間におけるデータの入出力を、端子パターン50〜52、55、57、及び58の計六つの端子パターンを用いてデータの入出力を行うからである。すなわち、端子パターン50〜52、55、57、及び58と抵抗素子群5aとはそれぞれ配線で電気的に接続されており、また、メモリコントローラ12側に配置されている複数のボンディングフィンガー13のいずれかと抵抗素子群5aとがほぼ同じ配線長で電気的に接続されている。
【0027】
また、抵抗素子群5bは四つの抵抗素子で形成される。これは、不図示の外部機器とメモリパッケージ3A、3Bとの間におけるデータの入出力を、端子パターン61、62、64及び65の計四つの端子パターンを用いてデータの入出力を行うためである。すなわち、端子パターン61、62、64及び65と抵抗素子群5bとはそれぞれ配線で電気的に接続されており、また、メモリコントローラ12側に配置されている複数のボンディングフィンガー13のいずれかと抵抗素子群5bとがほぼ同じ配線長で電気的に接続されている。
【0028】
なお、抵抗素子群5a、5bは省略することも可能である。
【0029】
図5に、回路基板7上に形成された通常モード用の端子パターンA及び抵抗素子群5a、及びボンディングフィンガー13がそれぞれ配線によって電気的に接続されている様子を示す。なお、抵抗素子群5aに含まれる六つの抵抗素子をそれぞれ抵抗素子5a−1〜5a−6と表記する。
【0030】
図示するように、端子パターン50は抵抗素子5a−1に、端子パターン51は抵抗素子5a−2に、端子パターン52は抵抗素子5a−3に、端子パターン55は抵抗素子5a−4に、端子パターン57は抵抗素子5a−5に、そして端子パターン58は抵抗素子5a−6にそれぞれ配線70によって接続されている。そして、抵抗素子5a−1〜5a−6とボンディングフィンガーとがそれぞれ配線71によって接続されている。これにより、端子パターンAから転送された種々のデータをメモリコントローラ12へと転送する。
【0031】
そして、端子パターン50〜58のうち、端子パターン50〜52、55、57、58によってメモリコントローラ12とのデータの入出力が実行される。具体的には端子パターン50、51、57、58によって、メモリパッケージ3A、3Bを形成する例えばNANDフラッシュメモリにデータが転送される。
【0032】
また、端子パターン52によってコマンドの授受が行われる。このコマンドに基づいて、上記転送されるデータの書き込み動作、読み出し動作、及び消去動作時における動作シーケンスを実行する。このシーケンスを実行するために、メモリパッケージ3A、3B内に含まれる各回路ブロックの動作を制御する。また、端子パターン55からメモリコントローラ12にクロックCLKが転送される。更にクロックCLKに基づいて上記動作シーケンスが実行される。
【0033】
また、端子パターン54によって、SDメモリカード全体に電圧を供給する。
【0034】
なお、抵抗素子群5aは、例えばセラミックで形成された抵抗材の両端に金属端子を備えた形状をとる。つまり、抵抗素子5a−1〜5a−6の一端と端子パターンAとが配線70で接続され、抵抗素子5a−1〜5a−6の他端とボンディングフィンガー13とが配線71で接続されている。
【0035】
つまり、抵抗素子5a−1〜5a−6とボンディングフィンガー13とを接続する配線71は、6本設けられる。そして、配線71はほぼ等配線長である。
【0036】
また、端子パターン50〜52、55、57、及び58から、抵抗素子5aを介してボンディングフィンガー13に達する信号経路の各々において、端子パターン50〜52、55、57、及び58から抵抗素子5を介してボンディングフィンガー13に達する信号経路は、全てほぼ等しくされる。
【0037】
より具体的には、端子パターン50及び抵抗素子5a−1を接続する配線70の長さと抵抗素子5a−1及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン51及び抵抗素子5a−2を接続する配線70の長さと抵抗素子5a−2及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン52及び抵抗素子5a−3を接続する配線70の長さと抵抗素子5a−3及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン55及び抵抗素子5a−4を接続する配線70の長さと抵抗素子5a−4及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン57及び抵抗素子5a−5を接続する配線70の長さと抵抗素子5a−5及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン58及び抵抗素子5−6を接続する配線70の長さと抵抗素子5a−6及びボンディングフィンガー13を接続する配線71の長さの和は、互いにほぼ等しい。
【0038】
これは、メモリコントローラ12の通常モード用のIO端子が、端子パターンAの近傍に配置され、且つ配線70、71のそれぞれが同一表面上、すなわち回路基板7上で形成されるためである。なお、図5においては、端子パターン50〜52、55、57、及び58から抵抗素子5を介してボンディングフィンガー13に達する信号経路が、全てほぼ等しく配線された構成を例として示したが、各信号経路の配線長が異なっても特性に支障が無い場合は、配線長が異なるように設計することも可能である。
【0039】
一方、高速モード用のメモリコントローラ12のIO端子は、SDメモリカード100の後端側に配置されている。これにより、高速モード用の配線長も、それぞれほぼ等しくなっている。
図6に、回路基板7上に形成された高速モード用の端子パターンB及び抵抗素子群5b、及びボンディングフィンガー13がそれぞれ配線によって電気的に接続されている様子を示す。なお、抵抗素子群5bに含まれる四つの抵抗素子をそれぞれ抵抗素子5b−1〜5b−4と表記する。
【0040】
図示するように、端子パターン61は抵抗素子5b−1に、端子パターン62は抵抗素子5b−2に、端子パターン64は抵抗素子5b−3に、端子パターン65は抵抗素子5b−4にそれぞれ配線70によって接続されている。そして、抵抗素子5b−1〜5b−6とボンディングフィンガーとがそれぞれ配線71によって接続されている。これにより、端子パターンBから転送された種々のデータをメモリコントローラ12へと転送する。
【0041】
なお、抵抗素子群5bは、例えばセラミックで形成された抵抗材の両端に金属端子を備えた形状をとる。つまり、抵抗素子5b−1〜5b−4の一端と端子パターンBとが配線70で接続され、抵抗素子5b−1〜5b−4の他端とボンディングフィンガー13とが配線71で接続されている。
【0042】
つまり、抵抗素子5b−1〜5b−4とボンディングフィンガー13とを接続する配線71は、4本設けられる。そして、配線71はほぼ等配線長である。
【0043】
また、端子パターン61、62、64及び65から、抵抗素子5bを介してボンディングフィンガー13に達する信号経路の各々において、端子パターン61、62、64及び65から抵抗素子5を介してボンディングフィンガー13に達する信号経路は、全てほぼ等しくされる。なお、図6においては、端子パターン61、62、64及び65から、抵抗素子5bを介してボンディングフィンガー13に達する信号経路が、全てほぼ等しく配線された構成を例として示したが、各信号経路の配線長が異なっても特性に支障が無い場合は、配線長が異なるように設計することも可能である。
【0044】
より具体的には、端子パターン61及び抵抗素子5b−1を接続する配線70の長さと抵抗素子5b−1及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン62及び抵抗素子5b−2を接続する配線70の長さと抵抗素子5b−2及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン64及び抵抗素子5b−3を接続する配線70の長さと抵抗素子5b−3及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン65及び抵抗素子5b−4を接続する配線70の長さと抵抗素子5b−4及びボンディングフィンガー13を接続する配線71の長さの和は、互いにほぼ等しい。
また、D0+ピンに接続された配線71とD0−ピンに接続された配線71とは、差動信号を効率よく伝送するために平行に配線を行う。同様に、D0+ピンに接続された配線70とD0−ピンに接続された配線70も平行に配線を行う。D1+ピンに接続された配線71、70と、D1−ピンに接続された71、70についても同様に配線を行う。さらに、D0+ピンとD0−ピンのペアになった配線の両側には隣接してGNDの配線を設け、GND端子である端子63及び66へ接続する。同様に、D1+ピンとD1−ピンのペアになった配線の両側には、隣接してGNDの配線を設け、GND端子である端子63及び60へ接続する。このような差動配線のペアを配線するために、配線70と配線71の配線長が異なっても特性に支障が無い場合は、配線長が異なるように設計することもある。
【0045】
これは、メモリコントローラ12の高速モード用のIO端子が、端子パターンBの近傍に配置され、且つ配線70、71のそれぞれが同一表面上、すなわち回路基板7上で形成されるためである。
【0046】
そして、端子パターン60〜67のうち、端子パターン61、62、64、65によってメモリコントローラ12との高速モードでのデータの入出力が実行される。具体的には端子パターン61、62、64、65によって、メモリパッケージ3A、3Bを形成する例えばNANDフラッシュメモリにデータが転送される。
【0047】
SDメモリカードを高速モードで動作させる場合には、1〜9番ピンのうち、GND(3番、6番)及びVcc(4番)以外のピンについては、通常モードでの機能を無効とする。そして、7番ピンと8番ピンとについては、通常モードとは異なる機能を割り当て、高速動作用の差動クロックCLK+、CLK−として使用する。したがって、1番ピン、2番ピン、5番ピン及び9番ピンについては、高速モード時は機能を停止したままであり、使用されない。なお、差動クロックCLK+、CLK−の周波数は最大で150MHzであるため、通常モード用である7、8番ピンを用いてもデータ転送速度の高速化の妨げとなることはない。通常モード用として既存のピンを用いてCLK+、CLK−を転送することにより、回路基板7上にこれらの転送用の端子を新たに設ける必要が無くなるため、配線レイアウト上の制約が低減される。
【0048】
そして、差動データピンD0±によるチャンネルと差動データピンD1±によるチャンネルとで、CLK±に基づいて1チャンネルあたり1.5Gbpsデータを転送し、合わせて300Mbyte/secのデータ転送速度を実現する。
【0049】
ところで、SDメモリカード100に対応するようにホスト機器側のコネクタの接点数を増やす場合、1〜9番ピンと10〜17番ピンとをMMC規格における2列配置と同様にオフセットして千鳥状に配置すると、SDメモリカード100を抜き差しする際にコネクタ側の高速モード用の端子がカード側の通常モード用のピン同士の間を通過することとなる。この場合、コネクタ側の端子が本来のピンとは異なるピンと接触して誤動作を起こす可能性がある。また、コネクタの接点数を増やしたホスト機器に通常のSDメモリカードを挿入した場合、コネクタ側の高速モード用の端子は下ケースと当接することとなるが、その状態で通常のSDメモリカードを抜き差しすると下ケースが削れてしまう。
【0050】
したがって、ホスト機器側のコネクタの端子のうち少なくとも高速モード用の端子については、カードが挿入された後で通常のSDメモリカード又はSDメモリカード100に接触させることが好ましい。すなわち、ホスト機器側のコネクタの高速モード用の端子は、常態ではカードと接触しない位置に退避させておき、通常のSDメモリカード又はSDメモリカード100がコネクタに挿入されたことを検出した場合にのみ、SDメモリカードと当接可能な位置に移動させるようにしても良い。この場合、挿入されたカードが通常のSDメモリカードであれば、コネクタの高速モード用の端子は下ケースと当接するが、摺動はしないため、下ケースが傷付きにくくなる。また、カードを挿入したり抜き取ったりする際に、コネクタ側の高速モード用の端子がカード側の通常モード用のピン同士の間を通過することがないため、誤動作が発生しにくくなる。
なお、通常のSDメモリカード又はSDメモリカード100がコネクタに挿入されたことは、機械的、電気的、磁気的、光学的などの各手法で検出可能であるが、いずれの手法を用いる場合も公知技術の範囲で実現可能であるため、詳細な構成については説明を割愛する。
【0051】
また、コネクタ側でSDメモリカード100を通常のSDメモリカードと区別可能とし、高速モード用の端子については高速モードに対応したSDメモリカード100が挿入された場合にのみ、SDメモリカード100と当接させるようにしても良い。このようにすれば、コネクタの高速モード用の端子が通常のSDメモリカードと接触することが無くなるため、高速モード用の端子との接触によって下ケースに傷がつくことを防止できる。
【0052】
コネクタ側でSDメモリカード100を通常のSDメモリカードと区別可能とするには、図7に示すように、SDメモリカード100の側面にカード種別の認識用の切り欠き41を設ければよい。切り欠き41は少なくとも一つあれば通常のSDメモリカードとの区別が可能となるが、複数設けることで識別精度をさらに高めることができる。
【0053】
また、コネクタ側でSDメモリカード100を通常のSDメモリカードと区別可能とする別の構成として、図8(a)、(b)に示すように、通常モード用のピンの一部を通常のSDメモリカードよりも拡張して拡大部42を設けることが考えられる。このような構成とすれば、通常のSDメモリカードと同じ領域(通常領域)と拡張されうる領域(拡張領域)との間の電気的な導通の有無に基づいて通常のSDメモリカードであるか否かの区別が可能となる。すなわち、通常のSDメモリカードであれば、所定の通常モード用のピンが拡張されていないため、通常領域と拡張領域との間の電流導通は無い。一方、高速モードに対応したSDメモリカード100の場合は、所定の通常モード用のピンが拡張されているため、通常領域と拡張領域との間は電気的に導通する。
【0054】
以上の説明においては、10〜17番の八つのピンを高速モード用として設ける構成を例としたが、図9に示すように、さらにもう一つのピンを追加することで、将来的な機能の拡張に対応させることも可能である。
【0055】
このように、本実施形態によれば、SDメモリカード100は、通常のSDメモリカードと同じ機能が割り当てられた通常モード用のピンを、通常のSDメモリカードと同じ配列で備えているため、通常のSDメモリカードのみに対応するホスト機器との互換性が保たれている。しかも、高速モード用のピンを用いることで、差動信号による高速なデータ転送を実行可能である。さらに、通常モード用として既存のピンの一部を、高速モードでは別の機能に変更して差動クロックピン対として用いているため、差動クロック転送用に新たにピンを設ける必要が無くなり、高速モード用のピンを全て新設する場合と比較して回路基板7の配線レイアウト上の制約を小さくできる。したがって、通常のホスト機器との互換性を保ちつつデータ高速転送が可能であり、半導体メモリを実装する回路基板7の配線レイアウト上の制約が小さい。
【0056】
〔第2の実施の形態〕
図10(a)は、本発明の第2の実施の形態にかかる半導体メモリカードとしてのSDメモリカードの外観を示す図である。図10(a)は、下ケース2側を視点としたSDメモリカード100の外観を示している。SDメモリカード100は、通常モード用として1〜9番ピン、高速モード用として10〜16、18〜23番ピンを備えている。
【0057】
10〜16、18〜23番ピンは、高速モードでのみ使用されるピンであり、10〜16番ピンについては上記第1の実施形態と同様である。18番ピンはD2+、19番ピンはD2−、20番ピンはGND、21番ピンはD3+、22番ピンはD3−、23番ピンはGNDがそれぞれ割り当てられている。Vcc2が割り当てられる17番ピンは省略されている。本実施形態においては、差動信号用として隣接するピンの対を四対(11番ピンと12番ピンとの対、14番ピンと15番ピンとの対、18番ピンと19番ピンとの対、21番ピンと22番ピンとの対)有し、各々のピン対がGNDで挟まれた配置となっている。差動信号用のピンの対は、各々1チャンネル分のデータ転送機能を備えており、合計4チャンネル分のデータ転送機能を持っている。したがって、第1の実施形態と比較して、データ転送速度をさらに高速化できる。
【0058】
なお、図10(b)に示すように、高速モード用のピンを複数段に分けて配置することで、チャンネル数をさらに増加させる(図10(b)では6チャンネル)ことも可能である。このような構成においても、差動信号用のピンの各対が両脇に位置するGNDに挟まれる配置となる。
【0059】
このように、高速モード用として差動信号用のピン対の数をさらに増やすことにより、データ転送速度のさらなる高速化が可能である。
【0060】
なお、ここでは18〜23番ピンを差動信号用とした構成を例に説明したが、その他の目的用とすることも可能であることは言うまでも無い。
【0061】
この他については第1の実施形態と同様であるため、重複する説明は割愛する。
【0062】
〔第3の実施形態〕
図11は、本発明の第3の実施の形態にかかる半導体メモリカードとしてのSDメモリカードの外観を示す図である。図11は、下ケース2側を視点としたSDメモリカード100の外観を示している。SDメモリカード100は、通常モード用として1〜9番ピン、高速モード用として10〜17番ピンを備えている。各ピンの機能については第1の実施形態と同様である。
【0063】
上記第1の実施形態においては、通常モード用のピンと高速モード用のピンとを離し、それらの間にメモリコントローラ12を配置した構成を例として示したが、本発明は必ずしもそのような配置に限定されることはなく、所望のデータ転送速度を実現できるのであれば、通常モード用のピンと高速モード用のピンとを近接させて配置することも可能である。
【0064】
高速モード用のピンは、通常モード用のピンと同様に、下ケース2に薄肉部を設けそこに開口を形成して露出させるが、高速モード用のピンを通常モード用のピンの近傍に配置する構成の場合には、図12(a)に示すように、高速モード用の各ピンの周囲が通常肉厚部となるようにしても良い。また、通常モード用のピンに対応させて、ホスト機器への挿入方向後方側に高速モード用のピンを設ける場合には、図12(b)に示すように、通常モード用のピンのための溝状の薄肉部を延長し、そこに高速モード用のピンを露出させるための開口を形成することで、下ケース2を成型するための型の加工が容易となる。さらに、図12(c)に示すように、通常モード用のピンと高速モード用のピンとを納めるように溝状の薄肉部を形成することで、下ケース2を成型するための型の加工をさらに容易にできる。ただし、SDメモリカード100の強度の低下や、コネクタ側のピンとの誤接触を防止するという観点では、図12(a)のように薄肉部が小さいほど好ましいため、下ケース2の材料の剛性や加工の容易性などを総合的に考慮して薄肉部の形状を決定するとよい。
【0065】
この他については上記第1の実施形態と同様であるため、重複する説明は割愛する。
【0066】
なお、上記各実施形態においては、高速モード用のピンを通常モード用のピンと同方向に整列させた構成を例としたが、本発明において高速モード用のピンの配列方向はこれに限定されることはなく、図13に示すように、通常モード用のピンと異なる方向に配列させることもできる。
このように、本発明は様々な変形が可能である。
【符号の説明】
【0067】
7 回路基板、3A、3B メモリパッケージ、12 メモリコントローラ、100 SDメモリカード。
【技術分野】
【0001】
本発明は、本発明は半導体メモリカードに関する。
【背景技術】
【0002】
近年、例えばNANDフラッシュメモリなどの半導体メモリを用いたメモリカードは、連続撮影した静止画像や高解像度の動画像の記録といった用途にも用いられており、これらの用途においては短時間に多くの情報を読み出したり書き込んだりすること、即ちデータ転送速度の高速化が求められている。一例としては、300MB/secのデータ転送速度を実現することが求められている。
【0003】
旧来のSDTMメモリカード(以下、SDメモリカードと表記する。)は、データ転送速度が高々20MB/sec程度であるため、通常の動作モード(通常モード)とは別に、これよりも高速に情報を読み書き可能な動作モード(高速モード)でも使用可能とすることで、通常のホスト機器との互換性を保ちつつ高速度のデータ転送を可能とすることが提案されている。
【0004】
動作モードの切り替えを可能とする場合、全てのピンの機能をモードごとに変更するとなると、半導体メモリを制御するコントローラの負荷が増大してデータ転送速度の高速化の妨げとなってしまう。このため、高速モード用のピンを通常モード用のピンとは別個に設ける必要が生じている。その一方で、MMC(Multi Media Card)規格に採用されているような2列配置と同様に高速モードで用いる信号の全てに対応してピンを新設するとなると、半導体メモリを実装する回路基板の配線レイアウト上の制約が大きくなってしまう(特許文献1参照)。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2005−84935号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、通常のホスト機器との互換性を保ちつつデータ高速転送が可能であり、半導体メモリを実装する回路基板の配線レイアウト上の制約が小さい半導体メモリカードを提供することを目的とする。
【課題を解決するための手段】
【0007】
本願発明の一態様によれば、基板の一方の面に実装された半導体メモリと、基板の他方の面に実装され、半導体メモリを制御するコントローラとを有し、第1のモードと、該第1のモードよりも高速にデータを転送する第2のモードとで動作可能な半導体メモリカードであって、コネクタへの挿入方向側の端部に一列に配列された複数のピンからなり、第1のモードにおいては、四つのデータピン、一つのコマンドピン、一つの電源ピン、一つのクロックピン及び二つのグランドピンとして機能し、一部が第1及び第2のモードで兼用される第1のピン群と、少なくとも2対の差動信号用のピン対を含む複数のピンからなり、差動信号用のピン対の各々の両脇にはグランドが位置するように配置され、第2のモードにおいてのみ使用される第2のピン群とを有し、第2のモードにおいては、第1のピン群を構成する各ピンのうち、第1のモードにおいてデータピン、コマンドピン、クロックピンとして機能するもののうちの隣接するいずれか二つを差動クロック信号用のピン対に変更して機能させ、残りは機能を停止させることを特徴とする半導体メモリカードが提供される。
【発明の効果】
【0008】
本発明によれば、通常のホスト機器との互換性を保ちつつデータ高速転送が可能であり、半導体メモリを実装する回路基板の配線レイアウト上の制約が小さい半導体メモリカードを提供できるという効果を奏する。
【図面の簡単な説明】
【0009】
【図1】図1は、本発明の第1の実施の形態にかかる半導体メモリカードとしてのSDメモリカードの構成を示す図である。
【図2】図2は、下ケース側を視点としたSDメモリカードの外観を示す図である。
【図3】図3は、回路基板のメモリパッケージ実装面のソルダレジスト開口パターンの構成例を示す図である。
【図4】図4は、回路基板の裏面の平面図である。
【図5】図5は、回路基板上に形成された通常モード用の端子パターン及び抵抗素子群並びにボンディングフィンガーがそれぞれ配線によって電気的に接続されている様子を示す図である。
【図6】図6は、回路基板上に形成された高速モード用の端子パターン及び抵抗素子群並びにボンディングフィンガーがそれぞれ配線によって電気的に接続されている様子を示す図である。
【図7】図7は、検出用の切り欠きを設けたSDメモリカードの一例を示す図である。
【図8】図8は、検出用に拡張されたピンを備えたSDメモリカードの一例を示す図である。
【図9】図9は、高速モード用としてさらに1ピンを追加したSDメモリカードの一例を示す図である。
【図10】図10は、本発明の第2の実施の形態にかかる半導体メモリカードとしてのSDメモリカードの外観を示す図である。
【図11】図11は、本発明の第3の実施の形態にかかる半導体メモリカードとしてのSDメモリカードの外観を示す図である。
【図12】図12は、下ケースに設ける薄肉部の形状の一例を示す図である。
【図13】図13は、高速モード用のピンを通常モード用のピンと異なる方向に配列させたSDメモリカードの一例を示す図である。
【発明を実施するための形態】
【0010】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体メモリカードを詳細に説明する。なお、これらの実施の形態によって本発明が限定されるものではない。
【0011】
〔第1の実施の形態〕
図1は、本発明の第1の実施の形態にかかる半導体メモリカードとしてのSDメモリカードの構成を示す図である。ここで、図1の紙面における左方向はコネクタへの挿入方向であり、左側を「前」と定義する。同様に図1の紙面右方向はコネクタからの抜き取り方向であり、右側を「後」と定義する。さらに、図1の紙面上方向を「上」、紙面下方向を「下」と定義する。
【0012】
図1に示すように、SDメモリカード100の外装は、上ケース1と、上ケース1に対してその周囲が溶着され、メモリパッケージ及びこれを制御するメモリコントローラを収納する下ケース2とによって形成される。
【0013】
上ケース1及び下ケース2によって形成されるSDメモリカード100内には、例えばNAND型フラッシュメモリなどの不揮発性半導体メモリで形成されたメモリパッケージ3A、3B、及びそれらを制御するメモリコントローラ12がそれぞれ回路基板7に実装される。回路基板7の上面(上ケース1側)にメモリパッケージ3A、3Bが実装され、回路基板7裏面(下ケース2側)であって、メモリパッケージ3Aの真下にメモリパッケージ3A、3Bを制御するメモリコントローラ12が実装されている。そして、樹脂ポッティング4が、メモリコントローラ12を保護するようにその周囲に形成されている。SDメモリカード100の前方下部には、不図示の外部機器と電気的に接続され、メモリパッケージ3A、3Bのデータを通常モードで入出力するための端子部6aが形成されている。また、前後方向の中央よりも後端寄りの下部には、メモリパッケージ3A、3Bのデータを高速モードで入出力するための端子部6bが形成されている。なお、SDメモリカード100の前後方向中央部は、ホスト機器への着脱の際に曲げ応力やねじり応力等が作用しやすく、またメモリパッケージ3A、3Bが存在していないために構造的に弱い部分であるが、この部分を避けて後端寄りに端子部6bを形成することで、端子部6bを設けることによるSDメモリカード100の剛性の低下を軽減できる。
【0014】
メモリパッケージ3A、3Bのデータはメモリコントローラ12及び端子部6a、6bを介して不図示の外部機器(ホスト機器)とやり取りされる。ここで、メモリコントローラ12と端子部6a、6bとの間に複数の抵抗素子(以下、抵抗素子(群)5a、5bと表記する。)が回路基板7裏面上に形成される。ここで抵抗素子5a、5bの抵抗値は、例えば数[Ω]〜数10[Ω]の値を有する。なお、抵抗素子群5bについても、メモリパッケージ3A、3Bが存在していないために構造的に弱いSDメモリカード100の前後方向についての中央部を避けて、後端寄りに配置されている。
【0015】
上ケース1は、SDメモリカード100の仕様などを印刷したラベルを貼るためのラベル貼り付け溝8と、不図示の外部機器との着脱の際に把持される取っ手9とを備えている。
【0016】
図2(a)は、下ケース2側を視点としたSDメモリカード100の外観を示している。SDメモリカード100は、通常モード用として1〜9番ピン、高速モード用として10〜17番ピンを備えている。
【0017】
1〜9番ピンは、通常のSDメモリカードが備えるピンと同様の位置、形状、機能となっている。すなわち、1番ピンはDAT3(データ)、2番ピンにはCMD(コマンド)、3番ピンにはGND(グランド)、4番ピンにはVcc(電源)、5番ピンにはCLK(クロック)、6番ピンにはGND(グランド)、7番ピンにはDAT0(データ)、8番ピンにはDAT1(データ)、9番ピンにはDAT2(データ)がそれぞれ割り当てられている。
【0018】
10〜17番ピンは、高速モードでのみ使用されるピンであり、10番ピンはGND(グランド)、11番ピンはD0+(差動データ+)、12番ピンはD0−(差動データ−)、13番ピンはGND(グランド)、14番ピンはD1+(差動データ+)、15番ピンはD1−(差動データ−)、16番ピンはGND(グランド)、17番ピンにはVcc2(電源)がそれぞれ割り当てられている。すなわち、差動信号用として隣接するピンの対を二対(11番ピンと12番ピンとの対、14番ピンと15番ピンとの対)有し、各々のピンの対がGNDで挟まれた配置となっている。差動信号用のピンの対は、各々1チャンネル分のデータ転送機能を備えており、SDメモリカード100は高速モード用として合計2チャンネル分のデータ転送機能を持っている。なお、Vcc2が割り当てられた17番ピンは省略することも可能であり、その場合には高速モード用のピンとしては10〜16番の七つのピンが配列される。また、Vcc2が割り当てられた17番ピンは、任意の差動信号用のピンとGNDとの間に配置することもできる。
【0019】
10〜17番ピンは、1〜9番ピンよりも小さく形成されており、負荷容量を減少させたことで高速動作を実現しやすくなっている。なお、10〜17番ピンは、高速モードにおいてのみ使用されるため、1〜9番ピンと比較して小さくしたとしても、従来のホスト機器(通常のSDカードのみに対応したホスト機器)との互換性は失われない。また、所望のデータ転送速度を実現できるのであれば、高速モード用のピン(10〜17番ピン)を通常モード用のピン(1〜9番ピン)と同じ大きさで形成することも可能である。
【0020】
なお、図2(a)では10〜17番ピンの幅方向の中央の間隔が1〜8番ピンの中央の間隔と同一である構成を例として示したが、図2(b)に示すように、10〜17番ピンの幅方向の中央の間隔が1〜8番ピンの中央の間隔と異なっていても良い。
【0021】
図3は、回路基板7のメモリパッケージ3A、3B実装面のソルダレジスト開口パターンの構成例を示す図である。なお、回路基板7のメモリパッケージ実装面は、上ケースと対向する側の面である。図示するように、回路基板7のメモリパッケージ3A、3Bの実装面には、メモリパッケージ3A、3Bのはんだ接続端子の各位置に合わせてソルダレジスト開口パターン20、30がそれぞれ形成されている。すなわち、ソルダレジスト開口パターン20、30には、メモリパッケージ3A、3Bと基板回路7とをはんだ接続し、それぞれ電気的に接続するための実装パッドが設けられている。
【0022】
また回路基板7上には、ヒューズ素子31及びキャパシタ素子32を半田接続によって電気的に接続するための実装パッドが設けられている。
【0023】
図4に、回路基板7の裏面、すなわち下ケース2側から見た回路基板7の平面図を示す。図示するように、回路基板7裏面上にメモリコントローラ12、複数のテストパッド群40、抵抗素子群5a、5b、及び金などで形成される端子パターン50〜58、60〜67が形成されている。前述したようにメモリコントローラ12表面に形成された複数の電極パッドからは、ボンディングフィンガー13に向かって、やり取りするデータの本数だけボンディングワイヤ11が形成されている。また前述したように、メモリコントローラ12、ボンディングフィンガー13、及びボンディングワイヤ11を保護するように樹脂ポッティング4が形成されている。
【0024】
また図示するように、端子パターン50〜58はそれぞれ図1で説明した端子部6aのピン配置に対応するように形成されている。端子パターン50はDAT(データ)2ピン(9番ピン)、端子パターン51はDAT3ピン(1番ピン)、端子パターン52はCMD(コマンド)ピン(2番ピン)、端子パターン53はGNDピン(3番ピン)、端子パターン54はVccピン(4番ピン)、端子パターン55はCLK(クロック)ピン(5番ピン)、端子パターン56はGNDピン(6番ピン)、端子パターン57はDAT0ピン(7番ピン)、端子パターン58はDAT1ピン(8番ピン)にそれぞれ対応する。なお、特に区別しない場合には、これらを端子パターンAと表記する。
【0025】
さらに、図示するように、端子パターン60〜67はそれぞれ図1で説明した端子部6bのピン配置に対応するように形成されている。端子パターン60はGNDピン(10番ピン)、端子パターン61はD0+ピン(11番ピン)、端子パターン62はD0−ピン(12番ピン)、端子パターン63はGNDピン(13番ピン)、端子パターン64はD1+ピン(14番ピン)、端子パターン65はD1−ピン(15番ピン)、端子パターン66はGNDピン(16番ピン)、端子パターン67はVccピン(17番ピン)にそれぞれ対応する。なお、特に区別しない場合には、これらを端子パターンBと表記する。
【0026】
また、抵抗素子群5aは六つの抵抗素子で形成される。これは、不図示の外部機器とメモリパッケージ3A、3Bとの間におけるデータの入出力を、端子パターン50〜52、55、57、及び58の計六つの端子パターンを用いてデータの入出力を行うからである。すなわち、端子パターン50〜52、55、57、及び58と抵抗素子群5aとはそれぞれ配線で電気的に接続されており、また、メモリコントローラ12側に配置されている複数のボンディングフィンガー13のいずれかと抵抗素子群5aとがほぼ同じ配線長で電気的に接続されている。
【0027】
また、抵抗素子群5bは四つの抵抗素子で形成される。これは、不図示の外部機器とメモリパッケージ3A、3Bとの間におけるデータの入出力を、端子パターン61、62、64及び65の計四つの端子パターンを用いてデータの入出力を行うためである。すなわち、端子パターン61、62、64及び65と抵抗素子群5bとはそれぞれ配線で電気的に接続されており、また、メモリコントローラ12側に配置されている複数のボンディングフィンガー13のいずれかと抵抗素子群5bとがほぼ同じ配線長で電気的に接続されている。
【0028】
なお、抵抗素子群5a、5bは省略することも可能である。
【0029】
図5に、回路基板7上に形成された通常モード用の端子パターンA及び抵抗素子群5a、及びボンディングフィンガー13がそれぞれ配線によって電気的に接続されている様子を示す。なお、抵抗素子群5aに含まれる六つの抵抗素子をそれぞれ抵抗素子5a−1〜5a−6と表記する。
【0030】
図示するように、端子パターン50は抵抗素子5a−1に、端子パターン51は抵抗素子5a−2に、端子パターン52は抵抗素子5a−3に、端子パターン55は抵抗素子5a−4に、端子パターン57は抵抗素子5a−5に、そして端子パターン58は抵抗素子5a−6にそれぞれ配線70によって接続されている。そして、抵抗素子5a−1〜5a−6とボンディングフィンガーとがそれぞれ配線71によって接続されている。これにより、端子パターンAから転送された種々のデータをメモリコントローラ12へと転送する。
【0031】
そして、端子パターン50〜58のうち、端子パターン50〜52、55、57、58によってメモリコントローラ12とのデータの入出力が実行される。具体的には端子パターン50、51、57、58によって、メモリパッケージ3A、3Bを形成する例えばNANDフラッシュメモリにデータが転送される。
【0032】
また、端子パターン52によってコマンドの授受が行われる。このコマンドに基づいて、上記転送されるデータの書き込み動作、読み出し動作、及び消去動作時における動作シーケンスを実行する。このシーケンスを実行するために、メモリパッケージ3A、3B内に含まれる各回路ブロックの動作を制御する。また、端子パターン55からメモリコントローラ12にクロックCLKが転送される。更にクロックCLKに基づいて上記動作シーケンスが実行される。
【0033】
また、端子パターン54によって、SDメモリカード全体に電圧を供給する。
【0034】
なお、抵抗素子群5aは、例えばセラミックで形成された抵抗材の両端に金属端子を備えた形状をとる。つまり、抵抗素子5a−1〜5a−6の一端と端子パターンAとが配線70で接続され、抵抗素子5a−1〜5a−6の他端とボンディングフィンガー13とが配線71で接続されている。
【0035】
つまり、抵抗素子5a−1〜5a−6とボンディングフィンガー13とを接続する配線71は、6本設けられる。そして、配線71はほぼ等配線長である。
【0036】
また、端子パターン50〜52、55、57、及び58から、抵抗素子5aを介してボンディングフィンガー13に達する信号経路の各々において、端子パターン50〜52、55、57、及び58から抵抗素子5を介してボンディングフィンガー13に達する信号経路は、全てほぼ等しくされる。
【0037】
より具体的には、端子パターン50及び抵抗素子5a−1を接続する配線70の長さと抵抗素子5a−1及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン51及び抵抗素子5a−2を接続する配線70の長さと抵抗素子5a−2及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン52及び抵抗素子5a−3を接続する配線70の長さと抵抗素子5a−3及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン55及び抵抗素子5a−4を接続する配線70の長さと抵抗素子5a−4及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン57及び抵抗素子5a−5を接続する配線70の長さと抵抗素子5a−5及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン58及び抵抗素子5−6を接続する配線70の長さと抵抗素子5a−6及びボンディングフィンガー13を接続する配線71の長さの和は、互いにほぼ等しい。
【0038】
これは、メモリコントローラ12の通常モード用のIO端子が、端子パターンAの近傍に配置され、且つ配線70、71のそれぞれが同一表面上、すなわち回路基板7上で形成されるためである。なお、図5においては、端子パターン50〜52、55、57、及び58から抵抗素子5を介してボンディングフィンガー13に達する信号経路が、全てほぼ等しく配線された構成を例として示したが、各信号経路の配線長が異なっても特性に支障が無い場合は、配線長が異なるように設計することも可能である。
【0039】
一方、高速モード用のメモリコントローラ12のIO端子は、SDメモリカード100の後端側に配置されている。これにより、高速モード用の配線長も、それぞれほぼ等しくなっている。
図6に、回路基板7上に形成された高速モード用の端子パターンB及び抵抗素子群5b、及びボンディングフィンガー13がそれぞれ配線によって電気的に接続されている様子を示す。なお、抵抗素子群5bに含まれる四つの抵抗素子をそれぞれ抵抗素子5b−1〜5b−4と表記する。
【0040】
図示するように、端子パターン61は抵抗素子5b−1に、端子パターン62は抵抗素子5b−2に、端子パターン64は抵抗素子5b−3に、端子パターン65は抵抗素子5b−4にそれぞれ配線70によって接続されている。そして、抵抗素子5b−1〜5b−6とボンディングフィンガーとがそれぞれ配線71によって接続されている。これにより、端子パターンBから転送された種々のデータをメモリコントローラ12へと転送する。
【0041】
なお、抵抗素子群5bは、例えばセラミックで形成された抵抗材の両端に金属端子を備えた形状をとる。つまり、抵抗素子5b−1〜5b−4の一端と端子パターンBとが配線70で接続され、抵抗素子5b−1〜5b−4の他端とボンディングフィンガー13とが配線71で接続されている。
【0042】
つまり、抵抗素子5b−1〜5b−4とボンディングフィンガー13とを接続する配線71は、4本設けられる。そして、配線71はほぼ等配線長である。
【0043】
また、端子パターン61、62、64及び65から、抵抗素子5bを介してボンディングフィンガー13に達する信号経路の各々において、端子パターン61、62、64及び65から抵抗素子5を介してボンディングフィンガー13に達する信号経路は、全てほぼ等しくされる。なお、図6においては、端子パターン61、62、64及び65から、抵抗素子5bを介してボンディングフィンガー13に達する信号経路が、全てほぼ等しく配線された構成を例として示したが、各信号経路の配線長が異なっても特性に支障が無い場合は、配線長が異なるように設計することも可能である。
【0044】
より具体的には、端子パターン61及び抵抗素子5b−1を接続する配線70の長さと抵抗素子5b−1及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン62及び抵抗素子5b−2を接続する配線70の長さと抵抗素子5b−2及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン64及び抵抗素子5b−3を接続する配線70の長さと抵抗素子5b−3及びボンディングフィンガー13を接続する配線71の長さの和、端子パターン65及び抵抗素子5b−4を接続する配線70の長さと抵抗素子5b−4及びボンディングフィンガー13を接続する配線71の長さの和は、互いにほぼ等しい。
また、D0+ピンに接続された配線71とD0−ピンに接続された配線71とは、差動信号を効率よく伝送するために平行に配線を行う。同様に、D0+ピンに接続された配線70とD0−ピンに接続された配線70も平行に配線を行う。D1+ピンに接続された配線71、70と、D1−ピンに接続された71、70についても同様に配線を行う。さらに、D0+ピンとD0−ピンのペアになった配線の両側には隣接してGNDの配線を設け、GND端子である端子63及び66へ接続する。同様に、D1+ピンとD1−ピンのペアになった配線の両側には、隣接してGNDの配線を設け、GND端子である端子63及び60へ接続する。このような差動配線のペアを配線するために、配線70と配線71の配線長が異なっても特性に支障が無い場合は、配線長が異なるように設計することもある。
【0045】
これは、メモリコントローラ12の高速モード用のIO端子が、端子パターンBの近傍に配置され、且つ配線70、71のそれぞれが同一表面上、すなわち回路基板7上で形成されるためである。
【0046】
そして、端子パターン60〜67のうち、端子パターン61、62、64、65によってメモリコントローラ12との高速モードでのデータの入出力が実行される。具体的には端子パターン61、62、64、65によって、メモリパッケージ3A、3Bを形成する例えばNANDフラッシュメモリにデータが転送される。
【0047】
SDメモリカードを高速モードで動作させる場合には、1〜9番ピンのうち、GND(3番、6番)及びVcc(4番)以外のピンについては、通常モードでの機能を無効とする。そして、7番ピンと8番ピンとについては、通常モードとは異なる機能を割り当て、高速動作用の差動クロックCLK+、CLK−として使用する。したがって、1番ピン、2番ピン、5番ピン及び9番ピンについては、高速モード時は機能を停止したままであり、使用されない。なお、差動クロックCLK+、CLK−の周波数は最大で150MHzであるため、通常モード用である7、8番ピンを用いてもデータ転送速度の高速化の妨げとなることはない。通常モード用として既存のピンを用いてCLK+、CLK−を転送することにより、回路基板7上にこれらの転送用の端子を新たに設ける必要が無くなるため、配線レイアウト上の制約が低減される。
【0048】
そして、差動データピンD0±によるチャンネルと差動データピンD1±によるチャンネルとで、CLK±に基づいて1チャンネルあたり1.5Gbpsデータを転送し、合わせて300Mbyte/secのデータ転送速度を実現する。
【0049】
ところで、SDメモリカード100に対応するようにホスト機器側のコネクタの接点数を増やす場合、1〜9番ピンと10〜17番ピンとをMMC規格における2列配置と同様にオフセットして千鳥状に配置すると、SDメモリカード100を抜き差しする際にコネクタ側の高速モード用の端子がカード側の通常モード用のピン同士の間を通過することとなる。この場合、コネクタ側の端子が本来のピンとは異なるピンと接触して誤動作を起こす可能性がある。また、コネクタの接点数を増やしたホスト機器に通常のSDメモリカードを挿入した場合、コネクタ側の高速モード用の端子は下ケースと当接することとなるが、その状態で通常のSDメモリカードを抜き差しすると下ケースが削れてしまう。
【0050】
したがって、ホスト機器側のコネクタの端子のうち少なくとも高速モード用の端子については、カードが挿入された後で通常のSDメモリカード又はSDメモリカード100に接触させることが好ましい。すなわち、ホスト機器側のコネクタの高速モード用の端子は、常態ではカードと接触しない位置に退避させておき、通常のSDメモリカード又はSDメモリカード100がコネクタに挿入されたことを検出した場合にのみ、SDメモリカードと当接可能な位置に移動させるようにしても良い。この場合、挿入されたカードが通常のSDメモリカードであれば、コネクタの高速モード用の端子は下ケースと当接するが、摺動はしないため、下ケースが傷付きにくくなる。また、カードを挿入したり抜き取ったりする際に、コネクタ側の高速モード用の端子がカード側の通常モード用のピン同士の間を通過することがないため、誤動作が発生しにくくなる。
なお、通常のSDメモリカード又はSDメモリカード100がコネクタに挿入されたことは、機械的、電気的、磁気的、光学的などの各手法で検出可能であるが、いずれの手法を用いる場合も公知技術の範囲で実現可能であるため、詳細な構成については説明を割愛する。
【0051】
また、コネクタ側でSDメモリカード100を通常のSDメモリカードと区別可能とし、高速モード用の端子については高速モードに対応したSDメモリカード100が挿入された場合にのみ、SDメモリカード100と当接させるようにしても良い。このようにすれば、コネクタの高速モード用の端子が通常のSDメモリカードと接触することが無くなるため、高速モード用の端子との接触によって下ケースに傷がつくことを防止できる。
【0052】
コネクタ側でSDメモリカード100を通常のSDメモリカードと区別可能とするには、図7に示すように、SDメモリカード100の側面にカード種別の認識用の切り欠き41を設ければよい。切り欠き41は少なくとも一つあれば通常のSDメモリカードとの区別が可能となるが、複数設けることで識別精度をさらに高めることができる。
【0053】
また、コネクタ側でSDメモリカード100を通常のSDメモリカードと区別可能とする別の構成として、図8(a)、(b)に示すように、通常モード用のピンの一部を通常のSDメモリカードよりも拡張して拡大部42を設けることが考えられる。このような構成とすれば、通常のSDメモリカードと同じ領域(通常領域)と拡張されうる領域(拡張領域)との間の電気的な導通の有無に基づいて通常のSDメモリカードであるか否かの区別が可能となる。すなわち、通常のSDメモリカードであれば、所定の通常モード用のピンが拡張されていないため、通常領域と拡張領域との間の電流導通は無い。一方、高速モードに対応したSDメモリカード100の場合は、所定の通常モード用のピンが拡張されているため、通常領域と拡張領域との間は電気的に導通する。
【0054】
以上の説明においては、10〜17番の八つのピンを高速モード用として設ける構成を例としたが、図9に示すように、さらにもう一つのピンを追加することで、将来的な機能の拡張に対応させることも可能である。
【0055】
このように、本実施形態によれば、SDメモリカード100は、通常のSDメモリカードと同じ機能が割り当てられた通常モード用のピンを、通常のSDメモリカードと同じ配列で備えているため、通常のSDメモリカードのみに対応するホスト機器との互換性が保たれている。しかも、高速モード用のピンを用いることで、差動信号による高速なデータ転送を実行可能である。さらに、通常モード用として既存のピンの一部を、高速モードでは別の機能に変更して差動クロックピン対として用いているため、差動クロック転送用に新たにピンを設ける必要が無くなり、高速モード用のピンを全て新設する場合と比較して回路基板7の配線レイアウト上の制約を小さくできる。したがって、通常のホスト機器との互換性を保ちつつデータ高速転送が可能であり、半導体メモリを実装する回路基板7の配線レイアウト上の制約が小さい。
【0056】
〔第2の実施の形態〕
図10(a)は、本発明の第2の実施の形態にかかる半導体メモリカードとしてのSDメモリカードの外観を示す図である。図10(a)は、下ケース2側を視点としたSDメモリカード100の外観を示している。SDメモリカード100は、通常モード用として1〜9番ピン、高速モード用として10〜16、18〜23番ピンを備えている。
【0057】
10〜16、18〜23番ピンは、高速モードでのみ使用されるピンであり、10〜16番ピンについては上記第1の実施形態と同様である。18番ピンはD2+、19番ピンはD2−、20番ピンはGND、21番ピンはD3+、22番ピンはD3−、23番ピンはGNDがそれぞれ割り当てられている。Vcc2が割り当てられる17番ピンは省略されている。本実施形態においては、差動信号用として隣接するピンの対を四対(11番ピンと12番ピンとの対、14番ピンと15番ピンとの対、18番ピンと19番ピンとの対、21番ピンと22番ピンとの対)有し、各々のピン対がGNDで挟まれた配置となっている。差動信号用のピンの対は、各々1チャンネル分のデータ転送機能を備えており、合計4チャンネル分のデータ転送機能を持っている。したがって、第1の実施形態と比較して、データ転送速度をさらに高速化できる。
【0058】
なお、図10(b)に示すように、高速モード用のピンを複数段に分けて配置することで、チャンネル数をさらに増加させる(図10(b)では6チャンネル)ことも可能である。このような構成においても、差動信号用のピンの各対が両脇に位置するGNDに挟まれる配置となる。
【0059】
このように、高速モード用として差動信号用のピン対の数をさらに増やすことにより、データ転送速度のさらなる高速化が可能である。
【0060】
なお、ここでは18〜23番ピンを差動信号用とした構成を例に説明したが、その他の目的用とすることも可能であることは言うまでも無い。
【0061】
この他については第1の実施形態と同様であるため、重複する説明は割愛する。
【0062】
〔第3の実施形態〕
図11は、本発明の第3の実施の形態にかかる半導体メモリカードとしてのSDメモリカードの外観を示す図である。図11は、下ケース2側を視点としたSDメモリカード100の外観を示している。SDメモリカード100は、通常モード用として1〜9番ピン、高速モード用として10〜17番ピンを備えている。各ピンの機能については第1の実施形態と同様である。
【0063】
上記第1の実施形態においては、通常モード用のピンと高速モード用のピンとを離し、それらの間にメモリコントローラ12を配置した構成を例として示したが、本発明は必ずしもそのような配置に限定されることはなく、所望のデータ転送速度を実現できるのであれば、通常モード用のピンと高速モード用のピンとを近接させて配置することも可能である。
【0064】
高速モード用のピンは、通常モード用のピンと同様に、下ケース2に薄肉部を設けそこに開口を形成して露出させるが、高速モード用のピンを通常モード用のピンの近傍に配置する構成の場合には、図12(a)に示すように、高速モード用の各ピンの周囲が通常肉厚部となるようにしても良い。また、通常モード用のピンに対応させて、ホスト機器への挿入方向後方側に高速モード用のピンを設ける場合には、図12(b)に示すように、通常モード用のピンのための溝状の薄肉部を延長し、そこに高速モード用のピンを露出させるための開口を形成することで、下ケース2を成型するための型の加工が容易となる。さらに、図12(c)に示すように、通常モード用のピンと高速モード用のピンとを納めるように溝状の薄肉部を形成することで、下ケース2を成型するための型の加工をさらに容易にできる。ただし、SDメモリカード100の強度の低下や、コネクタ側のピンとの誤接触を防止するという観点では、図12(a)のように薄肉部が小さいほど好ましいため、下ケース2の材料の剛性や加工の容易性などを総合的に考慮して薄肉部の形状を決定するとよい。
【0065】
この他については上記第1の実施形態と同様であるため、重複する説明は割愛する。
【0066】
なお、上記各実施形態においては、高速モード用のピンを通常モード用のピンと同方向に整列させた構成を例としたが、本発明において高速モード用のピンの配列方向はこれに限定されることはなく、図13に示すように、通常モード用のピンと異なる方向に配列させることもできる。
このように、本発明は様々な変形が可能である。
【符号の説明】
【0067】
7 回路基板、3A、3B メモリパッケージ、12 メモリコントローラ、100 SDメモリカード。
【特許請求の範囲】
【請求項1】
基板の一方の面に実装された半導体メモリと、前記基板の他方の面に実装され、前記半導体メモリを制御するコントローラとを有し、第1のモードと、該第1のモードよりも高速にデータを転送する第2のモードとで動作可能な半導体メモリカードであって、
コネクタへの挿入方向側の端部に一列に配列された複数のピンからなり、前記第1のモードにおいては、四つのデータピン、一つのコマンドピン、一つの電源ピン、一つのクロックピン及び二つのグランドピンとして機能し、一部が前記第1及び第2のモードで兼用される第1のピン群と、
少なくとも2対の差動信号用のピン対を含む複数のピンからなり、前記差動信号用のピン対の各々の両脇にはグランドが位置するように配置され、前記第2のモードにおいてのみ使用される第2のピン群とを有し、
前記第2のモードにおいては、前記第1のピン群を構成する各ピンのうち、前記第1のモードにおいて前記データピン、前記コマンドピン、前記クロックピンとして機能するもののうちの隣接するいずれか二つを差動クロック信号用のピン対に変更して機能させ、残りは機能を停止させることを特徴とする半導体メモリカード。
【請求項2】
前記第2のピン群が、前記挿入方向についての中央近傍かつ前記挿入方向とは反対側の端寄りの位置に、前記第1のピン群と略同一方向に配列されていることを特徴とする請求項1記載の半導体メモリカード。
【請求項3】
前記基板上の前記コントローラが実装される領域を挟むように、前記第1のピン群と前記第2のピン群とが配置されたことを特徴とする請求項1又は2記載の半導体メモリカード。
【請求項4】
前記第2のピン群が、前記第1のピン群を形成する各々のピンに対して、前記挿入方向と直交する方向にオフセットされることなく配置されたことを特徴とする請求項1から3のいずれか1項記載の半導体メモリカード。
【請求項5】
前記第2のピン群を形成する各々のピンの面積は、前記第1のピン群を形成する各ピンの面積よりも小さいことを特徴とする請求項1から4のいずれか1項記載の半導体メモリカード。
【請求項1】
基板の一方の面に実装された半導体メモリと、前記基板の他方の面に実装され、前記半導体メモリを制御するコントローラとを有し、第1のモードと、該第1のモードよりも高速にデータを転送する第2のモードとで動作可能な半導体メモリカードであって、
コネクタへの挿入方向側の端部に一列に配列された複数のピンからなり、前記第1のモードにおいては、四つのデータピン、一つのコマンドピン、一つの電源ピン、一つのクロックピン及び二つのグランドピンとして機能し、一部が前記第1及び第2のモードで兼用される第1のピン群と、
少なくとも2対の差動信号用のピン対を含む複数のピンからなり、前記差動信号用のピン対の各々の両脇にはグランドが位置するように配置され、前記第2のモードにおいてのみ使用される第2のピン群とを有し、
前記第2のモードにおいては、前記第1のピン群を構成する各ピンのうち、前記第1のモードにおいて前記データピン、前記コマンドピン、前記クロックピンとして機能するもののうちの隣接するいずれか二つを差動クロック信号用のピン対に変更して機能させ、残りは機能を停止させることを特徴とする半導体メモリカード。
【請求項2】
前記第2のピン群が、前記挿入方向についての中央近傍かつ前記挿入方向とは反対側の端寄りの位置に、前記第1のピン群と略同一方向に配列されていることを特徴とする請求項1記載の半導体メモリカード。
【請求項3】
前記基板上の前記コントローラが実装される領域を挟むように、前記第1のピン群と前記第2のピン群とが配置されたことを特徴とする請求項1又は2記載の半導体メモリカード。
【請求項4】
前記第2のピン群が、前記第1のピン群を形成する各々のピンに対して、前記挿入方向と直交する方向にオフセットされることなく配置されたことを特徴とする請求項1から3のいずれか1項記載の半導体メモリカード。
【請求項5】
前記第2のピン群を形成する各々のピンの面積は、前記第1のピン群を形成する各ピンの面積よりも小さいことを特徴とする請求項1から4のいずれか1項記載の半導体メモリカード。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2011−28433(P2011−28433A)
【公開日】平成23年2月10日(2011.2.10)
【国際特許分類】
【出願番号】特願2009−172106(P2009−172106)
【出願日】平成21年7月23日(2009.7.23)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年2月10日(2011.2.10)
【国際特許分類】
【出願日】平成21年7月23日(2009.7.23)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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