半導体メモリ装置の電源電圧発生回路
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に係り、特に、その内部電源電圧を発生する電源電圧発生回路に関する。
【０００２】
【従来の技術】一般に半導体メモリ装置においては、外部電源電圧（external Ｖｃｃ：ＥＶｃｃ）と内部電源電圧（Internal Ｖｃｃ：ＩＶｃｃ）を使用する。通常、内部電源電圧ＩＶｃｃは外部電源電圧ＥＶｃｃより低い電圧レベルとされ、半導体メモリ装置の内部回路用動作電源として供給される。
【０００３】半導体メモリ装置には、通常の読出／書込や特にＤＲＡＭでのリフレッシュ動作のようなメモリセルアレイをアクセスするアクティブ状態と、その他の待機状態がある。即ち、アクティブ状態では内部電源電圧の消費が多くなるのに対し、待機状態では消費が少ない。従って、現在の半導体メモリ装置では、アクティブ用の電源電圧発生回路と待機用の電源電圧発生回路とをそれぞれ備えるのが一般的になっている。
【０００４】図１に、待機用の内部電源電圧ＩＶｃｃを発生する電源電圧発生回路を示す。ＰＭＯＳトランジスタ１１が外部電源電圧ＥＶｃｃとノードＮ３との間に設けられ、またＰＭＯＳトランジスタ１２が外部電源電圧ＥＶｃｃとノードＮ５との間に設けられている。そして、これら２つのＰＭＯＳトランジスタ１１，１２のゲート電極はノードＮ５に共通に接続される。ＮＭＯＳトランジスタ１３はノードＮ３とノードＮ４との間に接続され、そのゲート電極がノードＮ１へ接続されて基準電圧Ｖｒｅｆを入力する。ＮＭＯＳトランジスタ１４はノードＮ５とノードＮ４との間に接続され、そのゲート電極がノードＮ２へ接続されて該ノードＮ２から出力される内部電源電圧ＩＶｃｃを入力する。電流制御ノードであるノードＮ４と接地電圧Ｖｓｓとの間には、動作電流路として２つ以上のＮＭＯＳトランジスタ２１〜２Ｎが直列接続されており、その各ゲート電極はノードＮ４に共通接続される。ＰＭＯＳトランジスタ１５は出力手段で、外部電源電圧ＥＶｃｃとノードＮ２との間に設けられてゲート電極がノードＮ３に接続されたドライバトランジスタである。
【０００５】このような電源電圧発生回路は、基準電圧Ｖｒｅｆを第１差動入力、出力される内部電源電圧ＩＶｃｃを帰還させて第２差動入力とする差動増幅回路の構成を増幅手段として有している。この回路によれば、第１差動入力となる基準電圧Ｖｒｅｆのレベルに従って内部電源電圧ＩＶｃｃのレベルが設定される。そして、この差動増幅回路をもつ電圧発生手段における動作電流は、ＮＭＯＳトランジスタ２１〜２Ｎによって決定されるようになっている。
【０００６】この電源電圧発生回路では、ノードＮ２から出力される実際の内部電源電圧ＩＶｃｃのレベルが基準電圧Ｖｒｅｆによって設定されるレベルより相対的に低くなる場合、ＮＭＯＳトランジスタ１３に対しＮＭＯＳトランジスタ１４の導通程度が相対的に小さくなるのでノードＮ５の電圧が上がり、従ってノードＮ３の電圧が下がる。このノードＮ３の電圧降下によりＰＭＯＳトランジスタ１５の導通程度がより大きくなるので、出力ノードＮ２から発生される内部電源電圧ＩＶｃｃが上昇し、基準電圧Ｖｒｅｆに匹敵するレベルへ調整される。
【０００７】一方、ノードＮ２から出力される実際の内部電源電圧ＩＶｃｃのレベルが基準電圧Ｖｒｅｆのレベルによって設定されるレベルより相対的に高くなる場合は、ＮＭＯＳトランジスタ１３に対しＮＭＯＳトランジスタ１４の導通程度が相対的に大きくなるのでノードＮ５の電圧が下がり、従ってノードＮ３の電圧が上がる。そして、このノードＮ３の電圧上昇によりＰＭＯＳトランジスタ１５の導通程度が小さくなってほぼ非導通化されるまでになるので、外部電源電圧ＥＶｃｃによる電流がほぼ遮断状態になり、出力ノードＮ２から出力される内部電源電圧ＩＶｃｃは低下して基準電圧Ｖｒｅｆに匹敵するレベルへ調整される。
【０００８】このように、内部電源電圧ＩＶｃｃの設定レベルになる基準電圧Ｖｒｅｆと実際に出力される内部電源電圧ＩＶｃｃとの差に応じてＮＭＯＳトランジスタ１３，１４の導通が可変調整されることにより、内部電源電圧ＩＶｃｃが一定レベルに維持されるようにしてある。このとき、ノードＮ４から接地電圧Ｖｓｓへ直列接続したＮＭＯＳトランジスタ２１〜２Ｎが、内部電源電圧ＩＶｃｃの出力に当たって一定のＤＣ電流路を形成する。
【０００９】
【発明が解決しようとする課題】上記のような電源電圧発生回路は待機状態の電源供給を行うものであるが、アクティブ用の電源電圧発生回路がフル稼働する前に動作することになる行アドレス関連バッファの回路へ、瞬間的に必要十分な動作電源の内部電源電圧ＩＶｃｃを供給する機能をもつ必要がある。従って、ＮＭＯＳトランジスタ２１〜２Ｎは安定動作を行えるに十分な電流路を形成するようにされる。
【００１０】しかしながら、例えばＤＲＡＭにあるセルフリフレッシュモード(self refresh mode) においては、該モード中の一部期間が実質的なリフレッシュ動作を遂行するアクティブ状態となり、該モード中の行アドレスストローブプリチャージ期間等は待機状態となるものであるが、この待機状態でもＮＭＯＳトランジスタ２１〜２Ｎが常に一定の大きさの電流路を形成することになるため、不要な電力消費を行っているということになる。
【００１１】そこで本発明の目的は、より消費電力を抑えることの可能な待機用に適する電源電圧発生回路を提供することにある。
【００１２】
【課題を解決するための手段】上記本発明の目的のためには、電圧発生手段の動作電流路を複数備え、電源電圧の消費電力量に応じ適宜選択して使用することが考えられる。特に、動作電流路として、電流量の少ない第１電流路と電流量の多い第２電流路とを設けておいて、待機状態で第１電流路を選択し、アクティブ状態で第２電流路を選択して使用できるようになっていれば、不要なときには消費電力を極力抑えながら、必要時には十分な動作電流を流せ、期待される機能をもたせることができる。
【００１３】即ち本発明によれば、出力した電源電圧と基準電圧とを差動増幅回路の差動入力としてその差に基づき電源電圧を出力する半導体メモリ装置の電源電圧発生回路において、前記差動増幅回路の動作電流路を複数系統設けてその各抵抗値を変えておき、メモリ装置の動作状態に応じて切換使用することを特徴とする。そしてこの場合に、抵抗値を大きくして電流量を少なくした第１電流路と、抵抗値を小さくして電流量を多くした第２電流路と、の２系統の動作電流路を設け、待機状態で前記第１電流路を選択し、アクティブ状態で前記第２電流路を選択して使用することを特徴とする。
【００１４】或いは、本発明によれば、第１電圧と電流制御ノードとの間に設けられ、出力した電源電圧と基準電圧とを入力として該２入力の電圧差に基づき電源電圧を出力する電圧発生手段をもつ半導体メモリ装置の電源電圧発生回路において、前記電流制御ノードと第２電圧との間に、それぞれ異なる抵抗値とした抵抗素子を備えてなる複数の電流制御手段を並列に設け、これら電流制御手段を切換信号でスイッチして使用することにより、メモリ装置の動作状態に応じて前記電圧発生手段を流れる電流量が調整されるようにすることを特徴とする。そしてこの場合に、各ゲート電極を電流制御ノードに共通接続した２つ以上の第１のＭＯＳトランジスタを前記電流制御ノードと第２電圧との間に直列接続してなり、該第１のＭＯＳトランジスタのチャネル抵抗を大きくして流れる電流量を少なくした第１の電流制御手段と、ゲート電極に切換信号を印加した第２のＭＯＳトランジスタを前記第１のＭＯＳトランジスタのいずれかに並列となるように、前記直列接続した第１のＭＯＳトランジスタ間の接続ノードのいずれかと前記第２電圧との間に接続してなり、該第２のＭＯＳトランジスタのチャネル抵抗を小さくして前記第１の電流制御手段よりも流れる電流量を多くした第２の電流制御手段と、を複数の電流制御手段として備えることを特徴とする。
【００１５】このときの切換信号としては、ＤＲＡＭであれば、セルフリフレッシュモードのリフレッシュ動作期間及びノーマルモードで活性化し且つセルフリフレッシュモードの残りの期間で非活性化する信号とすることができる。また、第１電圧は外部電源電圧とし、第２電圧は接地電圧とすることができる。
【００１６】或いはまた、本発明によれば、基準電圧を入力する第１ノードと、電源電圧を出力する第２ノードと、これら第１ノード及び第２ノードの各電圧を入力しその差を増幅して第３ノードから出力する、第１電圧と第４ノードとの間に設けられた増幅手段と、前記第４ノードと第２電圧との間に設けられ、制御端子が前記第４ノードに接続されて該第４ノードの電圧により前記増幅手段の第１電流路を形成する第１の電流制御手段と、前記第４ノードと前記第２電圧との間に設けられ、制御端子に切換信号を受けて該切換信号の活性化により前記増幅手段の第２電流通路を形成する第２の電流制御手段と、前記第１電圧と前記第２ノードとの間に設けられ、制御端子が前記第３ノードに接続されて制御されることにより電源電圧を出力する出力手段と、から構成され、前記切換信号の状態により前記増幅手段の電流量を制御できるようになっていることを特徴とする半導体メモリ装置の電源電圧発生回路が提供される。この場合の第１の電流制御手段は、第４ノードと第２電圧との間に直列に設けられ、制御端子が前記第４ノードに接続されて該第４ノードの電圧により前記増幅手段の第１電流路を形成する２つ以上の第１のＭＯＳトランジスタからなり、該第１電流路の電流量が少なくなるようにチャネル抵抗を大きくしたものとし、第２の電流制御手段は、前記第１のＭＯＳトランジスタのいずれかに並列となるように、前記直列接続した第１のＭＯＳトランジスタ間の接続ノードのいずれかと前記第２電圧との間に設けられ、制御端子に切換信号を受けて該切換信号の活性化により前記増幅手段の第２電流通路を形成する第２のＭＯＳトランジスタからなり、該第２電流路の電流量が前記第１電流路よりも多くなるようにチャネル抵抗を小さくしたものとする。また、切換信号は、セルフリフレッシュモードのリフレッシュ動作期間及びノーマルモードで活性化し且つセルフリフレッシュモードの残りの期間で非活性化する信号とすることができ、第１電圧は外部電源電圧、記第２電圧は接地電圧を用いることができる。
【００１７】
【発明の実施の形態】以下、本発明の実施形態を添付図面を参照して詳細に説明する。図中の共通構成要素には同じ符号を付して説明する。
【００１８】図２に、本発明による電源電圧発生回路の構成例を示す。ＰＭＯＳトランジスタ１１が外部電源電圧ＥＶｃｃとノードＮ３との間に設けられ、ＰＭＯＳトランジスタ１２が外部電源電圧ＥＶｃｃとノードＮ５との間に設けられている。そして、これら２つのＰＭＯＳトランジスタ１１，１２のゲート電極はノードＮ５へ共通に接続される。ＮＭＯＳトランジスタ１３はノードＮ３とノードＮ４との間に接続され、そのゲート電極はノードＮ１へ接続されて基準電圧Ｖｒｅｆを入力する。ＮＭＯＳトランジスタ１４はノードＮ５とノードＮ４との間に接続され、そのゲート電極はノードＮ２と接続されてノードＮ２から出力される内部電源電圧ＩＶｃｃを帰還入力する。ＰＭＯＳトランジスタ１５は、外部電源電圧ＥＶｃｃとノードＮ２との間に設けられ、ゲート電極がノードＮ３に接続される。これらにより電圧発生手段が構成されるのは従来と同様である。
【００１９】電流制御ノードであるノードＮ４とノードＮ６との間には１つ以上のＮＭＯＳトランジスタ２１〜２Ｎが直列接続されており、そのゲート電極をノードＮ４へ共通接続してある。また、ノードＮ６から接地電圧Ｖｓｓへかけては抵抗素子としてＮＭＯＳトランジスタ２Ｎ１〜２Ｍが設けられており、そのゲート電極をノードＮ４へ共通に接続するようにして、このＮＭＯＳトランジスタ２Ｎ１〜２Ｍからなる第１の電流制御手段により第１電流路ｉＣ１を形成可能にしてある。更にノードＮ６と接地電圧Ｖｓｓとの間には、切換信号φＣＴＬをゲート電極に受けるＮＭＯＳトランジスタ３１が別の抵抗素子として並列に設けてあり、このＮＭＯＳトランジスタ３１からなる第２の電流制御手段のスイッチで第２電流路ｉＣ２が形成されるようにしている。
【００２０】ＮＭＯＳトランジスタ３１を制御する切換信号φＣＴＬは、ＮＡＮＤゲート３４でセルフリフレッシュマスタ信号φＳＲＡＳとセルフリフレッシュのセットアップパルス信号バーＳＲＳＰを否定積することにより発生される。このセルフリフレッシュマスタ信号φＳＲＡＳは、ＣＢＲのタイミングでリフレッシュモードがセットアップされた後に遅延されて（約１００μｓ）論理“ハイ”に活性化される信号である。また、セットアップパルス信号バーＳＲＳＰは、セルフリフレッシュモードにおいてリフレッシュ動作を実際に遂行するときに発生する信号である。ＮＡＮＤゲート３４の出力は、インバータ３２，３３を経て駆動されＮＭＯＳトランジスタ３１のゲート電極へ伝達される。
【００２１】この例の電源電圧発生回路は、従来同様に、内部電源電圧ＩＶｃｃのレベルを設定する基準電圧Ｖｒｅｆを第１差動入力として第２差動入力の内部電源電圧ＩＶｃｃと比較する差動増幅回路の構成を有する。つまり、基準電圧Ｖｒｅｆが、所望の内部電源電圧ＩＶｃｃのレベルを設定する役割をもっている。この差動増幅回路をもつ電圧発生手段のＤＣ電流は、ＮＭＯＳトランジスタ２１〜２Ｎ及びＮＭＯＳトランジスタ２Ｎ１〜２Ｍによって形成される第１電流路ｉＣ１、又は、ＮＭＯＳトランジスタ２１〜２Ｎ及びＮＭＯＳトランジスタ３１によって形成される第２電流路ｉＣ２に従って決定される。
【００２２】本例の場合、ＮＭＯＳトランジスタ２Ｎ１〜２Ｍはチャネル長を大きく設計することでそのチャネル抵抗を大きくし、一方、ＮＭＯＳトランジスタ３１のチャネルサイズは正常設計としてそのチャネル抵抗を小さくする。これにより、差動増幅回路の動作を素早くして内部電源電圧ＩＶｃｃの電圧降下を迅速に回復する必要のあるときにはＮＭＯＳトランジスタ３１のオンで第２電流路ｉＣ２を形成する一方、その他の消費電流を抑えるべきときにはＮＭＯＳトランジスタ３１のオフでＮＭＯＳトランジスタ２Ｎ１〜２Ｍによる第１電流路ｉＣ１を形成するようにして、場合に応じ、必要十分な内部電源電圧ＩＶｃｃを提供したり、消費電力を抑制したりする動作が可能になっている。
【００２３】このような第１電流路ｉＣ１と第２電流路ｉＣ２の切換について、図３の動作特性を示す信号波形図を参照して説明する。まず、行アドレスストローブ信号バーＲＡＳより前に列アドレスストローブ信号バーＣＡＳを活性入力するＣＢＲタイミングとされてこれが所定の時間（１００μｓ）以上維持されると、セルフリフレッシュマスタ信号φＳＲＡＳが論理“ハイ”へ遷移する。また、このリフレッシュモードにおいてセットアップパルス信号バーＳＲＳＰは、一定時間ごとのリフレッシュ動作を遂行する期間で論理“ロウ”へ遷移する。そして、これら信号を否定積するＮＡＮＤゲート３４及びインバータ３３，３２により、セットアップパルス信号バーＳＲＳＰの論理“ロウ”に応じて切換信号φＣＬＴが論理“ハイ”で発生される。即ち、切換信号φＣＴＬは、セルフリフレッシュモード中のリフレッシュ動作を遂行するアクティブ状態で論理“ハイ”となり、それ以外のプリチャージ時等の待機状態では論理“ロウ”となる制御信号である。
【００２４】このような切換信号φＣＴＬがＮＭＯＳトランジスタ３１のゲート電極に印加される結果、待機状態を示す切換信号φＣＴＬの論理“ロウ”ではＮＭＯＳトランジスタ３１がオフして第２電流路ｉＣ２が遮断されるので、このときにはＮＭＯＳトランジスタ２１〜２Ｎ及びＮＭＯＳトランジスタ２Ｎ１〜２Ｍを介する第１電流路ｉＣ１が形成される。ＮＭＯＳトランジスタ２Ｎ１〜２Ｍはチャネル抵抗が大きいので、この第１電流路ｉＣ１を通じて流れる電流は微弱であり、従って待機状態における必要以上の電力消費が抑制される。
【００２５】一方、アクティブ状態を示す切換信号φＣＴＬの論理“ハイ”では、ＮＭＯＳトランジスタ３１のオンによりＮＭＯＳトランジスタ２１〜２Ｎ及びＮＭＯＳトランジスタ３１を介する第２電流路ｉＣ２が形成される。ＮＭＯＳトランジスタ３１のチャネル抵抗は第１電流路ｉＣ１のＮＭＯＳトランジスタ２Ｎ１〜２Ｍに比べて格段に小さいので、第２電流路ｉＣ２を介しては、より多量の電流を流すことが可能である。従って、セルフリフレッシュモードにおけるリフレッシュ動作開始で電力消費量が一気に増え、出力ノードＮ２の内部電源電圧ＩＶｃｃが降下しても、このときには第２電流路ｉＣ２の形成による差動増幅回路の動作電流増加により、ＮＭＯＳトランジスタ１３，１４による比較動作の迅速化が図られて内部電源電圧ＩＶｃｃが素早く補充され、安定出力を得られる。
【００２６】尚、切換信号φＣＴＬは、セルフリフレッシュマスタ信号φＳＲＡＳが論理“ロウ”入力のときには論理“ハイ”となるので、本例の場合、ノーマルモードでも活性化する信号である。切換信号φＣＴＬに対しては、この他にも各種動作状態を示す信号による適切な制御をかけておくことで、必要に応じて適宜論理“ハイ”／“ロウ”を設定することが可能である。
【００２７】また、この実施形態のようなセルフリフレッシュモードに限られずとも、内部電源その他の電源電圧を発生する電源電圧発生回路について、動作状態に応じて発生電圧の消費量が異なる場合に適宜適用することができるのは、勿論のことである。
【００２８】
【発明の効果】以上述べてきたように本発明の電源電圧発生回路によれば、動作状態に応じて切換可能な複数の電流路を設けるようにし、モード特性による電力消費量の違いに対応した最適の電流路を選択使用することができるようにしたので、従来よりいっそうの低電力化を図ることができる。
【図面の簡単な説明】
【図１】従来の電源電圧発生回路の回路図。
【図２】本発明による電源電圧発生回路の実施形態を示す回路図。
【図３】図２の電源電圧発生回路の動作タイミングを示す信号波形図。
【符号の説明】
２Ｎ１〜２Ｍ 第１の電流制御手段（ＮＭＯＳトランジスタ）
３１ 第２の電流制御手段（ＮＭＯＳトランジスタ）
ｉＣ１ 第１電流路
ｉＣ２ 第２電流路
φＣＴＬ 切換信号
φＳＲＡＳ セルフリフレッシュマスタ信号
バーＳＲＳＰ セットアップパルス信号
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に係り、特に、その内部電源電圧を発生する電源電圧発生回路に関する。
【０００２】
【従来の技術】一般に半導体メモリ装置においては、外部電源電圧（external Ｖｃｃ：ＥＶｃｃ）と内部電源電圧（Internal Ｖｃｃ：ＩＶｃｃ）を使用する。通常、内部電源電圧ＩＶｃｃは外部電源電圧ＥＶｃｃより低い電圧レベルとされ、半導体メモリ装置の内部回路用動作電源として供給される。
【０００３】半導体メモリ装置には、通常の読出／書込や特にＤＲＡＭでのリフレッシュ動作のようなメモリセルアレイをアクセスするアクティブ状態と、その他の待機状態がある。即ち、アクティブ状態では内部電源電圧の消費が多くなるのに対し、待機状態では消費が少ない。従って、現在の半導体メモリ装置では、アクティブ用の電源電圧発生回路と待機用の電源電圧発生回路とをそれぞれ備えるのが一般的になっている。
【０００４】図１に、待機用の内部電源電圧ＩＶｃｃを発生する電源電圧発生回路を示す。ＰＭＯＳトランジスタ１１が外部電源電圧ＥＶｃｃとノードＮ３との間に設けられ、またＰＭＯＳトランジスタ１２が外部電源電圧ＥＶｃｃとノードＮ５との間に設けられている。そして、これら２つのＰＭＯＳトランジスタ１１，１２のゲート電極はノードＮ５に共通に接続される。ＮＭＯＳトランジスタ１３はノードＮ３とノードＮ４との間に接続され、そのゲート電極がノードＮ１へ接続されて基準電圧Ｖｒｅｆを入力する。ＮＭＯＳトランジスタ１４はノードＮ５とノードＮ４との間に接続され、そのゲート電極がノードＮ２へ接続されて該ノードＮ２から出力される内部電源電圧ＩＶｃｃを入力する。電流制御ノードであるノードＮ４と接地電圧Ｖｓｓとの間には、動作電流路として２つ以上のＮＭＯＳトランジスタ２１〜２Ｎが直列接続されており、その各ゲート電極はノードＮ４に共通接続される。ＰＭＯＳトランジスタ１５は出力手段で、外部電源電圧ＥＶｃｃとノードＮ２との間に設けられてゲート電極がノードＮ３に接続されたドライバトランジスタである。
【０００５】このような電源電圧発生回路は、基準電圧Ｖｒｅｆを第１差動入力、出力される内部電源電圧ＩＶｃｃを帰還させて第２差動入力とする差動増幅回路の構成を増幅手段として有している。この回路によれば、第１差動入力となる基準電圧Ｖｒｅｆのレベルに従って内部電源電圧ＩＶｃｃのレベルが設定される。そして、この差動増幅回路をもつ電圧発生手段における動作電流は、ＮＭＯＳトランジスタ２１〜２Ｎによって決定されるようになっている。
【０００６】この電源電圧発生回路では、ノードＮ２から出力される実際の内部電源電圧ＩＶｃｃのレベルが基準電圧Ｖｒｅｆによって設定されるレベルより相対的に低くなる場合、ＮＭＯＳトランジスタ１３に対しＮＭＯＳトランジスタ１４の導通程度が相対的に小さくなるのでノードＮ５の電圧が上がり、従ってノードＮ３の電圧が下がる。このノードＮ３の電圧降下によりＰＭＯＳトランジスタ１５の導通程度がより大きくなるので、出力ノードＮ２から発生される内部電源電圧ＩＶｃｃが上昇し、基準電圧Ｖｒｅｆに匹敵するレベルへ調整される。
【０００７】一方、ノードＮ２から出力される実際の内部電源電圧ＩＶｃｃのレベルが基準電圧Ｖｒｅｆのレベルによって設定されるレベルより相対的に高くなる場合は、ＮＭＯＳトランジスタ１３に対しＮＭＯＳトランジスタ１４の導通程度が相対的に大きくなるのでノードＮ５の電圧が下がり、従ってノードＮ３の電圧が上がる。そして、このノードＮ３の電圧上昇によりＰＭＯＳトランジスタ１５の導通程度が小さくなってほぼ非導通化されるまでになるので、外部電源電圧ＥＶｃｃによる電流がほぼ遮断状態になり、出力ノードＮ２から出力される内部電源電圧ＩＶｃｃは低下して基準電圧Ｖｒｅｆに匹敵するレベルへ調整される。
【０００８】このように、内部電源電圧ＩＶｃｃの設定レベルになる基準電圧Ｖｒｅｆと実際に出力される内部電源電圧ＩＶｃｃとの差に応じてＮＭＯＳトランジスタ１３，１４の導通が可変調整されることにより、内部電源電圧ＩＶｃｃが一定レベルに維持されるようにしてある。このとき、ノードＮ４から接地電圧Ｖｓｓへ直列接続したＮＭＯＳトランジスタ２１〜２Ｎが、内部電源電圧ＩＶｃｃの出力に当たって一定のＤＣ電流路を形成する。
【０００９】
【発明が解決しようとする課題】上記のような電源電圧発生回路は待機状態の電源供給を行うものであるが、アクティブ用の電源電圧発生回路がフル稼働する前に動作することになる行アドレス関連バッファの回路へ、瞬間的に必要十分な動作電源の内部電源電圧ＩＶｃｃを供給する機能をもつ必要がある。従って、ＮＭＯＳトランジスタ２１〜２Ｎは安定動作を行えるに十分な電流路を形成するようにされる。
【００１０】しかしながら、例えばＤＲＡＭにあるセルフリフレッシュモード(self refresh mode) においては、該モード中の一部期間が実質的なリフレッシュ動作を遂行するアクティブ状態となり、該モード中の行アドレスストローブプリチャージ期間等は待機状態となるものであるが、この待機状態でもＮＭＯＳトランジスタ２１〜２Ｎが常に一定の大きさの電流路を形成することになるため、不要な電力消費を行っているということになる。
【００１１】そこで本発明の目的は、より消費電力を抑えることの可能な待機用に適する電源電圧発生回路を提供することにある。
【００１２】
【課題を解決するための手段】上記本発明の目的のためには、電圧発生手段の動作電流路を複数備え、電源電圧の消費電力量に応じ適宜選択して使用することが考えられる。特に、動作電流路として、電流量の少ない第１電流路と電流量の多い第２電流路とを設けておいて、待機状態で第１電流路を選択し、アクティブ状態で第２電流路を選択して使用できるようになっていれば、不要なときには消費電力を極力抑えながら、必要時には十分な動作電流を流せ、期待される機能をもたせることができる。
【００１３】即ち本発明によれば、出力した電源電圧と基準電圧とを差動増幅回路の差動入力としてその差に基づき電源電圧を出力する半導体メモリ装置の電源電圧発生回路において、前記差動増幅回路の動作電流路を複数系統設けてその各抵抗値を変えておき、メモリ装置の動作状態に応じて切換使用することを特徴とする。そしてこの場合に、抵抗値を大きくして電流量を少なくした第１電流路と、抵抗値を小さくして電流量を多くした第２電流路と、の２系統の動作電流路を設け、待機状態で前記第１電流路を選択し、アクティブ状態で前記第２電流路を選択して使用することを特徴とする。
【００１４】或いは、本発明によれば、第１電圧と電流制御ノードとの間に設けられ、出力した電源電圧と基準電圧とを入力として該２入力の電圧差に基づき電源電圧を出力する電圧発生手段をもつ半導体メモリ装置の電源電圧発生回路において、前記電流制御ノードと第２電圧との間に、それぞれ異なる抵抗値とした抵抗素子を備えてなる複数の電流制御手段を並列に設け、これら電流制御手段を切換信号でスイッチして使用することにより、メモリ装置の動作状態に応じて前記電圧発生手段を流れる電流量が調整されるようにすることを特徴とする。そしてこの場合に、各ゲート電極を電流制御ノードに共通接続した２つ以上の第１のＭＯＳトランジスタを前記電流制御ノードと第２電圧との間に直列接続してなり、該第１のＭＯＳトランジスタのチャネル抵抗を大きくして流れる電流量を少なくした第１の電流制御手段と、ゲート電極に切換信号を印加した第２のＭＯＳトランジスタを前記第１のＭＯＳトランジスタのいずれかに並列となるように、前記直列接続した第１のＭＯＳトランジスタ間の接続ノードのいずれかと前記第２電圧との間に接続してなり、該第２のＭＯＳトランジスタのチャネル抵抗を小さくして前記第１の電流制御手段よりも流れる電流量を多くした第２の電流制御手段と、を複数の電流制御手段として備えることを特徴とする。
【００１５】このときの切換信号としては、ＤＲＡＭであれば、セルフリフレッシュモードのリフレッシュ動作期間及びノーマルモードで活性化し且つセルフリフレッシュモードの残りの期間で非活性化する信号とすることができる。また、第１電圧は外部電源電圧とし、第２電圧は接地電圧とすることができる。
【００１６】或いはまた、本発明によれば、基準電圧を入力する第１ノードと、電源電圧を出力する第２ノードと、これら第１ノード及び第２ノードの各電圧を入力しその差を増幅して第３ノードから出力する、第１電圧と第４ノードとの間に設けられた増幅手段と、前記第４ノードと第２電圧との間に設けられ、制御端子が前記第４ノードに接続されて該第４ノードの電圧により前記増幅手段の第１電流路を形成する第１の電流制御手段と、前記第４ノードと前記第２電圧との間に設けられ、制御端子に切換信号を受けて該切換信号の活性化により前記増幅手段の第２電流通路を形成する第２の電流制御手段と、前記第１電圧と前記第２ノードとの間に設けられ、制御端子が前記第３ノードに接続されて制御されることにより電源電圧を出力する出力手段と、から構成され、前記切換信号の状態により前記増幅手段の電流量を制御できるようになっていることを特徴とする半導体メモリ装置の電源電圧発生回路が提供される。この場合の第１の電流制御手段は、第４ノードと第２電圧との間に直列に設けられ、制御端子が前記第４ノードに接続されて該第４ノードの電圧により前記増幅手段の第１電流路を形成する２つ以上の第１のＭＯＳトランジスタからなり、該第１電流路の電流量が少なくなるようにチャネル抵抗を大きくしたものとし、第２の電流制御手段は、前記第１のＭＯＳトランジスタのいずれかに並列となるように、前記直列接続した第１のＭＯＳトランジスタ間の接続ノードのいずれかと前記第２電圧との間に設けられ、制御端子に切換信号を受けて該切換信号の活性化により前記増幅手段の第２電流通路を形成する第２のＭＯＳトランジスタからなり、該第２電流路の電流量が前記第１電流路よりも多くなるようにチャネル抵抗を小さくしたものとする。また、切換信号は、セルフリフレッシュモードのリフレッシュ動作期間及びノーマルモードで活性化し且つセルフリフレッシュモードの残りの期間で非活性化する信号とすることができ、第１電圧は外部電源電圧、記第２電圧は接地電圧を用いることができる。
【００１７】
【発明の実施の形態】以下、本発明の実施形態を添付図面を参照して詳細に説明する。図中の共通構成要素には同じ符号を付して説明する。
【００１８】図２に、本発明による電源電圧発生回路の構成例を示す。ＰＭＯＳトランジスタ１１が外部電源電圧ＥＶｃｃとノードＮ３との間に設けられ、ＰＭＯＳトランジスタ１２が外部電源電圧ＥＶｃｃとノードＮ５との間に設けられている。そして、これら２つのＰＭＯＳトランジスタ１１，１２のゲート電極はノードＮ５へ共通に接続される。ＮＭＯＳトランジスタ１３はノードＮ３とノードＮ４との間に接続され、そのゲート電極はノードＮ１へ接続されて基準電圧Ｖｒｅｆを入力する。ＮＭＯＳトランジスタ１４はノードＮ５とノードＮ４との間に接続され、そのゲート電極はノードＮ２と接続されてノードＮ２から出力される内部電源電圧ＩＶｃｃを帰還入力する。ＰＭＯＳトランジスタ１５は、外部電源電圧ＥＶｃｃとノードＮ２との間に設けられ、ゲート電極がノードＮ３に接続される。これらにより電圧発生手段が構成されるのは従来と同様である。
【００１９】電流制御ノードであるノードＮ４とノードＮ６との間には１つ以上のＮＭＯＳトランジスタ２１〜２Ｎが直列接続されており、そのゲート電極をノードＮ４へ共通接続してある。また、ノードＮ６から接地電圧Ｖｓｓへかけては抵抗素子としてＮＭＯＳトランジスタ２Ｎ１〜２Ｍが設けられており、そのゲート電極をノードＮ４へ共通に接続するようにして、このＮＭＯＳトランジスタ２Ｎ１〜２Ｍからなる第１の電流制御手段により第１電流路ｉＣ１を形成可能にしてある。更にノードＮ６と接地電圧Ｖｓｓとの間には、切換信号φＣＴＬをゲート電極に受けるＮＭＯＳトランジスタ３１が別の抵抗素子として並列に設けてあり、このＮＭＯＳトランジスタ３１からなる第２の電流制御手段のスイッチで第２電流路ｉＣ２が形成されるようにしている。
【００２０】ＮＭＯＳトランジスタ３１を制御する切換信号φＣＴＬは、ＮＡＮＤゲート３４でセルフリフレッシュマスタ信号φＳＲＡＳとセルフリフレッシュのセットアップパルス信号バーＳＲＳＰを否定積することにより発生される。このセルフリフレッシュマスタ信号φＳＲＡＳは、ＣＢＲのタイミングでリフレッシュモードがセットアップされた後に遅延されて（約１００μｓ）論理“ハイ”に活性化される信号である。また、セットアップパルス信号バーＳＲＳＰは、セルフリフレッシュモードにおいてリフレッシュ動作を実際に遂行するときに発生する信号である。ＮＡＮＤゲート３４の出力は、インバータ３２，３３を経て駆動されＮＭＯＳトランジスタ３１のゲート電極へ伝達される。
【００２１】この例の電源電圧発生回路は、従来同様に、内部電源電圧ＩＶｃｃのレベルを設定する基準電圧Ｖｒｅｆを第１差動入力として第２差動入力の内部電源電圧ＩＶｃｃと比較する差動増幅回路の構成を有する。つまり、基準電圧Ｖｒｅｆが、所望の内部電源電圧ＩＶｃｃのレベルを設定する役割をもっている。この差動増幅回路をもつ電圧発生手段のＤＣ電流は、ＮＭＯＳトランジスタ２１〜２Ｎ及びＮＭＯＳトランジスタ２Ｎ１〜２Ｍによって形成される第１電流路ｉＣ１、又は、ＮＭＯＳトランジスタ２１〜２Ｎ及びＮＭＯＳトランジスタ３１によって形成される第２電流路ｉＣ２に従って決定される。
【００２２】本例の場合、ＮＭＯＳトランジスタ２Ｎ１〜２Ｍはチャネル長を大きく設計することでそのチャネル抵抗を大きくし、一方、ＮＭＯＳトランジスタ３１のチャネルサイズは正常設計としてそのチャネル抵抗を小さくする。これにより、差動増幅回路の動作を素早くして内部電源電圧ＩＶｃｃの電圧降下を迅速に回復する必要のあるときにはＮＭＯＳトランジスタ３１のオンで第２電流路ｉＣ２を形成する一方、その他の消費電流を抑えるべきときにはＮＭＯＳトランジスタ３１のオフでＮＭＯＳトランジスタ２Ｎ１〜２Ｍによる第１電流路ｉＣ１を形成するようにして、場合に応じ、必要十分な内部電源電圧ＩＶｃｃを提供したり、消費電力を抑制したりする動作が可能になっている。
【００２３】このような第１電流路ｉＣ１と第２電流路ｉＣ２の切換について、図３の動作特性を示す信号波形図を参照して説明する。まず、行アドレスストローブ信号バーＲＡＳより前に列アドレスストローブ信号バーＣＡＳを活性入力するＣＢＲタイミングとされてこれが所定の時間（１００μｓ）以上維持されると、セルフリフレッシュマスタ信号φＳＲＡＳが論理“ハイ”へ遷移する。また、このリフレッシュモードにおいてセットアップパルス信号バーＳＲＳＰは、一定時間ごとのリフレッシュ動作を遂行する期間で論理“ロウ”へ遷移する。そして、これら信号を否定積するＮＡＮＤゲート３４及びインバータ３３，３２により、セットアップパルス信号バーＳＲＳＰの論理“ロウ”に応じて切換信号φＣＬＴが論理“ハイ”で発生される。即ち、切換信号φＣＴＬは、セルフリフレッシュモード中のリフレッシュ動作を遂行するアクティブ状態で論理“ハイ”となり、それ以外のプリチャージ時等の待機状態では論理“ロウ”となる制御信号である。
【００２４】このような切換信号φＣＴＬがＮＭＯＳトランジスタ３１のゲート電極に印加される結果、待機状態を示す切換信号φＣＴＬの論理“ロウ”ではＮＭＯＳトランジスタ３１がオフして第２電流路ｉＣ２が遮断されるので、このときにはＮＭＯＳトランジスタ２１〜２Ｎ及びＮＭＯＳトランジスタ２Ｎ１〜２Ｍを介する第１電流路ｉＣ１が形成される。ＮＭＯＳトランジスタ２Ｎ１〜２Ｍはチャネル抵抗が大きいので、この第１電流路ｉＣ１を通じて流れる電流は微弱であり、従って待機状態における必要以上の電力消費が抑制される。
【００２５】一方、アクティブ状態を示す切換信号φＣＴＬの論理“ハイ”では、ＮＭＯＳトランジスタ３１のオンによりＮＭＯＳトランジスタ２１〜２Ｎ及びＮＭＯＳトランジスタ３１を介する第２電流路ｉＣ２が形成される。ＮＭＯＳトランジスタ３１のチャネル抵抗は第１電流路ｉＣ１のＮＭＯＳトランジスタ２Ｎ１〜２Ｍに比べて格段に小さいので、第２電流路ｉＣ２を介しては、より多量の電流を流すことが可能である。従って、セルフリフレッシュモードにおけるリフレッシュ動作開始で電力消費量が一気に増え、出力ノードＮ２の内部電源電圧ＩＶｃｃが降下しても、このときには第２電流路ｉＣ２の形成による差動増幅回路の動作電流増加により、ＮＭＯＳトランジスタ１３，１４による比較動作の迅速化が図られて内部電源電圧ＩＶｃｃが素早く補充され、安定出力を得られる。
【００２６】尚、切換信号φＣＴＬは、セルフリフレッシュマスタ信号φＳＲＡＳが論理“ロウ”入力のときには論理“ハイ”となるので、本例の場合、ノーマルモードでも活性化する信号である。切換信号φＣＴＬに対しては、この他にも各種動作状態を示す信号による適切な制御をかけておくことで、必要に応じて適宜論理“ハイ”／“ロウ”を設定することが可能である。
【００２７】また、この実施形態のようなセルフリフレッシュモードに限られずとも、内部電源その他の電源電圧を発生する電源電圧発生回路について、動作状態に応じて発生電圧の消費量が異なる場合に適宜適用することができるのは、勿論のことである。
【００２８】
【発明の効果】以上述べてきたように本発明の電源電圧発生回路によれば、動作状態に応じて切換可能な複数の電流路を設けるようにし、モード特性による電力消費量の違いに対応した最適の電流路を選択使用することができるようにしたので、従来よりいっそうの低電力化を図ることができる。
【図面の簡単な説明】
【図１】従来の電源電圧発生回路の回路図。
【図２】本発明による電源電圧発生回路の実施形態を示す回路図。
【図３】図２の電源電圧発生回路の動作タイミングを示す信号波形図。
【符号の説明】
２Ｎ１〜２Ｍ 第１の電流制御手段（ＮＭＯＳトランジスタ）
３１ 第２の電流制御手段（ＮＭＯＳトランジスタ）
ｉＣ１ 第１電流路
ｉＣ２ 第２電流路
φＣＴＬ 切換信号
φＳＲＡＳ セルフリフレッシュマスタ信号
バーＳＲＳＰ セットアップパルス信号
【特許請求の範囲】
【請求項１】 第１電圧と電流制御ノードとの間に設けられ、出力した電源電圧と基準電圧とを入力として該２入力の電圧差に基づき電源電圧を出力する電圧発生手段をもつ半導体メモリ装置の電源電圧発生回路において、各ゲート電極を前記電流制御ノードに共通接続した２つ以上の第１のＭＯＳトランジスタを前記電流制御ノードと第２電圧との間に直列接続してなり、該第１のＭＯＳトランジスタのチャネル抵抗を大きくして流れる電流量を少なくした第１の電流制御手段と、ゲート電極に切換信号を印加した第２のＭＯＳトランジスタを前記第１のＭＯＳトランジスタのいずれかに並列となるように、前記直列接続した第１のＭＯＳトランジスタ間の接続ノードのいずれかと前記第２電圧との間に接続してなり、該第２のＭＯＳトランジスタのチャネル抵抗を小さくして前記第１の電流制御手段よりも流れる電流量を多くした第２の電流制御手段と、を複数の電流制御手段として少なくとも備え、これら電流制御手段を前記切換信号でスイッチして使用することにより、メモリ装置の動作状態に応じて前記電圧発生手段を流れる電流量が調整されるようになっていることを特徴とする電源電圧発生回路。
【請求項２】 切換信号が、セルフリフレッシュモードのリフレッシュ動作期間及びノーマルモードで活性化し且つセルフリフレッシュモードの残りの期間で非活性化する信号である請求項１記載の電源電圧発生回路。
【請求項３】 第１電圧が外部電源電圧で、第２電圧が接地電圧である請求項１記載の電源電圧発生回路。
【請求項４】 基準電圧を入力する第１ノードと、電源電圧を出力する第２ノードと、これら第１ノード及び第２ノードの各電圧を入力しその差を増幅して第３ノードから出力する、第１電圧と第４ノードとの間に設けられた増幅手段と、前記第４ノードと第２電圧との間に直列に設けられ、制御端子が前記第４ノードに接続されて該第４ノードの電圧により前記増幅手段の第１電流路を形成する２つ以上の第１のＭＯＳトランジスタからなり、該第１電流路の電流量が少なくなるようにチャネル抵抗を大きくした第１の電流制御手段と、前記第１のＭＯＳトランジスタのいずれかに並列となるように、前記直列接続した第１のＭＯＳトランジスタ間の接続ノードのいずれかと前記第２電圧との間に設けられ、制御端子に切換信号を受けて該切換信号の活性化により前記増幅手段の第２電流通路を形成する第２のＭＯＳトランジスタからなり、該第２電流路の電流量が前記第１電流路よりも多くなるようにチャネル抵抗を小さくした第２の電流制御手段と、前記第１電圧と前記第２ノードとの間に設けられ、制御端子が前記第３ノードに接続されて制御されることにより電源電圧を出力する出力手段と、から構成され、前記切換信号の状態により前記増幅手段の電流量を制御できるようになっていることを特徴とする半導体メモリ装置の電源電圧発生回路。
【請求項５】 切換信号が、セルフリフレッシュモードのリフレッシュ動作期間及びノーマルモードで活性化し且つセルフリフレッシュモードの残りの期間で非活性化する信号である請求項４記載の電源電圧発生回路。
【請求項６】 第１電圧が外部電源電圧で、第２電圧が接地電圧である請求項５記載の電源電圧発生回路。
【請求項１】 第１電圧と電流制御ノードとの間に設けられ、出力した電源電圧と基準電圧とを入力として該２入力の電圧差に基づき電源電圧を出力する電圧発生手段をもつ半導体メモリ装置の電源電圧発生回路において、各ゲート電極を前記電流制御ノードに共通接続した２つ以上の第１のＭＯＳトランジスタを前記電流制御ノードと第２電圧との間に直列接続してなり、該第１のＭＯＳトランジスタのチャネル抵抗を大きくして流れる電流量を少なくした第１の電流制御手段と、ゲート電極に切換信号を印加した第２のＭＯＳトランジスタを前記第１のＭＯＳトランジスタのいずれかに並列となるように、前記直列接続した第１のＭＯＳトランジスタ間の接続ノードのいずれかと前記第２電圧との間に接続してなり、該第２のＭＯＳトランジスタのチャネル抵抗を小さくして前記第１の電流制御手段よりも流れる電流量を多くした第２の電流制御手段と、を複数の電流制御手段として少なくとも備え、これら電流制御手段を前記切換信号でスイッチして使用することにより、メモリ装置の動作状態に応じて前記電圧発生手段を流れる電流量が調整されるようになっていることを特徴とする電源電圧発生回路。
【請求項２】 切換信号が、セルフリフレッシュモードのリフレッシュ動作期間及びノーマルモードで活性化し且つセルフリフレッシュモードの残りの期間で非活性化する信号である請求項１記載の電源電圧発生回路。
【請求項３】 第１電圧が外部電源電圧で、第２電圧が接地電圧である請求項１記載の電源電圧発生回路。
【請求項４】 基準電圧を入力する第１ノードと、電源電圧を出力する第２ノードと、これら第１ノード及び第２ノードの各電圧を入力しその差を増幅して第３ノードから出力する、第１電圧と第４ノードとの間に設けられた増幅手段と、前記第４ノードと第２電圧との間に直列に設けられ、制御端子が前記第４ノードに接続されて該第４ノードの電圧により前記増幅手段の第１電流路を形成する２つ以上の第１のＭＯＳトランジスタからなり、該第１電流路の電流量が少なくなるようにチャネル抵抗を大きくした第１の電流制御手段と、前記第１のＭＯＳトランジスタのいずれかに並列となるように、前記直列接続した第１のＭＯＳトランジスタ間の接続ノードのいずれかと前記第２電圧との間に設けられ、制御端子に切換信号を受けて該切換信号の活性化により前記増幅手段の第２電流通路を形成する第２のＭＯＳトランジスタからなり、該第２電流路の電流量が前記第１電流路よりも多くなるようにチャネル抵抗を小さくした第２の電流制御手段と、前記第１電圧と前記第２ノードとの間に設けられ、制御端子が前記第３ノードに接続されて制御されることにより電源電圧を出力する出力手段と、から構成され、前記切換信号の状態により前記増幅手段の電流量を制御できるようになっていることを特徴とする半導体メモリ装置の電源電圧発生回路。
【請求項５】 切換信号が、セルフリフレッシュモードのリフレッシュ動作期間及びノーマルモードで活性化し且つセルフリフレッシュモードの残りの期間で非活性化する信号である請求項４記載の電源電圧発生回路。
【請求項６】 第１電圧が外部電源電圧で、第２電圧が接地電圧である請求項５記載の電源電圧発生回路。
【図１】
【図３】
【図２】
【図３】
【図２】
【特許番号】特許第３３８３１５１号（Ｐ３３８３１５１）
【登録日】平成１４年１２月２０日（２００２．１２．２０）
【発行日】平成１５年３月４日（２００３．３．４）
【国際特許分類】
【出願番号】特願平８−１０５５５２
【出願日】平成８年４月２５日（１９９６．４．２５）
【公開番号】特開平８−３０６１８５
【公開日】平成８年１１月２２日（１９９６．１１．２２）
【審査請求日】平成８年４月２５日（１９９６．４．２５）
【審判番号】不服２００１−１３２３４（Ｐ２００１−１３２３４／Ｊ１）
【審判請求日】平成１３年６月２２日（２００１．６．２２）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【合議体】
【参考文献】
【文献】特開 平６−８４３５７（ＪＰ，Ａ）
【文献】特開 平１−１３６３６１（ＪＰ，Ａ）
【登録日】平成１４年１２月２０日（２００２．１２．２０）
【発行日】平成１５年３月４日（２００３．３．４）
【国際特許分類】
【出願日】平成８年４月２５日（１９９６．４．２５）
【公開番号】特開平８−３０６１８５
【公開日】平成８年１１月２２日（１９９６．１１．２２）
【審査請求日】平成８年４月２５日（１９９６．４．２５）
【審判番号】不服２００１−１３２３４（Ｐ２００１−１３２３４／Ｊ１）
【審判請求日】平成１３年６月２２日（２００１．６．２２）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【合議体】
【参考文献】
【文献】特開 平６−８４３５７（ＪＰ，Ａ）
【文献】特開 平１−１３６３６１（ＪＰ，Ａ）
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