半導体メモリ装置

【課題】設計自由度の低下、および信頼性の低下を抑えつつ、両面実装により高密度実装化を図ることができる半導体メモリ装置を提供すること。
【解決手段】回路パターンが形成された回路基板４と、回路基板の両面に半田を介して実装された複数の半導体メモリ５と、回路基板の一端部に配置されてホスト装置と接続するコネクタ１４と、回路基板の両面を封止する樹脂モールド部１６と、を備え、樹脂モールド部は、コネクタが配置された領域を封止せず、複数の半導体メモリが配置された領域を一括して封止する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体メモリを備える半導体メモリ装置は、回路パターンが形成された回路基板上に、半導体メモリが半田を介して実装されて構成される。このような半導体メモリ装置において、高密度実装の要求により、半導体メモリや他の実装部品を回路基板の両面に実装する場合がある。
【０００３】
回路基板の両面に半導体メモリを実装すると、基板の反りや変形により、実装ＴＣＴ（ＴｈｅｒｍａｌｃｙｃｌｉｎｇＴｅｓｔ）における信頼性が低下して、半導体メモリ装置の信頼性が低下しまうという問題が発生する。特に、半導体メモリや他の実装部品を回路基板の両面に対称に配置すると、実装ＴＣＴにおける信頼性が低下しやすいことが一般的に知られている。従来、半導体メモリや他の実装部品と、回路基板との隙間にアンダーフィル材を侵入させて、実装ＴＣＴにおける信頼性の低下を抑えることが行われている。しかしながら、高密度実装の要求により、半導体メモリや他の実装部品同士の間隔が狭くなると、アンダーフィル材がうまく隙間に侵入せず、実装ＴＣＴにおける信頼性の低下を抑えられない場合があるという問題があった。そこで、回路基板の両面で、半導体パッケージ等の実装部品をずらして配置することで、実装ＴＣＴにおける信頼性の低下を抑える技術が、例えば特許文献１に開示されている。
【０００４】
しかしながら、従来技術では、実装部品をずらして配置するために、実装部品の配置に制限があり、設計自由度が低下してしまうという問題がある。また、実装部品の配置に対する制限が、半導体メモリ装置のさらなる高密度実装化を図る上で障害となる場合がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１６３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、設計自由度の低下、および信頼性の低下を抑えつつ、両面実装による高密度実装化を図ることができる半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、回路パターンが形成された回路基板と、回路基板の両面に半田を介して実装された複数の半導体メモリと、回路基板の一端部に配置されてホスト装置と接続するコネクタと、回路基板の両面を封止する樹脂モールド部と、を備え、樹脂モールド部は、コネクタが配置された領域を封止せず、複数の半導体メモリが配置された領域を一括して封止することを特徴とする半導体メモリ装置が提供される。
【発明の効果】
【０００８】
本発明によれば、設計自由度の低下、および信頼性の低下を抑えつつ、両面実装による高密度実装化を図ることができる半導体メモリ装置を得ることができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の第１の実施の形態にかかる半導体メモリ装置の表面を示す図である。
【図２】図２は、図１に示す半導体メモリ装置の裏面を示す図である。
【図３】図３は、図１に示すＡ−Ａ線に沿った矢視断面図である。
【図４】図４は、回路基板と半導体メモリの隙間部分を拡大した部分拡大断面図である。
【図５】図５は、第１の実施の形態の変形例１にかかる半導体メモリ装置の断面図である。
【図６】図６は、第１の実施の形態の変形例２にかかる半導体メモリ装置の断面図である。
【図７】図７は、本発明の第２の実施の形態にかかる半導体メモリ装置の表面を示す図である。
【図８】図８は、図６に示す半導体メモリ装置の裏面を示す図である。
【図９】図９は、本発明の第３の実施の形態にかかる半導体メモリ装置の表面を示す図である。
【図１０】図１０は、図８に示す半導体メモリ装置の裏面を示す図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体メモリ装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体メモリ装置の表面を示す図である。図２は、図１に示す半導体メモリ装置の裏面を示す図である。図３は、図１に示すＡ−Ａ線に沿った矢視断面図である。
【００１２】
半導体メモリ装置１は、回路基板４、半導体メモリ５、コントローラ６、ＤＤＲＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）８、機能部品１０、受動部品１２、コネクタ１４、樹脂モールド部１６、を有して構成される。
【００１３】
回路基板４は、合成樹脂を重ねて形成された多層構造になっており、合成樹脂で構成された各層の表面あるいは内層に様々な形状で回路パターンが形成されている。回路基板４に形成された回路パターンを介して、回路基板４に実装される半導体メモリ５等の実装部品同士が電気的に接続される。
【００１４】
半導体メモリ５は、回路基板４の両面に半田１８を介して実装される。半導体メモリ５は、例えばＢＧＡ、ＬＧＡ、ＴＳＯＰ、ＱＦＰである。ＢＧＡ等の半導体メモリ５を用いて半導体メモリ装置１を構成することで、データの読み込み性能の向上、耐衝撃性能の向上、消費電力の抑制を図ることができる。半導体メモリ５は、例えば、平面視において約１０ｍｍ×１３ｍｍの方形形状を呈し、厚さが約８０μｍとなるＮＡＮＤフラッシュメモリチップが８段に積層されて構成される。これにより、半導体メモリ５は、全体として、平面視において約１４ｍｍ×１８ｍｍの方形形状で、厚さが約１.４６ｍｍのサイズに成型される。
【００１５】
コントローラ６は、回路基板４の表面４ａに半田（図示せず）を介して実装される。コントローラ６は、図示しないホスト装置からの書き込み要求、読み込み要求等のコマンドを受け付ける。コントローラ６は、半導体メモリ５に対し、受け付けた要求に応じて所定の処理を実行する。なお、コントローラ６を、回路基板４の裏面４ｂに実装しても構わないし、両面に実装しても構わない。
【００１６】
ＤＤＲＳＤＲＡＭ８は、回路基板４の表面４ａに半田（図示せず）を介して実装される。ＤＤＲＳＤＲＡＭ８は、システムメモリであり、データの高速転送を可能とする。なお、ＤＤＲＳＤＲＡＭ８を、回路基板４の裏面４ｂに実装しても構わないし、両面に実装しても構わない。機能部品１０は、回路基板４の表面４ａに半田（図示せず）を介して実装される。機能部品１０は、例えば、ドライバＩＣが挙げられる。なお、機能部品１０を、回路基板４の裏面４ｂに実装しても構わないし、両面に実装しても構わない。受動部品１２は、回路基板４の両面に半田（図示せず）を介して実装される。受動部品１２は、例えば、コンデンサや抵抗やインダクタ等の電子部品が挙げられる。なお、受動部品１２を、回路基板４の片面側にだけ実装しても構わない。また、以下の説明において、回路基板４に実装される半導体メモリ５以外の実装部品である、コントローラ６、ＤＤＲＳＤＲＡＭ８、機能部品１０、受動部品１２を、まとめて素子部ともいう。
【００１７】
コネクタ１４は、回路基板４の表面４ａの一端部に配置される。コネクタ１４は、回路基板４の表面４ａに半田（図示せず）を介して実装される。コネクタ１４は、コンピュータ等のホスト装置と、半導体メモリ５や素子部とを接続するインターフェースである。
【００１８】
樹脂モールド部１６は、回路基板４の両面を樹脂系材料で封止することで形成される。第１の実施の形態では、図１，２に示すように、回路基板４の表面４ａおよび裏面４ｂの両面であって、コネクタ１４が配置された領域は樹脂モールド部１６によって封止されない。一方、半導体メモリ５および素子部が配置された領域は、樹脂モールド部１６によって一括して封止されている。また、図３に示すように、樹脂モールド部１６は、半導体メモリ５および素子部を完全に覆う高さで形成されている。樹脂モールド部１６は、例えば、実装部品が実装された回路基板４の両面を金型で覆った上で、その金型内に軟化させた樹脂系材料を注入することで形成される。
【００１９】
以上説明したように、回路基板４の両面を樹脂モールド部１６によって封止することで、実装部品同士の隙間や実装部品の端部から、回路基板４と実装部品との隙間に軟化した樹脂系材料を侵入させることができる。したがって、回路基板４に対して実装部品を確実に固着させることができ、実装ＴＣＴにおける信頼性の低下を抑えることができる。一般的に、実装部品同士の間隔が１．５ｍｍ以下となると、回路基板４と実装部品との隙間に、ノズルを用いてアンダーフィル材を侵入させるのが難しいとされる。
【００２０】
一方、樹脂モールド部１６で封止する場合には、実装部品同士の間隔に関わらず、回路基板４と実装部品との隙間に樹脂系材料を侵入させることができる。また、アンダーフィル材を侵入させる手法として、ジェットタイプと呼ばれるものもあるが、この手法であっても、実装部品同士の間隔が０．５ｍｍ以下となると、アンダーフィル材を侵入させるのが難しいとされる。このような場合であっても、樹脂モールド部１６による封止であれば、確実に回路基板４と実装部品との隙間に樹脂系材料を侵入させることができる。
【００２１】
また、回路基板４の一面側を封止した場合には、樹脂モールド部１６が設けられた一方面側のみが樹脂モールド部１６の膨張や収縮の影響を受けるため、回路基板４に反りや変形が発生しやすくなり、半田にクラックが入りやすくなる。したがって、一面側のみの封止では、かえって実装ＴＣＴにおける信頼性を低下させてしまう場合がある。一方、第１の実施の形態では、回路基板４の両面を樹脂モールド部１６で封止しているので、回路基板４の両面で略均等に樹脂モールド部１６の膨張や収縮の影響を受けるので、回路基板４に反りや変形が発生しにくくなり、実装ＴＣＴにおける信頼性の低下を抑えやすくなる。
【００２２】
また、第１の実施の形態では、半導体メモリ５および受動部品１２が、回路基板４の両面に対して対称に配置されている。一般的に、回路基板４の両面に対して対称に実装部品を配置すると、実装ＴＣＴにおける信頼性が低下しやすいことが知られている。第１の実施の形態では、回路基板４の両面を樹脂モールド部１６で封止することで、回路基板４と実装部品との隙間に樹脂系材料を侵入させるので、対称に配置された実装部品の実装ＴＣＴにおける信頼性の低下を抑えることができる。これにより、実装部品の設計自由度の低下および信頼性の低下を抑制しつつ、半導体メモリ装置１の両面実装による高密度実装化を図ることができる。また、コネクタ１４が配置された領域は樹脂モールド部１６によって封止されないので、コネクタ１４をホスト機器に接続する際に樹脂モールド部１６が邪魔になりにくい。
【００２３】
図４は、回路基板４と半導体メモリ５の隙間部分を拡大した部分拡大断面図である。図４に示すように、回路基板４に形成されたランド４ｃと、半導体メモリ５に形成されたランド５ｂとを、半田１８を介して接続させることで半導体メモリ５が実装されている。
【００２４】
半田１８のうち、ランド４ｃ，５ｂと接していない露出面は、略球面形状を呈している。ここで、略球面形状を呈する半田１８の最大外径寸法をＸ、平面視におけるランドの最大外形寸法をＹとする。半導体メモリ５を回路基板４に実装したときに、Ｘ−Ｙが０．１５ｍｍ以上となる場合には、樹脂モールド部１６で半導体メモリ５を封止することで、実装ＴＣＴにおける信頼性の低下を抑えて信頼性を確保することができる。
【００２５】
図５は、第１の実施の形態の変形例１にかかる半導体メモリ装置の断面図である。本変形例１では、図５に示すように、樹脂モールド部１６の天面１６ａに段差が形成されている。より具体的には、樹脂モールド部１６の天面１６ａのうち、半導体メモリ５を覆う領域１６ｂよりも、素子部を覆う領域１６ｃのほうが低くなるように形成されている。このように、樹脂モールド部１６の天面１６ａに段差を形成することで、樹脂モールド部１６に使用する樹脂系材料の量を減らして、半導体メモリ装置１の軽量化や製造コストの抑制を図ることができる。
【００２６】
図６は、第１の実施の形態の変形例２にかかる半導体メモリ装置の断面図である。本変形例２では、図６に示すように、半導体メモリ５が樹脂モールド部１６によって完全に覆われておらず、樹脂モールド部１６は、その天面１６ａが半導体メモリ５の天面５ａよりも低くなるように形成されている。このように、樹脂モールド部１６の天面１６ａを、半導体メモリ５の天面５ａよりも低くすることで、半導体メモリ装置１の厚み寸法を抑えることができる。半導体メモリ装置１を筐体内に収めて使用する場合などには、半導体メモリ装置１の厚み寸法が制限される場合があるが、樹脂モールド部１６の天面１６ａを低くすることで、このような制限にも対応しやすくなる。
【００２７】
（第２の実施の形態）
図７は、本発明の第２の実施の形態にかかる半導体メモリ装置の表面を示す図である。図８は、図７に示す半導体メモリ装置の裏面を示す図である。上記実施の形態と同様の構成については、同様の符号を付し、詳細な説明を省略する。第２の実施の形態では、機能部品１０および受動部品１２が、樹脂モールド部１６から外れた位置に配置されている。換言すれば、機能部品１０および受動部品１２を覆わないように、樹脂モールド部１６を形成している。
【００２８】
ここで、回路基板４の反りや変形によって実装部品が受ける影響の大きさ、例えば半田へのクラックの入りやすさは、実装部品の大きさによって異なる。一般的に、実装部品の平面形状が小さいほど、回路基板４の反りや変形の影響を受けにくく、実装ＴＣＴにおける信頼性が低下しにくい。そこで、第２の実施の形態では、平面形状の小さな機能部品１０および受動部品１２を覆わないように、樹脂モールド部１６を形成している。より具体的には、平面形状において、４ｍｍ□以下となる実装部品となっている機能部品１０および受動部品１２が、樹脂モールド部１６によって覆われていない。
【００２９】
これにより、樹脂モールド部１６の形状を小さくすることができ、樹脂モールド部１６の形成に必要な樹脂系材料の量を減らすことができる。これにより、回路基板４の反りや変形の影響を受けやすい半導体メモリ５等の実装部品は樹脂モールド部１６によって実装ＴＣＴにおける信頼性の低下を抑えつつ、樹脂モールド部１６に用いられる樹脂系材料を減らして、半導体メモリ装置１の軽量化や製造コストの抑制を図ることができる。
【００３０】
なお、第２の実施の形態では、実装されたすべての機能部品１０および受動部品１２を、樹脂モールド部１６で覆わないようにしているが、これに限られない。実装された機能部品１０および受動部品１２の一部を覆わないように樹脂モールド部１６を形成した場合であっても、樹脂モールド部１６に用いられる樹脂系材料を減らして半導体メモリ装置１の軽量化や製造コストの抑制を図ることができる。
【００３１】
（第３の実施の形態）
図９は、本発明の第３の実施の形態にかかる半導体メモリ装置の表面を示す図である。図１０は、図９に示す半導体メモリ装置の裏面を示す図である。上記実施の形態と同様の構成については、同様の符号を付し、詳細な説明を省略する。第３の実施の形態では、回路基板４の両面に対して対称に配置されている半導体メモリ５のみを樹脂モールド部１６で覆っている。これにより、樹脂モールド部１６の形状を小さくすることができ、樹脂モールド部１６の形成に必要な樹脂系材料の量を減らすことができる。
【００３２】
上述したように、回路基板４の両面に対して対称に配置された実装部品は、実装ＴＣＴにおける信頼性が低下しやすいことが知られている。第３の実施の形態のように、回路基板４の両面に対して対称に配置され、実装ＴＣＴにおける信頼性が低下しやすくなっている半導体メモリ５のみを樹脂モールド部１６で覆うことで、半導体メモリ装置１の信頼性の低下を抑えつつ、樹脂モールド部１６に用いられる樹脂系材料を減らして、半導体メモリ装置１の軽量化や製造コストの抑制を図ることができる。
【００３３】
なお、第３の実施の形態では、半導体メモリ５のみが対称に配置されているが、他の実装部品が対象に配置され、そられが樹脂モールド部１６に覆われるように構成しても構わない。
【符号の説明】
【００３４】
１半導体メモリ装置、４回路基板、４ａ表面、４ｂ裏面、４ｃランド、５半導体メモリ、５ａ天面、５ｂランド、６コントローラ、８ＤＤＲＳＤＲＡＭ、１０機能部品、１２受動部品、１４コネクタ、１６樹脂モールド部、１６ａ天面、１６ｂ，１６ｃ領域、１８半田。

【特許請求の範囲】
【請求項１】
回路パターンが形成された回路基板と、
前記回路基板の両面に半田を介して実装された複数の半導体メモリと、
前記回路基板の一端部に配置されてホスト装置と接続するコネクタと、
前記回路基板の両面を封止する樹脂モールド部と、を備え、
前記樹脂モールド部は、前記コネクタが配置された領域を封止せず、複数の前記半導体メモリが配置された領域を一括して封止することを特徴とする半導体メモリ装置。
【請求項２】
前記回路基板の少なくとも一面側に半田を介して実装された複数の素子部をさらに備え、
前記素子部のうち、平面形状において４ｍｍ□以下となる前記素子部の少なくとも一部は、前記モールド部から外れた位置に設けられていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記半導体メモリは、前記回路基板の両面で対称となるように配置されていることを特徴とする請求項１または２に記載の半導体メモリ装置。
【請求項４】
前記モールド部は、前記半導体メモリを覆うように設けられ、
前記モールド部の天面部は、前記半導体メモリを覆う領域よりも他の領域が低くなるように形成されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体メモリ装置。
【請求項５】
前記樹脂モールド部は、前記樹脂モールド部の天面が、前記半導体メモリの天面よりも低く形成されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体メモリ装置。

【図１】