半導体回路の未使用状態を検知するための方法と装置
半導体回路の未使用状態を検知する未使用状態検知回路が開示されている。半導体回路は、未使用状態検知回路が永久的に抹消されていない場合は「未使用」である。半導体回路が初めて始動されるとき、未使用状態検知回路は、半導体回路がこれまで「使用されて」いないことを検知して、起動手続き又は試験実施手続き（或いは両方）を自動的に作動させることになる。半導体回路が使用された後は、未使用状態検知回路は、当該半導体回路がもはや未使用状態ではないということを表示する。未使用状態検知回路は、半導体回路がこれまで未使用であったか否かを検知するのに、半導体回路の専用の不揮発性メモリアレイ又は汎用不揮発性メモリ部分の専用領域の状態を使用する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概括的には、セキュアな集積回路の様な半導体回路を初期化し、試験するための方法と装置に関し、より厳密には、未使用の半導体回路を初期化し、試験するための方法と装置に関する。
【背景技術】
【０００２】
本出願は、本出願と同時に出願し本出願と同一の譲受人に譲渡された「半導体回路を外部インターフェースから初期化するための方法と装置」という名称の米国特許出願第１０／３３９，２２３号（弁理士事件整理番号ＡＴＭ−６３３）に関連しており、上記出願を参考文献として本願に援用する。
【０００３】
半導体回路、特にシステム・オン・チップ型の半導体回路には、通常、求められる機能を実行するためにマイクロプロセッサと不揮発性メモリアレイが含まれている。半導体回路を初めて始動する際、マイクロプロセッサは、機能できるようになるためのインストラクションの供給源を必要とする。通常、半導体回路は、読み出し専用メモリ（ＲＯＭ）のアレイを含んでおり、これは「ブートＲＯＭ」と呼ばれることもあるが、初めて始動される際に、マイクロプロセッサが半導体回路を起動し初期化できるようにする適切なプログラムコードを含むように、製造時にマスクされている。しかしながら、ブートＲＯＭは、半導体回路の必要な表面積を増し、マイクロプロセッサの初期化処理も複雑にする。製造工程の一環としてＲＯＭを作成する場合、このプログラムコードを変えてしまうようなエラーは非常に費用が掛かり時間を浪費する。更に、ブートＲＯＭ内の各セルは、例えば顕微鏡を使って検査して、ブートＲＯＭに搭載されているプログラムコードを識別することができるので、ブートＲＯＭは、半導体回路のセキュリティを損なうことになる。セキュリティが損なわれるという問題は、半導体回路が、銀行取引や個人情報又は所有権情報の記録の様なセキュアな用途に使用される場合は、特に問題が懸念される。
【０００４】
また、半導体回路は、通常は最初に起動される時に試験と微調整が行われる。一般に、新しい半導体回路は、半導体回路が規定の許容誤差内で作動することを保証するために、半導体回路の各種機構と機能を試験する試験ステーションに接続される。また、試験ステーションでは、通常、所望の設定で作動させるために調整を必要とする半導体上の他の素子を微調整する。
【０００５】
この様に、半導体回路が未使用で、従って初期化又は試験或いはその両方を行うことができることを判定するための方法と装置が必要とされている。
【０００６】
【特許文献１】米国特許出願第１０／３３９，２２３号
【特許文献２】米国特許第６，２１９，２９１号
【発明の開示】
【課題を解決するための手段】
【０００７】
概括的には、半導体回路の未使用状態を検知するための方法と装置が開示されている。半導体回路が未使用であるか否かを検知する未使用状態検知回路が開示されている。半導体回路が初めて始動される場合、未使用状態検知回路は、半導体回路がこれまで使用されていないことを検知して、起動手続き又は試験手続き（或いは両方）を自動的に作動させる。未使用状態検知回路が永久的に抹消されていない場合は、半導体回路は「未使用」ということである。
【０００８】
未使用状態検知回路は、いつ半導体回路が始めて始動され初期化されたかを検知し、以後、当該半導体回路は未使用ではなくなったことを表示する。この様にして、本発明は、試験実施又は初期化（或いは両方）の様な特別な処理が未使用の半導体回路で行えるようにし、次いで未使用状態を永久的に抹消して半導体回路のセキュリティが危うくなることのないようにする。一般的に、未使用状態検知回路は、半導体回路がこれまで未使用であったか否かを検知するのに、不揮発性メモリアレイの状態を使用する。未使用状態検知回路は、（ｉ）専用ミニアレイ型不揮発性メモリセル、又は（ｉｉ）半導体回路の汎用不揮発性メモリ部分の専用領域を使用することにより、半導体回路が未使用であるか否か検知する。
【０００９】
専用ミニアレイ型不揮発性メモリセルを採用している或る実施形態では、プログラムする及び消去する、のそれぞれに対応して、少なくとも２つのアクティブビットライン、blprgとbler、が採用されている。第１のビットライン、blprgは、プログラム可能なだけで消去はできない。第２のビットライン、blerは、消去可能なだけでプログラムすることははできない。一般的に、専用の不揮発性メモリアレイのビットは全て、最初は略同一状態にあるが、消去できるか、プログラムできるか、或いはその中間、である。このビットラインの一方にオフセット電流を加え、オフセットビットラインをオフセットされていないビットラインと比較すると、差を検知することができる。電流差を使用して、例えばいつビットラインが消去されたかを表示することができる。この様に、専用の不揮発性メモリアレイの全てのビットが、初期に略同一状態にある場合、これを、例えば、未使用状態であるとみなす。その後、オフセットされたビットラインのビットがプログラムされ、オフセットされなかったビットラインのビットは消去される。この点について、同一のビットラインは、消去されたビットとプログラムされたビットの間の電流差が、印加されたオフセット電流よりも大きいので、プログラム済み又は使用済みと分かる。
【００１０】
通常の不揮発性メモリアレイ内に１つ又は複数の専用バイトを採用している或る実施形態では、専用バイトは、基準電流を用いて、事前に設定されたパターンを検出することによって比較される。或る実施例では、未使用状態の１つ又は複数の専用バイト内の全てのビットは、ニュートラル状態にある。ニュートラル状態は、予想電流準位を提供するもので、この予想電流準位を基準電圧と比較して、全て「１」又は全て「０」のパターンを検知することによって、ニュートラルセルをプログラムされたか又は消去されたセルと区別することができる。或る事前設定パターンの実施例では、未使用状態にある１つ又は複数の専用バイト内の全てのビットは充電済み状態又は未充電状態にあるが、全てが同様の状態又は少なくとも一様なパターンにある。感知時、それらバイトは、比較のために選択されたランダムパターンに一致せず、未使用状態であることを表示する。その後、バイトは消去され、特定のパターンにプログラムされ、比較器が真と読み取って、使用済み状態であることを表示する。未使用状態は、単純に消去し、特定のパターンをバイトにプログラムすることにより取り除かれる。
【００１１】
以下の詳細な説明と添付図面を参照すれば、本発明並びにその特徴と利点への理解が深まるであろう。
【発明を実施するための最良の形態】
【００１２】
図１は、従来の半導体回路１００の概略ブロック図である。図１に示すように、従来の半導体回路１００は、ブートＲＯＭ１１０、プロセッサ１２０、外部インターフェース１３０、及び不揮発性メモリ１４０を含んでおり、それらはバス１５０上で連絡している。先に示したように、従来の半導体回路１００では、初めての始動時に、プロセッサ１２０がブートＲＯＭ１１０にアクセスして、起動処理用の適切なプログラムコードを得る。
【００１３】
図２は、本発明の特徴を組み込んだ半導体回路２００の概略ブロック図である。図２に示すように、半導体回路２００は、詳しくは図４に関係付けて後で述べる未使用状態検知回路４００、プロセッサ２２０、外部インターフェース２３０、及び不揮発性メモリ２４０を含んでおり、それらはバス２５０上で連絡している。プロセッサ２２０、インターフェース２３０、及び不揮発性メモリ２４０は、従来の方式で作動する。外部インターフェース２３０は、多様な形態で具現化できるが、通常は、例えばシリアルインターフェース、パラレルインターフェース、又はユニバーサルシリアルバス（ＵＳＢ）のような認識されている標準的な形態をとる。本発明の或る態様によれば、半導体回路２００が初めて始動されたとき、未使用状態検知回路４００は、半導体回路２００がこれまでに使用されていないこと、例えば試験も初期化もされていないことを検知して、その未使用状態を抹消する。或る実施例では、未使用状態検知回路４００は、特別な起動手続き又は試験手続き（又は両方）を自動的に使用可能にする。ここでは、半導体回路は、未使用状態検知回路４００が永久的に抹消されていない場合には「未使用である」とみなされる。ここに説明している本発明の各種実施形態では、未使用状態検知回路は、詳しくは図４及び図１０に関連付けて説明するが、専用ミニアレイの不揮発性メモリ（図４）又は半導体回路の汎用不揮発性メモリ部分の専用領域（図１０）を採用することにより、半導体回路が未使用であるか否かを検知する。
【００１４】
後で述べるが、外部インターフェース２３０は、試験ステーション２６０に、又は、例えば適切なインストラクションを表示する事前に設定された値を有するバイトの流れの様なプロセッサ２２０によって実行されるインストラクションの流れを提供する別のコンピュータ処理装置に、随意的に接続してもよい。試験テーション２６０は、図３に関連付けて後に詳しく説明するやり方で、外部インターフェース２３０を使って半導体回路２００と通信する。一般的に、試験ステーション２６０は、実施しなければならない特定のインストラクションを示すコマンドを、外部インターフェース２３０を通して半導体回路２００に発行する。この様にして、半導体回路２００は初期化され、不揮発性メモリ２４０にアプリケーションソフトウェアがロードされる。プロセッサ２２０は、初期化が完了するまで外部インターフェース２３０からインストラクションを継続的に入手するが、この初期化完了は、例えば、試験ステーション２６０により発行される或る予め規定されたインストラクション又はパターンにより、又は半導体回路２００から電力を取り去る様な他の方法により、表示されるようにしてもよい。
【００１５】
図３は、試験ステーション２６０によって実施される、初回使用時初期化プロセス３００の代表的な実施例を説明するフローチャートである。図３に示すように、試験ステーション２６０は、ステップ３１０で、先ず試験対象の半導体回路に電力を供給して既知の状態にリセットする。その後、ステップ３１５で試験が行われ、半導体回路２２０が未使用状態にあるか否か判定される。試験ステーション２６０は、例えば、外部インターフェース２３０上で半導体回路２００と通信することにより、半導体回路２００が未使用状態にあるか否か判定することができる。半導体回路２００から有効な回答を受信した場合、試験ステーション２６０は、半導体回路２００が未使用状態であり、試験ステーション２６０から初期化のためのインストラクションを入手しているものと想定することができる。変形例としては、未使用状態検知回路４００が、試験ステーション２６０がアクセスできるフラグ又は他のインジケータを設定して、半導体回路２００が未使用状態であるという表示を提供するようにしてもよい。
【００１６】
ステップ３１５で、半導体回路２００が未使用状態にないと判定された場合、プログラム制御は終了するか、又はステップ３１８で別のフローに分岐し、例えば使用済みの半導体回路の試験を実行する。しかしながら、ステップ３１５で、半導体回路が未使用状態であると判定された場合、プログラム制御は、未使用の半導体回路２００を初期化又は試験（或いは両方）するためにステップ３２０に進む。
【００１７】
ここで、初回使用時初期化プロセス３００は、ステップ３２０で、半導体回路２００を初期化するために外部インターフェース２３０でプロセッサ２２０にインストラクションの流れを送る。その後、初回使用時初期化プロセス３００は、ステップ３２５で、例えば半導体回路２００の各種特徴と機能を試験することを含め、初期化手続きを行う。
【００１８】
次いで、ステップ３３０で、不揮発性メモリに以降の実行のための適切なコードがロードされる（これまでのコードはパターン試験プロセスの間に上書きされているため）。最後に、試験ステーション２６０は、ここに説明したやり方で、エミュレートされたＥＥＰＲＯＭメモリアレイ２００の未使用状態が永久的に抹消されていることを保証する。その後、ステップ３４０でプログラム制御は終了する。
【００１９】
なお、代表的な初回使用時初期化処理３００は、外部試験ステーション２６０により実行される試験実施機能を組み込んでいるが、当業者には自明のように、半導体回路２００の試験の幾つか又は全ては、実際には半導体回路２００に内蔵されている試験実施機能で実行してもよい。
【００２０】
未使用状態検知
これまでに示したように、未使用状態検知回路４００は、いつ半導体回路２００が初めて始動されて初期化されたかを検知し、その後、半導体回路２００がもはや未使用ではなくなったという表示を提供する。後で詳しく論じるが、一般的に、未使用状態検知回路４００は、半導体回路２００がこれまで未使用であったか否かを検知するため、不揮発性メモリアレイの状態を使用する。本発明は、不揮発性メモリセルの特定の状態が未知であること、即ちセルが充電済みか未充電であるか未知であることを認識している。本発明は、不揮発性メモリセルが充電済みか未充電であるかとは関係なく、半導体回路２００がこれまで未使用であったか否かを判定する方法を提供する。
【００２１】
或る代表的な実施形態では、後に図４及び図５に関連付けて詳しく説明するが、本発明は、不揮発性メモリセルの専用ミニアレイ５００を使って、半導体回路２００がこれまで未使用であるか否かを判定する。不揮発性メモリセルのアレイ５００は、プログラムする及び消去する、のそれぞれに対応する２つのアクティブビットライン、blprgとbler、を含んでいる。第１のビットラインblprgは、プログラム可能なだけで、消去はできない。第２のビットラインblerは、消去可能なだけで、プログラムはできない。
【００２２】
一般的に、不揮発性メモリアレイ５００の全てのビットは、初期には略同一状態にあり、消去することも、プログラムすることも、或いはその中間とすることもできる。ビットラインの１つにオフセット電流を加え、オフセットされたビットラインをオフセットされていないビットラインと比較すると、差を検知することができる。電流差を利用して、例えば、ビットランがいつ消去されたかを表示することができる。オフセット電流は、概略、プログラムされた素子と消去された素子の間の電流準位に設定すればよい。例えば、プログラムされた状態のセルが５μＡを引き、消去された状態のセルが５０μＡを引く場合には、オフセット電流は、図５に示すようにビットライン当たり２つのセルを使用している実施形態の場合、約４５μＡとすればよい（２つのセルの１００μＡから２つのセルの１０μＡを引いて２で割る）。また、本技術及び他の情報によれば、オフセット電流は、プログラム済みの状態又は消去済みの状態の何れかに有利に斜行させることもできる。
【００２３】
不揮発性メモリアレイ５００のビット全てが初期に略同一状態にある場合、これは未使用状態とみなされる。その後、オフセットされたビットラインのビットがプログラムされ、オフセットされなかったビットラインのビットが消去されることになる。この点について、同一ビットラインは、消去されたビットとプログラムされたビットの間の電流差は印加されるオフセット電流よりも大きいので、プログラム済又は使用済みと感知されることになる。不揮発性メモリ５００の消去及びプログラムのオペレーションは、通常の不揮発性メモリアレイ２４０のタイミング及び電圧と同じタイミングと電圧を使用する。
【００２４】
図４は、図２の未使用状態検知回路４００の１つの考えられる実施形態を示す概略ブロック図である。図４に示すように、未使用状態検知回路４００は、後で図５に関連付けて詳しく説明する不揮発性メモリアレイ５００と、後で図６に関連付けて詳しく説明する未使用状態評価回路６００と、後で図７に関連付けて詳しく説明するプログラムバイアス回路７００と、後で図８に関連付けて詳しく説明するワードライン／ソースラインドライバ８００と、後で図９に関連付けて詳しく説明する制御信号発生器９００を含んでいる。未使用状態検知回路４００は、半導体回路２００が初めて始動されて、未使用状態検出が永久的に抹消されるまで、未使用フラグ表示を生成する。その後、未使用状態検知回路４００は、半導体回路２００がもはや未使用ではないという表示を提供する。
【００２５】
図５は、本発明の特徴を組み込んだ代表的不揮発性メモリアレイ５００の回路図である。なお、ここに使用している符号は１つの考えられる不揮発性メモリ技術の場合であり、当業者には自明のように、実際にはどの様な不揮発性メモリ技術を使用してもよい。図５に示すように、不揮発性メモリアレイ５００は、２つのアクティブビットライン、blprogとblerase、を含んでいる。不揮発性メモリアレイ５００は、複数のトランジスタを含んでいる。第１トランジスタ対５１０は、プログラムしかできず、消去はできない。第２トランジスタ対５２０は、消去しかできず、プログラムはできない。不揮発性メモリアレイ５００のプログラムトランジスタと消去トンランジスタ５１０、５２０は、それぞれ、ドレインにビットライン入力blprg及びblerを介してアクセスし、ゲートにワードライン入力wlprgを介してアクセスし、ソースにソースライン入力srcprgとsrcerを介してアクセスするように、構成されている。プログラムトランジスタ５１０は、未使用状態を取り除くようにプログラムされる。同様に、消去トランジスタ５２０は、未使用状態を取り除くために消去される。なお、両トランジスタ５１０、５２０は、この代表的な実施形態では、製造時に生じ得る奇数／偶数効果を平均するために、プログラム及び消去のオペレーションそれぞれについて使用される。しかしながら、個別トランジスタ又はトランジスタのセットも採用することができるが、この点は当業者には自明であろう。
【００２６】
作動時、半導体回路２００が始めて始動され初期化される前（即ち、半導体回路２００が未使用であるとき）には、２つのプログラムトランジスタ５１０と２つの消去トランジスタ５２０は、略同一状態にあって、消去することも、プログラムすることも、又はその中間とすることもでき、また、感知時の電流量は等しくなっている。プログラムトランジスタ５１０は、ソースプログラムラインsrcprgに高電圧（例えば１０Ｖ）、ワードラインプログラムwlprgに選択電圧（例えば１．５Ｖ）、及びビットラインプログラムblprgに低電流シンク（例えば２μＡ）を印加することによりプログラムすることができる。一旦プログラムされると、プログラムトランジスタ５１０は、感知の間は電流を供給しない。
【００２７】
消去トランジスタ５２０は、ワードライン消去wlerに高電圧（例えば１３Ｖ）を印加し、ソースライン消去srcerとビットライン消去blerに接地電流を印加することにより消去される。一旦消去されると、消去トランジスタ５２０は、感知の間に、例えばそれぞれ３５μＡ程度の有効電流を供給する。
【００２８】
エッジ効果を防ぐために、不揮発性メモリアレイ５００は、随意的に、複数の追加トランジスタとこれらに付帯するビットライン（図示せず）を備えており、２つのアクティブなトランジスタ及びビットライン、BLprogとBlerase、が、既知のやり方で、一様になるようにしてもよい。別の変形例では、プログラムビットラインのトランジスタ５４０のビットラインは、それらのビットライン接点がプログラムトランジスタ５１０に影響しないように、それら接点を取り除いている。同じように、消去ビットラインのトランジスタ５３０のビットラインは、それらのビットライン接点が消去トランジスタ５２０に影響しないように、それら接点を取り除いている。
【００２９】
図６は、本発明の特徴を組み込んだ代表的な未使用状態評価回路６００の回路図である。図６に示すように、未使用状態評価回路６００は、差動対６３０の入力MN10 ６２０を供給する第１カスコード増幅器構造６１０を含んでいる。第２カスコード増幅器構造６４０は、差動対６３０の入力MN11 ６５０を供給する。
【００３０】
先に示した様に、一方のビットラインにオフセット電流を追加し、オフセットされたビットラインをオフセットされていないビットラインと比較したときに、差が検知できるようにする。オフセット電流は、一組のトランジスタ６６０により発生する。第１カスコード増幅器構造６１０は、ビットライン消去入力blerの電流を電圧に変換する。第２カスコード増幅器構造６４０は、ビットラインプログラム入力blprgの電流とオフセット電流の和を電圧に変換する。この様にして、カスコード増幅器構造６１０、６４０は、差動対６３０と共に、ビットラインプログラム入力及びビットライン消去入力の電流を比較する。
【００３１】
バイアス入力sabiasは、２段階の未使用状態評価回路６００にバイアスを掛けるアナログ電圧準位を提供する。感知入力snsは、不揮発性メモリセル５００内部のセルの状態を感知できるようにする制御信号である。例えば、不揮発性メモリアレイ５００は、半導体回路２００がリセット又は始動されるといつでも使用可能にすることができる。
【００３２】
メモリセルを感知するための適した技法のもっと詳細な説明は、例えば、本願の譲受人に譲渡され本願に参考文献として援用している、Soward他に発行された米国特許第６，２１９，２９１号を参照されたい。概説すれば、メモリセルを感知するための開示されている技法は、対応する電流消費量に基づいてロジックレベルを感知する感知増幅器を含んでいるロジックレベル検知回路を採用している。
【００３３】
図７は、本発明の特徴を組み込んだ代表的なプログラムバイアス回路７００の回路図である。プログラムバイアス回路７００は、プログラム時にビットラインに電流と電圧を供給する。プログラムバイアス回路７００は、確実に、不揮発性メモリアレイ５００のプログラムトランジスタライン５１０上のトランジスタだけがプログラムされ、不揮発性メモリアレイ５００の消去トランジスタライン５２０はプログラムされないようにする。
【００３４】
図７に示すように、入力prgとerは、プログラムモード及び消去モード時は高い。両方の入力prgとerが共に低い場合には、プログラムバイアス回路７００はノーマルモードであり、ビットラインプログラムラインにもビットライン消去ラインにもバイアス又は影響を及ぼさない。電流ミラー７１０は、既知のバイアス電流を発生させるが、この代表的な実施形態では２μＡ程度である。バイアス電流はトランジスタ７３０を通過する。
【００３５】
プログラムモードでは、即ちｐｒｇラインが高い時には、トランジスタ７５０は使用可能であり、ビットライン消去出力(bler)をＶddに引き上げる。同様に、消去モードでは、即ちerラインが高いときには、トランジスタ７４０は使用可能であり、ビットラインプログラム出力(blprg)をＶddに引き上げる。
【００３６】
図８は、本発明の特徴を組み込んだ代表的なワードライン／ソースラインドライバを示す回路図である。図８に示すように、ワードライン／ソースラインドライバ８００は、プログラムワードラインドライバ８１０、プログラムソースラインドライバ８２０、消去ワードラインドライバ８３０、及び消去ソースラインドライバ８４０を含んでいる。
【００３７】
ドライバは、プログラムモード及び消去モード時に、ワード及びソースラインに関連付けて示された端末に、適切な条件を与える。或る具体的な技法の場合、電圧は以下のとおりである。
繰り返すが、各トランジスタのドレインターミナルは、ビットライン入力blprg及びblerを介してアクセスされ、ゲートターミナルは、ワードライン入力wlprg及びwlerを介してアクセスされ、ソースターミナルは、ソースライン入力srcprg及びsrcerを介してアクセスされる。従って、ドライバ８１０はプログラムモード時にワードラインに１．５Ｖを送り、ドライバ８２０はプログラムモード時にソースラインに１０Ｖを送り、ドライバ８３０は消去モード時にワードラインに１２Ｖを送り、ドライバ８４０は消去モード時にソースラインを接地する。
【００３８】
図９は、本発明の特徴を組み込んだ代表的な制御信号発生器９００の回路図である。図４に示すように、制御信号発生器９００で生成された制御信号は、ワードライン／ソースラインドライバ８００に供給される。図９に示すように、制御信号発生器９００は、不揮発性メモリがプログラムモード、感知モード、又は消去モードにあるか否かを表示する論理値を受信し、ワードライン／ソースラインドライバ８００に掛けられる適切な出力信号を生成する。図８のワードライン／ソースラインドライバ８００は、生成された信号を使用して、プログラムモード及び消去モード時にワードライン及びソースラインに関係付けられたトランジスタターミナルに適切な条件を提供する。
【００３９】
図１０は、図２の未使用状態検知回路４００の代わりの実施形態で使用するのに適した概略ブロック図である。図１０に示すように、代わりの未使用状態検知回路１０００は、一組のアレイデコーダ１０１０、不揮発性メモリアレイ１０２０、感知増幅器１０３０、パターン比較器１０４０、アドレス及び制御信号発生器１０５０、及び基準電流発生器１０６０を含んでいる。
【００４０】
ＮＶＭアレイ内のバイトと基準電流の比較
この変形例では、通常の不揮発性メモリアレイ２４０内の１つ又は複数の専用バイトが使用される。始動時、不揮発性メモリアレイ２４０に入ってくるデフォルトアドレス及び制御信号は、それら特定のバイトに関して読み出しが実行されるようにするものである。未使用状態では、このバイト中の全ビットはニュートラル状態にある。代表的な技術では、ニュートラル状態とは、セルが１から１０μＡの範囲の低い電流準位しか与えないような状態である。対照的に、完全に消去されたセルは４０μＡを提供し、プログラム済みのセルは０μＡ提供する。従って、これらニュートラルのセルが、消去されたビットを感知するように設定されている基準電流（ブロック１０６０により生成される）との比較において感知されると、それらビットは全てプログラム済みとして読み出されることになる。この変形例の場合、全ビットがプログラム済みとして読み出されたということで、未使用状態とみなされる。その後、それらのバイトは消去される（しかし、決してプログラムされることはない）。この時点で、同じ基準電流と比較した場合、それらビットは「消去済み」又は使用済みとして読み出される。
【００４１】
ブロック１０６０により生成された基準電流は、ニュートラル（未使用）状態のセル電流と消去済み状態のセル電流の略中間の準位に設定すればよい。この電流設定にはいくつかの方法が使用できる。一般的な方法を２つ挙げると、電流ソースを使用する方法と、基準アレイを使用する方法である。
【００４２】
ＮＶＭアレイ内のバイトと事前設定値との比較
この変形例では、通常の不揮発性メモリアレイ２４０内の単数又は複数のバイトが使用される。始動時、不揮発性メモリアレイ２４０に入ってくるデフォルトアドレス及び制御信号は、それら特定のバイトに関して読み出しが行われるようにするものである。未使用状態では、それらバイト内の全ビットは充電済みか未充電状態であるが、全て同様の状態又は少なくとも一様なパターンになっている。感知されたとき、それらバイトは、パターン比較回路１０４０の中で比較のために選択されたランダムパターンと一致しないはずである。これは、未使用状態を表している。その後、バイトを消去して、特定のパターンにプログラムすることもできる。この時点で、比較器１０４０は真と読み、これは使用済み状態を示す。単に消去して特定のパターンをバイトにプログラムすることにより、未使用状態を取り除くことができる。
【００４３】
更に、図２の未使用状態検知回路４００は、上記実施形態の何れか１つだけに依存していなくともよい。事実、当業者には自明のように、２つ又はそれ以上の実施形態を組み合わせて、図２の未使用状態検知回路４００の機能を実現することもできる。これは、２つ又はそれ以上の実施形態の出力にＯＲ機能を付け加えて、未使用状態を検知する何れの実施形態又はその組み合わせであっても使用可能となり、ＯＲ出力が未使用状態を発信するようにすることによって、簡単に実現することができる。
【００４４】
以上、これまで示し説明してきた実施形態及び変更例は、本発明の原理を説明することだけを目的としており、当業者であれば、本発明の範囲と精神から逸脱することなく、各種変更を実施できるものと理解頂きたい。
【図面の簡単な説明】
【００４５】
【図１】従来の半導体回路の概略ブロック図である。
【図２】本発明の特徴を組み込んだ半導体回路の概略ブロック図である。
【図３】図２の試験ステーションによって実施される、初めて使用する場合の初期化処理の代表的実施例を説明するフローチャートである。
【図４】図２の未使用状態検知回路の概略ブロック図である。
【図５】図４の不揮発性メモリアレイの代表例を示す回路図である。
【図６】図４の未使用状態評価回路の代表例を示す回路図である。
【図７】図４のプログラムバイアス回路の代表例を示す回路図である。
【図８】図４のワードライン／ソースライン・ドライバの代表例を示す一組の回路図である。
【図９】図４の制御信号発生器の代表例を示す回路図である。
【図１０】図４の未使用状態検知回路の代わりの実施形態による、使用に適した概略ブロック図である。
【技術分野】
【０００１】
本発明は、概括的には、セキュアな集積回路の様な半導体回路を初期化し、試験するための方法と装置に関し、より厳密には、未使用の半導体回路を初期化し、試験するための方法と装置に関する。
【背景技術】
【０００２】
本出願は、本出願と同時に出願し本出願と同一の譲受人に譲渡された「半導体回路を外部インターフェースから初期化するための方法と装置」という名称の米国特許出願第１０／３３９，２２３号（弁理士事件整理番号ＡＴＭ−６３３）に関連しており、上記出願を参考文献として本願に援用する。
【０００３】
半導体回路、特にシステム・オン・チップ型の半導体回路には、通常、求められる機能を実行するためにマイクロプロセッサと不揮発性メモリアレイが含まれている。半導体回路を初めて始動する際、マイクロプロセッサは、機能できるようになるためのインストラクションの供給源を必要とする。通常、半導体回路は、読み出し専用メモリ（ＲＯＭ）のアレイを含んでおり、これは「ブートＲＯＭ」と呼ばれることもあるが、初めて始動される際に、マイクロプロセッサが半導体回路を起動し初期化できるようにする適切なプログラムコードを含むように、製造時にマスクされている。しかしながら、ブートＲＯＭは、半導体回路の必要な表面積を増し、マイクロプロセッサの初期化処理も複雑にする。製造工程の一環としてＲＯＭを作成する場合、このプログラムコードを変えてしまうようなエラーは非常に費用が掛かり時間を浪費する。更に、ブートＲＯＭ内の各セルは、例えば顕微鏡を使って検査して、ブートＲＯＭに搭載されているプログラムコードを識別することができるので、ブートＲＯＭは、半導体回路のセキュリティを損なうことになる。セキュリティが損なわれるという問題は、半導体回路が、銀行取引や個人情報又は所有権情報の記録の様なセキュアな用途に使用される場合は、特に問題が懸念される。
【０００４】
また、半導体回路は、通常は最初に起動される時に試験と微調整が行われる。一般に、新しい半導体回路は、半導体回路が規定の許容誤差内で作動することを保証するために、半導体回路の各種機構と機能を試験する試験ステーションに接続される。また、試験ステーションでは、通常、所望の設定で作動させるために調整を必要とする半導体上の他の素子を微調整する。
【０００５】
この様に、半導体回路が未使用で、従って初期化又は試験或いはその両方を行うことができることを判定するための方法と装置が必要とされている。
【０００６】
【特許文献１】米国特許出願第１０／３３９，２２３号
【特許文献２】米国特許第６，２１９，２９１号
【発明の開示】
【課題を解決するための手段】
【０００７】
概括的には、半導体回路の未使用状態を検知するための方法と装置が開示されている。半導体回路が未使用であるか否かを検知する未使用状態検知回路が開示されている。半導体回路が初めて始動される場合、未使用状態検知回路は、半導体回路がこれまで使用されていないことを検知して、起動手続き又は試験手続き（或いは両方）を自動的に作動させる。未使用状態検知回路が永久的に抹消されていない場合は、半導体回路は「未使用」ということである。
【０００８】
未使用状態検知回路は、いつ半導体回路が始めて始動され初期化されたかを検知し、以後、当該半導体回路は未使用ではなくなったことを表示する。この様にして、本発明は、試験実施又は初期化（或いは両方）の様な特別な処理が未使用の半導体回路で行えるようにし、次いで未使用状態を永久的に抹消して半導体回路のセキュリティが危うくなることのないようにする。一般的に、未使用状態検知回路は、半導体回路がこれまで未使用であったか否かを検知するのに、不揮発性メモリアレイの状態を使用する。未使用状態検知回路は、（ｉ）専用ミニアレイ型不揮発性メモリセル、又は（ｉｉ）半導体回路の汎用不揮発性メモリ部分の専用領域を使用することにより、半導体回路が未使用であるか否か検知する。
【０００９】
専用ミニアレイ型不揮発性メモリセルを採用している或る実施形態では、プログラムする及び消去する、のそれぞれに対応して、少なくとも２つのアクティブビットライン、blprgとbler、が採用されている。第１のビットライン、blprgは、プログラム可能なだけで消去はできない。第２のビットライン、blerは、消去可能なだけでプログラムすることははできない。一般的に、専用の不揮発性メモリアレイのビットは全て、最初は略同一状態にあるが、消去できるか、プログラムできるか、或いはその中間、である。このビットラインの一方にオフセット電流を加え、オフセットビットラインをオフセットされていないビットラインと比較すると、差を検知することができる。電流差を使用して、例えばいつビットラインが消去されたかを表示することができる。この様に、専用の不揮発性メモリアレイの全てのビットが、初期に略同一状態にある場合、これを、例えば、未使用状態であるとみなす。その後、オフセットされたビットラインのビットがプログラムされ、オフセットされなかったビットラインのビットは消去される。この点について、同一のビットラインは、消去されたビットとプログラムされたビットの間の電流差が、印加されたオフセット電流よりも大きいので、プログラム済み又は使用済みと分かる。
【００１０】
通常の不揮発性メモリアレイ内に１つ又は複数の専用バイトを採用している或る実施形態では、専用バイトは、基準電流を用いて、事前に設定されたパターンを検出することによって比較される。或る実施例では、未使用状態の１つ又は複数の専用バイト内の全てのビットは、ニュートラル状態にある。ニュートラル状態は、予想電流準位を提供するもので、この予想電流準位を基準電圧と比較して、全て「１」又は全て「０」のパターンを検知することによって、ニュートラルセルをプログラムされたか又は消去されたセルと区別することができる。或る事前設定パターンの実施例では、未使用状態にある１つ又は複数の専用バイト内の全てのビットは充電済み状態又は未充電状態にあるが、全てが同様の状態又は少なくとも一様なパターンにある。感知時、それらバイトは、比較のために選択されたランダムパターンに一致せず、未使用状態であることを表示する。その後、バイトは消去され、特定のパターンにプログラムされ、比較器が真と読み取って、使用済み状態であることを表示する。未使用状態は、単純に消去し、特定のパターンをバイトにプログラムすることにより取り除かれる。
【００１１】
以下の詳細な説明と添付図面を参照すれば、本発明並びにその特徴と利点への理解が深まるであろう。
【発明を実施するための最良の形態】
【００１２】
図１は、従来の半導体回路１００の概略ブロック図である。図１に示すように、従来の半導体回路１００は、ブートＲＯＭ１１０、プロセッサ１２０、外部インターフェース１３０、及び不揮発性メモリ１４０を含んでおり、それらはバス１５０上で連絡している。先に示したように、従来の半導体回路１００では、初めての始動時に、プロセッサ１２０がブートＲＯＭ１１０にアクセスして、起動処理用の適切なプログラムコードを得る。
【００１３】
図２は、本発明の特徴を組み込んだ半導体回路２００の概略ブロック図である。図２に示すように、半導体回路２００は、詳しくは図４に関係付けて後で述べる未使用状態検知回路４００、プロセッサ２２０、外部インターフェース２３０、及び不揮発性メモリ２４０を含んでおり、それらはバス２５０上で連絡している。プロセッサ２２０、インターフェース２３０、及び不揮発性メモリ２４０は、従来の方式で作動する。外部インターフェース２３０は、多様な形態で具現化できるが、通常は、例えばシリアルインターフェース、パラレルインターフェース、又はユニバーサルシリアルバス（ＵＳＢ）のような認識されている標準的な形態をとる。本発明の或る態様によれば、半導体回路２００が初めて始動されたとき、未使用状態検知回路４００は、半導体回路２００がこれまでに使用されていないこと、例えば試験も初期化もされていないことを検知して、その未使用状態を抹消する。或る実施例では、未使用状態検知回路４００は、特別な起動手続き又は試験手続き（又は両方）を自動的に使用可能にする。ここでは、半導体回路は、未使用状態検知回路４００が永久的に抹消されていない場合には「未使用である」とみなされる。ここに説明している本発明の各種実施形態では、未使用状態検知回路は、詳しくは図４及び図１０に関連付けて説明するが、専用ミニアレイの不揮発性メモリ（図４）又は半導体回路の汎用不揮発性メモリ部分の専用領域（図１０）を採用することにより、半導体回路が未使用であるか否かを検知する。
【００１４】
後で述べるが、外部インターフェース２３０は、試験ステーション２６０に、又は、例えば適切なインストラクションを表示する事前に設定された値を有するバイトの流れの様なプロセッサ２２０によって実行されるインストラクションの流れを提供する別のコンピュータ処理装置に、随意的に接続してもよい。試験テーション２６０は、図３に関連付けて後に詳しく説明するやり方で、外部インターフェース２３０を使って半導体回路２００と通信する。一般的に、試験ステーション２６０は、実施しなければならない特定のインストラクションを示すコマンドを、外部インターフェース２３０を通して半導体回路２００に発行する。この様にして、半導体回路２００は初期化され、不揮発性メモリ２４０にアプリケーションソフトウェアがロードされる。プロセッサ２２０は、初期化が完了するまで外部インターフェース２３０からインストラクションを継続的に入手するが、この初期化完了は、例えば、試験ステーション２６０により発行される或る予め規定されたインストラクション又はパターンにより、又は半導体回路２００から電力を取り去る様な他の方法により、表示されるようにしてもよい。
【００１５】
図３は、試験ステーション２６０によって実施される、初回使用時初期化プロセス３００の代表的な実施例を説明するフローチャートである。図３に示すように、試験ステーション２６０は、ステップ３１０で、先ず試験対象の半導体回路に電力を供給して既知の状態にリセットする。その後、ステップ３１５で試験が行われ、半導体回路２２０が未使用状態にあるか否か判定される。試験ステーション２６０は、例えば、外部インターフェース２３０上で半導体回路２００と通信することにより、半導体回路２００が未使用状態にあるか否か判定することができる。半導体回路２００から有効な回答を受信した場合、試験ステーション２６０は、半導体回路２００が未使用状態であり、試験ステーション２６０から初期化のためのインストラクションを入手しているものと想定することができる。変形例としては、未使用状態検知回路４００が、試験ステーション２６０がアクセスできるフラグ又は他のインジケータを設定して、半導体回路２００が未使用状態であるという表示を提供するようにしてもよい。
【００１６】
ステップ３１５で、半導体回路２００が未使用状態にないと判定された場合、プログラム制御は終了するか、又はステップ３１８で別のフローに分岐し、例えば使用済みの半導体回路の試験を実行する。しかしながら、ステップ３１５で、半導体回路が未使用状態であると判定された場合、プログラム制御は、未使用の半導体回路２００を初期化又は試験（或いは両方）するためにステップ３２０に進む。
【００１７】
ここで、初回使用時初期化プロセス３００は、ステップ３２０で、半導体回路２００を初期化するために外部インターフェース２３０でプロセッサ２２０にインストラクションの流れを送る。その後、初回使用時初期化プロセス３００は、ステップ３２５で、例えば半導体回路２００の各種特徴と機能を試験することを含め、初期化手続きを行う。
【００１８】
次いで、ステップ３３０で、不揮発性メモリに以降の実行のための適切なコードがロードされる（これまでのコードはパターン試験プロセスの間に上書きされているため）。最後に、試験ステーション２６０は、ここに説明したやり方で、エミュレートされたＥＥＰＲＯＭメモリアレイ２００の未使用状態が永久的に抹消されていることを保証する。その後、ステップ３４０でプログラム制御は終了する。
【００１９】
なお、代表的な初回使用時初期化処理３００は、外部試験ステーション２６０により実行される試験実施機能を組み込んでいるが、当業者には自明のように、半導体回路２００の試験の幾つか又は全ては、実際には半導体回路２００に内蔵されている試験実施機能で実行してもよい。
【００２０】
未使用状態検知
これまでに示したように、未使用状態検知回路４００は、いつ半導体回路２００が初めて始動されて初期化されたかを検知し、その後、半導体回路２００がもはや未使用ではなくなったという表示を提供する。後で詳しく論じるが、一般的に、未使用状態検知回路４００は、半導体回路２００がこれまで未使用であったか否かを検知するため、不揮発性メモリアレイの状態を使用する。本発明は、不揮発性メモリセルの特定の状態が未知であること、即ちセルが充電済みか未充電であるか未知であることを認識している。本発明は、不揮発性メモリセルが充電済みか未充電であるかとは関係なく、半導体回路２００がこれまで未使用であったか否かを判定する方法を提供する。
【００２１】
或る代表的な実施形態では、後に図４及び図５に関連付けて詳しく説明するが、本発明は、不揮発性メモリセルの専用ミニアレイ５００を使って、半導体回路２００がこれまで未使用であるか否かを判定する。不揮発性メモリセルのアレイ５００は、プログラムする及び消去する、のそれぞれに対応する２つのアクティブビットライン、blprgとbler、を含んでいる。第１のビットラインblprgは、プログラム可能なだけで、消去はできない。第２のビットラインblerは、消去可能なだけで、プログラムはできない。
【００２２】
一般的に、不揮発性メモリアレイ５００の全てのビットは、初期には略同一状態にあり、消去することも、プログラムすることも、或いはその中間とすることもできる。ビットラインの１つにオフセット電流を加え、オフセットされたビットラインをオフセットされていないビットラインと比較すると、差を検知することができる。電流差を利用して、例えば、ビットランがいつ消去されたかを表示することができる。オフセット電流は、概略、プログラムされた素子と消去された素子の間の電流準位に設定すればよい。例えば、プログラムされた状態のセルが５μＡを引き、消去された状態のセルが５０μＡを引く場合には、オフセット電流は、図５に示すようにビットライン当たり２つのセルを使用している実施形態の場合、約４５μＡとすればよい（２つのセルの１００μＡから２つのセルの１０μＡを引いて２で割る）。また、本技術及び他の情報によれば、オフセット電流は、プログラム済みの状態又は消去済みの状態の何れかに有利に斜行させることもできる。
【００２３】
不揮発性メモリアレイ５００のビット全てが初期に略同一状態にある場合、これは未使用状態とみなされる。その後、オフセットされたビットラインのビットがプログラムされ、オフセットされなかったビットラインのビットが消去されることになる。この点について、同一ビットラインは、消去されたビットとプログラムされたビットの間の電流差は印加されるオフセット電流よりも大きいので、プログラム済又は使用済みと感知されることになる。不揮発性メモリ５００の消去及びプログラムのオペレーションは、通常の不揮発性メモリアレイ２４０のタイミング及び電圧と同じタイミングと電圧を使用する。
【００２４】
図４は、図２の未使用状態検知回路４００の１つの考えられる実施形態を示す概略ブロック図である。図４に示すように、未使用状態検知回路４００は、後で図５に関連付けて詳しく説明する不揮発性メモリアレイ５００と、後で図６に関連付けて詳しく説明する未使用状態評価回路６００と、後で図７に関連付けて詳しく説明するプログラムバイアス回路７００と、後で図８に関連付けて詳しく説明するワードライン／ソースラインドライバ８００と、後で図９に関連付けて詳しく説明する制御信号発生器９００を含んでいる。未使用状態検知回路４００は、半導体回路２００が初めて始動されて、未使用状態検出が永久的に抹消されるまで、未使用フラグ表示を生成する。その後、未使用状態検知回路４００は、半導体回路２００がもはや未使用ではないという表示を提供する。
【００２５】
図５は、本発明の特徴を組み込んだ代表的不揮発性メモリアレイ５００の回路図である。なお、ここに使用している符号は１つの考えられる不揮発性メモリ技術の場合であり、当業者には自明のように、実際にはどの様な不揮発性メモリ技術を使用してもよい。図５に示すように、不揮発性メモリアレイ５００は、２つのアクティブビットライン、blprogとblerase、を含んでいる。不揮発性メモリアレイ５００は、複数のトランジスタを含んでいる。第１トランジスタ対５１０は、プログラムしかできず、消去はできない。第２トランジスタ対５２０は、消去しかできず、プログラムはできない。不揮発性メモリアレイ５００のプログラムトランジスタと消去トンランジスタ５１０、５２０は、それぞれ、ドレインにビットライン入力blprg及びblerを介してアクセスし、ゲートにワードライン入力wlprgを介してアクセスし、ソースにソースライン入力srcprgとsrcerを介してアクセスするように、構成されている。プログラムトランジスタ５１０は、未使用状態を取り除くようにプログラムされる。同様に、消去トランジスタ５２０は、未使用状態を取り除くために消去される。なお、両トランジスタ５１０、５２０は、この代表的な実施形態では、製造時に生じ得る奇数／偶数効果を平均するために、プログラム及び消去のオペレーションそれぞれについて使用される。しかしながら、個別トランジスタ又はトランジスタのセットも採用することができるが、この点は当業者には自明であろう。
【００２６】
作動時、半導体回路２００が始めて始動され初期化される前（即ち、半導体回路２００が未使用であるとき）には、２つのプログラムトランジスタ５１０と２つの消去トランジスタ５２０は、略同一状態にあって、消去することも、プログラムすることも、又はその中間とすることもでき、また、感知時の電流量は等しくなっている。プログラムトランジスタ５１０は、ソースプログラムラインsrcprgに高電圧（例えば１０Ｖ）、ワードラインプログラムwlprgに選択電圧（例えば１．５Ｖ）、及びビットラインプログラムblprgに低電流シンク（例えば２μＡ）を印加することによりプログラムすることができる。一旦プログラムされると、プログラムトランジスタ５１０は、感知の間は電流を供給しない。
【００２７】
消去トランジスタ５２０は、ワードライン消去wlerに高電圧（例えば１３Ｖ）を印加し、ソースライン消去srcerとビットライン消去blerに接地電流を印加することにより消去される。一旦消去されると、消去トランジスタ５２０は、感知の間に、例えばそれぞれ３５μＡ程度の有効電流を供給する。
【００２８】
エッジ効果を防ぐために、不揮発性メモリアレイ５００は、随意的に、複数の追加トランジスタとこれらに付帯するビットライン（図示せず）を備えており、２つのアクティブなトランジスタ及びビットライン、BLprogとBlerase、が、既知のやり方で、一様になるようにしてもよい。別の変形例では、プログラムビットラインのトランジスタ５４０のビットラインは、それらのビットライン接点がプログラムトランジスタ５１０に影響しないように、それら接点を取り除いている。同じように、消去ビットラインのトランジスタ５３０のビットラインは、それらのビットライン接点が消去トランジスタ５２０に影響しないように、それら接点を取り除いている。
【００２９】
図６は、本発明の特徴を組み込んだ代表的な未使用状態評価回路６００の回路図である。図６に示すように、未使用状態評価回路６００は、差動対６３０の入力MN10 ６２０を供給する第１カスコード増幅器構造６１０を含んでいる。第２カスコード増幅器構造６４０は、差動対６３０の入力MN11 ６５０を供給する。
【００３０】
先に示した様に、一方のビットラインにオフセット電流を追加し、オフセットされたビットラインをオフセットされていないビットラインと比較したときに、差が検知できるようにする。オフセット電流は、一組のトランジスタ６６０により発生する。第１カスコード増幅器構造６１０は、ビットライン消去入力blerの電流を電圧に変換する。第２カスコード増幅器構造６４０は、ビットラインプログラム入力blprgの電流とオフセット電流の和を電圧に変換する。この様にして、カスコード増幅器構造６１０、６４０は、差動対６３０と共に、ビットラインプログラム入力及びビットライン消去入力の電流を比較する。
【００３１】
バイアス入力sabiasは、２段階の未使用状態評価回路６００にバイアスを掛けるアナログ電圧準位を提供する。感知入力snsは、不揮発性メモリセル５００内部のセルの状態を感知できるようにする制御信号である。例えば、不揮発性メモリアレイ５００は、半導体回路２００がリセット又は始動されるといつでも使用可能にすることができる。
【００３２】
メモリセルを感知するための適した技法のもっと詳細な説明は、例えば、本願の譲受人に譲渡され本願に参考文献として援用している、Soward他に発行された米国特許第６，２１９，２９１号を参照されたい。概説すれば、メモリセルを感知するための開示されている技法は、対応する電流消費量に基づいてロジックレベルを感知する感知増幅器を含んでいるロジックレベル検知回路を採用している。
【００３３】
図７は、本発明の特徴を組み込んだ代表的なプログラムバイアス回路７００の回路図である。プログラムバイアス回路７００は、プログラム時にビットラインに電流と電圧を供給する。プログラムバイアス回路７００は、確実に、不揮発性メモリアレイ５００のプログラムトランジスタライン５１０上のトランジスタだけがプログラムされ、不揮発性メモリアレイ５００の消去トランジスタライン５２０はプログラムされないようにする。
【００３４】
図７に示すように、入力prgとerは、プログラムモード及び消去モード時は高い。両方の入力prgとerが共に低い場合には、プログラムバイアス回路７００はノーマルモードであり、ビットラインプログラムラインにもビットライン消去ラインにもバイアス又は影響を及ぼさない。電流ミラー７１０は、既知のバイアス電流を発生させるが、この代表的な実施形態では２μＡ程度である。バイアス電流はトランジスタ７３０を通過する。
【００３５】
プログラムモードでは、即ちｐｒｇラインが高い時には、トランジスタ７５０は使用可能であり、ビットライン消去出力(bler)をＶddに引き上げる。同様に、消去モードでは、即ちerラインが高いときには、トランジスタ７４０は使用可能であり、ビットラインプログラム出力(blprg)をＶddに引き上げる。
【００３６】
図８は、本発明の特徴を組み込んだ代表的なワードライン／ソースラインドライバを示す回路図である。図８に示すように、ワードライン／ソースラインドライバ８００は、プログラムワードラインドライバ８１０、プログラムソースラインドライバ８２０、消去ワードラインドライバ８３０、及び消去ソースラインドライバ８４０を含んでいる。
【００３７】
ドライバは、プログラムモード及び消去モード時に、ワード及びソースラインに関連付けて示された端末に、適切な条件を与える。或る具体的な技法の場合、電圧は以下のとおりである。
繰り返すが、各トランジスタのドレインターミナルは、ビットライン入力blprg及びblerを介してアクセスされ、ゲートターミナルは、ワードライン入力wlprg及びwlerを介してアクセスされ、ソースターミナルは、ソースライン入力srcprg及びsrcerを介してアクセスされる。従って、ドライバ８１０はプログラムモード時にワードラインに１．５Ｖを送り、ドライバ８２０はプログラムモード時にソースラインに１０Ｖを送り、ドライバ８３０は消去モード時にワードラインに１２Ｖを送り、ドライバ８４０は消去モード時にソースラインを接地する。
【００３８】
図９は、本発明の特徴を組み込んだ代表的な制御信号発生器９００の回路図である。図４に示すように、制御信号発生器９００で生成された制御信号は、ワードライン／ソースラインドライバ８００に供給される。図９に示すように、制御信号発生器９００は、不揮発性メモリがプログラムモード、感知モード、又は消去モードにあるか否かを表示する論理値を受信し、ワードライン／ソースラインドライバ８００に掛けられる適切な出力信号を生成する。図８のワードライン／ソースラインドライバ８００は、生成された信号を使用して、プログラムモード及び消去モード時にワードライン及びソースラインに関係付けられたトランジスタターミナルに適切な条件を提供する。
【００３９】
図１０は、図２の未使用状態検知回路４００の代わりの実施形態で使用するのに適した概略ブロック図である。図１０に示すように、代わりの未使用状態検知回路１０００は、一組のアレイデコーダ１０１０、不揮発性メモリアレイ１０２０、感知増幅器１０３０、パターン比較器１０４０、アドレス及び制御信号発生器１０５０、及び基準電流発生器１０６０を含んでいる。
【００４０】
ＮＶＭアレイ内のバイトと基準電流の比較
この変形例では、通常の不揮発性メモリアレイ２４０内の１つ又は複数の専用バイトが使用される。始動時、不揮発性メモリアレイ２４０に入ってくるデフォルトアドレス及び制御信号は、それら特定のバイトに関して読み出しが実行されるようにするものである。未使用状態では、このバイト中の全ビットはニュートラル状態にある。代表的な技術では、ニュートラル状態とは、セルが１から１０μＡの範囲の低い電流準位しか与えないような状態である。対照的に、完全に消去されたセルは４０μＡを提供し、プログラム済みのセルは０μＡ提供する。従って、これらニュートラルのセルが、消去されたビットを感知するように設定されている基準電流（ブロック１０６０により生成される）との比較において感知されると、それらビットは全てプログラム済みとして読み出されることになる。この変形例の場合、全ビットがプログラム済みとして読み出されたということで、未使用状態とみなされる。その後、それらのバイトは消去される（しかし、決してプログラムされることはない）。この時点で、同じ基準電流と比較した場合、それらビットは「消去済み」又は使用済みとして読み出される。
【００４１】
ブロック１０６０により生成された基準電流は、ニュートラル（未使用）状態のセル電流と消去済み状態のセル電流の略中間の準位に設定すればよい。この電流設定にはいくつかの方法が使用できる。一般的な方法を２つ挙げると、電流ソースを使用する方法と、基準アレイを使用する方法である。
【００４２】
ＮＶＭアレイ内のバイトと事前設定値との比較
この変形例では、通常の不揮発性メモリアレイ２４０内の単数又は複数のバイトが使用される。始動時、不揮発性メモリアレイ２４０に入ってくるデフォルトアドレス及び制御信号は、それら特定のバイトに関して読み出しが行われるようにするものである。未使用状態では、それらバイト内の全ビットは充電済みか未充電状態であるが、全て同様の状態又は少なくとも一様なパターンになっている。感知されたとき、それらバイトは、パターン比較回路１０４０の中で比較のために選択されたランダムパターンと一致しないはずである。これは、未使用状態を表している。その後、バイトを消去して、特定のパターンにプログラムすることもできる。この時点で、比較器１０４０は真と読み、これは使用済み状態を示す。単に消去して特定のパターンをバイトにプログラムすることにより、未使用状態を取り除くことができる。
【００４３】
更に、図２の未使用状態検知回路４００は、上記実施形態の何れか１つだけに依存していなくともよい。事実、当業者には自明のように、２つ又はそれ以上の実施形態を組み合わせて、図２の未使用状態検知回路４００の機能を実現することもできる。これは、２つ又はそれ以上の実施形態の出力にＯＲ機能を付け加えて、未使用状態を検知する何れの実施形態又はその組み合わせであっても使用可能となり、ＯＲ出力が未使用状態を発信するようにすることによって、簡単に実現することができる。
【００４４】
以上、これまで示し説明してきた実施形態及び変更例は、本発明の原理を説明することだけを目的としており、当業者であれば、本発明の範囲と精神から逸脱することなく、各種変更を実施できるものと理解頂きたい。
【図面の簡単な説明】
【００４５】
【図１】従来の半導体回路の概略ブロック図である。
【図２】本発明の特徴を組み込んだ半導体回路の概略ブロック図である。
【図３】図２の試験ステーションによって実施される、初めて使用する場合の初期化処理の代表的実施例を説明するフローチャートである。
【図４】図２の未使用状態検知回路の概略ブロック図である。
【図５】図４の不揮発性メモリアレイの代表例を示す回路図である。
【図６】図４の未使用状態評価回路の代表例を示す回路図である。
【図７】図４のプログラムバイアス回路の代表例を示す回路図である。
【図８】図４のワードライン／ソースライン・ドライバの代表例を示す一組の回路図である。
【図９】図４の制御信号発生器の代表例を示す回路図である。
【図１０】図４の未使用状態検知回路の代わりの実施形態による、使用に適した概略ブロック図である。
【特許請求の範囲】
【請求項１】
半導体回路において、
１つ又はそれ以上のインストラクションを実行するためのプロセッサと、
メモリ素子と、
前記半導体回路が未使用であるか否かを判定するための回路と、を備えていることを特徴とする半導体回路。
【請求項２】
前記半導体回路の初期化が済むと、確実に、前記未使用状態が永久的に抹消される手段を更に備えていることを特徴とする請求項１に記載の半導体回路。
【請求項３】
前記回路は、前記未使用状態の前記検知に応じて、前記半導体回路の試験を開始することを特徴とする請求項１に記載の半導体回路。
【請求項４】
前記回路は、前記未使用状態の前記検知に応じて、前記半導体回路の初期化を開始することを特徴とする請求項１に記載の半導体回路。
【請求項５】
前記半導体回路を初期化するための複数のインストラクションを受信するための外部インターフェースを更に備えていることを特徴とする請求項４に記載の半導体回路。
【請求項６】
前記回路は、前記回路が未使用であるか否かを検知するために、不揮発性メモリアレイの状態を使用することを特徴とする請求項１に記載の半導体回路。
【請求項７】
前記回路は、未使用状態の検知に使用するための専用ミニアレイ型不揮発性メモリセルを備えていることを特徴とする請求項１に記載の半導体回路。
【請求項８】
前記専用ミニアレイ型不揮発性メモリセルは、「プログラムする」と「消去する」に対応する少なくとも２つのアクティブビットラインblprgとblerを含んでおり、前記第１ビットラインblprgはプログラムすることができるだけであり、前記第２ビットラインblerは消去することができるだけであることを特徴とする請求項７に記載の半導体回路。
【請求項９】
前記専用ミニアレイ型不揮発性メモリ内の前記セルは、初期には略同一状態にあり、前記未使用状態は、前記少なくとも２つのアクティブビットラインblprgとblerを感知することによって検知されることを特徴とする請求項８に記載の半導体回路。
【請求項１０】
いつ前記半導体回路が始めて使用されたかを検知するために、前記少なくとも２つのアクティブビットラインblprgとblerの一方にオフセット電流が加えられることを特徴とする請求項８に記載の半導体回路。
【請求項１１】
前記メモリ素子は不揮発性メモリアレイであり、前記回路は前記不揮発性メモリアレイの専用領域を備えていることを特徴とする請求項１に記載の半導体回路。
【請求項１２】
前記専用領域内の１つ又はそれ以上の専用バイトは基準電流と比較されることを特徴とする請求項１１に記載の半導体回路。
【請求項１３】
前記専用領域内の１つ又はそれ以上の専用バイトは、前記半導体回路が未使用の場合にはニュートラル状態にあり、前記半導体回路の使用済み状態は、前記１つ又はそれ以上の専用バイトによって生成された電流を評価することにより検知されることを特徴とする請求項１２に記載の半導体回路。
【請求項１４】
前記専用領域内の１つ又はそれ以上の専用バイトは事前に定義されたパターンと比較されることを特徴とする請求項１１に記載の半導体回路。
【請求項１５】
前記専用領域内の１つ又はそれ以上の専用バイトは、使用済み状態を表示するのに消去はできるが決してプログラムされることはないことを特徴とする請求項１１に記載の半導体回路。
【請求項１６】
前記専用領域内の１つ又はそれ以上の専用バイトは、前記半導体回路が使用されるまでは、事前に定義されたパターンに一致しない一様なパターンを有していることを特徴とする請求項１４に記載の半導体回路。
【請求項１７】
前記回路は、前記半導体回路が未使用であるか否かを検知するための前記回路を複数個更に備えており、前記複数の回路は、それぞれ、出力を有し、前記半導体回路が未使用であるか否かを判定するためＯＲゲートを更に備えていることを特徴とする、請求項１に記載の半導体回路。
【請求項１８】
半導体回路を試験するための方法において、
前記半導体回路がこれまで未使用であったか否かを検知する段階と、
前記検知する段階に応じて前記半導体回路の試験を開始する段階と、から成ることを特徴とする方法。
【請求項１９】
前記半導体回路の試験が済むと、確実に、前記未使用状態が抹消される段階を更に含んでいることを特徴とする請求項１８に記載の方法。
【請求項２０】
前記検知する段階は、前記半導体回路が未使用であるか否かを示す回路を評価する段階を更に含んでいることを特徴とする請求項１８に記載の方法。
【請求項２１】
前記検知する段階は、前記半導体回路に内蔵された未使用状態検知回路を評価する段階を更に含んでいることを特徴とする請求項１８に記載の方法。
【請求項２２】
半導体回路を初期化するための方法において、
前記半導体回路がこれまで未使用であったか否かを検知する段階と、
前記検知に応じて前記半導体回路を初期化する段階と、から成ることを特徴とする方法。
【請求項２３】
前記半導体回路の初期化が済むと、確実に、前記未使用状態が抹消される段階を更に含んでいることを特徴とする請求項２２に記載の方法。
【請求項２４】
前記検知する段階は、前記半導体回路が未使用であるか否かを示す回路を評価する段階を更に含んでいることを特徴とする請求項２２に記載の方法。
【請求項２５】
前記半導体回路を初期化するための複数のインストラクションを外部インターフェースから受信する段階を更に含んでいることを特徴とする請求項２２に記載の方法。
【請求項２６】
前記検知する段階は、前記半導体回路に内蔵された未使用状態検知回路を評価する段階を更に含んでいることを特徴とする請求項２２に記載の方法。
【請求項１】
半導体回路において、
１つ又はそれ以上のインストラクションを実行するためのプロセッサと、
メモリ素子と、
前記半導体回路が未使用であるか否かを判定するための回路と、を備えていることを特徴とする半導体回路。
【請求項２】
前記半導体回路の初期化が済むと、確実に、前記未使用状態が永久的に抹消される手段を更に備えていることを特徴とする請求項１に記載の半導体回路。
【請求項３】
前記回路は、前記未使用状態の前記検知に応じて、前記半導体回路の試験を開始することを特徴とする請求項１に記載の半導体回路。
【請求項４】
前記回路は、前記未使用状態の前記検知に応じて、前記半導体回路の初期化を開始することを特徴とする請求項１に記載の半導体回路。
【請求項５】
前記半導体回路を初期化するための複数のインストラクションを受信するための外部インターフェースを更に備えていることを特徴とする請求項４に記載の半導体回路。
【請求項６】
前記回路は、前記回路が未使用であるか否かを検知するために、不揮発性メモリアレイの状態を使用することを特徴とする請求項１に記載の半導体回路。
【請求項７】
前記回路は、未使用状態の検知に使用するための専用ミニアレイ型不揮発性メモリセルを備えていることを特徴とする請求項１に記載の半導体回路。
【請求項８】
前記専用ミニアレイ型不揮発性メモリセルは、「プログラムする」と「消去する」に対応する少なくとも２つのアクティブビットラインblprgとblerを含んでおり、前記第１ビットラインblprgはプログラムすることができるだけであり、前記第２ビットラインblerは消去することができるだけであることを特徴とする請求項７に記載の半導体回路。
【請求項９】
前記専用ミニアレイ型不揮発性メモリ内の前記セルは、初期には略同一状態にあり、前記未使用状態は、前記少なくとも２つのアクティブビットラインblprgとblerを感知することによって検知されることを特徴とする請求項８に記載の半導体回路。
【請求項１０】
いつ前記半導体回路が始めて使用されたかを検知するために、前記少なくとも２つのアクティブビットラインblprgとblerの一方にオフセット電流が加えられることを特徴とする請求項８に記載の半導体回路。
【請求項１１】
前記メモリ素子は不揮発性メモリアレイであり、前記回路は前記不揮発性メモリアレイの専用領域を備えていることを特徴とする請求項１に記載の半導体回路。
【請求項１２】
前記専用領域内の１つ又はそれ以上の専用バイトは基準電流と比較されることを特徴とする請求項１１に記載の半導体回路。
【請求項１３】
前記専用領域内の１つ又はそれ以上の専用バイトは、前記半導体回路が未使用の場合にはニュートラル状態にあり、前記半導体回路の使用済み状態は、前記１つ又はそれ以上の専用バイトによって生成された電流を評価することにより検知されることを特徴とする請求項１２に記載の半導体回路。
【請求項１４】
前記専用領域内の１つ又はそれ以上の専用バイトは事前に定義されたパターンと比較されることを特徴とする請求項１１に記載の半導体回路。
【請求項１５】
前記専用領域内の１つ又はそれ以上の専用バイトは、使用済み状態を表示するのに消去はできるが決してプログラムされることはないことを特徴とする請求項１１に記載の半導体回路。
【請求項１６】
前記専用領域内の１つ又はそれ以上の専用バイトは、前記半導体回路が使用されるまでは、事前に定義されたパターンに一致しない一様なパターンを有していることを特徴とする請求項１４に記載の半導体回路。
【請求項１７】
前記回路は、前記半導体回路が未使用であるか否かを検知するための前記回路を複数個更に備えており、前記複数の回路は、それぞれ、出力を有し、前記半導体回路が未使用であるか否かを判定するためＯＲゲートを更に備えていることを特徴とする、請求項１に記載の半導体回路。
【請求項１８】
半導体回路を試験するための方法において、
前記半導体回路がこれまで未使用であったか否かを検知する段階と、
前記検知する段階に応じて前記半導体回路の試験を開始する段階と、から成ることを特徴とする方法。
【請求項１９】
前記半導体回路の試験が済むと、確実に、前記未使用状態が抹消される段階を更に含んでいることを特徴とする請求項１８に記載の方法。
【請求項２０】
前記検知する段階は、前記半導体回路が未使用であるか否かを示す回路を評価する段階を更に含んでいることを特徴とする請求項１８に記載の方法。
【請求項２１】
前記検知する段階は、前記半導体回路に内蔵された未使用状態検知回路を評価する段階を更に含んでいることを特徴とする請求項１８に記載の方法。
【請求項２２】
半導体回路を初期化するための方法において、
前記半導体回路がこれまで未使用であったか否かを検知する段階と、
前記検知に応じて前記半導体回路を初期化する段階と、から成ることを特徴とする方法。
【請求項２３】
前記半導体回路の初期化が済むと、確実に、前記未使用状態が抹消される段階を更に含んでいることを特徴とする請求項２２に記載の方法。
【請求項２４】
前記検知する段階は、前記半導体回路が未使用であるか否かを示す回路を評価する段階を更に含んでいることを特徴とする請求項２２に記載の方法。
【請求項２５】
前記半導体回路を初期化するための複数のインストラクションを外部インターフェースから受信する段階を更に含んでいることを特徴とする請求項２２に記載の方法。
【請求項２６】
前記検知する段階は、前記半導体回路に内蔵された未使用状態検知回路を評価する段階を更に含んでいることを特徴とする請求項２２に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公表番号】特表２００６−５１３４９５（Ｐ２００６−５１３４９５Ａ）
【公表日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願番号】特願２００４−５６６６３３（Ｐ２００４−５６６６３３）
【出願日】平成１５年１２月２９日（２００３．１２．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００３／０４１５９０
【国際公開番号】ＷＯ２００４／０６３７５６
【国際公開日】平成１６年７月２９日（２００４．７．２９）
【出願人】（５０５２６１３２４）エモーシン アメリカ インコーポレイテッド (1)
【Ｆターム（参考）】
【公表日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願日】平成１５年１２月２９日（２００３．１２．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００３／０４１５９０
【国際公開番号】ＷＯ２００４／０６３７５６
【国際公開日】平成１６年７月２９日（２００４．７．２９）
【出願人】（５０５２６１３２４）エモーシン アメリカ インコーポレイテッド (1)
【Ｆターム（参考）】
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