半導体装置及び半導体装置の製造方法
【課題】位置合わせ精度の向上による接続信頼性の向上が可能な半導体装置を提供する。
【解決手段】半導体素子と、半導体素子に形成されている接続電極と、半導体素子に形成されているアライメントマークとを備え、アライメントマークの少なくとも１つ以上が磁性体からなる半導体装置を構成する。
【解決手段】半導体素子と、半導体素子に形成されている接続電極と、半導体素子に形成されているアライメントマークとを備え、アライメントマークの少なくとも１つ以上が磁性体からなる半導体装置を構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、接続の際に位置合わせを行うためのアライメントマークを有する半導体装置及び半導体装置の製造方法に係わる。
【背景技術】
【０００２】
従来、はんだバンプ等を用いたフリップチップ実装や、半導体基体同士の接続等における半導体装置の接続では、半導体装置上に配線層に形成されたアライメントマークが用いられている。このアライメントマークを用いて、カメラ等を用いた光学的な位置合わせを行い、半導体装置の接続が行われている。
【０００３】
また、半導体素子と半導体素子を実装する回路基板とに電気的な接続を有しないバンプ電極を磁性体で形成し、この磁性体の磁力の引き合う力でセルフアライメントを取る方法が開示されている（例えば、特許文献１、特許文献２参照）。さらに、半導体素子を回路基板上へ実装する際に、半導体素子と配線基板との電気的な接続で使用するバンプ内に磁性体を設け、磁性体の磁力によるセルフアライメントを行う方法が開示されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２６８６２３号公報
【特許文献２】特開２００６−４１５３４号公報
【特許文献３】特開平１０−１１２４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の接続においては、電極間の接続信頼性の向上が求められている。特に、半導体素子の微細化により、半導体素子と回路基板との間隔、及び、電極間ピッチが小さくなるにつれ、接続の際の位置合わせ精度の向上が求められている。
光学式カメラを用いた位置合わせでは、光学式カメラを備える装置により、半導体素子に形成されたアライメントマークを認識し位置合わせを行うため、位置合わせ精度が光学式カメラの精度に大きく依存する。
特許文献１及び特許文献２に記載された半導体素子の実装方法では、バンプ電極等による半導体素子と回路基板との具体的な接続方法や、バンプ電極の磁化方法が記載されていない。このため、この技術による半導体素子と回路基板との位置合わせ精度の向上による電極の接続信頼性の向上は得られない。
また、特許文献３に記載された技術では、バンプ電極又はダミーバンプに磁性体が使用されている。そして、半導体素子を配置した後、磁性体を磁化して正確な位置合わせが行われる。このような方法では、最初に半導体素子を配置する際に、バンプ電極同士の正確な位置合わせがされていない。このため、最初に半導体素子を配置する際に、大きな位置ずれが生じていると、磁力によるセルフアライメントによる補正ができず、バンプ電極の位置合わせの高精度化の要求には対応できない。
上述のように、特許文献１〜３に記載された技術では、半導体素子の電極接続における高精度な位置合わせが困難であり、接続信頼性の向上が困難である。
【０００６】
本技術においては、位置合わせ精度の向上による接続信頼性の向上が可能な半導体装置及び半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本技術の半導体装置は、半導体素子と、半導体素子に形成されている接続電極と、半導体素子に形成されているアライメントマークとを備え、アライメントマークの少なくとも１つ以上が磁性体からなる。
また、本技術の半導体装置は、半導体基体と、半導体基体上に形成された配線層と、配線層の表面に形成された接続電極と、接続電極と同じ層に形成されているアライメントマークと、を備え、アライメントマークの少なくとも１つ以上が磁性体からなる。
【０００８】
また、本技術の半導体装置の製造方法は、半導体素子が形成された基体を準備する工程と、基体上にアライメントマークを形成する工程と、基体上に接続電極を形成する工程とを有する。そして、アライメントマークを形成する工程において、半導体素子に形成される１つ以上のアライメントマークを磁性体により形成する。
【０００９】
上述の半導体装置及び半導体装置の製造方法によれば、半導体素子のアライメントマークの少なくとも１つが磁性体により形成されている。半導体素子の接続電極を接続する際の位置合わせにおいて、磁性体からなるアライメントマークに磁性を持たせることにより、光学的な位置合わせを行うこと無く、アライメントマーク同士の正確な位置合わせが磁性体の磁力により行われる。このため、半導体装置を配置する位置の精度が向上し、半導体装置の電極の接続信頼性が向上する。
【発明の効果】
【００１０】
本技術によれば、位置合わせ精度の向上により、接続信頼性の向上が可能な半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態の半導体装置の構成を表す断面図である。
【図２】第１実施形態の半導体装置のバンプ電極形成面の構成を表す平面図である。
【図３】第１実施形態の半導体装置同士をバンプ電極で接続した状態を示す図である。
【図４】Ａ〜Ｅは、第１実施形態の半導体装置の製造方法を説明する図である。
【図５】Ｆ〜Ｉは、第１実施形態の半導体装置の製造方法を説明する図である。
【図６】Ｊ〜Ｍは、第１実施形態の半導体装置の製造方法を説明する図である。
【図７】Ｎ〜Ｐは、第１実施形態の半導体装置の接続方法を説明する図である。
【図８】第２実施形態の半導体装置の構成を表す断面図である。
【図９】第２実施形態の半導体装置のアライメントマーク形成面の構成を表す平面図である。
【図１０】Ａ〜Ｄは、第２実施形態の半導体装置の製造方法を説明する図である。
【図１１】Ｅ〜Ｉは、第２実施形態の半導体装置の製造方法を説明する図である。
【図１２】電子機器の構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の第１実施形態
２．第１実施形態の半導体装置の製造方法
３．半導体装置の第２実施形態
４．第２実施形態の半導体装置の製造方法
５．電子機器の実施形態
【００１３】
〈１．半導体装置の第１実施形態〉
以下、半導体装置の第１実施形態について説明する。
図１に第１実施形態の半導体装置の構成を表す断面図を示す。図１に示す半導体装置１０は、半導体素子１１上に形成されたパッド電極１２上のバンプ電極１９、及び、アライメントマーク１５を示す断面図である。また、図２に、第１実施形態の半導体装置のバンプ電極１９の形成面の構成を表す平面図を示す。
【００１４】
図１に示すように、半導体装置１０は、半導体素子１１上にパッド電極１２を有する。また、半導体素子１１上には、パッド電極１２の開口を除く全面にパッシベーション層１３が形成されている。
パッド電極１２上には、外部機器との接続電極としてバンプ電極１９が形成されている。バンプ電極１９は、パッド電極１２上に形成されているバリア層１４、バリア層１４上に形成されているアンダーバンプメタル（ＵＢＭ）１６、及び、ＵＢＭ１６上に形成されているバンプ１７から構成されている。バンプ電極１９は、図２に示すように、半導体素子１１の一主面上に、アレイ状に形成されている。
【００１５】
パッド電極１２は、例えばアルミニウムからなり、半導体素子１１において、図示しない基体の電子回路に接続されている。また、パッド電極１２の表面周囲にパッシベーション層１３が形成され、中央部分に、バリア層１４とＵＢＭ１６とが形成されている。
【００１６】
また、半導体装置１０は、パッシベーション層１３上に、アライメントマーク１５が形成されている。バンプ電極１９、アライメントマーク１５及びパッシベーション層１３を覆って半導体素子１１の全面にアンダーフィル樹脂１８が形成されている。
【００１７】
図２に示すように、半導体装置１０において、半導体素子１１の中央側にバンプ電極１９が形成されている。バンプ電極１９の外周側に、アライメントマーク１５が形成されている。アライメントマーク１５は、半導体素子１１の四隅にそれぞれ設けられている。
【００１８】
バリア層１４は、パッド電極１２の中央部分を被覆するように形成されている。また、バリア層１４は、パッド電極１２の表面周囲に形成されたパッシベーション層１３上において、ＵＢＭ１６が形成されている部分の下層に形成されている。
さらに、バリア層１４は、アライメントマーク１５に下部とパッシベーション層１３との間にパッド電極１２上と同様に形成されている。
バリア層１４は、例えば、Ｔｉ、Ｃｕ等により形成されている。
【００１９】
ＵＢＭ１６は、上述のバリア層１４を介して、パッド電極１２の中央部分に形成されている。また、ＵＢＭ１６上にバンプ１７が形成されている。このように、バリア層１４、ＵＢＭ１６及びバンプ１７により、パッド電極１２上にバンプ電極１９が形成されている。
【００２０】
ＵＢＭ１６は、バンプ１７を形成するはんだによる侵食を受けるため、一定以上の厚さを有して形成される。ＵＢＭ１６は、例えば、Ｎｉ、Ｔｉ、ＴｉＷ、Ｗ及びＣｕ等により形成されている。通常、ＵＢＭ１６は、ＵＢＭ１６上に形成されるＳｎＡｇ等のはんだ合金による、ＡｌＣｕやＣｕ等からなるパッド電極１２への拡散を防ぐため、バリア層１４やパッド電極１２よりも厚く形成される。
バンプ１７は、ＵＢＭ１６上において、パッド電極１２上において突出した球状に形成されている。バンプ１７は、例えば、ＳｎＡｇ等のはんだ合金により形成されている。また、バンプ１７としてＵＢＭ１６上にはんだ合金等を形成せず、ＵＢＭ１６上にＮｉ／Ａｕ等による酸化防止処理を行ってもよい。
【００２１】
アライメントマーク１５は、半導体素子１１上の所定の位置に様式化して形成される。例えば、図２に示すように、バンプ電極１９が形成されている領域の周囲であり、半導体素子１１の端部に近い位置に複数のアライメントマーク１５が形成される。アライメントマーク１５は、半導体装置１０を他の半導体装置又は実装基板等にセットする際の位置合わせのために、通常１個の半導体素子１１に対して２箇所以上にアライメントマークが形成される。
【００２２】
また、図１に示すように、アライメントマーク１５は柱状に形成されている。そして、柱状のアライメントマーク１５の半導体素子１１の面からの高さが、パッド電極１２上に形成されているバンプ電極１９の高さ以下で形成されている。アライメントマーク１５の高さは、アンダーフィル樹脂１８を形成した後も、アライメントマーク１５が容易に認識でき、半導体装置１０の実装時に不具合が発生しない高さであればよい。例えば、アライメントマーク１５の高さは、アンダーフィル樹脂１８の高さと同じでもよい。また、アライメントマーク１５の高さはアンダーフィル樹脂１８以下の高さで形成することが好ましい。
【００２３】
また、半導体素子１１上に形成される複数のアライメントマーク１５のうち、少なくとも１つ以上が磁性体から構成されている。半導体素子１１上に形成されるアライメントマーク１５は、常磁性体であり、磁化することにより強磁性体となる磁性体材料を用いる。アライメントマーク１５を構成する磁性体としては、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）から選ばれる少なくとも１種以上を含む材料を用いる。また、上記から選ばれる２種以上を含む合金を用いることもできる。
【００２４】
アライメントマーク１５は、半導体装置１０の実装時に行われる位置合わせのときに磁化されていればよく、位置合わせ以外のときは磁化されていなくてもよい。また、実装後には、アライメントマーク１５を構成する磁性体が消磁されていてもよい。磁性体の磁化は、例えば、永久磁石又は電磁石を用いて行うことができる。また、ＰＬＤ（パルスレーザーアブレーション法）を用いて行うことができる。磁性体の消磁は、例えば、磁性体をキュリー温度以上に加熱することにより行うことができる。
【００２５】
なお、アライメントマーク１５は、図２に示す４個に限られず、少なくとも２個以上形成されていればよい。このとき、アライメントマーク１５は、少なくとも１個以上が磁性体により形成されていればよい。特に、２個以上のアライメントマーク１５が磁性体により形成されていることが好ましく、さらに、全てのアライメントマーク１５が磁性体により形成されていることが好ましい。
【００２６】
また、磁性体からなるアライメントマークと、磁性体以外からなるアライメントマークとを混載してもよい。この場合には、磁性体以外から形成されているアライメントマーク１５は、アンダーバンプメタル（ＵＢＭ）１６と同じ材料、例えば、Ｔｉ、ＴｉＷ、Ｗ及びＣｕ等で形成することが好ましい。また、ＵＢＭ１６と異なる材料により形成してもよい。磁性体以外からアライメントマークを形成する場合にも、磁性体からなる柱状のアライメントマークと同じ高さで、アライメントマークを形成する。
【００２７】
アライメントマーク１５の形成位置は、図２に示す半導体素子１１の角部近くの四隅に限られず、半導体素子の形状等を考慮して任意の箇所に形成することができる。
光学カメラを用いて位置合わせを行う場合には、バンプ電極の形成位置よりも、半導体素子の端部側に形成する必要がある。これは、位置合わせの際に、半導体素子１１と実装面との間に光学カメラを挿入し、それぞれのアライメントマークの位置を確認する必要があるためである。アライメントマーク１５を磁性体により形成し、磁性体の磁力により位置合わせをする場合には、光学カメラの挿入が不要となる。このため、磁性体によるアライメントマーク１５は、上述の磁性体以外によるアライメントマークよりも形成位置の自由度が大きい。例えば、半導体装置１０と実装面との間に光学カメラを挿入できない位置においても、アライメントマーク１５を形成することができる。
【００２８】
磁性体からなるアライメントマーク１５を磁化した後、半導体装置１０を他の半導体装置又は実装基板等に実装すると、リフロー炉内でアンダーフィル樹脂１８が溶融した状態で、半導体装置１０がアライメントマーク１５の磁力により位置合わせされる。このように、アライメントマーク１５の磁力により、リフロー時にセルフアライメントが行われる。
【００２９】
アンダーフィル樹脂１８は、半導体装置１０を実装する際に、バンプ１７の接続部分、半導体装置１０の実装面がアンダーフィル樹脂１８によって被覆される厚さに形成する。例えば、半導体素子１１表面からアンダーフィル樹脂の厚さが、実装後の半導体装置１０の実装面と、半導体装置１０が実装される半導体装置又は実装基板等の実装面との距離以上の厚さで形成されていることが好ましい。半導体装置１０と実装基板等との間にアンダーフィル樹脂１８が充填される構成とすることにより、実装信頼性を確保することができる。
【００３０】
アンダーフィル樹脂１８としては、例えば、フェノール系、アミン系、及び、酸無水物硬化剤を用いた熱硬化性樹脂を用いることが好ましい。また、リフロー時のセルフアライメント性を考慮し、アンダーフィル樹脂１８の最低溶融粘度は、０．０１Ｐａ・ｓ〜１０Ｐａ・ｓであることが好ましい。樹脂溶融粘度が低すぎると、アンダーフィル樹脂１８の流動性が著しく上昇し、半導体装置１０の実装面の外部に流出する恐れがある。また、樹脂溶融粘度が高いと、樹脂流動性が低く、リフロー時のアライメントマーク１５の磁力によるセルフアライメントの抵抗となる可能性がある。
【００３１】
また、アンダーフィル樹脂１８は、上記樹脂にフラックス活性力を有する材料を含むことが好ましい。アンダーフィル樹脂１８にフラックス活性力が付与されていると、リフロー時に先にアンダーフィル樹脂１８が溶融することにより、バンプ１７の表面の酸化膜が還元される。そして、磁性体からなるアライメントマーク１５の引き合う力により、上下のバンプ同士が接触して金属接続が形成される。
【００３２】
なお、半導体装置１０においてアライメントマーク１５は、パッシベーション層１３上に形成されているが、パッド電極１２と同一面に形成することも可能である。この場合には、アライメントマーク１５をパッド電極１２と同じ材料で形成することも可能である。
【００３３】
次に、上述の半導体装置１０同士をバンプ電極１９で接続した状態を図３に示す。
図３に示す構成では、同じ構成の半導体装置１０が互いにバンプ電極１９の形成面を対向させて配置されている。そして、上部半導体装置１０Ａと下部半導体装置１０Ｂとが、互いのバンプ電極１９により接続されている。バンプ電極１９は、表面のバンプ１７が互いに拡散して一体化することにより、上部半導体装置１０Ａと下部半導体装置１０Ｂとが電気的に接続されている。
【００３４】
そして、アンダーフィル樹脂１８により、上部半導体装置１０Ａと下部半導体装置１０Ｂとが機械的に接続され、バンプ電極１９による接続部がアンダーフィル樹脂１８内に形成されている。このように、上部半導体装置１０Ａと下部半導体装置１０Ｂとの間をアンダーフィル樹脂１８が満たすことによりフィレットが形成される。
【００３５】
また、上部半導体装置１０Ａと下部半導体装置１０Ｂとは、互いに半導体素子１１上に形成されている相互のアライメントマーク１５の位置を合わせて配置されている。
接続面に磁性体からなるアライメントマーク１５を備え、この磁性体を磁化することにより、磁性体同士が磁力で引き合い、アライメントマーク同士の正確な位置合わせが可能となる。このため、光学カメラ等を用いることなく上部半導体装置１０Ａと下部半導体装置１０Ｂとの正確な位置合わせが可能となる。
特に、２個以上のアライメントマーク１５が磁性体から形成されている場合には、磁力による位置合わせのみで、精度の高い位置合わせが可能となる。
【００３６】
上述のように、バンプ電極を利用したフリップチップ接続等を行う上部半導体装置１０Ａと下部半導体装置１０Ｂとにおいて、互いの半導体素子１１に磁性体からなるアライメントマークが形成される。このため、上下半導体素子の磁力による位置合わせ後、リフロー工程においてバンプが溶融すると、磁性体同士が引き合う力により半導体素子１１が正確な位置に移動する。この作用により、セルフアライメントによる高精度な位置合わせが可能となる。
【００３７】
さらに、図３に示す構成では、各上下半導体素子に形成された磁性体にそれぞれ反対の磁界を印加し、且つ上下半導体素子１１上の少なくともいずれか一方にあらかじめフラックス活性成分を有するアンダーフィル樹脂１８が形成されている。予め半導体装置１０の表面にフラックス活性力を有するアンダーフィル樹脂１８が形成されているため、リフロー工程において、バンプ接続と、磁性体同士が引き合うことによる位置合わせとを同時に行うセルフアライメントが可能となる。特に、光学式カメラの精度の限界により、光学的な位置合わせ精度の向上が望めない２０μｍ以下の微細バンプを用いた接続において、位置低タクト化と位置合わせ精度向上が可能となる。
【００３８】
また、フラックス活性力を有し、リフロー時の温度での最低溶融粘度が０．０１Ｐａ・ｓ〜１０Ｐａ・ｓのアンダーフィル樹脂を用いることで、リフロー時に樹脂の抵抗が低くなり、磁化された磁性体同士の引き合う力による位置合わせが容易となる。
さらに、半導体装置１０同士を接続した後、磁性体からなるアライメントマークを消磁して磁力を有さない状態としてもよい。これにより、接続後に、磁力による半導体装置１０の誤作動等を防ぐことができる。
【００３９】
次に、半導体装置１０におけるアライメントマーク１５の高さについて説明する。
図３に示すように、磁性体又は永久磁石が接触した際に発生する上下半導体素子間の距離Ａが、バンプ１７同士が接触して電気的な接続が確保できる高さとなるように、上下の半導体素子１１上に形成されているアライメントマーク１５の高さＢを調整する。
【００４０】
アライメントマークの高さＢとしては、例えば、柱状のアライメントマーク１５の半導体素子１１の面からの高さが、パッド電極１２上に形成されているバンプ電極１９の高さ以下であり、且つ、バンプ１７が形成されている面の高さ以上とすることができる。図３に示す構成では、バンプ１７が形成されている面はＵＢＭ１６であるため、アライメントマーク１５の高さは、ＵＢＭ１６の高さ以上であり、且つ、バンプ１７の高さ以下とすることができる。また、例えば、バンプ１７としてＵＢＭ１６上にはんだ合金等を形成しない構成とした場合には、アライメントマーク１５の高さは、パッド電極１２の高さ以上であり、且つ、ＵＢＭ１６の高さ以下とすることができる。特に、アライメントマーク１５の高さをＵＢＭ１６と同じ高さにすることが好ましい。
【００４１】
なお、アライメントマーク１５の高さは、半導体装置１０の実装時に不具合が発生しない高さであればよい。例えば、アライメントマーク１５の高さはアンダーフィル樹脂１８以下の高さで形成することが好ましい。
【００４２】
なお、上下半導体素子のアライメントマーク１５は、それぞれ同じ高さで形成されていなくてもよく、例えば、いずれか一方の高さが小さくてもよい。半導体素子を接続した際に、上部半導体装置１０Ａのアライメントマーク１５の高さと、下部半導体装置１０Ｂのアライメントマーク１５の高さの合計が、上述の距離Ａを確保できればそれぞれのアライメントマーク１５の高さは特に限定されない。
【００４３】
なお、上述の実施形態では、同じ構成の半導体装置１０同士を接続する場合について説明したが、半導体装置１０を接続する対象は、上述の実施形態に限られない。半導体装置１０と同様に磁性体からなるアライメントマークを備えていれば、他の構成からなる半導体装置や回路基板等に接続することができる。また、磁性体からなるアライメントマークは、対応する位置の一方が磁力を有していれば、他方のアライメントマークが磁化されていなくてもよい。
【００４４】
〈２．第１実施形態の半導体装置の製造方法〉
次に、第１実施形態の半導体装置の製造方法について説明する。なお、以下の製造方法の説明では、上述の第１実施形態の半導体装置と同様の構成には、図１〜３と同じ符号を付して、各構成の詳細な説明は省略する。また、以下の説明では、半導体基体上に形成される複数の半導体素子のうち、１つの半導体素子の断面図のみを示して説明する。
【００４５】
まず、図４Ａに示すように、パッド電極１２及びパッシベーション層１３を備える半導体素子１１が形成された半導体基体を準備する。そして、基体上の半導体素子１１の表面に逆スパッタを行い、パッド電極１２表面の酸化膜等を除去する。
【００４６】
次に、図４Ｂに示すように、スパッタリング法を用いて、パッド電極１２及びパッシベーション層１３を被覆して、半導体素子１１の全面にバリア層１４を形成する。バリア層１４の形成は、例えば、パッド電極１２及びパッシベーション層１３上に、スパッタリング法を用いてＴｉ層を形成する。そして、Ｔｉ層を被覆するように、同様にスパッタリング法を用いてＣｕ層を形成する。
【００４７】
次に、図４Ｃに示すように、バリア層１４上にフォトレジスト層２１を形成する。フォトレジスト層２１は、基体全面を覆うように、例えばスピンコート法により感光性のレジスト材料を塗布した後、この塗膜を乾燥させることにより形成する。また、フォトレジスト層２１は、半導体素子１１上に形成するアライメントマーク１５の高さ以上の厚さに形成する。
【００４８】
次に、図４Ｄに示すように、フォトマスク２２を用いてフォトレジスト層２１に露光処理を行う。フォトマスク２２には、アライメントマークを形成する領域に露光光を照射するパターンを用いる。そして、図４Ｅに示すように、フォトレジスト層２１に現像処理を行い、フォトレジスト層２１の露光部を除去し、フォトレジスト層２１に開口部２３を形成する。開口部２３は、アライメントマークの形成位置と対応する位置に形成する。
【００４９】
次に、図５Ｆに示すように、フォトレジスト層２１の開口部２３に電解めっき法を用いてアライメントマーク１５を形成する。半導体素子１１上に形成するアライメントマーク１５のうち、少なくとも１箇所以上に磁性体を用いてアライメントマーク１５を形成する。これにより、半導体素子１１及びバリア層１４上にアライメントマーク１５が形成される。
【００５０】
アライメントマーク１５を磁性体で形成する場合には、Ｎｉ、Ｆｅ及びＣｏから選ばれる少なくとも１種類以上を用いためっき層により形成する。
また、磁性体からなるアライメントマーク１５と、上記磁性体以外からなるアライメントマーク１５を混載する場合には、磁性体以外からなるアライメントマーク１５は、例えば、Ｔｉ、ＴｉＷ、Ｗ及びＣｕ等のめっき層により形成する。
アライメントマーク１５の高さは、パッド電極１２上に形成されているバンプ電極１９の高さ以下であり、且つ、バンプ１７が形成されている面の高さ以上に形成する。また、バンプ１７としてＵＢＭ１６上にはんだ合金等を形成しない構成場合には、アライメントマーク１５の高さをＵＢＭ１６と同じ高さに形成する。
【００５１】
次に、図５Ｇに示すように、半導体素子１１上からフォトレジスト層２１を除去する。そして、図５Ｈに示すように、バリア層１４上にフォトレジスト層２４を形成する。フォトレジスト層２４は、基体の面及びアライメントマーク１５を覆うように、例えばスピンコート法を用いて塗布した後、この塗膜を乾燥させることにより形成する。
【００５２】
次に、図５Ｉに示すように、フォトマスク２５を用いてフォトレジスト層２４に露光処理を行う。フォトマスク２５には、パッド電極１２の中央部分に露光光を照射するパターンを用いる。そして、露光後にフォトレジスト層２４に現像処理を行い、露光部を除去してフォトレジスト層２４に開口部２６を形成する。
【００５３】
そして、図６Ｊに示すように、電解めっき法を用いて開口部２６内にアンダーバンプメタル（ＵＢＭ）１６を形成する。さらに、図６Ｋに示すように、開口部２６内においてＵＢＭ１６上に、電解めっき法を用いてはんだ層１７Ａを形成する。ＵＢＭ１６は、例えば、Ｎｉ、Ｔｉ、ＴｉＷ、Ｗ及びＣｕ等の電解めっきにより形成する。また、はんだ層１７Ａは、ＳｎＡｇ等のはんだ合金を用いた電解めっきにより形成する。
【００５４】
次に、フォトレジスト層２４を除去した後、スパッタエッチングにより半導体素子１１の表面に露出するバリア層１４を除去する。そして、図６Ｌに示すように、リフローによりはんだ層１７Ａを溶融してバンプ１７を形成する。バリア層１４の除去では、基体全面に対して、ＵＢＭ１６及びはんだ層１７Ａをマスクにして行うことにより、ＵＢＭ１６の下層にのみバリア層１４を残存させることができる。また、アライメントマーク１５もエッチングマスクとなるため、アライメントマーク１５の下部にも、バリア層１４が残存する。また、リフローによりはんだ層１７Ａを球状のバンプ１７に形成することで、パッド電極１２上にＵＢＭ１６とバンプ１７とからなるバンプ電極１９を形成する。
【００５５】
この状態で、形成した磁性体が常磁性の場合には、アライメントマークを磁化する。
アライメントマークの磁化方法は、例えば、永久磁石又は電磁石を用いて行う。また、ＰＬＤ（パルスレーザーアブレーション法）を用いて行う。この工程により、磁性体に磁界を加える。磁界は、半導体素子１１面に対して磁束が垂直方向となるように加える。そして、半導体装置１０のアライメントマーク１５と、この半導体装置１０を実装する機器のアライメントマークとが逆の磁極となるように、アライメントマーク１５に磁極を生じる。
【００５６】
次に、図６Ｍに示すように、半導体素子１１側の基体の面にアンダーフィル樹脂１８を形成する。アンダーフィル樹脂１８は、例えば、アンダーフィル樹脂を含む塗布液を用いたスピンコート法、又は、アンダーフィル樹脂のドライフィルムのラミネートにより形成する。そして、基体から半導体素子１１を切削及び個片化し、半導体装置１０を製造する。
【００５７】
以上のように、基体の半導体素子１１形成面に、フォトリソグラフィと電解めっきとを用いて、アライメントマーク１５と、ＵＢＭ１６及びはんだバンプ１７とを形成する。アライメントマーク１５は、上面が位置が半導体素子１１の形成面からバンプ電極１９の高さ以下となるように形成する。また、アンダーフィル樹脂１８により半導体素子１１のバンプ電極１９形成面を被覆する際に、アライメントマーク１５も同時に被覆する。このときのアンダーフィル樹脂１８は、アライメントマーク１５の高さ以上の厚さで形成する。
【００５８】
なお、上述の製造方法では、アライメントマーク１５を構成する磁性体の磁化工程を、基体から半導体素子１１を切削及び個片化する前に行っているが、アライメントマーク１５が形成された後であれば、磁性体の磁化工程はいつ行ってもよい。例えば、磁性体を磁化する工程は、半導体素子１１を個片化した後に行ってもよい。
【００５９】
また、上述の実施形態の製造方法では、アライメントマーク１５は、ＵＢＭ１６及びはんだ層１７Ａの形成工程前に作製しているが、ＵＢＭ１６及びはんだ層１７Ａの形成工程とアライメントマーク１５の形成工程との順序は特に限定されない。アライメントマーク１５と、ＵＢＭ１６及びはんだ層１７Ａの形成工程は、バリア層１４の形成工程後であり、バリア層１４のエッチング工程前であれば、順序を問わずに行うことができる。
【００６０】
次に、上述の製造方法により形成された半導体装置１０を接続する方法について説明する。以下の説明では、半導体装置１０の接続の一例として、同じ構成の半導体装置１０を２つ用いて、それぞれのバンプ電極１９形成面同士を対向させて接続する方法について示す。
【００６１】
まず、図７Ｎに示すように、上部半導体装置１０Ａと下部半導体装置１０Ｂとの位置合わせを行う。このときの位置合わせでは、光学的な位置合わせを行わなくても、アライメントマーク１５による磁極が異なる磁性体同士を用いて位置合わせを行う。このため、上部半導体装置１０Ａと下部半導体装置１０Ｂとの位置を、ある程度粗い位置合わせ精度で接触させた場合にも、磁力の引き合いによる位置合わせが可能となる。
【００６２】
次に、図７Ｏに示すように、上部半導体装置１０Ａと下部半導体装置１０Ｂとを位置合わせした状態で、リフロー炉内で加熱する。リフローにより、バンプ１７の融点以上、例えば、バンプ１７がＳｎ−３．５Ａｇの場合には、融点２２１℃以上に加熱し、バンプ１７を溶融させて接続する。このとき、フラックス活性成分を有するアンダーフィル樹脂１８がバンプ１７よりも先に溶融することで、リフロー時にバンプ１７の表面の酸化膜が還元される。そして、磁性体からなるアライメントマーク１５が磁力による引き合う力で、上下のバンプ同士を接触させて金属接続を形成することができる。
【００６３】
さらに、アンダーフィル樹脂１８を加熱して硬化する。アンダーフィル樹脂１８は、上部半導体装置１０Ａと下部半導体装置１０Ｂとを接着することにより、半導体素子同士の接着面の機械的な接続信頼性を向上させる。なお、アンダーフィル樹脂１８を硬化するための加熱は、上述のバンプ１７を接続させるためのリフローと同時に行うこともできる。
【００６４】
上述のように、リフローによりバンプ１７が溶融され、さらに、アンダーフィル樹脂１８が流動することにより、上部半導体装置１０Ａと下部半導体装置１０Ｂとが遊動状態となる。このため、上部半導体装置１０Ａと下部半導体装置１０Ｂとは、互いのアライメントマーク１５が磁力で引き合う力により、位置合わせの微調整や修正が行われる。このように、アライメントマーク１５が磁化された磁性体からなることにより、リフロー前の上部半導体装置１０Ａと下部半導体装置１０Ｂとを接触させる最初の位置合わせの他に、リフロー時に磁力によるセルフアライメントが行われる。
【００６５】
以上の工程により、アライメントマーク１５を構成する磁性体の磁力による位置合わせを用いて、半導体装置１０同士を接続することができる。
また、上部半導体装置１０Ａと下部半導体装置１０Ｂとを接続した後、磁性体からなるアライメントマーク１５を消磁することもできる。アライメントマーク１５の消磁は、磁性体として使用する材料のキュリー温度以上に加熱して行う。アライメントマーク１５の磁力を消すことにより、半導体装置の磁力による誤作動をなくすことができる。
【００６６】
〈３．半導体装置の第２実施形態〉
次に、半導体装置の第２実施形態について説明する。
本技術の磁性体を用いたアライメントマークによる位置合わせは、上述の第１実施形態で示したバンプを利用した半導体素子のフリップチップ接続以外にも、金属電極の三次元接続を利用した半導体基体同士の接続にも適用することができる。
【００６７】
図８に、金属電極により接続された半導体装置の一例として、第１半導体装置３１と第２半導体装置３２とが金属電極４５により接続された構成の半導体装置３０を示す。
図８に示す半導体装置３０は、複数の画素が配列された画素領域を備える第１半導体装置３１と、信号処理を行うロジック回路を備える第２半導体装置３２とを備える。そして、第１半導体装置３１と第２半導体装置３２とが、金属電極４５により相互に電気的に接続され、１つのデバイスとして構成された固体撮像装置である。
【００６８】
第１半導体装置３１は、第１半導体基体５０を備える。第１半導体基体５０には、画素領域に、各画素の光電変換部となるフォトダイオード（ＰＤ）、各画素トランジスタのソース／ドレイン領域、及び、第１半導体基体５０上に形成されたゲート電極からなる光電変換部４１を備える。そして、第１半導体装置３１の第２半導体装置３２と接続された面とは逆の第１半導体基体５０の面に平坦化膜４４が形成され、光電変換部４１上にカラーフィルタ４２及びオンチップマイクロレンズ４３がこの順で積層されている。
【００６９】
また、第１半導体装置３１の第２半導体装置３２と接続される側の第１半導体基体５０の面には、配線層３３が形成されている。配線層３３は、複数の層からなる絶縁層３５と、各絶縁層３５内に形成された導体層３７からなる配線と、各層の導体層３７同士を電気的に接続する接続導体３６とからなる。
そして、配線層３３の表面４０（第１半導体基体５０と逆の面）に、接続用の金属電極４５が形成されている。また、金属電極４５の周囲に、アライメントマーク４６が形成されている。
【００７０】
第２半導体装置３２は、第２半導体基体５５を備える。第２半導体基体５５には、信号処理のための信号処理回路を含むロジック回路が形成されている。第２半導体装置３２の第１半導体装置３１と接続される側の第２半導体基体５５の面に、ロジック回路を構成する複数のＭＯＳトランジスタを備える。ＭＯＳトランジスタは、素子分離領域で分離された１対のソース／ドレイン領域３９と、ゲート絶縁膜を介して形成したゲート電極３８を有する。
【００７１】
また、第２半導体基体５５上には、配線層３４が形成されている。配線層３４は、複数の層からなる絶縁層３５と、各絶縁層３５内にされた導体層３７からなる配線と、各層の導体層３７同士を電気的に接続する接続導体３６とからなる。
そして、配線層３４の最表面４０（第２半導体基体５５と逆の面）に、接続用の金属電極４５が形成されている。また、金属電極４５の周囲に、アライメントマーク４６が形成されている。第２半導体装置３２に形成される金属電極４５及びアライメントマーク４６は、上述の第１半導体装置３１の接続用の金属電極４５及びアライメントマーク４６と対応する位置に形成されている。
【００７２】
アライメントマーク４６は、図９に示すように、第１半導体装置３１及び第２半導体装置３２（以下、半導体装置３１，３２）の周辺部に近い位置に複数形成される。通常１個の半導体基体に対して少なくとも２箇所以上のアライメントマーク４６が形成される。
【００７３】
また、図８に示すように、アライメントマーク４６は、配線層３３の表面の絶縁層３５において、接続用の金属電極４５と表面が同じ高さとなるように、絶縁層３５内に埋めこまれて形成されている。なお、アライメントマーク４６は、磁力により位置合わせが可能であり、半導体装置３１，３２の接続に不具合が発生しない高さであればよい。好ましくは、図８に示すように絶縁層３５内に埋めこまれている構成とすることができる。また、アライメントマーク４６は、絶縁層３５の表面から突出した構成としてもよい。また、この場合に、貼り合わせ後に発生する隙間には液状樹脂を埋めこむこともできる。但し、アライメントマーク４６が接続用の金属電極４５よりも突出している場合には接続が困難となるため好ましくない。
【００７４】
また、半導体装置３１，３２上に形成される複数のアライメントマーク４６のうち、少なくとも１つ以上が磁性体から構成されている。特に、２個以上のアライメントマーク４６が磁性体により形成されていることが好ましく、さらに、複数のアライメントマーク４６が形成される場合には、全てが磁性体により形成されていることが好ましい。
【００７５】
半導体装置３１，３２上に形成されるアライメントマーク４６は、常磁性体であり、実装時に行われる位置合わせのときに磁化されていればよく、位置合わせ以外のときは磁化されていなくてもよい。また、実装後には、アライメントマーク４６を構成する磁性体が消磁されていてもよい。
アライメントマーク４６を構成する磁性体としては、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）から選ばれる少なくとも１種以上含む材料を用いる。また、上記から選ばれる２種以上を含む合金を用いることもできる。
【００７６】
アライメントマーク４６を磁性体で形成することにより、半導体装置３１，３２の位置合わせをセルフアライメントで行うことができる。このため、光学的な位置合わせを行うことなく精度の高い位置合わせが可能となる。
なお、上述のアライメントマークを用いて位置合わせを行う基体同士の接続であれば、接続の種類は問わず、上述の金属電極による接続以外にも適用することができる。例えば、プラズマ接続による基体同士の接続にも適用することができる。
【００７７】
〈４．第２実施形態の半導体装置の製造方法〉
次に、第２実施形態の半導体装置の製造方法について説明する。なお、以下の製造方法の説明では、上述の第２実施形態の半導体装置と同様の構成には、図８，９と同じ符号を付して、各構成の詳細な説明は省略する。
また、以下の製造方法では、半導体装置の製造方法の一例として、上述の第１半導体装置３１の製造方法において、半導体基体上の配線層に形成するアライメントマークの形成方法のみ説明する。なお、半導体基体、配線層及びこれらに形成される各種素子の形成方法については説明を省略する。半導体基体、配線層及び金属電極等は、従来公知の方法により製造することができる。また、第２半導体装置３２についても、第１半導体装置３１と同様にアライメントマークを形成することができ、半導体基体、配線層及び金属電極等は、従来公知の方法により製造することができる。
【００７８】
まず、第１半導体基体５０上に従来公知の方法により図示しない配線層３３を形成する。そして、最表面の絶縁層３５を形成した後、図１０Ａに示すように、絶縁層３５上にフォトレジスト層４７を形成する。フォトレジスト層４７は、第１半導体基体５０全面を覆うように、例えばスピンコート法により感光性のレジスト材料を塗布した後、この塗膜を乾燥させることにより形成する。
【００７９】
次に、図１０Ｂに示すように、フォトマスク４８を用いてフォトレジスト層４７に露光処理を行う。フォトマスク４８には、アライメントマークを形成する領域に露光光を照射するパターンを用いる。そして、図１０Ｃに示すように、フォトレジスト層４７に現像処理を行い、フォトレジスト層４７の露光部を除去し、フォトレジスト層４７に開口部４９を形成する。
【００８０】
次に、図１０Ｃに示すように、フォトレジスト層４７の開口部４９から露出する絶縁層３５をドライエッチングにより除去する。開口部４９内の絶縁層３５を除去することにより、絶縁層３５のアライメントマークを形成する位置に凹部５１を形成する。そして、図１１Ｅに示すように、絶縁層３５上からフォトレジスト層４７を剥離する。
【００８１】
フォトレジスト層４７の剥離後、図１１Ｆに示すように、スパッタリング法を用いて、絶縁層３５の表面、及び、絶縁層３５の凹部５１内を被覆して、バリア層５２を形成する。バリア層５２の形成は、例えば、絶縁層３５上に、スパッタリング法を用いてＴｉ層を形成する。そして、Ｔｉ層を被覆するように、同様にスパッタリング法を用いてＣｕ層を形成する。
【００８２】
次に、図１１Ｇに示すように、絶縁層３５の表面、及び、絶縁層３５の凹部５１に電解めっき法を用いてアライメントマークとなるめっき層５３を形成する。このとき、少なくとも１箇所以上の凹部５１内に磁性体によるめっき層５３を形成する。アライメントマーク４６を磁性体で形成する場合には、Ｎｉ、Ｆｅ及びＣｏから選ばれる少なくとも１種類以上を用いためっき層５３を形成する。また、磁性体からなるアライメントマーク４６と、上記磁性体以外からなるアライメントマーク４６を混載する場合には、複数回の電解めっきによりめっき層５３を形成することもできる。この場合には、任意の箇所の凹部５１をレジスト等で覆うことにより、めっき層５３により埋めこむ凹部５１を選択する。上記磁性体以外からなるアライメントマーク４６を形成する場合には、例えば、Ｔｉ、ＴｉＷ、Ｗ及びＣｕ等のめっき層５３を形成する。
【００８３】
次に、図１１Ｈに示すように、化学機械研磨（ＣＭＰ）法を用いて、絶縁層３５上に形成されためっき層を除去し、凹部５１内にのみめっき層を残存させてアライメントマーク４６を形成する。以上の工程により、第１半導体装置３１にアライメントマーク４６を形成することができる。また、図１１Ｉに示すように、アライメントマーク４６を形成した後、表面を保護するために、第１半導体装置３１の表面に絶縁層５４を形成してもよい。
【００８４】
次に、上述の工程により作製した半導体装置の接続方法について説明する。
まず、上述の方法によりアライメントマーク４６が形成された第１半導体装置３１と、第１半導体装置３１に対応した電極４５及びアライメントマーク４６を備える第２半導体装置３２とを準備する。
そして、第１半導体装置３１と第２半導体装置３２との位置合わせを行う。このときの位置合わせでは、形成した磁性体からなるアライメントマーク４６が常磁性の場合には、磁性体を磁化することにより、磁性体の磁力による位置合わせを用いる。磁極が異なる磁性体同士を用いて位置合わせを行うことにより、第１半導体装置３１と第２半導体装置３２とをある程度粗い位置合わせ精度で接触させた場合にも、磁力の引き合いにより位置が補正され、精度の高い位置合わせが可能となる。
【００８５】
次に、第１半導体装置３１と第２半導体装置３２とを位置合わせした後、互いの金属電極４５を接触させた状態で、３００℃〜６００℃の温度で熱処理を実施する。これにより、金属電極４５同士が接合され、第１半導体装置３１と第２半導体装置３２とが電気的及び機械的に接続される。
以上の工程により、図８に示す第１半導体装置３１と第２半導体装置３２とからなる半導体装置３０を製造することができる。また、半導体装置３０を形成した後、磁性体からなるアライメントマーク４６を消磁することもできる。この消磁は、上述の金属電極４５を接合する際の加熱工程において同時に行ってもよい。例えば、磁性体がＮｉからなり、金属電極４５がＣｕからなる場合には、Ｎｉのキュリー温度６２７℃とＣｕ電極の接合温度とが近いため、消磁と接合とを同じ工程で行うことができる。
【００８６】
〈５．電子機器の実施形態〉
次に、上述の固体撮像装置を備える電子機器の実施形態について説明する。
上述の固体撮像装置は、例えば、デジタルカメラやビデオカメラ等のカメラシステム、撮像機能を有する携帯電話、又は、撮像機能を備えた他の機器などの電子機器に適用することができる。図１２に、電子機器の一例として、固体撮像装置を静止画像又は動画を撮影が可能なカメラに適用した場合の概略構成を示す。
【００８７】
この例のカメラ６０は、固体撮像装置６１と、固体撮像装置６１の受光センサ部に入射光を導く光学系６２と、固体撮像装置６１及び光学系６２間に設けられたシャッタ装置６３と、固体撮像装置６１を駆動する駆動回路６４とを備える。さらに、カメラ６０は、固体撮像装置６１の出力信号を処理する信号処理回路６５を備える。
【００８８】
固体撮像装置６１には、上述の第２実施形態の半導体装置を適用することができる。光学系（光学レンズ）６２は、被写体からの像光（入射光）を固体撮像装置６１の撮像面（不図示）上に結像させる。これにより、固体撮像装置６１内に、一定期間、信号電荷が蓄積される。なお、光学系６２は、複数の光学レンズを含む光学レンズ群で構成してもよい。また、シャッタ装置６３は、入射光の固体撮像装置６１への光照射期間及び遮光期間を制御する。
【００８９】
駆動回路６４は、固体撮像装置６１及びシャッタ装置６３に駆動信号を供給する。そして、駆動回路６４は、供給した駆動信号により、固体撮像装置６１の信号処理回路６５への信号出力動作、及び、シャッタ装置６３のシャッタ動作を制御する。すなわち、この例では、駆動回路６４から供給される駆動信号（タイミング信号）により、固体撮像装置６１から信号処理回路６５への信号転送動作を行う。
【００９０】
信号処理回路６５は、固体撮像装置６１から転送された信号に対して、各種の信号処理を施す。そして、各種信号処理が施された信号（映像信号）は、メモリなどの記憶媒体（不図示）に記憶される、又は、モニタ（不図示）に出力される。
【００９１】
なお、本開示は以下のような構成も取ることができる。
（１）半導体素子と、前記半導体素子に形成されている接続電極と、前記半導体素子に形成されているアライメントマークとを備え、前記アライメントマークの少なくとも１つ以上が磁性体からなる半導体装置。
（２）前記接続電極を覆うように形成されているアンダーフィル樹脂を備える（１）に記載の半導体装置。
（３）前記磁性体が、Ｆｅ、Ｃｏ及びＮｉから選ばれる少なくとも１つ以上を含む（１）又は（２）に記載の半導体装置。
（４）前記半導体素子の、２箇所以上に磁性体からなるアライメントマークが形成されている（１）から（３）のいずれかに記載の半導体装置。
（５）前記アライメントマークの前記半導体素子の面からの高さが、前記接続電極の高さ以下であり、且つ、前記接続電極が形成されている面の高さ以上である（１）から（４）のいずれかに記載の半導体装置。
（６）半導体基体と、前記半導体基体上に形成された配線層と、前記配線層の表面に形成された接続電極と、前記接続電極と同じ層に形成されているアライメントマークと、を備え、前記アライメントマークの少なくとも１つ以上が磁性体からなる半導体装置。
（７）半導体素子が形成された基体を準備する工程と、前記基体上にアライメントマークを形成する工程と、前記基体上に接続電極を形成する工程と、を有し、前記アライメントマークを形成する工程において、前記半導体素子に形成される１つ以上のアライメントマークを磁性体により形成する半導体装置の製造方法。
（８）前記磁性体をキュリー温度以上に加熱し、前記アライメントマークを消磁する工程を有する（７）に記載の半導体装置の製造方法。
【符号の説明】
【００９２】
１０，３０ 半導体装置、１０Ａ 上部半導体装置、１０Ｂ 下部半導体装置、１１ 半導体素子、１２ パッド電極、１３ パッシベーション層、１４，５２ バリア層、１５ ，４６ アライメントマーク、１６ ＵＢＭ、１７ バンプ、１７Ａ はんだ層、１８ アンダーフィル樹脂、１９ バンプ電極、２１，２４，４７ フォトレジスト層、２２，２５ ，４８ フォトマスク、２３，２６，４９ 開口部、３１ 第１半導体装置、３２ 第２半導体装置、３３，３４ 配線層、３５，５４ 絶縁層、３６ 接続導体、３７ 導体層、３８ ゲート電極、３９ ソース／ドレイン領域、４０ 最表面、４１ 光電変換部、４２ カラーフィルタ、４３ オンチップマイクロレンズ、４４ 平坦化膜、４５ 金属電極、５０ 第１半導体基体、５１ 凹部、５３ めっき層、５５、第２半導体基体、６０ カメラ、６１ 固体撮像装置、６２ 光学系、６３ シャッタ装置、６４ 駆動回路、６５ 信号処理回路
【技術分野】
【０００１】
本技術は、接続の際に位置合わせを行うためのアライメントマークを有する半導体装置及び半導体装置の製造方法に係わる。
【背景技術】
【０００２】
従来、はんだバンプ等を用いたフリップチップ実装や、半導体基体同士の接続等における半導体装置の接続では、半導体装置上に配線層に形成されたアライメントマークが用いられている。このアライメントマークを用いて、カメラ等を用いた光学的な位置合わせを行い、半導体装置の接続が行われている。
【０００３】
また、半導体素子と半導体素子を実装する回路基板とに電気的な接続を有しないバンプ電極を磁性体で形成し、この磁性体の磁力の引き合う力でセルフアライメントを取る方法が開示されている（例えば、特許文献１、特許文献２参照）。さらに、半導体素子を回路基板上へ実装する際に、半導体素子と配線基板との電気的な接続で使用するバンプ内に磁性体を設け、磁性体の磁力によるセルフアライメントを行う方法が開示されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２６８６２３号公報
【特許文献２】特開２００６−４１５３４号公報
【特許文献３】特開平１０−１１２４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の接続においては、電極間の接続信頼性の向上が求められている。特に、半導体素子の微細化により、半導体素子と回路基板との間隔、及び、電極間ピッチが小さくなるにつれ、接続の際の位置合わせ精度の向上が求められている。
光学式カメラを用いた位置合わせでは、光学式カメラを備える装置により、半導体素子に形成されたアライメントマークを認識し位置合わせを行うため、位置合わせ精度が光学式カメラの精度に大きく依存する。
特許文献１及び特許文献２に記載された半導体素子の実装方法では、バンプ電極等による半導体素子と回路基板との具体的な接続方法や、バンプ電極の磁化方法が記載されていない。このため、この技術による半導体素子と回路基板との位置合わせ精度の向上による電極の接続信頼性の向上は得られない。
また、特許文献３に記載された技術では、バンプ電極又はダミーバンプに磁性体が使用されている。そして、半導体素子を配置した後、磁性体を磁化して正確な位置合わせが行われる。このような方法では、最初に半導体素子を配置する際に、バンプ電極同士の正確な位置合わせがされていない。このため、最初に半導体素子を配置する際に、大きな位置ずれが生じていると、磁力によるセルフアライメントによる補正ができず、バンプ電極の位置合わせの高精度化の要求には対応できない。
上述のように、特許文献１〜３に記載された技術では、半導体素子の電極接続における高精度な位置合わせが困難であり、接続信頼性の向上が困難である。
【０００６】
本技術においては、位置合わせ精度の向上による接続信頼性の向上が可能な半導体装置及び半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本技術の半導体装置は、半導体素子と、半導体素子に形成されている接続電極と、半導体素子に形成されているアライメントマークとを備え、アライメントマークの少なくとも１つ以上が磁性体からなる。
また、本技術の半導体装置は、半導体基体と、半導体基体上に形成された配線層と、配線層の表面に形成された接続電極と、接続電極と同じ層に形成されているアライメントマークと、を備え、アライメントマークの少なくとも１つ以上が磁性体からなる。
【０００８】
また、本技術の半導体装置の製造方法は、半導体素子が形成された基体を準備する工程と、基体上にアライメントマークを形成する工程と、基体上に接続電極を形成する工程とを有する。そして、アライメントマークを形成する工程において、半導体素子に形成される１つ以上のアライメントマークを磁性体により形成する。
【０００９】
上述の半導体装置及び半導体装置の製造方法によれば、半導体素子のアライメントマークの少なくとも１つが磁性体により形成されている。半導体素子の接続電極を接続する際の位置合わせにおいて、磁性体からなるアライメントマークに磁性を持たせることにより、光学的な位置合わせを行うこと無く、アライメントマーク同士の正確な位置合わせが磁性体の磁力により行われる。このため、半導体装置を配置する位置の精度が向上し、半導体装置の電極の接続信頼性が向上する。
【発明の効果】
【００１０】
本技術によれば、位置合わせ精度の向上により、接続信頼性の向上が可能な半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態の半導体装置の構成を表す断面図である。
【図２】第１実施形態の半導体装置のバンプ電極形成面の構成を表す平面図である。
【図３】第１実施形態の半導体装置同士をバンプ電極で接続した状態を示す図である。
【図４】Ａ〜Ｅは、第１実施形態の半導体装置の製造方法を説明する図である。
【図５】Ｆ〜Ｉは、第１実施形態の半導体装置の製造方法を説明する図である。
【図６】Ｊ〜Ｍは、第１実施形態の半導体装置の製造方法を説明する図である。
【図７】Ｎ〜Ｐは、第１実施形態の半導体装置の接続方法を説明する図である。
【図８】第２実施形態の半導体装置の構成を表す断面図である。
【図９】第２実施形態の半導体装置のアライメントマーク形成面の構成を表す平面図である。
【図１０】Ａ〜Ｄは、第２実施形態の半導体装置の製造方法を説明する図である。
【図１１】Ｅ〜Ｉは、第２実施形態の半導体装置の製造方法を説明する図である。
【図１２】電子機器の構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の第１実施形態
２．第１実施形態の半導体装置の製造方法
３．半導体装置の第２実施形態
４．第２実施形態の半導体装置の製造方法
５．電子機器の実施形態
【００１３】
〈１．半導体装置の第１実施形態〉
以下、半導体装置の第１実施形態について説明する。
図１に第１実施形態の半導体装置の構成を表す断面図を示す。図１に示す半導体装置１０は、半導体素子１１上に形成されたパッド電極１２上のバンプ電極１９、及び、アライメントマーク１５を示す断面図である。また、図２に、第１実施形態の半導体装置のバンプ電極１９の形成面の構成を表す平面図を示す。
【００１４】
図１に示すように、半導体装置１０は、半導体素子１１上にパッド電極１２を有する。また、半導体素子１１上には、パッド電極１２の開口を除く全面にパッシベーション層１３が形成されている。
パッド電極１２上には、外部機器との接続電極としてバンプ電極１９が形成されている。バンプ電極１９は、パッド電極１２上に形成されているバリア層１４、バリア層１４上に形成されているアンダーバンプメタル（ＵＢＭ）１６、及び、ＵＢＭ１６上に形成されているバンプ１７から構成されている。バンプ電極１９は、図２に示すように、半導体素子１１の一主面上に、アレイ状に形成されている。
【００１５】
パッド電極１２は、例えばアルミニウムからなり、半導体素子１１において、図示しない基体の電子回路に接続されている。また、パッド電極１２の表面周囲にパッシベーション層１３が形成され、中央部分に、バリア層１４とＵＢＭ１６とが形成されている。
【００１６】
また、半導体装置１０は、パッシベーション層１３上に、アライメントマーク１５が形成されている。バンプ電極１９、アライメントマーク１５及びパッシベーション層１３を覆って半導体素子１１の全面にアンダーフィル樹脂１８が形成されている。
【００１７】
図２に示すように、半導体装置１０において、半導体素子１１の中央側にバンプ電極１９が形成されている。バンプ電極１９の外周側に、アライメントマーク１５が形成されている。アライメントマーク１５は、半導体素子１１の四隅にそれぞれ設けられている。
【００１８】
バリア層１４は、パッド電極１２の中央部分を被覆するように形成されている。また、バリア層１４は、パッド電極１２の表面周囲に形成されたパッシベーション層１３上において、ＵＢＭ１６が形成されている部分の下層に形成されている。
さらに、バリア層１４は、アライメントマーク１５に下部とパッシベーション層１３との間にパッド電極１２上と同様に形成されている。
バリア層１４は、例えば、Ｔｉ、Ｃｕ等により形成されている。
【００１９】
ＵＢＭ１６は、上述のバリア層１４を介して、パッド電極１２の中央部分に形成されている。また、ＵＢＭ１６上にバンプ１７が形成されている。このように、バリア層１４、ＵＢＭ１６及びバンプ１７により、パッド電極１２上にバンプ電極１９が形成されている。
【００２０】
ＵＢＭ１６は、バンプ１７を形成するはんだによる侵食を受けるため、一定以上の厚さを有して形成される。ＵＢＭ１６は、例えば、Ｎｉ、Ｔｉ、ＴｉＷ、Ｗ及びＣｕ等により形成されている。通常、ＵＢＭ１６は、ＵＢＭ１６上に形成されるＳｎＡｇ等のはんだ合金による、ＡｌＣｕやＣｕ等からなるパッド電極１２への拡散を防ぐため、バリア層１４やパッド電極１２よりも厚く形成される。
バンプ１７は、ＵＢＭ１６上において、パッド電極１２上において突出した球状に形成されている。バンプ１７は、例えば、ＳｎＡｇ等のはんだ合金により形成されている。また、バンプ１７としてＵＢＭ１６上にはんだ合金等を形成せず、ＵＢＭ１６上にＮｉ／Ａｕ等による酸化防止処理を行ってもよい。
【００２１】
アライメントマーク１５は、半導体素子１１上の所定の位置に様式化して形成される。例えば、図２に示すように、バンプ電極１９が形成されている領域の周囲であり、半導体素子１１の端部に近い位置に複数のアライメントマーク１５が形成される。アライメントマーク１５は、半導体装置１０を他の半導体装置又は実装基板等にセットする際の位置合わせのために、通常１個の半導体素子１１に対して２箇所以上にアライメントマークが形成される。
【００２２】
また、図１に示すように、アライメントマーク１５は柱状に形成されている。そして、柱状のアライメントマーク１５の半導体素子１１の面からの高さが、パッド電極１２上に形成されているバンプ電極１９の高さ以下で形成されている。アライメントマーク１５の高さは、アンダーフィル樹脂１８を形成した後も、アライメントマーク１５が容易に認識でき、半導体装置１０の実装時に不具合が発生しない高さであればよい。例えば、アライメントマーク１５の高さは、アンダーフィル樹脂１８の高さと同じでもよい。また、アライメントマーク１５の高さはアンダーフィル樹脂１８以下の高さで形成することが好ましい。
【００２３】
また、半導体素子１１上に形成される複数のアライメントマーク１５のうち、少なくとも１つ以上が磁性体から構成されている。半導体素子１１上に形成されるアライメントマーク１５は、常磁性体であり、磁化することにより強磁性体となる磁性体材料を用いる。アライメントマーク１５を構成する磁性体としては、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）から選ばれる少なくとも１種以上を含む材料を用いる。また、上記から選ばれる２種以上を含む合金を用いることもできる。
【００２４】
アライメントマーク１５は、半導体装置１０の実装時に行われる位置合わせのときに磁化されていればよく、位置合わせ以外のときは磁化されていなくてもよい。また、実装後には、アライメントマーク１５を構成する磁性体が消磁されていてもよい。磁性体の磁化は、例えば、永久磁石又は電磁石を用いて行うことができる。また、ＰＬＤ（パルスレーザーアブレーション法）を用いて行うことができる。磁性体の消磁は、例えば、磁性体をキュリー温度以上に加熱することにより行うことができる。
【００２５】
なお、アライメントマーク１５は、図２に示す４個に限られず、少なくとも２個以上形成されていればよい。このとき、アライメントマーク１５は、少なくとも１個以上が磁性体により形成されていればよい。特に、２個以上のアライメントマーク１５が磁性体により形成されていることが好ましく、さらに、全てのアライメントマーク１５が磁性体により形成されていることが好ましい。
【００２６】
また、磁性体からなるアライメントマークと、磁性体以外からなるアライメントマークとを混載してもよい。この場合には、磁性体以外から形成されているアライメントマーク１５は、アンダーバンプメタル（ＵＢＭ）１６と同じ材料、例えば、Ｔｉ、ＴｉＷ、Ｗ及びＣｕ等で形成することが好ましい。また、ＵＢＭ１６と異なる材料により形成してもよい。磁性体以外からアライメントマークを形成する場合にも、磁性体からなる柱状のアライメントマークと同じ高さで、アライメントマークを形成する。
【００２７】
アライメントマーク１５の形成位置は、図２に示す半導体素子１１の角部近くの四隅に限られず、半導体素子の形状等を考慮して任意の箇所に形成することができる。
光学カメラを用いて位置合わせを行う場合には、バンプ電極の形成位置よりも、半導体素子の端部側に形成する必要がある。これは、位置合わせの際に、半導体素子１１と実装面との間に光学カメラを挿入し、それぞれのアライメントマークの位置を確認する必要があるためである。アライメントマーク１５を磁性体により形成し、磁性体の磁力により位置合わせをする場合には、光学カメラの挿入が不要となる。このため、磁性体によるアライメントマーク１５は、上述の磁性体以外によるアライメントマークよりも形成位置の自由度が大きい。例えば、半導体装置１０と実装面との間に光学カメラを挿入できない位置においても、アライメントマーク１５を形成することができる。
【００２８】
磁性体からなるアライメントマーク１５を磁化した後、半導体装置１０を他の半導体装置又は実装基板等に実装すると、リフロー炉内でアンダーフィル樹脂１８が溶融した状態で、半導体装置１０がアライメントマーク１５の磁力により位置合わせされる。このように、アライメントマーク１５の磁力により、リフロー時にセルフアライメントが行われる。
【００２９】
アンダーフィル樹脂１８は、半導体装置１０を実装する際に、バンプ１７の接続部分、半導体装置１０の実装面がアンダーフィル樹脂１８によって被覆される厚さに形成する。例えば、半導体素子１１表面からアンダーフィル樹脂の厚さが、実装後の半導体装置１０の実装面と、半導体装置１０が実装される半導体装置又は実装基板等の実装面との距離以上の厚さで形成されていることが好ましい。半導体装置１０と実装基板等との間にアンダーフィル樹脂１８が充填される構成とすることにより、実装信頼性を確保することができる。
【００３０】
アンダーフィル樹脂１８としては、例えば、フェノール系、アミン系、及び、酸無水物硬化剤を用いた熱硬化性樹脂を用いることが好ましい。また、リフロー時のセルフアライメント性を考慮し、アンダーフィル樹脂１８の最低溶融粘度は、０．０１Ｐａ・ｓ〜１０Ｐａ・ｓであることが好ましい。樹脂溶融粘度が低すぎると、アンダーフィル樹脂１８の流動性が著しく上昇し、半導体装置１０の実装面の外部に流出する恐れがある。また、樹脂溶融粘度が高いと、樹脂流動性が低く、リフロー時のアライメントマーク１５の磁力によるセルフアライメントの抵抗となる可能性がある。
【００３１】
また、アンダーフィル樹脂１８は、上記樹脂にフラックス活性力を有する材料を含むことが好ましい。アンダーフィル樹脂１８にフラックス活性力が付与されていると、リフロー時に先にアンダーフィル樹脂１８が溶融することにより、バンプ１７の表面の酸化膜が還元される。そして、磁性体からなるアライメントマーク１５の引き合う力により、上下のバンプ同士が接触して金属接続が形成される。
【００３２】
なお、半導体装置１０においてアライメントマーク１５は、パッシベーション層１３上に形成されているが、パッド電極１２と同一面に形成することも可能である。この場合には、アライメントマーク１５をパッド電極１２と同じ材料で形成することも可能である。
【００３３】
次に、上述の半導体装置１０同士をバンプ電極１９で接続した状態を図３に示す。
図３に示す構成では、同じ構成の半導体装置１０が互いにバンプ電極１９の形成面を対向させて配置されている。そして、上部半導体装置１０Ａと下部半導体装置１０Ｂとが、互いのバンプ電極１９により接続されている。バンプ電極１９は、表面のバンプ１７が互いに拡散して一体化することにより、上部半導体装置１０Ａと下部半導体装置１０Ｂとが電気的に接続されている。
【００３４】
そして、アンダーフィル樹脂１８により、上部半導体装置１０Ａと下部半導体装置１０Ｂとが機械的に接続され、バンプ電極１９による接続部がアンダーフィル樹脂１８内に形成されている。このように、上部半導体装置１０Ａと下部半導体装置１０Ｂとの間をアンダーフィル樹脂１８が満たすことによりフィレットが形成される。
【００３５】
また、上部半導体装置１０Ａと下部半導体装置１０Ｂとは、互いに半導体素子１１上に形成されている相互のアライメントマーク１５の位置を合わせて配置されている。
接続面に磁性体からなるアライメントマーク１５を備え、この磁性体を磁化することにより、磁性体同士が磁力で引き合い、アライメントマーク同士の正確な位置合わせが可能となる。このため、光学カメラ等を用いることなく上部半導体装置１０Ａと下部半導体装置１０Ｂとの正確な位置合わせが可能となる。
特に、２個以上のアライメントマーク１５が磁性体から形成されている場合には、磁力による位置合わせのみで、精度の高い位置合わせが可能となる。
【００３６】
上述のように、バンプ電極を利用したフリップチップ接続等を行う上部半導体装置１０Ａと下部半導体装置１０Ｂとにおいて、互いの半導体素子１１に磁性体からなるアライメントマークが形成される。このため、上下半導体素子の磁力による位置合わせ後、リフロー工程においてバンプが溶融すると、磁性体同士が引き合う力により半導体素子１１が正確な位置に移動する。この作用により、セルフアライメントによる高精度な位置合わせが可能となる。
【００３７】
さらに、図３に示す構成では、各上下半導体素子に形成された磁性体にそれぞれ反対の磁界を印加し、且つ上下半導体素子１１上の少なくともいずれか一方にあらかじめフラックス活性成分を有するアンダーフィル樹脂１８が形成されている。予め半導体装置１０の表面にフラックス活性力を有するアンダーフィル樹脂１８が形成されているため、リフロー工程において、バンプ接続と、磁性体同士が引き合うことによる位置合わせとを同時に行うセルフアライメントが可能となる。特に、光学式カメラの精度の限界により、光学的な位置合わせ精度の向上が望めない２０μｍ以下の微細バンプを用いた接続において、位置低タクト化と位置合わせ精度向上が可能となる。
【００３８】
また、フラックス活性力を有し、リフロー時の温度での最低溶融粘度が０．０１Ｐａ・ｓ〜１０Ｐａ・ｓのアンダーフィル樹脂を用いることで、リフロー時に樹脂の抵抗が低くなり、磁化された磁性体同士の引き合う力による位置合わせが容易となる。
さらに、半導体装置１０同士を接続した後、磁性体からなるアライメントマークを消磁して磁力を有さない状態としてもよい。これにより、接続後に、磁力による半導体装置１０の誤作動等を防ぐことができる。
【００３９】
次に、半導体装置１０におけるアライメントマーク１５の高さについて説明する。
図３に示すように、磁性体又は永久磁石が接触した際に発生する上下半導体素子間の距離Ａが、バンプ１７同士が接触して電気的な接続が確保できる高さとなるように、上下の半導体素子１１上に形成されているアライメントマーク１５の高さＢを調整する。
【００４０】
アライメントマークの高さＢとしては、例えば、柱状のアライメントマーク１５の半導体素子１１の面からの高さが、パッド電極１２上に形成されているバンプ電極１９の高さ以下であり、且つ、バンプ１７が形成されている面の高さ以上とすることができる。図３に示す構成では、バンプ１７が形成されている面はＵＢＭ１６であるため、アライメントマーク１５の高さは、ＵＢＭ１６の高さ以上であり、且つ、バンプ１７の高さ以下とすることができる。また、例えば、バンプ１７としてＵＢＭ１６上にはんだ合金等を形成しない構成とした場合には、アライメントマーク１５の高さは、パッド電極１２の高さ以上であり、且つ、ＵＢＭ１６の高さ以下とすることができる。特に、アライメントマーク１５の高さをＵＢＭ１６と同じ高さにすることが好ましい。
【００４１】
なお、アライメントマーク１５の高さは、半導体装置１０の実装時に不具合が発生しない高さであればよい。例えば、アライメントマーク１５の高さはアンダーフィル樹脂１８以下の高さで形成することが好ましい。
【００４２】
なお、上下半導体素子のアライメントマーク１５は、それぞれ同じ高さで形成されていなくてもよく、例えば、いずれか一方の高さが小さくてもよい。半導体素子を接続した際に、上部半導体装置１０Ａのアライメントマーク１５の高さと、下部半導体装置１０Ｂのアライメントマーク１５の高さの合計が、上述の距離Ａを確保できればそれぞれのアライメントマーク１５の高さは特に限定されない。
【００４３】
なお、上述の実施形態では、同じ構成の半導体装置１０同士を接続する場合について説明したが、半導体装置１０を接続する対象は、上述の実施形態に限られない。半導体装置１０と同様に磁性体からなるアライメントマークを備えていれば、他の構成からなる半導体装置や回路基板等に接続することができる。また、磁性体からなるアライメントマークは、対応する位置の一方が磁力を有していれば、他方のアライメントマークが磁化されていなくてもよい。
【００４４】
〈２．第１実施形態の半導体装置の製造方法〉
次に、第１実施形態の半導体装置の製造方法について説明する。なお、以下の製造方法の説明では、上述の第１実施形態の半導体装置と同様の構成には、図１〜３と同じ符号を付して、各構成の詳細な説明は省略する。また、以下の説明では、半導体基体上に形成される複数の半導体素子のうち、１つの半導体素子の断面図のみを示して説明する。
【００４５】
まず、図４Ａに示すように、パッド電極１２及びパッシベーション層１３を備える半導体素子１１が形成された半導体基体を準備する。そして、基体上の半導体素子１１の表面に逆スパッタを行い、パッド電極１２表面の酸化膜等を除去する。
【００４６】
次に、図４Ｂに示すように、スパッタリング法を用いて、パッド電極１２及びパッシベーション層１３を被覆して、半導体素子１１の全面にバリア層１４を形成する。バリア層１４の形成は、例えば、パッド電極１２及びパッシベーション層１３上に、スパッタリング法を用いてＴｉ層を形成する。そして、Ｔｉ層を被覆するように、同様にスパッタリング法を用いてＣｕ層を形成する。
【００４７】
次に、図４Ｃに示すように、バリア層１４上にフォトレジスト層２１を形成する。フォトレジスト層２１は、基体全面を覆うように、例えばスピンコート法により感光性のレジスト材料を塗布した後、この塗膜を乾燥させることにより形成する。また、フォトレジスト層２１は、半導体素子１１上に形成するアライメントマーク１５の高さ以上の厚さに形成する。
【００４８】
次に、図４Ｄに示すように、フォトマスク２２を用いてフォトレジスト層２１に露光処理を行う。フォトマスク２２には、アライメントマークを形成する領域に露光光を照射するパターンを用いる。そして、図４Ｅに示すように、フォトレジスト層２１に現像処理を行い、フォトレジスト層２１の露光部を除去し、フォトレジスト層２１に開口部２３を形成する。開口部２３は、アライメントマークの形成位置と対応する位置に形成する。
【００４９】
次に、図５Ｆに示すように、フォトレジスト層２１の開口部２３に電解めっき法を用いてアライメントマーク１５を形成する。半導体素子１１上に形成するアライメントマーク１５のうち、少なくとも１箇所以上に磁性体を用いてアライメントマーク１５を形成する。これにより、半導体素子１１及びバリア層１４上にアライメントマーク１５が形成される。
【００５０】
アライメントマーク１５を磁性体で形成する場合には、Ｎｉ、Ｆｅ及びＣｏから選ばれる少なくとも１種類以上を用いためっき層により形成する。
また、磁性体からなるアライメントマーク１５と、上記磁性体以外からなるアライメントマーク１５を混載する場合には、磁性体以外からなるアライメントマーク１５は、例えば、Ｔｉ、ＴｉＷ、Ｗ及びＣｕ等のめっき層により形成する。
アライメントマーク１５の高さは、パッド電極１２上に形成されているバンプ電極１９の高さ以下であり、且つ、バンプ１７が形成されている面の高さ以上に形成する。また、バンプ１７としてＵＢＭ１６上にはんだ合金等を形成しない構成場合には、アライメントマーク１５の高さをＵＢＭ１６と同じ高さに形成する。
【００５１】
次に、図５Ｇに示すように、半導体素子１１上からフォトレジスト層２１を除去する。そして、図５Ｈに示すように、バリア層１４上にフォトレジスト層２４を形成する。フォトレジスト層２４は、基体の面及びアライメントマーク１５を覆うように、例えばスピンコート法を用いて塗布した後、この塗膜を乾燥させることにより形成する。
【００５２】
次に、図５Ｉに示すように、フォトマスク２５を用いてフォトレジスト層２４に露光処理を行う。フォトマスク２５には、パッド電極１２の中央部分に露光光を照射するパターンを用いる。そして、露光後にフォトレジスト層２４に現像処理を行い、露光部を除去してフォトレジスト層２４に開口部２６を形成する。
【００５３】
そして、図６Ｊに示すように、電解めっき法を用いて開口部２６内にアンダーバンプメタル（ＵＢＭ）１６を形成する。さらに、図６Ｋに示すように、開口部２６内においてＵＢＭ１６上に、電解めっき法を用いてはんだ層１７Ａを形成する。ＵＢＭ１６は、例えば、Ｎｉ、Ｔｉ、ＴｉＷ、Ｗ及びＣｕ等の電解めっきにより形成する。また、はんだ層１７Ａは、ＳｎＡｇ等のはんだ合金を用いた電解めっきにより形成する。
【００５４】
次に、フォトレジスト層２４を除去した後、スパッタエッチングにより半導体素子１１の表面に露出するバリア層１４を除去する。そして、図６Ｌに示すように、リフローによりはんだ層１７Ａを溶融してバンプ１７を形成する。バリア層１４の除去では、基体全面に対して、ＵＢＭ１６及びはんだ層１７Ａをマスクにして行うことにより、ＵＢＭ１６の下層にのみバリア層１４を残存させることができる。また、アライメントマーク１５もエッチングマスクとなるため、アライメントマーク１５の下部にも、バリア層１４が残存する。また、リフローによりはんだ層１７Ａを球状のバンプ１７に形成することで、パッド電極１２上にＵＢＭ１６とバンプ１７とからなるバンプ電極１９を形成する。
【００５５】
この状態で、形成した磁性体が常磁性の場合には、アライメントマークを磁化する。
アライメントマークの磁化方法は、例えば、永久磁石又は電磁石を用いて行う。また、ＰＬＤ（パルスレーザーアブレーション法）を用いて行う。この工程により、磁性体に磁界を加える。磁界は、半導体素子１１面に対して磁束が垂直方向となるように加える。そして、半導体装置１０のアライメントマーク１５と、この半導体装置１０を実装する機器のアライメントマークとが逆の磁極となるように、アライメントマーク１５に磁極を生じる。
【００５６】
次に、図６Ｍに示すように、半導体素子１１側の基体の面にアンダーフィル樹脂１８を形成する。アンダーフィル樹脂１８は、例えば、アンダーフィル樹脂を含む塗布液を用いたスピンコート法、又は、アンダーフィル樹脂のドライフィルムのラミネートにより形成する。そして、基体から半導体素子１１を切削及び個片化し、半導体装置１０を製造する。
【００５７】
以上のように、基体の半導体素子１１形成面に、フォトリソグラフィと電解めっきとを用いて、アライメントマーク１５と、ＵＢＭ１６及びはんだバンプ１７とを形成する。アライメントマーク１５は、上面が位置が半導体素子１１の形成面からバンプ電極１９の高さ以下となるように形成する。また、アンダーフィル樹脂１８により半導体素子１１のバンプ電極１９形成面を被覆する際に、アライメントマーク１５も同時に被覆する。このときのアンダーフィル樹脂１８は、アライメントマーク１５の高さ以上の厚さで形成する。
【００５８】
なお、上述の製造方法では、アライメントマーク１５を構成する磁性体の磁化工程を、基体から半導体素子１１を切削及び個片化する前に行っているが、アライメントマーク１５が形成された後であれば、磁性体の磁化工程はいつ行ってもよい。例えば、磁性体を磁化する工程は、半導体素子１１を個片化した後に行ってもよい。
【００５９】
また、上述の実施形態の製造方法では、アライメントマーク１５は、ＵＢＭ１６及びはんだ層１７Ａの形成工程前に作製しているが、ＵＢＭ１６及びはんだ層１７Ａの形成工程とアライメントマーク１５の形成工程との順序は特に限定されない。アライメントマーク１５と、ＵＢＭ１６及びはんだ層１７Ａの形成工程は、バリア層１４の形成工程後であり、バリア層１４のエッチング工程前であれば、順序を問わずに行うことができる。
【００６０】
次に、上述の製造方法により形成された半導体装置１０を接続する方法について説明する。以下の説明では、半導体装置１０の接続の一例として、同じ構成の半導体装置１０を２つ用いて、それぞれのバンプ電極１９形成面同士を対向させて接続する方法について示す。
【００６１】
まず、図７Ｎに示すように、上部半導体装置１０Ａと下部半導体装置１０Ｂとの位置合わせを行う。このときの位置合わせでは、光学的な位置合わせを行わなくても、アライメントマーク１５による磁極が異なる磁性体同士を用いて位置合わせを行う。このため、上部半導体装置１０Ａと下部半導体装置１０Ｂとの位置を、ある程度粗い位置合わせ精度で接触させた場合にも、磁力の引き合いによる位置合わせが可能となる。
【００６２】
次に、図７Ｏに示すように、上部半導体装置１０Ａと下部半導体装置１０Ｂとを位置合わせした状態で、リフロー炉内で加熱する。リフローにより、バンプ１７の融点以上、例えば、バンプ１７がＳｎ−３．５Ａｇの場合には、融点２２１℃以上に加熱し、バンプ１７を溶融させて接続する。このとき、フラックス活性成分を有するアンダーフィル樹脂１８がバンプ１７よりも先に溶融することで、リフロー時にバンプ１７の表面の酸化膜が還元される。そして、磁性体からなるアライメントマーク１５が磁力による引き合う力で、上下のバンプ同士を接触させて金属接続を形成することができる。
【００６３】
さらに、アンダーフィル樹脂１８を加熱して硬化する。アンダーフィル樹脂１８は、上部半導体装置１０Ａと下部半導体装置１０Ｂとを接着することにより、半導体素子同士の接着面の機械的な接続信頼性を向上させる。なお、アンダーフィル樹脂１８を硬化するための加熱は、上述のバンプ１７を接続させるためのリフローと同時に行うこともできる。
【００６４】
上述のように、リフローによりバンプ１７が溶融され、さらに、アンダーフィル樹脂１８が流動することにより、上部半導体装置１０Ａと下部半導体装置１０Ｂとが遊動状態となる。このため、上部半導体装置１０Ａと下部半導体装置１０Ｂとは、互いのアライメントマーク１５が磁力で引き合う力により、位置合わせの微調整や修正が行われる。このように、アライメントマーク１５が磁化された磁性体からなることにより、リフロー前の上部半導体装置１０Ａと下部半導体装置１０Ｂとを接触させる最初の位置合わせの他に、リフロー時に磁力によるセルフアライメントが行われる。
【００６５】
以上の工程により、アライメントマーク１５を構成する磁性体の磁力による位置合わせを用いて、半導体装置１０同士を接続することができる。
また、上部半導体装置１０Ａと下部半導体装置１０Ｂとを接続した後、磁性体からなるアライメントマーク１５を消磁することもできる。アライメントマーク１５の消磁は、磁性体として使用する材料のキュリー温度以上に加熱して行う。アライメントマーク１５の磁力を消すことにより、半導体装置の磁力による誤作動をなくすことができる。
【００６６】
〈３．半導体装置の第２実施形態〉
次に、半導体装置の第２実施形態について説明する。
本技術の磁性体を用いたアライメントマークによる位置合わせは、上述の第１実施形態で示したバンプを利用した半導体素子のフリップチップ接続以外にも、金属電極の三次元接続を利用した半導体基体同士の接続にも適用することができる。
【００６７】
図８に、金属電極により接続された半導体装置の一例として、第１半導体装置３１と第２半導体装置３２とが金属電極４５により接続された構成の半導体装置３０を示す。
図８に示す半導体装置３０は、複数の画素が配列された画素領域を備える第１半導体装置３１と、信号処理を行うロジック回路を備える第２半導体装置３２とを備える。そして、第１半導体装置３１と第２半導体装置３２とが、金属電極４５により相互に電気的に接続され、１つのデバイスとして構成された固体撮像装置である。
【００６８】
第１半導体装置３１は、第１半導体基体５０を備える。第１半導体基体５０には、画素領域に、各画素の光電変換部となるフォトダイオード（ＰＤ）、各画素トランジスタのソース／ドレイン領域、及び、第１半導体基体５０上に形成されたゲート電極からなる光電変換部４１を備える。そして、第１半導体装置３１の第２半導体装置３２と接続された面とは逆の第１半導体基体５０の面に平坦化膜４４が形成され、光電変換部４１上にカラーフィルタ４２及びオンチップマイクロレンズ４３がこの順で積層されている。
【００６９】
また、第１半導体装置３１の第２半導体装置３２と接続される側の第１半導体基体５０の面には、配線層３３が形成されている。配線層３３は、複数の層からなる絶縁層３５と、各絶縁層３５内に形成された導体層３７からなる配線と、各層の導体層３７同士を電気的に接続する接続導体３６とからなる。
そして、配線層３３の表面４０（第１半導体基体５０と逆の面）に、接続用の金属電極４５が形成されている。また、金属電極４５の周囲に、アライメントマーク４６が形成されている。
【００７０】
第２半導体装置３２は、第２半導体基体５５を備える。第２半導体基体５５には、信号処理のための信号処理回路を含むロジック回路が形成されている。第２半導体装置３２の第１半導体装置３１と接続される側の第２半導体基体５５の面に、ロジック回路を構成する複数のＭＯＳトランジスタを備える。ＭＯＳトランジスタは、素子分離領域で分離された１対のソース／ドレイン領域３９と、ゲート絶縁膜を介して形成したゲート電極３８を有する。
【００７１】
また、第２半導体基体５５上には、配線層３４が形成されている。配線層３４は、複数の層からなる絶縁層３５と、各絶縁層３５内にされた導体層３７からなる配線と、各層の導体層３７同士を電気的に接続する接続導体３６とからなる。
そして、配線層３４の最表面４０（第２半導体基体５５と逆の面）に、接続用の金属電極４５が形成されている。また、金属電極４５の周囲に、アライメントマーク４６が形成されている。第２半導体装置３２に形成される金属電極４５及びアライメントマーク４６は、上述の第１半導体装置３１の接続用の金属電極４５及びアライメントマーク４６と対応する位置に形成されている。
【００７２】
アライメントマーク４６は、図９に示すように、第１半導体装置３１及び第２半導体装置３２（以下、半導体装置３１，３２）の周辺部に近い位置に複数形成される。通常１個の半導体基体に対して少なくとも２箇所以上のアライメントマーク４６が形成される。
【００７３】
また、図８に示すように、アライメントマーク４６は、配線層３３の表面の絶縁層３５において、接続用の金属電極４５と表面が同じ高さとなるように、絶縁層３５内に埋めこまれて形成されている。なお、アライメントマーク４６は、磁力により位置合わせが可能であり、半導体装置３１，３２の接続に不具合が発生しない高さであればよい。好ましくは、図８に示すように絶縁層３５内に埋めこまれている構成とすることができる。また、アライメントマーク４６は、絶縁層３５の表面から突出した構成としてもよい。また、この場合に、貼り合わせ後に発生する隙間には液状樹脂を埋めこむこともできる。但し、アライメントマーク４６が接続用の金属電極４５よりも突出している場合には接続が困難となるため好ましくない。
【００７４】
また、半導体装置３１，３２上に形成される複数のアライメントマーク４６のうち、少なくとも１つ以上が磁性体から構成されている。特に、２個以上のアライメントマーク４６が磁性体により形成されていることが好ましく、さらに、複数のアライメントマーク４６が形成される場合には、全てが磁性体により形成されていることが好ましい。
【００７５】
半導体装置３１，３２上に形成されるアライメントマーク４６は、常磁性体であり、実装時に行われる位置合わせのときに磁化されていればよく、位置合わせ以外のときは磁化されていなくてもよい。また、実装後には、アライメントマーク４６を構成する磁性体が消磁されていてもよい。
アライメントマーク４６を構成する磁性体としては、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）から選ばれる少なくとも１種以上含む材料を用いる。また、上記から選ばれる２種以上を含む合金を用いることもできる。
【００７６】
アライメントマーク４６を磁性体で形成することにより、半導体装置３１，３２の位置合わせをセルフアライメントで行うことができる。このため、光学的な位置合わせを行うことなく精度の高い位置合わせが可能となる。
なお、上述のアライメントマークを用いて位置合わせを行う基体同士の接続であれば、接続の種類は問わず、上述の金属電極による接続以外にも適用することができる。例えば、プラズマ接続による基体同士の接続にも適用することができる。
【００７７】
〈４．第２実施形態の半導体装置の製造方法〉
次に、第２実施形態の半導体装置の製造方法について説明する。なお、以下の製造方法の説明では、上述の第２実施形態の半導体装置と同様の構成には、図８，９と同じ符号を付して、各構成の詳細な説明は省略する。
また、以下の製造方法では、半導体装置の製造方法の一例として、上述の第１半導体装置３１の製造方法において、半導体基体上の配線層に形成するアライメントマークの形成方法のみ説明する。なお、半導体基体、配線層及びこれらに形成される各種素子の形成方法については説明を省略する。半導体基体、配線層及び金属電極等は、従来公知の方法により製造することができる。また、第２半導体装置３２についても、第１半導体装置３１と同様にアライメントマークを形成することができ、半導体基体、配線層及び金属電極等は、従来公知の方法により製造することができる。
【００７８】
まず、第１半導体基体５０上に従来公知の方法により図示しない配線層３３を形成する。そして、最表面の絶縁層３５を形成した後、図１０Ａに示すように、絶縁層３５上にフォトレジスト層４７を形成する。フォトレジスト層４７は、第１半導体基体５０全面を覆うように、例えばスピンコート法により感光性のレジスト材料を塗布した後、この塗膜を乾燥させることにより形成する。
【００７９】
次に、図１０Ｂに示すように、フォトマスク４８を用いてフォトレジスト層４７に露光処理を行う。フォトマスク４８には、アライメントマークを形成する領域に露光光を照射するパターンを用いる。そして、図１０Ｃに示すように、フォトレジスト層４７に現像処理を行い、フォトレジスト層４７の露光部を除去し、フォトレジスト層４７に開口部４９を形成する。
【００８０】
次に、図１０Ｃに示すように、フォトレジスト層４７の開口部４９から露出する絶縁層３５をドライエッチングにより除去する。開口部４９内の絶縁層３５を除去することにより、絶縁層３５のアライメントマークを形成する位置に凹部５１を形成する。そして、図１１Ｅに示すように、絶縁層３５上からフォトレジスト層４７を剥離する。
【００８１】
フォトレジスト層４７の剥離後、図１１Ｆに示すように、スパッタリング法を用いて、絶縁層３５の表面、及び、絶縁層３５の凹部５１内を被覆して、バリア層５２を形成する。バリア層５２の形成は、例えば、絶縁層３５上に、スパッタリング法を用いてＴｉ層を形成する。そして、Ｔｉ層を被覆するように、同様にスパッタリング法を用いてＣｕ層を形成する。
【００８２】
次に、図１１Ｇに示すように、絶縁層３５の表面、及び、絶縁層３５の凹部５１に電解めっき法を用いてアライメントマークとなるめっき層５３を形成する。このとき、少なくとも１箇所以上の凹部５１内に磁性体によるめっき層５３を形成する。アライメントマーク４６を磁性体で形成する場合には、Ｎｉ、Ｆｅ及びＣｏから選ばれる少なくとも１種類以上を用いためっき層５３を形成する。また、磁性体からなるアライメントマーク４６と、上記磁性体以外からなるアライメントマーク４６を混載する場合には、複数回の電解めっきによりめっき層５３を形成することもできる。この場合には、任意の箇所の凹部５１をレジスト等で覆うことにより、めっき層５３により埋めこむ凹部５１を選択する。上記磁性体以外からなるアライメントマーク４６を形成する場合には、例えば、Ｔｉ、ＴｉＷ、Ｗ及びＣｕ等のめっき層５３を形成する。
【００８３】
次に、図１１Ｈに示すように、化学機械研磨（ＣＭＰ）法を用いて、絶縁層３５上に形成されためっき層を除去し、凹部５１内にのみめっき層を残存させてアライメントマーク４６を形成する。以上の工程により、第１半導体装置３１にアライメントマーク４６を形成することができる。また、図１１Ｉに示すように、アライメントマーク４６を形成した後、表面を保護するために、第１半導体装置３１の表面に絶縁層５４を形成してもよい。
【００８４】
次に、上述の工程により作製した半導体装置の接続方法について説明する。
まず、上述の方法によりアライメントマーク４６が形成された第１半導体装置３１と、第１半導体装置３１に対応した電極４５及びアライメントマーク４６を備える第２半導体装置３２とを準備する。
そして、第１半導体装置３１と第２半導体装置３２との位置合わせを行う。このときの位置合わせでは、形成した磁性体からなるアライメントマーク４６が常磁性の場合には、磁性体を磁化することにより、磁性体の磁力による位置合わせを用いる。磁極が異なる磁性体同士を用いて位置合わせを行うことにより、第１半導体装置３１と第２半導体装置３２とをある程度粗い位置合わせ精度で接触させた場合にも、磁力の引き合いにより位置が補正され、精度の高い位置合わせが可能となる。
【００８５】
次に、第１半導体装置３１と第２半導体装置３２とを位置合わせした後、互いの金属電極４５を接触させた状態で、３００℃〜６００℃の温度で熱処理を実施する。これにより、金属電極４５同士が接合され、第１半導体装置３１と第２半導体装置３２とが電気的及び機械的に接続される。
以上の工程により、図８に示す第１半導体装置３１と第２半導体装置３２とからなる半導体装置３０を製造することができる。また、半導体装置３０を形成した後、磁性体からなるアライメントマーク４６を消磁することもできる。この消磁は、上述の金属電極４５を接合する際の加熱工程において同時に行ってもよい。例えば、磁性体がＮｉからなり、金属電極４５がＣｕからなる場合には、Ｎｉのキュリー温度６２７℃とＣｕ電極の接合温度とが近いため、消磁と接合とを同じ工程で行うことができる。
【００８６】
〈５．電子機器の実施形態〉
次に、上述の固体撮像装置を備える電子機器の実施形態について説明する。
上述の固体撮像装置は、例えば、デジタルカメラやビデオカメラ等のカメラシステム、撮像機能を有する携帯電話、又は、撮像機能を備えた他の機器などの電子機器に適用することができる。図１２に、電子機器の一例として、固体撮像装置を静止画像又は動画を撮影が可能なカメラに適用した場合の概略構成を示す。
【００８７】
この例のカメラ６０は、固体撮像装置６１と、固体撮像装置６１の受光センサ部に入射光を導く光学系６２と、固体撮像装置６１及び光学系６２間に設けられたシャッタ装置６３と、固体撮像装置６１を駆動する駆動回路６４とを備える。さらに、カメラ６０は、固体撮像装置６１の出力信号を処理する信号処理回路６５を備える。
【００８８】
固体撮像装置６１には、上述の第２実施形態の半導体装置を適用することができる。光学系（光学レンズ）６２は、被写体からの像光（入射光）を固体撮像装置６１の撮像面（不図示）上に結像させる。これにより、固体撮像装置６１内に、一定期間、信号電荷が蓄積される。なお、光学系６２は、複数の光学レンズを含む光学レンズ群で構成してもよい。また、シャッタ装置６３は、入射光の固体撮像装置６１への光照射期間及び遮光期間を制御する。
【００８９】
駆動回路６４は、固体撮像装置６１及びシャッタ装置６３に駆動信号を供給する。そして、駆動回路６４は、供給した駆動信号により、固体撮像装置６１の信号処理回路６５への信号出力動作、及び、シャッタ装置６３のシャッタ動作を制御する。すなわち、この例では、駆動回路６４から供給される駆動信号（タイミング信号）により、固体撮像装置６１から信号処理回路６５への信号転送動作を行う。
【００９０】
信号処理回路６５は、固体撮像装置６１から転送された信号に対して、各種の信号処理を施す。そして、各種信号処理が施された信号（映像信号）は、メモリなどの記憶媒体（不図示）に記憶される、又は、モニタ（不図示）に出力される。
【００９１】
なお、本開示は以下のような構成も取ることができる。
（１）半導体素子と、前記半導体素子に形成されている接続電極と、前記半導体素子に形成されているアライメントマークとを備え、前記アライメントマークの少なくとも１つ以上が磁性体からなる半導体装置。
（２）前記接続電極を覆うように形成されているアンダーフィル樹脂を備える（１）に記載の半導体装置。
（３）前記磁性体が、Ｆｅ、Ｃｏ及びＮｉから選ばれる少なくとも１つ以上を含む（１）又は（２）に記載の半導体装置。
（４）前記半導体素子の、２箇所以上に磁性体からなるアライメントマークが形成されている（１）から（３）のいずれかに記載の半導体装置。
（５）前記アライメントマークの前記半導体素子の面からの高さが、前記接続電極の高さ以下であり、且つ、前記接続電極が形成されている面の高さ以上である（１）から（４）のいずれかに記載の半導体装置。
（６）半導体基体と、前記半導体基体上に形成された配線層と、前記配線層の表面に形成された接続電極と、前記接続電極と同じ層に形成されているアライメントマークと、を備え、前記アライメントマークの少なくとも１つ以上が磁性体からなる半導体装置。
（７）半導体素子が形成された基体を準備する工程と、前記基体上にアライメントマークを形成する工程と、前記基体上に接続電極を形成する工程と、を有し、前記アライメントマークを形成する工程において、前記半導体素子に形成される１つ以上のアライメントマークを磁性体により形成する半導体装置の製造方法。
（８）前記磁性体をキュリー温度以上に加熱し、前記アライメントマークを消磁する工程を有する（７）に記載の半導体装置の製造方法。
【符号の説明】
【００９２】
１０，３０ 半導体装置、１０Ａ 上部半導体装置、１０Ｂ 下部半導体装置、１１ 半導体素子、１２ パッド電極、１３ パッシベーション層、１４，５２ バリア層、１５ ，４６ アライメントマーク、１６ ＵＢＭ、１７ バンプ、１７Ａ はんだ層、１８ アンダーフィル樹脂、１９ バンプ電極、２１，２４，４７ フォトレジスト層、２２，２５ ，４８ フォトマスク、２３，２６，４９ 開口部、３１ 第１半導体装置、３２ 第２半導体装置、３３，３４ 配線層、３５，５４ 絶縁層、３６ 接続導体、３７ 導体層、３８ ゲート電極、３９ ソース／ドレイン領域、４０ 最表面、４１ 光電変換部、４２ カラーフィルタ、４３ オンチップマイクロレンズ、４４ 平坦化膜、４５ 金属電極、５０ 第１半導体基体、５１ 凹部、５３ めっき層、５５、第２半導体基体、６０ カメラ、６１ 固体撮像装置、６２ 光学系、６３ シャッタ装置、６４ 駆動回路、６５ 信号処理回路
【特許請求の範囲】
【請求項１】
半導体素子と、
前記半導体素子に形成されている接続電極と、
前記半導体素子に形成されているアライメントマークとを備え、
前記アライメントマークの少なくとも１つ以上が磁性体からなる
半導体装置。
【請求項２】
前記接続電極を覆うように形成されているアンダーフィル樹脂を備える請求項１に記載の半導体装置。
【請求項３】
前記磁性体が、Ｆｅ、Ｃｏ及びＮｉから選ばれる少なくとも１つ以上を含む請求項１に記載の半導体装置。
【請求項４】
前記半導体素子の、２箇所以上に磁性体からなるアライメントマークが形成されている請求項１に記載の半導体装置。
【請求項５】
前記アライメントマークの前記半導体素子の面からの高さが、前記接続電極の高さ以下であり、且つ、前記接続電極が形成されている面の高さ以上である請求項１に記載の半導体装置。
【請求項６】
半導体基体と、
前記半導体基体上に形成された配線層と、
前記配線層の表面に形成された接続電極と、
前記接続電極と同じ層に形成されているアライメントマークと、を備え、
前記アライメントマークの少なくとも１つ以上が磁性体からなる
半導体装置。
【請求項７】
半導体素子が形成された基体を準備する工程と、
前記基体上にアライメントマークを形成する工程と、
前記基体上に接続電極を形成する工程と、を有し、
前記アライメントマークを形成する工程において、前記半導体素子に形成される１つ以上のアライメントマークを磁性体により形成する
半導体装置の製造方法。
【請求項８】
前記磁性体をキュリー温度以上に加熱し、前記アライメントマークを消磁する工程を有する請求項７に記載の半導体装置の製造方法。
【請求項１】
半導体素子と、
前記半導体素子に形成されている接続電極と、
前記半導体素子に形成されているアライメントマークとを備え、
前記アライメントマークの少なくとも１つ以上が磁性体からなる
半導体装置。
【請求項２】
前記接続電極を覆うように形成されているアンダーフィル樹脂を備える請求項１に記載の半導体装置。
【請求項３】
前記磁性体が、Ｆｅ、Ｃｏ及びＮｉから選ばれる少なくとも１つ以上を含む請求項１に記載の半導体装置。
【請求項４】
前記半導体素子の、２箇所以上に磁性体からなるアライメントマークが形成されている請求項１に記載の半導体装置。
【請求項５】
前記アライメントマークの前記半導体素子の面からの高さが、前記接続電極の高さ以下であり、且つ、前記接続電極が形成されている面の高さ以上である請求項１に記載の半導体装置。
【請求項６】
半導体基体と、
前記半導体基体上に形成された配線層と、
前記配線層の表面に形成された接続電極と、
前記接続電極と同じ層に形成されているアライメントマークと、を備え、
前記アライメントマークの少なくとも１つ以上が磁性体からなる
半導体装置。
【請求項７】
半導体素子が形成された基体を準備する工程と、
前記基体上にアライメントマークを形成する工程と、
前記基体上に接続電極を形成する工程と、を有し、
前記アライメントマークを形成する工程において、前記半導体素子に形成される１つ以上のアライメントマークを磁性体により形成する
半導体装置の製造方法。
【請求項８】
前記磁性体をキュリー温度以上に加熱し、前記アライメントマークを消磁する工程を有する請求項７に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２５６７３７（Ｐ２０１２−２５６７３７Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１２９１９２（Ｐ２０１１−１２９１９２）
【出願日】平成２３年６月９日（２０１１．６．９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年６月９日（２０１１．６．９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
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