半導体装置
【課題】VDMOSのアバランシェ耐量の向上を図ることができる、半導体装置を提供する。
【解決手段】半導体層2に、N型のドリフト領域5およびP型のボディ領域6が半導体層2の基層部側からこの順に形成されている。ボディ領域6の表層部には、N型のソース領域13が形成されている。半導体層2には、トレンチ7が形成されている。トレンチ7は、ボディ領域6を貫通し、その底部がドリフト領域5に達している。トレンチ7内には、ゲート絶縁膜10を介して、ゲート電極11が埋設されている。トレンチ7の底部の周囲には、P型の第1不純物領域12がボディ領域6から離間して形成されている。また、半導体層2におけるボディ領域6の側方には、P型の第2不純物領域15がボディ領域6から分離して形成されている。そして、第1不純物領域12および第2不純物領域15は、互いに電気的に接続されている。
【解決手段】半導体層2に、N型のドリフト領域5およびP型のボディ領域6が半導体層2の基層部側からこの順に形成されている。ボディ領域6の表層部には、N型のソース領域13が形成されている。半導体層2には、トレンチ7が形成されている。トレンチ7は、ボディ領域6を貫通し、その底部がドリフト領域5に達している。トレンチ7内には、ゲート絶縁膜10を介して、ゲート電極11が埋設されている。トレンチ7の底部の周囲には、P型の第1不純物領域12がボディ領域6から離間して形成されている。また、半導体層2におけるボディ領域6の側方には、P型の第2不純物領域15がボディ領域6から分離して形成されている。そして、第1不純物領域12および第2不純物領域15は、互いに電気的に接続されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トレンチゲート型VDMOSFET(Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor)を備える半導体装置に関する。
【背景技術】
【0002】
トレンチゲート型VDMOSFET(以下「VDMOS」という。)は、低オン抵抗特性を有するパワーMOSFETとして知られている。
図9は、VDMOSを備える従来の半導体装置の模式的な断面図である。
半導体装置101は、半導体層102を備えている。半導体層102には、N−型のドリフト領域103およびP型のボディ領域104が基層側からこの順に形成されている。
【0003】
半導体層102には、トレンチ105が形成されている。トレンチ105は、ボディ領域104を貫通し、その底部がドリフト領域103に達している。トレンチ105の内面には、ゲート絶縁膜106が形成されている。そして、トレンチ105内には、ゲート絶縁膜106を介して、ゲート電極107が埋設されている。
ボディ領域104の表層部には、N+型のソース領域108および複数のP+型のボディコンタクト領域109が形成されている。
【0004】
ソース領域108と電気的に接続されるソース電極(図示せず)が接地され、ドリフト領域103と電気的に接続されるドレイン電極(図示せず)に正電圧が印加された状態で、ゲート電極107の電位(ゲート電圧)が制御されることにより、ボディ領域104におけるゲート絶縁膜106との界面近傍にチャネルが形成されて、ドリフト領域103とソース領域108との間に電流が流れる。
【特許文献1】特開2006−202931号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
ソース電極とドレイン電極との間(ソース−ドレイン間)にVDMOSの定格値を超える電圧が印加されると、トレンチ105の底部付近に最も高い電界が生じ、そのトレンチ105の底部付近でアバランシェ降伏が起こる。アバランシェ降伏により発生したホールは、ボディ領域104へ流れ込み、ボディ領域104をソース領域108へ向けて移動する。ところが、ボディ領域104の抵抗成分が大きいため、ボディ領域104からのホールの排出が遅滞しやすい。ホールの排出の遅滞により、ボディ領域104とソース領域108との電位差がドリフト領域103、ボディ領域104およびソース領域108からなる寄生NPNトランジスタのオン電圧値以上になると、寄生NPNトランジスタがターンオンし、過電流によりVDMOSが破壊されてしまう。
【0006】
そこで、本発明の目的は、VDMOSのアバランシェ耐量の向上を図ることができる、半導体装置を提供することである。
【課題を解決するための手段】
【0007】
前記の目的を達成するための請求項1記載の発明は、半導体層と、前記半導体層に形成された第1導電型(N型)のドリフト領域と、前記半導体層における前記ドリフト領域上に形成された第2導電型(P型)のボディ領域と、前記ボディ領域の表面から前記半導体層を掘り下がり、その底部がドリフト領域に達するトレンチと、前記トレンチの内面上に形成されたゲート絶縁膜と、前記トレンチに前記ゲート絶縁膜を介して埋設されたゲート電極と、前記ボディ領域の表層部において、前記トレンチの側方に形成された第1導電型のソース領域と、前記トレンチの底部の周囲に前記ボディ領域から離間して形成された第2導電型の第1不純物領域と、前記半導体層における前記ボディ領域の側方に、前記ボディ領域から分離して形成され、前記第1不純物領域と電気的に接続される第2導電型の第2不純物領域とを含む、半導体装置である。
【0008】
この半導体装置では、半導体層に、第1導電型のドリフト領域および第2導電型のボディ領域が半導体層の基層部側からこの順に形成されている。ボディ領域の表層部には、第1導電型のソース領域が形成されている。半導体層には、トレンチが形成されている。トレンチは、ボディ領域を貫通し、その底部がドリフト領域に達している。トレンチ内には、ゲート絶縁膜を介して、ゲート電極が埋設されている。トレンチの底部の周囲には、第2導電型の第1不純物領域がボディ領域から離間して形成されている。また、半導体層におけるボディ領域の側方には、第2導電型の第2不純物領域がボディ領域から分離して形成されている。そして、第1不純物領域および第2不純物領域は、互いに電気的に接続されている。
【0009】
ソース領域とドリフト領域との間にVDMOSの定格値を超える電圧が印加されると、第1不純物領域の最深部付近に最も高い電界が生じ、その第1不純物領域の最深部付近でアバランシェ降伏が起こる。アバランシェ降伏により発生したホールは、第1不純物領域から第2不純物領域を介して排出される。これにより、ホールがボディ領域に流れこむことを防止でき、ドリフト領域、ボディ領域およびソース領域からなる寄生トランジスタのターンオンを防止できる。よって、VDMOSのアバランシェ耐量の向上を図ることができる。
【0010】
請求項2に記載のように、トレンチは、互いに平行をなして所定方向に延びる複数の平行部と、所定方向と直交する方向に延び、各平行部の一端を連結する連結部とを有していてもよい。すなわち、半導体装置は、並列に接続された複数のVDMOSを備えていてもよい。この場合、アバランシェ降伏による各VDMOSの破壊を防止することができ、各VDMOSのアバランシェ耐量の向上を図ることができる。
【0011】
請求項3に記載のように、第2不純物領域は、半導体層の表面から第1不純物領域に達する深さを有していてもよい。また、請求項4に記載のように、第2不純物領域がボディ領域と同じ深さを有し、第2不純物領域の下方に、第1不純物領域および第2不純物領域に接続される第2導電型の不純物埋込領域が形成されていてもよい。第2不純物領域が第1不純物領域に達する深さを有する場合、不純物埋込領域を形成する必要がなく、そのための工程を省略することができる。一方、不純物埋込領域が形成される場合、そのための工程が必要な反面、第2不純物領域をボディ領域と同じ工程で形成することができるので、これによる工程の簡略化を図ることができる。
【0012】
また、請求項5に記載のように、第2不純物領域は、ボディ領域の周囲を取り囲む環状に形成されていることが好ましい。この場合、第2不純物領域をVDMOSのガードリングとして機能させることができる。
【発明を実施するための最良の形態】
【0013】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の第1の実施形態に係る半導体装置の模式的な平面図である。図2は、図1に示す半導体装置の切断線II−IIにおける断面図である。図3は、図1に示す半導体装置の切断線III−IIIにおける断面図である。
図2,3に示すように、半導体装置1は、半導体層2を備えている。半導体層2は、たとえば、シリコンからなる。半導体層2の表面には、図1に示すように、環状のフィールド酸化膜(たとえば、LOCOS(Local Oxidation of Silicon)法により形成されるシリコン酸化膜)3が形成されている。フィールド酸化膜3に囲まれる領域とフィールド酸化膜3の外側の領域とは、フィールド酸化膜3によって絶縁分離されており、フィールド酸化膜3に囲まれる領域には、並列に接続された複数のVDMOSが形成されている。
【0014】
図2,3に示すように、半導体層2には、N++型(後述するソース領域13のN型不純物濃度よりも高濃度なN型)のドレイン領域4、N型のドリフト領域5およびP型のボディ領域6が基層側からこの順に形成されている。図1に示すように、ボディ領域6は、フィールド酸化膜3に囲まれる領域の中央部に形成されている。
半導体層2には、平面視櫛歯状のトレンチ7が形成されている。具体的には、トレンチ7は、互いに平行をなして所定方向に延びる複数の平行部8と、所定方向と直交する方向に延び、各平行部8の一端を連結する連結部9とを有している。図2,3に示すように、トレンチ7(平行部8および連結部9)は、ボディ領域6をその表面から掘り下がり、ボディ領域6を貫通して、その底部がドリフト領域5に達している。
【0015】
トレンチ7の内面には、SiO2(酸化シリコン)からなるゲート絶縁膜10が形成されている。そして、トレンチ7内には、ゲート絶縁膜10を介して、ドープトポリシリコン(たとえば、N型不純物がドーピングされたポリシリコン)からなるゲート電極11が埋設されている。
トレンチ7の底部の周囲には、P+型(ボディ領域6のP型不純物濃度よりも高濃度なP型)の第1不純物領域12が形成されている。第1不純物領域12は、ボディ領域6から離間している。
【0016】
ボディ領域6の表層部には、N+型(ドリフト領域5の不純物濃度よりも高濃度なN型)のソース領域13および複数のP+型のボディコンタクト領域14が形成されている。ソース領域13は、ボディ領域6の表層部におけるボディコンタクト領域14を除く全域に形成されている。ボディコンタクト領域14は、トレンチ7に対して間隔を空けて、トレンチ7の平行部8に沿う方向に一定間隔で形成されている。
【0017】
また、図1,3に示すように、半導体層2には、フィールド酸化膜3に囲まれる領域の周縁部に、つまりボディ領域6の周囲を取り囲む環状の部分に、P型の第2不純物領域15がボディ領域6との間にトレンチ7を挟んで形成されている。図2,3に示すように、第2不純物領域15は、半導体層2の表面からボディ領域6の最深部よりも深い位置に達する深さを有し、その最深部は、トレンチ7の連結部9の底部の周囲に形成されている第1不純物領域12に接続されている。
【0018】
第2不純物領域15の表層部には、P+型のコンタクト領域16が形成されている。
なお、ボディ領域6および第2不純物領域15の表面上にも、SiO2からなる酸化膜が形成されている。ボディ領域6および第2不純物領域15の表面上の酸化膜は、ゲート絶縁膜10と一体化している。
半導体層2上には、その表面全域を覆うように、層間絶縁膜(図示せず)が形成されている。層間絶縁膜には、各ボディコンタクト領域14に対応して、プラグ17が埋設されている。各プラグ17は、層間絶縁膜を貫通し、ソース領域13のボディコンタクト領域14の周囲の部分とボディコンタクト領域14とに跨って接続(バッティングコンタクト)されている。また、層間絶縁膜には、コンタクト領域16上に、複数のプラグ18がトレンチ7の連結部9が延びる方向に一定間隔を空けて埋設されている。各プラグ18は、層間絶縁膜を貫通し、コンタクト領域16に接続されている。そして、層間絶縁膜上には、複数のプラグ17に共通に接続されるソース配線19と、複数のプラグ18に共通に接続される排出配線20とが形成されている。ソース配線19および排出配線20は、接地されている。
【0019】
なお、図1において、ソース配線19の図示が省略されている。
半導体層2の裏面には、ドレイン電極(図示せず)が形成されている。このドレイン電極に適当な大きさの正電圧が印加されつつ、ゲート電極11の電位(ゲート電圧)が制御されることにより、ボディ領域6におけるゲート絶縁膜10との界面近傍にチャネルが形成されて、ドレイン領域4とソース領域13との間に電流が流れる。
【0020】
図4A〜4M,5A〜5Mは、図2,3に示す半導体装置の製造工程を順に示す模式的な断面図である。図4A〜4Mの切断面は、図2の切断面と同じである。また、図5A〜5Mの切断面は、図3の切断面と同じである。
半導体装置1の製造工程では、まず、図4A,5Aに示すように、基層部にドレイン領域4が形成された半導体層2の表面に、熱酸化法により、SiO2からなる酸化膜41が形成される。次に、LPCVD(Low Pressure Chemical Vapor Deposition)法により、酸化膜41上に、SiN(窒化シリコン)からなる窒化膜42が形成される。
【0021】
その後、フォトリソグラフィにより、窒化膜42上に、レジストパターンが形成され、このレジストパターンをマスクとするエッチングにより、酸化膜41および窒化膜42が選択的に除去される。そして、熱処理が行われる。これにより、図4Bに示すように、半導体層2の表面にフィールド酸化膜3が形成される。すなわち、図4A,4B,5A,5Bに示す工程では、LOCOS法により、半導体層2の表面にフィールド酸化膜3が形成される。熱処理の後、図4B,5Bに示すように、酸化膜41および窒化膜42は除去される。
【0022】
次いで、図4C,5Cに示すように、熱酸化法により、半導体層2の表面に、SiO2からなるパッド酸化膜43が形成される。さらに、LPCVD法により、パッド酸化膜43上に、窒化膜44が形成される。
そして、図4D,5Dに示すように、フォトリソグラフィおよびエッチングにより、パッド酸化膜43および窒化膜44が選択的に除去される。そして、パッド酸化膜43および窒化膜44をマスクとするエッチングにより、半導体層2が掘り下げられることにより、トレンチ7が形成される。
【0023】
その後、図4E,5Eに示すように、熱酸化法により、トレンチ7の内面に、SiO2からなる犠牲酸化膜45が形成される。パッド酸化膜43および窒化膜44は、除去されずに残されている。
そして、図4F,5Fに示すように、イオン注入法により、パッド酸化膜43および窒化膜44をマスクとして、トレンチ7を通して、半導体層2におけるトレンチ7の底部の周囲にP型不純物(たとえば、ボロン)が注入される。
【0024】
次いで、図4G,5Gに示すように、犠牲酸化膜45、窒化膜44およびパッド酸化膜43がこの順に除去される。
そして、図4H,5Hに示すように、熱酸化法により、トレンチ7の内面を含む半導体層2の表面に、SiO2からなる酸化膜が形成される。トレンチ7の内面に形成される酸化膜は、ゲート絶縁膜10をなす。このときの熱処理により、半導体層2に注入されたP型不純物が拡散し、トレンチ7の底部の周囲に、第1不純物領域12が形成される。その後、CVD(Chemical Vapor Deposition:化学気相成長)法により、半導体層2上に、トレンチ7を埋め尽くすように、ドープトポリシリコンが堆積される。そして、そのドープトポリシリコンの堆積層のエッチバックにより、トレンチ7内にゲート絶縁膜10を介して埋設されたゲート電極11が形成される。
【0025】
ゲート電極11の形成後、図4I,5Iに示すように、フォトリソグラフィにより、フィールド酸化膜3に囲まれる領域の中央部を選択的に露出させる開口を有するレジストパターン46が形成される。そして、イオン注入法により、レジストパターン46をマスクとして、フィールド酸化膜3に囲まれる領域の中央部にP型不純物が注入される。P型不純物の注入後、レジストパターン46は除去される。
【0026】
次いで、図4J,5Jに示すように、フォトリソグラフィにより、フィールド酸化膜3に囲まれる領域の周縁部を選択的に露出させる開口を有するレジストパターン47が形成される。そして、イオン注入法により、レジストパターン47をマスクとして、フィールド酸化膜3に囲まれる領域の周縁部にP型不純物が注入される。このときの注入エネルギーは、フィールド酸化膜3に囲まれる領域の中央部にP型不純物を注入するときの注入エネルギーよりも大きく、フィールド酸化膜3に囲まれる領域の周縁部には、その中央部よりも深い位置までP型不純物が注入される。P型不純物の注入後、レジストパターン47は除去される。
【0027】
つづいて、フィールド酸化膜3に囲まれる領域に注入されたP型不純物が拡散(ドライブイン)させるための熱処理が行われる。P型不純物の拡散により、図4K,5Kに示すように、半導体層2には、フィールド酸化膜3に囲まれる領域の中央部にボディ領域6が形成され、フィールド酸化膜3に囲まれる領域の周縁部に第2不純物領域15が形成される。
【0028】
その後、図4L,5Lに示すように、フォトリソグラフィにより、半導体層2上に、レジストパターン48が形成される。そして、イオン注入法により、レジストパターン48をマスクとして、半導体層2のレジストパターン48から露出した部分にN型不純物(たとえば、ヒ素)が注入される。これにより、ソース領域13が形成される。N型不純物の注入後、レジストパターン48は除去される。
【0029】
また、図4M,5Mに示すように、半導体層2上に、レジストパターン49が形成される。そして、イオン注入法により、レジストパターン49をマスクとして、半導体層2のレジストパターン49から露出した部分にP型不純物が注入される。これにより、ボディコンタクト領域14およびコンタクト領域16が形成される。P型不純物の注入後、レジストパターン49は除去される。
【0030】
この後、半導体層2上に層間絶縁膜が形成され、さらに、プラグ17,18、ソース配線19および排出配線20などが形成されて、図1に示す半導体装置1が得られる。
半導体装置1において、ソース領域13とドリフト領域5(ドレイン領域4)との間にVDMOSの定格値を超える電圧が印加されると、第1不純物領域12の最深部付近に最も高い電界が生じ、その第1不純物領域12の最深部付近でアバランシェ降伏が起こる。アバランシェ降伏により発生したホールは、第1不純物領域12から第2不純物領域15および排出配線20を介して排出される。これにより、ホールがボディ領域6に流れこむことを防止でき、ドリフト領域5、ボディ領域6およびソース領域13からなる寄生トランジスタのターンオンを防止できる。よって、各VDMOSのアバランシェ耐量の向上を図ることができる。
【0031】
また、第2不純物領域15がボディ領域6の周囲を取り囲む環状に形成されているので、この第2不純物領域15をVDMOSのガードリングとして機能させることができる。
図6は、本発明の第2の実施形態に係る半導体装置の構造を示す模式的な断面図である。図6において、図2に示す各部に相当する部分には、図2の場合と同一の参照符号を付している。また、図6に示す半導体装置の平面図は、図2に示す半導体装置の平面図、つまり図1と同じであり、図6の切断面は、図2の切断面と同じである。以下では、図6に示す構造について、図2に示す構造との相違点のみを取り上げて説明し、同一の参照符号を付した各部の説明を省略する。
【0032】
図6に示す半導体装置61では、第2不純物領域15がボディ領域6と同じ深さを有している。そして、第2不純物領域15の下方には、P型の不純物埋込領域62が形成されている。不純物埋込領域62は、第2不純物領域15に接続されるとともに、第1不純物領域12に接続されている。これにより、アバランシェ降伏により発生するホールは、第1不純物領域12から不純物埋込領域62に流れ込み、不純物埋込領域62から第2不純物領域15および排出配線20を介して排出される。よって、図2に示す半導体装置1と同様に、ホールがボディ領域6に流れこむことを防止でき、ドリフト領域5、ボディ領域6およびソース領域13からなる寄生トランジスタのターンオンを防止できる。その結果、各VDMOSのアバランシェ耐量の向上を図ることができる。
【0033】
図7A〜7O,8A〜8Oは、図6に示す半導体装置の製造工程を順に示す模式的な断面図である。図7A〜7Oの切断面は、図2の切断面と同じである。また、図8A〜8Oの切断面は、図3の切断面と同じである。
半導体装置61の製造工程では、まず、図7A,8Aに示すように、基層部にドレイン領域4が形成されたシリコンからなる半導体基層71の表面に、熱酸化法により、SiO2からなる酸化膜72が形成される。その後、フォトリソグラフィにより、酸化膜72上に、レジストパターン73が形成される。つづいて、エッチングにより、酸化膜72におけるレジストパターン73から露出する部分が除去され、半導体基層71が部分的に露出する。そして、イオン注入法により、酸化膜72およびレジストパターン73をマスクとして、半導体基層71の露出した部分にP型不純物が注入される。
【0034】
次に、熱処理が行われる。この熱処理により、図7Bに示すように、フィールド酸化膜3に囲まれる領域に注入されたP型不純物が拡散する。また、半導体基層71の露出した部分に、酸化膜74が形成される。酸化膜74は、酸化膜72と一体をなす。図8Bに示される部分では、熱処理による変化はない。
その後、HF(フッ酸)を用いたエッチングにより、酸化膜72,74が除去される。そして、図7C,8Cに示すように、エピタキシャル成長法により、半導体基層71上に、N型不純物がドーピングされたシリコンからなるエピタキシャル層75が形成される。このとき、半導体基層71に注入されているP型不純物がエピタキシャル層75にも拡散し、半導体基層71およびエピタキシャル層75に跨って、不純物埋込領域62が形成される。エピタキシャル層75は、半導体基層71と一体化し、半導体基層71とともに半導体層2となる。
【0035】
この後、図7Dに示すように、LOCOS法により、半導体層2の表面にフィールド酸化膜3が形成される。図8Dに示される部分には、フィールド酸化膜3は形成されない。
次いで、図7E,8Eに示すように、熱酸化法により、半導体層2の表面に、SiO2からなるパッド酸化膜76が形成される。さらに、LPCVD法により、パッド酸化膜76上に、窒化膜77が形成される。
【0036】
そして、図7F,8Fに示すように、フォトリソグラフィおよびエッチングにより、パッド酸化膜76および窒化膜77が選択的に除去される。そして、パッド酸化膜76および窒化膜77をマスクとするエッチングにより、半導体層2が掘り下げられることにより、トレンチ7が形成される。
その後、図7G,8Gに示すように、熱酸化法により、トレンチ7の内面に、SiO2からなる犠牲酸化膜78が形成される。パッド酸化膜76および窒化膜77は、除去されずに残されている。
【0037】
そして、図7H,8Hに示すように、イオン注入法により、パッド酸化膜76および窒化膜77をマスクとして、トレンチ7を通して、半導体層2におけるトレンチ7の底部の周囲にP型不純物が注入される。
次いで、図7I,8Iに示すように、犠牲酸化膜78、窒化膜77およびパッド酸化膜76がこの順に除去される。
【0038】
そして、図7J,8Jに示すように、熱酸化法により、トレンチ7の内面を含む半導体層2の表面に、SiO2からなる酸化膜が形成される。トレンチ7の内面に形成される酸化膜は、ゲート絶縁膜10をなす。このときの熱処理により、半導体層2に注入されたP型不純物が拡散し、トレンチ7の底部の周囲に、第1不純物領域12が形成される。その後、CVDにより、半導体層2上に、トレンチ7を埋め尽くすように、ドープトポリシリコンが堆積される。そして、そのドープトポリシリコンの堆積層のエッチバックにより、トレンチ7内にゲート絶縁膜10を介して埋設されたゲート電極11が形成される。
【0039】
ゲート電極11の形成後、図7K,8Kに示すように、フィールド酸化膜3に囲まれる領域の中央部を選択的に露出させる開口を有するレジストパターン79が形成される。そして、イオン注入法により、レジストパターン79をマスクとして、フィールド酸化膜3に囲まれる領域の中央部にP型不純物が注入される。P型不純物の注入後、レジストパターン79は除去される。
【0040】
次いで、図7L,8Lに示すように、フィールド酸化膜3に囲まれる領域の周縁部を選択的に露出させる開口を有するレジストパターン80が形成される。そして、イオン注入法により、レジストパターン80をマスクとして、フィールド酸化膜3に囲まれる領域の周縁部にP型不純物が注入される。このときのP型不純物の注入濃度は、フィールド酸化膜3に囲まれる領域の中央部にP型不純物を注入するときの注入濃度よりも大きい。P型不純物の注入後、レジストパターン80は除去される。
【0041】
つづいて、熱処理により、フィールド酸化膜3に囲まれる領域に注入されたP型不純物が拡散(ドライブイン)される。この拡散により、図7M,8Mに示すように、半導体層2には、フィールド酸化膜3に囲まれる領域の中央部にボディ領域6が形成され、フィールド酸化膜3に囲まれる領域の周縁部に第2不純物領域15が形成される。
その後、図7N,8Nに示すように、半導体層2上に、レジストパターン81が形成される。そして、イオン注入法により、レジストパターン81をマスクとして、半導体層2のレジストパターン81から露出した部分にN型不純物が注入される。これにより、ソース領域13が形成される。N型不純物の注入後、レジストパターン81は除去される。
【0042】
また、図7O,8Oに示すように、半導体層2上に、レジストパターン82が形成される。そして、イオン注入法により、レジストパターン82をマスクとして、半導体層2のレジストパターン82から露出した部分にP型不純物が注入される。これにより、ボディコンタクト領域14およびコンタクト領域16が形成される。P型不純物の注入後、レジストパターン82は除去される。
【0043】
この後、半導体層2上に層間絶縁膜が形成され、さらに、プラグ17,18、ソース配線19および排出配線20などが形成されて、図6に示す半導体装置61が得られる。
なお、ボディ領域6のP型不純物濃度よりも第2不純物領域15のP型不純物濃度の方が大きい場合の製造方法について説明したが、ボディ領域6のP型不純物濃度と第2不純物領域15のP型不純物濃度とが同じでよい場合には、図7K,8Kに示す工程と図7L,8Lに示す工程とが合わされて、レジストパターン79,80を形成せずに、半導体層2の全面にP型不純物が注入されてもよい。
【0044】
以上、本発明の2つの実施形態を説明したが、これらの実施形態には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
たとえば、半導体装置1,61において、各半導体部分の導電型(P型、N型)を反転した構造が採用されてもよい。
【図面の簡単な説明】
【0045】
【図1】図1は、本発明の第1の実施形態に係る半導体装置の模式的な平面図である。
【図2】図2は、図1に示す半導体装置の切断線II−IIにおける断面図である。
【図3】図3は、図1に示す半導体装置の切断線III−IIIにおける断面図である。
【図4A】図4Aは、図2,3に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図4B】図4Bは、図4Aの次の工程を示す模式的な断面図である。
【図4C】図4Cは、図4Bの次の工程を示す模式的な断面図である。
【図4D】図4Dは、図4Cの次の工程を示す模式的な断面図である。
【図4E】図4Eは、図4Dの次の工程を示す模式的な断面図である。
【図4F】図4Fは、図4Eの次の工程を示す模式的な断面図である。
【図4G】図4Gは、図4Fの次の工程を示す模式的な断面図である。
【図4H】図4Hは、図4Gの次の工程を示す模式的な断面図である。
【図4I】図4Iは、図4Hの次の工程を示す模式的な断面図である。
【図4J】図4Jは、図4Iの次の工程を示す模式的な断面図である。
【図4K】図4Kは、図4Jの次の工程を示す模式的な断面図である。
【図4L】図4Lは、図4Kの次の工程を示す模式的な断面図である。
【図4M】図4Mは、図4Lの次の工程を示す模式的な断面図である。
【図5A】図5Aは、図2,3に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図5B】図5Bは、図5Aの次の工程を示す模式的な断面図である。
【図5C】図5Cは、図5Bの次の工程を示す模式的な断面図である。
【図5D】図5Dは、図5Cの次の工程を示す模式的な断面図である。
【図5E】図5Eは、図5Dの次の工程を示す模式的な断面図である。
【図5F】図5Fは、図5Eの次の工程を示す模式的な断面図である。
【図5G】図5Gは、図5Fの次の工程を示す模式的な断面図である。
【図5H】図5Hは、図5Gの次の工程を示す模式的な断面図である。
【図5I】図5Iは、図5Hの次の工程を示す模式的な断面図である。
【図5J】図5Jは、図5Iの次の工程を示す模式的な断面図である。
【図5K】図5Kは、図5Jの次の工程を示す模式的な断面図である。
【図5L】図5Lは、図5Kの次の工程を示す模式的な断面図である。
【図5M】図5Mは、図5Lの次の工程を示す模式的な断面図である。
【図6】図6は、本発明の第2の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図7A】図7Aは、図6に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図7B】図7Bは、図7Aの次の工程を示す模式的な断面図である。
【図7C】図7Cは、図7Bの次の工程を示す模式的な断面図である。
【図7D】図7Dは、図7Cの次の工程を示す模式的な断面図である。
【図7E】図7Eは、図7Dの次の工程を示す模式的な断面図である。
【図7F】図7Fは、図7Eの次の工程を示す模式的な断面図である。
【図7G】図7Gは、図7Fの次の工程を示す模式的な断面図である。
【図7H】図7Hは、図7Gの次の工程を示す模式的な断面図である。
【図7I】図7Iは、図7Hの次の工程を示す模式的な断面図である。
【図7J】図7Jは、図7Iの次の工程を示す模式的な断面図である。
【図7K】図7Kは、図7Jの次の工程を示す模式的な断面図である。
【図7L】図7Lは、図7Kの次の工程を示す模式的な断面図である。
【図7M】図7Mは、図7Lの次の工程を示す模式的な断面図である。
【図7N】図7Nは、図7Mの次の工程を示す模式的な断面図である。
【図7O】図7Oは、図7Nの次の工程を示す模式的な断面図である。
【図8A】図8Aは、図6に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図8B】図8Bは、図8Aの次の工程を示す模式的な断面図である。
【図8C】図8Cは、図8Bの次の工程を示す模式的な断面図である。
【図8D】図8Dは、図8Cの次の工程を示す模式的な断面図である。
【図8E】図8Eは、図8Dの次の工程を示す模式的な断面図である。
【図8F】図8Fは、図8Eの次の工程を示す模式的な断面図である。
【図8G】図8Gは、図8Fの次の工程を示す模式的な断面図である。
【図8H】図8Hは、図8Gの次の工程を示す模式的な断面図である。
【図8I】図8Iは、図8Hの次の工程を示す模式的な断面図である。
【図8J】図8Jは、図8Iの次の工程を示す模式的な断面図である。
【図8K】図8Kは、図8Jの次の工程を示す模式的な断面図である。
【図8L】図8Lは、図8Kの次の工程を示す模式的な断面図である。
【図8M】図8Mは、図8Lの次の工程を示す模式的な断面図である。
【図8N】図8Nは、図8Mの次の工程を示す模式的な断面図である。
【図8O】図8Oは、図8Nの次の工程を示す模式的な断面図である。
【図9】図9は、VDMOSを備える従来の半導体装置の模式的な断面図である。
【符号の説明】
【0046】
1 半導体装置
2 半導体層
5 ドリフト領域
6 ボディ領域
7 トレンチ
8 平行部
9 連結部
10 ゲート絶縁膜
11 ゲート電極
12 第1不純物領域
13 ソース領域
15 第2不純物領域
61 半導体装置
62 不純物埋込領域
【技術分野】
【0001】
本発明は、トレンチゲート型VDMOSFET(Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor)を備える半導体装置に関する。
【背景技術】
【0002】
トレンチゲート型VDMOSFET(以下「VDMOS」という。)は、低オン抵抗特性を有するパワーMOSFETとして知られている。
図9は、VDMOSを備える従来の半導体装置の模式的な断面図である。
半導体装置101は、半導体層102を備えている。半導体層102には、N−型のドリフト領域103およびP型のボディ領域104が基層側からこの順に形成されている。
【0003】
半導体層102には、トレンチ105が形成されている。トレンチ105は、ボディ領域104を貫通し、その底部がドリフト領域103に達している。トレンチ105の内面には、ゲート絶縁膜106が形成されている。そして、トレンチ105内には、ゲート絶縁膜106を介して、ゲート電極107が埋設されている。
ボディ領域104の表層部には、N+型のソース領域108および複数のP+型のボディコンタクト領域109が形成されている。
【0004】
ソース領域108と電気的に接続されるソース電極(図示せず)が接地され、ドリフト領域103と電気的に接続されるドレイン電極(図示せず)に正電圧が印加された状態で、ゲート電極107の電位(ゲート電圧)が制御されることにより、ボディ領域104におけるゲート絶縁膜106との界面近傍にチャネルが形成されて、ドリフト領域103とソース領域108との間に電流が流れる。
【特許文献1】特開2006−202931号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
ソース電極とドレイン電極との間(ソース−ドレイン間)にVDMOSの定格値を超える電圧が印加されると、トレンチ105の底部付近に最も高い電界が生じ、そのトレンチ105の底部付近でアバランシェ降伏が起こる。アバランシェ降伏により発生したホールは、ボディ領域104へ流れ込み、ボディ領域104をソース領域108へ向けて移動する。ところが、ボディ領域104の抵抗成分が大きいため、ボディ領域104からのホールの排出が遅滞しやすい。ホールの排出の遅滞により、ボディ領域104とソース領域108との電位差がドリフト領域103、ボディ領域104およびソース領域108からなる寄生NPNトランジスタのオン電圧値以上になると、寄生NPNトランジスタがターンオンし、過電流によりVDMOSが破壊されてしまう。
【0006】
そこで、本発明の目的は、VDMOSのアバランシェ耐量の向上を図ることができる、半導体装置を提供することである。
【課題を解決するための手段】
【0007】
前記の目的を達成するための請求項1記載の発明は、半導体層と、前記半導体層に形成された第1導電型(N型)のドリフト領域と、前記半導体層における前記ドリフト領域上に形成された第2導電型(P型)のボディ領域と、前記ボディ領域の表面から前記半導体層を掘り下がり、その底部がドリフト領域に達するトレンチと、前記トレンチの内面上に形成されたゲート絶縁膜と、前記トレンチに前記ゲート絶縁膜を介して埋設されたゲート電極と、前記ボディ領域の表層部において、前記トレンチの側方に形成された第1導電型のソース領域と、前記トレンチの底部の周囲に前記ボディ領域から離間して形成された第2導電型の第1不純物領域と、前記半導体層における前記ボディ領域の側方に、前記ボディ領域から分離して形成され、前記第1不純物領域と電気的に接続される第2導電型の第2不純物領域とを含む、半導体装置である。
【0008】
この半導体装置では、半導体層に、第1導電型のドリフト領域および第2導電型のボディ領域が半導体層の基層部側からこの順に形成されている。ボディ領域の表層部には、第1導電型のソース領域が形成されている。半導体層には、トレンチが形成されている。トレンチは、ボディ領域を貫通し、その底部がドリフト領域に達している。トレンチ内には、ゲート絶縁膜を介して、ゲート電極が埋設されている。トレンチの底部の周囲には、第2導電型の第1不純物領域がボディ領域から離間して形成されている。また、半導体層におけるボディ領域の側方には、第2導電型の第2不純物領域がボディ領域から分離して形成されている。そして、第1不純物領域および第2不純物領域は、互いに電気的に接続されている。
【0009】
ソース領域とドリフト領域との間にVDMOSの定格値を超える電圧が印加されると、第1不純物領域の最深部付近に最も高い電界が生じ、その第1不純物領域の最深部付近でアバランシェ降伏が起こる。アバランシェ降伏により発生したホールは、第1不純物領域から第2不純物領域を介して排出される。これにより、ホールがボディ領域に流れこむことを防止でき、ドリフト領域、ボディ領域およびソース領域からなる寄生トランジスタのターンオンを防止できる。よって、VDMOSのアバランシェ耐量の向上を図ることができる。
【0010】
請求項2に記載のように、トレンチは、互いに平行をなして所定方向に延びる複数の平行部と、所定方向と直交する方向に延び、各平行部の一端を連結する連結部とを有していてもよい。すなわち、半導体装置は、並列に接続された複数のVDMOSを備えていてもよい。この場合、アバランシェ降伏による各VDMOSの破壊を防止することができ、各VDMOSのアバランシェ耐量の向上を図ることができる。
【0011】
請求項3に記載のように、第2不純物領域は、半導体層の表面から第1不純物領域に達する深さを有していてもよい。また、請求項4に記載のように、第2不純物領域がボディ領域と同じ深さを有し、第2不純物領域の下方に、第1不純物領域および第2不純物領域に接続される第2導電型の不純物埋込領域が形成されていてもよい。第2不純物領域が第1不純物領域に達する深さを有する場合、不純物埋込領域を形成する必要がなく、そのための工程を省略することができる。一方、不純物埋込領域が形成される場合、そのための工程が必要な反面、第2不純物領域をボディ領域と同じ工程で形成することができるので、これによる工程の簡略化を図ることができる。
【0012】
また、請求項5に記載のように、第2不純物領域は、ボディ領域の周囲を取り囲む環状に形成されていることが好ましい。この場合、第2不純物領域をVDMOSのガードリングとして機能させることができる。
【発明を実施するための最良の形態】
【0013】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の第1の実施形態に係る半導体装置の模式的な平面図である。図2は、図1に示す半導体装置の切断線II−IIにおける断面図である。図3は、図1に示す半導体装置の切断線III−IIIにおける断面図である。
図2,3に示すように、半導体装置1は、半導体層2を備えている。半導体層2は、たとえば、シリコンからなる。半導体層2の表面には、図1に示すように、環状のフィールド酸化膜(たとえば、LOCOS(Local Oxidation of Silicon)法により形成されるシリコン酸化膜)3が形成されている。フィールド酸化膜3に囲まれる領域とフィールド酸化膜3の外側の領域とは、フィールド酸化膜3によって絶縁分離されており、フィールド酸化膜3に囲まれる領域には、並列に接続された複数のVDMOSが形成されている。
【0014】
図2,3に示すように、半導体層2には、N++型(後述するソース領域13のN型不純物濃度よりも高濃度なN型)のドレイン領域4、N型のドリフト領域5およびP型のボディ領域6が基層側からこの順に形成されている。図1に示すように、ボディ領域6は、フィールド酸化膜3に囲まれる領域の中央部に形成されている。
半導体層2には、平面視櫛歯状のトレンチ7が形成されている。具体的には、トレンチ7は、互いに平行をなして所定方向に延びる複数の平行部8と、所定方向と直交する方向に延び、各平行部8の一端を連結する連結部9とを有している。図2,3に示すように、トレンチ7(平行部8および連結部9)は、ボディ領域6をその表面から掘り下がり、ボディ領域6を貫通して、その底部がドリフト領域5に達している。
【0015】
トレンチ7の内面には、SiO2(酸化シリコン)からなるゲート絶縁膜10が形成されている。そして、トレンチ7内には、ゲート絶縁膜10を介して、ドープトポリシリコン(たとえば、N型不純物がドーピングされたポリシリコン)からなるゲート電極11が埋設されている。
トレンチ7の底部の周囲には、P+型(ボディ領域6のP型不純物濃度よりも高濃度なP型)の第1不純物領域12が形成されている。第1不純物領域12は、ボディ領域6から離間している。
【0016】
ボディ領域6の表層部には、N+型(ドリフト領域5の不純物濃度よりも高濃度なN型)のソース領域13および複数のP+型のボディコンタクト領域14が形成されている。ソース領域13は、ボディ領域6の表層部におけるボディコンタクト領域14を除く全域に形成されている。ボディコンタクト領域14は、トレンチ7に対して間隔を空けて、トレンチ7の平行部8に沿う方向に一定間隔で形成されている。
【0017】
また、図1,3に示すように、半導体層2には、フィールド酸化膜3に囲まれる領域の周縁部に、つまりボディ領域6の周囲を取り囲む環状の部分に、P型の第2不純物領域15がボディ領域6との間にトレンチ7を挟んで形成されている。図2,3に示すように、第2不純物領域15は、半導体層2の表面からボディ領域6の最深部よりも深い位置に達する深さを有し、その最深部は、トレンチ7の連結部9の底部の周囲に形成されている第1不純物領域12に接続されている。
【0018】
第2不純物領域15の表層部には、P+型のコンタクト領域16が形成されている。
なお、ボディ領域6および第2不純物領域15の表面上にも、SiO2からなる酸化膜が形成されている。ボディ領域6および第2不純物領域15の表面上の酸化膜は、ゲート絶縁膜10と一体化している。
半導体層2上には、その表面全域を覆うように、層間絶縁膜(図示せず)が形成されている。層間絶縁膜には、各ボディコンタクト領域14に対応して、プラグ17が埋設されている。各プラグ17は、層間絶縁膜を貫通し、ソース領域13のボディコンタクト領域14の周囲の部分とボディコンタクト領域14とに跨って接続(バッティングコンタクト)されている。また、層間絶縁膜には、コンタクト領域16上に、複数のプラグ18がトレンチ7の連結部9が延びる方向に一定間隔を空けて埋設されている。各プラグ18は、層間絶縁膜を貫通し、コンタクト領域16に接続されている。そして、層間絶縁膜上には、複数のプラグ17に共通に接続されるソース配線19と、複数のプラグ18に共通に接続される排出配線20とが形成されている。ソース配線19および排出配線20は、接地されている。
【0019】
なお、図1において、ソース配線19の図示が省略されている。
半導体層2の裏面には、ドレイン電極(図示せず)が形成されている。このドレイン電極に適当な大きさの正電圧が印加されつつ、ゲート電極11の電位(ゲート電圧)が制御されることにより、ボディ領域6におけるゲート絶縁膜10との界面近傍にチャネルが形成されて、ドレイン領域4とソース領域13との間に電流が流れる。
【0020】
図4A〜4M,5A〜5Mは、図2,3に示す半導体装置の製造工程を順に示す模式的な断面図である。図4A〜4Mの切断面は、図2の切断面と同じである。また、図5A〜5Mの切断面は、図3の切断面と同じである。
半導体装置1の製造工程では、まず、図4A,5Aに示すように、基層部にドレイン領域4が形成された半導体層2の表面に、熱酸化法により、SiO2からなる酸化膜41が形成される。次に、LPCVD(Low Pressure Chemical Vapor Deposition)法により、酸化膜41上に、SiN(窒化シリコン)からなる窒化膜42が形成される。
【0021】
その後、フォトリソグラフィにより、窒化膜42上に、レジストパターンが形成され、このレジストパターンをマスクとするエッチングにより、酸化膜41および窒化膜42が選択的に除去される。そして、熱処理が行われる。これにより、図4Bに示すように、半導体層2の表面にフィールド酸化膜3が形成される。すなわち、図4A,4B,5A,5Bに示す工程では、LOCOS法により、半導体層2の表面にフィールド酸化膜3が形成される。熱処理の後、図4B,5Bに示すように、酸化膜41および窒化膜42は除去される。
【0022】
次いで、図4C,5Cに示すように、熱酸化法により、半導体層2の表面に、SiO2からなるパッド酸化膜43が形成される。さらに、LPCVD法により、パッド酸化膜43上に、窒化膜44が形成される。
そして、図4D,5Dに示すように、フォトリソグラフィおよびエッチングにより、パッド酸化膜43および窒化膜44が選択的に除去される。そして、パッド酸化膜43および窒化膜44をマスクとするエッチングにより、半導体層2が掘り下げられることにより、トレンチ7が形成される。
【0023】
その後、図4E,5Eに示すように、熱酸化法により、トレンチ7の内面に、SiO2からなる犠牲酸化膜45が形成される。パッド酸化膜43および窒化膜44は、除去されずに残されている。
そして、図4F,5Fに示すように、イオン注入法により、パッド酸化膜43および窒化膜44をマスクとして、トレンチ7を通して、半導体層2におけるトレンチ7の底部の周囲にP型不純物(たとえば、ボロン)が注入される。
【0024】
次いで、図4G,5Gに示すように、犠牲酸化膜45、窒化膜44およびパッド酸化膜43がこの順に除去される。
そして、図4H,5Hに示すように、熱酸化法により、トレンチ7の内面を含む半導体層2の表面に、SiO2からなる酸化膜が形成される。トレンチ7の内面に形成される酸化膜は、ゲート絶縁膜10をなす。このときの熱処理により、半導体層2に注入されたP型不純物が拡散し、トレンチ7の底部の周囲に、第1不純物領域12が形成される。その後、CVD(Chemical Vapor Deposition:化学気相成長)法により、半導体層2上に、トレンチ7を埋め尽くすように、ドープトポリシリコンが堆積される。そして、そのドープトポリシリコンの堆積層のエッチバックにより、トレンチ7内にゲート絶縁膜10を介して埋設されたゲート電極11が形成される。
【0025】
ゲート電極11の形成後、図4I,5Iに示すように、フォトリソグラフィにより、フィールド酸化膜3に囲まれる領域の中央部を選択的に露出させる開口を有するレジストパターン46が形成される。そして、イオン注入法により、レジストパターン46をマスクとして、フィールド酸化膜3に囲まれる領域の中央部にP型不純物が注入される。P型不純物の注入後、レジストパターン46は除去される。
【0026】
次いで、図4J,5Jに示すように、フォトリソグラフィにより、フィールド酸化膜3に囲まれる領域の周縁部を選択的に露出させる開口を有するレジストパターン47が形成される。そして、イオン注入法により、レジストパターン47をマスクとして、フィールド酸化膜3に囲まれる領域の周縁部にP型不純物が注入される。このときの注入エネルギーは、フィールド酸化膜3に囲まれる領域の中央部にP型不純物を注入するときの注入エネルギーよりも大きく、フィールド酸化膜3に囲まれる領域の周縁部には、その中央部よりも深い位置までP型不純物が注入される。P型不純物の注入後、レジストパターン47は除去される。
【0027】
つづいて、フィールド酸化膜3に囲まれる領域に注入されたP型不純物が拡散(ドライブイン)させるための熱処理が行われる。P型不純物の拡散により、図4K,5Kに示すように、半導体層2には、フィールド酸化膜3に囲まれる領域の中央部にボディ領域6が形成され、フィールド酸化膜3に囲まれる領域の周縁部に第2不純物領域15が形成される。
【0028】
その後、図4L,5Lに示すように、フォトリソグラフィにより、半導体層2上に、レジストパターン48が形成される。そして、イオン注入法により、レジストパターン48をマスクとして、半導体層2のレジストパターン48から露出した部分にN型不純物(たとえば、ヒ素)が注入される。これにより、ソース領域13が形成される。N型不純物の注入後、レジストパターン48は除去される。
【0029】
また、図4M,5Mに示すように、半導体層2上に、レジストパターン49が形成される。そして、イオン注入法により、レジストパターン49をマスクとして、半導体層2のレジストパターン49から露出した部分にP型不純物が注入される。これにより、ボディコンタクト領域14およびコンタクト領域16が形成される。P型不純物の注入後、レジストパターン49は除去される。
【0030】
この後、半導体層2上に層間絶縁膜が形成され、さらに、プラグ17,18、ソース配線19および排出配線20などが形成されて、図1に示す半導体装置1が得られる。
半導体装置1において、ソース領域13とドリフト領域5(ドレイン領域4)との間にVDMOSの定格値を超える電圧が印加されると、第1不純物領域12の最深部付近に最も高い電界が生じ、その第1不純物領域12の最深部付近でアバランシェ降伏が起こる。アバランシェ降伏により発生したホールは、第1不純物領域12から第2不純物領域15および排出配線20を介して排出される。これにより、ホールがボディ領域6に流れこむことを防止でき、ドリフト領域5、ボディ領域6およびソース領域13からなる寄生トランジスタのターンオンを防止できる。よって、各VDMOSのアバランシェ耐量の向上を図ることができる。
【0031】
また、第2不純物領域15がボディ領域6の周囲を取り囲む環状に形成されているので、この第2不純物領域15をVDMOSのガードリングとして機能させることができる。
図6は、本発明の第2の実施形態に係る半導体装置の構造を示す模式的な断面図である。図6において、図2に示す各部に相当する部分には、図2の場合と同一の参照符号を付している。また、図6に示す半導体装置の平面図は、図2に示す半導体装置の平面図、つまり図1と同じであり、図6の切断面は、図2の切断面と同じである。以下では、図6に示す構造について、図2に示す構造との相違点のみを取り上げて説明し、同一の参照符号を付した各部の説明を省略する。
【0032】
図6に示す半導体装置61では、第2不純物領域15がボディ領域6と同じ深さを有している。そして、第2不純物領域15の下方には、P型の不純物埋込領域62が形成されている。不純物埋込領域62は、第2不純物領域15に接続されるとともに、第1不純物領域12に接続されている。これにより、アバランシェ降伏により発生するホールは、第1不純物領域12から不純物埋込領域62に流れ込み、不純物埋込領域62から第2不純物領域15および排出配線20を介して排出される。よって、図2に示す半導体装置1と同様に、ホールがボディ領域6に流れこむことを防止でき、ドリフト領域5、ボディ領域6およびソース領域13からなる寄生トランジスタのターンオンを防止できる。その結果、各VDMOSのアバランシェ耐量の向上を図ることができる。
【0033】
図7A〜7O,8A〜8Oは、図6に示す半導体装置の製造工程を順に示す模式的な断面図である。図7A〜7Oの切断面は、図2の切断面と同じである。また、図8A〜8Oの切断面は、図3の切断面と同じである。
半導体装置61の製造工程では、まず、図7A,8Aに示すように、基層部にドレイン領域4が形成されたシリコンからなる半導体基層71の表面に、熱酸化法により、SiO2からなる酸化膜72が形成される。その後、フォトリソグラフィにより、酸化膜72上に、レジストパターン73が形成される。つづいて、エッチングにより、酸化膜72におけるレジストパターン73から露出する部分が除去され、半導体基層71が部分的に露出する。そして、イオン注入法により、酸化膜72およびレジストパターン73をマスクとして、半導体基層71の露出した部分にP型不純物が注入される。
【0034】
次に、熱処理が行われる。この熱処理により、図7Bに示すように、フィールド酸化膜3に囲まれる領域に注入されたP型不純物が拡散する。また、半導体基層71の露出した部分に、酸化膜74が形成される。酸化膜74は、酸化膜72と一体をなす。図8Bに示される部分では、熱処理による変化はない。
その後、HF(フッ酸)を用いたエッチングにより、酸化膜72,74が除去される。そして、図7C,8Cに示すように、エピタキシャル成長法により、半導体基層71上に、N型不純物がドーピングされたシリコンからなるエピタキシャル層75が形成される。このとき、半導体基層71に注入されているP型不純物がエピタキシャル層75にも拡散し、半導体基層71およびエピタキシャル層75に跨って、不純物埋込領域62が形成される。エピタキシャル層75は、半導体基層71と一体化し、半導体基層71とともに半導体層2となる。
【0035】
この後、図7Dに示すように、LOCOS法により、半導体層2の表面にフィールド酸化膜3が形成される。図8Dに示される部分には、フィールド酸化膜3は形成されない。
次いで、図7E,8Eに示すように、熱酸化法により、半導体層2の表面に、SiO2からなるパッド酸化膜76が形成される。さらに、LPCVD法により、パッド酸化膜76上に、窒化膜77が形成される。
【0036】
そして、図7F,8Fに示すように、フォトリソグラフィおよびエッチングにより、パッド酸化膜76および窒化膜77が選択的に除去される。そして、パッド酸化膜76および窒化膜77をマスクとするエッチングにより、半導体層2が掘り下げられることにより、トレンチ7が形成される。
その後、図7G,8Gに示すように、熱酸化法により、トレンチ7の内面に、SiO2からなる犠牲酸化膜78が形成される。パッド酸化膜76および窒化膜77は、除去されずに残されている。
【0037】
そして、図7H,8Hに示すように、イオン注入法により、パッド酸化膜76および窒化膜77をマスクとして、トレンチ7を通して、半導体層2におけるトレンチ7の底部の周囲にP型不純物が注入される。
次いで、図7I,8Iに示すように、犠牲酸化膜78、窒化膜77およびパッド酸化膜76がこの順に除去される。
【0038】
そして、図7J,8Jに示すように、熱酸化法により、トレンチ7の内面を含む半導体層2の表面に、SiO2からなる酸化膜が形成される。トレンチ7の内面に形成される酸化膜は、ゲート絶縁膜10をなす。このときの熱処理により、半導体層2に注入されたP型不純物が拡散し、トレンチ7の底部の周囲に、第1不純物領域12が形成される。その後、CVDにより、半導体層2上に、トレンチ7を埋め尽くすように、ドープトポリシリコンが堆積される。そして、そのドープトポリシリコンの堆積層のエッチバックにより、トレンチ7内にゲート絶縁膜10を介して埋設されたゲート電極11が形成される。
【0039】
ゲート電極11の形成後、図7K,8Kに示すように、フィールド酸化膜3に囲まれる領域の中央部を選択的に露出させる開口を有するレジストパターン79が形成される。そして、イオン注入法により、レジストパターン79をマスクとして、フィールド酸化膜3に囲まれる領域の中央部にP型不純物が注入される。P型不純物の注入後、レジストパターン79は除去される。
【0040】
次いで、図7L,8Lに示すように、フィールド酸化膜3に囲まれる領域の周縁部を選択的に露出させる開口を有するレジストパターン80が形成される。そして、イオン注入法により、レジストパターン80をマスクとして、フィールド酸化膜3に囲まれる領域の周縁部にP型不純物が注入される。このときのP型不純物の注入濃度は、フィールド酸化膜3に囲まれる領域の中央部にP型不純物を注入するときの注入濃度よりも大きい。P型不純物の注入後、レジストパターン80は除去される。
【0041】
つづいて、熱処理により、フィールド酸化膜3に囲まれる領域に注入されたP型不純物が拡散(ドライブイン)される。この拡散により、図7M,8Mに示すように、半導体層2には、フィールド酸化膜3に囲まれる領域の中央部にボディ領域6が形成され、フィールド酸化膜3に囲まれる領域の周縁部に第2不純物領域15が形成される。
その後、図7N,8Nに示すように、半導体層2上に、レジストパターン81が形成される。そして、イオン注入法により、レジストパターン81をマスクとして、半導体層2のレジストパターン81から露出した部分にN型不純物が注入される。これにより、ソース領域13が形成される。N型不純物の注入後、レジストパターン81は除去される。
【0042】
また、図7O,8Oに示すように、半導体層2上に、レジストパターン82が形成される。そして、イオン注入法により、レジストパターン82をマスクとして、半導体層2のレジストパターン82から露出した部分にP型不純物が注入される。これにより、ボディコンタクト領域14およびコンタクト領域16が形成される。P型不純物の注入後、レジストパターン82は除去される。
【0043】
この後、半導体層2上に層間絶縁膜が形成され、さらに、プラグ17,18、ソース配線19および排出配線20などが形成されて、図6に示す半導体装置61が得られる。
なお、ボディ領域6のP型不純物濃度よりも第2不純物領域15のP型不純物濃度の方が大きい場合の製造方法について説明したが、ボディ領域6のP型不純物濃度と第2不純物領域15のP型不純物濃度とが同じでよい場合には、図7K,8Kに示す工程と図7L,8Lに示す工程とが合わされて、レジストパターン79,80を形成せずに、半導体層2の全面にP型不純物が注入されてもよい。
【0044】
以上、本発明の2つの実施形態を説明したが、これらの実施形態には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
たとえば、半導体装置1,61において、各半導体部分の導電型(P型、N型)を反転した構造が採用されてもよい。
【図面の簡単な説明】
【0045】
【図1】図1は、本発明の第1の実施形態に係る半導体装置の模式的な平面図である。
【図2】図2は、図1に示す半導体装置の切断線II−IIにおける断面図である。
【図3】図3は、図1に示す半導体装置の切断線III−IIIにおける断面図である。
【図4A】図4Aは、図2,3に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図4B】図4Bは、図4Aの次の工程を示す模式的な断面図である。
【図4C】図4Cは、図4Bの次の工程を示す模式的な断面図である。
【図4D】図4Dは、図4Cの次の工程を示す模式的な断面図である。
【図4E】図4Eは、図4Dの次の工程を示す模式的な断面図である。
【図4F】図4Fは、図4Eの次の工程を示す模式的な断面図である。
【図4G】図4Gは、図4Fの次の工程を示す模式的な断面図である。
【図4H】図4Hは、図4Gの次の工程を示す模式的な断面図である。
【図4I】図4Iは、図4Hの次の工程を示す模式的な断面図である。
【図4J】図4Jは、図4Iの次の工程を示す模式的な断面図である。
【図4K】図4Kは、図4Jの次の工程を示す模式的な断面図である。
【図4L】図4Lは、図4Kの次の工程を示す模式的な断面図である。
【図4M】図4Mは、図4Lの次の工程を示す模式的な断面図である。
【図5A】図5Aは、図2,3に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図5B】図5Bは、図5Aの次の工程を示す模式的な断面図である。
【図5C】図5Cは、図5Bの次の工程を示す模式的な断面図である。
【図5D】図5Dは、図5Cの次の工程を示す模式的な断面図である。
【図5E】図5Eは、図5Dの次の工程を示す模式的な断面図である。
【図5F】図5Fは、図5Eの次の工程を示す模式的な断面図である。
【図5G】図5Gは、図5Fの次の工程を示す模式的な断面図である。
【図5H】図5Hは、図5Gの次の工程を示す模式的な断面図である。
【図5I】図5Iは、図5Hの次の工程を示す模式的な断面図である。
【図5J】図5Jは、図5Iの次の工程を示す模式的な断面図である。
【図5K】図5Kは、図5Jの次の工程を示す模式的な断面図である。
【図5L】図5Lは、図5Kの次の工程を示す模式的な断面図である。
【図5M】図5Mは、図5Lの次の工程を示す模式的な断面図である。
【図6】図6は、本発明の第2の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図7A】図7Aは、図6に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図7B】図7Bは、図7Aの次の工程を示す模式的な断面図である。
【図7C】図7Cは、図7Bの次の工程を示す模式的な断面図である。
【図7D】図7Dは、図7Cの次の工程を示す模式的な断面図である。
【図7E】図7Eは、図7Dの次の工程を示す模式的な断面図である。
【図7F】図7Fは、図7Eの次の工程を示す模式的な断面図である。
【図7G】図7Gは、図7Fの次の工程を示す模式的な断面図である。
【図7H】図7Hは、図7Gの次の工程を示す模式的な断面図である。
【図7I】図7Iは、図7Hの次の工程を示す模式的な断面図である。
【図7J】図7Jは、図7Iの次の工程を示す模式的な断面図である。
【図7K】図7Kは、図7Jの次の工程を示す模式的な断面図である。
【図7L】図7Lは、図7Kの次の工程を示す模式的な断面図である。
【図7M】図7Mは、図7Lの次の工程を示す模式的な断面図である。
【図7N】図7Nは、図7Mの次の工程を示す模式的な断面図である。
【図7O】図7Oは、図7Nの次の工程を示す模式的な断面図である。
【図8A】図8Aは、図6に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図8B】図8Bは、図8Aの次の工程を示す模式的な断面図である。
【図8C】図8Cは、図8Bの次の工程を示す模式的な断面図である。
【図8D】図8Dは、図8Cの次の工程を示す模式的な断面図である。
【図8E】図8Eは、図8Dの次の工程を示す模式的な断面図である。
【図8F】図8Fは、図8Eの次の工程を示す模式的な断面図である。
【図8G】図8Gは、図8Fの次の工程を示す模式的な断面図である。
【図8H】図8Hは、図8Gの次の工程を示す模式的な断面図である。
【図8I】図8Iは、図8Hの次の工程を示す模式的な断面図である。
【図8J】図8Jは、図8Iの次の工程を示す模式的な断面図である。
【図8K】図8Kは、図8Jの次の工程を示す模式的な断面図である。
【図8L】図8Lは、図8Kの次の工程を示す模式的な断面図である。
【図8M】図8Mは、図8Lの次の工程を示す模式的な断面図である。
【図8N】図8Nは、図8Mの次の工程を示す模式的な断面図である。
【図8O】図8Oは、図8Nの次の工程を示す模式的な断面図である。
【図9】図9は、VDMOSを備える従来の半導体装置の模式的な断面図である。
【符号の説明】
【0046】
1 半導体装置
2 半導体層
5 ドリフト領域
6 ボディ領域
7 トレンチ
8 平行部
9 連結部
10 ゲート絶縁膜
11 ゲート電極
12 第1不純物領域
13 ソース領域
15 第2不純物領域
61 半導体装置
62 不純物埋込領域
【特許請求の範囲】
【請求項1】
半導体層と、
前記半導体層に形成された第1導電型のドリフト領域と、
前記半導体層における前記ドリフト領域上に形成された第2導電型のボディ領域と、
前記ボディ領域の表面から前記半導体層を掘り下がり、その底部がドリフト領域に達するトレンチと、
前記トレンチの内面上に形成されたゲート絶縁膜と、
前記トレンチに前記ゲート絶縁膜を介して埋設されたゲート電極と、
前記ボディ領域の表層部に形成された第1導電型のソース領域と、
前記トレンチの底部の周囲に前記ボディ領域から離間して形成された第2導電型の第1不純物領域と、
前記半導体層における前記ボディ領域の側方に、前記ボディ領域から分離して形成され、前記第1不純物領域と電気的に接続される第2導電型の第2不純物領域とを含む、半導体装置。
【請求項2】
前記トレンチは、互いに平行をなして所定方向に延びる複数の平行部と、前記所定方向と直交する方向に延び、各前記平行部の一端を連結する連結部とを有している、請求項1に記載の半導体装置。
【請求項3】
前記第2不純物領域は、前記半導体層の表面から前記第1不純物領域に達する深さを有している、請求項1または2に記載の半導体装置。
【請求項4】
前記第2不純物領域は、前記ボディ領域と同じ深さを有し、
前記第2不純物領域の下方に形成され、前記第1不純物領域および前記第2不純物領域に接続される第2導電型の不純物埋込領域をさらに含む、請求項1または2に記載の半導体装置。
【請求項5】
前記第2不純物領域は、前記ボディ領域の周囲を取り囲む環状に形成されている、請求項1〜4のいずれか一項に記載の半導体装置。
【請求項1】
半導体層と、
前記半導体層に形成された第1導電型のドリフト領域と、
前記半導体層における前記ドリフト領域上に形成された第2導電型のボディ領域と、
前記ボディ領域の表面から前記半導体層を掘り下がり、その底部がドリフト領域に達するトレンチと、
前記トレンチの内面上に形成されたゲート絶縁膜と、
前記トレンチに前記ゲート絶縁膜を介して埋設されたゲート電極と、
前記ボディ領域の表層部に形成された第1導電型のソース領域と、
前記トレンチの底部の周囲に前記ボディ領域から離間して形成された第2導電型の第1不純物領域と、
前記半導体層における前記ボディ領域の側方に、前記ボディ領域から分離して形成され、前記第1不純物領域と電気的に接続される第2導電型の第2不純物領域とを含む、半導体装置。
【請求項2】
前記トレンチは、互いに平行をなして所定方向に延びる複数の平行部と、前記所定方向と直交する方向に延び、各前記平行部の一端を連結する連結部とを有している、請求項1に記載の半導体装置。
【請求項3】
前記第2不純物領域は、前記半導体層の表面から前記第1不純物領域に達する深さを有している、請求項1または2に記載の半導体装置。
【請求項4】
前記第2不純物領域は、前記ボディ領域と同じ深さを有し、
前記第2不純物領域の下方に形成され、前記第1不純物領域および前記第2不純物領域に接続される第2導電型の不純物埋込領域をさらに含む、請求項1または2に記載の半導体装置。
【請求項5】
前記第2不純物領域は、前記ボディ領域の周囲を取り囲む環状に形成されている、請求項1〜4のいずれか一項に記載の半導体装置。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図4K】
【図4L】
【図4M】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図5I】
【図5J】
【図5K】
【図5L】
【図5M】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図7F】
【図7G】
【図7H】
【図7I】
【図7J】
【図7K】
【図7L】
【図7M】
【図7N】
【図7O】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図8F】
【図8G】
【図8H】
【図8I】
【図8J】
【図8K】
【図8L】
【図8M】
【図8N】
【図8O】
【図9】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図4K】
【図4L】
【図4M】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図5I】
【図5J】
【図5K】
【図5L】
【図5M】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図7F】
【図7G】
【図7H】
【図7I】
【図7J】
【図7K】
【図7L】
【図7M】
【図7N】
【図7O】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図8F】
【図8G】
【図8H】
【図8I】
【図8J】
【図8K】
【図8L】
【図8M】
【図8N】
【図8O】
【図9】
【公開番号】特開2010−103314(P2010−103314A)
【公開日】平成22年5月6日(2010.5.6)
【国際特許分類】
【出願番号】特願2008−273551(P2008−273551)
【出願日】平成20年10月23日(2008.10.23)
【出願人】(000116024)ローム株式会社 (3,539)
【公開日】平成22年5月6日(2010.5.6)
【国際特許分類】
【出願日】平成20年10月23日(2008.10.23)
【出願人】(000116024)ローム株式会社 (3,539)
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