半導体装置
【課題】ＰＡモジュールを構成するパッケージを実装基板に実装する際、パッケージと実装基板の接続信頼性を向上できる技術を提供する。
【解決手段】裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅に比べて、裏面導体パターンＣＰ２の幅が小さくなっている。詳細には、例えば、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとは、Ｘ方向に並ぶように配置されており、このＸ方向に並んで配置されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂが裏面導体パターンＣＰ２で接続されている。このとき、裏面導体パターンＣＰ２の接続方向（接続線方向）がＸ方向となっており、このＸ方向と直交する（交差する）Ｙ方向に着目すると、裏面導体パターンＣＰ２のＹ方向の幅は、裏面端子ＴＥＰａのＹ方向の幅や裏面端子ＴＥＰｂのＹ方向の幅よりも小さくなっている。
【解決手段】裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅に比べて、裏面導体パターンＣＰ２の幅が小さくなっている。詳細には、例えば、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとは、Ｘ方向に並ぶように配置されており、このＸ方向に並んで配置されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂが裏面導体パターンＣＰ２で接続されている。このとき、裏面導体パターンＣＰ２の接続方向（接続線方向）がＸ方向となっており、このＸ方向と直交する（交差する）Ｙ方向に着目すると、裏面導体パターンＣＰ２のＹ方向の幅は、裏面端子ＴＥＰａのＹ方向の幅や裏面端子ＴＥＰｂのＹ方向の幅よりも小さくなっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体チップを搭載した配線基板を実装基板（マザーボード）に実装する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００６−６６７３１号公報（特許文献１）には、高周波モジュールに用いられる配線基板の裏面電極パターンが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−６６７３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、およびＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信機器（例えば、携帯電話機）が世界的に普及している。一般に、この種の移動体通信機器は、電波の放射と受信をするアンテナ、アンテナでの送受信を切り替えるアンテナスイッチ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（ＰＡ（Power Amplifier）モジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
【０００５】
移動体通信機器のＰＡモジュールの電力増幅回路に用いられる増幅素子としては、ＨＢＴ、ＨＥＭＴなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが、目的や状況に応じて使用されている。
【０００６】
例えば、ＰＡモジュールとして、シリコンよりなる１つの半導体チップに電力を増幅する電力増幅部（電力増幅回路）と、この電力増幅部による増幅を制御する電力制御部とを形成するものがある。このとき、電力増幅部は多段増幅を行なうように構成され、例えば、多段のすべての増幅素子としてＬＤＭＯＳＦＥＴを使用しているものがある。そして、電力制御部としては、通常のＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）を使用している。
【０００７】
このように構成されている半導体チップを配線基板上に搭載することで、ＰＡモジュールが形成される。すなわち、半導体チップを配線基板に搭載したパッケージ（半導体装置）がＰＡモジュールとなる。このＰＡモジュールを構成するパッケージは、例えば、移動体通信機器のマザーボード（実装基板）に搭載される。
【０００８】
ＰＡモジュールを構成するパッケージ形態としては、例えば、ＬＧＡ（Land Grid Array）が採用されている。ＬＧＡは、まず、配線基板の表面（主面）に半導体チップを搭載し、この半導体チップに形成されているボンディングパッドと、配線基板の表面に形成される端子とをワイヤで接続している。そして、配線基板の表面に形成されている端子は、配線基板を貫通するビアと電気的に接続される。配線基板を貫通するビアは、配線基板の裏面に形成されている端子と接続される。この配線基板の裏面に形成されている端子が外部接続端子となる。具体的に、ＬＧＡでは配線基板の裏面に複数の端子が形成されているが、例えば、配線基板の裏面の中央部に第１基準電位用端子が形成され、この第１基準電位用端子を囲む配線基板の周辺部に沿って複数の端子が形成されている。この配線基板の周辺部に沿って配置されている複数の端子には、信号用端子や第２基準電位用端子が含まれている。つまり、ＬＧＡでは、基準電位（グラウンド電位）を供給する端子が複数（例えば、第１基準電位用端子や第２基準電位用端子）存在している。
【０００９】
このとき、同じ基準電位を供給する第１基準電位用端子や第２基準電位用端子は、互いに電気的に独立して半導体チップ内の集積回路の各構成回路に供給されているが、この第１基準電位用端子や第２基準電位用端子を電気的に接続することにより、基準電位の安定性が強化される。つまり、基準電位の電位がゆれて不安定となると、集積回路に発振現象などが生じて正常に動作しなくなるおそれがある。したがって、基準電位は安定的に供給することが望ましい。本発明者の検討によると、基準電位を供給する複数の端子（例えば、第１基準電位用端子と第２基準電位用端子）を電気的に独立して構成するよりも、基準電位を供給する複数の端子（第１基準電位用端子と第２基準電位用端子）を電気的に接続することにより、基準電位の安定化を図ることができることがわかっている。
【００１０】
そこで、ＰＡモジュールを構成するＬＧＡにおいて、基準電位の安定化を図る観点から、配線基板の裏面に形成されている第１基準電位用端子と第２基準電位用端子とを裏面に形成された導体パターンで電気的に接続する構成が考えられる。
【００１１】
しかし、このように構成する場合、以下に示す問題点が発生する。すなわち、ＰＡモジュールを構成するＬＧＡは、実装基板（マザーボード）に実装される。このとき、ＬＧＡの裏面に形成されている端子と実装基板に形成されている電極とが半田を介して接続するように、ＬＧＡは実装基板に実装される。ここで、ＬＧＡの裏面に形成された端子には、第１基準電位用端子と第２基準電位用端子のように互いに導体パターンで接続されている端子と、信号端子のように独立して配置されている端子が存在することになる。この場合、互いに導体パターンで接続されている端子と、独立して配置されている端子との間に面積差が生じるため、これらの端子上に形成される半田の面積にも差が生じる結果、互いに導体パターンで接続されている端子上と、独立して配置されている端子上に形成される半田の厚さに差が生じる。すると、一部の端子で実装基板に形成されている電極との接触不良（実装不良）が生じるおそれが高くなる。
【００１２】
本発明の目的は、ＰＡモジュールを構成するパッケージを実装基板に実装する際、パッケージと実装基板の接続信頼性を向上できる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態による半導体装置は、（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の裏面とを有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備える。ここで、前記配線基板の前記裏面には、（ｂ１）前記裏面の中央部に形成され、グラウンド電位が印加される中央グラウンド端子と、（ｂ２）前記中央グラウンド端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の周辺端子とが形成されている。前記複数の周辺端子には、グラウンド電位が印加され、かつ、互いに隣り合う位置に配置される第１周辺グラウンド端子と第２周辺グラウンド端子が含まれ、
前記第１周辺グラウンド端子と前記第２周辺グラウンド端子とは、前記裏面に形成された導体パターンで電気的に接続されている。このとき、前記導体パターンの幅は、前記第１周辺グラウンド端子の幅および前記第２周辺グラウンド端子の幅よりも小さいことを特徴とするものである。
【００１６】
また、代表的な実施の形態による半導体装置は、（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の裏面とを有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備える。ここで、前記配線基板の前記裏面には、（ｂ１）前記裏面の中央部に形成され、グラウンド電位が印加される中央グラウンド端子と、（ｂ２）前記中央グラウンド端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の周辺端子とが形成されている。前記複数の周辺端子には、グラウンド電位が印加される第１周辺グラウンド端子が含まれ、前記中央グラウンド端子と前記第１周辺グラウンド端子とは、前記裏面に形成された導体パターンで電気的に接続されている。このとき、前記導体パターンの幅は、前記第１周辺グラウンド端子の幅よりも小さいことを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
ＰＡモジュールを構成するパッケージを実装基板に実装する際、パッケージと実装基板の接続信頼性を向上できる。
【図面の簡単な説明】
【００１９】
【図１】携帯電話機の送受信部の構成を示すブロック図である。
【図２】本発明の実施の形態におけるＰＡモジュールの回路ブロック構成を示す図である。
【図３】増幅回路の構成例を示す図である。
【図４】電力増幅器の増幅回路を構成する半導体増幅素子をＬＤＭＯＳＦＥＴから形成した場合の半導体チップにおける断面図である。
【図５】アンテナスイッチを構成する半導体チップに形成されたＨＥＭＴの構成を示す断面図である。
【図６】実施の形態におけるＰＡモジュールの実装構成を示す平面図である。
【図７】実施の形態におけるＰＡモジュールの実装構成を示す断面図である。
【図８】一般的なＰＡモジュールの裏面におけるレイアウト構成を示す図である。
【図９】ＰＡモジュールを実装基板に搭載した状態を示す模式的な平面図である。
【図１０】実装基板に形成されている電極の一部を示す図である。
【図１１】一般的なＰＡモジュールに形成されている裏面端子を示す図である。
【図１２】実装基板上に一般的なＰＡモジュールを搭載した断面図である。
【図１３】比較例であるＰＡモジュールの裏面におけるレイアウト構成を示す図である。
【図１４】実装基板に形成されている電極の一部を示す図である。
【図１５】比較例であるＰＡモジュールに形成されている裏面端子を示す図である。
【図１６】実装基板上に比較例であるＰＡモジュールを搭載した断面図である。
【図１７】他の比較例であるＰＡモジュールに形成されている端子を示す図である。
【図１８】実装基板上に他の比較例であるＰＡモジュールを搭載した断面図である。
【図１９】実装基板上に他の比較例であるＰＡモジュールを搭載した場合の問題点を説明する図である。
【図２０】実施の形態であるＰＡモジュールの裏面におけるレイアウト構成を示す図である。
【図２１】実装基板に形成されている電極の一部を示す図である。
【図２２】実施の形態であるＰＡモジュールに形成されている端子を示す図である。
【図２３】実施の形態であるＰＡモジュールに形成されている別構成の端子を示す図である。
【図２４】実施の形態であるＰＡモジュールを実装基板に搭載した場合、ＰＡモジュールに形成されている端子間に半田が広がる様子を示す図である。
【図２５】比較例であるＰＡモジュールを実装基板に搭載した場合、ＰＡモジュールに形成されている端子間に半田が広がる様子を示す図である。
【図２６】実装基板上に実施の形態であるＰＡモジュールを搭載した断面図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２５】
＜＜送受信部構成＞＞
図１は、携帯電話機の送受信部の構成を示すブロック図である。図１に示すように、携帯電話機１は、アプリケーションプロセッサ２、メモリ３、ベースバンド部４、ＲＦＩＣ５、電力増幅器６、ＳＡＷ（Surface Acoustic Wave）フィルタ７、アンテナスイッチ８およびアンテナ９を有している。
【００２６】
アプリケーションプロセッサ２は、例えば、ＣＰＵ（Central Processing Unit）から構成され、携帯電話機１のアプリケーション機能を実現する機能を有している。具体的には、メモリ３から命令を読みだして解読し、解読した結果に基づいて各種の演算や制御することによりアプリケーション機能を実現している。メモリ３は、データを記憶する機能を有しており、例えば、アプリケーションプロセッサ２を動作させるプログラムや、アプリケーションプロセッサ２での処理データを記憶するように構成されている。また、メモリ３は、アプリケーションプロセッサ２だけでなく、ベースバンド部４ともアクセスできるようになっており、ベースバンド部４で処理されるデータの記憶にも使用できるようになっている。
【００２７】
ベースバンド部４は、中央制御部であるＣＰＵを内蔵し、送信時には、操作部を介したユーザ（通話者）からの音声信号（アナログ信号）をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。
【００２８】
ＲＦＩＣ５は、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。電力増幅器６は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。ＳＡＷフィルタ７は、受信信号から所定の周波数帯の信号だけを通過させるように構成されている。
【００２９】
アンテナスイッチ８は、携帯電話機１に入力される受信信号と携帯電話機１から出力される送信信号とを分離するためのものであり、アンテナ９は、電波を送受信するためのものである。
【００３０】
携帯電話機１は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。ベースバンド部４で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数（ＲＦ（Radio Frequency）周波数）の信号に変換する。無線周波数に変換された信号は、ＲＦＩＣ５から電力増幅器（ＰＡモジュール）６に出力される。電力増幅器６に入力した無線周波数の信号は、電力増幅器６で増幅された後、アンテナスイッチ８を介してアンテナ９より送信される。
【００３１】
次に、信号を受信する場合について説明する。アンテナ９により受信された無線周波数の信号（受信信号）は、ＳＡＷフィルタ７を通過した後、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力した受信信号を増幅した後、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、ＲＦＩＣ５からベースバンド部４に出力される。このベースバンド信号がベースバンド部４で処理され、音声信号が出力される。
【００３２】
上述したように、デジタル携帯電話機から信号を送信する際、電力増幅器６によって信号は増幅された後、アンテナスイッチ８を介してアンテナ９から出力される。
【００３３】
＜＜ＰＡモジュールの構成＞＞
以下では、このＰＡモジュールＰＡの回路ブロック構成について説明する。図２は、本実施の形態におけるＰＡモジュールＰＡの回路ブロック構成を示す図である。図２において、本実施の形態におけるＰＡモジュールＰＡは、電力増幅器６、出力整合回路１２ａ、１２ｂ、検波回路１３ａ、１３ｂ、ローパスフィルタＬＰＦ１、ＬＰＦ２、アンテナスイッチ８およびダイプレクサＤｉを有している。
【００３４】
電力増幅器６は、整合回路１０ａ、１０ｂ、増幅回路ＬＢ、ＨＢおよび制御回路１１から構成されている。整合回路１０ａは、ＰＡモジュールＰＡの入力端子ＴＸ（ＬＢ）ｉｎに入力する入力信号（ＲＦ入力）の反射を抑制して効率良く増幅回路ＬＢに出力できるようになっている。この整合回路１０ａは、例えば、インダクタ、容量素子および抵抗素子などの受動部品から形成されており、入力信号に対するインピーダンス整合をとることができるように組み合わされている。整合回路１０ａに入力される入力信号は、第１周波数帯の信号である。例えば、第１周波数帯の信号としては、ＧＳＭ（Global System for Mobile Communication）方式を利用した信号が挙げられ、周波数帯としては、ＧＳＭ低周波帯域の８２４ＭＨｚ〜９１５ＭＨｚ、ＧＳＭ高周波帯域の１７１０ＭＨｚ〜１９１０ＭＨｚを使用している信号である。
【００３５】
増幅回路ＬＢは、整合回路１０ａに接続されており、整合回路１０ａから出力された入力信号を増幅するように構成されている。すなわち、増幅回路ＬＢは、ＧＳＭ低周波帯域の入力信号を増幅するアンプであり、例えば、３つの増幅段から構成されている。増幅回路ＬＢでは、整合回路１０ａから出力されたＧＳＭ低周波帯域の入力信号がまず、初段の増幅段で増幅される。そして、初段の増幅段で増幅された入力信号は、中段の増幅段で増幅され、その後、終段の増幅段で増幅されるようになっている。この増幅回路ＬＢによって、微弱な入力信号と相似の大電力の増幅信号を得ることができる。そして、このような機能を有する増幅回路ＬＢには電源電位Ｖｄｄ１とグラウンド電位が供給されている。
【００３６】
このように、電力増幅器６には、ＧＳＭ低周波帯域の入力信号を増幅するための整合回路１０ａと増幅回路ＬＢを有しているが、さらに、電力増幅器６には、ＧＳＭ高周波帯域１７１０ＭＨｚ〜１９１０ＭＨｚの入力信号も増幅できるようになっている。具体的には、電力増幅器６は、さらに、整合回路１０ｂと増幅回路ＨＢを有している。
【００３７】
整合回路１０ｂは、ＰＡモジュールＰＡの入力端子ＴＸ（ＨＢ）ｉｎから入力する入力信号（ＲＦ入力）の反射を抑制して効率良く増幅回路ＨＢに出力できるようになっている。この整合回路１０ｂは、例えば、インダクタ、容量素子および抵抗素子などの受動部品から形成されており、入力信号に対するインピーダンス整合をとることができるように組み合わされている。整合回路１０ｂに入力される入力信号は、第２周波数帯の信号である。例えば、第２周波数帯の信号としては、ＧＳＭ（Global System for Mobile Communication）方式を利用した信号が挙げられ、周波数帯としては、ＧＳＭ高周波帯域の１７１０ＭＨｚ〜１９１０ＭＨｚを使用している信号である。この整合回路１０ｂは、ＧＳＭ高周波帯域の信号用の整合回路であり、上述したＧＳＭ低周波帯域の信号用の整合回路とは異なる数値の受動部品から構成されている。
【００３８】
増幅回路ＨＢは、整合回路１０ｂに接続されており、整合回路１０ｂから出力された入力信号を増幅するように構成されている。すなわち、増幅回路ＨＢは、ＧＳＭ高周波帯域の入力信号を増幅するアンプであり、例えば、３つの増幅段から構成されている。増幅回路ＨＢでは、整合回路１０ｂから出力されたＧＳＭ高周波帯域の入力信号がまず、初段の増幅段で増幅される。そして、初段の増幅段で増幅された入力信号は、中段の増幅段で増幅され、その後、終段の増幅段で増幅されるようになっている。この増幅回路ＨＢによって、微弱な入力信号と相似の大電力の増幅信号を得ることができる。そして、このような機能を有する増幅回路ＨＢには電源電位Ｖｄｄ２とグラウンド電位が供給されている。このとき、増幅回路ＬＢに供給される電源電位Ｖｄｄ１と、増幅回路ＨＢに供給される電源電位Ｖｄｄ２とは同じ固定電位であり、ともに、グラウンド電位よりも高い電位となっている。
【００３９】
以上のように本実施の形態における電力増幅器６は、ＧＳＭ低周波帯域の信号とＧＳＭ高周波帯域の信号という異なる周波数帯域の信号を増幅できるように構成されている。そして、電力増幅器６は、ＧＳＭ低周波帯域の信号を増幅する増幅回路ＬＢと、ＧＳＭ高周波帯域の信号を増幅する増幅回路ＨＢとを制御する制御回路１１を有している。制御回路１１は、ＰＡモジュールＰＡに入力される電源（電源電圧）と制御信号（パワー制御電圧）にしたがって、それぞれ、増幅回路ＬＢと増幅回路ＨＢにバイアス電圧を印加して増幅度を制御するように構成されている。
【００４０】
このように、制御回路１１は、増幅回路ＬＢと増幅回路ＨＢとの制御を行なうが、増幅回路ＬＢの増幅度や増幅回路ＨＢの増幅度が一定になるようにフィードバック制御を行なっている。このフィードバック制御の構成について説明する。
【００４１】
フィードバック制御を実現するために、ＧＳＭ低周波帯の信号を増幅する増幅回路ＬＢの出力には、方向性結合器（カプラ）（図示せず）が設けられている。方向性結合器は、増幅回路ＬＢで増幅された増幅信号の電力を検出できるように構成されている。具体的に方向性結合器は、主線路を構成する配線と副線路を構成する配線から形成されており、主線路を進行する増幅信号の電力を電磁界結合によって副線路で検出するものである。
【００４２】
この方向性結合器には、検波回路１３ａが接続されている。検波回路１３ａは、方向性結合器により検出された電力を電圧あるいは電流に変換して制御回路１１に検出信号を出力するように構成されている。このように、フィードバック制御は、方向性結合器と検波回路１３ａにより実現されている。制御回路１１では、検波回路１３ａから入力した検出信号と制御信号（パワー制御電圧）の差分を算出し、算出した差分がなくなるように増幅回路ＬＢに印加するバイアス電圧を調整するように構成されている。このようにして、制御回路１１は、増幅回路ＬＢの増幅度が一定になるように制御している。同様に、ＧＳＭ高周波帯の信号を増幅する増幅回路ＨＢの出力には、方向性結合器（カプラ）（図示せず）が設けられ、この方向性結合器に検波回路１３ｂが接続されている。検波回路１３ｂで検出された検出信号は、制御回路１１に入力するようになっている。
【００４３】
次に、出力整合回路１２ａは、電力増幅器６に含まれる増幅回路ＬＢで増幅された増幅信号を入力し、この増幅信号のインピーダンス整合をとるように構成されている。すなわち、出力整合回路１２ａは、増幅回路ＬＢで増幅された増幅信号を効率良く伝達する機能を有し、例えば、インダクタ、容量素子および抵抗素子などの受動部品から構成されている。この出力整合回路１２ａには、増幅回路ＬＢで増幅された増幅信号が入力されるため、ＧＳＭ低周波帯域の信号用の整合回路である。
【００４４】
ローパスフィルタＬＰＦ１は、出力整合回路１２ａに接続されており、高調波ノイズを除去する機能を有している。例えば、増幅回路ＬＢで入力信号を増幅する場合、ＧＳＭ低周波帯域の信号が増幅されるが、このとき、ＧＳＭ低周波帯域の整数倍の高調波も生成される。この高調波は、ＧＳＭ低周波帯域の信号に含まれることになるが、ＧＳＭ低周波帯域の増幅信号とは周波数の異なるノイズ成分となる。したがって、増幅されたＧＳＭ低周波帯域の増幅信号から高調波成分を除去する必要がある。この機能を有するのが、出力整合回路１２ａの後に接続されたローパスフィルタＬＰＦ１である。このローパスフィルタＬＰＦ１は、複数の周波数帯の信号から特定範囲の周波数帯の信号を通過させる選別回路として機能するものである。すなわち、ローパスフィルタＬＰＦ１は、ＧＳＭ低周波帯域の増幅信号を通過させる一方、ＧＳＭ低周波帯域の増幅信号よりも周波数の高い高調波を減衰させるように構成されている。このローパスフィルタＬＰＦ１により、ＧＳＭ低周波帯域の増幅信号に含まれる高調波ノイズを低減することができる。
【００４５】
続いて、ＧＳＭ高周波帯域の増幅信号を生成する増幅回路ＨＢの出力にも、出力整合回路１２ｂとローパスフィルタＬＰＦ２が接続されている。具体的に、出力整合回路１２ｂは、電力増幅器６に含まれる増幅回路ＨＢで増幅された増幅信号を入力し、この増幅信号のインピーダンス整合をとるように構成されている。すなわち、出力整合回路１２ｂは、増幅回路ＨＢで増幅された増幅信号を効率良く伝達する機能を有し、例えば、インダクタ、容量素子および抵抗素子などの受動部品から構成されている。この出力整合回路１２ｂには、増幅回路ＨＢで増幅された増幅信号が入力されるため、ＧＳＭ高周波帯域の信号用の整合回路である。
【００４６】
ローパスフィルタＬＰＦ２は、出力整合回路１２ｂに接続されており、高調波ノイズを除去する機能を有している。例えば、増幅回路ＨＢで入力信号を増幅する場合、ＧＳＭ高周波帯域の信号が増幅されるが、このとき、ＧＳＭ高周波帯域の整数倍の高調波も生成される。この高調波は、ＧＳＭ高周波帯域の信号に含まれることになるが、ＧＳＭ高周波帯域の増幅信号とは周波数の異なるノイズ成分となる。したがって、増幅されたＧＳＭ高周波帯域の増幅信号から高調波成分を除去する必要がある。この機能を有するのが、出力整合回路１２ｂの後に接続されたローパスフィルタＬＰＦ２である。このローパスフィルタＬＰＦ２は、複数の周波数帯の信号から特定範囲の周波数帯の信号を通過させる選別回路として機能するものである。すなわち、ローパスフィルタＬＰＦ２は、ＧＳＭ高周波帯域の増幅信号を通過させる一方、ＧＳＭ高周波帯域の増幅信号よりも周波数の高い高調波を減衰させるように構成されている。このローパスフィルタＬＰＦ２により、ＧＳＭ高周波帯域の増幅信号に含まれる高調波ノイズを低減することができる。
【００４７】
次に、アンテナスイッチ８は、アンテナＡＮＴに接続する回線を切り替えるように構成されており、この回線の切り替えは、切り替えスイッチによって行なわれる。具体的に、アンテナスイッチ８を構成する切り替えスイッチは、ローパスフィルタＬＰＦ１の出力とローパスフィルタＬＰＦ２の出力を切り替えて、アンテナＡＮＴに接続するように構成されている。つまり、ローパスフィルタＬＰＦ１から出力されるＧＳＭ低周波帯域の増幅信号をアンテナＡＮＴから出力する場合には、切り替えスイッチによって、ローパスフィルタＬＰＦ１の出力をアンテナＡＮＴに接続するように構成されている。一方、ローパスフィルタＬＰＦ２から出力されるＧＳＭ高周波帯域の増幅信号をアンテナＡＮＴから出力する場合には、切り替えスイッチによって、ローパスフィルタＬＰＦ２の出力をアンテナＡＮＴに接続するようになっている。このようにアンテナスイッチ８は、二系統の出力（送信状態）を切り替えるように構成されているとともに、さらに、受信状態にも切り替えることができるように構成されている。例えば、受信状態では、アンテナで受信した受信信号を受信回路へ出力するように切り替えスイッチを動作させるようになっている。この受信回路も複数存在するため、複数の受信回路へ切り替えることができるように切り替えスイッチが構成されている。例えば、複数の受信信号を出力する受信端子ＲＸ１〜ＲＸ４が設けられており、アンテナＡＮＴで受信された受信信号は、アンテナスイッチ８による切り替えにより対応する受信回路へ出力されるように構成されている。
【００４８】
アンテナスイッチ８を構成する切り替えスイッチの制御は、ベースバンド部４からの制御信号に基づいて、アンテナスイッチ８内に形成されているデコーダ１４によって行なわれる。このデコーダ１４は、電力増幅器６のチップ内に内蔵されていても構わない。例えば、増幅された増幅信号（ＲＦ信号（低周波帯域））は、アンテナスイッチ８内に形成されている切り替えスイッチ（スイッチング素子）のオン／オフによってアンテナＡＮＴへの出力／非出力が制御されている。また、アンテナからの受信信号は、アンテナスイッチ８内に形成されている別の切り替えスイッチ（スイッチング素子）のオン／オフによって受信回路への出力／非出力が制御される。同様に、増幅された増幅信号（ＲＦ信号（高周波帯域））も図示していないが、アンテナスイッチ８内の切り替えスイッチ（スイッチング素子）のオン／オフによってアンテナＡＮＴへの出力／非出力が制御されている。
【００４９】
続いて、ダイプレクサＤｉは、低周波帯域と高周波帯域の２つの異なる周波数帯域を分離する部品であり、アンテナ共有器、分波器とも呼ばれることもある。ダイプレクサＤｉを用いることで帯域の異なる信号を高価なアンテナスイッチを余分に使用しなくても１本のアンテナのみで信号分離を行うことができる。また、低周波帯域および高周波帯域（の送信モード（電力増幅器６から出力された大電力がスイッチを介してアンテナから送信される場合）時、電力増幅器６からの大電力がオフしている片方のスイッチはダイプレクサＤｉにより分離されている。そのため大電力に耐えられる回路的工夫が不要となるため、回路構成が簡素化できる利点もある。
【００５０】
＜＜ＰＡモジュールの動作＞＞
本実施の形態におけるＰＡモジュールＰＡは上記のように構成されており、以下に、その動作について説明する。図２に示すように、本実施の形態では、ＧＳＭ低周波帯域の信号およびＧＳＭ高周波帯域の信号を増幅することができるように構成されているが、動作は同様なので、ＧＳＭ低周波帯域の信号を増幅する動作について説明する。なお、通信方式は、ＧＳＭ方式について説明しているが、その他の通信方式であってもよい。
【００５１】
図２に示すように、ＰＡモジュールＰＡに微弱な入力信号（ＲＦ入力）が入力されると、まず、微弱な入力信号は、整合回路１０ａに入力する。整合回路１０ａでは、微弱な入力信号に対して、インピーダンス整合をとっているので、反射することなく効率的に入力信号が増幅回路ＬＢに向って出力される。続いて、増幅回路ＬＢに入力した入力信号は、増幅回路ＬＢを構成する３つの増幅段によって電力が増幅される。このとき、増幅回路ＬＢによる電力の増幅は、制御回路１１によって制御される。具体的には、制御回路１１に入力する電源（電源電圧）と制御信号（パワー制御電圧）に基づいて、制御回路１１は、増幅回路ＬＢにバイアス電圧を印加する。すると、増幅回路ＬＢは、制御回路１１からのバイアス電圧に基づいて入力信号を増幅して増幅信号を出力する。このようにして、電力増幅器６で増幅された増幅信号が出力される。
【００５２】
電力増幅器６から出力される増幅信号は、一定電力であることが望ましい。しかし、外部からの影響により実際に出力される増幅信号の電力が所望の電力になっているとは限らない。そこで、増幅回路ＬＢを制御する制御回路１１にフィードバックをかけている。このフィードバック回路の動作について説明する。
【００５３】
増幅回路ＬＢで増幅された増幅信号の電力は、方向性結合器（カプラ）（図示せず）によって検出される。方向性結合器で検出された電力は、方向性結合器に接続されている検波回路１３ａで電圧に変換される。検波回路１３ａで変換された電圧からなる検出信号は、制御回路１１に入力する。一方、制御回路１１には、ＰＡモジュールＰＡの外部から入力した制御信号（パワー制御電圧）も入力している。そして、制御回路１１は、検波回路１３ａで変換された検出信号と、ＰＡモジュールＰＡの外部から入力した制御信号との差分を算出する。次に、制御回路１１は、算出された差分がなくなるように制御回路１１から増幅回路ＬＢへ印加するバイアス電圧を制御する。このようにして、増幅回路ＬＢで増幅された増幅信号の電力が一定となる。この動作がフィードバック回路の動作である。
【００５４】
続いて、増幅回路ＬＢで増幅された増幅信号は、出力整合回路１２ａに入力する。出力整合回路１２ａでは、増幅された増幅信号に対して、インピーダンス整合をとっているので、反射することなく効率的に増幅信号がローパスフィルタＬＰＦ１に向って出力される。続いて、ローパスフィルタＬＰＦ１に入力した増幅信号は、ローパスフィルタＬＰＦ１で増幅信号に含まれる高次高調波が除去される。その後、ローパスフィルタＬＰＦ１を通過した増幅信号は、アンテナスイッチ８に入力する。このとき、ベースバンド部からのスイッチ切り替え制御信号によってアンテナスイッチ８を構成する切り替えスイッチが制御される。いまの場合には、ローパスフィルタＬＰＦ１とアンテナＡＮＴが電気的に接続するように切り替えスイッチを制御する。これにより、ローパスフィルタＬＰＦ１から出力された増幅信号は、オン状態の切り替えスイッチを介してダイプレクサＤｉに出力され、このダイプレクサＤｉからアンテナＡＮＴへ送信される。以上のようにして、ＰＡモジュールＰＡで増幅された増幅信号をアンテナＡＮＴから送信することができる。
【００５５】
次に、アンテナＡＮＴで受信した受信信号を取り込む動作につい説明する。アンテナＡＮＴで受信された受信信号は、ダイプレクサＤｉを介してアンテナスイッチ８に入力する。アンテナスイッチ８に入力した受信信号は、ベースバンド部からのスイッチ切り替え制御信号により切り替えスイッチを切り替える。具体的には、アンテナＡＮＴとＰＡモジュールＰＡの外部に設けられている受信回路（図示せず）とを電気的に接続するように、アンテナスイッチ８に含まれる切り替えスイッチを切り替える。すると、アンテナＡＮＴで受信された受信信号は、アンテナスイッチ８を構成する切り替えスイッチを介して受信回路に入力する。そして、受信回路内で信号処理される。このようにして、受信信号を受信することができる。
【００５６】
続いて、図２に示す増幅回路ＬＢの構成例について説明する。図３は、増幅回路ＬＢの構成例を示す図である。なお、図３には図示していないが、図２に示す増幅回路ＨＢも増幅回路ＬＢと同様の構成をしているため説明は省略する。
【００５７】
図３に示すように、増幅回路ＬＢは、ＭＯＳＦＥＴからなる増幅段Ｑ１〜増幅段Ｑ３と、段間整合回路１５ａ、１５ｂとを有している。増幅段Ｑ１のゲート電極は、図２に示す整合回路１０ａに接続されており、増幅段Ｑ１のドレイン電極は、段間整合回路１５ａの入力と接続されている。そして、段間整合回路１５ａの出力は、増幅段Ｑ２のゲート電極に接続されており、増幅段Ｑ２のドレイン電極は段間整合回路１５ｂの入力に接続されている。さらに、段間整合回路１５ｂの出力は、増幅段Ｑ３のゲート電極に接続されており、増幅段Ｑ３のドレイン電極は、図２に示す出力整合回路１２ａと接続されている。
【００５８】
増幅段Ｑ１〜増幅段Ｑ３のドレイン電極は電源電位Ｖｄｄ１に接続されており、増幅段Ｑ１〜増幅段Ｑ３のソース電極はグラウンド電位に接続されている。具体的に、増幅段Ｑ１のソース電極はグラウンド電位ＧＮＤ１に接続され、増幅段Ｑ２のソース電極はグラウンド電位ＧＮＤ２に接続されている。同様に、増幅段Ｑ３のソース電極はグラウンド電位ＧＮＤ３に接続されている。一方、増幅段Ｑ１〜増幅段Ｑ３のゲート電極は、制御回路１１と接続されている。
【００５９】
このように構成されている増幅回路ＬＢにおいては、図２に示す整合回路１０ａから出力された入力信号が増幅段Ｑ１に入力する。そして、増幅段Ｑ１では、制御回路１１からのバイアス電圧に基づいて入力信号を増幅して増幅信号を出力する。その後、増幅段Ｑ１で増幅された信号は、段間整合回路１５ａを通って、増幅段Ｑ２に入力する。増幅段Ｑ２では、制御回路１１からのバイアス電圧に基づいて増幅段Ｑ１から出力された信号を増幅して出力する。その後、増幅段Ｑ２で増幅された信号は、段間整合回路１５ｂを通って、増幅段Ｑ３に入力する。増幅段Ｑ３では、制御回路１１からのバイアス電圧に基づいて増幅段Ｑ２から出力された信号を増幅して出力する。以上のようにして、増幅段Ｑ１〜増幅段Ｑ３を有する増幅回路ＬＢから入力信号を増幅した増幅信号を出力することができる。
【００６０】
次に、上述したＰＡモジュールＰＡに含まれる電力増幅器６のデバイス構成について説明する。電力増幅器６は、例えば、１つの半導体チップに形成されている。半導体チップ内（または表層部分）には、増幅回路ＬＢ、ＨＢを構成する半導体増幅素子（例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））、制御回路１１を構成する半導体素子および整合回路（段間整合回路）１０ａ、１０ｂを構成する受動素子などが形成されている。このように、ＰＡモジュール（電子装置）ＰＡは、電力増幅器６を有し、半導体チップはその電力増幅器６を構成する半導体素子が形成されている。半導体チップは、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップに分離したものである。
【００６１】
＜＜ＬＤＭＯＳＦＥＴの構造＞＞
図４は、一例として、電力増幅器６の増幅回路ＬＢ、ＨＢを構成する半導体増幅素子をＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)から形成した場合の半導体チップＣＨＰ１における断面図である。
【００６２】
図４に示すように、ｐ＋型単結晶シリコンからなる半導体基板１０１の主面には、ｐ−型単結晶シリコンからなるエピタキシャル層１０２が形成され、エピタキシャル層１０２の主面の一部には、ＬＤＭＯＳＦＥＴのドレイン領域からソース領域への空乏層の延びを抑えるパンチスルーストッパとしてのｐ型ウェル１０６が形成されている。ｐ型ウェル１０６の表面には、酸化シリコン膜などからなるゲート絶縁膜１０７を介してＬＤＭＯＳＦＥＴのゲート電極１０８が形成されている。ゲート電極１０８は、例えばｎ型の多結晶シリコン膜あるいはｎ型の多結晶シリコン膜と金属シリサイド膜の積層膜などからなり、ゲート電極１０８の側壁には、酸化シリコン膜などからなるサイドウォール１１１が形成されている。
【００６３】
エピタキシャル層１０２の内部のチャネル形成領域を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース領域とドレイン領域が形成されている。ドレイン領域は、チャネル形成領域に接するｎ−型オフセットドレイン領域１０９と、ｎ−型オフセットドレイン領域１０９に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域１１２と、ｎ型オフセットドレイン領域１１２に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域１１３とからなる。これらｎ−型オフセットドレイン領域１０９、ｎ型オフセットドレイン領域１１２およびｎ＋型ドレイン領域１１３のうち、ゲート電極１０８に最も近いｎ−型オフセットドレイン領域１０９は不純物濃度が最も低く、ゲート電極１０８から最も離間したｎ＋型ドレイン領域１１３は不純物濃度が最も高くなっている。
【００６４】
ＬＤＭＯＳＦＥＴのソース領域は、チャネル形成領域に接するｎ−型ソース領域１１０と、ｎ−型ソース領域１１０に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域１１０よりも不純物濃度が高いｎ＋型ソース領域１１４とからなる。ｎ−型ソース領域１１０の下部には、ｐ型ハロー領域（図示せず）を形成することもできる。
【００６５】
ｎ＋型ソース領域１１４の端部（ｎ−型ソース領域１１０と接する側と反対側の端部）には、ｎ＋型ソース領域１１４と接するｐ型打抜き層１０４が形成されている。ｐ型打抜き層１０４の表面近傍には、ｐ＋型半導体領域１１５が形成されている。ｐ型打抜き層１０４は、ＬＤＭＯＳＦＥＴのソース領域と半導体基板１０１とを電気的に接続するための導電層であり、例えばエピタキシャル層１０２に形成した溝１０３の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。
【００６６】
ＬＤＭＯＳＦＥＴのｐ型打抜き層１０４（ｐ＋型半導体領域１１５）、ソース領域（ｎ＋型ソース領域１１４）およびドレイン領域（ｎ＋型ドレイン領域１１３）のそれぞれの上部には、絶縁膜１２１（層間絶縁膜）に形成されたコンタクトホール１２２内のプラグ１２３が接続されている。ｐ型打抜き層１０４（ｐ＋型半導体領域１１５）およびソース領域（ｎ＋型ソース領域１１４）には、プラグ１２３を介してソース電極１２４ａが接続され、ドレイン領域（ｎ＋型ドレイン領域１１３）には、プラグ１２３を介してドレイン電極１２４ｂが接続されている。
【００６７】
ソース電極１２４ａおよびドレイン電極１２４ｂのそれぞれには、ソース電極１２４ａおよびドレイン電極１２４ｂを覆う絶縁膜（層間絶縁膜）１２５に形成されたスルーホール１２６内のプラグ１２７を介して配線１２８が接続されている。配線１２８の上部には、酸化シリコン膜と窒化シリコン膜の積層膜からなる表面保護膜（絶縁膜）１２９が形成されている。図示はしないが、表面保護膜１２９に形成された開口部から露出する配線１２８（およびその上に形成した金膜など）により、パッド電極（ボンディングパッド）が形成されている。また、半導体基板１０１の裏面には裏面電極（ソース裏面電極）１３０が形成されている。
【００６８】
＜＜ＨＥＭＴの構造＞＞
続いて、上述したＰＡモジュールＰＡに含まれるアンテナスイッチ８のデバイス構成について説明する。アンテナスイッチ８は、例えば、１つの半導体チップに形成されている。アンテナスイッチ８は、トランジスタから形成されており、例えば、電界効果トランジスタの一種であるＨＥＭＴ（High Electron Mobility Transistor）から構成される。このＨＥＭＴのデバイス構造について説明する。
【００６９】
図５は、本実施の形態における半導体チップ２に形成されたＨＥＭＴの構成を示す断面図である。図５において、半絶縁性基板２００上にエピタキシャル層２０１が形成されている。半絶縁性基板２００とは、化合物半導体であるＧａＡｓ基板から構成される以下に示すような基板である。つまり、禁制帯幅の大きい化合物半導体では、ある種の不純物を添加すると、禁制帯の内部に深い準位が形成される。そして、この深い準位の電子および正孔が固定され、伝導帯の電子密度あるいは価電子帯の正孔密度が非常に小さくなり絶縁体に近くなる。このような基板を半絶縁性基板と呼ぶ。ＧａＡｓ基板では、Ｃｒ、Ｉｎ、酸素などを添加したり、過剰に砒素を導入することにより深い準位が形成され、半絶縁性基板となる。
【００７０】
半絶縁性基板２００上に形成されているエピタキシャル層２０１は、例えば、ＧａＡｓ層から形成されている。そして、このエピタキシャル層２０１上にバッファ層２０２が形成され、このバッファ層２０２上にＡｌＧａＡｓ層２０３が形成される。このＡｌＧａＡｓ層２０３はメサ形状に加工され素子分離がなされている。そして、ＡｌＧａＡｓ層２０３上にゲート電極２０６が形成されている。ゲート電極２０６は、例えば、Ｐｔ（白金）を最下層とする金属層から形成され、下層よりＰｔ、Ｔｉ（チタン）、Ｐｔ、Ａｕ（金）を順次積層した積層膜が用いられる。これにより、ＡｌＧａＡｓ層２０３とゲート電極２０６（最下層のＰｔ）とは、ショットキー接合を形成することになる。さらに、ゲート電極２０６を離間して挟むように、ｎ型ＧａＡｓ層２０４が形成されており、このｎ型ＧａＡｓ層２０４上にオーミック電極２０５ａ、２０５ｂが形成されている。このオーミック電極２０５ａと２０５ｂは、ｎ型ＧａＡｓ層２０４とオーミック接触するように構成されている。
【００７１】
上述した高電子移動度トランジスタ（ＨＥＭＴ）は、半絶縁性基板（化合物半導体基板）２００上に、高抵抗なエピタキシャル層２０１（ＧａＡｓ層）とＡｌＧａＡｓ層２０３を積層して形成し、ＧａＡｓ層とＡｌＧａＡｓ層とのヘテロ結合界面にできる三角形の井戸型ポテンシャルを利用するものである。この高電子移動度トランジスタ（ＨＥＭＴ）は、ＡｌＧａＡｓ層２０３の表面に金属膜を形成してショットキー障壁型のゲート電極２０６を有し、このゲート電極２０６を挟んで、ヘテロ接合面に電流を流すためのオーム性のソース電極（オーミック電極２０５ａ）とドレイン電極（オーミック電極２０５ｂ）を設けた構造をしている。
【００７２】
高電子移動度トランジスタ（ＨＥＭＴ）は、この井戸型ポテンシャルに形成される２次元電子ガスをキャリアとして利用する。ヘテロ接合界面に存在する井戸型ポテンシャルの幅が電子の波長と同程度の幅しかなく、電子は、ほぼ界面に沿った２次元的な運動しかできないため、大きな電子移動度が得られるという特性がある。したがって、２次元電子ガスの高移動度特性により、高周波特性および高速特性に優れ、雑音が非常に少ないことから、高速性を要求されるアンテナスイッチに使用されている。
【００７３】
＜＜ＰＡモジュールの実装構成＞＞
次に、本実施の形態におけるＰＡモジュールＰＡの実装構成について説明する。図６は、本実施の形態におけるＰＡモジュールＰＡの実装構成を示す平面図である。図６に示すように、本実施の形態におけるＰＡモジュールＰＡは、配線基板ＷＢ上に、半導体チップＣＨＰ１、半導体チップＣＨＰ２、受動部品ＰＣおよび集積受動部品ＩＰＤが搭載されている。半導体チップＣＨＰ１は、図２に示す電力増幅器６を構成するＬＤＭＯＳＦＥＴ（図４参照）などが形成された半導体チップである。一方、半導体チップＣＨＰ２は、図２に示すアンテナスイッチ８を構成するＨＥＭＴ（図５参照）などが形成された半導体チップである。受動部品ＰＣは、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品ＰＣは、例えば図２に示す整合回路１０ａ、１０ｂや出力整合回路１２ａ、１２ｂなどを構成する受動部品である。さらに、集積受動部品ＩＰＤは、図２に示すローパスフィルタＬＰＦ１、ＬＰＦ２を構成する集積受動素子（ＩＰＤ：Integrated Passive Device）である。集積受動部品ＩＰＤ内に、ローパスフィルタＬＰＦ１、ＬＰＦ２を構成するインダクタ素子および容量素子が形成されている。
【００７４】
配線基板ＷＢ上に搭載されている半導体チップＣＨＰ１は、配線基板ＷＢ上に形成されている端子ＴＥとワイヤＷ１で接続されており、この端子ＴＥは配線パターンＷＰと電気的に接続されている。この配線パターンＷＰで受動部品ＰＣや集積受動部品ＩＰＤと接続されている。同様に、配線基板ＷＢ上に搭載されている半導体チップＣＨＰ２は、配線基板ＷＢ上に形成されている端子ＴＥとワイヤＷ２で接続されており、この端子ＴＥは配線パターンＷＰと電気的に接続されている。このようにして、半導体チップＣＨＰ１、半導体チップＣＨＰ２、受動部品ＰＣおよび集積受動部品ＩＰＤが配線パターンＷＰを介して電気的に接続されていることになる。
【００７５】
半導体チップＣＨＰ１は、例えば、シリコンから構成され、半導体チップＣＨＰ２は、例えば、ＧａＡｓ基板などの化合物半導体基板から構成されている。受動部品ＰＣは、多結晶シリコン膜を使用した抵抗素子、容量絶縁膜を導体膜で挟んだ容量素子、および配線からなるインダクタ素子などから構成され、集積受動部品ＩＰＤも、上述した容量素子やインダクタ素子から構成されている。さらに、端子ＴＥおよび配線パターンＷＰは、例えば、銅膜から形成されている。
【００７６】
続いて、ＰＡモジュールＰＡの断面構造について説明する。図７は、本実施の形態におけるＰＡモジュールＰＡの実装構成を示す断面図である。この図７は、図６の所定位置で切断した断面とは完全に一致していない。
【００７７】
図７において、配線基板ＷＢは、例えば、複数の絶縁体層（誘電体層）と、複数の導体層または配線層（図示せず）とを積層して一体化した多層基板である。図７では、４つの絶縁体層が積層されて配線基板ＷＢが図示されているが、積層される絶縁体層の数はこれに限定されるものではなく種々変更可能である。配線基板ＷＢの絶縁体層を形成する材料としては、例えば、ＰＣＢ材料や、アルミナ（酸化アルミニウム、Ａｌ２Ｏ３）などのようなセラミック材料を用いることができる。この場合、配線基板ＷＢは、ＰＣＢ基板やセラミック多層基板となる。配線基板ＷＢの絶縁体層の材料は、ＰＣＢ材料やセラミック材料に限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いてもよい。
【００７８】
配線基板ＷＢの上面（表面、主面）上と下面（裏面）上と絶縁体層間とには、配線形成用の導体パターンが形成されている。配線基板ＷＢの最上層の導体パターンによって、配線基板ＷＢの上面に配線パターンＷＰ（端子ＴＥを含む）が形成され、配線基板ＷＢの最下層の導体パターンによって、配線基板ＷＢの下面に裏面端子ＴＥＣおよび裏面端子ＴＥＰが形成されている。
【００７９】
配線基板ＷＢの上面に端子ＴＥが、配線パターンＷＰの一部によって形成されている。端子ＴＥは、配線基板ＷＢの上面の配線パターンＷＰのうち、半導体チップＣＨＰ１、半導体チップＣＨＰ２のパッドＰＤ１、ＰＤ２とワイヤＷ１、Ｗ２を介して電気的に接続される部分や、受動部品ＰＣまたは集積受動部品ＩＰＤの電極と接続される部分である。配線基板ＷＢの裏面には、裏面端子ＴＥＣや裏面端子ＴＥＰが形成されており、この裏面端子ＴＥＣや裏面端子ＴＥＰは外部接続端子に対応するものである。つまり、配線基板ＷＢの裏面に形成されている裏面端子ＴＥＣや裏面端子ＴＥＰによって、ＰＡモジュールＰＡを構成する配線基板ＷＢが実装基板（マザーボード）に実装される。さらに、配線基板ＷＢの内部、すなわち、絶縁体層の間にも導体パターンが形成されているが、図７では簡略化のために図示を省略している。
【００８０】
配線基板ＷＢを構成する各導体パターン（配線層）は、必要に応じて絶縁体層に形成されたビアホール（スルーホール）Ｖ内の導体または導体膜を通じて電気的に接続されている。したがって、配線基板ＷＢの上面に形成されている端子ＴＥは、必要に応じて配線基板ＷＢの上面に形成されている配線パターンＷＰ、配線基板ＷＢの内部に形成されている導体パターン（絶縁体層間の配線層）やビアホールＶ内の導体膜などを介して結線され、配線基板ＷＢの下面に形成されている裏面端子ＴＥＣや裏面端子ＴＥＰと電気的に接続されている。なお、ビアホールＶのうち、半導体チップＣＨＰ１の下方に設けられたビアホールＶは、半導体チップＣＨＰ１などで生じた熱を配線基板ＷＢの裏面から放散させるためのサーマルビアとしても機能する。すなわち、半導体チップＣＨＰ１は、配線基板ＷＢを貫通するビア（ビアホールＶの内部に導体膜を形成したもの）で、配線基板ＷＢの裏面の中央部に形成されている裏面端子ＴＥＣと接続されている。したがって、半導体チップＣＨＰ１で発生した熱は、ビアを介して配線基板ＷＢの裏面に形成されている裏面端子ＴＥＣに伝導し、裏面端子ＴＥＣから放散される。このことから、裏面端子ＴＥＣは、半導体チップＣＨＰ１で発生した熱を放散させる機能も有しているといえる。
【００８１】
配線基板ＷＢの上面には、受動部品ＰＣ、半導体チップＣＨＰ１、集積受動部品ＩＰＤおよび半導体チップＣＨＰ２が搭載されている。受動部品ＰＣは、配線基板ＷＢの上面に形成されている端子ＴＥと半田Ｓを介して電気的に接続されている。同様に、半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面に形成された裏面電極ＢＥと、配線基板ＷＢの上面に形成された配線パターンＷＰと半田Ｓを介して電気的に接続されている。一方、半導体チップＣＨＰ１の表面に形成されているパッドＰＤ１は、ワイヤＷ１を介して配線基板ＷＢに形成されている端子ＴＥと電気的に接続されている。さらに、集積受動部品ＩＰＤは、バンプ電極ＢＰによって配線基板ＷＢの上面に形成されている端子ＴＥと電気的に接続されている。また、半導体チップＣＨＰ２は、配線基板ＷＢの上面に形成された配線パターンＷＰと半田Ｓを介して電気的に接続されている。一方、半導体チップＣＨＰ２の表面に形成されているパッドＰＤ２は、ワイヤＷ２を介して配線基板ＷＢに形成されている端子ＴＥと電気的に接続されている。
【００８２】
そして、配線基板ＷＢ上に搭載された受動部品ＰＣ、半導体チップＣＨＰ１、集積受動部品ＩＰＤおよび半導体チップＣＨＰ２を覆うように樹脂体ＭＲが形成されている。
【００８３】
＜＜ＰＡモジュールの裏面構造＞＞
本実施の形態におけるＰＡモジュールＰＡは上述したように実装構成されており、以下では、ＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＣ、裏面端子ＴＥＰの配置について説明する。本実施の形態におけるＰＡモジュールＰＡの特徴は、ＰＡモジュールＰＡを構成する配線基板ＷＢの裏面（チップ搭載面とは反対側の面）に形成される裏面端子ＴＥＣおよび裏面端子ＴＥＰのレイアウト構成に特徴がある。まず、この特徴点を説明する前に、通常のＰＡモジュールＰＡの裏面における裏面端子ＴＥＣおよび裏面端子ＴＥＰのレイアウトパターンについて説明し、その問題点を説明した後、本実施の形態におけるＰＡモジュールＰＡの特徴であるレイアウト構成について説明する。
【００８４】
図８は、一般的なＰＡモジュールＰＡの裏面におけるレイアウト構成を示す図である。図８に示すように、ＰＡモジュールＰＡは、矩形形状をした配線基板ＷＢを備えており、この配線基板ＷＢの裏面に裏面端子ＴＥＣおよび裏面端子ＴＥＰが形成されている。具体的に、配線基板ＷＢの裏面の中央部に矩形形状の裏面端子ＴＥＣが形成されており、この裏面端子ＴＥＣを囲む配線基板ＷＢの周辺部に沿って矩形形状をした複数の裏面端子ＴＥＰが形成されている。配線基板ＷＢの中央部に形成されている裏面端子ＴＥＣは、配線基板ＷＢの周辺部に形成されている裏面端子ＴＥＰよりもサイズが大きく、かつ、裏面端子ＴＥＣは基準電位（例えば、グラウンド（接地）電位）が印加される第１基準電位用端子として機能する。このグラウンド電位を供給する裏面端子ＴＥＣは、配線基板ＷＢの表面（主面）に搭載された半導体チップＣＨＰ１などとビアホールを介して接続されており、半導体チップＣＨＰ１で発生した熱を効率的に放散させる機能も有している。このため、配線基板ＷＢの中央部に形成されている裏面端子ＴＥＣは、放熱効率を向上させるため、面積が大きくなっている。
【００８５】
配線基板ＷＢの周辺部に形成されている複数の裏面端子ＴＥＰは、信号用端子と電源電位用端子と基準電位用端子（第２基準電位用端子）が含まれている。つまり、複数の裏面端子ＴＥＰには、異なる電位が印加される複数の端子が含まれている。
【００８６】
例えば、図８において、配線基板ＷＢの周辺部に配置されている複数の裏面端子ＴＥＰのうち、互いに隣り合う裏面端子ＴＥＰの一部として、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄを取り上げる。この場合、例えば、裏面端子ＴＥＰａ（第２基準電位用端子）と裏面端子ＴＥＰｂ（第３基準電位用端子）はグラウンド電位が印加される端子であり、裏面端子ＴＥＰｃと裏面端子ＴＥＰｄは、例えば、図２中の入力端子ＴＸ（ＬＢ）ｉｎ、入力端子ＴＸ（ＨＢ）ｉｎ、受信端子ＲＸ１〜ＲＸ４、アンテナＡＮＴなどのいずれかを流れる信号が印加される端子である。
【００８７】
一般的なＰＡモジュールＰＡの裏面レイアウトは上記のように構成されており、配線基板ＷＢの裏面に形成された裏面端子ＴＥＣおよび裏面端子ＴＥＰを実装基板（マザーボード）に形成されている電極と接続するように、実装基板にＰＡモジュールＰＡが搭載される。図９は、ＰＡモジュールＰＡを実装基板ＭＢに搭載した状態を示す模式的な平面図である。
【００８８】
以下に、ＰＡモジュールＰＡを実装基板上に搭載する構造の詳細について、ＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄと、実装基板ＭＢに形成されている電極とを接続する場合を例にとって説明する。図８に示すＰＡモジュールＰＡの裏面に形成された裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄに対応する実装基板ＭＢの電極配置を図１０に示す。図１０には、実装基板ＭＢに形成されている電極の一部である電極Ｅ１ａ〜電極Ｅ１ｄが示されている。この電極Ｅ１ａ〜電極Ｅ１ｄは所定間隔を置いて実装基板ＭＢ上に配置されている。そして、実装基板ＭＢ上に形成されている電極Ｅ１ａ〜電極Ｅ１ｄは、図８に示すＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄにそれぞれ接続される。実際に実装基板ＭＢ上にＰＡモジュールＰＡを搭載する場合、図１０に示すように、実装基板ＭＢに形成されている電極Ｅ１ａ〜電極Ｅ１ｄのそれぞれ上に半田ＳＯＬが形成される。
【００８９】
一方、図１１はＰＡモジュールＰＡに形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄを示す図である。図１０と図１１を見るとわかるように、図１０に示す電極Ｅ１ａ〜電極Ｅ１ｄが、それぞれ、図１１に示す裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄに対応していることがわかる。
【００９０】
続いて、図１２は、実装基板ＭＢ上にＰＡモジュールＰＡを搭載した断面図である。図１２に示すように、ＰＡモジュールＰＡに形成された裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄは、それぞれ、実装基板ＭＢに形成された電極Ｅ１ａ〜電極Ｅ１ｄと半田ＳＯＬを介して電気的に接続される。具体的には、実装基板ＭＢに形成されている電極Ｅ１ａ〜電極Ｅ１ｄ上に半田印刷法などより半田ＳＯＬを形成した後、電極Ｅ１ａ〜電極Ｅ１ｄにＰＡモジュールＰＡの裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄが相対するように、ＰＡモジュールＰＡを実装基板ＭＢ上に配置する。そして、ＰＡモジュールＰＡを搭載した実装基板ＭＢに対してリフロー（熱処理）を施すことにより、半田ＳＯＬを溶融させて、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄと電極Ｅ１ａ〜電極Ｅ１ｄとを半田ＳＯＬで接続する。このとき、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄのそれぞれと、電極Ｅ１ａ〜電極Ｅ１ｄのそれぞれとは、同じ面積をしているので、裏面端子ＴＥＰａと電極Ｅ１ａとの間、裏面端子ＴＥＰｂと電極Ｅ１ｂとの間、裏面端子ＴＥＰｃと電極Ｅ１ｃとの間および裏面端子ＴＥＰｄと電極Ｅ１ｄとの間に形成される半田ＳＯＬの厚さはそれぞれ均一の厚さｄ１となる。このため、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を確保できる。すなわち、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄと、電極Ｅ１ａ〜電極Ｅ１ｄとの間に形成される半田ＳＯＬの厚さを均一にすることができるので、ＰＡモジュールＰＡの表面と実装基板ＭＢの表面との平坦性を確保できる結果、ＰＡモジュールＰＡと実装基板ＭＢとの接続を確実に行なうことができる。このように、図８に示すような一般的なＰＡモジュールにおける裏面レイアウトにおいては、実装基板ＭＢとＰＡモジュールＰＡとの接続信頼性を確保できるが、それとは別に以下に示す問題点が存在する。
【００９１】
図８に示す一般的なＰＡモジュールＰＡにおいて、配線基板ＷＢの裏面には、基準電位（グラウンド電位）を供給する端子が複数存在している。これは、図２に示すように、例えば、電力増幅器６内の増幅回路ＬＢや増幅回路ＨＢのそれぞれの増幅段（回路素子）にグラウンド電位を供給する必要があり、これらの回路素子に接続するように、それぞれ、例えば、基準電位（グラウンド電位）を供給する裏面端子ＴＥＣおよび裏面端子ＴＥＰａ、ＴＥＰｂが形成されているのである。つまり、図８に示す一般的なＰＡモジュールＰＡにおいては、ＰＡモジュールＰＡを構成する各回路素子に独立して基準電位（グラウンド電位）を供給していることになる。例えば、図３に示すグラウンド電位ＧＮＤ１を供給する端子が裏面端子ＴＥＣに対応し、グラウンド電位ＧＮＤ２を供給する端子が裏面端子ＴＥＰａに対応し、グラウンド電位ＧＮＤ３を供給する端子が裏面端子ＴＥＰｂに対応すると考えることができる。
【００９２】
このように電気的に独立して基準電位（グラウンド電位）を供給する裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを形成する場合、各裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂから供給されるグラウンド電位が不安定になりやすい。つまり、各裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂに印加されるグラウンド電位がノイズなどによって変動しやすくなる現象が生じる。このように裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂに印加されるグラウンド電位が変動して不安定になると、例えば、図２に示す増幅回路ＬＢ、ＨＢにおいて、増幅回路ＬＢ、ＨＢが正常に動作せずに発振してしまう問題が生じる。つまり、一般的なＰＡモジュールＰＡでは、基準電位（グラウンド電位）を供給する複数の裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂが独立して配置されているが、このように裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを独立して配置すると、ＰＡモジュールＰＡの電気的特性が劣化してしまう問題点が顕在化してきている。
【００９３】
言い換えれば、グラウンド電位は、実装基板（マザーボード）からＰＡモジュールＰＡに供給され、さらに、ＰＡモジュールＰＡの端子（裏面端子ＴＥＣ、裏面端子ＴＥＰａ、裏面端子ＴＥＰｂ）を介して半導体チップに形成されている増幅回路ＬＢや増幅回路ＨＢ（図２参照）に供給される。したがって、実装基板から供給されるグラウンド電位がそのままの電位で増幅回路ＬＢや増幅回路ＨＢに安定して供給されればよいが、実装基板と半導体チップとの間に存在する配線基板ＷＢで電気的に分離された別々の端子（例えば、ＴＥＣ、ＴＥＰａ、ＴＥＰｂ）からグラウンド電位が供給される場合、実装基板から配線基板ＷＢを介して半導体チップ（増幅回路ＬＢ、増幅回路ＨＢ）へのグラウンド電位の不安定性が増加する。このようにグラウンド電位の不安定性が増加すると、半導体チップ（増幅回路ＬＢ、増幅回路ＨＢ）のそれぞれでのグラウンド電位が同電位とならなくなる（一部のグラウンド電位が浮いた状態）。この結果、半導体チップ（増幅回路ＬＢ、増幅回路ＨＢ）内の各グラウンド電位に電位差が生じて電流が流れることになり、増幅回路ＬＢ内や増幅回路ＨＢ内において発振現象が生じてしまうのである。ここでいう各グラウンド電位の不安定性が増加するとは、各グラウンド電位間を接続する抵抗が無視できなくなり、各グラウンド電位間が同電位とならなくなる状態（一部のグラウンド電位が浮いた状態）が起こりやすくなることを意味している。各グラウンド電位の安定性が低下する現象は、各グラウンド電位を電気的に分離した状態にするほど生じやすくなることを本発明者らは見出している。
【００９４】
以上のように、実装基板から配線基板ＷＢを介して半導体チップにグラウンド電位を供給する場合、グラウンド電位の不安定性に起因した増幅回路ＬＢや増幅回路ＨＢでの発振現象は、増幅回路ＬＢや増幅回路ＨＢのそれぞれの増幅段に半導体チップ内でグラウンド電位を分離して供給する構成をとり、かつ、配線基板ＷＢでも電気的に分離された別々の端子から半導体チップ内へグラウンド電位を供給する場合に顕著となる。ただし、増幅回路ＬＢや増幅回路ＨＢのそれぞれの増幅段へ供給する各グラウンド電位を半導体チップ内で共通化する構成をとる場合であっても、配線基板ＷＢでも電気的に分離された別々の端子から半導体チップ内へ各グラウンド電位を供給する場合は、各グラウンド電位の安定性が低下し、グラウンド電位の不安定性に起因した増幅回路ＬＢや増幅回路ＨＢでの発振現象が問題となる。つまり、半導体チップ内でのグラウンド電位の共通化の有無にかかわらず、配線基板ＷＢにおいて、電気的に分離された別々の端子からグラウンド電位を半導体チップ内へ供給する場合はＰＡモジュールＰＡの電気的特性を劣化させてしまうのである。
【００９５】
そこで、基準電位（グラウンド電位）を安定して供給するために、配線基板ＷＢに独立のパターンとして形成されている裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続することが考えられる。すなわち、各裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続して共通化することにより、グラウンド電位の変動を抑制して安定したグラウンド電位を供給することができる。つまり、基準電位（グラウンド電位）を印加する裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続することにより、電圧変動の少ない安定したグラウンド電位を供給することができ、ＰＡモジュールＰＡの電気的特性を向上することができることが本発明者の検討により明らかになっている。例えば、ＰＡモジュールＰＡの電気的特性の向上の一例としては、裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続することにより、グラウンド電位の安定性が向上した結果、図２に示す増幅回路ＬＢ、ＨＢに変動の少ない安定したグラウンド電位を供給することができ、増幅回路ＬＢ、ＨＢでの発振現象を抑制できることが挙げられる。
【００９６】
以上のことから、図８に示す一般的なＰＡモジュールＰＡの裏面レイアウトでは、ＰＡモジュールＰＡの電気的特性の向上を図る観点から充分といえず、ＰＡモジュールＰＡの電気的特性を向上するため、改良する余地があることがわかる。そこで、グラウンド電位を印加する端子を共通化する工夫を施して、ＰＡモジュールＰＡの電気的特性を向上させることが考えられる。この場合、ＰＡモジュールＰＡの裏面に形成されている複数の端子（グラウンド電位を供給する端子）を電気的に接続する技術的思想と、ＰＡモジュールＰＡを搭載する実装基板ＭＢに形成されている電極（グラウンド電位が印加される電極）を電気的に接続する技術的思想が考えられる。
【００９７】
しかし、実装基板ＭＢに形成されている電極パターンを変更せずにＰＡモジュールＰＡの電気的特性を向上させることが望まれる。
【００９８】
以下では、ＰＡモジュールＰＡの電気的特性を向上させる観点から、ＰＡモジュールＰＡの裏面に形成されている複数の端子（グラウンド電位を供給する端子）を電気的に接続する技術的思想を実現することを考える。ここで、単純に、ＰＡモジュールＰＡの裏面に形成されている複数の端子（グラウンド電位を供給する端子）を電気的に接続する構成をとると、実装基板ＭＢに形成されている電極パターンを変更しないという条件がある関係から不都合が生じることについて比較例を使用して説明する。
【００９９】
図１３は比較例におけるＰＡモジュールＰＡの裏面レイアウトを示す平面図である。図１３に示すように、ＰＡモジュールＰＡを構成する配線基板ＷＢの裏面には、大面積の裏面端子ＴＥＣと、この裏面端子ＴＥＣの周囲に形成された複数の裏面端子ＴＥＰが形成されている。裏面端子ＴＥＣはグラウンド電位が印加される端子（第１基準電位用端子）であり、複数の裏面端子ＴＥＰには、信号が印加される信号端子、電源電圧が印加される電源電位用端子、および、基準電位（グラウンド電位）が印加される基準電位用端子が含まれている。具体的に、複数の裏面端子ＴＥＰに中には、例えば、図１３に示すように、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄが配置されている。このとき、裏面端子ＴＥＰａ（第２基準電位用端子）および裏面端子ＴＥＰｂ（第３基準電位用端子）はグラウンド電位が印加される端子であり、裏面端子ＴＥＰｃおよび裏面端子ＴＥＰｄは信号が印加される信号用端子である。図１３では、グラウンド電位を印加する裏面端子ＴＥＰａ、ＴＥＰｂは、配線基板ＷＢの中央部に形成されている裏面端子ＴＥＣと一体的に形成されている。つまり、裏面端子ＴＥＣと裏面端子ＴＥＰａ、裏面端子ＴＥＰｂとは電気的に接続されている。図１３では、裏面端子ＴＥＰａと裏面端子ＴＥＰｂが裏面端子ＴＥＣと一体的に形成されるように図示されているが、裏面端子ＴＥＰａと裏面端子ＴＥＰｂの形状がわかるように点線で示している。ここで、点線で示している裏面端子ＴＥＰａと裏面端子ＴＥＰｂとは裏面導体パターンＣＰ１で接続されていると見ることができる。
【０１００】
このように比較例におけるＰＡモジュールＰＡでは、グラウンド電位を印加する裏面端子ＴＥＣ、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂを電気的に接続していることから、グラウンド電位の変動を抑制して安定したグラウンド電位を供給することができると考えられる。つまり、基準電位（グラウンド電位）を印加する裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続することにより、電圧変動の少ない安定したグラウンド電位を供給することができ、ＰＡモジュールＰＡの電気的特性を向上することができると考えられる。
【０１０１】
しかし、比較例においては、実装基板ＭＢにＰＡモジュールＰＡを実装する際の接続信頼性が低下する問題点が発生する。この問題点について説明する。
【０１０２】
以下に、比較例におけるＰＡモジュールＰＡを実装基板上に搭載する構造の詳細について、ＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄと、実装基板ＭＢに形成されている電極とを接続する場合を例にとって説明する。図１３に示すＰＡモジュールＰＡの裏面に形成された裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄに対応する実装基板ＭＢの電極配置を図１４に示す。図１４には、実装基板ＭＢに形成されている電極の一部である電極Ｅ１ａ〜電極Ｅ１ｄが示されている。この電極Ｅ１ａ〜電極Ｅ１ｄは所定間隔を置いて実装基板ＭＢ上に配置されている。そして、実装基板ＭＢ上に形成されている電極Ｅ１ａ〜電極Ｅ１ｄは、図１３に示すＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄにそれぞれ接続される。実際に実装基板ＭＢ上にＰＡモジュールＰＡを搭載する場合、図１４に示すように、実装基板ＭＢに形成されている電極Ｅ１ａ〜電極Ｅ１ｄのそれぞれ上に半田ＳＯＬが形成される。ここで、実装基板ＭＢに形成されている電極Ｅ１ａ〜電極Ｅ１ｄの電極パターンは変更されていない。
【０１０３】
一方、図１５はＰＡモジュールＰＡに形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄを示す図である。図１４と図１５を見るとわかるように、図１４に示す電極Ｅ１ａ〜電極Ｅ１ｄが、それぞれ、図１５に示す裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄに対応していることがわかる。このとき、図１５に示す裏面端子ＴＥＰａと裏面端子ＴＥＰｂとは裏面導体パターンＣＰ１によって電気的に接続されている。
【０１０４】
続いて、図１６は、実装基板ＭＢ上にＰＡモジュールＰＡを搭載した断面図である。図１６に示すように、ＰＡモジュールＰＡに形成された裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄは、それぞれ、実装基板ＭＢに形成された電極Ｅ１ａ〜電極Ｅ１ｄと半田ＳＯＬを介して電気的に接続される。具体的には、実装基板ＭＢに形成されている電極Ｅ１ａ〜電極Ｅ１ｄ上に半田印刷法などより半田ＳＯＬを形成した後、電極Ｅ１ａ〜電極Ｅ１ｄにＰＡモジュールＰＡの裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄが相対するように、ＰＡモジュールＰＡを実装基板ＭＢ上に配置する。そして、ＰＡモジュールＰＡを搭載した実装基板ＭＢに対してリフロー（熱処理）を施すことにより、半田ＳＯＬを溶融させて、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄと電極Ｅ１ａ〜電極Ｅ１ｄとを半田ＳＯＬで接続する。
【０１０５】
ここで、図１４に示すように、実装基板ＭＢに形成されている電極Ｅ１ａ〜Ｅ１ｄの形状は変化していないことから、この電極Ｅ１ａ〜電極Ｅ１ｄのそれぞれ上に形成される半田ＳＯＬの量も一定である。電極Ｅ１ａ〜電極Ｅ１ｄのそれぞれの面積をＡとし、それぞれの電極Ｅ１ａ〜電極Ｅ１ｄ上に形成される半田ＳＯＬの量（体積）をＢとする。
【０１０６】
これに対し、図１５に示すＰＡモジュールＰＡにおいては、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄのそれぞれの面積を電極Ｅ１ａ〜電極Ｅ１ｄと同じＡとする。さらに、裏面端子ＴＥＰａと裏面端子ＴＥＰｂは電気的に接続されているが、この裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する裏面導体パターンＣＰ１の面積もＡとする。
【０１０７】
このとき、図１６に示すように、裏面端子ＴＥＰｃや裏面端子ＴＥＰｄは導体パターンによって接続されていない。このため、裏面端子ＴＥＰｃや裏面端子ＴＥＰｄの面積がＡで、かつ、それぞれの裏面端子ＴＥＰｃや裏面端子ＴＥＰｄ上に広がる半田ＳＯＬの量がＢであることから、半田ＳＯＬの高さはｄ１（＝Ｂ／Ａ）となる。
【０１０８】
一方、電極Ｅ１ａと裏面端子ＴＥＰａが接続され、電極Ｅ１ｂと裏面端子ＴＥＰｂが接続されるが、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとは裏面導体パターンＣＰ１によって接続されている。このため、電極Ｅ１ａと電極Ｅ１ｂに形成されている半田ＳＯＬは、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂだけでなく、裏面端子ＴＥＰａと裏面端子ＴＥＰｂの間に形成されている裏面導体パターンＣＰ１上にも広がる。つまり、電極Ｅ１ａ上と電極Ｅ１ｂ上とに形成された半田ＳＯＬ（半田ＳＯＬの量は２Ｂ）は、裏面端子ＴＥＰａ上と裏面端子ＴＥＰｂと裏面導体パターンＣＰ１とを合わせた３Ａの面積上に広がることになる。したがって、裏面端子ＴＥＰａと裏面端子ＴＥＰｂと裏面導体パターンＣＰ１にわたって広がる半田ＳＯＬの高さはｄ２（＝２Ｂ／３Ａ）となる。
【０１０９】
以上の議論から、半田ＳＯＬの高さ（ｄ２）は、半田ＳＯＬの高さ（ｄ１）よりも小さくなり、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂは、電極Ｅ１ａおよび電極Ｅ１ｂと電気的に接続されないおそれが高くなる。すなわち、裏面導体パターンＣＰ１で接続されている裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂ上に広がる半田ＳＯＬの高さ（ｄ２）が、裏面端子ＴＥＰｃおよび裏面端子ＴＥＰｄ上に広がる半田ＳＯＬの高さ（ｄ１）よりも小さくなる結果（不均一になる結果）、グラウンド電位を供給する裏面端子ＴＥＰａと裏面端子ＴＥＰｂが、ともに、実装基板ＭＢの電極Ｅ１ａおよび電極Ｅ１ｂと接続されなくなる。
【０１１０】
このことは、ＰＡモジュールＰＡ側でグラウンド電位を印加する裏面端子ＴＥＰａと裏面端子ＴＥＰｂを裏面導体パターンＣＰ１で接続しても、実装基板ＭＢ側のグラウンド電位を供給する電極Ｅ１ａおよび電極Ｅ１ｂに接続されないことを意味する。したがって、ＰＡモジュールＰＡのグラウンド電位と、実装基板ＭＢから供給されるグラウンド電位とが電気的に分離されることになり、グラウンド電位の共通化を図ることができなくなる不都合が生じる。このようにＰＡモジュールＰＡと実装基板ＭＢとの間でグラウンド電位の共通化を図ることができなくなると、ＰＡモジュールＰＡにおいて、個々のグラウンド電位の安定性が低下し、ＰＡモジュールＰＡの電気的特性が劣化する。つまり、ＰＡモジュールＰＡ側でグラウンド電位を共通化するように裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ１により電気的に接続するように構成しても、ＰＡモジュールＰＡと実装基板ＭＢとの間の接続不良を引き起こし、結果的に、ＰＡモジュールＰＡの電気的特性を向上することができなくなるのである。
【０１１１】
この比較例の問題点から見えてくることは、単純に、ＰＡモジュールＰＡにおいて、グラウンド電位を印加する裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂを裏面導体パターンＣＰ１で接続するように構成しても、実装基板ＭＢ側の電極Ｅ１ａおよびＥ１ｂのレイアウト構成が変わらないという条件のもとでは、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性が低下することである。この結果、グラウンド電位を印加する裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂを共通化して、ＰＡモジュールＰＡの電気的特性を向上するという目的を実現することができなくなるのである。つまり、実装基板ＭＢ側の電極のレイアウトが変化しないという条件下では、グラウンド電位を印加する裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂを裏面導体パターンＣＰ１で接続する構成にさらなる工夫を施す必要性があることがわかる。
【０１１２】
上述した状況に加えて、ＰＡモジュールＰＡに反りが発生すると、さらに、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性が低下することになる。ＰＡモジュールＰＡを構成する配線基板ＷＢとして、現状では、ＰＣＢ材料を使用している。このＰＣＢ材料から構成されている配線基板ＷＢでは、アルミナなどのセラミック材料から配線基板ＷＢよりも平坦性が高く、ＰＣＢ材料（ポリカーボネイド材料）から配線基板ＷＢを構成する場合にはそれほど反りの問題は発生しない。しかし、例えば、パッケージを小型化するために、配線基板ＷＢ上に搭載される半導体チップＣＨＰ１と半導体チップＣＨＰ２とを１つの大きな半導体チップとする場合には、配線基板ＷＢ上に搭載される半導体チップの大きさが大きくなり、配線基板ＷＢの線膨張率と半導体チップの線膨張率の相違が顕著となる結果、ＰＣＢ材料を使用した配線基板ＷＢでも反りの問題が顕在化する可能性がある。このような場合であっても、半田ＳＯＬの高さの均一性を確保できれば、充分にＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を確保できると考えられる。したがって、ＰＡモジュールＰＡの電気的特性を向上させるために、グラウンド電位を印加する裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂを共通化するという構造をとる場合であっても、半田ＳＯＬの高さの均一性を確保して、ＰＡモジュールＰＡと実装基板ＭＢの接続信頼性を向上することがいかに重要であるかがわかる。
【０１１３】
ここで、比較例の問題点を解決する一手段として、図１７に示すように、ＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを導体パターン（図１７ではソルダレジストＳＲで覆われているため図示されず）で接続する構成において、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する導体パターン上にソルダレジストＳＲを形成することが考えられる。つまり、図１８に示すように、配線基板ＷＢの裏面に形成されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ１で電気的に接続するとともに、裏面導体パターンＣＰ１上に絶縁材料であるソルダレジストＳＲを形成するのである。このように構成することにより、ＰＡモジュールＰＡを実装基板ＭＢに実装する場合、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する裏面導体パターンＣＰ１上に半田が広がることを防止できるのである。すなわち、図１９に示すように、裏面端子ＴＥＰａと電極Ｅ１ａが半田ＳＯＬを介して接続されるが、半田ＳＯＬのリフロー時に、電極Ｅ１ａ上に形成されている半田ＳＯＬは溶融しても、ソルダレジストＳＲが形成されているので、このソルダレジストＳＲが壁となって半田ＳＯＬは裏面端子ＴＥＰａから裏面導体パターンＣＰ１側に広がらないのである。この結果、裏面端子ＴＥＰａと電極Ｅ１ａとの間に介在する半田ＳＯＬの高さを確保することができる。同様の理由で、裏面端子ＴＥＰｂと電極Ｅ１ｂとの間に介在する半田ＳＯＬの高さを確保することができる。
【０１１４】
しかし、図１９に示すように、裏面導体パターンＣＰ１上にソルダレジストＳＲを形成すると、ソルダレジストＳＲの膜厚だけ高さが他の領域（裏面端子ＴＥＰａの高さや裏面端子ＴＥＰｂの高さ）よりも高くなるのである。すると、図１９に示すように、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄを電極Ｅ１ａ〜電極Ｅ１ｄと接続する場合、ソルダレジストＳＲを形成した領域では、ソルダレジストＳＲが裏面導体パターンＣＰ１および配線基板ＷＢに入り込み配線基板ＷＢが歪んで配線基板ＷＢに応力が発生する。この配線基板ＷＢに発生した応力は、配線基板ＷＢに搭載されている半導体チップＣＨＰ１や半導体チップＣＨＰ１を覆う樹脂体ＭＲに伝達される。その結果、例えば、半導体チップＣＨＰ１自体や樹脂体ＭＲにクラックＣＲＫが発生する。樹脂体ＭＲにクラックＣＲＫが発生すると、パッケージの著しい信頼性低下を招くことになる。したがって、図１９に示すように、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ１で電気的に接続するとともに、裏面導体パターンＣＰ１上に絶縁材料であるソルダレジストＳＲを形成する構成は採用できないことになる。
【０１１５】
以上のように、現状では、実装基板ＭＢ側の電極のレイアウトが変化しないという条件のもと、ＰＡモジュールＰＡ側でグラウンド電位を印加する裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂを裏面導体パターンＣＰ１で接続する構成を採るとともに、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を向上できる技術的思想が実現できていないのである。そこで、以下では、ＰＡモジュールＰＡの電気的特性の向上を図り、かつ、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を向上することを実現する本実施の形態のＰＡモジュールＰＡについて説明する。
【０１１６】
図２０は、本実施の形態におけるＰＡモジュールＰＡの裏面レイアウトを示す平面図である。図２０に示すように、ＰＡモジュールＰＡを構成する配線基板ＷＢの裏面には、配線基板ＷＢの中央部に形成された大面積の裏面端子ＴＥＣと、この裏面端子ＴＥＣの周囲に形成された複数の裏面端子ＴＥＰが形成されている。裏面端子ＴＥＣはグラウンド電位が印加される端子（第１基準電位用端子）（中央グラウンド端子）であり、複数の裏面端子ＴＥＰには、信号が印加される信号端子、電源電圧が印加される電源電位用端子、および、基準電位（グラウンド電位）が印加される基準電位用端子が含まれている。具体的に、複数の裏面端子ＴＥＰの中には、例えば、図２０に示すように、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄが配置されている。このとき、裏面端子ＴＥＰａ（第２基準電位用端子）（第１周辺グラウンド端子）および裏面端子ＴＥＰｂ（第３基準電位用端子）（第２周辺グラウンド端子）はグラウンド電位が印加される端子であり、裏面端子ＴＥＰｃおよび裏面端子ＴＥＰｄは信号が印加される信号用端子である。
【０１１７】
図２０に示す本実施の形態のＰＡモジュールＰＡにおいて、配線基板ＷＢの裏面には、基準電位（グラウンド電位）を供給する端子が複数存在している。これは、図２に示すように、例えば、電力増幅器６内の増幅回路ＬＢや増幅回路ＨＢのそれぞれの増幅段（回路素子）にグラウンド電位を供給する必要があり、これらの回路素子に接続するように、それぞれ、例えば、基準電位（グラウンド電位）を供給する裏面端子ＴＥＣおよび裏面端子ＴＥＰａ、ＴＥＰｂが形成されているのである。例えば、図３に示すグラウンド電位ＧＮＤ１を供給する端子が裏面端子ＴＥＣに対応し、グラウンド電位ＧＮＤ２を供給する端子が裏面端子ＴＥＰａに対応し、グラウンド電位ＧＮＤ３を供給する端子が裏面端子ＴＥＰｂに対応すると考えることができる。
【０１１８】
本実施の形態でも比較例と同様に、基準電位（グラウンド電位）を安定して供給するために、独立のパターンとして形成されている裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続している。すなわち、各裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続して共通化することにより、グラウンド電位の変動を抑制して安定したグラウンド電位を供給することができる。つまり、基準電位（グラウンド電位）を印加する裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続することにより、電圧変動の少ない安定したグラウンド電位を供給することができ、ＰＡモジュールＰＡの電気的特性を向上することができる。例えば、ＰＡモジュールＰＡの電気的特性の向上の一例としては、裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続することにより、グラウンド電位の安定性が向上した結果、図２に示す増幅回路ＬＢ、ＨＢに変動の少ない安定したグラウンド電位を供給することができ、増幅回路ＬＢ、ＨＢでの発振現象を抑制できる。
【０１１９】
具体的に、本実施の形態では、グラウンド電位を供給する裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ２で電気的に接続している。同様に、グラウンド電位を供給する裏面端子ＴＥＰａと裏面端子ＴＥＣとを裏面導体パターンＣＰ３で電気的に接続し、裏面端子ＴＥＰｂと裏面端子ＴＥＣも裏面導体パターンＣＰ３で電気的に接続されている。したがって、本実施の形態におけるＰＡモジュールＰＡでは、配線基板ＷＢの裏面の中央部に形成されている裏面端子ＴＥＣと裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂが、それぞれ、裏面導体パターンＣＰ３で電気的に接続され、かつ、配線基板ＷＢの周辺部に互いに隣り合うように配置されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂが裏面導体パターンＣＰ２によって電気的に接続されている。
【０１２０】
本実施の形態における特徴の１つは、配線基板ＷＢの周辺部に形成されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続している裏面導体パターンＣＰ２のサイズに特徴がある。すなわち、図２０に示すように、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅に比べて、裏面導体パターンＣＰ２の幅が小さくなっている。詳細には、例えば、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとは、Ｘ方向に並ぶように配置されており、このＸ方向に並んで配置されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂが裏面導体パターンＣＰ２で接続されている。このとき、裏面導体パターンＣＰ２の接続方向（接続線方向）がＸ方向となっており、このＸ方向と直交する（交差する）Ｙ方向に着目すると、裏面導体パターンＣＰ２のＹ方向の幅は、裏面端子ＴＥＰａのＹ方向の幅や裏面端子ＴＥＰｂのＹ方向の幅よりも小さくなっている。特に、本実施の形態では、裏面導体パターンＣＰ２の面積は、裏面端子ＴＥＰａ（第２基準電位用端子）の面積および裏面端子ＴＥＰｂ（第３基準電位用端子）の面積よりも小さくなっている。
【０１２１】
このように、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂのＹ方向の幅に比べて、裏面導体パターンＣＰ２のＹ方向の幅を小さくすることにより、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ２で電気的に接続しながら、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を向上することができるのである。以下では、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂのＹ方向の幅に比べて、裏面導体パターンＣＰ２のＹ方向の幅を小さくすることにより、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性が向上することについて説明する。
【０１２２】
まず、実施の形態におけるＰＡモジュールＰＡを実装基板ＭＢ上に搭載する構造の詳細について、ＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄと、実装基板ＭＢに形成されている電極とを接続する場合を例にとって説明する。図２０に示すＰＡモジュールＰＡの裏面に形成された裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄに対応する実装基板ＭＢの電極配置を図２１に示す。図２１には、実装基板ＭＢに形成されている電極の一部である電極Ｅ１ａ〜電極Ｅ１ｄが示されている。この電極Ｅ１ａ〜電極Ｅ１ｄは所定間隔を置いて実装基板ＭＢ上に配置されている。そして、実装基板ＭＢ上に形成されている電極Ｅ１ａ〜電極Ｅ１ｄは、図２０に示すＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄにそれぞれ接続される。実際に実装基板ＭＢ上にＰＡモジュールＰＡを搭載する場合、図２１に示すように、実装基板ＭＢに形成されている電極Ｅ１ａ〜電極Ｅ１ｄのそれぞれ上に半田ＳＯＬが形成される。ここで、実装基板ＭＢに形成されている電極Ｅ１ａ〜電極Ｅ１ｄの電極パターンは変更されていない。
【０１２３】
続いて、図２２は、本実施の形態におけるＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄを示す図である。図２２に示すように、本実施の形態では、矩形形状をした裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄが、Ｘ方向に並んで配置されている。そして、隣り合うように配置されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂは裏面導体パターンＣＰ２で接続されている。この裏面端子ＴＥＰａと裏面端子ＴＥＰｂはグラウンド電位が印加される端子であり、グラウンド電位の安定化のため、この裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを矩形形状の裏面導体パターンＣＰ２で接続している。このとき、本実施の形態では、裏面端子ＴＥＰａや裏面端子ＴＥＰｂの幅よりも裏面導体パターンＣＰ２の幅を小さくしている点に特徴がある。つまり、図２２に示すように、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂのＹ方向の幅をＹ１とし、裏面導体パターンＣＰ２のＹ方向の幅をＹ２とした場合、Ｙ２＜Ｙ１となるように裏面導体パターンＣＰ２を形成している。このように本実施の形態では、裏面導体パターンＣＰ２のＹ方向の幅Ｙ２を裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂのＹ方向の幅Ｙ１よりも小さくする点に特徴があるが、この特徴を実現する構成として図２２の他に図２３に示す構成も考えられる。
【０１２４】
図２３でも、裏面導体パターンＣＰ２のＹ方向の幅Ｙ２は裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂのＹ方向の幅Ｙ１よりも小さくなっている。図２２では、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）のＸ方向の一辺と、裏面導体パターンＣＰ２のＸ方向の一辺が一直線上に配置され、かつ、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）のＸ方向の他辺と、裏面導体パターンＣＰ２のＸ方向の他辺とが一直線上に配置されないように構成されている。これに対し、図２３では、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）のＸ方向の両辺と、裏面導体パターンＣＰ２のＸ方向の両辺が一直線上に配置されないように構成されている。このように、図２２と図２３では、裏面導体パターンＣＰ２のＹ方向の幅Ｙ２を裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂのＹ方向の幅Ｙ１よりも小さくする具体的な構成が異なっているが、どちらの構成でも、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を向上することができる。
【０１２５】
具体的に、本実施の形態によれば、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を向上できることについて説明する。
【０１２６】
図２４は、ＰＡモジュールＰＡを実装基板に搭載した場合、ＰＡモジュールＰＡに形成されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂに半田ＳＯＬが密着する様子を示す図である。図２４に示すように、実装基板に形成されている電極上に塗布されている半田は、実装基板がＰＡモジュールＰＡと密着することにより、例えば、ＰＡモジュールＰＡの裏面端子ＴＥＰａと裏面端子ＴＥＰｂに半田ＳＯＬが密着する。このとき、裏面端子ＴＥＰａと裏面端子ＴＥＰｂは裏面導体パターンＣＰ２により接続されているので、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂ上に密着した半田ＳＯＬは、裏面導体パターンＣＰ２上にも広がる。しかし、本実施の形態では、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さくしているので、裏面導体パターンＣＰ２の面積が小さく、半田ＳＯＬの裏面導体パターンＣＰ２への広がりを抑制できる。さらに、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さくしている結果、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）と裏面導体パターンＣＰ２との境界にくびれが生じている。このくびれが形成されているため、裏面端子ＴＥＰａや裏面端子ＴＥＰｂから裏面導体パターンＣＰ２側に半田ＳＯＬが流入することを抑制することができる。
【０１２７】
つまり、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さく構成するという本実施の形態の特徴的構成により、裏面端子ＴＥＰａや裏面端子ＴＥＰｂから裏面導体パターンＣＰ２側へ半田ＳＯＬが広がることを抑制できるのである。このように、本実施の形態における特徴的構成によれば、グラウンド電位が印加される裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ２で電気的に接続することによりグラウンド電位の安定化を図ることができる。そして、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さく構成することから、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ２で接続した場合であっても、裏面端子ＴＥＰａや裏面端子ＴＥＰｂから裏面導体パターンＣＰ２へ半田ＳＯＬの広がりを抑制することができるのである。
【０１２８】
すなわち、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さくするという構成により、以下に示す２つの機能が実現される。第１の機能は、裏面導体パターンＣＰ２の面積を小さくすることができるという機能であり、この機能により裏面導体パターンＣＰ２へ広がる半田ＳＯＬの量を少なくすることができる。そして第２の機能は、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さくするという構成をとる結果、必然的に、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）と裏面導体パターンＣＰ２との境界領域にくびれが生じるという機能であり、このくびれが半田ＳＯＬの広がりを抑制する壁として機能するのである。
【０１２９】
本実施の形態の特徴的構成によれば、第１の機能と第２の機能を実現することができるので、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂから裏面導体パターンＣＰ２への半田ＳＯＬの広がりを充分に抑制できる。このことは、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ２で接続した場合であっても、半田ＳＯＬがほとんど裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂ上に局在する結果、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂ上における半田ＳＯＬの厚さを確保することができることを意味する。したがって、互いに裏面導体パターンＣＰ２で接続した裏面端子ＴＥＰａおよびＴＥＰｂ（ＰＡモジュールＰＡ側）と実装基板に形成されている電極との接続信頼性を向上することができる。
【０１３０】
図２５は、比較例において、ＰＡモジュールＰＡを実装基板に搭載した場合、ＰＡモジュールＰＡに形成されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂに半田ＳＯＬが密着する様子を示す図である。図２５に示すように、実装基板に形成されている電極上に塗布されている半田は、実装基板がＰＡモジュールＰＡと密着することにより、例えば、ＰＡモジュールＰＡの裏面端子ＴＥＰａと裏面端子ＴＥＰｂに半田ＳＯＬが密着する。このとき、裏面端子ＴＥＰａと裏面端子ＴＥＰｂは裏面導体パターンＣＰ１により接続されているので、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂ上に密着した半田ＳＯＬは、裏面導体パターンＣＰ１上にも広がる。裏面導体パターンＣＰ１の幅は裏面端子ＴＥＰａや裏面端子ＴＥＰｂの幅と同じ大きさであり、比較例では、本実施の形態よりも裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）に密着した半田ＳＯＬが裏面導体パターンＣＰ１内に広がりやすくなる。さらに、比較例では、裏面導体パターンＣＰ１の幅は裏面端子ＴＥＰａや裏面端子ＴＥＰｂの幅と同じ大きさであるため、裏面端子ＴＥＰａや裏面端子ＴＥＰｂと裏面導体パターンＣＰ１の境界領域にくびれが生じない。したがって、比較例では、裏面端子ＴＥＰａや裏面端子ＴＥＰｂに密着した半田ＳＯＬが裏面導体パターンＣＰ１へ広がってしまうことがわかる。
【０１３１】
図２４と図２５とを比較するとわかるように、比較例では、裏面導体パターンＣＰ１の面積が大きくなり、かつ、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅と、裏面導体パターンＣＰ１の幅が同じという構成をとる結果、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）と裏面導体パターンＣＰ１との境界領域にくびれが生じない。これに対し、本実施の形態では、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さくするという特徴的構成をとることにより、裏面導体パターンＣＰ２の面積が小さくなり、かつ、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅が小さいという構成をとる結果、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）と裏面導体パターンＣＰ２との境界領域にくびれが生じる。このため、本実施の形態では、比較例と比べると、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂから裏面導体パターンＣＰ２への半田ＳＯＬの広がりを充分に抑制できる顕著な効果を奏するのである。
【０１３２】
図２６は本実施の形態におけるＰＡモジュールＰＡを実装基板ＭＢに実装した状態を示す断面図である。図２６に示すように、孤立したパターンである裏面端子ＴＥＰｃおよび裏面端子ＴＥＰｄ上に密着する半田ＳＯＬの厚さはｄ１である。これに対し、互いに裏面導体パターンＣＰ２で接続されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂに着目すると、裏面導体パターンＣＰ２上にも多少半田ＳＯＬが広がるが、本実施の形態では、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さくするという特徴的構成をとることにより、裏面導体パターンＣＰ２上に広がる半田ＳＯＬの量を少なくすることができる。このことから、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂ上に密着している半田ＳＯＬは、ほとんど裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂ上に局在し、裏面端子ＴＥＰａや裏面端子ＴＥＰｂ上に密着する半田ＳＯＬの厚さはほぼｄ１となる。したがって、互いに裏面導体パターンＣＰ２で接続されている裏面端子ＴＥＰａや裏面端子ＴＥＰｂ上に密着する半田ＳＯＬの厚さと、導体パターンで接続されていない孤立した裏面端子ＴＥＰｃや裏面端子ＴＥＰｄ上に密着する半田ＳＯＬの厚さをほぼ均一にすることができる。このことは、ＰＡモジュールＰＡに形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄと、実装基板ＭＢ上に形成されている電極Ｅ１ａ〜電極Ｅ１ｄとの接続信頼性を向上できることを意味している。以上より、本実施の形態によれば、ＰＡモジュールＰＡ側でグラウンド電位を供給する端子を導体パターンで接続する構成を前提として、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を充分に確保できる顕著な効果を奏する。これにより、ＰＡモジュールＰＡの電気的特性を確実に向上することができる。
【０１３３】
なお、本実施の形態では、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さくすることに特徴があるが、どの程度、裏面導体パターンＣＰ２の幅を小さくすればよいのかについて本発明者は検討している。例えば、裏面導体パターンＣＰ２の幅を狭くすればするほど、裏面導体パターンＣＰ２の面積を小さくすることができ、かつ、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）と裏面導体パターンＣＰ２との間のくびれを大きくすることができる。このことから、裏面導体パターンＣＰ２へ半田ＳＯＬがなるべく広がらないようにする観点からは、裏面導体パターンＣＰ２の幅をなるべく小さくすることが望ましい。これに対し、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとの電気的接続を確実に実施する観点からは、裏面導体パターンＣＰ２の幅を必要以上に小さくすることは望ましくない。したがって、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとの電気的接続を確実に実施し、かつ、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）から裏面導体パターンＣＰ２への半田ＳＯＬの広がりを抑制することを両立するには、裏面導体パターンＣＰ２の幅をある一定の範囲に設定することが望ましい。例えば、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）の幅に対して、裏面導体パターンＣＰ２の幅を、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）の幅の６０％〜７０％程度に設定することができる。
【０１３４】
本実施の形態では、図２１に示すように、実装基板ＭＢ側の電極Ｅ１ａ〜電極Ｅ１ｄのレイアウト配置が変化しないという条件のもとで、特に有効となる。例えば、実装基板ＭＢ側の電極Ｅ１ａと電極Ｅ１ｂとを導体パターンで接続してもよいという条件ならば、実装基板ＭＢ側の電極Ｅ１ａと電極Ｅ１ｂとを接続する導体パターンと、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する導体パターンとを同じ形状にすれば、半田の厚さの問題は回避される。なぜなら、実装基板ＭＢ側の導体パターン上にも半田を形成することができるからである。つまり、実装基板ＭＢ側の電極Ｅ１ａと、電極Ｅ１ｂと、電極Ｅ１ａと電極Ｅ１ｂとを接続する導体パターン上にも半田を形成することができる結果、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａと、裏面端子ＴＥＰｂと、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する導体パターン上に均等に半田が形成されるのである。言い換えれば、実装基板ＭＢ側の電極Ｅ１ａと、電極Ｅ１ｂと、電極Ｅ１ａと電極Ｅ１ｂとを接続する導体パターンとを合わせた面積が、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａと、裏面端子ＴＥＰｂと、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する導体パターンを合わせた面積と同じ面積となるので、実装基板ＭＢ側の電極Ｅ１ａ、電極Ｅ１ｂ、電極Ｅ１ａと電極Ｅ１ｂとを接続する導体パターン上にも半田を形成することができることを考慮すると、半田の厚さの不均一という問題は回避される。したがって、実装基板ＭＢ側の電極Ｅ１ａと電極Ｅ１ｂとを導体パターンで接続してもよいという条件ならば、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する導体パターンを、比較例のように、裏面端子ＴＥＰａの幅と同じ幅の裏面導体パターンＣＰ１で形成しても、実装基板ＭＢ側の導体パターンも同一形状にすれば問題はない。
【０１３５】
しかし、本実施の形態で対象としているのは、実装基板ＭＢ側の電極Ｅ１ａ〜電極Ｅ１ｄのレイアウト配置を変化させない場合である。この場合、電極Ｅ１ａと電極Ｅ１ｂとを導体パターンで接続することは許容されない。これに対し、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａと裏面端子ＴＥＰｂとは導体パターンで接続される。この結果、実装基板ＭＢ側の電極Ｅ１ａと電極Ｅ１ｂとを合わせた面積は、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａ、裏面端子ＴＥＰｂおよび導体パターンとを合わせた面積よりも小さくなる。このことは、実装基板ＭＢ側の電極Ｅ１ａと電極Ｅ１ｂ上に形成された半田が、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａ、裏面端子ＴＥＰｂおよび導体パターンとを合わせた面積上に広がることになるので、半田の厚さが薄くなってしまうことを意味する。したがって、比較例のように、実装基板ＭＢ側の電極Ｅ１ａ〜電極Ｅ１ｄのレイアウト配置が変化しないという条件のもとで、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ１で接続すると、実装基板ＭＢとＰＡモジュールＰＡとの接続信頼性が問題となる。
【０１３６】
そこで、図２２に示す本実施の形態のように、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さく構成することにより、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂから裏面導体パターンＣＰ２への半田の広がりを充分に抑制できるのである。したがって、本実施の形態によれば、特に、実装基板ＭＢ側の電極Ｅ１ａ〜電極Ｅ１ｄのレイアウト配置が変化しないという条件のもとでも、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を向上できる顕著な効果を得ることができる。すなわち、ＰＡモジュールＰＡに形成されている裏面端子ＴＥＰａと平面的に重なる実装基板ＭＢの第１領域に電極Ｅ１ａが形成され、かつ、ＰＡモジュールＰＡに形成されている裏面端子ＴＥＰｂと平面的に重なる実装基板ＭＢの第２領域に電極Ｅ１ｂが形成され、かつ、ＰＡモジュールＰＡに形成されている裏面導体パターンＣＰ２と平面的に重なる実装基板ＭＢの領域には電極（パターン）が形成されていない実装基板ＭＢにＰＡモジュールＰＡを搭載する場合に、本実施の形態におけるＰＡモジュールＰＡは特に有効である。
【０１３７】
以上の説明は、図２０において、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する裏面導体パターンＣＰ２について説明したが、本実施の形態における技術的思想は、裏面端子ＴＥＣと裏面端子ＴＥＰａや、裏面端子ＴＥＣと裏面端子ＴＥＰｂとを、裏面導体パターンＣＰ３で接続する場合にも適用することができる。例えば、本実施の形態は、例えば、図２０に示すように、裏面端子ＴＥＰａや裏面端子ＴＥＣの幅よりも裏面導体パターンＣＰ３の幅を小さくしている点に特徴がある。つまり、図２０に示すように、裏面端子ＴＥＰａおよび裏面端子ＴＥＣのＸ方向の幅よりも、裏面導体パターンＣＰ３のＸ方向の幅が小さくなるように、裏面導体パターンＣＰ３を形成している。特に、本実施の形態では、裏面導体パターンＣＰ３の面積は、裏面端子ＴＥＰａ（第２基準電位用端子）の面積や裏面端子ＴＥＰｂの面積よりも小さくなっている。
【０１３８】
裏面端子ＴＥＰａおよび裏面端子ＴＥＣの幅よりも、裏面導体パターンＣＰ３の幅を小さく構成するという本実施の形態の特徴的構成により、例えば、裏面端子ＴＥＰａや裏面端子ＴＥＣから裏面導体パターンＣＰ３側へ半田が広がることを抑制できるのである。このように、本実施の形態における特徴的構成によれば、グラウンド電位が印加される裏面端子ＴＥＰａと裏面端子ＴＥＣとを裏面導体パターンＣＰ３で電気的に接続することによりグラウンド電位の安定化を図ることができる。そして、裏面端子ＴＥＰａおよび裏面端子ＴＥＣの幅よりも、裏面導体パターンＣＰ３の幅を小さく構成することから、裏面端子ＴＥＰａと裏面端子ＴＥＣとを裏面導体パターンＣＰ３で接続した場合であっても、裏面端子ＴＥＰａや裏面端子ＴＥＣから裏面導体パターンＣＰ３へ半田の広がりを抑制することができるのである。
【０１３９】
すなわち、裏面端子ＴＥＰａおよび裏面端子ＴＥＣの幅よりも、裏面導体パターンＣＰ３の幅を小さくするという構成により、以下に示す２つの機能が実現される。第１の機能は、裏面導体パターンＣＰ３の面積を小さくすることができるという機能であり、この機能により裏面導体パターンＣＰ３へ広がる半田の量を少なくすることができる。そして第２の機能は、裏面端子ＴＥＰａおよび裏面端子ＴＥＣの幅よりも、裏面導体パターンＣＰ３の幅を小さくするという構成をとる結果、必然的に、裏面端子ＴＥＰａ（裏面端子ＴＥＣ）と裏面導体パターンＣＰ３との境界領域にくびれが生じるという機能であり、このくびれが半田の広がりを抑制する壁として機能するのである。
【０１４０】
本実施の形態の特徴的構成によれば、第１の機能と第２の機能を実現することができるので、裏面端子ＴＥＰａおよび裏面端子ＴＥＣから裏面導体パターンＣＰ３への半田ＳＯＬの広がりを充分に抑制できる。このことは、裏面端子ＴＥＰａと裏面端子ＴＥＣとを裏面導体パターンＣＰ３で接続した場合であっても、半田がほとんど裏面端子ＴＥＰａおよび裏面端子ＴＥＣ上に局在する結果、裏面端子ＴＥＰａおよび裏面端子ＴＥＣ上における半田の厚さを確保することができることを意味する。したがって、互いに裏面導体パターンＣＰ３で接続した裏面端子ＴＥＰａおよびＴＥＣ（ＰＡモジュールＰＡ側）と実装基板に形成されている電極との接続信頼性を向上することができる。
【０１４１】
特に、実装基板ＭＢ側の電極Ｅ１ａ〜電極Ｅ１ｄのレイアウト配置が変化しないという条件のもとでも、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を向上できる顕著な効果を得ることができる。すなわち、ＰＡモジュールＰＡに形成されている裏面端子ＴＥＣと平面的に重なる実装基板ＭＢの第１領域に電極が形成され、かつ、ＰＡモジュールＰＡに形成されている裏面端子ＴＥＰａと平面的に重なる実装基板ＭＢの第２領域に電極Ｅ１ａが形成され、かつ、ＰＡモジュールＰＡに形成されている裏面導体パターンＣＰ３と平面的に重なる実装基板ＭＢの領域には電極（パターン）が形成されていない実装基板ＭＢにＰＡモジュールＰＡを搭載する場合に、本実施の形態におけるＰＡモジュールＰＡは特に有効である。
【０１４２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４３】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１４４】
１ 携帯電話機
２ アプリケーションプロセッサ
３ メモリ
４ ベースバンド部
５ ＲＦＩＣ
６ 電力増幅器
７ ＳＡＷフィルタ
８ アンテナスイッチ
９ アンテナ
１０ａ 整合回路
１０ｂ 整合回路
１１ 制御回路
１２ａ 出力整合回路
１２ｂ 出力整合回路
１３ａ 検波回路
１３ｂ 検波回路
１４ デコーダ
１５ａ 段間整合回路
１５ｂ 段間整合回路
１０１ 半導体基板
１０２ エピタキシャル層
１０３ 溝
１０４ ｐ型打抜き層
１０６ ｐ型ウェル
１０７ ゲート絶縁膜
１０８ ゲート電極
１０９ ｎ−型オフセットドレイン領域
１１０ ｎ−型ソース領域
１１１ サイドウォール
１１２ ｎ型オフセットドレイン領域
１１３ ｎ＋型ドレイン領域
１１４ ｎ＋型ソース領域
１１５ ｐ＋型半導体領域
１２１ 絶縁膜
１２２ コンタクトホール
１２３ プラグ
１２４ａ ソース電極
１２４ｂ ドレイン電極
１２５ 絶縁膜
１２６ スルーホール
１２７ プラグ
１２８ 配線
１２９ 表面保護膜
１３０ 裏面電極
２００ 半絶縁性基板
２０１ エピタキシャル層
２０２ バッファ層
２０３ ＡｌＧａＡｓ層
２０４ ｎ型ＧａＡｓ層
２０５ａ オーミック電極
２０５ｂ オーミック電極
２０６ ゲート電極
ＡＮＴ アンテナ
ＢＥ 裏面電極
ＢＰ バンプ電極
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＰ１ 裏面導体パターン
ＣＰ２ 裏面導体パターン
ＣＰ３ 裏面導体パターン
ＣＲＫ クラック
Ｄｉ ダイプレクサ
Ｅ１ａ 電極
Ｅ１ｂ 電極
Ｅ１ｃ 電極
Ｅ１ｄ 電極
ＧＮＤ１ グラウンド電位
ＧＮＤ２ グラウンド電位
ＧＮＤ３ グラウンド電位
ＨＢ 増幅回路
ＩＰＤ 集積受動部品
ＬＢ 増幅回路
ＬＰＦ１ ローパスフィルタ
ＬＰＦ２ ローパスフィルタ
ＭＢ 実装基板
ＭＲ 樹脂体
ＰＡ ＰＡモジュール
ＰＣ 受動部品
ＰＤ１ パッド
ＰＤ２ パッド
Ｑ１ 増幅段
Ｑ２ 増幅段
Ｑ３ 増幅段
ＲＸ１〜ＲＸ４ 受信端子
Ｓ 半田
ＳＯＬ 半田
ＳＲ ソルダレジスト
ＴＥ 端子
ＴＥＣ 裏面端子
ＴＥＰ 裏面端子
ＴＥＰａ 裏面端子
ＴＥＰｂ 裏面端子
ＴＥＰｃ 裏面端子
ＴＥＰｄ 裏面端子
ＴＸ（ＬＢ）ｉｎ 入力端子
ＴＸ（ＨＢ）ｉｎ 入力端子
Ｖ ビアホール
Ｖｄｄ１ 電源電位
Ｖｄｄ２ 電源電位
Ｗ１ ワイヤ
Ｗ２ ワイヤ
ＷＢ 配線基板
ＷＰ 配線パターン
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体チップを搭載した配線基板を実装基板（マザーボード）に実装する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００６−６６７３１号公報（特許文献１）には、高周波モジュールに用いられる配線基板の裏面電極パターンが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−６６７３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、およびＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信機器（例えば、携帯電話機）が世界的に普及している。一般に、この種の移動体通信機器は、電波の放射と受信をするアンテナ、アンテナでの送受信を切り替えるアンテナスイッチ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（ＰＡ（Power Amplifier）モジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
【０００５】
移動体通信機器のＰＡモジュールの電力増幅回路に用いられる増幅素子としては、ＨＢＴ、ＨＥＭＴなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが、目的や状況に応じて使用されている。
【０００６】
例えば、ＰＡモジュールとして、シリコンよりなる１つの半導体チップに電力を増幅する電力増幅部（電力増幅回路）と、この電力増幅部による増幅を制御する電力制御部とを形成するものがある。このとき、電力増幅部は多段増幅を行なうように構成され、例えば、多段のすべての増幅素子としてＬＤＭＯＳＦＥＴを使用しているものがある。そして、電力制御部としては、通常のＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）を使用している。
【０００７】
このように構成されている半導体チップを配線基板上に搭載することで、ＰＡモジュールが形成される。すなわち、半導体チップを配線基板に搭載したパッケージ（半導体装置）がＰＡモジュールとなる。このＰＡモジュールを構成するパッケージは、例えば、移動体通信機器のマザーボード（実装基板）に搭載される。
【０００８】
ＰＡモジュールを構成するパッケージ形態としては、例えば、ＬＧＡ（Land Grid Array）が採用されている。ＬＧＡは、まず、配線基板の表面（主面）に半導体チップを搭載し、この半導体チップに形成されているボンディングパッドと、配線基板の表面に形成される端子とをワイヤで接続している。そして、配線基板の表面に形成されている端子は、配線基板を貫通するビアと電気的に接続される。配線基板を貫通するビアは、配線基板の裏面に形成されている端子と接続される。この配線基板の裏面に形成されている端子が外部接続端子となる。具体的に、ＬＧＡでは配線基板の裏面に複数の端子が形成されているが、例えば、配線基板の裏面の中央部に第１基準電位用端子が形成され、この第１基準電位用端子を囲む配線基板の周辺部に沿って複数の端子が形成されている。この配線基板の周辺部に沿って配置されている複数の端子には、信号用端子や第２基準電位用端子が含まれている。つまり、ＬＧＡでは、基準電位（グラウンド電位）を供給する端子が複数（例えば、第１基準電位用端子や第２基準電位用端子）存在している。
【０００９】
このとき、同じ基準電位を供給する第１基準電位用端子や第２基準電位用端子は、互いに電気的に独立して半導体チップ内の集積回路の各構成回路に供給されているが、この第１基準電位用端子や第２基準電位用端子を電気的に接続することにより、基準電位の安定性が強化される。つまり、基準電位の電位がゆれて不安定となると、集積回路に発振現象などが生じて正常に動作しなくなるおそれがある。したがって、基準電位は安定的に供給することが望ましい。本発明者の検討によると、基準電位を供給する複数の端子（例えば、第１基準電位用端子と第２基準電位用端子）を電気的に独立して構成するよりも、基準電位を供給する複数の端子（第１基準電位用端子と第２基準電位用端子）を電気的に接続することにより、基準電位の安定化を図ることができることがわかっている。
【００１０】
そこで、ＰＡモジュールを構成するＬＧＡにおいて、基準電位の安定化を図る観点から、配線基板の裏面に形成されている第１基準電位用端子と第２基準電位用端子とを裏面に形成された導体パターンで電気的に接続する構成が考えられる。
【００１１】
しかし、このように構成する場合、以下に示す問題点が発生する。すなわち、ＰＡモジュールを構成するＬＧＡは、実装基板（マザーボード）に実装される。このとき、ＬＧＡの裏面に形成されている端子と実装基板に形成されている電極とが半田を介して接続するように、ＬＧＡは実装基板に実装される。ここで、ＬＧＡの裏面に形成された端子には、第１基準電位用端子と第２基準電位用端子のように互いに導体パターンで接続されている端子と、信号端子のように独立して配置されている端子が存在することになる。この場合、互いに導体パターンで接続されている端子と、独立して配置されている端子との間に面積差が生じるため、これらの端子上に形成される半田の面積にも差が生じる結果、互いに導体パターンで接続されている端子上と、独立して配置されている端子上に形成される半田の厚さに差が生じる。すると、一部の端子で実装基板に形成されている電極との接触不良（実装不良）が生じるおそれが高くなる。
【００１２】
本発明の目的は、ＰＡモジュールを構成するパッケージを実装基板に実装する際、パッケージと実装基板の接続信頼性を向上できる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態による半導体装置は、（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の裏面とを有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備える。ここで、前記配線基板の前記裏面には、（ｂ１）前記裏面の中央部に形成され、グラウンド電位が印加される中央グラウンド端子と、（ｂ２）前記中央グラウンド端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の周辺端子とが形成されている。前記複数の周辺端子には、グラウンド電位が印加され、かつ、互いに隣り合う位置に配置される第１周辺グラウンド端子と第２周辺グラウンド端子が含まれ、
前記第１周辺グラウンド端子と前記第２周辺グラウンド端子とは、前記裏面に形成された導体パターンで電気的に接続されている。このとき、前記導体パターンの幅は、前記第１周辺グラウンド端子の幅および前記第２周辺グラウンド端子の幅よりも小さいことを特徴とするものである。
【００１６】
また、代表的な実施の形態による半導体装置は、（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の裏面とを有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備える。ここで、前記配線基板の前記裏面には、（ｂ１）前記裏面の中央部に形成され、グラウンド電位が印加される中央グラウンド端子と、（ｂ２）前記中央グラウンド端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の周辺端子とが形成されている。前記複数の周辺端子には、グラウンド電位が印加される第１周辺グラウンド端子が含まれ、前記中央グラウンド端子と前記第１周辺グラウンド端子とは、前記裏面に形成された導体パターンで電気的に接続されている。このとき、前記導体パターンの幅は、前記第１周辺グラウンド端子の幅よりも小さいことを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
ＰＡモジュールを構成するパッケージを実装基板に実装する際、パッケージと実装基板の接続信頼性を向上できる。
【図面の簡単な説明】
【００１９】
【図１】携帯電話機の送受信部の構成を示すブロック図である。
【図２】本発明の実施の形態におけるＰＡモジュールの回路ブロック構成を示す図である。
【図３】増幅回路の構成例を示す図である。
【図４】電力増幅器の増幅回路を構成する半導体増幅素子をＬＤＭＯＳＦＥＴから形成した場合の半導体チップにおける断面図である。
【図５】アンテナスイッチを構成する半導体チップに形成されたＨＥＭＴの構成を示す断面図である。
【図６】実施の形態におけるＰＡモジュールの実装構成を示す平面図である。
【図７】実施の形態におけるＰＡモジュールの実装構成を示す断面図である。
【図８】一般的なＰＡモジュールの裏面におけるレイアウト構成を示す図である。
【図９】ＰＡモジュールを実装基板に搭載した状態を示す模式的な平面図である。
【図１０】実装基板に形成されている電極の一部を示す図である。
【図１１】一般的なＰＡモジュールに形成されている裏面端子を示す図である。
【図１２】実装基板上に一般的なＰＡモジュールを搭載した断面図である。
【図１３】比較例であるＰＡモジュールの裏面におけるレイアウト構成を示す図である。
【図１４】実装基板に形成されている電極の一部を示す図である。
【図１５】比較例であるＰＡモジュールに形成されている裏面端子を示す図である。
【図１６】実装基板上に比較例であるＰＡモジュールを搭載した断面図である。
【図１７】他の比較例であるＰＡモジュールに形成されている端子を示す図である。
【図１８】実装基板上に他の比較例であるＰＡモジュールを搭載した断面図である。
【図１９】実装基板上に他の比較例であるＰＡモジュールを搭載した場合の問題点を説明する図である。
【図２０】実施の形態であるＰＡモジュールの裏面におけるレイアウト構成を示す図である。
【図２１】実装基板に形成されている電極の一部を示す図である。
【図２２】実施の形態であるＰＡモジュールに形成されている端子を示す図である。
【図２３】実施の形態であるＰＡモジュールに形成されている別構成の端子を示す図である。
【図２４】実施の形態であるＰＡモジュールを実装基板に搭載した場合、ＰＡモジュールに形成されている端子間に半田が広がる様子を示す図である。
【図２５】比較例であるＰＡモジュールを実装基板に搭載した場合、ＰＡモジュールに形成されている端子間に半田が広がる様子を示す図である。
【図２６】実装基板上に実施の形態であるＰＡモジュールを搭載した断面図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２５】
＜＜送受信部構成＞＞
図１は、携帯電話機の送受信部の構成を示すブロック図である。図１に示すように、携帯電話機１は、アプリケーションプロセッサ２、メモリ３、ベースバンド部４、ＲＦＩＣ５、電力増幅器６、ＳＡＷ（Surface Acoustic Wave）フィルタ７、アンテナスイッチ８およびアンテナ９を有している。
【００２６】
アプリケーションプロセッサ２は、例えば、ＣＰＵ（Central Processing Unit）から構成され、携帯電話機１のアプリケーション機能を実現する機能を有している。具体的には、メモリ３から命令を読みだして解読し、解読した結果に基づいて各種の演算や制御することによりアプリケーション機能を実現している。メモリ３は、データを記憶する機能を有しており、例えば、アプリケーションプロセッサ２を動作させるプログラムや、アプリケーションプロセッサ２での処理データを記憶するように構成されている。また、メモリ３は、アプリケーションプロセッサ２だけでなく、ベースバンド部４ともアクセスできるようになっており、ベースバンド部４で処理されるデータの記憶にも使用できるようになっている。
【００２７】
ベースバンド部４は、中央制御部であるＣＰＵを内蔵し、送信時には、操作部を介したユーザ（通話者）からの音声信号（アナログ信号）をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。
【００２８】
ＲＦＩＣ５は、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。電力増幅器６は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。ＳＡＷフィルタ７は、受信信号から所定の周波数帯の信号だけを通過させるように構成されている。
【００２９】
アンテナスイッチ８は、携帯電話機１に入力される受信信号と携帯電話機１から出力される送信信号とを分離するためのものであり、アンテナ９は、電波を送受信するためのものである。
【００３０】
携帯電話機１は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。ベースバンド部４で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数（ＲＦ（Radio Frequency）周波数）の信号に変換する。無線周波数に変換された信号は、ＲＦＩＣ５から電力増幅器（ＰＡモジュール）６に出力される。電力増幅器６に入力した無線周波数の信号は、電力増幅器６で増幅された後、アンテナスイッチ８を介してアンテナ９より送信される。
【００３１】
次に、信号を受信する場合について説明する。アンテナ９により受信された無線周波数の信号（受信信号）は、ＳＡＷフィルタ７を通過した後、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力した受信信号を増幅した後、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、ＲＦＩＣ５からベースバンド部４に出力される。このベースバンド信号がベースバンド部４で処理され、音声信号が出力される。
【００３２】
上述したように、デジタル携帯電話機から信号を送信する際、電力増幅器６によって信号は増幅された後、アンテナスイッチ８を介してアンテナ９から出力される。
【００３３】
＜＜ＰＡモジュールの構成＞＞
以下では、このＰＡモジュールＰＡの回路ブロック構成について説明する。図２は、本実施の形態におけるＰＡモジュールＰＡの回路ブロック構成を示す図である。図２において、本実施の形態におけるＰＡモジュールＰＡは、電力増幅器６、出力整合回路１２ａ、１２ｂ、検波回路１３ａ、１３ｂ、ローパスフィルタＬＰＦ１、ＬＰＦ２、アンテナスイッチ８およびダイプレクサＤｉを有している。
【００３４】
電力増幅器６は、整合回路１０ａ、１０ｂ、増幅回路ＬＢ、ＨＢおよび制御回路１１から構成されている。整合回路１０ａは、ＰＡモジュールＰＡの入力端子ＴＸ（ＬＢ）ｉｎに入力する入力信号（ＲＦ入力）の反射を抑制して効率良く増幅回路ＬＢに出力できるようになっている。この整合回路１０ａは、例えば、インダクタ、容量素子および抵抗素子などの受動部品から形成されており、入力信号に対するインピーダンス整合をとることができるように組み合わされている。整合回路１０ａに入力される入力信号は、第１周波数帯の信号である。例えば、第１周波数帯の信号としては、ＧＳＭ（Global System for Mobile Communication）方式を利用した信号が挙げられ、周波数帯としては、ＧＳＭ低周波帯域の８２４ＭＨｚ〜９１５ＭＨｚ、ＧＳＭ高周波帯域の１７１０ＭＨｚ〜１９１０ＭＨｚを使用している信号である。
【００３５】
増幅回路ＬＢは、整合回路１０ａに接続されており、整合回路１０ａから出力された入力信号を増幅するように構成されている。すなわち、増幅回路ＬＢは、ＧＳＭ低周波帯域の入力信号を増幅するアンプであり、例えば、３つの増幅段から構成されている。増幅回路ＬＢでは、整合回路１０ａから出力されたＧＳＭ低周波帯域の入力信号がまず、初段の増幅段で増幅される。そして、初段の増幅段で増幅された入力信号は、中段の増幅段で増幅され、その後、終段の増幅段で増幅されるようになっている。この増幅回路ＬＢによって、微弱な入力信号と相似の大電力の増幅信号を得ることができる。そして、このような機能を有する増幅回路ＬＢには電源電位Ｖｄｄ１とグラウンド電位が供給されている。
【００３６】
このように、電力増幅器６には、ＧＳＭ低周波帯域の入力信号を増幅するための整合回路１０ａと増幅回路ＬＢを有しているが、さらに、電力増幅器６には、ＧＳＭ高周波帯域１７１０ＭＨｚ〜１９１０ＭＨｚの入力信号も増幅できるようになっている。具体的には、電力増幅器６は、さらに、整合回路１０ｂと増幅回路ＨＢを有している。
【００３７】
整合回路１０ｂは、ＰＡモジュールＰＡの入力端子ＴＸ（ＨＢ）ｉｎから入力する入力信号（ＲＦ入力）の反射を抑制して効率良く増幅回路ＨＢに出力できるようになっている。この整合回路１０ｂは、例えば、インダクタ、容量素子および抵抗素子などの受動部品から形成されており、入力信号に対するインピーダンス整合をとることができるように組み合わされている。整合回路１０ｂに入力される入力信号は、第２周波数帯の信号である。例えば、第２周波数帯の信号としては、ＧＳＭ（Global System for Mobile Communication）方式を利用した信号が挙げられ、周波数帯としては、ＧＳＭ高周波帯域の１７１０ＭＨｚ〜１９１０ＭＨｚを使用している信号である。この整合回路１０ｂは、ＧＳＭ高周波帯域の信号用の整合回路であり、上述したＧＳＭ低周波帯域の信号用の整合回路とは異なる数値の受動部品から構成されている。
【００３８】
増幅回路ＨＢは、整合回路１０ｂに接続されており、整合回路１０ｂから出力された入力信号を増幅するように構成されている。すなわち、増幅回路ＨＢは、ＧＳＭ高周波帯域の入力信号を増幅するアンプであり、例えば、３つの増幅段から構成されている。増幅回路ＨＢでは、整合回路１０ｂから出力されたＧＳＭ高周波帯域の入力信号がまず、初段の増幅段で増幅される。そして、初段の増幅段で増幅された入力信号は、中段の増幅段で増幅され、その後、終段の増幅段で増幅されるようになっている。この増幅回路ＨＢによって、微弱な入力信号と相似の大電力の増幅信号を得ることができる。そして、このような機能を有する増幅回路ＨＢには電源電位Ｖｄｄ２とグラウンド電位が供給されている。このとき、増幅回路ＬＢに供給される電源電位Ｖｄｄ１と、増幅回路ＨＢに供給される電源電位Ｖｄｄ２とは同じ固定電位であり、ともに、グラウンド電位よりも高い電位となっている。
【００３９】
以上のように本実施の形態における電力増幅器６は、ＧＳＭ低周波帯域の信号とＧＳＭ高周波帯域の信号という異なる周波数帯域の信号を増幅できるように構成されている。そして、電力増幅器６は、ＧＳＭ低周波帯域の信号を増幅する増幅回路ＬＢと、ＧＳＭ高周波帯域の信号を増幅する増幅回路ＨＢとを制御する制御回路１１を有している。制御回路１１は、ＰＡモジュールＰＡに入力される電源（電源電圧）と制御信号（パワー制御電圧）にしたがって、それぞれ、増幅回路ＬＢと増幅回路ＨＢにバイアス電圧を印加して増幅度を制御するように構成されている。
【００４０】
このように、制御回路１１は、増幅回路ＬＢと増幅回路ＨＢとの制御を行なうが、増幅回路ＬＢの増幅度や増幅回路ＨＢの増幅度が一定になるようにフィードバック制御を行なっている。このフィードバック制御の構成について説明する。
【００４１】
フィードバック制御を実現するために、ＧＳＭ低周波帯の信号を増幅する増幅回路ＬＢの出力には、方向性結合器（カプラ）（図示せず）が設けられている。方向性結合器は、増幅回路ＬＢで増幅された増幅信号の電力を検出できるように構成されている。具体的に方向性結合器は、主線路を構成する配線と副線路を構成する配線から形成されており、主線路を進行する増幅信号の電力を電磁界結合によって副線路で検出するものである。
【００４２】
この方向性結合器には、検波回路１３ａが接続されている。検波回路１３ａは、方向性結合器により検出された電力を電圧あるいは電流に変換して制御回路１１に検出信号を出力するように構成されている。このように、フィードバック制御は、方向性結合器と検波回路１３ａにより実現されている。制御回路１１では、検波回路１３ａから入力した検出信号と制御信号（パワー制御電圧）の差分を算出し、算出した差分がなくなるように増幅回路ＬＢに印加するバイアス電圧を調整するように構成されている。このようにして、制御回路１１は、増幅回路ＬＢの増幅度が一定になるように制御している。同様に、ＧＳＭ高周波帯の信号を増幅する増幅回路ＨＢの出力には、方向性結合器（カプラ）（図示せず）が設けられ、この方向性結合器に検波回路１３ｂが接続されている。検波回路１３ｂで検出された検出信号は、制御回路１１に入力するようになっている。
【００４３】
次に、出力整合回路１２ａは、電力増幅器６に含まれる増幅回路ＬＢで増幅された増幅信号を入力し、この増幅信号のインピーダンス整合をとるように構成されている。すなわち、出力整合回路１２ａは、増幅回路ＬＢで増幅された増幅信号を効率良く伝達する機能を有し、例えば、インダクタ、容量素子および抵抗素子などの受動部品から構成されている。この出力整合回路１２ａには、増幅回路ＬＢで増幅された増幅信号が入力されるため、ＧＳＭ低周波帯域の信号用の整合回路である。
【００４４】
ローパスフィルタＬＰＦ１は、出力整合回路１２ａに接続されており、高調波ノイズを除去する機能を有している。例えば、増幅回路ＬＢで入力信号を増幅する場合、ＧＳＭ低周波帯域の信号が増幅されるが、このとき、ＧＳＭ低周波帯域の整数倍の高調波も生成される。この高調波は、ＧＳＭ低周波帯域の信号に含まれることになるが、ＧＳＭ低周波帯域の増幅信号とは周波数の異なるノイズ成分となる。したがって、増幅されたＧＳＭ低周波帯域の増幅信号から高調波成分を除去する必要がある。この機能を有するのが、出力整合回路１２ａの後に接続されたローパスフィルタＬＰＦ１である。このローパスフィルタＬＰＦ１は、複数の周波数帯の信号から特定範囲の周波数帯の信号を通過させる選別回路として機能するものである。すなわち、ローパスフィルタＬＰＦ１は、ＧＳＭ低周波帯域の増幅信号を通過させる一方、ＧＳＭ低周波帯域の増幅信号よりも周波数の高い高調波を減衰させるように構成されている。このローパスフィルタＬＰＦ１により、ＧＳＭ低周波帯域の増幅信号に含まれる高調波ノイズを低減することができる。
【００４５】
続いて、ＧＳＭ高周波帯域の増幅信号を生成する増幅回路ＨＢの出力にも、出力整合回路１２ｂとローパスフィルタＬＰＦ２が接続されている。具体的に、出力整合回路１２ｂは、電力増幅器６に含まれる増幅回路ＨＢで増幅された増幅信号を入力し、この増幅信号のインピーダンス整合をとるように構成されている。すなわち、出力整合回路１２ｂは、増幅回路ＨＢで増幅された増幅信号を効率良く伝達する機能を有し、例えば、インダクタ、容量素子および抵抗素子などの受動部品から構成されている。この出力整合回路１２ｂには、増幅回路ＨＢで増幅された増幅信号が入力されるため、ＧＳＭ高周波帯域の信号用の整合回路である。
【００４６】
ローパスフィルタＬＰＦ２は、出力整合回路１２ｂに接続されており、高調波ノイズを除去する機能を有している。例えば、増幅回路ＨＢで入力信号を増幅する場合、ＧＳＭ高周波帯域の信号が増幅されるが、このとき、ＧＳＭ高周波帯域の整数倍の高調波も生成される。この高調波は、ＧＳＭ高周波帯域の信号に含まれることになるが、ＧＳＭ高周波帯域の増幅信号とは周波数の異なるノイズ成分となる。したがって、増幅されたＧＳＭ高周波帯域の増幅信号から高調波成分を除去する必要がある。この機能を有するのが、出力整合回路１２ｂの後に接続されたローパスフィルタＬＰＦ２である。このローパスフィルタＬＰＦ２は、複数の周波数帯の信号から特定範囲の周波数帯の信号を通過させる選別回路として機能するものである。すなわち、ローパスフィルタＬＰＦ２は、ＧＳＭ高周波帯域の増幅信号を通過させる一方、ＧＳＭ高周波帯域の増幅信号よりも周波数の高い高調波を減衰させるように構成されている。このローパスフィルタＬＰＦ２により、ＧＳＭ高周波帯域の増幅信号に含まれる高調波ノイズを低減することができる。
【００４７】
次に、アンテナスイッチ８は、アンテナＡＮＴに接続する回線を切り替えるように構成されており、この回線の切り替えは、切り替えスイッチによって行なわれる。具体的に、アンテナスイッチ８を構成する切り替えスイッチは、ローパスフィルタＬＰＦ１の出力とローパスフィルタＬＰＦ２の出力を切り替えて、アンテナＡＮＴに接続するように構成されている。つまり、ローパスフィルタＬＰＦ１から出力されるＧＳＭ低周波帯域の増幅信号をアンテナＡＮＴから出力する場合には、切り替えスイッチによって、ローパスフィルタＬＰＦ１の出力をアンテナＡＮＴに接続するように構成されている。一方、ローパスフィルタＬＰＦ２から出力されるＧＳＭ高周波帯域の増幅信号をアンテナＡＮＴから出力する場合には、切り替えスイッチによって、ローパスフィルタＬＰＦ２の出力をアンテナＡＮＴに接続するようになっている。このようにアンテナスイッチ８は、二系統の出力（送信状態）を切り替えるように構成されているとともに、さらに、受信状態にも切り替えることができるように構成されている。例えば、受信状態では、アンテナで受信した受信信号を受信回路へ出力するように切り替えスイッチを動作させるようになっている。この受信回路も複数存在するため、複数の受信回路へ切り替えることができるように切り替えスイッチが構成されている。例えば、複数の受信信号を出力する受信端子ＲＸ１〜ＲＸ４が設けられており、アンテナＡＮＴで受信された受信信号は、アンテナスイッチ８による切り替えにより対応する受信回路へ出力されるように構成されている。
【００４８】
アンテナスイッチ８を構成する切り替えスイッチの制御は、ベースバンド部４からの制御信号に基づいて、アンテナスイッチ８内に形成されているデコーダ１４によって行なわれる。このデコーダ１４は、電力増幅器６のチップ内に内蔵されていても構わない。例えば、増幅された増幅信号（ＲＦ信号（低周波帯域））は、アンテナスイッチ８内に形成されている切り替えスイッチ（スイッチング素子）のオン／オフによってアンテナＡＮＴへの出力／非出力が制御されている。また、アンテナからの受信信号は、アンテナスイッチ８内に形成されている別の切り替えスイッチ（スイッチング素子）のオン／オフによって受信回路への出力／非出力が制御される。同様に、増幅された増幅信号（ＲＦ信号（高周波帯域））も図示していないが、アンテナスイッチ８内の切り替えスイッチ（スイッチング素子）のオン／オフによってアンテナＡＮＴへの出力／非出力が制御されている。
【００４９】
続いて、ダイプレクサＤｉは、低周波帯域と高周波帯域の２つの異なる周波数帯域を分離する部品であり、アンテナ共有器、分波器とも呼ばれることもある。ダイプレクサＤｉを用いることで帯域の異なる信号を高価なアンテナスイッチを余分に使用しなくても１本のアンテナのみで信号分離を行うことができる。また、低周波帯域および高周波帯域（の送信モード（電力増幅器６から出力された大電力がスイッチを介してアンテナから送信される場合）時、電力増幅器６からの大電力がオフしている片方のスイッチはダイプレクサＤｉにより分離されている。そのため大電力に耐えられる回路的工夫が不要となるため、回路構成が簡素化できる利点もある。
【００５０】
＜＜ＰＡモジュールの動作＞＞
本実施の形態におけるＰＡモジュールＰＡは上記のように構成されており、以下に、その動作について説明する。図２に示すように、本実施の形態では、ＧＳＭ低周波帯域の信号およびＧＳＭ高周波帯域の信号を増幅することができるように構成されているが、動作は同様なので、ＧＳＭ低周波帯域の信号を増幅する動作について説明する。なお、通信方式は、ＧＳＭ方式について説明しているが、その他の通信方式であってもよい。
【００５１】
図２に示すように、ＰＡモジュールＰＡに微弱な入力信号（ＲＦ入力）が入力されると、まず、微弱な入力信号は、整合回路１０ａに入力する。整合回路１０ａでは、微弱な入力信号に対して、インピーダンス整合をとっているので、反射することなく効率的に入力信号が増幅回路ＬＢに向って出力される。続いて、増幅回路ＬＢに入力した入力信号は、増幅回路ＬＢを構成する３つの増幅段によって電力が増幅される。このとき、増幅回路ＬＢによる電力の増幅は、制御回路１１によって制御される。具体的には、制御回路１１に入力する電源（電源電圧）と制御信号（パワー制御電圧）に基づいて、制御回路１１は、増幅回路ＬＢにバイアス電圧を印加する。すると、増幅回路ＬＢは、制御回路１１からのバイアス電圧に基づいて入力信号を増幅して増幅信号を出力する。このようにして、電力増幅器６で増幅された増幅信号が出力される。
【００５２】
電力増幅器６から出力される増幅信号は、一定電力であることが望ましい。しかし、外部からの影響により実際に出力される増幅信号の電力が所望の電力になっているとは限らない。そこで、増幅回路ＬＢを制御する制御回路１１にフィードバックをかけている。このフィードバック回路の動作について説明する。
【００５３】
増幅回路ＬＢで増幅された増幅信号の電力は、方向性結合器（カプラ）（図示せず）によって検出される。方向性結合器で検出された電力は、方向性結合器に接続されている検波回路１３ａで電圧に変換される。検波回路１３ａで変換された電圧からなる検出信号は、制御回路１１に入力する。一方、制御回路１１には、ＰＡモジュールＰＡの外部から入力した制御信号（パワー制御電圧）も入力している。そして、制御回路１１は、検波回路１３ａで変換された検出信号と、ＰＡモジュールＰＡの外部から入力した制御信号との差分を算出する。次に、制御回路１１は、算出された差分がなくなるように制御回路１１から増幅回路ＬＢへ印加するバイアス電圧を制御する。このようにして、増幅回路ＬＢで増幅された増幅信号の電力が一定となる。この動作がフィードバック回路の動作である。
【００５４】
続いて、増幅回路ＬＢで増幅された増幅信号は、出力整合回路１２ａに入力する。出力整合回路１２ａでは、増幅された増幅信号に対して、インピーダンス整合をとっているので、反射することなく効率的に増幅信号がローパスフィルタＬＰＦ１に向って出力される。続いて、ローパスフィルタＬＰＦ１に入力した増幅信号は、ローパスフィルタＬＰＦ１で増幅信号に含まれる高次高調波が除去される。その後、ローパスフィルタＬＰＦ１を通過した増幅信号は、アンテナスイッチ８に入力する。このとき、ベースバンド部からのスイッチ切り替え制御信号によってアンテナスイッチ８を構成する切り替えスイッチが制御される。いまの場合には、ローパスフィルタＬＰＦ１とアンテナＡＮＴが電気的に接続するように切り替えスイッチを制御する。これにより、ローパスフィルタＬＰＦ１から出力された増幅信号は、オン状態の切り替えスイッチを介してダイプレクサＤｉに出力され、このダイプレクサＤｉからアンテナＡＮＴへ送信される。以上のようにして、ＰＡモジュールＰＡで増幅された増幅信号をアンテナＡＮＴから送信することができる。
【００５５】
次に、アンテナＡＮＴで受信した受信信号を取り込む動作につい説明する。アンテナＡＮＴで受信された受信信号は、ダイプレクサＤｉを介してアンテナスイッチ８に入力する。アンテナスイッチ８に入力した受信信号は、ベースバンド部からのスイッチ切り替え制御信号により切り替えスイッチを切り替える。具体的には、アンテナＡＮＴとＰＡモジュールＰＡの外部に設けられている受信回路（図示せず）とを電気的に接続するように、アンテナスイッチ８に含まれる切り替えスイッチを切り替える。すると、アンテナＡＮＴで受信された受信信号は、アンテナスイッチ８を構成する切り替えスイッチを介して受信回路に入力する。そして、受信回路内で信号処理される。このようにして、受信信号を受信することができる。
【００５６】
続いて、図２に示す増幅回路ＬＢの構成例について説明する。図３は、増幅回路ＬＢの構成例を示す図である。なお、図３には図示していないが、図２に示す増幅回路ＨＢも増幅回路ＬＢと同様の構成をしているため説明は省略する。
【００５７】
図３に示すように、増幅回路ＬＢは、ＭＯＳＦＥＴからなる増幅段Ｑ１〜増幅段Ｑ３と、段間整合回路１５ａ、１５ｂとを有している。増幅段Ｑ１のゲート電極は、図２に示す整合回路１０ａに接続されており、増幅段Ｑ１のドレイン電極は、段間整合回路１５ａの入力と接続されている。そして、段間整合回路１５ａの出力は、増幅段Ｑ２のゲート電極に接続されており、増幅段Ｑ２のドレイン電極は段間整合回路１５ｂの入力に接続されている。さらに、段間整合回路１５ｂの出力は、増幅段Ｑ３のゲート電極に接続されており、増幅段Ｑ３のドレイン電極は、図２に示す出力整合回路１２ａと接続されている。
【００５８】
増幅段Ｑ１〜増幅段Ｑ３のドレイン電極は電源電位Ｖｄｄ１に接続されており、増幅段Ｑ１〜増幅段Ｑ３のソース電極はグラウンド電位に接続されている。具体的に、増幅段Ｑ１のソース電極はグラウンド電位ＧＮＤ１に接続され、増幅段Ｑ２のソース電極はグラウンド電位ＧＮＤ２に接続されている。同様に、増幅段Ｑ３のソース電極はグラウンド電位ＧＮＤ３に接続されている。一方、増幅段Ｑ１〜増幅段Ｑ３のゲート電極は、制御回路１１と接続されている。
【００５９】
このように構成されている増幅回路ＬＢにおいては、図２に示す整合回路１０ａから出力された入力信号が増幅段Ｑ１に入力する。そして、増幅段Ｑ１では、制御回路１１からのバイアス電圧に基づいて入力信号を増幅して増幅信号を出力する。その後、増幅段Ｑ１で増幅された信号は、段間整合回路１５ａを通って、増幅段Ｑ２に入力する。増幅段Ｑ２では、制御回路１１からのバイアス電圧に基づいて増幅段Ｑ１から出力された信号を増幅して出力する。その後、増幅段Ｑ２で増幅された信号は、段間整合回路１５ｂを通って、増幅段Ｑ３に入力する。増幅段Ｑ３では、制御回路１１からのバイアス電圧に基づいて増幅段Ｑ２から出力された信号を増幅して出力する。以上のようにして、増幅段Ｑ１〜増幅段Ｑ３を有する増幅回路ＬＢから入力信号を増幅した増幅信号を出力することができる。
【００６０】
次に、上述したＰＡモジュールＰＡに含まれる電力増幅器６のデバイス構成について説明する。電力増幅器６は、例えば、１つの半導体チップに形成されている。半導体チップ内（または表層部分）には、増幅回路ＬＢ、ＨＢを構成する半導体増幅素子（例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））、制御回路１１を構成する半導体素子および整合回路（段間整合回路）１０ａ、１０ｂを構成する受動素子などが形成されている。このように、ＰＡモジュール（電子装置）ＰＡは、電力増幅器６を有し、半導体チップはその電力増幅器６を構成する半導体素子が形成されている。半導体チップは、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップに分離したものである。
【００６１】
＜＜ＬＤＭＯＳＦＥＴの構造＞＞
図４は、一例として、電力増幅器６の増幅回路ＬＢ、ＨＢを構成する半導体増幅素子をＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)から形成した場合の半導体チップＣＨＰ１における断面図である。
【００６２】
図４に示すように、ｐ＋型単結晶シリコンからなる半導体基板１０１の主面には、ｐ−型単結晶シリコンからなるエピタキシャル層１０２が形成され、エピタキシャル層１０２の主面の一部には、ＬＤＭＯＳＦＥＴのドレイン領域からソース領域への空乏層の延びを抑えるパンチスルーストッパとしてのｐ型ウェル１０６が形成されている。ｐ型ウェル１０６の表面には、酸化シリコン膜などからなるゲート絶縁膜１０７を介してＬＤＭＯＳＦＥＴのゲート電極１０８が形成されている。ゲート電極１０８は、例えばｎ型の多結晶シリコン膜あるいはｎ型の多結晶シリコン膜と金属シリサイド膜の積層膜などからなり、ゲート電極１０８の側壁には、酸化シリコン膜などからなるサイドウォール１１１が形成されている。
【００６３】
エピタキシャル層１０２の内部のチャネル形成領域を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース領域とドレイン領域が形成されている。ドレイン領域は、チャネル形成領域に接するｎ−型オフセットドレイン領域１０９と、ｎ−型オフセットドレイン領域１０９に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域１１２と、ｎ型オフセットドレイン領域１１２に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域１１３とからなる。これらｎ−型オフセットドレイン領域１０９、ｎ型オフセットドレイン領域１１２およびｎ＋型ドレイン領域１１３のうち、ゲート電極１０８に最も近いｎ−型オフセットドレイン領域１０９は不純物濃度が最も低く、ゲート電極１０８から最も離間したｎ＋型ドレイン領域１１３は不純物濃度が最も高くなっている。
【００６４】
ＬＤＭＯＳＦＥＴのソース領域は、チャネル形成領域に接するｎ−型ソース領域１１０と、ｎ−型ソース領域１１０に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域１１０よりも不純物濃度が高いｎ＋型ソース領域１１４とからなる。ｎ−型ソース領域１１０の下部には、ｐ型ハロー領域（図示せず）を形成することもできる。
【００６５】
ｎ＋型ソース領域１１４の端部（ｎ−型ソース領域１１０と接する側と反対側の端部）には、ｎ＋型ソース領域１１４と接するｐ型打抜き層１０４が形成されている。ｐ型打抜き層１０４の表面近傍には、ｐ＋型半導体領域１１５が形成されている。ｐ型打抜き層１０４は、ＬＤＭＯＳＦＥＴのソース領域と半導体基板１０１とを電気的に接続するための導電層であり、例えばエピタキシャル層１０２に形成した溝１０３の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。
【００６６】
ＬＤＭＯＳＦＥＴのｐ型打抜き層１０４（ｐ＋型半導体領域１１５）、ソース領域（ｎ＋型ソース領域１１４）およびドレイン領域（ｎ＋型ドレイン領域１１３）のそれぞれの上部には、絶縁膜１２１（層間絶縁膜）に形成されたコンタクトホール１２２内のプラグ１２３が接続されている。ｐ型打抜き層１０４（ｐ＋型半導体領域１１５）およびソース領域（ｎ＋型ソース領域１１４）には、プラグ１２３を介してソース電極１２４ａが接続され、ドレイン領域（ｎ＋型ドレイン領域１１３）には、プラグ１２３を介してドレイン電極１２４ｂが接続されている。
【００６７】
ソース電極１２４ａおよびドレイン電極１２４ｂのそれぞれには、ソース電極１２４ａおよびドレイン電極１２４ｂを覆う絶縁膜（層間絶縁膜）１２５に形成されたスルーホール１２６内のプラグ１２７を介して配線１２８が接続されている。配線１２８の上部には、酸化シリコン膜と窒化シリコン膜の積層膜からなる表面保護膜（絶縁膜）１２９が形成されている。図示はしないが、表面保護膜１２９に形成された開口部から露出する配線１２８（およびその上に形成した金膜など）により、パッド電極（ボンディングパッド）が形成されている。また、半導体基板１０１の裏面には裏面電極（ソース裏面電極）１３０が形成されている。
【００６８】
＜＜ＨＥＭＴの構造＞＞
続いて、上述したＰＡモジュールＰＡに含まれるアンテナスイッチ８のデバイス構成について説明する。アンテナスイッチ８は、例えば、１つの半導体チップに形成されている。アンテナスイッチ８は、トランジスタから形成されており、例えば、電界効果トランジスタの一種であるＨＥＭＴ（High Electron Mobility Transistor）から構成される。このＨＥＭＴのデバイス構造について説明する。
【００６９】
図５は、本実施の形態における半導体チップ２に形成されたＨＥＭＴの構成を示す断面図である。図５において、半絶縁性基板２００上にエピタキシャル層２０１が形成されている。半絶縁性基板２００とは、化合物半導体であるＧａＡｓ基板から構成される以下に示すような基板である。つまり、禁制帯幅の大きい化合物半導体では、ある種の不純物を添加すると、禁制帯の内部に深い準位が形成される。そして、この深い準位の電子および正孔が固定され、伝導帯の電子密度あるいは価電子帯の正孔密度が非常に小さくなり絶縁体に近くなる。このような基板を半絶縁性基板と呼ぶ。ＧａＡｓ基板では、Ｃｒ、Ｉｎ、酸素などを添加したり、過剰に砒素を導入することにより深い準位が形成され、半絶縁性基板となる。
【００７０】
半絶縁性基板２００上に形成されているエピタキシャル層２０１は、例えば、ＧａＡｓ層から形成されている。そして、このエピタキシャル層２０１上にバッファ層２０２が形成され、このバッファ層２０２上にＡｌＧａＡｓ層２０３が形成される。このＡｌＧａＡｓ層２０３はメサ形状に加工され素子分離がなされている。そして、ＡｌＧａＡｓ層２０３上にゲート電極２０６が形成されている。ゲート電極２０６は、例えば、Ｐｔ（白金）を最下層とする金属層から形成され、下層よりＰｔ、Ｔｉ（チタン）、Ｐｔ、Ａｕ（金）を順次積層した積層膜が用いられる。これにより、ＡｌＧａＡｓ層２０３とゲート電極２０６（最下層のＰｔ）とは、ショットキー接合を形成することになる。さらに、ゲート電極２０６を離間して挟むように、ｎ型ＧａＡｓ層２０４が形成されており、このｎ型ＧａＡｓ層２０４上にオーミック電極２０５ａ、２０５ｂが形成されている。このオーミック電極２０５ａと２０５ｂは、ｎ型ＧａＡｓ層２０４とオーミック接触するように構成されている。
【００７１】
上述した高電子移動度トランジスタ（ＨＥＭＴ）は、半絶縁性基板（化合物半導体基板）２００上に、高抵抗なエピタキシャル層２０１（ＧａＡｓ層）とＡｌＧａＡｓ層２０３を積層して形成し、ＧａＡｓ層とＡｌＧａＡｓ層とのヘテロ結合界面にできる三角形の井戸型ポテンシャルを利用するものである。この高電子移動度トランジスタ（ＨＥＭＴ）は、ＡｌＧａＡｓ層２０３の表面に金属膜を形成してショットキー障壁型のゲート電極２０６を有し、このゲート電極２０６を挟んで、ヘテロ接合面に電流を流すためのオーム性のソース電極（オーミック電極２０５ａ）とドレイン電極（オーミック電極２０５ｂ）を設けた構造をしている。
【００７２】
高電子移動度トランジスタ（ＨＥＭＴ）は、この井戸型ポテンシャルに形成される２次元電子ガスをキャリアとして利用する。ヘテロ接合界面に存在する井戸型ポテンシャルの幅が電子の波長と同程度の幅しかなく、電子は、ほぼ界面に沿った２次元的な運動しかできないため、大きな電子移動度が得られるという特性がある。したがって、２次元電子ガスの高移動度特性により、高周波特性および高速特性に優れ、雑音が非常に少ないことから、高速性を要求されるアンテナスイッチに使用されている。
【００７３】
＜＜ＰＡモジュールの実装構成＞＞
次に、本実施の形態におけるＰＡモジュールＰＡの実装構成について説明する。図６は、本実施の形態におけるＰＡモジュールＰＡの実装構成を示す平面図である。図６に示すように、本実施の形態におけるＰＡモジュールＰＡは、配線基板ＷＢ上に、半導体チップＣＨＰ１、半導体チップＣＨＰ２、受動部品ＰＣおよび集積受動部品ＩＰＤが搭載されている。半導体チップＣＨＰ１は、図２に示す電力増幅器６を構成するＬＤＭＯＳＦＥＴ（図４参照）などが形成された半導体チップである。一方、半導体チップＣＨＰ２は、図２に示すアンテナスイッチ８を構成するＨＥＭＴ（図５参照）などが形成された半導体チップである。受動部品ＰＣは、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品ＰＣは、例えば図２に示す整合回路１０ａ、１０ｂや出力整合回路１２ａ、１２ｂなどを構成する受動部品である。さらに、集積受動部品ＩＰＤは、図２に示すローパスフィルタＬＰＦ１、ＬＰＦ２を構成する集積受動素子（ＩＰＤ：Integrated Passive Device）である。集積受動部品ＩＰＤ内に、ローパスフィルタＬＰＦ１、ＬＰＦ２を構成するインダクタ素子および容量素子が形成されている。
【００７４】
配線基板ＷＢ上に搭載されている半導体チップＣＨＰ１は、配線基板ＷＢ上に形成されている端子ＴＥとワイヤＷ１で接続されており、この端子ＴＥは配線パターンＷＰと電気的に接続されている。この配線パターンＷＰで受動部品ＰＣや集積受動部品ＩＰＤと接続されている。同様に、配線基板ＷＢ上に搭載されている半導体チップＣＨＰ２は、配線基板ＷＢ上に形成されている端子ＴＥとワイヤＷ２で接続されており、この端子ＴＥは配線パターンＷＰと電気的に接続されている。このようにして、半導体チップＣＨＰ１、半導体チップＣＨＰ２、受動部品ＰＣおよび集積受動部品ＩＰＤが配線パターンＷＰを介して電気的に接続されていることになる。
【００７５】
半導体チップＣＨＰ１は、例えば、シリコンから構成され、半導体チップＣＨＰ２は、例えば、ＧａＡｓ基板などの化合物半導体基板から構成されている。受動部品ＰＣは、多結晶シリコン膜を使用した抵抗素子、容量絶縁膜を導体膜で挟んだ容量素子、および配線からなるインダクタ素子などから構成され、集積受動部品ＩＰＤも、上述した容量素子やインダクタ素子から構成されている。さらに、端子ＴＥおよび配線パターンＷＰは、例えば、銅膜から形成されている。
【００７６】
続いて、ＰＡモジュールＰＡの断面構造について説明する。図７は、本実施の形態におけるＰＡモジュールＰＡの実装構成を示す断面図である。この図７は、図６の所定位置で切断した断面とは完全に一致していない。
【００７７】
図７において、配線基板ＷＢは、例えば、複数の絶縁体層（誘電体層）と、複数の導体層または配線層（図示せず）とを積層して一体化した多層基板である。図７では、４つの絶縁体層が積層されて配線基板ＷＢが図示されているが、積層される絶縁体層の数はこれに限定されるものではなく種々変更可能である。配線基板ＷＢの絶縁体層を形成する材料としては、例えば、ＰＣＢ材料や、アルミナ（酸化アルミニウム、Ａｌ２Ｏ３）などのようなセラミック材料を用いることができる。この場合、配線基板ＷＢは、ＰＣＢ基板やセラミック多層基板となる。配線基板ＷＢの絶縁体層の材料は、ＰＣＢ材料やセラミック材料に限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いてもよい。
【００７８】
配線基板ＷＢの上面（表面、主面）上と下面（裏面）上と絶縁体層間とには、配線形成用の導体パターンが形成されている。配線基板ＷＢの最上層の導体パターンによって、配線基板ＷＢの上面に配線パターンＷＰ（端子ＴＥを含む）が形成され、配線基板ＷＢの最下層の導体パターンによって、配線基板ＷＢの下面に裏面端子ＴＥＣおよび裏面端子ＴＥＰが形成されている。
【００７９】
配線基板ＷＢの上面に端子ＴＥが、配線パターンＷＰの一部によって形成されている。端子ＴＥは、配線基板ＷＢの上面の配線パターンＷＰのうち、半導体チップＣＨＰ１、半導体チップＣＨＰ２のパッドＰＤ１、ＰＤ２とワイヤＷ１、Ｗ２を介して電気的に接続される部分や、受動部品ＰＣまたは集積受動部品ＩＰＤの電極と接続される部分である。配線基板ＷＢの裏面には、裏面端子ＴＥＣや裏面端子ＴＥＰが形成されており、この裏面端子ＴＥＣや裏面端子ＴＥＰは外部接続端子に対応するものである。つまり、配線基板ＷＢの裏面に形成されている裏面端子ＴＥＣや裏面端子ＴＥＰによって、ＰＡモジュールＰＡを構成する配線基板ＷＢが実装基板（マザーボード）に実装される。さらに、配線基板ＷＢの内部、すなわち、絶縁体層の間にも導体パターンが形成されているが、図７では簡略化のために図示を省略している。
【００８０】
配線基板ＷＢを構成する各導体パターン（配線層）は、必要に応じて絶縁体層に形成されたビアホール（スルーホール）Ｖ内の導体または導体膜を通じて電気的に接続されている。したがって、配線基板ＷＢの上面に形成されている端子ＴＥは、必要に応じて配線基板ＷＢの上面に形成されている配線パターンＷＰ、配線基板ＷＢの内部に形成されている導体パターン（絶縁体層間の配線層）やビアホールＶ内の導体膜などを介して結線され、配線基板ＷＢの下面に形成されている裏面端子ＴＥＣや裏面端子ＴＥＰと電気的に接続されている。なお、ビアホールＶのうち、半導体チップＣＨＰ１の下方に設けられたビアホールＶは、半導体チップＣＨＰ１などで生じた熱を配線基板ＷＢの裏面から放散させるためのサーマルビアとしても機能する。すなわち、半導体チップＣＨＰ１は、配線基板ＷＢを貫通するビア（ビアホールＶの内部に導体膜を形成したもの）で、配線基板ＷＢの裏面の中央部に形成されている裏面端子ＴＥＣと接続されている。したがって、半導体チップＣＨＰ１で発生した熱は、ビアを介して配線基板ＷＢの裏面に形成されている裏面端子ＴＥＣに伝導し、裏面端子ＴＥＣから放散される。このことから、裏面端子ＴＥＣは、半導体チップＣＨＰ１で発生した熱を放散させる機能も有しているといえる。
【００８１】
配線基板ＷＢの上面には、受動部品ＰＣ、半導体チップＣＨＰ１、集積受動部品ＩＰＤおよび半導体チップＣＨＰ２が搭載されている。受動部品ＰＣは、配線基板ＷＢの上面に形成されている端子ＴＥと半田Ｓを介して電気的に接続されている。同様に、半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面に形成された裏面電極ＢＥと、配線基板ＷＢの上面に形成された配線パターンＷＰと半田Ｓを介して電気的に接続されている。一方、半導体チップＣＨＰ１の表面に形成されているパッドＰＤ１は、ワイヤＷ１を介して配線基板ＷＢに形成されている端子ＴＥと電気的に接続されている。さらに、集積受動部品ＩＰＤは、バンプ電極ＢＰによって配線基板ＷＢの上面に形成されている端子ＴＥと電気的に接続されている。また、半導体チップＣＨＰ２は、配線基板ＷＢの上面に形成された配線パターンＷＰと半田Ｓを介して電気的に接続されている。一方、半導体チップＣＨＰ２の表面に形成されているパッドＰＤ２は、ワイヤＷ２を介して配線基板ＷＢに形成されている端子ＴＥと電気的に接続されている。
【００８２】
そして、配線基板ＷＢ上に搭載された受動部品ＰＣ、半導体チップＣＨＰ１、集積受動部品ＩＰＤおよび半導体チップＣＨＰ２を覆うように樹脂体ＭＲが形成されている。
【００８３】
＜＜ＰＡモジュールの裏面構造＞＞
本実施の形態におけるＰＡモジュールＰＡは上述したように実装構成されており、以下では、ＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＣ、裏面端子ＴＥＰの配置について説明する。本実施の形態におけるＰＡモジュールＰＡの特徴は、ＰＡモジュールＰＡを構成する配線基板ＷＢの裏面（チップ搭載面とは反対側の面）に形成される裏面端子ＴＥＣおよび裏面端子ＴＥＰのレイアウト構成に特徴がある。まず、この特徴点を説明する前に、通常のＰＡモジュールＰＡの裏面における裏面端子ＴＥＣおよび裏面端子ＴＥＰのレイアウトパターンについて説明し、その問題点を説明した後、本実施の形態におけるＰＡモジュールＰＡの特徴であるレイアウト構成について説明する。
【００８４】
図８は、一般的なＰＡモジュールＰＡの裏面におけるレイアウト構成を示す図である。図８に示すように、ＰＡモジュールＰＡは、矩形形状をした配線基板ＷＢを備えており、この配線基板ＷＢの裏面に裏面端子ＴＥＣおよび裏面端子ＴＥＰが形成されている。具体的に、配線基板ＷＢの裏面の中央部に矩形形状の裏面端子ＴＥＣが形成されており、この裏面端子ＴＥＣを囲む配線基板ＷＢの周辺部に沿って矩形形状をした複数の裏面端子ＴＥＰが形成されている。配線基板ＷＢの中央部に形成されている裏面端子ＴＥＣは、配線基板ＷＢの周辺部に形成されている裏面端子ＴＥＰよりもサイズが大きく、かつ、裏面端子ＴＥＣは基準電位（例えば、グラウンド（接地）電位）が印加される第１基準電位用端子として機能する。このグラウンド電位を供給する裏面端子ＴＥＣは、配線基板ＷＢの表面（主面）に搭載された半導体チップＣＨＰ１などとビアホールを介して接続されており、半導体チップＣＨＰ１で発生した熱を効率的に放散させる機能も有している。このため、配線基板ＷＢの中央部に形成されている裏面端子ＴＥＣは、放熱効率を向上させるため、面積が大きくなっている。
【００８５】
配線基板ＷＢの周辺部に形成されている複数の裏面端子ＴＥＰは、信号用端子と電源電位用端子と基準電位用端子（第２基準電位用端子）が含まれている。つまり、複数の裏面端子ＴＥＰには、異なる電位が印加される複数の端子が含まれている。
【００８６】
例えば、図８において、配線基板ＷＢの周辺部に配置されている複数の裏面端子ＴＥＰのうち、互いに隣り合う裏面端子ＴＥＰの一部として、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄを取り上げる。この場合、例えば、裏面端子ＴＥＰａ（第２基準電位用端子）と裏面端子ＴＥＰｂ（第３基準電位用端子）はグラウンド電位が印加される端子であり、裏面端子ＴＥＰｃと裏面端子ＴＥＰｄは、例えば、図２中の入力端子ＴＸ（ＬＢ）ｉｎ、入力端子ＴＸ（ＨＢ）ｉｎ、受信端子ＲＸ１〜ＲＸ４、アンテナＡＮＴなどのいずれかを流れる信号が印加される端子である。
【００８７】
一般的なＰＡモジュールＰＡの裏面レイアウトは上記のように構成されており、配線基板ＷＢの裏面に形成された裏面端子ＴＥＣおよび裏面端子ＴＥＰを実装基板（マザーボード）に形成されている電極と接続するように、実装基板にＰＡモジュールＰＡが搭載される。図９は、ＰＡモジュールＰＡを実装基板ＭＢに搭載した状態を示す模式的な平面図である。
【００８８】
以下に、ＰＡモジュールＰＡを実装基板上に搭載する構造の詳細について、ＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄと、実装基板ＭＢに形成されている電極とを接続する場合を例にとって説明する。図８に示すＰＡモジュールＰＡの裏面に形成された裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄに対応する実装基板ＭＢの電極配置を図１０に示す。図１０には、実装基板ＭＢに形成されている電極の一部である電極Ｅ１ａ〜電極Ｅ１ｄが示されている。この電極Ｅ１ａ〜電極Ｅ１ｄは所定間隔を置いて実装基板ＭＢ上に配置されている。そして、実装基板ＭＢ上に形成されている電極Ｅ１ａ〜電極Ｅ１ｄは、図８に示すＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄにそれぞれ接続される。実際に実装基板ＭＢ上にＰＡモジュールＰＡを搭載する場合、図１０に示すように、実装基板ＭＢに形成されている電極Ｅ１ａ〜電極Ｅ１ｄのそれぞれ上に半田ＳＯＬが形成される。
【００８９】
一方、図１１はＰＡモジュールＰＡに形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄを示す図である。図１０と図１１を見るとわかるように、図１０に示す電極Ｅ１ａ〜電極Ｅ１ｄが、それぞれ、図１１に示す裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄに対応していることがわかる。
【００９０】
続いて、図１２は、実装基板ＭＢ上にＰＡモジュールＰＡを搭載した断面図である。図１２に示すように、ＰＡモジュールＰＡに形成された裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄは、それぞれ、実装基板ＭＢに形成された電極Ｅ１ａ〜電極Ｅ１ｄと半田ＳＯＬを介して電気的に接続される。具体的には、実装基板ＭＢに形成されている電極Ｅ１ａ〜電極Ｅ１ｄ上に半田印刷法などより半田ＳＯＬを形成した後、電極Ｅ１ａ〜電極Ｅ１ｄにＰＡモジュールＰＡの裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄが相対するように、ＰＡモジュールＰＡを実装基板ＭＢ上に配置する。そして、ＰＡモジュールＰＡを搭載した実装基板ＭＢに対してリフロー（熱処理）を施すことにより、半田ＳＯＬを溶融させて、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄと電極Ｅ１ａ〜電極Ｅ１ｄとを半田ＳＯＬで接続する。このとき、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄのそれぞれと、電極Ｅ１ａ〜電極Ｅ１ｄのそれぞれとは、同じ面積をしているので、裏面端子ＴＥＰａと電極Ｅ１ａとの間、裏面端子ＴＥＰｂと電極Ｅ１ｂとの間、裏面端子ＴＥＰｃと電極Ｅ１ｃとの間および裏面端子ＴＥＰｄと電極Ｅ１ｄとの間に形成される半田ＳＯＬの厚さはそれぞれ均一の厚さｄ１となる。このため、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を確保できる。すなわち、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄと、電極Ｅ１ａ〜電極Ｅ１ｄとの間に形成される半田ＳＯＬの厚さを均一にすることができるので、ＰＡモジュールＰＡの表面と実装基板ＭＢの表面との平坦性を確保できる結果、ＰＡモジュールＰＡと実装基板ＭＢとの接続を確実に行なうことができる。このように、図８に示すような一般的なＰＡモジュールにおける裏面レイアウトにおいては、実装基板ＭＢとＰＡモジュールＰＡとの接続信頼性を確保できるが、それとは別に以下に示す問題点が存在する。
【００９１】
図８に示す一般的なＰＡモジュールＰＡにおいて、配線基板ＷＢの裏面には、基準電位（グラウンド電位）を供給する端子が複数存在している。これは、図２に示すように、例えば、電力増幅器６内の増幅回路ＬＢや増幅回路ＨＢのそれぞれの増幅段（回路素子）にグラウンド電位を供給する必要があり、これらの回路素子に接続するように、それぞれ、例えば、基準電位（グラウンド電位）を供給する裏面端子ＴＥＣおよび裏面端子ＴＥＰａ、ＴＥＰｂが形成されているのである。つまり、図８に示す一般的なＰＡモジュールＰＡにおいては、ＰＡモジュールＰＡを構成する各回路素子に独立して基準電位（グラウンド電位）を供給していることになる。例えば、図３に示すグラウンド電位ＧＮＤ１を供給する端子が裏面端子ＴＥＣに対応し、グラウンド電位ＧＮＤ２を供給する端子が裏面端子ＴＥＰａに対応し、グラウンド電位ＧＮＤ３を供給する端子が裏面端子ＴＥＰｂに対応すると考えることができる。
【００９２】
このように電気的に独立して基準電位（グラウンド電位）を供給する裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを形成する場合、各裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂから供給されるグラウンド電位が不安定になりやすい。つまり、各裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂに印加されるグラウンド電位がノイズなどによって変動しやすくなる現象が生じる。このように裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂに印加されるグラウンド電位が変動して不安定になると、例えば、図２に示す増幅回路ＬＢ、ＨＢにおいて、増幅回路ＬＢ、ＨＢが正常に動作せずに発振してしまう問題が生じる。つまり、一般的なＰＡモジュールＰＡでは、基準電位（グラウンド電位）を供給する複数の裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂが独立して配置されているが、このように裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを独立して配置すると、ＰＡモジュールＰＡの電気的特性が劣化してしまう問題点が顕在化してきている。
【００９３】
言い換えれば、グラウンド電位は、実装基板（マザーボード）からＰＡモジュールＰＡに供給され、さらに、ＰＡモジュールＰＡの端子（裏面端子ＴＥＣ、裏面端子ＴＥＰａ、裏面端子ＴＥＰｂ）を介して半導体チップに形成されている増幅回路ＬＢや増幅回路ＨＢ（図２参照）に供給される。したがって、実装基板から供給されるグラウンド電位がそのままの電位で増幅回路ＬＢや増幅回路ＨＢに安定して供給されればよいが、実装基板と半導体チップとの間に存在する配線基板ＷＢで電気的に分離された別々の端子（例えば、ＴＥＣ、ＴＥＰａ、ＴＥＰｂ）からグラウンド電位が供給される場合、実装基板から配線基板ＷＢを介して半導体チップ（増幅回路ＬＢ、増幅回路ＨＢ）へのグラウンド電位の不安定性が増加する。このようにグラウンド電位の不安定性が増加すると、半導体チップ（増幅回路ＬＢ、増幅回路ＨＢ）のそれぞれでのグラウンド電位が同電位とならなくなる（一部のグラウンド電位が浮いた状態）。この結果、半導体チップ（増幅回路ＬＢ、増幅回路ＨＢ）内の各グラウンド電位に電位差が生じて電流が流れることになり、増幅回路ＬＢ内や増幅回路ＨＢ内において発振現象が生じてしまうのである。ここでいう各グラウンド電位の不安定性が増加するとは、各グラウンド電位間を接続する抵抗が無視できなくなり、各グラウンド電位間が同電位とならなくなる状態（一部のグラウンド電位が浮いた状態）が起こりやすくなることを意味している。各グラウンド電位の安定性が低下する現象は、各グラウンド電位を電気的に分離した状態にするほど生じやすくなることを本発明者らは見出している。
【００９４】
以上のように、実装基板から配線基板ＷＢを介して半導体チップにグラウンド電位を供給する場合、グラウンド電位の不安定性に起因した増幅回路ＬＢや増幅回路ＨＢでの発振現象は、増幅回路ＬＢや増幅回路ＨＢのそれぞれの増幅段に半導体チップ内でグラウンド電位を分離して供給する構成をとり、かつ、配線基板ＷＢでも電気的に分離された別々の端子から半導体チップ内へグラウンド電位を供給する場合に顕著となる。ただし、増幅回路ＬＢや増幅回路ＨＢのそれぞれの増幅段へ供給する各グラウンド電位を半導体チップ内で共通化する構成をとる場合であっても、配線基板ＷＢでも電気的に分離された別々の端子から半導体チップ内へ各グラウンド電位を供給する場合は、各グラウンド電位の安定性が低下し、グラウンド電位の不安定性に起因した増幅回路ＬＢや増幅回路ＨＢでの発振現象が問題となる。つまり、半導体チップ内でのグラウンド電位の共通化の有無にかかわらず、配線基板ＷＢにおいて、電気的に分離された別々の端子からグラウンド電位を半導体チップ内へ供給する場合はＰＡモジュールＰＡの電気的特性を劣化させてしまうのである。
【００９５】
そこで、基準電位（グラウンド電位）を安定して供給するために、配線基板ＷＢに独立のパターンとして形成されている裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続することが考えられる。すなわち、各裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続して共通化することにより、グラウンド電位の変動を抑制して安定したグラウンド電位を供給することができる。つまり、基準電位（グラウンド電位）を印加する裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続することにより、電圧変動の少ない安定したグラウンド電位を供給することができ、ＰＡモジュールＰＡの電気的特性を向上することができることが本発明者の検討により明らかになっている。例えば、ＰＡモジュールＰＡの電気的特性の向上の一例としては、裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続することにより、グラウンド電位の安定性が向上した結果、図２に示す増幅回路ＬＢ、ＨＢに変動の少ない安定したグラウンド電位を供給することができ、増幅回路ＬＢ、ＨＢでの発振現象を抑制できることが挙げられる。
【００９６】
以上のことから、図８に示す一般的なＰＡモジュールＰＡの裏面レイアウトでは、ＰＡモジュールＰＡの電気的特性の向上を図る観点から充分といえず、ＰＡモジュールＰＡの電気的特性を向上するため、改良する余地があることがわかる。そこで、グラウンド電位を印加する端子を共通化する工夫を施して、ＰＡモジュールＰＡの電気的特性を向上させることが考えられる。この場合、ＰＡモジュールＰＡの裏面に形成されている複数の端子（グラウンド電位を供給する端子）を電気的に接続する技術的思想と、ＰＡモジュールＰＡを搭載する実装基板ＭＢに形成されている電極（グラウンド電位が印加される電極）を電気的に接続する技術的思想が考えられる。
【００９７】
しかし、実装基板ＭＢに形成されている電極パターンを変更せずにＰＡモジュールＰＡの電気的特性を向上させることが望まれる。
【００９８】
以下では、ＰＡモジュールＰＡの電気的特性を向上させる観点から、ＰＡモジュールＰＡの裏面に形成されている複数の端子（グラウンド電位を供給する端子）を電気的に接続する技術的思想を実現することを考える。ここで、単純に、ＰＡモジュールＰＡの裏面に形成されている複数の端子（グラウンド電位を供給する端子）を電気的に接続する構成をとると、実装基板ＭＢに形成されている電極パターンを変更しないという条件がある関係から不都合が生じることについて比較例を使用して説明する。
【００９９】
図１３は比較例におけるＰＡモジュールＰＡの裏面レイアウトを示す平面図である。図１３に示すように、ＰＡモジュールＰＡを構成する配線基板ＷＢの裏面には、大面積の裏面端子ＴＥＣと、この裏面端子ＴＥＣの周囲に形成された複数の裏面端子ＴＥＰが形成されている。裏面端子ＴＥＣはグラウンド電位が印加される端子（第１基準電位用端子）であり、複数の裏面端子ＴＥＰには、信号が印加される信号端子、電源電圧が印加される電源電位用端子、および、基準電位（グラウンド電位）が印加される基準電位用端子が含まれている。具体的に、複数の裏面端子ＴＥＰに中には、例えば、図１３に示すように、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄが配置されている。このとき、裏面端子ＴＥＰａ（第２基準電位用端子）および裏面端子ＴＥＰｂ（第３基準電位用端子）はグラウンド電位が印加される端子であり、裏面端子ＴＥＰｃおよび裏面端子ＴＥＰｄは信号が印加される信号用端子である。図１３では、グラウンド電位を印加する裏面端子ＴＥＰａ、ＴＥＰｂは、配線基板ＷＢの中央部に形成されている裏面端子ＴＥＣと一体的に形成されている。つまり、裏面端子ＴＥＣと裏面端子ＴＥＰａ、裏面端子ＴＥＰｂとは電気的に接続されている。図１３では、裏面端子ＴＥＰａと裏面端子ＴＥＰｂが裏面端子ＴＥＣと一体的に形成されるように図示されているが、裏面端子ＴＥＰａと裏面端子ＴＥＰｂの形状がわかるように点線で示している。ここで、点線で示している裏面端子ＴＥＰａと裏面端子ＴＥＰｂとは裏面導体パターンＣＰ１で接続されていると見ることができる。
【０１００】
このように比較例におけるＰＡモジュールＰＡでは、グラウンド電位を印加する裏面端子ＴＥＣ、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂを電気的に接続していることから、グラウンド電位の変動を抑制して安定したグラウンド電位を供給することができると考えられる。つまり、基準電位（グラウンド電位）を印加する裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続することにより、電圧変動の少ない安定したグラウンド電位を供給することができ、ＰＡモジュールＰＡの電気的特性を向上することができると考えられる。
【０１０１】
しかし、比較例においては、実装基板ＭＢにＰＡモジュールＰＡを実装する際の接続信頼性が低下する問題点が発生する。この問題点について説明する。
【０１０２】
以下に、比較例におけるＰＡモジュールＰＡを実装基板上に搭載する構造の詳細について、ＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄと、実装基板ＭＢに形成されている電極とを接続する場合を例にとって説明する。図１３に示すＰＡモジュールＰＡの裏面に形成された裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄに対応する実装基板ＭＢの電極配置を図１４に示す。図１４には、実装基板ＭＢに形成されている電極の一部である電極Ｅ１ａ〜電極Ｅ１ｄが示されている。この電極Ｅ１ａ〜電極Ｅ１ｄは所定間隔を置いて実装基板ＭＢ上に配置されている。そして、実装基板ＭＢ上に形成されている電極Ｅ１ａ〜電極Ｅ１ｄは、図１３に示すＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄにそれぞれ接続される。実際に実装基板ＭＢ上にＰＡモジュールＰＡを搭載する場合、図１４に示すように、実装基板ＭＢに形成されている電極Ｅ１ａ〜電極Ｅ１ｄのそれぞれ上に半田ＳＯＬが形成される。ここで、実装基板ＭＢに形成されている電極Ｅ１ａ〜電極Ｅ１ｄの電極パターンは変更されていない。
【０１０３】
一方、図１５はＰＡモジュールＰＡに形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄを示す図である。図１４と図１５を見るとわかるように、図１４に示す電極Ｅ１ａ〜電極Ｅ１ｄが、それぞれ、図１５に示す裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄに対応していることがわかる。このとき、図１５に示す裏面端子ＴＥＰａと裏面端子ＴＥＰｂとは裏面導体パターンＣＰ１によって電気的に接続されている。
【０１０４】
続いて、図１６は、実装基板ＭＢ上にＰＡモジュールＰＡを搭載した断面図である。図１６に示すように、ＰＡモジュールＰＡに形成された裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄは、それぞれ、実装基板ＭＢに形成された電極Ｅ１ａ〜電極Ｅ１ｄと半田ＳＯＬを介して電気的に接続される。具体的には、実装基板ＭＢに形成されている電極Ｅ１ａ〜電極Ｅ１ｄ上に半田印刷法などより半田ＳＯＬを形成した後、電極Ｅ１ａ〜電極Ｅ１ｄにＰＡモジュールＰＡの裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄが相対するように、ＰＡモジュールＰＡを実装基板ＭＢ上に配置する。そして、ＰＡモジュールＰＡを搭載した実装基板ＭＢに対してリフロー（熱処理）を施すことにより、半田ＳＯＬを溶融させて、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄと電極Ｅ１ａ〜電極Ｅ１ｄとを半田ＳＯＬで接続する。
【０１０５】
ここで、図１４に示すように、実装基板ＭＢに形成されている電極Ｅ１ａ〜Ｅ１ｄの形状は変化していないことから、この電極Ｅ１ａ〜電極Ｅ１ｄのそれぞれ上に形成される半田ＳＯＬの量も一定である。電極Ｅ１ａ〜電極Ｅ１ｄのそれぞれの面積をＡとし、それぞれの電極Ｅ１ａ〜電極Ｅ１ｄ上に形成される半田ＳＯＬの量（体積）をＢとする。
【０１０６】
これに対し、図１５に示すＰＡモジュールＰＡにおいては、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄのそれぞれの面積を電極Ｅ１ａ〜電極Ｅ１ｄと同じＡとする。さらに、裏面端子ＴＥＰａと裏面端子ＴＥＰｂは電気的に接続されているが、この裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する裏面導体パターンＣＰ１の面積もＡとする。
【０１０７】
このとき、図１６に示すように、裏面端子ＴＥＰｃや裏面端子ＴＥＰｄは導体パターンによって接続されていない。このため、裏面端子ＴＥＰｃや裏面端子ＴＥＰｄの面積がＡで、かつ、それぞれの裏面端子ＴＥＰｃや裏面端子ＴＥＰｄ上に広がる半田ＳＯＬの量がＢであることから、半田ＳＯＬの高さはｄ１（＝Ｂ／Ａ）となる。
【０１０８】
一方、電極Ｅ１ａと裏面端子ＴＥＰａが接続され、電極Ｅ１ｂと裏面端子ＴＥＰｂが接続されるが、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとは裏面導体パターンＣＰ１によって接続されている。このため、電極Ｅ１ａと電極Ｅ１ｂに形成されている半田ＳＯＬは、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂだけでなく、裏面端子ＴＥＰａと裏面端子ＴＥＰｂの間に形成されている裏面導体パターンＣＰ１上にも広がる。つまり、電極Ｅ１ａ上と電極Ｅ１ｂ上とに形成された半田ＳＯＬ（半田ＳＯＬの量は２Ｂ）は、裏面端子ＴＥＰａ上と裏面端子ＴＥＰｂと裏面導体パターンＣＰ１とを合わせた３Ａの面積上に広がることになる。したがって、裏面端子ＴＥＰａと裏面端子ＴＥＰｂと裏面導体パターンＣＰ１にわたって広がる半田ＳＯＬの高さはｄ２（＝２Ｂ／３Ａ）となる。
【０１０９】
以上の議論から、半田ＳＯＬの高さ（ｄ２）は、半田ＳＯＬの高さ（ｄ１）よりも小さくなり、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂは、電極Ｅ１ａおよび電極Ｅ１ｂと電気的に接続されないおそれが高くなる。すなわち、裏面導体パターンＣＰ１で接続されている裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂ上に広がる半田ＳＯＬの高さ（ｄ２）が、裏面端子ＴＥＰｃおよび裏面端子ＴＥＰｄ上に広がる半田ＳＯＬの高さ（ｄ１）よりも小さくなる結果（不均一になる結果）、グラウンド電位を供給する裏面端子ＴＥＰａと裏面端子ＴＥＰｂが、ともに、実装基板ＭＢの電極Ｅ１ａおよび電極Ｅ１ｂと接続されなくなる。
【０１１０】
このことは、ＰＡモジュールＰＡ側でグラウンド電位を印加する裏面端子ＴＥＰａと裏面端子ＴＥＰｂを裏面導体パターンＣＰ１で接続しても、実装基板ＭＢ側のグラウンド電位を供給する電極Ｅ１ａおよび電極Ｅ１ｂに接続されないことを意味する。したがって、ＰＡモジュールＰＡのグラウンド電位と、実装基板ＭＢから供給されるグラウンド電位とが電気的に分離されることになり、グラウンド電位の共通化を図ることができなくなる不都合が生じる。このようにＰＡモジュールＰＡと実装基板ＭＢとの間でグラウンド電位の共通化を図ることができなくなると、ＰＡモジュールＰＡにおいて、個々のグラウンド電位の安定性が低下し、ＰＡモジュールＰＡの電気的特性が劣化する。つまり、ＰＡモジュールＰＡ側でグラウンド電位を共通化するように裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ１により電気的に接続するように構成しても、ＰＡモジュールＰＡと実装基板ＭＢとの間の接続不良を引き起こし、結果的に、ＰＡモジュールＰＡの電気的特性を向上することができなくなるのである。
【０１１１】
この比較例の問題点から見えてくることは、単純に、ＰＡモジュールＰＡにおいて、グラウンド電位を印加する裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂを裏面導体パターンＣＰ１で接続するように構成しても、実装基板ＭＢ側の電極Ｅ１ａおよびＥ１ｂのレイアウト構成が変わらないという条件のもとでは、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性が低下することである。この結果、グラウンド電位を印加する裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂを共通化して、ＰＡモジュールＰＡの電気的特性を向上するという目的を実現することができなくなるのである。つまり、実装基板ＭＢ側の電極のレイアウトが変化しないという条件下では、グラウンド電位を印加する裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂを裏面導体パターンＣＰ１で接続する構成にさらなる工夫を施す必要性があることがわかる。
【０１１２】
上述した状況に加えて、ＰＡモジュールＰＡに反りが発生すると、さらに、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性が低下することになる。ＰＡモジュールＰＡを構成する配線基板ＷＢとして、現状では、ＰＣＢ材料を使用している。このＰＣＢ材料から構成されている配線基板ＷＢでは、アルミナなどのセラミック材料から配線基板ＷＢよりも平坦性が高く、ＰＣＢ材料（ポリカーボネイド材料）から配線基板ＷＢを構成する場合にはそれほど反りの問題は発生しない。しかし、例えば、パッケージを小型化するために、配線基板ＷＢ上に搭載される半導体チップＣＨＰ１と半導体チップＣＨＰ２とを１つの大きな半導体チップとする場合には、配線基板ＷＢ上に搭載される半導体チップの大きさが大きくなり、配線基板ＷＢの線膨張率と半導体チップの線膨張率の相違が顕著となる結果、ＰＣＢ材料を使用した配線基板ＷＢでも反りの問題が顕在化する可能性がある。このような場合であっても、半田ＳＯＬの高さの均一性を確保できれば、充分にＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を確保できると考えられる。したがって、ＰＡモジュールＰＡの電気的特性を向上させるために、グラウンド電位を印加する裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂを共通化するという構造をとる場合であっても、半田ＳＯＬの高さの均一性を確保して、ＰＡモジュールＰＡと実装基板ＭＢの接続信頼性を向上することがいかに重要であるかがわかる。
【０１１３】
ここで、比較例の問題点を解決する一手段として、図１７に示すように、ＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを導体パターン（図１７ではソルダレジストＳＲで覆われているため図示されず）で接続する構成において、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する導体パターン上にソルダレジストＳＲを形成することが考えられる。つまり、図１８に示すように、配線基板ＷＢの裏面に形成されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ１で電気的に接続するとともに、裏面導体パターンＣＰ１上に絶縁材料であるソルダレジストＳＲを形成するのである。このように構成することにより、ＰＡモジュールＰＡを実装基板ＭＢに実装する場合、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する裏面導体パターンＣＰ１上に半田が広がることを防止できるのである。すなわち、図１９に示すように、裏面端子ＴＥＰａと電極Ｅ１ａが半田ＳＯＬを介して接続されるが、半田ＳＯＬのリフロー時に、電極Ｅ１ａ上に形成されている半田ＳＯＬは溶融しても、ソルダレジストＳＲが形成されているので、このソルダレジストＳＲが壁となって半田ＳＯＬは裏面端子ＴＥＰａから裏面導体パターンＣＰ１側に広がらないのである。この結果、裏面端子ＴＥＰａと電極Ｅ１ａとの間に介在する半田ＳＯＬの高さを確保することができる。同様の理由で、裏面端子ＴＥＰｂと電極Ｅ１ｂとの間に介在する半田ＳＯＬの高さを確保することができる。
【０１１４】
しかし、図１９に示すように、裏面導体パターンＣＰ１上にソルダレジストＳＲを形成すると、ソルダレジストＳＲの膜厚だけ高さが他の領域（裏面端子ＴＥＰａの高さや裏面端子ＴＥＰｂの高さ）よりも高くなるのである。すると、図１９に示すように、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄを電極Ｅ１ａ〜電極Ｅ１ｄと接続する場合、ソルダレジストＳＲを形成した領域では、ソルダレジストＳＲが裏面導体パターンＣＰ１および配線基板ＷＢに入り込み配線基板ＷＢが歪んで配線基板ＷＢに応力が発生する。この配線基板ＷＢに発生した応力は、配線基板ＷＢに搭載されている半導体チップＣＨＰ１や半導体チップＣＨＰ１を覆う樹脂体ＭＲに伝達される。その結果、例えば、半導体チップＣＨＰ１自体や樹脂体ＭＲにクラックＣＲＫが発生する。樹脂体ＭＲにクラックＣＲＫが発生すると、パッケージの著しい信頼性低下を招くことになる。したがって、図１９に示すように、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ１で電気的に接続するとともに、裏面導体パターンＣＰ１上に絶縁材料であるソルダレジストＳＲを形成する構成は採用できないことになる。
【０１１５】
以上のように、現状では、実装基板ＭＢ側の電極のレイアウトが変化しないという条件のもと、ＰＡモジュールＰＡ側でグラウンド電位を印加する裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂを裏面導体パターンＣＰ１で接続する構成を採るとともに、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を向上できる技術的思想が実現できていないのである。そこで、以下では、ＰＡモジュールＰＡの電気的特性の向上を図り、かつ、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を向上することを実現する本実施の形態のＰＡモジュールＰＡについて説明する。
【０１１６】
図２０は、本実施の形態におけるＰＡモジュールＰＡの裏面レイアウトを示す平面図である。図２０に示すように、ＰＡモジュールＰＡを構成する配線基板ＷＢの裏面には、配線基板ＷＢの中央部に形成された大面積の裏面端子ＴＥＣと、この裏面端子ＴＥＣの周囲に形成された複数の裏面端子ＴＥＰが形成されている。裏面端子ＴＥＣはグラウンド電位が印加される端子（第１基準電位用端子）（中央グラウンド端子）であり、複数の裏面端子ＴＥＰには、信号が印加される信号端子、電源電圧が印加される電源電位用端子、および、基準電位（グラウンド電位）が印加される基準電位用端子が含まれている。具体的に、複数の裏面端子ＴＥＰの中には、例えば、図２０に示すように、裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄが配置されている。このとき、裏面端子ＴＥＰａ（第２基準電位用端子）（第１周辺グラウンド端子）および裏面端子ＴＥＰｂ（第３基準電位用端子）（第２周辺グラウンド端子）はグラウンド電位が印加される端子であり、裏面端子ＴＥＰｃおよび裏面端子ＴＥＰｄは信号が印加される信号用端子である。
【０１１７】
図２０に示す本実施の形態のＰＡモジュールＰＡにおいて、配線基板ＷＢの裏面には、基準電位（グラウンド電位）を供給する端子が複数存在している。これは、図２に示すように、例えば、電力増幅器６内の増幅回路ＬＢや増幅回路ＨＢのそれぞれの増幅段（回路素子）にグラウンド電位を供給する必要があり、これらの回路素子に接続するように、それぞれ、例えば、基準電位（グラウンド電位）を供給する裏面端子ＴＥＣおよび裏面端子ＴＥＰａ、ＴＥＰｂが形成されているのである。例えば、図３に示すグラウンド電位ＧＮＤ１を供給する端子が裏面端子ＴＥＣに対応し、グラウンド電位ＧＮＤ２を供給する端子が裏面端子ＴＥＰａに対応し、グラウンド電位ＧＮＤ３を供給する端子が裏面端子ＴＥＰｂに対応すると考えることができる。
【０１１８】
本実施の形態でも比較例と同様に、基準電位（グラウンド電位）を安定して供給するために、独立のパターンとして形成されている裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続している。すなわち、各裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続して共通化することにより、グラウンド電位の変動を抑制して安定したグラウンド電位を供給することができる。つまり、基準電位（グラウンド電位）を印加する裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続することにより、電圧変動の少ない安定したグラウンド電位を供給することができ、ＰＡモジュールＰＡの電気的特性を向上することができる。例えば、ＰＡモジュールＰＡの電気的特性の向上の一例としては、裏面端子ＴＥＣ、ＴＥＰａ、ＴＥＰｂを電気的に接続することにより、グラウンド電位の安定性が向上した結果、図２に示す増幅回路ＬＢ、ＨＢに変動の少ない安定したグラウンド電位を供給することができ、増幅回路ＬＢ、ＨＢでの発振現象を抑制できる。
【０１１９】
具体的に、本実施の形態では、グラウンド電位を供給する裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ２で電気的に接続している。同様に、グラウンド電位を供給する裏面端子ＴＥＰａと裏面端子ＴＥＣとを裏面導体パターンＣＰ３で電気的に接続し、裏面端子ＴＥＰｂと裏面端子ＴＥＣも裏面導体パターンＣＰ３で電気的に接続されている。したがって、本実施の形態におけるＰＡモジュールＰＡでは、配線基板ＷＢの裏面の中央部に形成されている裏面端子ＴＥＣと裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂが、それぞれ、裏面導体パターンＣＰ３で電気的に接続され、かつ、配線基板ＷＢの周辺部に互いに隣り合うように配置されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂが裏面導体パターンＣＰ２によって電気的に接続されている。
【０１２０】
本実施の形態における特徴の１つは、配線基板ＷＢの周辺部に形成されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続している裏面導体パターンＣＰ２のサイズに特徴がある。すなわち、図２０に示すように、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅に比べて、裏面導体パターンＣＰ２の幅が小さくなっている。詳細には、例えば、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとは、Ｘ方向に並ぶように配置されており、このＸ方向に並んで配置されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂが裏面導体パターンＣＰ２で接続されている。このとき、裏面導体パターンＣＰ２の接続方向（接続線方向）がＸ方向となっており、このＸ方向と直交する（交差する）Ｙ方向に着目すると、裏面導体パターンＣＰ２のＹ方向の幅は、裏面端子ＴＥＰａのＹ方向の幅や裏面端子ＴＥＰｂのＹ方向の幅よりも小さくなっている。特に、本実施の形態では、裏面導体パターンＣＰ２の面積は、裏面端子ＴＥＰａ（第２基準電位用端子）の面積および裏面端子ＴＥＰｂ（第３基準電位用端子）の面積よりも小さくなっている。
【０１２１】
このように、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂのＹ方向の幅に比べて、裏面導体パターンＣＰ２のＹ方向の幅を小さくすることにより、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ２で電気的に接続しながら、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を向上することができるのである。以下では、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂのＹ方向の幅に比べて、裏面導体パターンＣＰ２のＹ方向の幅を小さくすることにより、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性が向上することについて説明する。
【０１２２】
まず、実施の形態におけるＰＡモジュールＰＡを実装基板ＭＢ上に搭載する構造の詳細について、ＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄと、実装基板ＭＢに形成されている電極とを接続する場合を例にとって説明する。図２０に示すＰＡモジュールＰＡの裏面に形成された裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄに対応する実装基板ＭＢの電極配置を図２１に示す。図２１には、実装基板ＭＢに形成されている電極の一部である電極Ｅ１ａ〜電極Ｅ１ｄが示されている。この電極Ｅ１ａ〜電極Ｅ１ｄは所定間隔を置いて実装基板ＭＢ上に配置されている。そして、実装基板ＭＢ上に形成されている電極Ｅ１ａ〜電極Ｅ１ｄは、図２０に示すＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄにそれぞれ接続される。実際に実装基板ＭＢ上にＰＡモジュールＰＡを搭載する場合、図２１に示すように、実装基板ＭＢに形成されている電極Ｅ１ａ〜電極Ｅ１ｄのそれぞれ上に半田ＳＯＬが形成される。ここで、実装基板ＭＢに形成されている電極Ｅ１ａ〜電極Ｅ１ｄの電極パターンは変更されていない。
【０１２３】
続いて、図２２は、本実施の形態におけるＰＡモジュールＰＡの裏面に形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄを示す図である。図２２に示すように、本実施の形態では、矩形形状をした裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄが、Ｘ方向に並んで配置されている。そして、隣り合うように配置されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂは裏面導体パターンＣＰ２で接続されている。この裏面端子ＴＥＰａと裏面端子ＴＥＰｂはグラウンド電位が印加される端子であり、グラウンド電位の安定化のため、この裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを矩形形状の裏面導体パターンＣＰ２で接続している。このとき、本実施の形態では、裏面端子ＴＥＰａや裏面端子ＴＥＰｂの幅よりも裏面導体パターンＣＰ２の幅を小さくしている点に特徴がある。つまり、図２２に示すように、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂのＹ方向の幅をＹ１とし、裏面導体パターンＣＰ２のＹ方向の幅をＹ２とした場合、Ｙ２＜Ｙ１となるように裏面導体パターンＣＰ２を形成している。このように本実施の形態では、裏面導体パターンＣＰ２のＹ方向の幅Ｙ２を裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂのＹ方向の幅Ｙ１よりも小さくする点に特徴があるが、この特徴を実現する構成として図２２の他に図２３に示す構成も考えられる。
【０１２４】
図２３でも、裏面導体パターンＣＰ２のＹ方向の幅Ｙ２は裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂのＹ方向の幅Ｙ１よりも小さくなっている。図２２では、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）のＸ方向の一辺と、裏面導体パターンＣＰ２のＸ方向の一辺が一直線上に配置され、かつ、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）のＸ方向の他辺と、裏面導体パターンＣＰ２のＸ方向の他辺とが一直線上に配置されないように構成されている。これに対し、図２３では、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）のＸ方向の両辺と、裏面導体パターンＣＰ２のＸ方向の両辺が一直線上に配置されないように構成されている。このように、図２２と図２３では、裏面導体パターンＣＰ２のＹ方向の幅Ｙ２を裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂのＹ方向の幅Ｙ１よりも小さくする具体的な構成が異なっているが、どちらの構成でも、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を向上することができる。
【０１２５】
具体的に、本実施の形態によれば、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を向上できることについて説明する。
【０１２６】
図２４は、ＰＡモジュールＰＡを実装基板に搭載した場合、ＰＡモジュールＰＡに形成されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂに半田ＳＯＬが密着する様子を示す図である。図２４に示すように、実装基板に形成されている電極上に塗布されている半田は、実装基板がＰＡモジュールＰＡと密着することにより、例えば、ＰＡモジュールＰＡの裏面端子ＴＥＰａと裏面端子ＴＥＰｂに半田ＳＯＬが密着する。このとき、裏面端子ＴＥＰａと裏面端子ＴＥＰｂは裏面導体パターンＣＰ２により接続されているので、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂ上に密着した半田ＳＯＬは、裏面導体パターンＣＰ２上にも広がる。しかし、本実施の形態では、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さくしているので、裏面導体パターンＣＰ２の面積が小さく、半田ＳＯＬの裏面導体パターンＣＰ２への広がりを抑制できる。さらに、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さくしている結果、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）と裏面導体パターンＣＰ２との境界にくびれが生じている。このくびれが形成されているため、裏面端子ＴＥＰａや裏面端子ＴＥＰｂから裏面導体パターンＣＰ２側に半田ＳＯＬが流入することを抑制することができる。
【０１２７】
つまり、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さく構成するという本実施の形態の特徴的構成により、裏面端子ＴＥＰａや裏面端子ＴＥＰｂから裏面導体パターンＣＰ２側へ半田ＳＯＬが広がることを抑制できるのである。このように、本実施の形態における特徴的構成によれば、グラウンド電位が印加される裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ２で電気的に接続することによりグラウンド電位の安定化を図ることができる。そして、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さく構成することから、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ２で接続した場合であっても、裏面端子ＴＥＰａや裏面端子ＴＥＰｂから裏面導体パターンＣＰ２へ半田ＳＯＬの広がりを抑制することができるのである。
【０１２８】
すなわち、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さくするという構成により、以下に示す２つの機能が実現される。第１の機能は、裏面導体パターンＣＰ２の面積を小さくすることができるという機能であり、この機能により裏面導体パターンＣＰ２へ広がる半田ＳＯＬの量を少なくすることができる。そして第２の機能は、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さくするという構成をとる結果、必然的に、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）と裏面導体パターンＣＰ２との境界領域にくびれが生じるという機能であり、このくびれが半田ＳＯＬの広がりを抑制する壁として機能するのである。
【０１２９】
本実施の形態の特徴的構成によれば、第１の機能と第２の機能を実現することができるので、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂから裏面導体パターンＣＰ２への半田ＳＯＬの広がりを充分に抑制できる。このことは、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ２で接続した場合であっても、半田ＳＯＬがほとんど裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂ上に局在する結果、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂ上における半田ＳＯＬの厚さを確保することができることを意味する。したがって、互いに裏面導体パターンＣＰ２で接続した裏面端子ＴＥＰａおよびＴＥＰｂ（ＰＡモジュールＰＡ側）と実装基板に形成されている電極との接続信頼性を向上することができる。
【０１３０】
図２５は、比較例において、ＰＡモジュールＰＡを実装基板に搭載した場合、ＰＡモジュールＰＡに形成されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂに半田ＳＯＬが密着する様子を示す図である。図２５に示すように、実装基板に形成されている電極上に塗布されている半田は、実装基板がＰＡモジュールＰＡと密着することにより、例えば、ＰＡモジュールＰＡの裏面端子ＴＥＰａと裏面端子ＴＥＰｂに半田ＳＯＬが密着する。このとき、裏面端子ＴＥＰａと裏面端子ＴＥＰｂは裏面導体パターンＣＰ１により接続されているので、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂ上に密着した半田ＳＯＬは、裏面導体パターンＣＰ１上にも広がる。裏面導体パターンＣＰ１の幅は裏面端子ＴＥＰａや裏面端子ＴＥＰｂの幅と同じ大きさであり、比較例では、本実施の形態よりも裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）に密着した半田ＳＯＬが裏面導体パターンＣＰ１内に広がりやすくなる。さらに、比較例では、裏面導体パターンＣＰ１の幅は裏面端子ＴＥＰａや裏面端子ＴＥＰｂの幅と同じ大きさであるため、裏面端子ＴＥＰａや裏面端子ＴＥＰｂと裏面導体パターンＣＰ１の境界領域にくびれが生じない。したがって、比較例では、裏面端子ＴＥＰａや裏面端子ＴＥＰｂに密着した半田ＳＯＬが裏面導体パターンＣＰ１へ広がってしまうことがわかる。
【０１３１】
図２４と図２５とを比較するとわかるように、比較例では、裏面導体パターンＣＰ１の面積が大きくなり、かつ、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅と、裏面導体パターンＣＰ１の幅が同じという構成をとる結果、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）と裏面導体パターンＣＰ１との境界領域にくびれが生じない。これに対し、本実施の形態では、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さくするという特徴的構成をとることにより、裏面導体パターンＣＰ２の面積が小さくなり、かつ、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅が小さいという構成をとる結果、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）と裏面導体パターンＣＰ２との境界領域にくびれが生じる。このため、本実施の形態では、比較例と比べると、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂから裏面導体パターンＣＰ２への半田ＳＯＬの広がりを充分に抑制できる顕著な効果を奏するのである。
【０１３２】
図２６は本実施の形態におけるＰＡモジュールＰＡを実装基板ＭＢに実装した状態を示す断面図である。図２６に示すように、孤立したパターンである裏面端子ＴＥＰｃおよび裏面端子ＴＥＰｄ上に密着する半田ＳＯＬの厚さはｄ１である。これに対し、互いに裏面導体パターンＣＰ２で接続されている裏面端子ＴＥＰａと裏面端子ＴＥＰｂに着目すると、裏面導体パターンＣＰ２上にも多少半田ＳＯＬが広がるが、本実施の形態では、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さくするという特徴的構成をとることにより、裏面導体パターンＣＰ２上に広がる半田ＳＯＬの量を少なくすることができる。このことから、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂ上に密着している半田ＳＯＬは、ほとんど裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂ上に局在し、裏面端子ＴＥＰａや裏面端子ＴＥＰｂ上に密着する半田ＳＯＬの厚さはほぼｄ１となる。したがって、互いに裏面導体パターンＣＰ２で接続されている裏面端子ＴＥＰａや裏面端子ＴＥＰｂ上に密着する半田ＳＯＬの厚さと、導体パターンで接続されていない孤立した裏面端子ＴＥＰｃや裏面端子ＴＥＰｄ上に密着する半田ＳＯＬの厚さをほぼ均一にすることができる。このことは、ＰＡモジュールＰＡに形成されている裏面端子ＴＥＰａ〜裏面端子ＴＥＰｄと、実装基板ＭＢ上に形成されている電極Ｅ１ａ〜電極Ｅ１ｄとの接続信頼性を向上できることを意味している。以上より、本実施の形態によれば、ＰＡモジュールＰＡ側でグラウンド電位を供給する端子を導体パターンで接続する構成を前提として、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を充分に確保できる顕著な効果を奏する。これにより、ＰＡモジュールＰＡの電気的特性を確実に向上することができる。
【０１３３】
なお、本実施の形態では、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さくすることに特徴があるが、どの程度、裏面導体パターンＣＰ２の幅を小さくすればよいのかについて本発明者は検討している。例えば、裏面導体パターンＣＰ２の幅を狭くすればするほど、裏面導体パターンＣＰ２の面積を小さくすることができ、かつ、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）と裏面導体パターンＣＰ２との間のくびれを大きくすることができる。このことから、裏面導体パターンＣＰ２へ半田ＳＯＬがなるべく広がらないようにする観点からは、裏面導体パターンＣＰ２の幅をなるべく小さくすることが望ましい。これに対し、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとの電気的接続を確実に実施する観点からは、裏面導体パターンＣＰ２の幅を必要以上に小さくすることは望ましくない。したがって、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとの電気的接続を確実に実施し、かつ、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）から裏面導体パターンＣＰ２への半田ＳＯＬの広がりを抑制することを両立するには、裏面導体パターンＣＰ２の幅をある一定の範囲に設定することが望ましい。例えば、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）の幅に対して、裏面導体パターンＣＰ２の幅を、裏面端子ＴＥＰａ（裏面端子ＴＥＰｂ）の幅の６０％〜７０％程度に設定することができる。
【０１３４】
本実施の形態では、図２１に示すように、実装基板ＭＢ側の電極Ｅ１ａ〜電極Ｅ１ｄのレイアウト配置が変化しないという条件のもとで、特に有効となる。例えば、実装基板ＭＢ側の電極Ｅ１ａと電極Ｅ１ｂとを導体パターンで接続してもよいという条件ならば、実装基板ＭＢ側の電極Ｅ１ａと電極Ｅ１ｂとを接続する導体パターンと、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する導体パターンとを同じ形状にすれば、半田の厚さの問題は回避される。なぜなら、実装基板ＭＢ側の導体パターン上にも半田を形成することができるからである。つまり、実装基板ＭＢ側の電極Ｅ１ａと、電極Ｅ１ｂと、電極Ｅ１ａと電極Ｅ１ｂとを接続する導体パターン上にも半田を形成することができる結果、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａと、裏面端子ＴＥＰｂと、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する導体パターン上に均等に半田が形成されるのである。言い換えれば、実装基板ＭＢ側の電極Ｅ１ａと、電極Ｅ１ｂと、電極Ｅ１ａと電極Ｅ１ｂとを接続する導体パターンとを合わせた面積が、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａと、裏面端子ＴＥＰｂと、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する導体パターンを合わせた面積と同じ面積となるので、実装基板ＭＢ側の電極Ｅ１ａ、電極Ｅ１ｂ、電極Ｅ１ａと電極Ｅ１ｂとを接続する導体パターン上にも半田を形成することができることを考慮すると、半田の厚さの不均一という問題は回避される。したがって、実装基板ＭＢ側の電極Ｅ１ａと電極Ｅ１ｂとを導体パターンで接続してもよいという条件ならば、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する導体パターンを、比較例のように、裏面端子ＴＥＰａの幅と同じ幅の裏面導体パターンＣＰ１で形成しても、実装基板ＭＢ側の導体パターンも同一形状にすれば問題はない。
【０１３５】
しかし、本実施の形態で対象としているのは、実装基板ＭＢ側の電極Ｅ１ａ〜電極Ｅ１ｄのレイアウト配置を変化させない場合である。この場合、電極Ｅ１ａと電極Ｅ１ｂとを導体パターンで接続することは許容されない。これに対し、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａと裏面端子ＴＥＰｂとは導体パターンで接続される。この結果、実装基板ＭＢ側の電極Ｅ１ａと電極Ｅ１ｂとを合わせた面積は、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａ、裏面端子ＴＥＰｂおよび導体パターンとを合わせた面積よりも小さくなる。このことは、実装基板ＭＢ側の電極Ｅ１ａと電極Ｅ１ｂ上に形成された半田が、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａ、裏面端子ＴＥＰｂおよび導体パターンとを合わせた面積上に広がることになるので、半田の厚さが薄くなってしまうことを意味する。したがって、比較例のように、実装基板ＭＢ側の電極Ｅ１ａ〜電極Ｅ１ｄのレイアウト配置が変化しないという条件のもとで、ＰＡモジュールＰＡ側の裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを裏面導体パターンＣＰ１で接続すると、実装基板ＭＢとＰＡモジュールＰＡとの接続信頼性が問題となる。
【０１３６】
そこで、図２２に示す本実施の形態のように、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂの幅よりも、裏面導体パターンＣＰ２の幅を小さく構成することにより、裏面端子ＴＥＰａおよび裏面端子ＴＥＰｂから裏面導体パターンＣＰ２への半田の広がりを充分に抑制できるのである。したがって、本実施の形態によれば、特に、実装基板ＭＢ側の電極Ｅ１ａ〜電極Ｅ１ｄのレイアウト配置が変化しないという条件のもとでも、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を向上できる顕著な効果を得ることができる。すなわち、ＰＡモジュールＰＡに形成されている裏面端子ＴＥＰａと平面的に重なる実装基板ＭＢの第１領域に電極Ｅ１ａが形成され、かつ、ＰＡモジュールＰＡに形成されている裏面端子ＴＥＰｂと平面的に重なる実装基板ＭＢの第２領域に電極Ｅ１ｂが形成され、かつ、ＰＡモジュールＰＡに形成されている裏面導体パターンＣＰ２と平面的に重なる実装基板ＭＢの領域には電極（パターン）が形成されていない実装基板ＭＢにＰＡモジュールＰＡを搭載する場合に、本実施の形態におけるＰＡモジュールＰＡは特に有効である。
【０１３７】
以上の説明は、図２０において、裏面端子ＴＥＰａと裏面端子ＴＥＰｂとを接続する裏面導体パターンＣＰ２について説明したが、本実施の形態における技術的思想は、裏面端子ＴＥＣと裏面端子ＴＥＰａや、裏面端子ＴＥＣと裏面端子ＴＥＰｂとを、裏面導体パターンＣＰ３で接続する場合にも適用することができる。例えば、本実施の形態は、例えば、図２０に示すように、裏面端子ＴＥＰａや裏面端子ＴＥＣの幅よりも裏面導体パターンＣＰ３の幅を小さくしている点に特徴がある。つまり、図２０に示すように、裏面端子ＴＥＰａおよび裏面端子ＴＥＣのＸ方向の幅よりも、裏面導体パターンＣＰ３のＸ方向の幅が小さくなるように、裏面導体パターンＣＰ３を形成している。特に、本実施の形態では、裏面導体パターンＣＰ３の面積は、裏面端子ＴＥＰａ（第２基準電位用端子）の面積や裏面端子ＴＥＰｂの面積よりも小さくなっている。
【０１３８】
裏面端子ＴＥＰａおよび裏面端子ＴＥＣの幅よりも、裏面導体パターンＣＰ３の幅を小さく構成するという本実施の形態の特徴的構成により、例えば、裏面端子ＴＥＰａや裏面端子ＴＥＣから裏面導体パターンＣＰ３側へ半田が広がることを抑制できるのである。このように、本実施の形態における特徴的構成によれば、グラウンド電位が印加される裏面端子ＴＥＰａと裏面端子ＴＥＣとを裏面導体パターンＣＰ３で電気的に接続することによりグラウンド電位の安定化を図ることができる。そして、裏面端子ＴＥＰａおよび裏面端子ＴＥＣの幅よりも、裏面導体パターンＣＰ３の幅を小さく構成することから、裏面端子ＴＥＰａと裏面端子ＴＥＣとを裏面導体パターンＣＰ３で接続した場合であっても、裏面端子ＴＥＰａや裏面端子ＴＥＣから裏面導体パターンＣＰ３へ半田の広がりを抑制することができるのである。
【０１３９】
すなわち、裏面端子ＴＥＰａおよび裏面端子ＴＥＣの幅よりも、裏面導体パターンＣＰ３の幅を小さくするという構成により、以下に示す２つの機能が実現される。第１の機能は、裏面導体パターンＣＰ３の面積を小さくすることができるという機能であり、この機能により裏面導体パターンＣＰ３へ広がる半田の量を少なくすることができる。そして第２の機能は、裏面端子ＴＥＰａおよび裏面端子ＴＥＣの幅よりも、裏面導体パターンＣＰ３の幅を小さくするという構成をとる結果、必然的に、裏面端子ＴＥＰａ（裏面端子ＴＥＣ）と裏面導体パターンＣＰ３との境界領域にくびれが生じるという機能であり、このくびれが半田の広がりを抑制する壁として機能するのである。
【０１４０】
本実施の形態の特徴的構成によれば、第１の機能と第２の機能を実現することができるので、裏面端子ＴＥＰａおよび裏面端子ＴＥＣから裏面導体パターンＣＰ３への半田ＳＯＬの広がりを充分に抑制できる。このことは、裏面端子ＴＥＰａと裏面端子ＴＥＣとを裏面導体パターンＣＰ３で接続した場合であっても、半田がほとんど裏面端子ＴＥＰａおよび裏面端子ＴＥＣ上に局在する結果、裏面端子ＴＥＰａおよび裏面端子ＴＥＣ上における半田の厚さを確保することができることを意味する。したがって、互いに裏面導体パターンＣＰ３で接続した裏面端子ＴＥＰａおよびＴＥＣ（ＰＡモジュールＰＡ側）と実装基板に形成されている電極との接続信頼性を向上することができる。
【０１４１】
特に、実装基板ＭＢ側の電極Ｅ１ａ〜電極Ｅ１ｄのレイアウト配置が変化しないという条件のもとでも、ＰＡモジュールＰＡと実装基板ＭＢとの接続信頼性を向上できる顕著な効果を得ることができる。すなわち、ＰＡモジュールＰＡに形成されている裏面端子ＴＥＣと平面的に重なる実装基板ＭＢの第１領域に電極が形成され、かつ、ＰＡモジュールＰＡに形成されている裏面端子ＴＥＰａと平面的に重なる実装基板ＭＢの第２領域に電極Ｅ１ａが形成され、かつ、ＰＡモジュールＰＡに形成されている裏面導体パターンＣＰ３と平面的に重なる実装基板ＭＢの領域には電極（パターン）が形成されていない実装基板ＭＢにＰＡモジュールＰＡを搭載する場合に、本実施の形態におけるＰＡモジュールＰＡは特に有効である。
【０１４２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４３】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１４４】
１ 携帯電話機
２ アプリケーションプロセッサ
３ メモリ
４ ベースバンド部
５ ＲＦＩＣ
６ 電力増幅器
７ ＳＡＷフィルタ
８ アンテナスイッチ
９ アンテナ
１０ａ 整合回路
１０ｂ 整合回路
１１ 制御回路
１２ａ 出力整合回路
１２ｂ 出力整合回路
１３ａ 検波回路
１３ｂ 検波回路
１４ デコーダ
１５ａ 段間整合回路
１５ｂ 段間整合回路
１０１ 半導体基板
１０２ エピタキシャル層
１０３ 溝
１０４ ｐ型打抜き層
１０６ ｐ型ウェル
１０７ ゲート絶縁膜
１０８ ゲート電極
１０９ ｎ−型オフセットドレイン領域
１１０ ｎ−型ソース領域
１１１ サイドウォール
１１２ ｎ型オフセットドレイン領域
１１３ ｎ＋型ドレイン領域
１１４ ｎ＋型ソース領域
１１５ ｐ＋型半導体領域
１２１ 絶縁膜
１２２ コンタクトホール
１２３ プラグ
１２４ａ ソース電極
１２４ｂ ドレイン電極
１２５ 絶縁膜
１２６ スルーホール
１２７ プラグ
１２８ 配線
１２９ 表面保護膜
１３０ 裏面電極
２００ 半絶縁性基板
２０１ エピタキシャル層
２０２ バッファ層
２０３ ＡｌＧａＡｓ層
２０４ ｎ型ＧａＡｓ層
２０５ａ オーミック電極
２０５ｂ オーミック電極
２０６ ゲート電極
ＡＮＴ アンテナ
ＢＥ 裏面電極
ＢＰ バンプ電極
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＰ１ 裏面導体パターン
ＣＰ２ 裏面導体パターン
ＣＰ３ 裏面導体パターン
ＣＲＫ クラック
Ｄｉ ダイプレクサ
Ｅ１ａ 電極
Ｅ１ｂ 電極
Ｅ１ｃ 電極
Ｅ１ｄ 電極
ＧＮＤ１ グラウンド電位
ＧＮＤ２ グラウンド電位
ＧＮＤ３ グラウンド電位
ＨＢ 増幅回路
ＩＰＤ 集積受動部品
ＬＢ 増幅回路
ＬＰＦ１ ローパスフィルタ
ＬＰＦ２ ローパスフィルタ
ＭＢ 実装基板
ＭＲ 樹脂体
ＰＡ ＰＡモジュール
ＰＣ 受動部品
ＰＤ１ パッド
ＰＤ２ パッド
Ｑ１ 増幅段
Ｑ２ 増幅段
Ｑ３ 増幅段
ＲＸ１〜ＲＸ４ 受信端子
Ｓ 半田
ＳＯＬ 半田
ＳＲ ソルダレジスト
ＴＥ 端子
ＴＥＣ 裏面端子
ＴＥＰ 裏面端子
ＴＥＰａ 裏面端子
ＴＥＰｂ 裏面端子
ＴＥＰｃ 裏面端子
ＴＥＰｄ 裏面端子
ＴＸ（ＬＢ）ｉｎ 入力端子
ＴＸ（ＨＢ）ｉｎ 入力端子
Ｖ ビアホール
Ｖｄｄ１ 電源電位
Ｖｄｄ２ 電源電位
Ｗ１ ワイヤ
Ｗ２ ワイヤ
ＷＢ 配線基板
ＷＰ 配線パターン
【特許請求の範囲】
【請求項１】
（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、
（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の裏面とを有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備え、
前記配線基板の前記裏面には、
（ｂ１）前記裏面の中央部に形成され、グラウンド電位が印加される中央グラウンド端子と、
（ｂ２）前記中央グラウンド端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の周辺端子とが形成され、
前記複数の周辺端子には、グラウンド電位が印加され、かつ、互いに隣り合う位置に配置される第１周辺グラウンド端子と第２周辺グラウンド端子が含まれ、
前記第１周辺グラウンド端子と前記第２周辺グラウンド端子とは、前記裏面に形成された導体パターンで電気的に接続されている半導体装置であって、
前記導体パターンの幅は、前記第１周辺グラウンド端子の幅および前記第２周辺グラウンド端子の幅よりも小さいことを特徴とする半導体装置。
【請求項２】
（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、
（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の裏面とを有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備え、
前記配線基板の前記裏面には、
（ｂ１）前記裏面の中央部に形成され、基準電位が印加される第１基準電位用端子と、
（ｂ２）前記第１基準電位用端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の端子とが形成され、
前記複数の端子には、基準電位が印加され、かつ、互いに隣り合う位置に配置される第２基準電位用端子と第３基準電位用端子が含まれ、
前記第２基準電位用端子と前記第３基準電位用端子とは、前記裏面に形成された導体パターンで電気的に接続されている半導体装置であって、
前記第２基準電位用端子と前記第３基準電位用端子を接続する前記導体パターンの接続方向を第１方向とし、かつ、前記第１方向と交差する方向を第２方向とする場合、
前記導体パターンの前記第２方向の幅は、前記第２基準電位用端子の前記第２方向の幅および前記第３基準電位用端子の前記第２方向の幅よりも小さいことを特徴とする半導体装置。
【請求項３】
（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、
（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の面であって実装基板と密着するための裏面を有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備え、
前記配線基板の前記裏面には、
（ｂ１）前記裏面の中央部に形成され、基準電位が印加される第１基準電位用端子と、
（ｂ２）前記第１基準電位用端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の端子とが形成され、
前記複数の端子には、基準電位が印加され、かつ、互いに隣り合う位置に配置される第２基準電位用端子と第３基準電位用端子が含まれ、
前記第２基準電位用端子と前記第３基準電位用端子とは、前記裏面に形成された導体パターンで電気的に接続されており、
前記配線基板に形成されている前記第２基準電位用端子と平面的に重なる前記実装基板の第１領域に第２電極が形成され、かつ、前記配線基板に形成されている前記第３基準電位用端子と平面的に重なる前記実装基板の第２領域に第３電極が形成され、かつ、前記配線基板に形成されている前記導体パターンと平面的に重なる前記実装基板の領域には電極が形成されていない前記実装基板に搭載する半導体装置であって、
前記第２基準電位用端子と前記第３基準電位用端子を接続する前記導体パターンの接続方向を第１方向とし、かつ、前記第１方向と交差する方向を第２方向とする場合、
前記導体パターンの前記第２方向の幅は、前記第２基準電位用端子の前記第２方向の幅および前記第３基準電位用端子の前記第２方向の幅よりも小さいことを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置であって、
前記導体パターンの面積は、前記第２基準電位用端子の面積および前記第３基準電位用端子の面積よりも小さいことを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置であって、
前記配線基板の前記裏面の中央部に形成されている前記第１基準電位用端子の面積は、前記配線基板の前記裏面の周辺部に形成されている前記複数の端子のそれぞれの面積よりも大きいことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記第１基準電位用端子は、前記配線基板の前記チップ搭載面に搭載された前記第１半導体チップと、前記配線基板を貫通するビアを介して接続されており、
前記第１基準電位用端子は、前記第１半導体チップで発生した熱を外部へ放散させる機能も有していることを特徴とする半導体装置。
【請求項７】
請求項２記載の半導体装置であって、
前記複数の端子には、前記第２基準電位用端子と前記第３基準電位用端子のほか、信号が印加される信号用端子と、電源電位が印加される電源電位用端子とが含まれていることを特徴とする半導体装置。
【請求項８】
請求項２記載の半導体装置であって、
前記電力増幅器は、第１周波数帯の入力信号を増幅する第１増幅回路と、前記第１周波数帯よりも高い第２周波数帯の入力信号を増幅する第２増幅回路とを含んでいることを特徴とする半導体装置。
【請求項９】
請求項２記載の半導体装置であって、
前記電力増幅器は、携帯電話機の送信電力を増幅するものであることを特徴とする半導体装置。
【請求項１０】
請求項２記載の半導体装置であって、
前記第１半導体チップはシリコンを主成分とすることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記第１半導体チップには、ＬＤＭＯＳＦＥＴが形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記ＬＤＭＯＳＦＥＴのソース電極はグラウンド電位に接続され、前記ＬＤＭＯＳＦＥＴのドレイン電極は電源電位に接続されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
前記ＬＤＭＯＳＦＥＴのソース電極は、前記配線基板に形成されている前記第２基準電位用端子および前記第３基準電位用端子と電気的に接続されていることを特徴とする半導体装置。
【請求項１４】
請求項２記載の半導体装置であって、
さらに、前記配線基板の前記チップ搭載面には、アンテナスイッチが形成された第２半導体チップが搭載されていることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、
前記第２半導体チップは化合物半導体を主成分とすることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
前記第２半導体チップには、高電子移動度トランジスタが形成されていることを特徴とする半導体装置。
【請求項１７】
請求項２記載の半導体装置であって、
前記配線基板は、多層配線基板であり、ポリカーボネイド材料から形成されていることを特徴とする半導体装置。
【請求項１８】
（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、
（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の裏面とを有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備え、
前記配線基板の前記裏面には、
（ｂ１）前記裏面の中央部に形成され、グラウンド電位が印加される中央グラウンド端子と、
（ｂ２）前記中央グラウンド端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の周辺端子とが形成され、
前記複数の周辺端子には、グラウンド電位が印加される第１周辺グラウンド端子が含まれ、
前記中央グラウンド端子と前記第１周辺グラウンド端子とは、前記裏面に形成された導体パターンで電気的に接続されている半導体装置であって、
前記導体パターンの幅は、前記第１周辺グラウンド端子の幅よりも小さいことを特徴とする半導体装置。
【請求項１９】
（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、
（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の裏面とを有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備え、
前記配線基板の前記裏面には、
（ｂ１）前記裏面の中央部に形成され、基準電位が印加される第１基準電位用端子と、
（ｂ２）前記第１基準電位用端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の端子とが形成され、
前記複数の端子には、基準電位が印加される第２基準電位用端子が含まれ、
前記第１基準電位用端子と前記第２基準電位用端子とは、前記裏面に形成された導体パターンで電気的に接続されている半導体装置であって、
前記第２基準電位用端子と前記第１基準電位用端子を接続する前記導体パターンの接続方向を第１方向とし、かつ、前記第１方向と交差する方向を第２方向とする場合、
前記導体パターンの前記第２方向の幅は、前記第２基準電位用端子の前記第２方向の幅よりも小さいことを特徴とする半導体装置。
【請求項２０】
（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、
（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の面であって実装基板と密着するための裏面を有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備え、
前記配線基板の前記裏面には、
（ｂ１）前記裏面の中央部に形成され、基準電位が印加される第１基準電位用端子と、
（ｂ２）前記第１基準電位用端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の端子とが形成され、
前記複数の端子には、基準電位が印加される第２基準電位用端子が含まれ、
前記第１基準電位用端子と前記第２基準電位用端子とは、前記裏面に形成された導体パターンで電気的に接続されており、
前記配線基板に形成されている前記第１基準電位用端子と平面的に重なる前記実装基板の第１領域に第１電極が形成され、かつ、前記配線基板に形成されている前記第２基準電位用端子と平面的に重なる前記実装基板の第２領域に第２電極が形成され、かつ、前記配線基板に形成されている前記導体パターンと平面的に重なる前記実装基板の領域には電極が形成されていない前記実装基板に搭載する半導体装置であって、
前記第２基準電位用端子と前記第１基準電位用端子を接続する前記導体パターンの接続方向を第１方向とし、かつ、前記第１方向と交差する方向を第２方向とする場合、
前記導体パターンの前記第２方向の幅は、前記第２基準電位用端子の前記第２方向の幅よりも小さいことを特徴とする半導体装置。
【請求項１】
（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、
（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の裏面とを有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備え、
前記配線基板の前記裏面には、
（ｂ１）前記裏面の中央部に形成され、グラウンド電位が印加される中央グラウンド端子と、
（ｂ２）前記中央グラウンド端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の周辺端子とが形成され、
前記複数の周辺端子には、グラウンド電位が印加され、かつ、互いに隣り合う位置に配置される第１周辺グラウンド端子と第２周辺グラウンド端子が含まれ、
前記第１周辺グラウンド端子と前記第２周辺グラウンド端子とは、前記裏面に形成された導体パターンで電気的に接続されている半導体装置であって、
前記導体パターンの幅は、前記第１周辺グラウンド端子の幅および前記第２周辺グラウンド端子の幅よりも小さいことを特徴とする半導体装置。
【請求項２】
（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、
（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の裏面とを有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備え、
前記配線基板の前記裏面には、
（ｂ１）前記裏面の中央部に形成され、基準電位が印加される第１基準電位用端子と、
（ｂ２）前記第１基準電位用端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の端子とが形成され、
前記複数の端子には、基準電位が印加され、かつ、互いに隣り合う位置に配置される第２基準電位用端子と第３基準電位用端子が含まれ、
前記第２基準電位用端子と前記第３基準電位用端子とは、前記裏面に形成された導体パターンで電気的に接続されている半導体装置であって、
前記第２基準電位用端子と前記第３基準電位用端子を接続する前記導体パターンの接続方向を第１方向とし、かつ、前記第１方向と交差する方向を第２方向とする場合、
前記導体パターンの前記第２方向の幅は、前記第２基準電位用端子の前記第２方向の幅および前記第３基準電位用端子の前記第２方向の幅よりも小さいことを特徴とする半導体装置。
【請求項３】
（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、
（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の面であって実装基板と密着するための裏面を有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備え、
前記配線基板の前記裏面には、
（ｂ１）前記裏面の中央部に形成され、基準電位が印加される第１基準電位用端子と、
（ｂ２）前記第１基準電位用端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の端子とが形成され、
前記複数の端子には、基準電位が印加され、かつ、互いに隣り合う位置に配置される第２基準電位用端子と第３基準電位用端子が含まれ、
前記第２基準電位用端子と前記第３基準電位用端子とは、前記裏面に形成された導体パターンで電気的に接続されており、
前記配線基板に形成されている前記第２基準電位用端子と平面的に重なる前記実装基板の第１領域に第２電極が形成され、かつ、前記配線基板に形成されている前記第３基準電位用端子と平面的に重なる前記実装基板の第２領域に第３電極が形成され、かつ、前記配線基板に形成されている前記導体パターンと平面的に重なる前記実装基板の領域には電極が形成されていない前記実装基板に搭載する半導体装置であって、
前記第２基準電位用端子と前記第３基準電位用端子を接続する前記導体パターンの接続方向を第１方向とし、かつ、前記第１方向と交差する方向を第２方向とする場合、
前記導体パターンの前記第２方向の幅は、前記第２基準電位用端子の前記第２方向の幅および前記第３基準電位用端子の前記第２方向の幅よりも小さいことを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置であって、
前記導体パターンの面積は、前記第２基準電位用端子の面積および前記第３基準電位用端子の面積よりも小さいことを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置であって、
前記配線基板の前記裏面の中央部に形成されている前記第１基準電位用端子の面積は、前記配線基板の前記裏面の周辺部に形成されている前記複数の端子のそれぞれの面積よりも大きいことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記第１基準電位用端子は、前記配線基板の前記チップ搭載面に搭載された前記第１半導体チップと、前記配線基板を貫通するビアを介して接続されており、
前記第１基準電位用端子は、前記第１半導体チップで発生した熱を外部へ放散させる機能も有していることを特徴とする半導体装置。
【請求項７】
請求項２記載の半導体装置であって、
前記複数の端子には、前記第２基準電位用端子と前記第３基準電位用端子のほか、信号が印加される信号用端子と、電源電位が印加される電源電位用端子とが含まれていることを特徴とする半導体装置。
【請求項８】
請求項２記載の半導体装置であって、
前記電力増幅器は、第１周波数帯の入力信号を増幅する第１増幅回路と、前記第１周波数帯よりも高い第２周波数帯の入力信号を増幅する第２増幅回路とを含んでいることを特徴とする半導体装置。
【請求項９】
請求項２記載の半導体装置であって、
前記電力増幅器は、携帯電話機の送信電力を増幅するものであることを特徴とする半導体装置。
【請求項１０】
請求項２記載の半導体装置であって、
前記第１半導体チップはシリコンを主成分とすることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記第１半導体チップには、ＬＤＭＯＳＦＥＴが形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記ＬＤＭＯＳＦＥＴのソース電極はグラウンド電位に接続され、前記ＬＤＭＯＳＦＥＴのドレイン電極は電源電位に接続されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
前記ＬＤＭＯＳＦＥＴのソース電極は、前記配線基板に形成されている前記第２基準電位用端子および前記第３基準電位用端子と電気的に接続されていることを特徴とする半導体装置。
【請求項１４】
請求項２記載の半導体装置であって、
さらに、前記配線基板の前記チップ搭載面には、アンテナスイッチが形成された第２半導体チップが搭載されていることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、
前記第２半導体チップは化合物半導体を主成分とすることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
前記第２半導体チップには、高電子移動度トランジスタが形成されていることを特徴とする半導体装置。
【請求項１７】
請求項２記載の半導体装置であって、
前記配線基板は、多層配線基板であり、ポリカーボネイド材料から形成されていることを特徴とする半導体装置。
【請求項１８】
（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、
（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の裏面とを有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備え、
前記配線基板の前記裏面には、
（ｂ１）前記裏面の中央部に形成され、グラウンド電位が印加される中央グラウンド端子と、
（ｂ２）前記中央グラウンド端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の周辺端子とが形成され、
前記複数の周辺端子には、グラウンド電位が印加される第１周辺グラウンド端子が含まれ、
前記中央グラウンド端子と前記第１周辺グラウンド端子とは、前記裏面に形成された導体パターンで電気的に接続されている半導体装置であって、
前記導体パターンの幅は、前記第１周辺グラウンド端子の幅よりも小さいことを特徴とする半導体装置。
【請求項１９】
（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、
（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の裏面とを有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備え、
前記配線基板の前記裏面には、
（ｂ１）前記裏面の中央部に形成され、基準電位が印加される第１基準電位用端子と、
（ｂ２）前記第１基準電位用端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の端子とが形成され、
前記複数の端子には、基準電位が印加される第２基準電位用端子が含まれ、
前記第１基準電位用端子と前記第２基準電位用端子とは、前記裏面に形成された導体パターンで電気的に接続されている半導体装置であって、
前記第２基準電位用端子と前記第１基準電位用端子を接続する前記導体パターンの接続方向を第１方向とし、かつ、前記第１方向と交差する方向を第２方向とする場合、
前記導体パターンの前記第２方向の幅は、前記第２基準電位用端子の前記第２方向の幅よりも小さいことを特徴とする半導体装置。
【請求項２０】
（ａ）電力増幅器として機能する集積回路が形成された第１半導体チップと、
（ｂ）前記第１半導体チップを搭載するチップ搭載面と、前記チップ搭載面とは反対側の面であって実装基板と密着するための裏面を有し、前記チップ搭載面に前記第１半導体チップを搭載した矩形形状の配線基板とを備え、
前記配線基板の前記裏面には、
（ｂ１）前記裏面の中央部に形成され、基準電位が印加される第１基準電位用端子と、
（ｂ２）前記第１基準電位用端子の周囲を囲むように前記配線基板の周辺部に沿って形成された複数の端子とが形成され、
前記複数の端子には、基準電位が印加される第２基準電位用端子が含まれ、
前記第１基準電位用端子と前記第２基準電位用端子とは、前記裏面に形成された導体パターンで電気的に接続されており、
前記配線基板に形成されている前記第１基準電位用端子と平面的に重なる前記実装基板の第１領域に第１電極が形成され、かつ、前記配線基板に形成されている前記第２基準電位用端子と平面的に重なる前記実装基板の第２領域に第２電極が形成され、かつ、前記配線基板に形成されている前記導体パターンと平面的に重なる前記実装基板の領域には電極が形成されていない前記実装基板に搭載する半導体装置であって、
前記第２基準電位用端子と前記第１基準電位用端子を接続する前記導体パターンの接続方向を第１方向とし、かつ、前記第１方向と交差する方向を第２方向とする場合、
前記導体パターンの前記第２方向の幅は、前記第２基準電位用端子の前記第２方向の幅よりも小さいことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１０−１７１１１４（Ｐ２０１０−１７１１１４Ａ）
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願番号】特願２００９−１０７５７（Ｐ２００９−１０７５７）
【出願日】平成２１年１月２１日（２００９．１．２１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願日】平成２１年１月２１日（２００９．１．２１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
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