半導体装置

【課題】小型化や薄型化が図られても強度を確保しやすい半導体装置を提供すること。
【解決手段】導体層４９と絶縁層５０とが交互に積層された基板４８と、基板４８の一面側に搭載された半導体素子と、基板４８の一面側の反対面である二面側に貼り付けられた補強板５１と、を備える半導体装置２５０が提供される。絶縁層５０は、第１絶縁層５０ａと第１絶縁層５０ａよりも比誘電率の低い第２絶縁層５０ｂとを含む。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶素子やＤＲＡＭなどの揮発性半導体記憶素子が基板上に搭載された半導体装置が用いられている。近年、半導体装置の小型化や薄型化が図られている。このような半導体装置には、さらなる小型化やさらなる薄型化が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−７９４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、小型化や薄型化が図られても強度を確保しやすい半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、導体層と絶縁層とが交互に積層された基板と、基板の一面側に搭載された半導体素子と、基板の一面側の反対面である二面側に貼り付けられた補強板と、を備える半導体装置が提供される。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。
【図２】図２は、半導体装置の概略構成を示す平面図である。
【図３】図３は、図２に示すＡ−Ａ線に沿った矢視断面図である。
【図４】図４は、第２の実施の形態にかかる半導体装置の概略構成を示す平面図である。
【図５】図５は、図４に示すＢ−Ｂ線に沿った矢視断面図である。
【図６】図６は、図４に示すＢ−Ｂ線に沿った矢視断面図であって、半導体装置に外力が加わった状態を示す図である。
【図７】図７は、第２の実施の形態の変形例１にかかる半導体装置の横断面図である。
【図８】図８は、図７に示すＣ部分の部分拡大図であって、半導体装置に外力が加わっていない状態を例示する図である。
【図９】図９は、図７に示すＣ部分の部分拡大図であって、半導体装置に外力が加わった状態を例示する図である。
【図１０】図１０は、第２の実施の形態の変形例２にかかる半導体装置の横断面図である。
【図１１】図１１は、第２の実施の形態の変形例３にかかる半導体装置の横断面図である。
【図１２】図１２は、第３の実施の形態にかかる半導体装置の外観斜視図である。
【図１３】図１３は、図１２に示す半導体装置の外観斜視図であって、保護部を折り曲げた状態を示す図である。
【図１４】図１４は、図１２に示す半導体装置の横断面図である。
【図１５】図１５は、図１２に示す半導体装置の側面図である。
【図１６】図１６は、第３の実施の形態の変形例１にかかる半導体装置の分解斜視図である。
【図１７】図１７は、第３の実施の形態の変形例２にかかる半導体装置の外観斜視図である。
【図１８】図１８は、図１７に示す半導体装置の外観斜視図であって、保護部を折り曲げた状態を示す図である。
【図１９】図１９は、第３の実施の形態の変形例３にかかる半導体装置の外観斜視図である。
【図２０】図２０は、第４の実施の形態にかかる半導体装置の外観斜視図である。
【図２１】図２１は、図２０に示す半導体装置を二面側から見た斜視図である。
【図２２】図２２は、基板の層構成とその厚さの関係を説明するための図である。
【図２３】図２３は、チップ部品が搭載された部分を拡大した部分拡大断面図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施の形態にかかる半導体装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【０００８】
（第１の実施の形態）
図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。半導体装置１００は、ＳＡＴＡインタフェース（ＡＴＡＩ／Ｆ）２などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはＣＰＵコアなどのホスト装置（以下、ホストと略す）１と接続され、ホスト１の外部メモリとして機能する。ホスト１としては、パーソナルコンピュータのＣＰＵ、スチルカメラ、ビデオカメラなどの撮像装置のＣＰＵなどがあげられる。また、半導体装置１００は、ＲＳ２３２Ｃインタフェース（ＲＳ２３２ＣＩ／Ｆ）などの通信インタフェース３を介して、デバッグ用機器３００との間でデータを送受信することができる。
【０００９】
半導体装置１００は、不揮発性半導体記憶素子としてのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す，半導体素子）１０と、コントローラとしてのドライブ制御回路４（半導体素子）と、ＮＡＮＤメモリ１０よりも高速記憶動作が可能な揮発性半導体記憶素子であるＤＲＡＭ（半導体素子）２０と、電源回路５とを備えている。
【００１０】
電源回路５は、ホスト１側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧を半導体装置１００内の各回路に供給する。また、電源回路５は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路４に供給する。
【００１１】
図２は、半導体装置１００の概略構成を示す平面図である。図３は、図２に示すＡ−Ａ線に沿った矢視断面図である。電源回路５、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０は、配線パターンが形成された基板８の一面側に搭載される。また、基板８は、ケース１４内に収容される。ケース１４は、下ケース１４ａと上ケース１４ｂとを有して構成される。
【００１２】
基板８は、平面視において略長方形形状を呈する。略長方形形状を呈する基板８の一方の短辺側には、ホスト１に接続されて、上述したＳＡＴＡインタフェース２、通信インタフェース３として機能するコネクタ９が設けられている。コネクタ９は、ホスト１から入力された電源を電源回路５に供給する電源入力部として機能する。コネクタ９は、例えばＬＩＦコネクタである。
【００１３】
基板８は、合成樹脂を重ねて形成された多層構造になっており、例えば８層構造となっている。なお、基板８の層数は８層に限られない。基板８には、合成樹脂で構成された各層の表面あるいは内層に様々な形状で配線パターンが形成されている。基板８に形成された配線パターンを介して、基板８上に搭載された電源回路５、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０同士が電気的に接続される。
【００１４】
基板８の一面上には、柱状形状を呈する柱状補強部１５ａを格子状に組んで構成された格子部１５が配置される。柱状補強部１５ａは、基板８の一面上に搭載されたＮＡＮＤメモリ１０等の搭載要素を避けるように配置される。すなわち、柱状補強部１５ａは、ＮＡＮＤメモリ１０等の搭載要素同士の隙間を通るように配置される。
【００１５】
このように、搭載要素同士の隙間を通るように柱状補強部１５ａを配置することで、図３に示すように、ケース内部の空間を有効利用することができ、格子部１５を設けることで半導体装置１００の高さが増してしまうのを抑えることができる。
【００１６】
また、基板８の一面上に格子部１５を配置することで、半導体装置１００の機械的強度の向上を図ることができる。したがって、半導体装置１００の小型化や薄型化が図られた場合であっても、外力などによって破損しにくい半導体装置１００とすることができる。例えば、ケース１４の平面形状を８６ｍｍ×５４ｍｍとし、高さを２．２ｍｍ以下とする、いわゆるカード形状の半導体装置１００とした場合であっても、格子部１５によって機械強度の向上を図ることで、破損しにくい半導体装置１００とすることができる。
【００１７】
特に、基板８のうちＮＡＮＤメモリ１０等が配置されていない部分は、ＮＡＮＤメモリ１０等が配置された部分よりも機械的強度が弱くなりやすいが、この機械的強度が弱くなりやすい部分を格子部１５で効果的に補強することができる。また、基板８の一面上に格子部１５を配置すればよいので、作業性の悪化も起きにくく、製造コストの増加を抑えることができる。なお、半導体装置１００の外周に沿った部分は、ケース１４の外周部分で強度を確保しやすいため、半導体装置１００の外周に沿った部分に設けられる柱状補強部１５ａを省略して格子部１５を構成してもよい。
【００１８】
（第２の実施の形態）
図４は、第２の実施の形態にかかる半導体装置１５０の概略構成を示す平面図である。図５は、図４に示すＢ−Ｂ線に沿った矢視断面図である。なお、上記実施の形態と同様の構成ついては、同様の符号を付して詳細な説明を省略する。
【００１９】
第２の実施の形態では、基板８が３個のブロック（基板８ａ〜ｃ）に分割されて構成される。基板８ａには、コネクタ９が設けられるとともにＤＲＡＭ２０およびＮＡＮＤメモリ１０が搭載されている。基板８ｂには、ドライブ制御回路４とＮＡＮＤメモリ１０が搭載されている。基板８ｃには、ＮＡＮＤメモリ１０が搭載されている。なお、基板８ａ〜ｃと搭載される各要素の組合せは、例示したものに限られず、例えば基板８ａにＤＲＡＭ２０とドライブ制御回路４を搭載しても構わない。
【００２０】
基板８ａ〜ｃ同士の間には、隙間が設けられている。また、基板８ａ〜ｃ同士は、一面の反対面である二面側に貼り付けられたＴＡＢテープ１６によって連結されている。また、基板８ａ〜ｃに形成された配線層同士も、ＴＡＢテープ１６によって電気的に接続される。
【００２１】
図６は、図４に示すＢ−Ｂ線に沿った矢視断面図であって、半導体装置１５０に外力が加わった状態を示す図である。基板８が３つのブロックに分割され、分割された基板８ａ〜ｃ同士がＴＡＢテープ１６で連結されているので、図６に示すように、半導体装置１５０に外力が加わった際に基板８が連結部分で変形して、その外力を吸収しやすくすることができる。そのため、基板８が破損しにくくなり、半導体装置１５０の信頼性の向上を図ることができる。
【００２２】
したがって、半導体装置１５０の小型化や薄型化が図られた場合であっても、外力などによって破損しにくい半導体装置１５０とすることができる。例えば、上ケース１４ｂと基板８とを合わせた平面形状を８６ｍｍ×５４ｍｍとし、高さを２．２ｍｍ以下とする、いわゆるカード形状の半導体装置１５０とした場合であっても、基板８を分割することで基板８の変形によって外力を吸収しやすくすることができ、破損しにくい半導体装置１５０とすることができる。
【００２３】
なお、第２の実施の形態では、基板８が変形して外力を吸収しやすくすることができるので、上ケース１４ｂと下ケース１４ａの両方を用いない場合であっても、機械的強度を確保できる場合がある。そこで、第２の実施の形態では、ケース１４のうち下ケース１４ａ（図２も参照）を用いずに、基板８の一面側のみを上ケース１４ｂで覆う構成としている。
【００２４】
図７は、第２の実施の形態の変形例１にかかる半導体装置１５０の横断面図である。図８は、図７に示すＣ部分の部分拡大図であって、半導体装置１５０に外力が加わっていない状態を例示する図である。図９は、図７に示すＣ部分の部分拡大図であって、半導体装置１５０に外力が加わった状態を例示する図である。
【００２５】
図７に示すように、本変形例１では、分割された基板８ａ〜ｃ同士がコネクタ接続されている。コネクタ９が設けられた基板８ａには、コネクタ凹部１８が形成されている。コネクタ凹部１８には、凹部側コネクタ１８ａが設けられている。凹部側コネクタ１８ａは、基板８ａの配線層を介してＮＡＮＤメモリ１０やＤＲＡＭ２０等の搭載要素やコネクタ９と電気的に接続されている。
【００２６】
基板８ｂのうちコネクタ凹部１８に対向する部分には、コネクタ凸部１７が形成されている。コネクタ凸部１７には、凸部側コネクタ１７ａが形成されている。凸部側コネクタ１７ａは、基板８ｂの配線層を介してＮＡＮＤメモリ１０やドライブ制御回路４等の搭載要素と電気的に接続されている。
【００２７】
コネクタ凸部１７は、コネクタ凹部１８に挿入される。コネクタ凸部１７がコネクタ凹部１８に挿入された状態で、凹部側コネクタ１８ａと凸部側コネクタ１７ａとが接触する。すなわち、コネクタ凸部１７がコネクタ凹部１８に挿入されることで、基板８上の各搭載要素間や、各搭載要素とコネクタ９間が、凹部側コネクタ１８ａと凸部側コネクタ１７ａとを介して電気的に接続される。なお、基板８ｂと基板８ｃとの間でも同様のコネクタ接続がなされているが、基板８ａと基板８ｂとの間と同様の構成であるので、詳細な図示は省略する。
【００２８】
半導体装置１５０に外力が加わることで基板８が変形して、基板８ａと基板８ｂとが図８に示す状態よりも離れてしまった場合でも、図９に示すように、凹部側コネクタ１８ａと凸部側コネクタ１７ａとの接触が確保されるために、半導体装置１５０を安定的に動作させることができる。また、凹部側コネクタ１８ａと凸部側コネクタ１７ａとの接触により、電気的接触を確保しているので、基板８ａと基板８ｂとの距離が変化しても、断線などの不具合が生じにくい。
【００２９】
なお、基板８を屈曲させるような外力が加えられた場合にも、基板８ａ〜ｃ間の距離が変化する場合があるが、この場合にも、上記説明と同様に、凹部側コネクタ１８ａと凸部側コネクタ１７ａとの接触が確保されるために、半導体装置１５０を安定的に動作させることができる。また、基板８ａ〜ｃのうちいずれかの基板を、異なる容量のＮＡＮＤメモリ１０が搭載された基板に変更すれば、容易に半導体装置１５０全体の容量を変更することができる。すなわち、分割された基板の組合せによって、ＮＡＮＤメモリ１０の世代や、容量を容易に変更することができるようになる。
【００３０】
図１０は、第２の実施の形態の変形例２にかかる半導体装置の横断面図である。図１０に示すように、本変形例２では、複数の基板８ａ〜ｃ同士が一部で重なるように設けられている。そして、図示を省略するが、基板８ａ〜ｃ同士の重なる部分に、上記変形例１で説明したような、コネクタ１８ａ，１７ａ（図８，９も参照）を設けることで、基板８ａと基板８ｂとの距離が変化しても、断線などの不具合が生じにくく、半導体装置１５０の信頼性の向上を図ることができる。
【００３１】
図１１は、第２の実施の形態の変形例３にかかる半導体装置の横断面図である。本変形例３では、図１１に示すように、基板８（８ａ〜８ｃ）を分割してＴＡＢテープ１６で連結しつつ、ＮＡＮＤメモリ１０等の搭載要素間に柱状補強部１５ａで構成された格子部１５を配置している。
【００３２】
このように構成することで、外力による半導体装置１５０の変形を柱状補強部１５ａによって抑制するとともに、半導体装置１５０が変形した場合であっても、基板８が連結部分で変形することで、断線や破損を抑えることができる。
【００３３】
（第３の実施の形態）
図１２は、第３の実施の形態にかかる半導体装置２００の外観斜視図である。図１３は、図１２に示す半導体装置２００の外観斜視図であって、保護部を折り曲げた状態を示す図である。図１４は、図１２に示す半導体装置２００の横断面図である。図１５は、図１２に示す半導体装置２００の側面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。
【００３４】
図１４に示すように、第３の実施の形態にかかる半導体装置２００は、基板８のうちＮＡＮＤメモリ１０等が搭載された第一面上を覆うように、合成樹脂で構成されたモールド部２６を備える。モールド部２６は、基板８の第一面上に合成樹脂を充填することで構成される。
【００３５】
図１２，１３に示すように、モールド部２６に覆われた基板８は、平面視において略方形形状を呈する方形部２１とその１辺から外側に向かって突出形成された凸部２２とを有する。凸部２２の表面には、入出力端子２３が形成されている。ホスト装置側の端子に接触させることで、入出力端子２３を介してＮＡＮＤメモリ１０やＤＲＡＭ２０への情報の入出力が可能となる。
【００３６】
方形部２１に対して凸部２２が形成された側には、保護部２４が設けられる。保護部２４には、凸部２２が嵌まる凹部２５が形成されている。保護部２４は、方形部２１に対して折り曲げ可能に連結される。具体的には、図１４，１５に示すように、方形部２１と保護部２４とを樹脂部材（ヒンジ部）２７を用いて第二面側で連結することで、樹脂部材２７がヒンジとして機能して、方形部２１に対して保護部２４が折り曲げ可能となる。保護部２４を折り曲げて、凸部２２を露出させることで、ホスト装置側のコネクタ等に凸部２２を挿入して、半導体装置２００を使用することができる。
【００３７】
以上説明したように、基板８の第１面上に合成樹脂を充填してモールド部２６を形成することで、半導体装置２００の機械強度の向上を図ることができる。これにより、半導体装置２００の小型化や薄型化が図られた場合であっても、外力などによって破損しにくい半導体装置２００とすることができる。例えば、凸部２２を凹部２５に嵌めた状態の半導体装置２００全体の平面形状を、８６ｍｍ×５４ｍｍとし、高さを２．２ｍｍ以下とする、いわゆるカード形状の半導体装置２００とした場合であっても、モールド部２６によって機械強度の向上を図ることで、破損しにくい半導体装置２００とすることができる。
【００３８】
また、保護部２４に形成された凹部２５に凸部２２が嵌まることで、方形部２１から突出した凸部２２の破損を抑えることができる。これにより、半導体装置２００の信頼性の向上や、製品寿命の長寿命化を図ることができる。また、半導体装置２００を使用する際に、保護部２４を折り曲げればよいので、保護部２４が方形部２１から分離せず、保護部２４の紛失を防ぐことができる。
【００３９】
なお、第３の実施の形態では、入出力端子２３は、ホスト装置側の端子に直接接触させてはＮＡＮＤメモリ１０等への入出力を可能とする端子として説明しているが、例えば、入出力端子２３を無線接続用の端子として構成することで、ホスト装置と直接接触せずにＮＡＮＤメモリ１０等への入出力が可能となるように構成してもよい。
【００４０】
図１６は、第３の実施の形態の変形例１にかかる半導体装置の分解斜視図である。本変形例では、方形部２１と保護部２４とが分離可能とされる。そして、図１６に示すように、方形部２１のうち保護部２４と接触する面に挿入穴２１ａが形成され、保護部２４のうち方形部２１と接触する面に、挿入穴２１ａに挿入される挿入凸部２４ａが形成されている。このような構成によれば、挿入凸部２４ａを挿入穴２１ａに挿入することで、保護部２４を方形部２１に取り付けて、凸部２２を保護することができる。
【００４１】
図１７は、第３の実施の形態の変形例２にかかる半導体装置２００の外観斜視図である。図１８は、図１７に示す半導体装置２００の外観斜視図であって、保護部２４を折り曲げた状態を示す図である。本変形例２では、凸部２２が方形部２１の端に寄せて形成されている。保護部２４は、図１４，１５で示したのと同様に、樹脂部材２７によって方形部２１に連結されている。このように、凸部２２が形成される位置は、半導体装置２００の仕様や、使用目的に合わせて適宜変更しても構わない。
【００４２】
図１９は、第３の実施の形態の変形例３にかかる半導体装置２００の外観斜視図である。図１９に示すように、方形部２１に凸部を形成せずに入出力端子２３を形成してもよい。凸部が形成されていないので、方形部２１が破損しにくくなるため、保護部を省略してコストの抑制を図ることができる。
【００４３】
（第４の実施の形態）
図２０は、第４の実施の形態にかかる半導体装置２５０の外観斜視図である。図２１は、図２０に示す半導体装置２５０を二面側から見た斜視図である。図２２は、基板の層構成とその厚さの関係を説明するための図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。
【００４４】
第４の実施の形態では、図２２に示すように、導体層４９と絶縁層５０を積層させた多層構造で基板４８が形成される。導体層４９は、銅などの導体を用いて配線パターンが形成される層である。絶縁層５０は、樹脂等の絶縁性の材料を用いて、導体層４９間を絶縁させる層である。なお、ＮＡＮＤメモリ１０が搭載される一面側には保護膜としてのソルダレジスト層（ＳＲ）５３が形成されている。基板４８では、絶縁層５０を間に挟んで６層（Ｌ１層〜Ｌ６層）の導体層４９が形成されている。導体層４９は、配線パターンとして信号線（Ｓ）が形成される層、配線パターンとしてグランド（Ｇ）が形成される層、配線パターンとして電源線（Ｖ）が形成される層を有する。なお、層構成の順番などは、図２２に示す例に限られない。
【００４５】
絶縁層５０は、第１絶縁層５０ａと第２絶縁層５０ｂを含んでいる。第１絶縁層５０ａよりも第２絶縁層５０ｂを薄くすることで、第１絶縁層５０ａのみで絶縁層５０を構成した場合に比べて、基板４８の薄型化を図っている。例えば、本実施の形態では、第１絶縁層５０ａの厚さが約５０μｍであり、第２絶縁層５０ｂの厚さが約２６μｍである。
【００４６】
ここで、導体層４９に配線パターンが形成された多層構造の基板４８では、半導体装置２５０を所望の通信品質で動作させるために、所定の電気特性が求められる。例えば、配線パターンが差動ペア配線である場合には、所定の電気特性としての目標インピーダンスが約１００Ωとされる。また、配線パターンがＳｉｎｇｌｅ−Ｅｎｄ配線である場合には、目標インピーダンスが４５〜５０Ωとされる。
【００４７】
第１絶縁層５０ａとして、液晶ポリマ（ＬＣＰ：ＬｉｑｕｉｄＣｒｙｓｔａｌＰｏｌｙｍｅｒ）を用いた場合、その比誘電率は約２．９となる。上述したように、第１絶縁層５０ａの厚さを５０μｍとすると、導体層４９に形成される配線パターンがＳｉｎｇｌｅ−Ｅｎｄ配線である場合には、配線パターンの幅を５０μｍで形成すれば、目標インピーダンスである４５〜５０Ωとすることができる。
【００４８】
一方、比誘電率が約２．９である第１絶縁層５０ａを２６μｍまで薄くして基板４８の薄型化を図ろうとすると、導体層４９に形成される配線パターンがＳｉｎｇｌｅ−Ｅｎｄ配線である場合には、配線パターンの幅を２５μｍとしなければ、目標インピーダンスである４５〜５０Ωを達成することが困難となる。配線パターンの幅を２５μｍとする場合には、加工精度の観点や、製造コストの観点から、量産化を図ることが難しい。
【００４９】
そこで、本実施の形態では、第２絶縁層５０ｂの厚さを第１絶縁層５０ａよりも薄い２６μｍとしている。そして、第１絶縁層５０ａよりも比誘電率の低い材料を用いて第２絶縁層５０ｂを形成している。第２絶縁層５０ｂには、比誘電率が約２．４である低誘電率接着フィルムが用いられる。
【００５０】
このように、第１絶縁層５０ａよりも比誘電率の低い材料を用いて第２絶縁層５０ｂを形成し、その厚さを２６μｍまで薄くして基板４８の薄型化を図れば、導体層４９に形成される配線パターンがＳｉｎｇｌｅ−Ｅｎｄ配線である場合に、配線パターンの幅を５０μｍとして、目標インピーダンスである４５〜５０Ωを達成することができる。配線パターンの幅が５０μｍであれば、量産化を図りやすくなる。すなわち、第１絶縁層５０ａよりも比誘電率の低い第２絶縁層５０ｂの部分を薄くすることで、所望の電気特性を得つつ、基板の薄型化を図ることができる。なお、第２絶縁層３０ｂを設ける位置や数は、図２２に示す例に限られない。導体層４９の順番を変更すること、すなわち信号線（Ｓ）、グランド（Ｇ）、電源線（Ｖ）が形成される層の順番を入れ替えたりすることで、第２絶縁層３０ｂを設ける位置や数を変更してもよい。
【００５１】
積層された導体層４９同士は、絶縁層５０を貫通するように設けられたバンプ５４（図２３も参照）によって電気的に接続されている。例えば、第１絶縁層５０ａの両面に導体層４９が形成された二層基板を用意する。ここで、一方の二層基板の導体層４９にはバンプ５４を形成しておく。そして、バンプ５４が形成された二層基板と、バンプ５４の形成されていない二層基板との間に第２絶縁層５０ｂを設けた状態で、両者を圧着することで、第２絶縁層５０ｂにバンプ５４を貫通させて、導体層４９同士を電気的に接続させることができる。なお、絶縁層５０にビアを形成して導体層４９同士を電気的に接続しても構わない。
【００５２】
上述したように、基板４８の薄型化を図ると、基板４８の強度が低下する。そこで、基板４８の二面側には、補強板５１が貼り付けられている。補強板５１は、例えば金属や樹脂で構成される。金属や樹脂で構成された補強板５１を基板４８に貼り付けることで、基板４８の強度の向上を図ることができる。
【００５３】
補強板５１は、例えば第２絶縁層５０ｂに用いられた低誘電率接着フィルムで基板４８の二面側に貼り付けられる。なお、補強板５１は、両面テープや他の接着剤で貼り付けられても構わない。
【００５４】
導体層５０のうち最も基板４８の二面側に設けられた導体層４９と、補強板５１とは、バンプ５４によって電気的に接続されている。例えば、補強板５１の一面側にバンプ５４を形成する。そして、補強板５１と基板４８との間に絶縁層５０を設けた状態で、両者を圧着することで、絶縁層５０にバンプ５４を貫通させて、導体層４９同士を電気的に接続させることができる。なお、補強板５１と導体層４９との電気的接続は、バンプ５４によるものに限られない。例えば、はんだを用いて補強板５１と導体層４９とを電気的に接続しても構わない。
【００５５】
補強板５１と導体層４９とを電気的に接続することで、補強板５１をグランド層として利用することが可能となる。また、基板４８の一面側に搭載されたＮＡＮＤメモリ１０等で発生した熱を放熱させるヒートシンクとして、補強板５１を利用することが可能となる。ここで、グランド層としての機能やヒートシンクとしての機能を考慮すると、補強板５１の導電率が高いほうが好ましい。また、基板４８の強度向上を図るためには、ある程度の強度も必要とされる。そこで、補強板５１として金属を用いる場合には、例えばアルミニウムやマグネシウム用いることができる。また、樹脂を用いる場合には、導電率の高い樹脂や、カーボンフィラーを混入させた樹脂を用いることができる。
【００５６】
基板４８の二面側には、複数のチップ部品５２が搭載される。チップ部品５２は、例えばバイパスコンデンサである。バイパスコンデンサは、ＮＡＮＤメモリ１０、ドライブ制御回路４といった半導体素子と、導体層４９（配線パターン）を介して電気的に接続される。チップ部品５２は、はんだによって導体層４９と電気的に接続される。
【００５７】
バイパスコンデンサは、半導体素子が搭載された領域の裏面側となる領域に搭載される。これにより、半導体素子とバイパスコンデンサとの間の配線長を短くすることができる。補強板５１には、基板４８の二面側に搭載されるバイパスコンデンサ等のチップ部品５２と重なる部分に開口５１ａが形成されている。したがって、補強板５１を貼り付け他後でもチップ部品５２を搭載することができる。
【００５８】
また、半導体素子が搭載された領域の裏面側となる領域にバイパスコンデンサを搭載することで、補強板５１に対して開口５１ａを分散して形成することができる。まとめて大きな開口を補強板５１に形成する場合に比べて、開口５１ａの形成による補強板５１の強度低下を抑えることができる。これにより、基板４８の強度の低下を抑えることができる。
【００５９】
図２３は、チップ部品５２が搭載された部分を拡大した部分拡大断面図である。図２３に示すように、補強板５１よりも外側に飛び出さない高さのチップ部品５２が用いられている。これは、補強板５１に形成された開口５１ａの基板４８までの深さＸよりも、基板４８からの高さＹが小さいチップ部品５２を用いていると換言することもできる。
【００６０】
なお、本実施の形態では、基板４８にＤＲＡＭ２０（図２も参照）が搭載されていない例を示しているが、もちろんＤＲＡＭ２０を搭載してもよい。この場合、ＤＲＡＭ２０が搭載された領域の裏面側にチップ部品を搭載してもよい。この場合には、補強板５１には、そのチップ部品が搭載される部分と重なる部分に開口５１ａを形成すればよい。
【００６１】
また、基板４８の線膨張係数と補強板５１の線膨張係数とが略一致するようにすることで、熱変形時の膨張率の差による補強板５１の剥がれ等によって、半導体装置２５０が破損するのを抑えることができる。
【符号の説明】
【００６２】
１ホスト、２ＳＡＴＡインタフェース（ＡＴＡ／ＩＦ）、３通信インタフェース、４ドライブ制御回路（コントローラ）、５電源回路、８，８ａ，８ｂ，８ｃ基板、９コネクタ、１０ＮＡＮＤメモリ（不揮発性半導体記憶素子）、１４ケース、１４ａ下ケース、１４ｂ上ケース、１５格子部、１５ａ柱状補強部（補強部）、１６ＴＡＢテープ（連結部）、１７コネクタ凸部、１７ａ凸部側コネクタ、１８コネクタ凹部、１８ａ凹部側コネクタ、２１方形部、２１ａ挿入穴、２２凸部、２３入出力端子、２４保護部、２４ａ挿入凸部、２５凹部、２６モールド部、２７樹脂部材（ヒンジ部）、４８基板、４９導体層、５０絶縁層、５０ａ第１絶縁層、５０ｂ第２絶縁層、５１補強板、５１ａ開口、５２チップ部品、５３ソルダレジスト層、５４バンプ、１００，１５０，２００，２５０半導体装置、３００デバッグ用機器

【特許請求の範囲】
【請求項１】
導体層と絶縁層とが交互に積層された基板と、
前記基板の一面側に搭載された半導体素子と、
前記基板の一面側の反対面である二面側に貼り付けられた補強板と、
前記基板の第二面に搭載されたチップ部品と、
前記半導体素子とホスト装置とを接続させるコネクタと、を備え、
前記絶縁層は、第１絶縁層と前記第１絶縁層よりも比誘電率の低い第２絶縁層とを含み、
前記導体層のうち最も前記二面側に設けられた導体層と前記補強板とが電気的に接続されており、
前記導体層のうち最も前記二面側に設けられた導体層と前記補強板とがバンプを介して電気的に接続されており、
前記補強板のうち前記チップ部品と重なる部分には開口が形成されており、
前記半導体素子は、不揮発性半導体記憶素子および前記不揮発性半導体記憶素子を制御するコントローラの少なくとも一方を含み、
前記チップ部品は、バイパスコンデンサを含んでおり、前記不揮発性半導体素子が搭載された領域の裏面側または前記コントローラが搭載された領域の裏面側に搭載され、
前記チップ部品の前記二面からの高さは、前記補強板に形成された開口の前記二面までの深さよりも小さく、
前記基板の線膨張係数と前記補強板の線膨張係数とが略一致し、
前記補強板は、金属製または樹脂製であり、
前記第２絶縁層は、低誘電率接着フィルムであり、
前記基板は、前記第１絶縁層の両面に前記導体層が設けられた２層基板同士を前記低誘電率接着フィルムで接着させて形成される半導体装置。
【請求項２】
導体層と絶縁層とが交互に積層された基板と、
前記基板の一面側に搭載された半導体素子と、
前記基板の一面側の反対面である二面側に貼り付けられた補強板と、を備える半導体装置。
【請求項３】
前記絶縁層は、第１絶縁層と前記第１絶縁層よりも比誘電率の低い第２絶縁層とを含む請求項２に記載の半導体装置。
【請求項４】
配線層が形成されるとともに、複数に分割された基板と、
前記基板の一面側に搭載された揮発性半導体記憶素子と、
前記基板の一面側に搭載された不揮発性半導体記憶素子と、
前記基板の一面側に搭載されて前記揮発性半導体記憶素子と前記不揮発性半導体記憶素子を制御するコントローラと、
前記基板の一面側に設けられて前記基板を補強する補強部と、
前記基板の一面側を囲うケースと、
前記分割された基板同士を連結する連結部と、を備え、
前記不揮発性半導体記憶素子は、複数搭載され、
前記補強部は、複数搭載された前記不揮発性半導体記憶素子同士の間に設けられて柱状形状を呈し、
前記補強部は、前記基板の一面を覆うように充填された合成樹脂であり、
前記合成樹脂に覆われた前記基板は、平面視において略方形形状を呈する方形部と、前記方形部の１辺から外側に向かって突出形成された凸部とを有して構成され、
前記凸部には前記不揮発性半導体記憶素子への入出力端子が形成され、
前記凸部が嵌まる凹部が形成されて前記凸部を保護する保護部をさらに備え、
前記基板に対して前記保護部は折り曲げ可能に連結され、
前記分割された基板の配線層同士は、前記連結部を介して接続され、
前記連結部は、ＴＡＢテープである半導体装置。
【請求項５】
基板と、
前記基板の一面側に搭載された揮発性半導体記憶素子と、
前記基板の一面側に搭載された不揮発性半導体記憶素子と、
前記基板の一面側に搭載されて前記揮発性半導体記憶素子と前記不揮発性半導体記憶素子を制御するコントローラと、
前記基板の一面側に設けられて前記基板を補強する補強部と、を備える半導体装置。

【図１】