半導体装置
【目的】 誘導負荷駆動時に誤作動を生じず、かつコンパクトな形状で充分な出力電流が得られる。
【構成】 半導体基板３内に基板の一面に開放する箱形に絶縁層４を形成して、該箱形絶縁層に囲まれた半導体層内に横型二重拡散ＭＯＳ電界効果トランジスタ２Ａ，２Ｂを形成するとともに、上記箱形絶縁層外の半導体層内に縦型二重拡散ＭＯＳ電界効果トランジスタ１Ａ，１Ｂを形成してある。誘導負荷駆動時の逆起電力により出力１，２端子の電位がアース電位を下回っても、素子分離を絶縁層によって行っているから寄生トランジスタは生じておらず、これが導通して誤作動する問題は生じない。縦型二重拡散ＭＯＳ電界効果トランジスタはＯＮ抵抗が小さいから、その形成面積を小さくしても充分な出力電流が得られる。
【構成】 半導体基板３内に基板の一面に開放する箱形に絶縁層４を形成して、該箱形絶縁層に囲まれた半導体層内に横型二重拡散ＭＯＳ電界効果トランジスタ２Ａ，２Ｂを形成するとともに、上記箱形絶縁層外の半導体層内に縦型二重拡散ＭＯＳ電界効果トランジスタ１Ａ，１Ｂを形成してある。誘導負荷駆動時の逆起電力により出力１，２端子の電位がアース電位を下回っても、素子分離を絶縁層によって行っているから寄生トランジスタは生じておらず、これが導通して誤作動する問題は生じない。縦型二重拡散ＭＯＳ電界効果トランジスタはＯＮ抵抗が小さいから、その形成面積を小さくしても充分な出力電流が得られる。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体基板内に素子分離をして複数の二重拡散ＭＯＳ電界効果トランジスタを形成した半導体装置に関する。
【０００２】
【従来の技術】近年、モータを正逆駆動するＨブリッジ（図２）の二重拡散ＭＯＳ電界効果トランジスタ（ＤＭＯＳ）１Ａ，１Ｂ，２Ａ，２Ｂを、図３に示す如く１チップの半導体基板３上にモノリシック形成することが試みられており、この場合の素子分離を図に示すＪＩ（Ｊｕｎｃｔｉｏｎ Ｉｓｏｌａｔｉｏｎ）方式により行ったものが知られている（日刊工業新聞刊 電子技術 １９８９−６）。
【０００３】このＪＩ方式はＳＩ（Ｓｅｌｆ Ｉｓｏｌａｔｉｏｎ）方式等に比して良好な素子分離を実現することができるが、その原理は基本的にＰＮ接合に逆バイアス電圧を印加することによって素子間を電気的に分離するものである。
【０００４】
【発明が解決しようとする課題】ところで、かかるＪＩ方式で素子分離をしたＨブリッジ駆動回路でモータを駆動すると、そのインダクタンスにより生じる逆起電力によって、図３の出力１端子がアース電位より低下することがあり、素子分離のために拡散形成したＰ層とこれを挟むＮ層により生じる寄生トランジスタＴｒが導通して誤作動を生じるという問題がある。
【０００５】また、上記方式により半導体基板内に形成される電界効果トランジスタ（ＦＥＴ）は横型（Ｌａｔｅｒａｌ）二重拡散ＭＯＳＦＥＴであるため導通抵抗（ＲON）が比較的高く、所定の出力電流を確保するためにはチップ面積を大きくする必要がある。
【０００６】本発明はかかる課題を解決するもので、寄生トランジスタが導通して誤作動することがなく、かつチップ面積を小さくできる半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置は、半導体基板内において基板の一面に開放する箱形の絶縁層が形成され、該箱形絶縁層に囲まれた半導体層内に横型二重拡散ＭＯＳ電界効果トランジスタが形成されるとともに、上記箱形絶縁層外の半導体層内に縦型二重拡散ＭＯＳ電界効果トランジスタが形成されており、この縦型二重拡散ＭＯＳ電界効果トランジスタにてハイサイドスイッチを構成するとともに、上記横型二重拡散ＭＯＳ電界効果トランジスタにてローサイドスイッチを構成するものである。
【０００８】
【作用】上記構成においては、ハイサイドスイッチ，ローサイドスイッチを各々構成する各トランジスタ素子を箱形の絶縁層により電気的に分離しているから、寄生トランジスタが生じることはなく、誘導負荷駆動時に上記トランジスタが導通して誤作動するという問題は生じない。
【０００９】また、ハイサイドスイッチを構成するトランジスタ素子をＲONの小さい縦型二重拡散ＭＯＳ電界効果トランジスタとしているため、特にＨブリッジ駆動回路のハイサイド側にこれを使用すれば基板面積を小さくしても充分な出力電流を得ることができる。
【００１０】
【実施例】以下本発明を図に示す実施例に従って説明する。図１はＨブリッジに適用した本発明一実施例の半導体装置の断面図である。
【００１１】図１において、半導体基板３内には基板上面に開放する箱形の絶縁層４が形成され、絶縁層４の縦壁によって互いに区画された３つの半導体層内には各々、論理回路あるいはゲート駆動回路等を構成する制御回路部（図１には一例としてＣ−ＭＯＳ回路を図示している）５，及びその左右位置に各々横型二重拡散ＭＯＳＦＥＴ（Ｌ−ＤＭＯＳ）２Ａ，２Ｂが形成されている。これらＬ−ＤＭＯＳ２Ａ，２Ｂは不純物拡散により、水平方向へ離れた位置にソース２１とドレイン２２が形成されており、各Ｌ−ＤＭＯＳ２Ａ，２Ｂのソース２１は基板表面からの二重拡散（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｉｏｎ）で形成されるとともにアースされている。
【００１２】上記箱形絶縁層４外には左右位置にそれぞれ縦型二重拡散ＭＯＳＦＥＴ（Ｖ−ＤＭＯＳ）１Ａ，１Ｂが形成されており、これらＶ−ＤＭＯＳ１Ａ，１Ｂは半導体基板３の上面からの不純物の二重拡散によりソース１１が形成されているとともに、基板３の下面を共通のドレイン１２として電源（＋Ｂ）に接続されている。なお、図中１３，２３はゲートである。
【００１３】半導体基板３内の絶縁層４は、例えば特開平２−９６３５０号公報に示されるように、一方の鏡面に溝を設けた二枚の半導体基板を互いの鏡面で接着した後、溝表面に絶縁性酸化膜を形成し、必要な場合にはさらに多結晶シリコン等によって溝を埋めて形成する。
【００１４】上記Ｖ−ＤＭＯＳ１Ａのソース１１はＬ−ＤＭＯＳ２Ｂのドレイン２２に接続され、また、Ｖ−ＤＭＯＳ１Ｂのソース１１はＬ−ＤＭＯＳ２Ａのドレイン２２に接続されて図２に示すＨブリッジを構成しており、各ソース１１とドレイン２２の接続部が出力１，２端子となってモータに接続されている。
【００１５】上記構成の半導体装置において、Ｖ−ＤＭＯＳ１Ａ，Ｌ−ＤＭＯＳ２ＡおよびＶ−ＤＭＯＳ１Ｂ，Ｌ−ＤＭＯＳ２Ｂの各組を選択的に導通させると、モータへの出力電流が反転してこれが正逆転する。この正逆転切替時にモータに生じる逆起電力により、出力１，２端子の電位がアース電位を下回ることがあるが、素子分離を絶縁層によりなしているから寄生トランジスタは形成されておらず、これが導通して誤作動を生じることはない。
【００１６】また、Ｈブリッジのハイサイド側のＭＯＳＦＥＴを縦型としたから、導通抵抗ＲONを充分小さくすることができ、チップ面積を小さくしても充分な出力電流を確保できる。
【００１７】次に、基板上へのハイサイド側Ｖ−ＤＭＯＳとローサイド側Ｌ−ＤＭＯＳの配分方法について説明する。図２に示すようなＨブリッジを構成する場合、ハイサイド側Ｖ−ＤＭＯＳ１Ａ（１Ｂ）とローサイド側Ｌ−ＤＭＯＳ２Ａ（２Ｂ）のオン抵抗比を最適化することにより、１チップ化した際のＶ−ＤＭＯＳ，Ｌ−ＤＭＯＳ合計面積を最小にすることができる。
【００１８】ブリッジとしての導通抵抗ＲONはＶ−ＤＭＯＳのオン抵抗ＲONとＬ−ＤＭＯＳのオン抵抗ＲONの和として与えられるため、その目標値をＡ（ｍΩ），Ｖ−ＤＭＯＳのオン抵抗ＲONをｘ（ｍΩ），Ｌ−ＤＭＯＳの導通抵抗ＲONをｙ（ｍΩ）とすれば、ブリッジとしての導通抵抗ＲONは次式であらわされる。
【００１９】
【数１】ｘ＋ｙ＝Ａ （一定値）
また、Ｖ−ＤＭＯＳ，Ｌ−ＤＭＯＳ合計面積Ｓ（ｍｍ2 ）は、Ｖ−ＤＭＯＳの単位面積当たりのオン抵抗ａ（ｍΩ・ｍｍ2 ），Ｌ−ＤＭＯＳの単位面積当たりのオン抵抗ｂ（ｍΩ・ｍｍ2 ）を用いて次式であらわされる。
【００２０】
【数２】ａ／ｘ＋ｂ／ｙ＝Ｓ従って、数１の制約条件の下で、数２の面積Ｓが最小となるような（ｘ，ｙ）の最適値を求めてＶ−ＤＭＯＳ，Ｌ−ＤＭＯＳ各々の面積配分を決定するようにしてやればよい。Ｖ−ＤＭＯＳ，Ｌ−ＤＭＯＳ各々のオン抵抗を等しく設計するようにしても両トランジスタ素子をＬ−ＤＭＯＳで構成した場合よりチップ面積の縮小化は図れるが、Ｖ−ＤＭＯＳ側のオン抵抗分をＬ−ＤＭＯＳ側のそれより小さく設計し、Ｖ−ＤＭＯＳ，Ｌ−ＤＭＯＳ各々のオン抵抗を等しく設計した場合よりＶ−ＤＭＯＳの占有面積を大きくしても、全体としてのチップ面積をさらに縮小化させることが可能である。
【００２１】また、チップ内へのＶ−ＤＭＯＳ１Ａ，１ＢおよびＬ−ＤＭＯＳ２Ａ，２Ｂの配置に関しても、図４R>４に示すレイアウトのように熱のこもりやすいＬ−ＤＭＯＳ２Ａ，２Ｂをチップ周辺に配置して、より熱を逃がしやすくするようにするとよい。図４においては、Ｖ−ＤＭＯＳ１Ａの表面電極（ソース電極）はＬ−ＤＭＯＳ２Ｂのドレインとチップ表面にて接続されているとともに、出力１端子となるパッド部Ｐ１を構成している。また、Ｖ−ＤＭＯＳ１Ｂの表面電極（ソース電極）はＬ−ＤＭＯＳ２Ａのドレインとチップ表面にて接続されているとともに、出力２端子となるパッド部Ｐ２を構成している。そして、Ｌ−ＤＭＯＳ２Ａ，２Ｂのソース電極は共通とされ、アース電位の設定されるパッド部Ｐ３を構成している。なお、論理回路，ゲート駆動回路等を構成する制御回路部５はローサイド側のＬ−ＤＭＯＳ２Ａ，２Ｂより遠い位置に配置されて、回路への影響が最小限となるようにされている。また、図４において、Ｌ−ＤＭＯＳ２Ｂ，２Ａ間にＶ−ＤＭＯＳ１Ａ，１Ｂの一部領域を延在させるようにレイアウトすることによりＬ−ＤＭＯＳ２Ｂ，２Ａを離し、さらに熱のこもりにくい構造としてもよい。
【００２２】なお、本発明は上記Ｈブリッジへの適用に限られず、ハイサイドマルチチャンネルの如く複数の出力を有するドライバの１チップ化へも適用できる。すなわち１チップマルチチャンネルで、ハイサイドとローサイドの組み合わせが可能である。また、１チップＨブリッジにおいて、ハイサイド側のＭＯＳＦＥＴのいずれも縦型とする必要はなく、いずれか一方のみでも効果がある。さらにＨブリッジを構成する場合に、絶縁分離されたＶ−ＤＭＯＳとＬ−ＤＭＯＳを各組にして２チップで構成しても良い。
【００２３】
【発明の効果】以上の如く、本発明の半導体装置によれば、誘導負荷を駆動した際に誤作動を生じることはなく、また、コンパクトな形状で充分な出力電流を供給することができる。
【図面の簡単な説明】
【図１】半導体装置の断面図である。
【図２】Ｈブリッジの回路図である。
【図３】従来装置の断面図である。
【図４】チップレイアウトを示す図である。
【符号の説明】
１Ａ，１Ｂ 縦型二重拡散ＭＯＳ電界効果トランジスタ
２Ａ，２Ｂ 横型二重拡散ＭＯＳ電界効果トランジスタ
３ 半導体基板
４ 絶縁層
【０００１】
【産業上の利用分野】本発明は半導体基板内に素子分離をして複数の二重拡散ＭＯＳ電界効果トランジスタを形成した半導体装置に関する。
【０００２】
【従来の技術】近年、モータを正逆駆動するＨブリッジ（図２）の二重拡散ＭＯＳ電界効果トランジスタ（ＤＭＯＳ）１Ａ，１Ｂ，２Ａ，２Ｂを、図３に示す如く１チップの半導体基板３上にモノリシック形成することが試みられており、この場合の素子分離を図に示すＪＩ（Ｊｕｎｃｔｉｏｎ Ｉｓｏｌａｔｉｏｎ）方式により行ったものが知られている（日刊工業新聞刊 電子技術 １９８９−６）。
【０００３】このＪＩ方式はＳＩ（Ｓｅｌｆ Ｉｓｏｌａｔｉｏｎ）方式等に比して良好な素子分離を実現することができるが、その原理は基本的にＰＮ接合に逆バイアス電圧を印加することによって素子間を電気的に分離するものである。
【０００４】
【発明が解決しようとする課題】ところで、かかるＪＩ方式で素子分離をしたＨブリッジ駆動回路でモータを駆動すると、そのインダクタンスにより生じる逆起電力によって、図３の出力１端子がアース電位より低下することがあり、素子分離のために拡散形成したＰ層とこれを挟むＮ層により生じる寄生トランジスタＴｒが導通して誤作動を生じるという問題がある。
【０００５】また、上記方式により半導体基板内に形成される電界効果トランジスタ（ＦＥＴ）は横型（Ｌａｔｅｒａｌ）二重拡散ＭＯＳＦＥＴであるため導通抵抗（ＲON）が比較的高く、所定の出力電流を確保するためにはチップ面積を大きくする必要がある。
【０００６】本発明はかかる課題を解決するもので、寄生トランジスタが導通して誤作動することがなく、かつチップ面積を小さくできる半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置は、半導体基板内において基板の一面に開放する箱形の絶縁層が形成され、該箱形絶縁層に囲まれた半導体層内に横型二重拡散ＭＯＳ電界効果トランジスタが形成されるとともに、上記箱形絶縁層外の半導体層内に縦型二重拡散ＭＯＳ電界効果トランジスタが形成されており、この縦型二重拡散ＭＯＳ電界効果トランジスタにてハイサイドスイッチを構成するとともに、上記横型二重拡散ＭＯＳ電界効果トランジスタにてローサイドスイッチを構成するものである。
【０００８】
【作用】上記構成においては、ハイサイドスイッチ，ローサイドスイッチを各々構成する各トランジスタ素子を箱形の絶縁層により電気的に分離しているから、寄生トランジスタが生じることはなく、誘導負荷駆動時に上記トランジスタが導通して誤作動するという問題は生じない。
【０００９】また、ハイサイドスイッチを構成するトランジスタ素子をＲONの小さい縦型二重拡散ＭＯＳ電界効果トランジスタとしているため、特にＨブリッジ駆動回路のハイサイド側にこれを使用すれば基板面積を小さくしても充分な出力電流を得ることができる。
【００１０】
【実施例】以下本発明を図に示す実施例に従って説明する。図１はＨブリッジに適用した本発明一実施例の半導体装置の断面図である。
【００１１】図１において、半導体基板３内には基板上面に開放する箱形の絶縁層４が形成され、絶縁層４の縦壁によって互いに区画された３つの半導体層内には各々、論理回路あるいはゲート駆動回路等を構成する制御回路部（図１には一例としてＣ−ＭＯＳ回路を図示している）５，及びその左右位置に各々横型二重拡散ＭＯＳＦＥＴ（Ｌ−ＤＭＯＳ）２Ａ，２Ｂが形成されている。これらＬ−ＤＭＯＳ２Ａ，２Ｂは不純物拡散により、水平方向へ離れた位置にソース２１とドレイン２２が形成されており、各Ｌ−ＤＭＯＳ２Ａ，２Ｂのソース２１は基板表面からの二重拡散（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｉｏｎ）で形成されるとともにアースされている。
【００１２】上記箱形絶縁層４外には左右位置にそれぞれ縦型二重拡散ＭＯＳＦＥＴ（Ｖ−ＤＭＯＳ）１Ａ，１Ｂが形成されており、これらＶ−ＤＭＯＳ１Ａ，１Ｂは半導体基板３の上面からの不純物の二重拡散によりソース１１が形成されているとともに、基板３の下面を共通のドレイン１２として電源（＋Ｂ）に接続されている。なお、図中１３，２３はゲートである。
【００１３】半導体基板３内の絶縁層４は、例えば特開平２−９６３５０号公報に示されるように、一方の鏡面に溝を設けた二枚の半導体基板を互いの鏡面で接着した後、溝表面に絶縁性酸化膜を形成し、必要な場合にはさらに多結晶シリコン等によって溝を埋めて形成する。
【００１４】上記Ｖ−ＤＭＯＳ１Ａのソース１１はＬ−ＤＭＯＳ２Ｂのドレイン２２に接続され、また、Ｖ−ＤＭＯＳ１Ｂのソース１１はＬ−ＤＭＯＳ２Ａのドレイン２２に接続されて図２に示すＨブリッジを構成しており、各ソース１１とドレイン２２の接続部が出力１，２端子となってモータに接続されている。
【００１５】上記構成の半導体装置において、Ｖ−ＤＭＯＳ１Ａ，Ｌ−ＤＭＯＳ２ＡおよびＶ−ＤＭＯＳ１Ｂ，Ｌ−ＤＭＯＳ２Ｂの各組を選択的に導通させると、モータへの出力電流が反転してこれが正逆転する。この正逆転切替時にモータに生じる逆起電力により、出力１，２端子の電位がアース電位を下回ることがあるが、素子分離を絶縁層によりなしているから寄生トランジスタは形成されておらず、これが導通して誤作動を生じることはない。
【００１６】また、Ｈブリッジのハイサイド側のＭＯＳＦＥＴを縦型としたから、導通抵抗ＲONを充分小さくすることができ、チップ面積を小さくしても充分な出力電流を確保できる。
【００１７】次に、基板上へのハイサイド側Ｖ−ＤＭＯＳとローサイド側Ｌ−ＤＭＯＳの配分方法について説明する。図２に示すようなＨブリッジを構成する場合、ハイサイド側Ｖ−ＤＭＯＳ１Ａ（１Ｂ）とローサイド側Ｌ−ＤＭＯＳ２Ａ（２Ｂ）のオン抵抗比を最適化することにより、１チップ化した際のＶ−ＤＭＯＳ，Ｌ−ＤＭＯＳ合計面積を最小にすることができる。
【００１８】ブリッジとしての導通抵抗ＲONはＶ−ＤＭＯＳのオン抵抗ＲONとＬ−ＤＭＯＳのオン抵抗ＲONの和として与えられるため、その目標値をＡ（ｍΩ），Ｖ−ＤＭＯＳのオン抵抗ＲONをｘ（ｍΩ），Ｌ−ＤＭＯＳの導通抵抗ＲONをｙ（ｍΩ）とすれば、ブリッジとしての導通抵抗ＲONは次式であらわされる。
【００１９】
【数１】ｘ＋ｙ＝Ａ （一定値）
また、Ｖ−ＤＭＯＳ，Ｌ−ＤＭＯＳ合計面積Ｓ（ｍｍ2 ）は、Ｖ−ＤＭＯＳの単位面積当たりのオン抵抗ａ（ｍΩ・ｍｍ2 ），Ｌ−ＤＭＯＳの単位面積当たりのオン抵抗ｂ（ｍΩ・ｍｍ2 ）を用いて次式であらわされる。
【００２０】
【数２】ａ／ｘ＋ｂ／ｙ＝Ｓ従って、数１の制約条件の下で、数２の面積Ｓが最小となるような（ｘ，ｙ）の最適値を求めてＶ−ＤＭＯＳ，Ｌ−ＤＭＯＳ各々の面積配分を決定するようにしてやればよい。Ｖ−ＤＭＯＳ，Ｌ−ＤＭＯＳ各々のオン抵抗を等しく設計するようにしても両トランジスタ素子をＬ−ＤＭＯＳで構成した場合よりチップ面積の縮小化は図れるが、Ｖ−ＤＭＯＳ側のオン抵抗分をＬ−ＤＭＯＳ側のそれより小さく設計し、Ｖ−ＤＭＯＳ，Ｌ−ＤＭＯＳ各々のオン抵抗を等しく設計した場合よりＶ−ＤＭＯＳの占有面積を大きくしても、全体としてのチップ面積をさらに縮小化させることが可能である。
【００２１】また、チップ内へのＶ−ＤＭＯＳ１Ａ，１ＢおよびＬ−ＤＭＯＳ２Ａ，２Ｂの配置に関しても、図４R>４に示すレイアウトのように熱のこもりやすいＬ−ＤＭＯＳ２Ａ，２Ｂをチップ周辺に配置して、より熱を逃がしやすくするようにするとよい。図４においては、Ｖ−ＤＭＯＳ１Ａの表面電極（ソース電極）はＬ−ＤＭＯＳ２Ｂのドレインとチップ表面にて接続されているとともに、出力１端子となるパッド部Ｐ１を構成している。また、Ｖ−ＤＭＯＳ１Ｂの表面電極（ソース電極）はＬ−ＤＭＯＳ２Ａのドレインとチップ表面にて接続されているとともに、出力２端子となるパッド部Ｐ２を構成している。そして、Ｌ−ＤＭＯＳ２Ａ，２Ｂのソース電極は共通とされ、アース電位の設定されるパッド部Ｐ３を構成している。なお、論理回路，ゲート駆動回路等を構成する制御回路部５はローサイド側のＬ−ＤＭＯＳ２Ａ，２Ｂより遠い位置に配置されて、回路への影響が最小限となるようにされている。また、図４において、Ｌ−ＤＭＯＳ２Ｂ，２Ａ間にＶ−ＤＭＯＳ１Ａ，１Ｂの一部領域を延在させるようにレイアウトすることによりＬ−ＤＭＯＳ２Ｂ，２Ａを離し、さらに熱のこもりにくい構造としてもよい。
【００２２】なお、本発明は上記Ｈブリッジへの適用に限られず、ハイサイドマルチチャンネルの如く複数の出力を有するドライバの１チップ化へも適用できる。すなわち１チップマルチチャンネルで、ハイサイドとローサイドの組み合わせが可能である。また、１チップＨブリッジにおいて、ハイサイド側のＭＯＳＦＥＴのいずれも縦型とする必要はなく、いずれか一方のみでも効果がある。さらにＨブリッジを構成する場合に、絶縁分離されたＶ−ＤＭＯＳとＬ−ＤＭＯＳを各組にして２チップで構成しても良い。
【００２３】
【発明の効果】以上の如く、本発明の半導体装置によれば、誘導負荷を駆動した際に誤作動を生じることはなく、また、コンパクトな形状で充分な出力電流を供給することができる。
【図面の簡単な説明】
【図１】半導体装置の断面図である。
【図２】Ｈブリッジの回路図である。
【図３】従来装置の断面図である。
【図４】チップレイアウトを示す図である。
【符号の説明】
１Ａ，１Ｂ 縦型二重拡散ＭＯＳ電界効果トランジスタ
２Ａ，２Ｂ 横型二重拡散ＭＯＳ電界効果トランジスタ
３ 半導体基板
４ 絶縁層
【特許請求の範囲】
【請求項１】半導体基板内において基板の一面に開放する箱形に絶縁層が形成され、該箱形絶縁層に囲まれた半導体層内に横型二重拡散ＭＯＳ電界効果トランジスタが形成されるとともに、上記箱形絶縁層外の半導体層内に縦型二重拡散ＭＯＳ電界効果トランジスタが形成されており、上記縦型二重拡散ＭＯＳ電界効果トランジスタにてハイサイドスイッチを構成するとともに、上記横型二重拡散ＭＯＳ電界効果トランジスタにてローサイドスイッチを構成したことを特徴とする半導体装置。
【請求項１】半導体基板内において基板の一面に開放する箱形に絶縁層が形成され、該箱形絶縁層に囲まれた半導体層内に横型二重拡散ＭＯＳ電界効果トランジスタが形成されるとともに、上記箱形絶縁層外の半導体層内に縦型二重拡散ＭＯＳ電界効果トランジスタが形成されており、上記縦型二重拡散ＭＯＳ電界効果トランジスタにてハイサイドスイッチを構成するとともに、上記横型二重拡散ＭＯＳ電界効果トランジスタにてローサイドスイッチを構成したことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開平５−１９８７５８
【公開日】平成５年（１９９３）８月６日
【国際特許分類】
【出願番号】特願平４−２４０４５３
【出願日】平成４年（１９９２）９月９日
【出願人】（０００００４２６０）日本電装株式会社 (27,639)
【公開日】平成５年（１９９３）８月６日
【国際特許分類】
【出願日】平成４年（１９９２）９月９日
【出願人】（０００００４２６０）日本電装株式会社 (27,639)
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