半導体装置
【目的】素子のタ−ンオフ特性を向上させると共に、当該タ−ンオフ特性を低下させることなく、タ−ンオン特性についてもさらに向上させ、オン特性とオフ特性のトレ−ドオフの改善を図る。
【構成】Ｎ- 型半導体基板１の一方側の主面において、当該基板１中にはＰ型ベ−ス領域２が形成され、Ｐ型ベ−ス領域２中にはＮ型エミッタ領域５が形成される。Ｐ型ベ−ス領域２の近傍にはＰ型ソ−ス領域４が形成される。カソ−ド電極１０は、Ｐ型ソ−ス領域４に接続されると共に、Ｐ型ベ−ス領域２及びＮ型エミッタ領域５に接続されるいわゆるショ−テッド・エミッタ構造を有する。また、Ｐ型エミッタ領域４は、Ｐ型ベ−ス領域２を取り囲むパタ−ンを有しているのがよい。さらに、Ｐ型ベ−ス領域２は、互いに電気的に接続される複数の拡散層から構成されるのがよい。
【構成】Ｎ- 型半導体基板１の一方側の主面において、当該基板１中にはＰ型ベ−ス領域２が形成され、Ｐ型ベ−ス領域２中にはＮ型エミッタ領域５が形成される。Ｐ型ベ−ス領域２の近傍にはＰ型ソ−ス領域４が形成される。カソ−ド電極１０は、Ｐ型ソ−ス領域４に接続されると共に、Ｐ型ベ−ス領域２及びＮ型エミッタ領域５に接続されるいわゆるショ−テッド・エミッタ構造を有する。また、Ｐ型エミッタ領域４は、Ｐ型ベ−ス領域２を取り囲むパタ−ンを有しているのがよい。さらに、Ｐ型ベ−ス領域２は、互いに電気的に接続される複数の拡散層から構成されるのがよい。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳゲ−トでオン・オフできるＭＯＳゲ−ト駆動型サイリスタ（以下、ＭＣＴという。）の改良に関する。
【０００２】
【従来の技術】図６２は、従来のＭＣＴの構造の一例を示すものである。このＭＣＴの製造工程について簡単に述べる。まず、Ｎ- 型半導体基板１の裏面に、Ｎ+ バッファ層６、裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。また、当該基板１の表面に、ゲ−ト酸化膜８、ポリシリコン・ゲ−ト電極９を形成する。当該基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３、Ｐ型ソ−ス領域４、及び、Ｎ型エミッタ領域５をそれぞれ拡散法により形成する。また、ゲ−ト酸化膜８の一部を開口し、カソ−ド電極１０を形成すると共に、裏面からアノ−ド電極１１を形成する。
【０００３】次に、従来技術におけるＭＣＴの動作原理（タ−ンオン・タ−ンオフ）について述べる。なお、図６３６３は、タ−ンオン動作説明図を、図６４は、タ−ンオフ動作説明図を示している。また、図６３及び図６４中、（ａ）は平面図を、（ｂ）は図６２のＸ−Ｘ´線に沿う断面図を、（ｃ）は図６２のＹ−Ｙ´線に沿う断面図をそれぞれ示している。
【０００４】図６３を参照ながらタ−ンオン動作について説明する。アノ−ドをプラスに、カソ−ドをマイナスに、ゲ−トをプラスにそれぞれバイアスすると、Ｐ- 型ベ−ス領域３にＮチャネル反転層１２が形成され、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１へ電子が注入される。これにより、裏面Ｐ+ 型エミッタ層７から正孔１４が誘起され、Ｎ- 型ベ−ス領域１で伝導度変調を起し、Ｐ- 型ベ−ス領域３とＮ型エミッタ領域５が接する部分１５が初期点弧領域となり、タ−ンオンをはじめる。そして、タ−ンオン領域が、Ｎ型エミッタ領域５の全域まで広がっていき、素子は完全にタ−ンオンする。
【０００５】図６４及び６５を参照ながらタ−ンオフ動作について説明する。アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、主電流１７が流れている状態で、ゲ−トをマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域１２が消える。また、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域１表面にＰチャネル反転層１６が形成され、Ｐ型ベ−ス領域２、Ｐ型ソ−ス領域４及びカソ−ド電極１０が短絡され、主電流中の正孔１８がカソ−ド電極１０から排出される。この動作により、Ｎ型エミッタ領域５からの電子の注入が止まり、主電流１７が流れなくなる。これにより、Ｎ型エミッタ領域５において、Ｐ型ソ−ス領域４と対抗している領域１９からタ−ンオフが始まり、最終的には、Ｎ型エミッタ領域５の全域まで広がり、タ−ンオフが完了する。
【０００６】しかし、従来、ＭＣＴは、自己消弧型素子として、タ−ンオフ効率を他に優先し改善する方向で開発が進められている。このため、従来技術では、オン・ゲ−トとオフ・ゲ−トを分離し、さらにオン・ゲ−トとオフ・ゲ−トの割合も、大部分のゲ−トがオフ・ゲ−トになるような構造にしている。しかも、オン・ゲ−ト部以外の部分は、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域２の濃度を高くし、タ−ンオフ時に形成されるＰ型ベ−ス領域２、Ｐチャネル反転層１６、Ｐ型ソ−ス領域４からなるホ−ル電流の排出経路の抵抗を下げる方法が用いられている。
【０００７】このため、オフゲ−ト部のタ−ンオフは良好にできるが、オンゲ−ト部におけるタ−ンオフは、Ｐ- 型ベ−ス領域３のため、不純物濃度が低くなっている。このため、短絡抵抗が低くならず、正孔電流が十分に排出されていない。つまり、オンゲ−ト部におけるタ−ンオフは、効率よく行われてない。
【０００８】一方、タ−ンオン時においては、オン・ゲ−ト部からＮ- 型ベ−ス領域１に電子が注入されても、オン・ゲ−ト部以外のＮ型エミッタ領域５からの電子の注入は起こり難い。また、タ−ンオン動作は、オン・ゲ−ト領域がＮ型エミッタ領域５の全域へ広がっていくことにより行われている。従って、オンゲ−ト部の少ない従来の半導体装置では、タ−ンオフ特性に対しタ−ンオン特性の効率が悪く、オン特性とオフ特性のトレ−ドオフがとり難くなっている。
【０００９】
【発明が解決しようとする課題】このように、従来は、オンゲ−ト部におけるタ−ンオフが効率よく行われていない。一方、タ−ン・オフ特性に対して、タ−ン・オン特性の効率が悪く、オン特性とオフ特性のトレ−ドオフがとり難いという問題がある。
【００１０】本発明は、上記欠点を解決すべくなされたもので、その目的は、第一に、タ−ンオフ動作について、点弧領域の残り易いオン・ゲ−ト部のオフ特性を向上させ、素子のタ−ンオフ特性をさらに向上させること、第二に、タ−ンオフ特性を低下させることなく、タ−ンオン特性をも向上させ、オン特性とオフ特性のトレ−ドオフの改善を図ることである。
【００１１】
【課題を解決するための手段】上記目的を達成するため、本発明の半導体装置は、第１導電型の半導体基板と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域と、上記第１及び第２の半導体領域の双方に接触して形成される第１の電極と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域と、上記第３の半導体領域に接触して形成される第２の電極とを備えている。
【００１２】また、上記半導体基板の第１の主面側であって上記第１の半導体領域に隣接して形成される第２導電型の第４の半導体領域と、上記半導体基板及び上記第１の半導体領域及び上記第４の半導体領域上に絶縁膜を介して形成されるゲ−ト電極とをさらに備え、上記第１の電極が上記第４の半導体領域にも接触して形成されている。
【００１３】上記第１の半導体領域に接触して形成され、上記第１の半導体領域よりも不純物濃度が低い第５の半導体領域をさらに備え、上記ゲ−ト電極が上記第５の半導体領域上にも絶縁膜を介して形成されている。
【００１４】上記第１の半導体領域が上記半導体基板と接する部分は、上記第５の半導体領域が上記半導体基板と接する部分よりも多くなっている。
【００１５】上記半導体基板及び上記第３の半導体領域の双方に接触して形成されるバッファ層をさらに備えている。上記第２の電極は、上記第３の半導体領域及び上記バッファ層の双方に接触して形成されている。
【００１６】また、本発明の半導体装置は、第１導電型の半導体基板と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域と、上記半導体基板の第１の主面側であって少なくとも上記第１の半導体領域を取り囲んで形成される第２導電型の第４の半導体領域と、上記半導体基板及び上記第１の半導体領域及び上記第４の半導体領域上に絶縁膜を介して形成されるゲ−ト電極と、上記第２及び第４の半導体領域に接触して形成される第１の電極と、上記第３の半導体領域に接触して形成される第２の電極とを備えている。
【００１７】上記第１の電極は、上記第１の半導体領域にも接触して形成されている。上記第１の半導体領域に接触して形成され、上記第１の半導体領域よりも不純物濃度が低い第５の半導体領域をさらに具備し、上記ゲ−ト電極が上記第５の半導体領域上にも絶縁膜を介して形成されている。
【００１８】上記第１の半導体領域が上記半導体基板と接する部分は、上記第５の半導体領域が上記半導体基板と接する部分よりも多くなっている。
【００１９】上記半導体基板及び上記第３の半導体領域の双方に接触して形成されるバッファ層６をさらに備えている。上記第２の電極は、上記第３の半導体領域及び上記バッファ層の双方に接触して形成されている。
【００２０】さらに、本発明の半導体装置は、第１導電型の半導体基板と、上記半導体基板の第１の主面側に形成され、互いに接続されている複数の拡散層から構成される第２導電型の第１の半導体領域と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域と、上記第２の半導体領域に接触して形成される第１の電極と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域と、上記第３の半導体領域に接触して形成される第２の電極とを備える。
【００２１】上記第１の電極は、上記上記第１の半導体領域にも接触して形成されている。上記半導体基板の第１の主面側であって上記第１の半導体領域２に隣接して形成される第２導電型の第４の半導体領域と、上記半導体基板及び上記第１の半導体領域及び上記第４の半導体領域上に絶縁膜を介して形成されるゲ−ト電極とをさらに備え、上記第１の電極が上記第４の半導体領域にも接触して形成される。
【００２２】上記第４の半導体領域は、少なくとも上記第１の半導体領域を取り囲んで形成されている。
【００２３】上記第１の半導体領域に接触して形成され、上記第１の半導体領域よりも不純物濃度が低い第５の半導体領域をさらに備え、上記ゲ−ト電極が上記第５の半導体領域上にも絶縁膜を介して形成されている。
【００２４】上記第１の半導体領域が上記半導体基板と接する部分は、上記第５の半導体領域が上記半導体基板と接する部分よりも多くなっている。
【００２５】上記半導体基板及び上記第３の半導体領域の双方に接触して形成されるバッファ層をさらに備えている。上記第２の電極は、上記第３の半導体領域及び上記バッファ層の双方に接触して形成されている。
【００２６】上記第１の半導体領域を構成する複数の拡散層は、それらが互いに接触する部分における深さが、他の部分における深さに比べて浅くなっている。
【００２７】上記第１の電極は、各々の拡散層の深さが浅くなった部分において当該拡散層と接触して形成されている。
【００２８】また、本発明の半導体装置は、第１導電型の半導体基板と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域と、上記第１の半導体領域中に形成される一定の深さを有する拡散層から構成され、当該拡散層の一部分が、当該拡散層の他の部分に挟まれ、当該拡散層の他の部分よりも浅くなっている第１導電型の第２の半導体領域と、上記第２の半導体領域に接触して形成される第１の電極と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域と、上記第３の半導体領域に接触して形成される第２の電極とを備える。
【００２９】上記第２の半導体領域を構成する拡散層の浅い部分は、当該第２の半導体領域の他の部分に比べて不純物濃度が低くなっている。
【００３０】上記半導体基板の第１の主面側であって上記第１の半導体領域に隣接し、かつ上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域と、上記半導体基板及び上記第１の半導体領域及び上記第４の半導体領域上に絶縁膜を介して形成されるゲ−ト電極とをさらに備え、上記第１の電極が上記第４の半導体領域にも接触して形成されている。
【００３１】上記第１の半導体領域に接触して形成され、上記第１の半導体領域よりも不純物濃度が低い第２導電型の第５の半導体領域をさらに備え、上記ゲ−ト電極が上記第５の半導体領域上にも絶縁膜を介して形成されている。
【００３２】上記第１の半導体領域が上記半導体基板と接する部分は、上記第５の半導体領域が上記半導体基板と接する部分よりも多い。
【００３３】上記半導体基板１及び上記第３の半導体領域の双方に接触して形成されるバッファ層をさらに備える。上記第２の電極は、上記第３の半導体領域及び上記半導体基板の双方に接触して形成されている。
【００３４】また、本発明の半導体装置は、第１導電型の半導体基板と、上記半導体基板の第１の主面側に形成される一定の深さを有する拡散層から構成され、その拡散層の端部の一部分がオンゲ−ト領域となっており、かつ、当該拡散層の端部の一部分が、当該拡散層の他の部分に挟まれ、当該拡散層の他の部分よりも浅くなっている第２導電型の第１の半導体領域と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域と、上記第２の半導体領域に接触して形成される第１の電極と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域と、上記第３の半導体領域に接触して形成される第２の電極とを備える。
【００３５】上記オンゲ−ト領域となる第１の半導体領域の拡散層の浅い部分は、当該第１の半導体領域の拡散層の他の部分に比べて不純物濃度が低くなっている。上記第１の半導体領域の拡散層の浅い部分の不純物濃度は、１．０×１０18［ｃｍ-3］以下である。
【００３６】上記第１の半導体領域及び上記第２の半導体領域は、上記オンゲ−ト領域となる拡散層の浅い部分に近づくにつれて次第にその幅が狭まっており、かつ、当該第２の半導体領域上に形成されるカソ−ド電極も当該拡散層の浅い部分に近づくにつれて次第にその幅が狭まっている。
【００３７】上記半導体基板の第１の主面側であって上記第１の半導体領域に隣接し、かつ上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域と、上記半導体基板上及び上記拡散層の浅い部分を含む第１の半導体領域上及び上記第４の半導体領域上にそれぞれ絶縁膜を介して形成されるゲ−ト電極とをさらに備え、上記第１の電極が上記第４の半導体領域にも接触して形成されている。
【００３８】上記半導体基板及び上記第３の半導体領域の双方に接触して形成されるバッファ層をさらに備える。上記第２の電極は、上記第３の半導体領域及び上記半導体基板の双方に接触して形成されている。
【００３９】また、本発明の半導体装置は、第１導電型の半導体基板と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域と、上記第１の半導体領域に隣接し、上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域と、上記半導体基板及び上記第１の半導体領域及び上記第４の半導体領域上に絶縁膜を介して形成されるゲ−ト電極と、上記第４の半導体領域に接触して形成される第１の電極と、上記第３の半導体領域に接触して形成される第２の電極と、上記第１の半導体領域（オンゲ−ト領域を除く）のみに接触し、上記第４の半導体領域側の当該第１の半導体領域上に形成される第１の低抵抗膜と、上記第４の半導体領域及び上記第１の電極の双方に接触し、上記第１の半導体領域側の当該第４の半導体領域上に形成される第２の低抵抗膜とを備える。
【００４０】上記第１の低抵抗膜極は、上記第１の半導体領域中に埋め込まれ、上記第２の低抵抗膜極は、上記第４の半導体領域中に埋め込まれている。上記第１の半導体領域と上記第４の半導体領域が互いに接続されている。
【００４１】上記第１の半導体領域に接触して形成され、上記第１の半導体領域よりも不純物濃度が低い第２導電型の第５の半導体領域をさらに備え、上記ゲ−ト電極が上記第５の半導体領域上にも絶縁膜を介して形成されている。
【００４２】上記第１の半導体領域が上記半導体基板と接する部分は、上記第５の半導体領域が上記半導体基板と接する部分よりも多い。
【００４３】上記半導体基板及び上記第３の半導体領域の双方に接触して形成されるバッファ層をさらに備えている。上記第２の電極は、上記第３の半導体領域及び上記半導体基板の双方に接触して形成されている。
【００４４】
【作用】上記構成によれば、半導体装置の第１の電極が、第１の半導体領域と第２の半導体領域の双方に接続されている。これにより、タ−ンオフ時の正孔電流を、第１の半導体領域と第２の半導体領域の短絡部分からも排出でき、タ−ンオフ特性をさらに向上できる。
【００４５】また、素子の耐圧を確保するためゲ−ト電極の直下に形成される不純物領域を第４の半導体領域に接続している。言い換えれば、当該第４の半導体領域が第１の半導体領域を取り囲むように形成することで、タ−ンオフ時に、正孔電流の排出され難いオンゲ−ト部の正孔電流を、当該不純物領域（第４の半導体領域）を介して第１の電極へ排出することができ、タ−ンオフ特性を向上できる。
【００４６】さらに、第１の不純物領域を複数の拡散層から構成し、各々の拡散層が接触する部分の深さを、他の部分の深さよりも浅くすることで、当該浅い部分では、不純物濃度が低くなったと同様の効果を有し、タ−ンオン時に、第４の半導体領域から半導体基板へ電子が注入され易くなり、タ−ンオフ特性を劣化させずにタ−ンオン特性を向上できる。
【００４７】
【実施例】以下、図面を参照しながら、本発明の一実施例について詳細に説明する。まず、本願の第１の発明について説明する。図１は、本願の第１の発明の一実施例に係わる半導体装置を示している。また、図２は、図１の半導体装置の平面図を示している。なお、図１及び図２R>２において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極である。
【００４８】本発明の半導体装置は、カソ−ド電極１０が、Ｐ型ベ−ス領域２とＮ型エミッタ領域５の双方に接続され、当該Ｐ型ベ−ス領域２とＮ型エミッタ領域５が短絡されている点に特徴がある（ショ−テッド・エミッタ構造）。従って、Ｎ型エミッタ領域５は、例えば、図１R>１及び図２に示されるように、Ｐ型ベ−ス領域２中に線路状に細長く形成されてもよいし、図３及び図４に示されるように、Ｐ型ベ−ス領域２中に一定の間隔で複数個形成されてもよい。また、Ｎ型エミッタ領域５は、図５に示されるように、Ｐ型ベ−ス領域２がＰ- 型ベ−ス領域３の近傍において基板表面に現れるように形成されてもよい。
【００４９】なお、製造工程は、従来技術と同一であるが、以下に簡単に説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９を形成する。この後、拡散法により、基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３、Ｐ型ソ−ス領域４及びＮ型エミッタ領域５をそれぞれ形成する。最後に、カソ−ド電極１０及びアノ−ド電極１１を形成する。
【００５０】上記構成によれば、本発明の半導体装置は、カソ−ド電極１０がＰ型ベ−ス領域２とＮ型エミッタ領域５の双方に接続されているショ−テッド・エミッタ構造を有している。これにより、従来技術において問題となってたタ−ンオフ特性を向上させることができる。
【００５１】即ち、従来の構造では、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域２及びＰ型エミッタ領域４の濃度を上げ、タ−ンオフ時に形成される、Ｐ型ベ−ス領域２ →Ｐチャネル反転層 →Ｐ型ソ−ス領域４ →カソ−ド電極１０という主電流の正孔電流成分を排出するための経路の抵抗を下げることにより、正孔を効率よく排出させている。しかし、この方法のみでは、正孔の排出力は、主電流部とカソ−ド電極との電位差のみで決まるため、正孔の排出効率には一定の限界がある。即ち、主電流が高電流となると、Ｎ型エミッタ領域から注入される電子は、多量になり、これに伴う正孔の注入も多量となるため、Ｐチャネルゲ−ト部から正孔を排出するのみでは、主電流を遮断することは難しい。
【００５２】本発明によれば、Ｐチャネルゲ−ト部から正孔を排出するのみでなく、カソ−ド電極１０を、Ｐ型ベ−ス領域２とＮ型エミッタ領域５の双方に接続し、Ｐ型ベ−ス領域２とＮ型エミッタ領域５を短絡させている。このため、主電流中の正孔成分を、Ｐ型ベ−ス領域２から直接に、及び、Ｐチャネル反転層からＰ型ソ−ス領域４を経て間接に、カソ−ド電極１０へ排出させることができ、タ−ンオフ時の正孔の排出効率を向上できる。
【００５３】例えば、図６〜図８に示すように、アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、主電流１７が流れている状態で（図６参照）、ゲ−トをカソ−ドに対しマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域が消える。一方、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域（基板）１表面にＰチャネル反転層１６が形成され、Ｐ型ベ−ス領域２ →Ｐチャネル反転層 →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路が形成される。また、カソ−ド電極１０はＰ型ベ−ス領域２にも接続されているため、主電流中の正孔成分は、Ｐ型ベ−ス領域２ →カソ−ド電極１０という経路によっても排出される（図７及び図８参照）。つまり、主電流中の正孔成分は、二つの経路を経てカソ−ド電極へ排出されるため、従来の一つの経路のみの場合に比べて、タ−ンオフ特性がさらに向上する。
【００５４】なお、タ−ンオン状態において、主電流１７が流れている場合にも、主電流中の正孔成分は、Ｐ型ベ−ス領域とカソ−ド電極が短絡されている部分から排出されていることは言うまでもない。
【００５５】また、上記第１の実施例においては、いわゆるショ−テッド・エミッタ構造について説明したが、Ｐ型ベ−ス領域２とＮ型エミッタ領域５を短絡させる手段、即ちＰ型ベ−ス領域２、Ｎ型エミッタ領域５及びカソ−ド電極１０の形状や、面積の比率等は、Ｐ型ベ−ス領域とＮ型エミッタ領域がカソ−ド電極により短絡されている限り、特に限定されない。
【００５６】また、本発明の半導体装置は、図９に示すように、アノ−ド電極１１がＮ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７に接続され、当該Ｎ+ 型バッファ層６と裏面Ｐ+ 型エミッタ層７が短絡されているものにも適用できる。
【００５７】次に、本願の第２の発明について説明する。図１０〜図１２は、本願の第２の発明の第１の実施例に係わる半導体装置を示している。なお、図１０〜図１２１２において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極、２０は、補助Ｐ型エミッタ領域である。
【００５８】図１０は、本発明に係わる半導体装置が形成されるチップ上における電極のパタ−ン配置の概略を示すものである。また、図１１は、図１０のＸで囲った部分を詳細に示すものである。本発明に係わる半導体装置は、例えば図１２に示されるように、素子の耐圧を確保するためにゲ−ト電極の直下に形成される補助Ｐ型エミッタ領域２０を、タ−ンオフ時の正孔の排除に利用するため、当該補助Ｐ型エミッタ領域２０とＰ型ソ−ス領域４とを電気的に接続したものである。
【００５９】なお、製造工程は、従来技術と同一であるが、以下に簡単に説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。そして、拡散法により、補助Ｐ型エミッタ領域２０を形成する。ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９を形成する。この後、拡散法により、基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３及びＰ型ソ−ス領域４をそれぞれ形成する。この時、Ｐ型ソ−ス領域４と補助Ｐ型エミッタ領域２０とは、同時に、かつ、互いに接続されて形成できる。これにより、Ｐ型ソ−ス領域４，補助Ｐ型エミッタ領域２０は、Ｐ型ベ−ス領域２を取り囲むパタ−ンを有することになる。最後に、カソ−ド電極１０及びアノ−ド電極１１を形成する。
【００６０】次に、本発明の半導体装置の動作原理について説明する。まず、図１３を参照ながらタ−ンオン動作について説明する。アノ−ドをプラスに、カソ−ドをマイナスにバイアスし、さらにゲ−トをプラスにバイアスすると、Ｐ- 型ベ−ス領域３の表面にＮチャネル反転層１２が形成され、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１へ電子１３が注入される。これにより、裏面Ｐ+ 型エミッタ層７から正孔１４が誘起され、この正孔１４がＮ- 型ベ−ス領域１へ注入される。その結果、Ｎ- 型ベ−ス領域１で伝導度変調が起こり、Ｐ- 型ベ−ス領域３とＮ型エミッタ領域５が接する部分１５が初期点弧領域となり、タ−ンオンが始まる。そして、タ−ンオン領域が、Ｎ型エミッタ領域５の全域まで広がると、素子は完全にタ−ン・オンする。
【００６１】また、図１４を参照ながらタ−ンオフ動作について説明する。アノ−ドがプラスに、カソ−ドがマエナスにバイアスされ、アノ−ドからカソ−ドへ主電流１７が流れている状態で、ゲ−トをカソ−ドに対してマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域１２が消える。また、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域（基板）１の表面にＰチャネル反転層１６が形成されると共に、Ｐ- 型ベ−ス領域３と補助Ｐ型エミッタ領域２０間のＮ- 型ベ−ス領域１の表面にもＰチャネル反転層２１が形成される。
【００６２】このため、Ｎ型エミッタ領域５直下のＰベ−ス領域２や、Ｎ- 型ベ−ス領域１中に存在する正孔２２は、Ｐ- 型ベ−ス領域３ →Ｐチャネル反転層１６ →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路、及び、Ｐ- 型ベ−ス領域３→Ｐチャネル反転層２１ →補助Ｐ型エミッタ領域２０ →Ｐ型ソ−ス領域４→カソ−ド電極１０という経路の二つの経路を経て排出される。
【００６３】このような動作により、Ｎ型エミッタ領域５からの電子の注入が止まり、主電流１７が流れなくなる。そして、Ｎ型エミッタ領域５とＰ型ベ−ス領域２が対向している領域１９からタ−ンオフが始まると共に、最も正孔の残り易いオンゲ−ト領域においてもＰチャネル反転層２１の形成により、正孔２２が排出される。これにより、領域１９に加え、Ｎ型エミッタ領域５とＰ- 型エミッタ領域３が対向している領域２３でもタ−ンオフが始まり、これら領域１９，２３からＮ型エミッタ領域５の全域へタ−オフが広がり、素子はタ−ンオフする。
【００６４】図１５は、本願の第２の発明の第２の実施例に係わる半導体装置を示している。この実施例は、上記第１の発明であるショ−テッド・エミッタ構造と、上記第２の発明に係わる半導体装置を組み合わせたものである。
【００６５】本実施例に係わる半導体装置の動作原理について説明する。なお、タ−ンオン動作は、図１３における半導体装置と同様であるため、その説明は省略する。以下、タ−ンオフ動作について図１６を参照しながら説明する。アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、アノ−ドからカソ−ドへ主電流１７が流れている状態で、ゲ−トをカソ−ドに対してマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域１２が消える。また、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域１の表面にＰチャネル反転層１６が形成されると共に、Ｐ- 型ベ−ス領域３と補助Ｐ型エミッタ領域２０間のＮ- 型ベ−ス領域１の表面にもＰチャネル反転層２１が形成される。
【００６６】このため、主電流中の正孔１８は、Ｐ型ベ−ス領域２ →Ｐチャネル反転層１６ →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路を経て排出されると共に、正孔２２は、Ｐ- 型ベ−ス領域３ →Ｐチャネル反転層２１ →補助Ｐ型エミッタ領域２０ →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路を経て排出される。
【００６７】また、本実施例の半導体装置はＰ型ベ−ス領域２がカソ−ド電極１０に接続されているショ−テッド・エミッタ構造を有するため、正孔４４は、Ｐ型ベ−ス領域２ →カソ−ド電極１０という経路を経て排出される。これにより、正孔の排出効率がさらに向上することになる。そして、このような動作により、Ｎ型エミッタ領域５からの電子の注入が止まり、主電流１７が流れなくなる。その結果、素子はタ−ンオフする。
【００６８】図１７及び図１８は、本願の第２の発明の第３の実施例に係わる半導体装置を示している。この実施例は、上記第１の発明であるショ−テッド・エミッタ構造と、当該第２の発明に係わる半導体装置を組み合わせたものである。なお、本実施例に係わる半導体装置は、図１５の第２の実施例に比べ、Ｎ型エミッタ領域５の形状が異なるのみで、他は同じであるため、その動作原理等についての説明は省略する。
【００６９】図１９は、本願の第２の発明の第４の実施例に係わる半導体装置を示している。この実施例は、図１２１２の半導体装置の導電型を反対にしたもの、即ちＮ- 基板１をＰ- 基板２４に変えたものである。なお、図１９R>９において、２４は、Ｐ- 型半導体基板、２５は、Ｎ型ベ−ス領域、２６は、Ｎ- 型ベ−ス領域、２７は、Ｎ型ソ−ス領域、２８は、Ｐ型エミッタ領域、２９は、Ｐ+ 型バッファ層、３０は、裏面Ｎ+ 型エミッタ層、３１は、ゲ−ト酸化膜、３２は、ポリシリコン・ゲ−ト電極、３３は、アノ−ド電極、３４は、カソ−ド電極、３５は、補助Ｎ型エミッタ領域である。
【００７０】製造工程について以下に簡単に説明する。まず、Ｐ- 型半導体基板２４に、Ｎ+ 型バッファ層２９及び裏面Ｎ+ 型エミッタ層３０をそれぞれ形成する。そして、拡散法により、補助Ｎ型エミッタ領域３５を形成する。ゲ−ト酸化膜３１及びポリシリコン・ゲ−ト電極３２を形成する。この後、拡散法により、基板２４の表面領域に、Ｎ型ベ−ス領域２５、Ｎ- 型ベ−ス領域２６、Ｎ型ソ−ス領域２７及びＰ型エミッタ領域２８をそれぞれ形成する。この時、Ｎ型ソ−ス領域２７と補助Ｎ型エミッタ領域３５とは、同時に、かつ、互いに接続されて形成できる。これにより、Ｎ型ソ−ス領域２７，３５は、Ｎ型ベ−ス領域２５を取り囲むようなパタ−ンを有することになる。最後に、アノ−ド電極３３及びカソ−ド電極３４を形成する。
【００７１】次に、本発明の半導体装置の動作原理について説明する。まず、図２０を参照ながらタ−ンオン動作について説明する。アノ−ドをプラスに、カソ−ドをマエナスにバイアスし、さらにゲ−トをマエナスにバイアスすると、Ｎ- 型ベ−ス領域２６の表面にＰチャネル反転層３６が形成され、Ｐ型エミッタ領域２８からＰ- 型ベ−ス領域（基板）２４へ正孔３７が注入される。これにより、電子３８が、裏面Ｎ+ 型エミッタ層３０からＰ- 型ベ−ス領域２４へ注入される。その結果、Ｐ- 型ベ−ス領域２４で伝導度変調が起こり、Ｎ- 型ベ−ス領域２６がＰ型エミッタ領域２８と対面する部分３６が初期点弧領域となり、タ−ンオンが始まる。そして、タ−ンオン領域が、Ｐ型エミッタ領域２８の全域まで広がると、素子は完全にタ−ン・オンする。
【００７２】また、図２１を参照ながらタ−ンオフ動作について説明する。アノ−ドがプラスに、カソ−ドがマエナスにバイアスされ、アノ−ドからカソ−ドへ主電流３９が流れている状態で、ゲ−トをプラスにバイアスすると、タ−ンオン時に形成されていたＰチャネル反転層３６が消える。また、Ｎ型ベ−ス領域２５及びＮ型ソ−ス領域２７間のＰ- 型ベ−ス領域２４の表面にＮチャネル反転層４０が形成されると共に、Ｎ- 型ベ−ス領域２６と補助Ｎ型エミッタ領域３５間のＰ- 型ベ−ス領域２４の表面にもＮチャネル反転層４２が形成される。
【００７３】このため、主電流中の電子４１は、Ｎ型ベ−ス領域２５ →Ｎチャネル反転層４０ →Ｎ型ソ−ス領域２７ →アノ−ド電極３３という経路を経て排出されると共に、Ｎ型ベ−ス領域２５中の電子４３は、Ｎ- 型ベ−ス領域２６ →Ｎチャネル反転層４２ →補助Ｎ型エミッタ領域３５ →Ｎ型ソ−ス領域２７ →アノ−ド電極３３という経路を経て排出される。そして、このような動作により、Ｐ型エミッタ領域２８からの正孔の注入が止まり、主電流が流れなくなる。その結果、素子はタ−ンオフする。
【００７４】なお、本願の第２の発明に関する上記第１乃至第４の実施例において、これらを組み合わせたもの、例えば図１２の半導体装置と図１９の半導体装置を組み合わせたいわゆるダブルゲ−ト構造の半導体装置にも、本発明は有効である。また、本発明は、図２２に示されるようなアノ−ド電極１１がＮ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７に接続され、当該Ｎ+ 型バッファ層６と裏面Ｐ+ 型エミッタ層７が短絡されているものにも適用できる。
【００７５】上記構成によれば、本発明の半導体装置は、Ｐ型ソ−ス領域４と補助Ｐ型エミッタ領域２０が一体として形成され、互いに電気的に接続された構造を有している。また、これらＰ型ソ−ス領域４，補助Ｐ型エミッタ領域２０は、Ｐ型ベ−ス領域２を取り囲むようなパタ−ンを有している。これにより、従来技術において問題となってたタ−ンオフ特性をさらに向上させることができる。
【００７６】即ち、従来の構造では、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の濃度を上げ、タ−ンオフ時に形成される、Ｐ型ベ−ス領域−Ｐチャネル反転層−Ｐ型ソ−ス領域−カソ−ド電極 という主電流の正孔電流成分を排出するための経路の抵抗を下げることにより、正孔を効率よく排出させている。しかし、この方法のみでは、正孔の排出効率の向上によりタ−ンオフし易くなるが、オンゲ−ト領域として働くＰ- 型ベ−ス領域３に対面するＮ型エミッタ領域５では、依然として正孔の排出経路の抵抗が高い。このため、正孔が排出され難く、タ−ンオンしている部分が残り、タ−ンオフの排出効率にはの限界がある。
【００７７】本発明は、このようにオンゲ−ト領域となるＰ- 型ベ−ス領域３と接するＮ型エミッタ領域５においてもタ−ンオフが生じるように、Ｐ- 型ベ−ス領域３近傍のＮ- 型ベ−ス領域（基板）１中に、Ｐ型ソ−ス領域４と電気的に接続される補助Ｐ型エミッタ領域２０を形成するものである。これにより、タ−ンオフ時において、Ｐ- 型ベ−ス領域−Ｐチャネル反転層−補助Ｐ型エミッタ領域−Ｐ型ソ−ス領域−カソ−ド電極 という経路からも正孔を排出できるようになるため、Ｎ型エミッタ領域のほぼ全域からタ−ンオフが生じ、その結果、タ−ンオフ効率がさらに向上する。
【００７８】例えば、図１４において示すように、Ｐ- 型ベ−ス領域３の近傍には、補助Ｐ型エミッタ領域２０が形成され、しかもその補助Ｐ型エミッタ領域２０は、Ｐ型ソ−ス領域４に接続されている。このため、Ｎ型エミッタ領域５の全周囲にＰ型ソ−ス領域４，補助Ｐ型エッタ領域２０が存在することになる。そして、補助Ｐ型エミッタ領域２０は、カソ−ド電極１０に直接接続されていないが、Ｐ型ソ−ス領域４と接続されているため、実質上はカソ−ド電極１０に接続されていることになる。
【００７９】従って、素子は、アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、アノ−ドからカソ−ドへ主電流が流れている状態で、ゲ−トをマエナスにバイアスすると、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域（基板）１の表面にＰチャネル反転層１６が形成されると共に、Ｐ- 型ベ−ス領域３と補助Ｐ型エミッタ領域２０間のＮ- 型ベ−ス領域１の表面にもＰチャネル反転層２１が形成される。
【００８０】そして、大部分の正孔１８が、主電流からＰ型ベ−ス領域１ →Ｐチャネル反転層１６ →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路を経て排出されると共に、Ｐ- 型ベ−ス領域３ →Ｐチャネル反転層２１ →補助Ｐ型エミッタ領域２０ →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路を経ても排出される。そして、タ−ンオフ領域は、Ｎ型エミッタ領域５の所定の領域１９，２３からＮ型エミッタ領域５の全域まで広がり、素子がタ−ンオフする。
【００８１】このように、従来技術では、Ｐ- ベ−ス領域ではタ−ンオフがＰ型ソ−ス領域と対向している部分のＮエミッタ領域のみから広がってくるため、最後までタ−ンオフし難い。しかし、本発明では、これに加えて、Ｐ- ベ−ス領域からもタ−ンオフが始まるため、タ−ンオフ特性が向上することになる。また、本発明は、上記第１の発明であるショ−テッド・エミッタ構造と組み合わせることにより、正孔の排出効率がさらによくなり、タ−ンオグ特性が向上する。
【００８２】次に、本願の第３の発明について説明する。図２３は、本願の第３の発明の第１の実施例に係わる半導体装置を示すものである。図２３において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極である。
【００８３】本発明の半導体装置は、Ｐ型ベ−ス領域２が、複数の拡散層２ａ，２ｂ…から構成されているものである。但し、各々の拡散層２ａ，２ｂ…は、互いに電気的に接続されていることが必要である。このような構造とすることにより、拡散層２ａ，２ｂ…同士の接続部分では、拡散層の深さが比較的に浅くなり、結果として、当該接続部にＰ- 型ベ−ス領域が形成されたと同様の効果を有するものである。従って、タ−ンオン時において、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１への電子の注入が起こり易くなり、タ−ンオン特性がさらに向上するものである。
【００８４】なお、製造工程は、従来技術とほぼ同一であるが、以下に簡単に説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９を形成する。この後、拡散法により、基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３、Ｐ型ソ−ス領域４及びＮ型エミッタ領域５をそれぞれ形成する。なお、Ｐ型ベ−ス領域２形成のための拡散は、以下のように行う。まず、拡散孔を部分的に複数個設け、Ｐ型不純物を基板１中へ注入する。そして、不純物の拡散を行い、横方向拡散によって互いに拡散層２ａ，２ｂ…がつながるように、かつ、当該拡散層２ａ，２ｂ…の接続部分における拡散層深さが他の部分に比べて浅くなるようにＰ型ベ−ス領域２を形成する。最後に、カソ−ド電極１０及びアノ−ド電極１１をそれぞれ形成する。
【００８５】次に、本発明の半導体装置の動作原理について説明する。まず、図２４を参照ながらタ−ンオン動作について説明する。アノ−ドをプラスに、カソ−ドをマイナスにバイアスし、さらにゲ−トをプラスにバイアスすると、Ｐ- 型ベ−ス領域３の表面にＮチャネル反転層１２が形成され、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１へ電子１３が注入される。これにより、裏面Ｐ+ 型エミッタ層７から正孔１４が誘起され、この正孔１４がＮ- 型ベ−ス領域１へ注入される。
【００８６】その結果、Ｎ- 型ベ−ス領域１で伝導度変調が起こり、Ｐ型ベ−ス領域２を構成する拡散層２ａ，２ｂ…が互いに接触する部分、即ちＰ型ベ−ス領域２の深さの浅い部分２１近傍のＮ型エミッタ領域５から、電子２２が、Ｎ- 型ベ−ス領域１に注入される。これにより、Ｐ- 型ベ−ス領域３に面する部分１５のＮ型エミッタ領域と、Ｐ型ベ−ス領域２の深さの浅い部分２１のＮ型エミッタ領域がそれぞれ初期点弧領域となり、タ−ンオンが始まる。そして、タ−ンオン領域が、Ｎ型エミッタ領域の全域まで広がると、素子は完全にタ−ン・オンする。
【００８７】また、図２５を参照ながらタ−ンオフ動作について説明する。アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、アノ−ドからカソ−ドへ主電流１７が流れている状態で、ゲ−トをカソ−ドに対してマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域１２が消える。また、Ｐ型ベ−ス領域２及びＰ型エミッタ領域４間のＮ- 型ベ−ス領域１の表面にＰチャネル反転層１６が形成される。
【００８８】このため、Ｎエミッタ領域５直下のＰ型ベ−ス領域２、Ｎ- 型ベ−ス領域１中に存在する正孔は、Ｎ- 型ベ−ス領域１ →Ｐ型ベ−ス領域２ →Ｐチャネル反転層１６ →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路を経て排出される。なお、拡散層２ａ，２ｂ…同士の接続部分が複数存在するため、言い換えればＰ- ベ−ス領域がＰ型ベ−ス領域２中に交互に複数存在するため、当該接続部分の近傍のＮ- 型ベ−ス領域１中に存在する正孔は、低抵抗のＰ型ベ−ス領域２を通って、Ｐチャネル反転層１６ →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路を経て排出される。
【００８９】このような動作により、Ｎ型エミッタ領域５からの電子の注入が止まり、主電流１７が流れなくなる。なお、正孔は、上述の経路で排出されるため、Ｐ型ベ−ス領域２の浅い部分、即ち高抵抗のＰ- ベ−ス領域の存在による電流遮断能力の低下はほとんどない。これにより、従来構造に比べ、タ−ンオン、タ−ンオフ特性のトレ−ドオフが大幅に改善される。
【００９０】図２６は、本願の第３の発明の第２の実施例に係わる半導体装置を示している。また、図２７及び図２８は、図２６の半導体装置のタ−ン・オン、タ−ン・オフの動作原理図を示している。
【００９１】製造工程は、第１の実施例と同様に、Ｐ型ベ−ス領域２を部分的に拡散すると共に、Ｎ型エミッタ領域５も部分的に拡散するものであり、従来技術とほぼ同一であるため、ここでは省略する。また、本実施例における半導体装置の動作原理について、タ−ンオン動作（図２７参照）については、第１の実施例と同様であるため、ここでは省略し、タ−ンオフ動作のみについて以下に説明する。
【００９２】図２８を参照しながらタ−ンオフ動作について説明する。アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、アノ−ドからカソ−ドへ主電流１７が流れている状態で、ゲ−トをカソ−ドに対してマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル反転層１２（図２７参照）が消える。また、Ｐ型ベ−ス領域２及びＰ型エミッタ領域４間のＮ- 型ベ−ス領域１の表面にＰ-チャネル反転層１６が形成され、Ｐ型ベ−ス領域２、Ｐ型エミッタ領域４及びカソ−ド電極１０が互いに短絡され、主電流中の正孔１８がカソ−ド電極１０に排出される。
【００９３】また、この構造では、カソ−ド電極１０により、Ｎ型エミッタ領域５とＰ型ベ−ス領域２が常に短絡されているため、その短絡部分からも、正孔２３が排出される。これにより、タ−ンオフ時の正孔の排出効率は、さらに向上することになる。そして、このような動作により、Ｎ型エミッタ領域５からの電子の注入が止まるため、主電流１７は流れなくなり、この素子は、タ−ンオフする。なお、この構造は、一般的に、ショ−テッド・エミッタ構造と呼ばれている。
【００９４】以上、ここでは、２つの実施例について説明したが、この他に、第１及び第２の実施例の双方を用いるダブルゲ−ト構造や、Ｎ- 型基板をＰ- 型基板に変え、オンチャネル・オフチャネルをそれぞれＰチャネルＭＯＳＦＥＴ、ＮチャネルＭＯＳＦＥＴとした構造にも適用できることは言うまでもない。
【００９５】また、本発明は、図２９に示されるようなアノ−ド電極１１がＮ+ 層６及び裏面Ｐ+ 型エミッタ層７に接続され、当該Ｎ+ 層６と裏面Ｐ+ エミッタ層７が短絡されているものにも適用できる。
【００９６】上記構成によれば、本発明の半導体装置は、Ｐ型ベ−ス領域２が、複数の拡散層２ａ，２ｂ…から構成されているため、各々の拡散層２ａ，２ｂ…の接続部分にＰ- 型ベ−ス領域が実質的に形成されることになる。これにより、従来技術において問題となってたタ−ンオフ特性を向上させることができる。
【００９７】即ち、従来の構造では、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域２、Ｐ型ソ−スタ領域４の濃度を上げ、タ−ンオフ時の正孔排出経路の抵抗を下げると共に、オンゲ−ト領域は、セル内の端部に形成されたわずかなＰ- 型ベ−ス領域３に設けられている。このため、タ−ンオン動作は、Ｎ型エミッタ領域５の端部のＰ- 型ベ−ス領域３と接する部分が初期点弧領域１５となり、Ｎ型エミッタ領域の中央部へ広がっていき、タ−ンオンするように構成されている。しかし、初期点弧領域１５が、Ｎ型エミッタ領域の端部のわずかな領域で、その部分からＮ型エミッタ領域５の全域へ広がるには相当の時間がかかるため、効率が悪く、タ−ンオン特性に悪影響を与えている。
【００９８】本発明では、オンゲ−ト領域部のみからタ−ンオンさせるのではなく、Ｐ型ベ−ス領域２を複数の拡散層２ａ，２ｂ…で構成し、部分的に深さの浅い部分を複数設け、タ−ンオン開始時、これらの部分をＮ- 型ベ−ス領域１における伝導度変調の際にＮ型エミッタ領域５から電子が注入され易い部分とし、タ−ンオン電圧を下げている。つまり、初期点弧領域を多く設けてタ−ンオン特性を向上させるのである。
【００９９】本願第３の発明によれば、以下の効果を得ることができる。即ち、Ｐ型ベ−ス領域２は、複数の拡散層２ａ，２ｂ…から構成され、各々の拡散層２ａ，２ｂ…は、互いに電気的に接続されている。これにより、拡散層２ａ，２ｂ…同士の接続部分では、拡散層の深さが比較的に浅くなり、結果として、当該接続部分に不純物濃度の低いＰ- 型ベ−ス領域２０，２１が形成される。
【０１００】このため、タ−ンオン時、アノ−ドをプラスに、カソ−ドをマエナスにバイアスし、さらにゲ−トをプラスにバイアスすると、Ｐ- 型ベ−ス領域３の表面にＮチャネル反転層１２が形成される。また、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域１へ電子が注入されると、裏面Ｐ型エミッタ領域７から誘起される正孔がＮ- 型ベ−ス領域１へ注入される。また、Ｐ- 型ベ−ス領域３に接するＮ型エミッタ領域３からＮ- 型ベ−ス領域１へ電子が注入されると共に、Ｐ型ベ−ス領域２における深さの浅い部分２０，２１からも電子２２がＮ- 型ベ−ス領域１へ注入される。
【０１０１】このような動作により、タ−ンオン領域が、Ｐ- 型ベ−ス領域３に接するＮ型エミッタ領域５と、Ｐ型ベ−ス領域２における深さの浅い部分２０，２１に接するＮ型エミッタ領域を初期点弧領域として広がっていくことになる。
【０１０２】このように、従来技術では、初期点弧領域がＰ- 型ベ−ス領域３に接するＮ型エミッタ領域５のみであったが、本発明では、さらにＰ型ベ−ス領域２における深さの浅い部分２０，２１に接するＮ型エミッタ領域も加わっている。これにより、初期点弧領域の数が多くなり、タ−ンオン特性が向上する。
【０１０３】また、タ−ンオフ特性については、Ｐ型ベ−ス領域２における深さの浅い部分２０，２１の近傍は、従来技術のＰ型ベ−ス領域となっているため、オフゲ−ト効率に影響をほとんど与えることがない。このように、タ−ンオフ特性を劣化させることなく、タ−ンオン特性を向上させることができ、設計におけるタ−ンオンとタ−ンオフとのトレ−ドオフは向上することとなる。
【０１０４】さらに、本発明では、第２の実施例で示すように、ショ−テッド・エミッタ構造と組み合わせることによって、さらに正孔の排出効率を向上させることができる。また、Ｐ型ベ−ス領域２における深さの浅い部分２０，２１の近傍にショ−テッド・エミッタを設ければ、タ−ンオン時の電子の注入の起こり易い部分でも、タ−ンオン特性が向上し、タ−ンオンとタ−ンオフとのトレ−ドオフを向上させることができる。
【０１０５】次に、本願の第４の発明について説明する。従来の技術の欄において、ＭＣＴは、自己消弧型素子として、タ−ンオフ効率を他に優先し改善する方向で開発が進められていることを既に述べている。そして、従来は、タ−ンオフ効率を向上させるべく、オン・ゲ−トとオフ・ゲ−トを分離し、さらにオン・ゲ−トとオフ・ゲ−トの割合も、大部分のゲ−トがオフ・ゲ−トになるような構造にしている。しかも、オン・ゲ−ト部以外の部分は、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域の濃度を高くし、タ−ンオフ時に形成されるＰ型ベ−ス領域、Ｐチャネル反転層、Ｐ型ソ−ス領域からなるホ−ル電流の排出経路の抵抗を下げる方法が用いられている。
【０１０６】しかしながら、このような方法によりタ−ンオフ特性を向上させようとする場合には、さらに以下のような欠点がある。即ち、例えばその欠点を図６５に示す従来のＭＣＴを参照して説明すると、Ｎ型エミッタ領域５直下のＮＰＮ- Ｐ+ のサイリスタがタ−ンオンし、当該サイリスタが導通状態になると、Ｎ型エミッタ領域５からＰ型ベ−ス領域２へ電子が注入される。
【０１０７】そして、当該サイリスタをタ−ンオフさせる場合、ゲ−ト電極９に負の電圧を印加すると、Ｐ型ベ−ス領域２とＰ型ソ−ス領域４間のＮ- 型半導体基板１の表面にＰチャネル反転層１６が形成される。これにより、Ｐ型ベ−ス領域２、Ｐ型ソ−ス領域４及びカソ−ド電極１０が短絡され、主電流中の正孔１８がカソ−ド電極１０から排出される。
【０１０８】ところが、かかる経路により主電流中の正孔１８を排出させても、その排出量には限界があるため、Ｎ型エミッタ領域５からＰ型ベ−ス領域２へ注入される電子は、なかなか途絶えることがない。つまり、タ−ンオフ時に、かかる電子の注入を直ちに止めることができず、十分なタ−ンオフ特性を得ることができないという欠点がある。
【０１０９】図３０は、本願の第４の発明の第１の実施例に係わる半導体装置を示している。また、図３１及び図３２は、それぞれ図３０の半導体装置を三方向から詳細に示す断面図である。なお、図３０乃至図３２において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極である。
【０１１０】本発明の半導体装置は、サイリスタが導通状態から非導通状態になる際のタ−ンオフ特性を向上させ、タ−ンオン特性とタ−ンオフ特性のトレ−ドオフを改善するものである。
【０１１１】このため、本発明では、Ｎ型エミッタ領域５について以下の改良を施している。即ち、当該Ｎ型エミッタ領域５は、その深さが一様ではなく、部分的に浅くなっている箇所を有している。ここで注意しなければならないのは、本発明は、上述の図３に示すように、カソ−ド電極１０を、Ｐ型ベ−ス領域２とＮ型エミッタ領域５の双方に接続するショ−テッド・エミッタ構造とするのではなく、カソ−ド電極１０は、あくまでＮ型エミッタ領域５にのみ接続されるが、当該Ｎ型エミッタ領域５の深さが部分的に異なるものである。
【０１１２】そこで、図３０の半導体装置の製造工程について簡単に説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９を形成する。この後、拡散法により、基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３、Ｐ型ソ−ス領域４及びＮ型エミッタ領域５をそれぞれ形成する。
【０１１３】なお、Ｎ型エミッタ領域５の形成に際しては、拡散孔を部分的に複数開孔し、Ｐ型ベ−ス領域２中にＮ型不純物を注入する。この後、熱処理等により、当該Ｎ型不純物を横方向拡散させ、当該不純物領域を互いに接触させる。その結果、当該不純物領域の接触部分の深さが浅くなっている一つのＮ型エミッタ領域５が形成される。最後に、カソ−ド電極１０及びアノ−ド電極１１を形成する。
【０１１４】上記構成によれば、本発明の半導体装置は、Ｎ型エミッタ領域５の深さが一様でなく、当該Ｎ型エミッタ領域５は、部分的に浅い箇所を有している。これにより、タ−ンオフ時において、主電流中の正孔１８をＰ型ベ−ス領域２から排出させると、Ｎ型エミッタ領域５の浅い部分からの電子の注入は、速やかに止まるため、タ−ンオフ特性を向上させることができる。
【０１１５】即ち、従来の構造（図６５）では、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域２及びＰ型エミッタ領域４の濃度を上げ、タ−ンオフ時に形成される、Ｐ型ベ−ス領域２ →Ｐチャネル反転層 →Ｐ型ソ−ス領域４ →カソ−ド電極１０という主電流の正孔電流成分を排出するための経路の抵抗を下げることにより、正孔を効率よく排出させている。しかし、この方法のみでは、正孔の排出力は、主電流部とカソ−ド電極との電位差のみで決まるため、正孔の排出効率には一定の限界がある。即ち、主電流が高電流となると、Ｎ型エミッタ領域から注入される電子は、多量になり、これに伴う正孔の注入も多量となるため、Ｐチャネルゲ−ト部から正孔を排出するのみでは、主電流を遮断することは難しい。
【０１１６】一方、本願の第１の発明（図３）では、Ｐチャネルゲ−ト部から正孔を排出するのみでなく、カソ−ド電極１０を、Ｐ型ベ−ス領域２とＮ型エミッタ領域５の双方に接続し、Ｐ型ベ−ス領域２とＮ型エミッタ領域５を短絡させている。このため、主電流中の正孔成分を、Ｐ型ベ−ス領域２から直接に、及び、Ｐチャネル反転層からＰ型ソ−ス領域４を経て間接的に、カソ−ド電極１０へ排出させることができ、タ−ンオフ時の正孔の排出効率を向上できる。
【０１１７】これに対し、本願の第４の発明では、タ−ンオフ時の動作は、基本的には従来の半導体装置（図６５R>５）と同じであるが、タ−ンオフ時にＮ型エミッタ領域５からの電子の注入が直ちに止まるような構成を有している、即ちＮ型エミッタ領域５の深さが部分的に浅くなっているため、タ−ンオフ特性を向上できるものである。
【０１１８】次に、図３１を参照して、タ−ンオン動作について説明する。まず、アノ−ドをプラスに、カソ−ドをマイナスに、ゲ−トをプラスにそれぞれバイアスすると、Ｐ- 型ベ−ス領域３にＮチャネル反転層１２が形成され、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１へ電子が注入される。これにより、裏面Ｐ+ 型エミッタ層７から正孔１４が誘起され、Ｎ- 型ベ−ス領域１で伝導度変調を起し、Ｐ- 型ベ−ス領域３とＮ型エミッタ領域５が接する部分１５が初期点弧領域となり、タ−ンオンをはじめる。そして、タ−ンオン領域が、Ｎ型エミッタ領域５の全域まで広がっていき、素子は完全にタ−ンオンする。
【０１１９】次に、図３２を参照して、タ−ンオフ動作について説明する。まず、アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、主電流１７が流れている状態で、ゲ−トをカソ−ドに対しマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域が消える。一方、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域（基板）１表面にＰチャネル反転層１６が形成され、Ｐ型ベ−ス領域２ →Ｐチャネル反転層 →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路が形成される。これにより、主電流１７中の正孔１８は、当該経路を介して排出される。
【０１２０】一方、主電流１７中の正孔がＰ型ベ−ス領域２から排出されると、Ｎ型エミッタ領域５からの電子の注入は、当該エミッタ領域５の浅い部分５０から止まりはじめ、次第に当該エミッタ領域５の全体からの電子の注入がなくなる。これにより、主電流１７が流れなくなる。
【０１２１】つまり、タ−ンオフ領域は、初期には、Ｎ型エミッタ領域５の浅い部分５０と、Ｐ型ソ−ス領域４側のＮ型エミッタ領域の部分５１となり、最終的には、エミッタ領域５の全体まで広がっていく。
【０１２２】なお、本願の第４の発明において、Ｎ型エミッタ領域５は、その深さが部分的に異なっていれば、Ｐ型ベ−ス領域２、Ｎ型エミッタ領域５及びカソ−ド電極１０の形状や、面積の比率等は特に限定されない。
【０１２３】また、本発明の半導体装置は、図３３に示すように、アノ−ド電極１１がＮ+型バッファ層６及び裏面Ｐ+ 型エミッタ層７に接続され、当該Ｎ+ 型バッファ層６と裏面Ｐ+ 型エミッタ層７が短絡されているものにも適用できる。
【０１２４】図３４〜図３６は、本願の第４の発明の第２の実施例に係わる半導体装置を示している。なお、図３４３４〜図３６において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極である。
【０１２５】この第２の実施例では、図３０に示す第１の実施例と以下の点において相違している。即ち、第１の実施例では、Ｎ型エミッタ領域５の浅い部分５０は、Ｘ−Ｘ´方向に延びているが、第２の実施例では、Ｎ型エミッタ領域５の浅い部分５０は、Ｙ−Ｙ´方向に延びている。なお、製造工程は、第１の実施例と同じである。
【０１２６】本実施例の半導体装置の動作原理は、基本的に第１の実施例と同じである。即ち、タ−ンオン動作は、図３５に示すように、アノ−ドをプラスに、カソ−ドをマイナスに、ゲ−トをプラスにそれぞれバイアスすると、Ｐ- 型ベ−ス領域３にＮチャネル反転層１２が形成され、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１へ電子が注入される。これにより、裏面Ｐ+ 型エミッタ層７から正孔１４が誘起され、Ｎ- 型ベ−ス領域１で伝導度変調を起し、Ｐ- 型ベ−ス領域３とＮ型エミッタ領域５が接する部分１５が初期点弧領域となり、タ−ンオンをはじめる。そして、タ−ンオン領域が、Ｎ型エミッタ領域５の全域まで広がっていき、素子は完全にタ−ンオンする。
【０１２７】タ−ンオフ動作は、図３６に示すように、アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、主電流１７が流れている状態で、ゲ−トをカソ−ドに対しマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域が消える。一方、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域（基板）１表面にＰチャネル反転層１６が形成され、Ｐ型ベ−ス領域２ →Ｐチャネル反転層 →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路が形成される。これにより、主電流１７中の正孔は、当該経路を介して排出される。
【０１２８】一方、主電流１７中の正孔がＰ型ベ−ス領域２から排出されると、Ｎ型エミッタ領域５からの電子の注入は、当該エミッタ領域５の浅い部分５０から止まりはじめ、次第に当該エミッタ領域５の全体からの電子の注入がなくなる。これにより、主電流１７が流れなくなる。
【０１２９】なお、図３４の半導体装置においては、図３７３７に示すように、アノ−ド電極１１がＮ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７に接続され、当該Ｎ+ 型バッファ層６と裏面Ｐ+ 型エミッタ層７が短絡されていてもよい。
【０１３０】以上、説明した本願の第４の発明においては、上記二つの実施例に限られず、ダブルゲ−ト構造の半導体装置や、Ｎ- 型基板１をＰ- 型基板に変えて、オンチャネルをＰチャネルＭＯＳＦＥＴ、オフチャネルをＮチャネルＭＯＳＦＥＴとする構造の半導体装置にも適用できる。
【０１３１】本願の第４の発明によれば、タ−ンオン特性を劣化させることなく、タ−ンオフ特性を向上させることができる。即ち、一般に、Ｎ型エミッタ領域５は、タ−ンオン特性を考慮すると、高濃度かつ深く形成するのが好ましい。しかし、かかる場合、タ−ンオフ時に、Ｎ型エミッタ領域５からの電子の注入がなかなか止まらず、タ−ンオフ特性が劣化する欠点がある。そこで、本発明では、Ｎ型エミッタ領域５を部分的に浅くする構成としている。
【０１３２】これにより、タ−ンオン特性を劣化させることなく、タ−ンオフ特性を向上させることができ、タ−ンオン特性とタ−ンオフ特性のトレ−ドオフを改善することができる。具体的には、従来のように、タ−ンオフ特性を向上させるために、Ｐ型ベ−ス領域２およびＰ型ソ−ス領域４の濃度を上げると、逆に、タ−ンオン特性が劣化する。本発明では、正孔の排出効率を高めるのではなく、Ｎ型エミッタ領域５に浅い部分（低濃度の部分）５０を設け、当該Ｎ型エミッタ領域５からの電子の注入を直ちに止める点に特徴がある。
【０１３３】この場合、タ−ンオフの初期消孤領域は、Ｎ型エミッタ領域５の浅い部分５０と、Ｐ型ソ−ス領域４側のＮ型エミッタ領域の部分５１の二つとなり、これによりタ−ンオフ特性が向上する。従来のように、初期消孤領域がＰ型ソ−ス領域４側のＮ型エミッタ領域の部分５１からなる場合に比べ、当該初期消孤領域の数が増えるからである。一方、タ−ンオン特性は、Ｎ型エミッタ領域５が部分的に浅くなっているが、そのＮ型エミッタ領域５の面積は従来と変わらないため、劣化することがない。Ｎ型エミッタ領域５の全体をタ−ンオンの初期消孤領域とすることができるからである。
【０１３４】次に、本願の第５の発明について説明する。従来の技術の欄において、ＭＣＴは、自己消弧型素子として、タ−ンオフ効率を他に優先し改善する方向で開発が進められていることを既に述べている。そして、従来は、タ−ンオフ効率を向上させるべく、オン・ゲ−トとオフ・ゲ−トを分離し、さらにオン・ゲ−トとオフ・ゲ−トの割合も、大部分のゲ−トがオフ・ゲ−トになるような構造にしている。しかも、オン・ゲ−ト部以外の部分は、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域の濃度を高くし、タ−ンオフ時に形成されるＰ型ベ−ス領域、Ｐチャネル反転層、Ｐ型ソ−ス領域からなるホ−ル電流の排出経路の抵抗を下げる方法が用いられている。
【０１３５】しかしながら、このような方法によりタ−ンオフ特性を向上させようとする場合には、以下のような欠点がある。即ち、当該サイリスタをタ−ンオフさせる場合、ゲ−ト電極に負の電圧を印加すると、Ｐ型ベ−ス領域とＰ型ソ−ス領域間のＮ- 型半導体基板の表面にＰチャネル反転層が形成される。これにより、Ｐ型ベ−ス領域、Ｐ型ソ−ス領域及びカソ−ド電極が短絡され、主電流中の正孔がカソ−ド電極から排出される。ところが、タ−ンオフ時、オンゲ−ト領域となるＰ-ベ−ス領域（例えば図６４の３参照。）では、抵抗値が大きいため、当該正孔の排出が難しく、主電流を効率よく遮断できないという欠点がある。
【０１３６】図３８は、本願の第５の発明の第１の実施例に係わる半導体装置を示している。また、図３９は、図３８の半導体装置のＩ−Ｉ´線に沿う断面図、図４０は、図３８の半導体装置のII−II´線に沿う断面図である。なお、図３８乃至図４０において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極である。
【０１３７】本発明の半導体装置は、タ−ンオン特性を劣化させることなく、タ−ンオフ時におけるオンゲ−ト部の正孔の排出効率を向上させ、導通状態から非導通状態になる際のタ−ンオフ特性を向上させることにより、タ−ンオン特性とタ−ンオフ特性のトレ−ドオフを改善するものである。
【０１３８】そこで、本発明では、従来のＰ型ベ−ス領域２とＰ- 型ベ−ス領域３について、以下の改良を施している。即ち、本発明の半導体装置は、Ｐ- 型ベ−ス領域３を有しておらず、その代わりに、図３９に示すように、オンゲ−ト部におけるＰ型ベ−ス領域２の部分５２を浅く（低濃度となるように）形成している。これにより、当該部分５２には、実質的にＰ- 型ベ−ス領域が形成されたのと同様の効果を有する。しかも、当該オンゲ−ト部５２は、必要最小限だけ形成できるため、タ−ンオフ時に当該オンゲ−ト部が悪影響を及ぼすということがなくなる。
【０１３９】次に、本願の第５の発明に係わる半導体装置の製造工程について説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９を形成する。
【０１４０】次に、図４１に示すように、例えば拡散法を用いて、基板１の表面領域にＰ型ベ−ス領域２およびＰ型ソ−ス領域４をそれぞれ形成する。この際、Ｐ型ベ−ス領域２については、従来と異なり、ボロンのイオン注入時に例えばオンゲ−ト部となる部分が凹状となるように切り込み（又はスリット）５３を入れておく。
【０１４１】すると、図４２に示すように、Ｐ型ベ−ス領域２の横方向拡散を行うことにより、Ｐ型ベ−ス領域２の切り込み５３がふさがり、当該切り込み部分のＰ型ベ−ス領域２は深さが浅く（濃度が低く）形成される。その結果、従来に比べ、Ｐ-型ベ−ス領域に相当する部分５４の面積が少なくなる（必要最小限となる）。最後に、カソ−ド電極１０及びアノ−ド電極１１を形成する。
【０１４２】上記製造工程では、従来技術と比べ、Ｐ- 型ベ−ス領域を形成する工程がなくなるため、製造工程が簡略化される。しかも、オンゲ−ト領域、即ちＮチャネル反転層５４を形成する低濃度のＰ型ベ−ス領域（浅い部分）２は、横方向拡散により形成しているため、少ない面積を有することになる。これにより、従来、タ−ンオフ時に電流が止まり難くなっていたＰ- 型ベ−ス領域を少なくできるため、タ−ンオフ効率を向上させることができる。
【０１４３】なお、タ−ンオン特性については、Ｐ型ベ−ス領域２の浅い部分は、Ｎチャネル反転層５４の形成に影響を及ぼさず、従来と同様に、ＮチャネルＭＯＳＦＥＴを駆動できる。その結果、タ−ンオン時において、電子は、Ｎ型エミッタ領域５からＮ- 型基板１へ十分に供給されるため、タ−ンオフ動作を劣化させることがない。
【０１４４】次に、図４３を参照して、タ−ンオン動作について説明する。まず、アノ−ドをプラスに、カソ−ドをマイナスに、ゲ−トをプラスにそれぞれバイアスすると、Ｐ型ベ−ス領域２の浅くなっている部分（オンゲ−ト領域）５４、即ち低濃度のＰ型ベ−ス領域２にＮチャネル反転層が形成され、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１へ電子が注入される。これにより、裏面Ｐ+ 型エミッタ層７から正孔１４が誘起され、Ｎ- 型ベ−ス領域１で伝導度変調を起し、Ｎ型エミッタ領域５がオンゲ−ト領域に接する部分１５が初期点弧領域となり、タ−ンオンをはじめる。そして、タ−ンオン領域が、Ｎ型エミッタ領域５の全域まで広がっていき、素子は完全にタ−ンオンする。
【０１４５】次に、図４４を参照して、タ−ンオフ動作について説明する。まず、アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、主電流１７が流れている状態で、ゲ−トをカソ−ドに対しマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル反転層１２が消える。一方、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域（基板）１表面にＰチャネル反転層１６が形成され、Ｐ型ベ−ス領域２ →Ｐチャネル反転層 →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路が形成される。これにより、主電流１７中の正孔は、当該経路を介して排出される。
【０１４６】これにより、Ｎ型エミッタ領域５からの電子の注入が止まり、主電流Ｉが流れなくなる。なお、本発明では、初期タ−ンオフ領域１９は、Ｐ型ソ−ス領域４側のＮ型エミッタ領域の部分となり、最終的には、エミッタ領域５の全体まで広がっていき、サイリスタはタ−ンオフする。
【０１４７】なお、本発明の半導体装置は、図４５に示すように、アノ−ド電極１１がＮ+型バッファ層６及び裏面Ｐ+ 型エミッタ層７に接続され、当該Ｎ+ 型バッファ層６と裏面Ｐ+ 型エミッタ層７が短絡されているものにも適用できる。
【０１４８】図４６は、本願の第５の発明の第２の実施例に係わる半導体装置を示すものである。なお、図４６において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極である。
【０１４９】この第２の実施例では、図３８に示す第１の実施例と以下の点において相違している。即ち、第２の実施例では、オンゲ−ト領域となるＰ型ベ−ス領域２の先端部を絞って狭くしたものである。具体的には、Ｐ型ベ−ス領域２、Ｎ型エミッタ領域５および当該Ｎ型エミッタ領域５上のカソ−ド電極１０のそれぞれについて、オンゲ−ト部分の幅を狭くした構造としている。その他の構成は、第１の実施例と同じである。
【０１５０】このような構成にすることで、オンゲ−ト領域は、さらに小さくなるため、タ−ンオフ時において主電流が残る部分が極めて少なくなり、タ−ンオフ特性が向上することになる。
【０１５１】次に、図４６の半導体装置の製造工程について説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９を形成する。次に、図４７に示すように、例えばイオン注入法を用いて、基板１の表面領域のＰ型ベ−ス領域２およびＰ型ソ−ス領域４の形成予定領域に、ボロンを注入する。この際、Ｐ型ベ−ス領域２の形成予定領域には、例えばオンゲ−ト部となる部分がとがっており、かつ、その先端に凹部（切り込み）５３を有するようにボロンが注入される。
【０１５２】次に、図４８に示すように、熱拡散法を用いて、Ｐ型ベ−ス領域２およびＰ型ソ−ス領域４をそれぞれ形成する。この時、Ｐ型ベ−ス領域２の切り込み５３がふさがることになるが、当該切り込み部分のＰ型ベ−ス領域２は深さが浅く（濃度が低く）なっている。その結果、従来に比べ、Ｐ- 型ベ−ス領域に相当する部分５４の面積が少なくなる。この後、Ｎ型エミッタ領域５、カソ−ド電極１０及びアノ−ド電極１１を形成する。
【０１５３】図４９は、図４６または図４８のIII −III ´線に沿う断面図を示している。上記製造方法を利用することにより、Ｐ型ベ−ス領域２のオンゲ−ト部の拡散深さを浅く（濃度を低く）することができ、実質的にＰ- 型ベ−ス領域が形成されることになる。しかも、このＰ- 型ベ−ス領域は、従来に比べ、十分に小さく形成されているため、タ−ンオフ特性を向上させることができる。
【０１５４】なお、本実施例における半導体装置の動作は、上記第１の実施例における半導体装置の動作と同じであるため、ここでは省略することにする。なお、参考のため、図５０にタ−ンオン動作についての当該半導体装置の状態を、また、図５１にタ−ンオフ動作についての当該半導体装置の状態を示しておく。
【０１５５】なお、第２の実施例では、図５２に示されるように、アノ−ド電極１１をＮ+型バッファ層６及び裏面Ｐ+ 型エミッタ層７に接続し、当該Ｎ+ 型バッファ層６と裏面Ｐ+ 型エミッタ層７を短絡してもよい。
【０１５６】本願の第５の発明においては、上記二つの実施例に限られず、ダブルゲ−ト構造の半導体装置や、Ｎ- 型基板１をＰ- 型基板に変えて、オンチャネルをＰチャネルＭＯＳＦＥＴ、オフチャネルをＮチャネルＭＯＳＦＥＴとする構造の半導体装置にも適用できる。
【０１５７】本願の第５の発明によれば、次のような効果を奏する。従来は、タ−ンオフ特性を向上させるために、Ｐ型ベ−ス領域２およびＰ型ソ−ス領域４の濃度を上げ、タ−ンオフ時に形成されるＰベ−ス領域、Ｐチャネル反転層、Ｐ型ソ−ス領域、カソ−ド電極という正孔の排出経路の抵抗を下げることにより、正孔の排出効率を向上させ、タ−ンオフ特性を向上させている。従って、従来は、オンゲ−ト領域となるＰ- 型ベ−ス領域３での正孔の排出効率が悪いという欠点がある。
【０１５８】これに対し、本発明では、オンゲ−ト領域となるＰ- 型ベ−ス領域をＰ型ベ−ス領域２の横方向拡散により形成している。即ち、低濃度のオンゲ−ト領域は、Ｐ型ベ−ス領域２の間に形成される。このため、Ｐ型ベ−ス領域２の横方向拡散の時間、温度などを制御することにより、オンゲ−ト領域の幅、濃度などは自由に変えることができる。
【０１５９】従って、タ−ンオフ時には、Ｐ型ベ−ス領域２からの正孔の排出を効率よく行うことができると共に、従来のようにＰ- 型ベ−ス領域での主電流の残りが発生しなくなり、タ−ンオフ効率を向上できる。一方、タ−ンオン時には、従来と同様に、オンゲ−ト領域においてＮチャネル反転層が形成されるため、Ｎ型エミッタ領域５からＮ- 型基板１へ電子の注入が行われ、タ−ンオン特性を劣化させることがない。しかも、オンゲ−ト領域は、タ−ンオン時にＮ型エミッタ領域５からＮ- 型基板１へ電子の注入を行うことができる最小の大きさに設定できるため、タ−ンオフ時においてタ−ンオフ特性に悪影響を与えることがない。
【０１６０】また、Ｐ型ベ−ス領域の先端部（オンゲ−ト部）およびＮ型エミッタ領域の先端部をそれぞれ細くすることにより、Ｐ- 型ベ−ス領域の幅の制御性が良好になると共に、タ−ンオフ時におけるエミッタ領域からの電子の注入が止まり易くなる。
【０１６１】このように、本発明では、タ−ンオン特性を劣化させることなく、タ−ンオフ特性を向上させることができ、タ−ンオン特性とタ−ンオフ特性のトレ−ドオフを改善することができる。
【０１６２】さらに、本発明では、オンゲ−ト領域となるＰ- 型ベ−ス領域をＰ型ベ−ス領域２の横方向拡散により形成しているため、従来技術で必要なＰ- 型ベ−ス領域の形成工程を省略することが可能である。このため、工程を簡略化又は短縮することができるという効果もある。
【０１６３】次に、本願の第６の発明について説明する。従来の技術の欄において、ＭＣＴは、自己消弧型素子として、タ−ンオフ効率を他に優先し改善する方向で開発が進められていることを既に述べている。そして、従来は、タ−ンオフ効率を向上させるべく、オン・ゲ−トとオフ・ゲ−トを分離し、さらにオン・ゲ−トとオフ・ゲ−トの割合も、大部分のゲ−トがオフ・ゲ−トになるような構造にしている。しかも、オン・ゲ−ト部以外の部分は、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域の濃度を高くし、タ−ンオフ時に形成されるＰ型ベ−ス領域、Ｐチャネル反転層、Ｐ型ソ−ス領域からなるホ−ル電流の排出経路の抵抗を下げる方法が用いられている。
【０１６４】しかしながら、このような方法によりタ−ンオフ特性を向上させようとする場合、オフゲ−トとなるＰチャネルＭＯＳＦＥＴを構成するＰ型ベ−ス領域及びＰ型ソ−ス領域は、横方向拡散により形成される。このため、当該Ｐ型ベ−ス領域及び当該Ｐ型ソ−ス領域の濃度が低下し、ＰチャネルＭＯＳＦＥＴのオン抵抗が下がらず、タ−ンオフ特性の向上の支障となっている。
【０１６５】これについて、さらに詳しく述べる。図５３R>３は、タ−ンオフ時に当該半導体装置の特性に影響する抵抗を概念的に示すものである。
【０１６６】図５３に示すように、タ−ンオフ時に、その特性に影響を与える抵抗は、Ｎ型エミッタ領域５の直下のＰ型ベ−ス領域２の拡散抵抗 ＲD と、ＰチャネルＭＯＳＦＥＴのオン抵抗 ＲOnである。そして、後者のオン抵抗ＲOnは、さらに純粋なチャネル抵抗 Ｒchと、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の横方向の拡散抵抗 ＲOB，ＲOSに分けることができる。
【０１６７】即ち、タ−ンオフ特性に影響を与えるこれら抵抗の全抵抗値 ＲA は、 ＲA ＝ ＲD ＋ Ｒch ＋ ＲOB ＋ ＲOS …（１） となる。
【０１６８】ここで、簡素化のため、ＰチャネルＭＯＳＦＥＴの拡散抵抗分ＲOB＋ＲOSを、ＲO でまとめると、上記（１）式は、ＲA ＝ ＲD ＋ Ｒch ＋ ＲO …（２）
となる。
【０１６９】このように、タ−ンオフ特性に影響を与える抵抗ＲA を、Ｐ型ベ−ス領域２の拡散抵抗ＲD と、ＰチャネルＭＯＳＦＥＴのチャネル抵抗Ｒch及び拡散抵抗ＲOとに分けた場合、ＲD を基準にしてその抵抗値を比較すると、 ＲO ： Ｒch ： ＲD ＝ １０００ ： １００ ： １ …（１） となる。
【０１７０】つまり、タ−ンオフ特性に最も影響を与える抵抗は、ＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO であることがわかる。従って、従来のように、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の濃度を高くして、その拡散抵抗ＲD を下げようとしても、全体の抵抗値としてはＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO が大きく響いてくるため、タ−ンオフ特性を効果的に向上させることが不可能である。
【０１７１】言い換えれば、タ−ンオフ特性を効果的に向上させるためには、まず、ＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO を低くすることが必要である。
【０１７２】図５４は、本願の第６の発明の第１の実施例に係わる半導体装置を示している。なお、図５４において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極、５５は、低抵抗膜である。
【０１７３】本発明の半導体装置は、サイリスタが導通状態から非導通状態になる際のタ−ンオフ特性を向上させるため、タ−ンオフ特性に最も影響を与える抵抗であるＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO を下げ、タ−ンオン特性とタ−ンオフ特性のトレ−ドオフを改善するものである。
【０１７４】このため、本発明では、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の表面に低抵抗膜５５を形成し、ＰチャネルＭＯＳＦＥＴが導通状態のとき、当該低抵抗膜５５に電流を流すことでＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO を低下させている。
【０１７５】この低抵抗膜５５は、Ｐ型ベ−ス領域２の表面においては、Ｎ- 型基板１及びＮ型エミッタ領域５に接触しないように、Ｐ型ベ−ス領域２上のみに形成されている。また、低抵抗膜５５は、Ｐ型ソ−ス領域４の表面においては、カソ−ド電極１０とＮ- 型基板１の間に形成され、かつ、カソ−ド電極１０に接続されている。なお、低抵抗膜５５は、ＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO よりも低い抵抗値を有する膜であれば特に限定されないが、主として金属膜、さらに製造工程上から高融点金属膜（例えばタングステンシリサイド膜、チタンシリサイド膜やモリブデンシリサイド膜など）が用いられる。
【０１７６】次に、図５４の半導体装置の製造工程について簡単に説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。また、拡散法により、基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３、Ｐ型ソ−ス領域４及びＮ型エミッタ領域５をそれぞれ形成する。
【０１７７】次に、全面に低抵抗膜５５を形成し、当該低抵抗膜５５をパタ−ニングすることにより、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の表面上に低抵抗膜５５の所定のパタ−ンを形成する。
【０１７８】次に、ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９を形成する。また、Ｐ型ソ−ス領域４及び及びＮ型エミッタ領域５上にカソ−ド電極１０を、裏面のＰ+ 型エミッタ層７上にアノ−ド電極１１をそれぞれ形成する。
【０１７９】次に、図５５を参照して、タ−ンオン動作について説明する。まず、アノ−ドをプラスに、カソ−ドをマイナスに、ゲ−トをプラスにそれぞれバイアスすると、Ｐ- 型ベ−ス領域３にＮチャネル反転層１２が形成され、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１へ電子が注入される。これにより、裏面Ｐ+ 型エミッタ層７から正孔１４が誘起され、Ｎ- 型ベ−ス領域１で伝導度変調を起し、Ｐ- 型ベ−ス領域３とＮ型エミッタ領域５が接する部分１５が初期点弧領域となり、タ−ンオンをはじめる。そして、タ−ンオン領域が、Ｎ型エミッタ領域５の全域まで広がっていき、素子は完全にタ−ンオンする。
【０１８０】次に、図５６を参照して、タ−ンオフ動作について説明する。まず、アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、主電流１７が流れている状態で、ゲ−トをカソ−ドに対しマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域が消える。一方、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域（基板）１表面にＰチャネル反転層１６が形成される。その結果、Ｐ型ベ−ス領域２ →低抵抗膜５５ →Ｐチャネル反転層 →低抵抗膜５５ →カソ−ド電極１０という経路が形成され、当該経路を介して主電流１７中の正孔５６がカソ−ド電極１０へ排出される。
【０１８１】このような動作により、Ｎ型エミッタ領域５からの電子の注入が止まるため、主電流１７が流れなくなる。なお、タ−ンオフ領域は、初期には、Ｐ型ソ−ス領域４側のＮ型エミッタ領域の部分１９となり、最終的には、エミッタ領域５の全体まで広がっていく。
【０１８２】上記構成によれば、本発明の半導体装置は、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域の表面上に低抵抗膜５５を有している。これにより、ＰチャネルＭＯＳＦＥＴの拡散抵抗Ｒ0 を下げることができ、Ｐ型ベ−ス領域２中の正孔５６を、効率的に当該Ｐ型ベ−ス領域２からＰ型ソ−ス領域４を介してカソ−ド電極１０へ排出できる。従って、タ−ンオフ特性の向上に貢献することができる。
【０１８３】以下、具体的に本発明の効果について述べる。図５７は、本発明に係わる半導体装置について、タ−ンオフ時に当該半導体装置の特性に影響する抵抗を概念的に示すもので、従来の半導体装置の特性に影響する抵抗を概念的に示す図５３に対応するものである。
【０１８４】従来は、専ら、タ−ンオフ特性に影響する抵抗のうち、Ｐ型ベ−ス領域２の拡散抵抗ＲD を下げることに重点が置かれている。これに対し、本発明は、ＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO を低くするものである。
【０１８５】本発明では、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の表面に低抵抗膜５５を形成することで、タ−ンオフ時に、Ｐ型ベ−ス領域２中の正孔を当該低抵抗膜５５を介してカソ−ド電極１０へ排出することを特徴とする。つまり、正孔電流は、例えば抵抗値がゼロに近いタングステンシリサイドなどの高融点金属膜を流れるため、拡散抵抗ＲO がなくなり、タ−ンオフ特性が向上する。
【０１８６】図５７において、従来（図５３）と同様に、タ−ンオフ特性に影響を与える抵抗を、Ｎ型エミッタ領域５の直下のＰ型ベ−ス領域２の拡散抵抗 ＲD と、ＰチャネルＭＯＳＦＥＴのチャネル抵抗Ｒch及び拡散抵抗ＲO （ＲOS＋ＲOB）とに分けると、これらの抵抗値の比は、 ＲO ： Ｒch ： ＲD ＝ １００ ： １００ ： １ …（１） となる。
【０１８７】つまり、タ−ンオフ特性に最も影響を与えるＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO は、従来と比較すると１／１０となる。このため、全抵抗値ＲA は、従来の１／１０に低減されることになる。
【０１８８】このように、本発明によれば、タ−ンオフ特性に影響を与える抵抗を小さくすることができるため、正孔電流を効率よくカソ−ド電極に排出できる。従って、タ−ンオフ特性を向上させることができる。しかも、タ−ンオン特性については、何ら影響を与えることがなく、従来と同様の特性を得ることができる。つまり、タ−ンオン特性を劣化させることなく、タ−ンオフ特性を向上させることができ、タ−ンオン特性とタ−ンオフ特性のトレ−ドオフを改善することができる。
【０１８９】なお、本願の第６の発明において、低抵抗膜５５の大きさ、形状、面積などは、当該低抵抗膜５５がＰ型ベ−ス領域２及びＰ型ソ−ス領域４の表面上に形成されている限り、当該実施例に特に限定されない。
【０１９０】また、本発明の半導体装置は、図５８に示すように、アノ−ド電極１１がＮ+型バッファ層６及び裏面Ｐ+ 型エミッタ層７に接続され、当該Ｎ+ 型バッファ層６と裏面Ｐ+ 型エミッタ層７が短絡されているものにも適用できる。
【０１９１】図５９は、本願の第６の発明の第２の実施例に係わる半導体装置を示している。なお、図５９において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極、５５は、低抵抗膜である。
【０１９２】本実施例の半導体装置は、図５４に示す第１の実施例に係わる半導体装置と以下の点において相違している。即ち、第１の実施例では、低抵抗膜５５は、ゲ−ト酸化膜８及びゲ−ト電極９と互いに重なり合っているが、本実施例では、低抵抗膜５５は、ゲ−ト酸化膜８及びゲ−ト電極９と重なり合っていない。その他の点は、第１の実施例と同じである。
【０１９３】これにより、低抵抗膜５５は、ゲ−ト電極９及びカソ−ド電極１０を形成した後に形成できる。
【０１９４】次に、図５９の半導体装置の製造工程について簡単に説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。また、ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９をそれぞれ形成する。
【０１９５】この後、拡散法により、基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３、Ｐ型ソ−ス領域４及びＮ型エミッタ領域５をそれぞれ形成する。また、全面に低抵抗膜５５を形成し、当該低抵抗膜５５をパタ−ニングすることにより、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の表面上に低抵抗膜５５の所定のパタ−ンを形成する。
【０１９６】次に、低抵抗膜５５の表面を酸化した後、酸化膜の一部を開孔し、Ｐ型ソ−ス領域４及び及びＮ型エミッタ領域５上にカソ−ド電極１０を、裏面のＰ+ 型エミッタ層７上にアノ−ド電極１１をそれぞれ形成する。
【０１９７】本実施例においても、第１の実施例と同様の効果を得ることができる。なお、当該半導体装置の動作原理については、第１の実施例と同じであるため、ここでは省略する。
【０１９８】図６０は、本願の第６の発明の第３の実施例に係わる半導体装置を示している。なお、図６０において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極、５５は、低抵抗膜である。
【０１９９】この半導体装置は、第１の実施例において、オフゲ−トとなるＰチャネルＭＯＳＦＥＴをディプレッションタイプにしたものである。なお、その動作原理は、第１の実施例と同じである。本実施例においても、第１の実施例と同様の効果を得ることができる。
【０２００】図６１は、本願の第６の発明の第４の実施例に係わる半導体装置を示している。なお、図６１において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極、５５は、低抵抗膜である。
【０２０１】この半導体装置は、第１の実施例において、低抵抗膜５５が、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４中に埋め込まれたものである。なお、その動作原理は、第１の実施例と同じである。
【０２０２】図６１の半導体装置の製造工程について簡単に説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。また、ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９をそれぞれ形成する。この後、拡散法により、基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３、Ｐ型ソ−ス領域４及びＮ型エミッタ領域５をそれぞれ形成する。
【０２０３】次に、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の表面を部分的にエッチングし、所定の深さの凹部を形成する。この後、全面に低抵抗膜５５を形成し、パタ−ニングすることにより、当該凹部にのみ低抵抗膜５５を残存させる。さらに、低抵抗膜５５の表面を酸化した後、酸化膜の一部を開孔し、低抵抗膜５５及び及びＮ型エミッタ領域５上にカソ−ド電極１０を、裏面のＰ+ 型エミッタ層７上にアノ−ド電極１１をそれぞれ形成する。
【０２０４】本実施例においても、第１の実施例と同様の効果を得ることができる。なお、当該半導体装置の動作原理については、第１の実施例と同じであるため、ここでは省略する。
【０２０５】
【発明の効果】以上、説明したように、本発明の半導体装置によれば、次のような効果を奏する。第一に、Ｐ型ベ−ス領域とＮ型エミッタ領域が共にカソ−ド電極に接続されるいわゆるショ−テッド・エミッタ構造を採用している。第二に、ゲ−ト電極直下に形成され、素子の耐圧を確保するための補助Ｐ型エミッタ領域を、カソ−ド電極に接続されるＰ型ソ−ス領域に接続している。第三に、Ｐ型ベ−ス領域を互いに電気的に接続される複数の拡散層から構成している。
【０２０６】これにより、タ−ンオフ動作について、点弧領域の残り易いオン・ゲ−ト部のオフ特性を向上させ、素子のタ−ンオフ特性を向上させることができる。また、タ−ンオフ特性を低下させることなく、タ−ンオン特性を向上させ、オン特性とオフ特性のトレ−ドオフを改善することができる。
【０２０７】また、第四に、Ｎ型エミッタ領域の深さが部分的に異なる、即ち不純物濃度が部分的に低くなるように構成している。第五に、オンゲ−ト領域におけるＮチャネル反転層が必要最小限となるように、Ｐ- 型ベ−ス領域をＰ型ベ−ス領域の接合により形成している。第六に、Ｐ型ベ−ス領域及びＰ型ソ−ス領域上に低抵抗膜を形成することにより、タ−ンオフ特性に最も影響を与える拡散抵抗成分をなくしている。
【０２０８】これにより、タ−ンオン特性を低下させることなく、タ−ンオフ特性を向上させ、オン特性とオフ特性のトレ−ドオフを改善することができる。
【図面の簡単な説明】
【図１】本願の第１の発明の一実施例に係わる半導体装置を示す図。
【図２】図１の半導体装置の平面図。
【図３】本願の第１の発明の他の実施例に係わる半導体装置を示す図。
【図４】図３の半導体装置の平面図。
【図５】本願の第１の発明の他の実施例に係わる半導体装置を示す図。
【図６】本発明の半導体装置のタ−ンオン動作を示す図。
【図７】本発明の半導体装置のタ−ンオフ動作を示す図。
【図８】本発明の半導体装置のタ−ンオフ動作を示す図。
【図９】本願の第１の発明の他の実施例に係わる半導体装置を示す図。
【図１０】本発明の半導体装置が形成されるチップ上の電極のパタ−ン配置を示す図。
【図１１】図１０のＸで囲った部分を示す図。
【図１２】本願の第２の発明の第１の実施例に係わる半導体装置を示す図。
【図１３】図１２の半導体装置のタ−ンオン動作を示す図。
【図１４】図１２の半導体装置のタ−ンオフ動作を示す図。
【図１５】本願の第２の発明の第２の実施例に係わる半導体装置を示す図。
【図１６】図１５の半導体装置の動作原理を示す図。
【図１７】本願の第２の発明の第３の実施例に係わる半導体装置を示す図。
【図１８】図１７の半導体装置の動作原理を示す図。
【図１９】本願の第２の発明の第４の実施例に係わる半導体装置を示す図。
【図２０】図１９の半導体装置のタ−ンオン動作を示す図。
【図２１】図１９の半導体装置のタ−ンオフ動作を示す図。
【図２２】本願の第２の発明の他の実施例に係わる半導体装置を示す図。
【図２３】本願の第３の発明の第１の実施例に係わる半導体装置を示す図。
【図２４】図２３の半導体装置のタ−ンオン動作を示す図。
【図２５】図２３の半導体装置のタ−ンオフ動作を示す図。
【図２６】本願の第３の発明の第２の実施例に係わる半導体装置を示す図。
【図２７】図２６の半導体装置のタ−ンオン動作を示す図。
【図２８】図２６の半導体装置のタ−ンオフ動作を示す図。
【図２９】本願の第３の発明の第３の実施例に係わる半導体装置を示す図。
【図３０】本願の第４の発明の第１の実施例に係わる半導体装置を示す図。
【図３１】図３０の半導体装置のタ−ンオン動作を示す図。
【図３２】図３０の半導体装置のタ−ンオフ動作を示す図。
【図３３】図３０の半導体装置の変形例を示す図。
【図３４】本願の第４の発明の第２の実施例に係わる半導体装置を示す図。
【図３５】図３４の半導体装置のタ−ンオン動作を示す図。
【図３６】図３４の半導体装置のタ−ンオフ動作を示す図。
【図３７】図３４の半導体装置の変形例を示す図。
【図３８】本願の第５の発明の第１の実施例に係わる半導体装置を示す図。
【図３９】図３８のＩ−Ｉ´線に沿う断面図。
【図４０】図３８のII−II´線に沿う断面図。
【図４１】本願の第５の発明の第１の実施例に係わる半導体装置の製造方法を示す図。
【図４２】本願の第５の発明の第１の実施例に係わる半導体装置の製造方法を示す図。
【図４３】図３８の半導体装置のタ−ンオン動作を示す図。
【図４４】図３８の半導体装置のタ−ンオフ動作を示す図。
【図４５】図３８の半導体装置の変形例を示す図。
【図４６】本願の第５の発明の第２の実施例に係わる半導体装置を示す図。
【図４７】本願の第５の発明の第２の実施例に係わる半導体装置の製造方法を示す図。
【図４８】本願の第５の発明の第２の実施例に係わる半導体装置の製造方法を示す図。
【図４９】図４６のIII −III ´線に沿う断面図。
【図５０】図４６の半導体装置のタ−ンオン動作を示す図。
【図５１】図４６の半導体装置のタ−ンオフ動作を示す図。
【図５２】図４６の半導体装置の変形例を示す図。
【図５３】タ−ンオフ特性に影響する抵抗を概念的に示す図。
【図５４】本願の第６の発明の第１の実施例に係わる半導体装置を示す図。
【図５５】図５４の半導体装置のタ−ンオン動作を示す図。
【図５６】図５４の半導体装置のタ−ンオフ動作を示す図。
【図５７】本願の第６の発明の半導体装置のタ−ンオフ特性に影響する抵抗を示す図。
【図５８】図５４の半導体装置の変形例を示す図。
【図５９】本願の第６の発明の第２の実施例に係わる半導体装置を示す図。
【図６０】本願の第６の発明の第３の実施例に係わる半導体装置を示す図。
【図６１】本願の第６の発明の第４の実施例に係わる半導体装置を示す図。
【図６２】従来の半導体装置を示す図。
【図６３】図６２の半導体装置のタ−ンオン動作を示す図。
【図６４】図６２の半導体装置のタ−ンオフ動作を示す図。
【図６５】図６２の半導体装置のタ−ンオフ動作を示す図。
【符号の説明】
１ …Ｎ- 型半導体基板、
２ …Ｐ型ベ−ス領域、
３ …Ｐ- 型ベ−ス領域、
４ …Ｐ型ソ−ス領域、
５ …Ｎ型エミッタ領域、
６ …Ｎ+ バッファ層、
７ …裏面Ｐ+ 型エミッタ領域、
８ …ゲ−ト酸化膜、
９ …ポリシリコンゲ−ト電極、
１０ …カソ−ド電極、
１１ …アノ−ド電極、
１２ …Ｎチャネル反転層、
１３ …電子電流、
１４，１８，２２ …正孔電流、
１５ …初期点弧領域、
１６，２１ …Ｐチャネル反転層、
１７ …主電流、
１９，２３ …初期タ−ンオフ領域、
２０ …補助Ｐ型エミッタ領域、
２４ …Ｐ- 型半導体基板、
２５ …Ｎ型ベ−ス領域、
２６ …Ｎ- 型ベ−ス領域、
２７ …Ｎ型エミッタ領域、
２８ …Ｐ型ソ−ス領域、
２９ …Ｐ+ バッファ層、
３０ …裏面Ｎ+ 型エミッタ領域、
３１ …ゲ−ト酸化膜、
３２ …ポリシリコンゲ−ト電極、
３３ …アノ−ド電極、
３４ …カソ−ド電極、
３５ …補助Ｎ型エミッタ領域、
３６ …Ｐチャネル反転層、
３７ …正孔電流、
３８，４１，４３ …電子電流、
３９ …主電流、
４０，４２ …Ｎチャネル反転層、
５０，５１ …初期点弧領域、
５２ …オンゲ−ト領域、
５３ …切り込み部、
５４ …Ｐチャネル反転層、
５５ …低抵抗膜、
５６ …正孔電流。
【０００１】
【産業上の利用分野】本発明は、ＭＯＳゲ−トでオン・オフできるＭＯＳゲ−ト駆動型サイリスタ（以下、ＭＣＴという。）の改良に関する。
【０００２】
【従来の技術】図６２は、従来のＭＣＴの構造の一例を示すものである。このＭＣＴの製造工程について簡単に述べる。まず、Ｎ- 型半導体基板１の裏面に、Ｎ+ バッファ層６、裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。また、当該基板１の表面に、ゲ−ト酸化膜８、ポリシリコン・ゲ−ト電極９を形成する。当該基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３、Ｐ型ソ−ス領域４、及び、Ｎ型エミッタ領域５をそれぞれ拡散法により形成する。また、ゲ−ト酸化膜８の一部を開口し、カソ−ド電極１０を形成すると共に、裏面からアノ−ド電極１１を形成する。
【０００３】次に、従来技術におけるＭＣＴの動作原理（タ−ンオン・タ−ンオフ）について述べる。なお、図６３６３は、タ−ンオン動作説明図を、図６４は、タ−ンオフ動作説明図を示している。また、図６３及び図６４中、（ａ）は平面図を、（ｂ）は図６２のＸ−Ｘ´線に沿う断面図を、（ｃ）は図６２のＹ−Ｙ´線に沿う断面図をそれぞれ示している。
【０００４】図６３を参照ながらタ−ンオン動作について説明する。アノ−ドをプラスに、カソ−ドをマイナスに、ゲ−トをプラスにそれぞれバイアスすると、Ｐ- 型ベ−ス領域３にＮチャネル反転層１２が形成され、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１へ電子が注入される。これにより、裏面Ｐ+ 型エミッタ層７から正孔１４が誘起され、Ｎ- 型ベ−ス領域１で伝導度変調を起し、Ｐ- 型ベ−ス領域３とＮ型エミッタ領域５が接する部分１５が初期点弧領域となり、タ−ンオンをはじめる。そして、タ−ンオン領域が、Ｎ型エミッタ領域５の全域まで広がっていき、素子は完全にタ−ンオンする。
【０００５】図６４及び６５を参照ながらタ−ンオフ動作について説明する。アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、主電流１７が流れている状態で、ゲ−トをマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域１２が消える。また、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域１表面にＰチャネル反転層１６が形成され、Ｐ型ベ−ス領域２、Ｐ型ソ−ス領域４及びカソ−ド電極１０が短絡され、主電流中の正孔１８がカソ−ド電極１０から排出される。この動作により、Ｎ型エミッタ領域５からの電子の注入が止まり、主電流１７が流れなくなる。これにより、Ｎ型エミッタ領域５において、Ｐ型ソ−ス領域４と対抗している領域１９からタ−ンオフが始まり、最終的には、Ｎ型エミッタ領域５の全域まで広がり、タ−ンオフが完了する。
【０００６】しかし、従来、ＭＣＴは、自己消弧型素子として、タ−ンオフ効率を他に優先し改善する方向で開発が進められている。このため、従来技術では、オン・ゲ−トとオフ・ゲ−トを分離し、さらにオン・ゲ−トとオフ・ゲ−トの割合も、大部分のゲ−トがオフ・ゲ−トになるような構造にしている。しかも、オン・ゲ−ト部以外の部分は、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域２の濃度を高くし、タ−ンオフ時に形成されるＰ型ベ−ス領域２、Ｐチャネル反転層１６、Ｐ型ソ−ス領域４からなるホ−ル電流の排出経路の抵抗を下げる方法が用いられている。
【０００７】このため、オフゲ−ト部のタ−ンオフは良好にできるが、オンゲ−ト部におけるタ−ンオフは、Ｐ- 型ベ−ス領域３のため、不純物濃度が低くなっている。このため、短絡抵抗が低くならず、正孔電流が十分に排出されていない。つまり、オンゲ−ト部におけるタ−ンオフは、効率よく行われてない。
【０００８】一方、タ−ンオン時においては、オン・ゲ−ト部からＮ- 型ベ−ス領域１に電子が注入されても、オン・ゲ−ト部以外のＮ型エミッタ領域５からの電子の注入は起こり難い。また、タ−ンオン動作は、オン・ゲ−ト領域がＮ型エミッタ領域５の全域へ広がっていくことにより行われている。従って、オンゲ−ト部の少ない従来の半導体装置では、タ−ンオフ特性に対しタ−ンオン特性の効率が悪く、オン特性とオフ特性のトレ−ドオフがとり難くなっている。
【０００９】
【発明が解決しようとする課題】このように、従来は、オンゲ−ト部におけるタ−ンオフが効率よく行われていない。一方、タ−ン・オフ特性に対して、タ−ン・オン特性の効率が悪く、オン特性とオフ特性のトレ−ドオフがとり難いという問題がある。
【００１０】本発明は、上記欠点を解決すべくなされたもので、その目的は、第一に、タ−ンオフ動作について、点弧領域の残り易いオン・ゲ−ト部のオフ特性を向上させ、素子のタ−ンオフ特性をさらに向上させること、第二に、タ−ンオフ特性を低下させることなく、タ−ンオン特性をも向上させ、オン特性とオフ特性のトレ−ドオフの改善を図ることである。
【００１１】
【課題を解決するための手段】上記目的を達成するため、本発明の半導体装置は、第１導電型の半導体基板と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域と、上記第１及び第２の半導体領域の双方に接触して形成される第１の電極と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域と、上記第３の半導体領域に接触して形成される第２の電極とを備えている。
【００１２】また、上記半導体基板の第１の主面側であって上記第１の半導体領域に隣接して形成される第２導電型の第４の半導体領域と、上記半導体基板及び上記第１の半導体領域及び上記第４の半導体領域上に絶縁膜を介して形成されるゲ−ト電極とをさらに備え、上記第１の電極が上記第４の半導体領域にも接触して形成されている。
【００１３】上記第１の半導体領域に接触して形成され、上記第１の半導体領域よりも不純物濃度が低い第５の半導体領域をさらに備え、上記ゲ−ト電極が上記第５の半導体領域上にも絶縁膜を介して形成されている。
【００１４】上記第１の半導体領域が上記半導体基板と接する部分は、上記第５の半導体領域が上記半導体基板と接する部分よりも多くなっている。
【００１５】上記半導体基板及び上記第３の半導体領域の双方に接触して形成されるバッファ層をさらに備えている。上記第２の電極は、上記第３の半導体領域及び上記バッファ層の双方に接触して形成されている。
【００１６】また、本発明の半導体装置は、第１導電型の半導体基板と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域と、上記半導体基板の第１の主面側であって少なくとも上記第１の半導体領域を取り囲んで形成される第２導電型の第４の半導体領域と、上記半導体基板及び上記第１の半導体領域及び上記第４の半導体領域上に絶縁膜を介して形成されるゲ−ト電極と、上記第２及び第４の半導体領域に接触して形成される第１の電極と、上記第３の半導体領域に接触して形成される第２の電極とを備えている。
【００１７】上記第１の電極は、上記第１の半導体領域にも接触して形成されている。上記第１の半導体領域に接触して形成され、上記第１の半導体領域よりも不純物濃度が低い第５の半導体領域をさらに具備し、上記ゲ−ト電極が上記第５の半導体領域上にも絶縁膜を介して形成されている。
【００１８】上記第１の半導体領域が上記半導体基板と接する部分は、上記第５の半導体領域が上記半導体基板と接する部分よりも多くなっている。
【００１９】上記半導体基板及び上記第３の半導体領域の双方に接触して形成されるバッファ層６をさらに備えている。上記第２の電極は、上記第３の半導体領域及び上記バッファ層の双方に接触して形成されている。
【００２０】さらに、本発明の半導体装置は、第１導電型の半導体基板と、上記半導体基板の第１の主面側に形成され、互いに接続されている複数の拡散層から構成される第２導電型の第１の半導体領域と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域と、上記第２の半導体領域に接触して形成される第１の電極と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域と、上記第３の半導体領域に接触して形成される第２の電極とを備える。
【００２１】上記第１の電極は、上記上記第１の半導体領域にも接触して形成されている。上記半導体基板の第１の主面側であって上記第１の半導体領域２に隣接して形成される第２導電型の第４の半導体領域と、上記半導体基板及び上記第１の半導体領域及び上記第４の半導体領域上に絶縁膜を介して形成されるゲ−ト電極とをさらに備え、上記第１の電極が上記第４の半導体領域にも接触して形成される。
【００２２】上記第４の半導体領域は、少なくとも上記第１の半導体領域を取り囲んで形成されている。
【００２３】上記第１の半導体領域に接触して形成され、上記第１の半導体領域よりも不純物濃度が低い第５の半導体領域をさらに備え、上記ゲ−ト電極が上記第５の半導体領域上にも絶縁膜を介して形成されている。
【００２４】上記第１の半導体領域が上記半導体基板と接する部分は、上記第５の半導体領域が上記半導体基板と接する部分よりも多くなっている。
【００２５】上記半導体基板及び上記第３の半導体領域の双方に接触して形成されるバッファ層をさらに備えている。上記第２の電極は、上記第３の半導体領域及び上記バッファ層の双方に接触して形成されている。
【００２６】上記第１の半導体領域を構成する複数の拡散層は、それらが互いに接触する部分における深さが、他の部分における深さに比べて浅くなっている。
【００２７】上記第１の電極は、各々の拡散層の深さが浅くなった部分において当該拡散層と接触して形成されている。
【００２８】また、本発明の半導体装置は、第１導電型の半導体基板と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域と、上記第１の半導体領域中に形成される一定の深さを有する拡散層から構成され、当該拡散層の一部分が、当該拡散層の他の部分に挟まれ、当該拡散層の他の部分よりも浅くなっている第１導電型の第２の半導体領域と、上記第２の半導体領域に接触して形成される第１の電極と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域と、上記第３の半導体領域に接触して形成される第２の電極とを備える。
【００２９】上記第２の半導体領域を構成する拡散層の浅い部分は、当該第２の半導体領域の他の部分に比べて不純物濃度が低くなっている。
【００３０】上記半導体基板の第１の主面側であって上記第１の半導体領域に隣接し、かつ上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域と、上記半導体基板及び上記第１の半導体領域及び上記第４の半導体領域上に絶縁膜を介して形成されるゲ−ト電極とをさらに備え、上記第１の電極が上記第４の半導体領域にも接触して形成されている。
【００３１】上記第１の半導体領域に接触して形成され、上記第１の半導体領域よりも不純物濃度が低い第２導電型の第５の半導体領域をさらに備え、上記ゲ−ト電極が上記第５の半導体領域上にも絶縁膜を介して形成されている。
【００３２】上記第１の半導体領域が上記半導体基板と接する部分は、上記第５の半導体領域が上記半導体基板と接する部分よりも多い。
【００３３】上記半導体基板１及び上記第３の半導体領域の双方に接触して形成されるバッファ層をさらに備える。上記第２の電極は、上記第３の半導体領域及び上記半導体基板の双方に接触して形成されている。
【００３４】また、本発明の半導体装置は、第１導電型の半導体基板と、上記半導体基板の第１の主面側に形成される一定の深さを有する拡散層から構成され、その拡散層の端部の一部分がオンゲ−ト領域となっており、かつ、当該拡散層の端部の一部分が、当該拡散層の他の部分に挟まれ、当該拡散層の他の部分よりも浅くなっている第２導電型の第１の半導体領域と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域と、上記第２の半導体領域に接触して形成される第１の電極と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域と、上記第３の半導体領域に接触して形成される第２の電極とを備える。
【００３５】上記オンゲ−ト領域となる第１の半導体領域の拡散層の浅い部分は、当該第１の半導体領域の拡散層の他の部分に比べて不純物濃度が低くなっている。上記第１の半導体領域の拡散層の浅い部分の不純物濃度は、１．０×１０18［ｃｍ-3］以下である。
【００３６】上記第１の半導体領域及び上記第２の半導体領域は、上記オンゲ−ト領域となる拡散層の浅い部分に近づくにつれて次第にその幅が狭まっており、かつ、当該第２の半導体領域上に形成されるカソ−ド電極も当該拡散層の浅い部分に近づくにつれて次第にその幅が狭まっている。
【００３７】上記半導体基板の第１の主面側であって上記第１の半導体領域に隣接し、かつ上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域と、上記半導体基板上及び上記拡散層の浅い部分を含む第１の半導体領域上及び上記第４の半導体領域上にそれぞれ絶縁膜を介して形成されるゲ−ト電極とをさらに備え、上記第１の電極が上記第４の半導体領域にも接触して形成されている。
【００３８】上記半導体基板及び上記第３の半導体領域の双方に接触して形成されるバッファ層をさらに備える。上記第２の電極は、上記第３の半導体領域及び上記半導体基板の双方に接触して形成されている。
【００３９】また、本発明の半導体装置は、第１導電型の半導体基板と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域と、上記第１の半導体領域に隣接し、上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域と、上記半導体基板及び上記第１の半導体領域及び上記第４の半導体領域上に絶縁膜を介して形成されるゲ−ト電極と、上記第４の半導体領域に接触して形成される第１の電極と、上記第３の半導体領域に接触して形成される第２の電極と、上記第１の半導体領域（オンゲ−ト領域を除く）のみに接触し、上記第４の半導体領域側の当該第１の半導体領域上に形成される第１の低抵抗膜と、上記第４の半導体領域及び上記第１の電極の双方に接触し、上記第１の半導体領域側の当該第４の半導体領域上に形成される第２の低抵抗膜とを備える。
【００４０】上記第１の低抵抗膜極は、上記第１の半導体領域中に埋め込まれ、上記第２の低抵抗膜極は、上記第４の半導体領域中に埋め込まれている。上記第１の半導体領域と上記第４の半導体領域が互いに接続されている。
【００４１】上記第１の半導体領域に接触して形成され、上記第１の半導体領域よりも不純物濃度が低い第２導電型の第５の半導体領域をさらに備え、上記ゲ−ト電極が上記第５の半導体領域上にも絶縁膜を介して形成されている。
【００４２】上記第１の半導体領域が上記半導体基板と接する部分は、上記第５の半導体領域が上記半導体基板と接する部分よりも多い。
【００４３】上記半導体基板及び上記第３の半導体領域の双方に接触して形成されるバッファ層をさらに備えている。上記第２の電極は、上記第３の半導体領域及び上記半導体基板の双方に接触して形成されている。
【００４４】
【作用】上記構成によれば、半導体装置の第１の電極が、第１の半導体領域と第２の半導体領域の双方に接続されている。これにより、タ−ンオフ時の正孔電流を、第１の半導体領域と第２の半導体領域の短絡部分からも排出でき、タ−ンオフ特性をさらに向上できる。
【００４５】また、素子の耐圧を確保するためゲ−ト電極の直下に形成される不純物領域を第４の半導体領域に接続している。言い換えれば、当該第４の半導体領域が第１の半導体領域を取り囲むように形成することで、タ−ンオフ時に、正孔電流の排出され難いオンゲ−ト部の正孔電流を、当該不純物領域（第４の半導体領域）を介して第１の電極へ排出することができ、タ−ンオフ特性を向上できる。
【００４６】さらに、第１の不純物領域を複数の拡散層から構成し、各々の拡散層が接触する部分の深さを、他の部分の深さよりも浅くすることで、当該浅い部分では、不純物濃度が低くなったと同様の効果を有し、タ−ンオン時に、第４の半導体領域から半導体基板へ電子が注入され易くなり、タ−ンオフ特性を劣化させずにタ−ンオン特性を向上できる。
【００４７】
【実施例】以下、図面を参照しながら、本発明の一実施例について詳細に説明する。まず、本願の第１の発明について説明する。図１は、本願の第１の発明の一実施例に係わる半導体装置を示している。また、図２は、図１の半導体装置の平面図を示している。なお、図１及び図２R>２において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極である。
【００４８】本発明の半導体装置は、カソ−ド電極１０が、Ｐ型ベ−ス領域２とＮ型エミッタ領域５の双方に接続され、当該Ｐ型ベ−ス領域２とＮ型エミッタ領域５が短絡されている点に特徴がある（ショ−テッド・エミッタ構造）。従って、Ｎ型エミッタ領域５は、例えば、図１R>１及び図２に示されるように、Ｐ型ベ−ス領域２中に線路状に細長く形成されてもよいし、図３及び図４に示されるように、Ｐ型ベ−ス領域２中に一定の間隔で複数個形成されてもよい。また、Ｎ型エミッタ領域５は、図５に示されるように、Ｐ型ベ−ス領域２がＰ- 型ベ−ス領域３の近傍において基板表面に現れるように形成されてもよい。
【００４９】なお、製造工程は、従来技術と同一であるが、以下に簡単に説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９を形成する。この後、拡散法により、基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３、Ｐ型ソ−ス領域４及びＮ型エミッタ領域５をそれぞれ形成する。最後に、カソ−ド電極１０及びアノ−ド電極１１を形成する。
【００５０】上記構成によれば、本発明の半導体装置は、カソ−ド電極１０がＰ型ベ−ス領域２とＮ型エミッタ領域５の双方に接続されているショ−テッド・エミッタ構造を有している。これにより、従来技術において問題となってたタ−ンオフ特性を向上させることができる。
【００５１】即ち、従来の構造では、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域２及びＰ型エミッタ領域４の濃度を上げ、タ−ンオフ時に形成される、Ｐ型ベ−ス領域２ →Ｐチャネル反転層 →Ｐ型ソ−ス領域４ →カソ−ド電極１０という主電流の正孔電流成分を排出するための経路の抵抗を下げることにより、正孔を効率よく排出させている。しかし、この方法のみでは、正孔の排出力は、主電流部とカソ−ド電極との電位差のみで決まるため、正孔の排出効率には一定の限界がある。即ち、主電流が高電流となると、Ｎ型エミッタ領域から注入される電子は、多量になり、これに伴う正孔の注入も多量となるため、Ｐチャネルゲ−ト部から正孔を排出するのみでは、主電流を遮断することは難しい。
【００５２】本発明によれば、Ｐチャネルゲ−ト部から正孔を排出するのみでなく、カソ−ド電極１０を、Ｐ型ベ−ス領域２とＮ型エミッタ領域５の双方に接続し、Ｐ型ベ−ス領域２とＮ型エミッタ領域５を短絡させている。このため、主電流中の正孔成分を、Ｐ型ベ−ス領域２から直接に、及び、Ｐチャネル反転層からＰ型ソ−ス領域４を経て間接に、カソ−ド電極１０へ排出させることができ、タ−ンオフ時の正孔の排出効率を向上できる。
【００５３】例えば、図６〜図８に示すように、アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、主電流１７が流れている状態で（図６参照）、ゲ−トをカソ−ドに対しマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域が消える。一方、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域（基板）１表面にＰチャネル反転層１６が形成され、Ｐ型ベ−ス領域２ →Ｐチャネル反転層 →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路が形成される。また、カソ−ド電極１０はＰ型ベ−ス領域２にも接続されているため、主電流中の正孔成分は、Ｐ型ベ−ス領域２ →カソ−ド電極１０という経路によっても排出される（図７及び図８参照）。つまり、主電流中の正孔成分は、二つの経路を経てカソ−ド電極へ排出されるため、従来の一つの経路のみの場合に比べて、タ−ンオフ特性がさらに向上する。
【００５４】なお、タ−ンオン状態において、主電流１７が流れている場合にも、主電流中の正孔成分は、Ｐ型ベ−ス領域とカソ−ド電極が短絡されている部分から排出されていることは言うまでもない。
【００５５】また、上記第１の実施例においては、いわゆるショ−テッド・エミッタ構造について説明したが、Ｐ型ベ−ス領域２とＮ型エミッタ領域５を短絡させる手段、即ちＰ型ベ−ス領域２、Ｎ型エミッタ領域５及びカソ−ド電極１０の形状や、面積の比率等は、Ｐ型ベ−ス領域とＮ型エミッタ領域がカソ−ド電極により短絡されている限り、特に限定されない。
【００５６】また、本発明の半導体装置は、図９に示すように、アノ−ド電極１１がＮ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７に接続され、当該Ｎ+ 型バッファ層６と裏面Ｐ+ 型エミッタ層７が短絡されているものにも適用できる。
【００５７】次に、本願の第２の発明について説明する。図１０〜図１２は、本願の第２の発明の第１の実施例に係わる半導体装置を示している。なお、図１０〜図１２１２において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極、２０は、補助Ｐ型エミッタ領域である。
【００５８】図１０は、本発明に係わる半導体装置が形成されるチップ上における電極のパタ−ン配置の概略を示すものである。また、図１１は、図１０のＸで囲った部分を詳細に示すものである。本発明に係わる半導体装置は、例えば図１２に示されるように、素子の耐圧を確保するためにゲ−ト電極の直下に形成される補助Ｐ型エミッタ領域２０を、タ−ンオフ時の正孔の排除に利用するため、当該補助Ｐ型エミッタ領域２０とＰ型ソ−ス領域４とを電気的に接続したものである。
【００５９】なお、製造工程は、従来技術と同一であるが、以下に簡単に説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。そして、拡散法により、補助Ｐ型エミッタ領域２０を形成する。ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９を形成する。この後、拡散法により、基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３及びＰ型ソ−ス領域４をそれぞれ形成する。この時、Ｐ型ソ−ス領域４と補助Ｐ型エミッタ領域２０とは、同時に、かつ、互いに接続されて形成できる。これにより、Ｐ型ソ−ス領域４，補助Ｐ型エミッタ領域２０は、Ｐ型ベ−ス領域２を取り囲むパタ−ンを有することになる。最後に、カソ−ド電極１０及びアノ−ド電極１１を形成する。
【００６０】次に、本発明の半導体装置の動作原理について説明する。まず、図１３を参照ながらタ−ンオン動作について説明する。アノ−ドをプラスに、カソ−ドをマイナスにバイアスし、さらにゲ−トをプラスにバイアスすると、Ｐ- 型ベ−ス領域３の表面にＮチャネル反転層１２が形成され、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１へ電子１３が注入される。これにより、裏面Ｐ+ 型エミッタ層７から正孔１４が誘起され、この正孔１４がＮ- 型ベ−ス領域１へ注入される。その結果、Ｎ- 型ベ−ス領域１で伝導度変調が起こり、Ｐ- 型ベ−ス領域３とＮ型エミッタ領域５が接する部分１５が初期点弧領域となり、タ−ンオンが始まる。そして、タ−ンオン領域が、Ｎ型エミッタ領域５の全域まで広がると、素子は完全にタ−ン・オンする。
【００６１】また、図１４を参照ながらタ−ンオフ動作について説明する。アノ−ドがプラスに、カソ−ドがマエナスにバイアスされ、アノ−ドからカソ−ドへ主電流１７が流れている状態で、ゲ−トをカソ−ドに対してマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域１２が消える。また、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域（基板）１の表面にＰチャネル反転層１６が形成されると共に、Ｐ- 型ベ−ス領域３と補助Ｐ型エミッタ領域２０間のＮ- 型ベ−ス領域１の表面にもＰチャネル反転層２１が形成される。
【００６２】このため、Ｎ型エミッタ領域５直下のＰベ−ス領域２や、Ｎ- 型ベ−ス領域１中に存在する正孔２２は、Ｐ- 型ベ−ス領域３ →Ｐチャネル反転層１６ →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路、及び、Ｐ- 型ベ−ス領域３→Ｐチャネル反転層２１ →補助Ｐ型エミッタ領域２０ →Ｐ型ソ−ス領域４→カソ−ド電極１０という経路の二つの経路を経て排出される。
【００６３】このような動作により、Ｎ型エミッタ領域５からの電子の注入が止まり、主電流１７が流れなくなる。そして、Ｎ型エミッタ領域５とＰ型ベ−ス領域２が対向している領域１９からタ−ンオフが始まると共に、最も正孔の残り易いオンゲ−ト領域においてもＰチャネル反転層２１の形成により、正孔２２が排出される。これにより、領域１９に加え、Ｎ型エミッタ領域５とＰ- 型エミッタ領域３が対向している領域２３でもタ−ンオフが始まり、これら領域１９，２３からＮ型エミッタ領域５の全域へタ−オフが広がり、素子はタ−ンオフする。
【００６４】図１５は、本願の第２の発明の第２の実施例に係わる半導体装置を示している。この実施例は、上記第１の発明であるショ−テッド・エミッタ構造と、上記第２の発明に係わる半導体装置を組み合わせたものである。
【００６５】本実施例に係わる半導体装置の動作原理について説明する。なお、タ−ンオン動作は、図１３における半導体装置と同様であるため、その説明は省略する。以下、タ−ンオフ動作について図１６を参照しながら説明する。アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、アノ−ドからカソ−ドへ主電流１７が流れている状態で、ゲ−トをカソ−ドに対してマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域１２が消える。また、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域１の表面にＰチャネル反転層１６が形成されると共に、Ｐ- 型ベ−ス領域３と補助Ｐ型エミッタ領域２０間のＮ- 型ベ−ス領域１の表面にもＰチャネル反転層２１が形成される。
【００６６】このため、主電流中の正孔１８は、Ｐ型ベ−ス領域２ →Ｐチャネル反転層１６ →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路を経て排出されると共に、正孔２２は、Ｐ- 型ベ−ス領域３ →Ｐチャネル反転層２１ →補助Ｐ型エミッタ領域２０ →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路を経て排出される。
【００６７】また、本実施例の半導体装置はＰ型ベ−ス領域２がカソ−ド電極１０に接続されているショ−テッド・エミッタ構造を有するため、正孔４４は、Ｐ型ベ−ス領域２ →カソ−ド電極１０という経路を経て排出される。これにより、正孔の排出効率がさらに向上することになる。そして、このような動作により、Ｎ型エミッタ領域５からの電子の注入が止まり、主電流１７が流れなくなる。その結果、素子はタ−ンオフする。
【００６８】図１７及び図１８は、本願の第２の発明の第３の実施例に係わる半導体装置を示している。この実施例は、上記第１の発明であるショ−テッド・エミッタ構造と、当該第２の発明に係わる半導体装置を組み合わせたものである。なお、本実施例に係わる半導体装置は、図１５の第２の実施例に比べ、Ｎ型エミッタ領域５の形状が異なるのみで、他は同じであるため、その動作原理等についての説明は省略する。
【００６９】図１９は、本願の第２の発明の第４の実施例に係わる半導体装置を示している。この実施例は、図１２１２の半導体装置の導電型を反対にしたもの、即ちＮ- 基板１をＰ- 基板２４に変えたものである。なお、図１９R>９において、２４は、Ｐ- 型半導体基板、２５は、Ｎ型ベ−ス領域、２６は、Ｎ- 型ベ−ス領域、２７は、Ｎ型ソ−ス領域、２８は、Ｐ型エミッタ領域、２９は、Ｐ+ 型バッファ層、３０は、裏面Ｎ+ 型エミッタ層、３１は、ゲ−ト酸化膜、３２は、ポリシリコン・ゲ−ト電極、３３は、アノ−ド電極、３４は、カソ−ド電極、３５は、補助Ｎ型エミッタ領域である。
【００７０】製造工程について以下に簡単に説明する。まず、Ｐ- 型半導体基板２４に、Ｎ+ 型バッファ層２９及び裏面Ｎ+ 型エミッタ層３０をそれぞれ形成する。そして、拡散法により、補助Ｎ型エミッタ領域３５を形成する。ゲ−ト酸化膜３１及びポリシリコン・ゲ−ト電極３２を形成する。この後、拡散法により、基板２４の表面領域に、Ｎ型ベ−ス領域２５、Ｎ- 型ベ−ス領域２６、Ｎ型ソ−ス領域２７及びＰ型エミッタ領域２８をそれぞれ形成する。この時、Ｎ型ソ−ス領域２７と補助Ｎ型エミッタ領域３５とは、同時に、かつ、互いに接続されて形成できる。これにより、Ｎ型ソ−ス領域２７，３５は、Ｎ型ベ−ス領域２５を取り囲むようなパタ−ンを有することになる。最後に、アノ−ド電極３３及びカソ−ド電極３４を形成する。
【００７１】次に、本発明の半導体装置の動作原理について説明する。まず、図２０を参照ながらタ−ンオン動作について説明する。アノ−ドをプラスに、カソ−ドをマエナスにバイアスし、さらにゲ−トをマエナスにバイアスすると、Ｎ- 型ベ−ス領域２６の表面にＰチャネル反転層３６が形成され、Ｐ型エミッタ領域２８からＰ- 型ベ−ス領域（基板）２４へ正孔３７が注入される。これにより、電子３８が、裏面Ｎ+ 型エミッタ層３０からＰ- 型ベ−ス領域２４へ注入される。その結果、Ｐ- 型ベ−ス領域２４で伝導度変調が起こり、Ｎ- 型ベ−ス領域２６がＰ型エミッタ領域２８と対面する部分３６が初期点弧領域となり、タ−ンオンが始まる。そして、タ−ンオン領域が、Ｐ型エミッタ領域２８の全域まで広がると、素子は完全にタ−ン・オンする。
【００７２】また、図２１を参照ながらタ−ンオフ動作について説明する。アノ−ドがプラスに、カソ−ドがマエナスにバイアスされ、アノ−ドからカソ−ドへ主電流３９が流れている状態で、ゲ−トをプラスにバイアスすると、タ−ンオン時に形成されていたＰチャネル反転層３６が消える。また、Ｎ型ベ−ス領域２５及びＮ型ソ−ス領域２７間のＰ- 型ベ−ス領域２４の表面にＮチャネル反転層４０が形成されると共に、Ｎ- 型ベ−ス領域２６と補助Ｎ型エミッタ領域３５間のＰ- 型ベ−ス領域２４の表面にもＮチャネル反転層４２が形成される。
【００７３】このため、主電流中の電子４１は、Ｎ型ベ−ス領域２５ →Ｎチャネル反転層４０ →Ｎ型ソ−ス領域２７ →アノ−ド電極３３という経路を経て排出されると共に、Ｎ型ベ−ス領域２５中の電子４３は、Ｎ- 型ベ−ス領域２６ →Ｎチャネル反転層４２ →補助Ｎ型エミッタ領域３５ →Ｎ型ソ−ス領域２７ →アノ−ド電極３３という経路を経て排出される。そして、このような動作により、Ｐ型エミッタ領域２８からの正孔の注入が止まり、主電流が流れなくなる。その結果、素子はタ−ンオフする。
【００７４】なお、本願の第２の発明に関する上記第１乃至第４の実施例において、これらを組み合わせたもの、例えば図１２の半導体装置と図１９の半導体装置を組み合わせたいわゆるダブルゲ−ト構造の半導体装置にも、本発明は有効である。また、本発明は、図２２に示されるようなアノ−ド電極１１がＮ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７に接続され、当該Ｎ+ 型バッファ層６と裏面Ｐ+ 型エミッタ層７が短絡されているものにも適用できる。
【００７５】上記構成によれば、本発明の半導体装置は、Ｐ型ソ−ス領域４と補助Ｐ型エミッタ領域２０が一体として形成され、互いに電気的に接続された構造を有している。また、これらＰ型ソ−ス領域４，補助Ｐ型エミッタ領域２０は、Ｐ型ベ−ス領域２を取り囲むようなパタ−ンを有している。これにより、従来技術において問題となってたタ−ンオフ特性をさらに向上させることができる。
【００７６】即ち、従来の構造では、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の濃度を上げ、タ−ンオフ時に形成される、Ｐ型ベ−ス領域−Ｐチャネル反転層−Ｐ型ソ−ス領域−カソ−ド電極 という主電流の正孔電流成分を排出するための経路の抵抗を下げることにより、正孔を効率よく排出させている。しかし、この方法のみでは、正孔の排出効率の向上によりタ−ンオフし易くなるが、オンゲ−ト領域として働くＰ- 型ベ−ス領域３に対面するＮ型エミッタ領域５では、依然として正孔の排出経路の抵抗が高い。このため、正孔が排出され難く、タ−ンオンしている部分が残り、タ−ンオフの排出効率にはの限界がある。
【００７７】本発明は、このようにオンゲ−ト領域となるＰ- 型ベ−ス領域３と接するＮ型エミッタ領域５においてもタ−ンオフが生じるように、Ｐ- 型ベ−ス領域３近傍のＮ- 型ベ−ス領域（基板）１中に、Ｐ型ソ−ス領域４と電気的に接続される補助Ｐ型エミッタ領域２０を形成するものである。これにより、タ−ンオフ時において、Ｐ- 型ベ−ス領域−Ｐチャネル反転層−補助Ｐ型エミッタ領域−Ｐ型ソ−ス領域−カソ−ド電極 という経路からも正孔を排出できるようになるため、Ｎ型エミッタ領域のほぼ全域からタ−ンオフが生じ、その結果、タ−ンオフ効率がさらに向上する。
【００７８】例えば、図１４において示すように、Ｐ- 型ベ−ス領域３の近傍には、補助Ｐ型エミッタ領域２０が形成され、しかもその補助Ｐ型エミッタ領域２０は、Ｐ型ソ−ス領域４に接続されている。このため、Ｎ型エミッタ領域５の全周囲にＰ型ソ−ス領域４，補助Ｐ型エッタ領域２０が存在することになる。そして、補助Ｐ型エミッタ領域２０は、カソ−ド電極１０に直接接続されていないが、Ｐ型ソ−ス領域４と接続されているため、実質上はカソ−ド電極１０に接続されていることになる。
【００７９】従って、素子は、アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、アノ−ドからカソ−ドへ主電流が流れている状態で、ゲ−トをマエナスにバイアスすると、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域（基板）１の表面にＰチャネル反転層１６が形成されると共に、Ｐ- 型ベ−ス領域３と補助Ｐ型エミッタ領域２０間のＮ- 型ベ−ス領域１の表面にもＰチャネル反転層２１が形成される。
【００８０】そして、大部分の正孔１８が、主電流からＰ型ベ−ス領域１ →Ｐチャネル反転層１６ →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路を経て排出されると共に、Ｐ- 型ベ−ス領域３ →Ｐチャネル反転層２１ →補助Ｐ型エミッタ領域２０ →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路を経ても排出される。そして、タ−ンオフ領域は、Ｎ型エミッタ領域５の所定の領域１９，２３からＮ型エミッタ領域５の全域まで広がり、素子がタ−ンオフする。
【００８１】このように、従来技術では、Ｐ- ベ−ス領域ではタ−ンオフがＰ型ソ−ス領域と対向している部分のＮエミッタ領域のみから広がってくるため、最後までタ−ンオフし難い。しかし、本発明では、これに加えて、Ｐ- ベ−ス領域からもタ−ンオフが始まるため、タ−ンオフ特性が向上することになる。また、本発明は、上記第１の発明であるショ−テッド・エミッタ構造と組み合わせることにより、正孔の排出効率がさらによくなり、タ−ンオグ特性が向上する。
【００８２】次に、本願の第３の発明について説明する。図２３は、本願の第３の発明の第１の実施例に係わる半導体装置を示すものである。図２３において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極である。
【００８３】本発明の半導体装置は、Ｐ型ベ−ス領域２が、複数の拡散層２ａ，２ｂ…から構成されているものである。但し、各々の拡散層２ａ，２ｂ…は、互いに電気的に接続されていることが必要である。このような構造とすることにより、拡散層２ａ，２ｂ…同士の接続部分では、拡散層の深さが比較的に浅くなり、結果として、当該接続部にＰ- 型ベ−ス領域が形成されたと同様の効果を有するものである。従って、タ−ンオン時において、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１への電子の注入が起こり易くなり、タ−ンオン特性がさらに向上するものである。
【００８４】なお、製造工程は、従来技術とほぼ同一であるが、以下に簡単に説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９を形成する。この後、拡散法により、基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３、Ｐ型ソ−ス領域４及びＮ型エミッタ領域５をそれぞれ形成する。なお、Ｐ型ベ−ス領域２形成のための拡散は、以下のように行う。まず、拡散孔を部分的に複数個設け、Ｐ型不純物を基板１中へ注入する。そして、不純物の拡散を行い、横方向拡散によって互いに拡散層２ａ，２ｂ…がつながるように、かつ、当該拡散層２ａ，２ｂ…の接続部分における拡散層深さが他の部分に比べて浅くなるようにＰ型ベ−ス領域２を形成する。最後に、カソ−ド電極１０及びアノ−ド電極１１をそれぞれ形成する。
【００８５】次に、本発明の半導体装置の動作原理について説明する。まず、図２４を参照ながらタ−ンオン動作について説明する。アノ−ドをプラスに、カソ−ドをマイナスにバイアスし、さらにゲ−トをプラスにバイアスすると、Ｐ- 型ベ−ス領域３の表面にＮチャネル反転層１２が形成され、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１へ電子１３が注入される。これにより、裏面Ｐ+ 型エミッタ層７から正孔１４が誘起され、この正孔１４がＮ- 型ベ−ス領域１へ注入される。
【００８６】その結果、Ｎ- 型ベ−ス領域１で伝導度変調が起こり、Ｐ型ベ−ス領域２を構成する拡散層２ａ，２ｂ…が互いに接触する部分、即ちＰ型ベ−ス領域２の深さの浅い部分２１近傍のＮ型エミッタ領域５から、電子２２が、Ｎ- 型ベ−ス領域１に注入される。これにより、Ｐ- 型ベ−ス領域３に面する部分１５のＮ型エミッタ領域と、Ｐ型ベ−ス領域２の深さの浅い部分２１のＮ型エミッタ領域がそれぞれ初期点弧領域となり、タ−ンオンが始まる。そして、タ−ンオン領域が、Ｎ型エミッタ領域の全域まで広がると、素子は完全にタ−ン・オンする。
【００８７】また、図２５を参照ながらタ−ンオフ動作について説明する。アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、アノ−ドからカソ−ドへ主電流１７が流れている状態で、ゲ−トをカソ−ドに対してマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域１２が消える。また、Ｐ型ベ−ス領域２及びＰ型エミッタ領域４間のＮ- 型ベ−ス領域１の表面にＰチャネル反転層１６が形成される。
【００８８】このため、Ｎエミッタ領域５直下のＰ型ベ−ス領域２、Ｎ- 型ベ−ス領域１中に存在する正孔は、Ｎ- 型ベ−ス領域１ →Ｐ型ベ−ス領域２ →Ｐチャネル反転層１６ →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路を経て排出される。なお、拡散層２ａ，２ｂ…同士の接続部分が複数存在するため、言い換えればＰ- ベ−ス領域がＰ型ベ−ス領域２中に交互に複数存在するため、当該接続部分の近傍のＮ- 型ベ−ス領域１中に存在する正孔は、低抵抗のＰ型ベ−ス領域２を通って、Ｐチャネル反転層１６ →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路を経て排出される。
【００８９】このような動作により、Ｎ型エミッタ領域５からの電子の注入が止まり、主電流１７が流れなくなる。なお、正孔は、上述の経路で排出されるため、Ｐ型ベ−ス領域２の浅い部分、即ち高抵抗のＰ- ベ−ス領域の存在による電流遮断能力の低下はほとんどない。これにより、従来構造に比べ、タ−ンオン、タ−ンオフ特性のトレ−ドオフが大幅に改善される。
【００９０】図２６は、本願の第３の発明の第２の実施例に係わる半導体装置を示している。また、図２７及び図２８は、図２６の半導体装置のタ−ン・オン、タ−ン・オフの動作原理図を示している。
【００９１】製造工程は、第１の実施例と同様に、Ｐ型ベ−ス領域２を部分的に拡散すると共に、Ｎ型エミッタ領域５も部分的に拡散するものであり、従来技術とほぼ同一であるため、ここでは省略する。また、本実施例における半導体装置の動作原理について、タ−ンオン動作（図２７参照）については、第１の実施例と同様であるため、ここでは省略し、タ−ンオフ動作のみについて以下に説明する。
【００９２】図２８を参照しながらタ−ンオフ動作について説明する。アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、アノ−ドからカソ−ドへ主電流１７が流れている状態で、ゲ−トをカソ−ドに対してマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル反転層１２（図２７参照）が消える。また、Ｐ型ベ−ス領域２及びＰ型エミッタ領域４間のＮ- 型ベ−ス領域１の表面にＰ-チャネル反転層１６が形成され、Ｐ型ベ−ス領域２、Ｐ型エミッタ領域４及びカソ−ド電極１０が互いに短絡され、主電流中の正孔１８がカソ−ド電極１０に排出される。
【００９３】また、この構造では、カソ−ド電極１０により、Ｎ型エミッタ領域５とＰ型ベ−ス領域２が常に短絡されているため、その短絡部分からも、正孔２３が排出される。これにより、タ−ンオフ時の正孔の排出効率は、さらに向上することになる。そして、このような動作により、Ｎ型エミッタ領域５からの電子の注入が止まるため、主電流１７は流れなくなり、この素子は、タ−ンオフする。なお、この構造は、一般的に、ショ−テッド・エミッタ構造と呼ばれている。
【００９４】以上、ここでは、２つの実施例について説明したが、この他に、第１及び第２の実施例の双方を用いるダブルゲ−ト構造や、Ｎ- 型基板をＰ- 型基板に変え、オンチャネル・オフチャネルをそれぞれＰチャネルＭＯＳＦＥＴ、ＮチャネルＭＯＳＦＥＴとした構造にも適用できることは言うまでもない。
【００９５】また、本発明は、図２９に示されるようなアノ−ド電極１１がＮ+ 層６及び裏面Ｐ+ 型エミッタ層７に接続され、当該Ｎ+ 層６と裏面Ｐ+ エミッタ層７が短絡されているものにも適用できる。
【００９６】上記構成によれば、本発明の半導体装置は、Ｐ型ベ−ス領域２が、複数の拡散層２ａ，２ｂ…から構成されているため、各々の拡散層２ａ，２ｂ…の接続部分にＰ- 型ベ−ス領域が実質的に形成されることになる。これにより、従来技術において問題となってたタ−ンオフ特性を向上させることができる。
【００９７】即ち、従来の構造では、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域２、Ｐ型ソ−スタ領域４の濃度を上げ、タ−ンオフ時の正孔排出経路の抵抗を下げると共に、オンゲ−ト領域は、セル内の端部に形成されたわずかなＰ- 型ベ−ス領域３に設けられている。このため、タ−ンオン動作は、Ｎ型エミッタ領域５の端部のＰ- 型ベ−ス領域３と接する部分が初期点弧領域１５となり、Ｎ型エミッタ領域の中央部へ広がっていき、タ−ンオンするように構成されている。しかし、初期点弧領域１５が、Ｎ型エミッタ領域の端部のわずかな領域で、その部分からＮ型エミッタ領域５の全域へ広がるには相当の時間がかかるため、効率が悪く、タ−ンオン特性に悪影響を与えている。
【００９８】本発明では、オンゲ−ト領域部のみからタ−ンオンさせるのではなく、Ｐ型ベ−ス領域２を複数の拡散層２ａ，２ｂ…で構成し、部分的に深さの浅い部分を複数設け、タ−ンオン開始時、これらの部分をＮ- 型ベ−ス領域１における伝導度変調の際にＮ型エミッタ領域５から電子が注入され易い部分とし、タ−ンオン電圧を下げている。つまり、初期点弧領域を多く設けてタ−ンオン特性を向上させるのである。
【００９９】本願第３の発明によれば、以下の効果を得ることができる。即ち、Ｐ型ベ−ス領域２は、複数の拡散層２ａ，２ｂ…から構成され、各々の拡散層２ａ，２ｂ…は、互いに電気的に接続されている。これにより、拡散層２ａ，２ｂ…同士の接続部分では、拡散層の深さが比較的に浅くなり、結果として、当該接続部分に不純物濃度の低いＰ- 型ベ−ス領域２０，２１が形成される。
【０１００】このため、タ−ンオン時、アノ−ドをプラスに、カソ−ドをマエナスにバイアスし、さらにゲ−トをプラスにバイアスすると、Ｐ- 型ベ−ス領域３の表面にＮチャネル反転層１２が形成される。また、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域１へ電子が注入されると、裏面Ｐ型エミッタ領域７から誘起される正孔がＮ- 型ベ−ス領域１へ注入される。また、Ｐ- 型ベ−ス領域３に接するＮ型エミッタ領域３からＮ- 型ベ−ス領域１へ電子が注入されると共に、Ｐ型ベ−ス領域２における深さの浅い部分２０，２１からも電子２２がＮ- 型ベ−ス領域１へ注入される。
【０１０１】このような動作により、タ−ンオン領域が、Ｐ- 型ベ−ス領域３に接するＮ型エミッタ領域５と、Ｐ型ベ−ス領域２における深さの浅い部分２０，２１に接するＮ型エミッタ領域を初期点弧領域として広がっていくことになる。
【０１０２】このように、従来技術では、初期点弧領域がＰ- 型ベ−ス領域３に接するＮ型エミッタ領域５のみであったが、本発明では、さらにＰ型ベ−ス領域２における深さの浅い部分２０，２１に接するＮ型エミッタ領域も加わっている。これにより、初期点弧領域の数が多くなり、タ−ンオン特性が向上する。
【０１０３】また、タ−ンオフ特性については、Ｐ型ベ−ス領域２における深さの浅い部分２０，２１の近傍は、従来技術のＰ型ベ−ス領域となっているため、オフゲ−ト効率に影響をほとんど与えることがない。このように、タ−ンオフ特性を劣化させることなく、タ−ンオン特性を向上させることができ、設計におけるタ−ンオンとタ−ンオフとのトレ−ドオフは向上することとなる。
【０１０４】さらに、本発明では、第２の実施例で示すように、ショ−テッド・エミッタ構造と組み合わせることによって、さらに正孔の排出効率を向上させることができる。また、Ｐ型ベ−ス領域２における深さの浅い部分２０，２１の近傍にショ−テッド・エミッタを設ければ、タ−ンオン時の電子の注入の起こり易い部分でも、タ−ンオン特性が向上し、タ−ンオンとタ−ンオフとのトレ−ドオフを向上させることができる。
【０１０５】次に、本願の第４の発明について説明する。従来の技術の欄において、ＭＣＴは、自己消弧型素子として、タ−ンオフ効率を他に優先し改善する方向で開発が進められていることを既に述べている。そして、従来は、タ−ンオフ効率を向上させるべく、オン・ゲ−トとオフ・ゲ−トを分離し、さらにオン・ゲ−トとオフ・ゲ−トの割合も、大部分のゲ−トがオフ・ゲ−トになるような構造にしている。しかも、オン・ゲ−ト部以外の部分は、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域の濃度を高くし、タ−ンオフ時に形成されるＰ型ベ−ス領域、Ｐチャネル反転層、Ｐ型ソ−ス領域からなるホ−ル電流の排出経路の抵抗を下げる方法が用いられている。
【０１０６】しかしながら、このような方法によりタ−ンオフ特性を向上させようとする場合には、さらに以下のような欠点がある。即ち、例えばその欠点を図６５に示す従来のＭＣＴを参照して説明すると、Ｎ型エミッタ領域５直下のＮＰＮ- Ｐ+ のサイリスタがタ−ンオンし、当該サイリスタが導通状態になると、Ｎ型エミッタ領域５からＰ型ベ−ス領域２へ電子が注入される。
【０１０７】そして、当該サイリスタをタ−ンオフさせる場合、ゲ−ト電極９に負の電圧を印加すると、Ｐ型ベ−ス領域２とＰ型ソ−ス領域４間のＮ- 型半導体基板１の表面にＰチャネル反転層１６が形成される。これにより、Ｐ型ベ−ス領域２、Ｐ型ソ−ス領域４及びカソ−ド電極１０が短絡され、主電流中の正孔１８がカソ−ド電極１０から排出される。
【０１０８】ところが、かかる経路により主電流中の正孔１８を排出させても、その排出量には限界があるため、Ｎ型エミッタ領域５からＰ型ベ−ス領域２へ注入される電子は、なかなか途絶えることがない。つまり、タ−ンオフ時に、かかる電子の注入を直ちに止めることができず、十分なタ−ンオフ特性を得ることができないという欠点がある。
【０１０９】図３０は、本願の第４の発明の第１の実施例に係わる半導体装置を示している。また、図３１及び図３２は、それぞれ図３０の半導体装置を三方向から詳細に示す断面図である。なお、図３０乃至図３２において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極である。
【０１１０】本発明の半導体装置は、サイリスタが導通状態から非導通状態になる際のタ−ンオフ特性を向上させ、タ−ンオン特性とタ−ンオフ特性のトレ−ドオフを改善するものである。
【０１１１】このため、本発明では、Ｎ型エミッタ領域５について以下の改良を施している。即ち、当該Ｎ型エミッタ領域５は、その深さが一様ではなく、部分的に浅くなっている箇所を有している。ここで注意しなければならないのは、本発明は、上述の図３に示すように、カソ−ド電極１０を、Ｐ型ベ−ス領域２とＮ型エミッタ領域５の双方に接続するショ−テッド・エミッタ構造とするのではなく、カソ−ド電極１０は、あくまでＮ型エミッタ領域５にのみ接続されるが、当該Ｎ型エミッタ領域５の深さが部分的に異なるものである。
【０１１２】そこで、図３０の半導体装置の製造工程について簡単に説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９を形成する。この後、拡散法により、基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３、Ｐ型ソ−ス領域４及びＮ型エミッタ領域５をそれぞれ形成する。
【０１１３】なお、Ｎ型エミッタ領域５の形成に際しては、拡散孔を部分的に複数開孔し、Ｐ型ベ−ス領域２中にＮ型不純物を注入する。この後、熱処理等により、当該Ｎ型不純物を横方向拡散させ、当該不純物領域を互いに接触させる。その結果、当該不純物領域の接触部分の深さが浅くなっている一つのＮ型エミッタ領域５が形成される。最後に、カソ−ド電極１０及びアノ−ド電極１１を形成する。
【０１１４】上記構成によれば、本発明の半導体装置は、Ｎ型エミッタ領域５の深さが一様でなく、当該Ｎ型エミッタ領域５は、部分的に浅い箇所を有している。これにより、タ−ンオフ時において、主電流中の正孔１８をＰ型ベ−ス領域２から排出させると、Ｎ型エミッタ領域５の浅い部分からの電子の注入は、速やかに止まるため、タ−ンオフ特性を向上させることができる。
【０１１５】即ち、従来の構造（図６５）では、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域２及びＰ型エミッタ領域４の濃度を上げ、タ−ンオフ時に形成される、Ｐ型ベ−ス領域２ →Ｐチャネル反転層 →Ｐ型ソ−ス領域４ →カソ−ド電極１０という主電流の正孔電流成分を排出するための経路の抵抗を下げることにより、正孔を効率よく排出させている。しかし、この方法のみでは、正孔の排出力は、主電流部とカソ−ド電極との電位差のみで決まるため、正孔の排出効率には一定の限界がある。即ち、主電流が高電流となると、Ｎ型エミッタ領域から注入される電子は、多量になり、これに伴う正孔の注入も多量となるため、Ｐチャネルゲ−ト部から正孔を排出するのみでは、主電流を遮断することは難しい。
【０１１６】一方、本願の第１の発明（図３）では、Ｐチャネルゲ−ト部から正孔を排出するのみでなく、カソ−ド電極１０を、Ｐ型ベ−ス領域２とＮ型エミッタ領域５の双方に接続し、Ｐ型ベ−ス領域２とＮ型エミッタ領域５を短絡させている。このため、主電流中の正孔成分を、Ｐ型ベ−ス領域２から直接に、及び、Ｐチャネル反転層からＰ型ソ−ス領域４を経て間接的に、カソ−ド電極１０へ排出させることができ、タ−ンオフ時の正孔の排出効率を向上できる。
【０１１７】これに対し、本願の第４の発明では、タ−ンオフ時の動作は、基本的には従来の半導体装置（図６５R>５）と同じであるが、タ−ンオフ時にＮ型エミッタ領域５からの電子の注入が直ちに止まるような構成を有している、即ちＮ型エミッタ領域５の深さが部分的に浅くなっているため、タ−ンオフ特性を向上できるものである。
【０１１８】次に、図３１を参照して、タ−ンオン動作について説明する。まず、アノ−ドをプラスに、カソ−ドをマイナスに、ゲ−トをプラスにそれぞれバイアスすると、Ｐ- 型ベ−ス領域３にＮチャネル反転層１２が形成され、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１へ電子が注入される。これにより、裏面Ｐ+ 型エミッタ層７から正孔１４が誘起され、Ｎ- 型ベ−ス領域１で伝導度変調を起し、Ｐ- 型ベ−ス領域３とＮ型エミッタ領域５が接する部分１５が初期点弧領域となり、タ−ンオンをはじめる。そして、タ−ンオン領域が、Ｎ型エミッタ領域５の全域まで広がっていき、素子は完全にタ−ンオンする。
【０１１９】次に、図３２を参照して、タ−ンオフ動作について説明する。まず、アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、主電流１７が流れている状態で、ゲ−トをカソ−ドに対しマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域が消える。一方、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域（基板）１表面にＰチャネル反転層１６が形成され、Ｐ型ベ−ス領域２ →Ｐチャネル反転層 →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路が形成される。これにより、主電流１７中の正孔１８は、当該経路を介して排出される。
【０１２０】一方、主電流１７中の正孔がＰ型ベ−ス領域２から排出されると、Ｎ型エミッタ領域５からの電子の注入は、当該エミッタ領域５の浅い部分５０から止まりはじめ、次第に当該エミッタ領域５の全体からの電子の注入がなくなる。これにより、主電流１７が流れなくなる。
【０１２１】つまり、タ−ンオフ領域は、初期には、Ｎ型エミッタ領域５の浅い部分５０と、Ｐ型ソ−ス領域４側のＮ型エミッタ領域の部分５１となり、最終的には、エミッタ領域５の全体まで広がっていく。
【０１２２】なお、本願の第４の発明において、Ｎ型エミッタ領域５は、その深さが部分的に異なっていれば、Ｐ型ベ−ス領域２、Ｎ型エミッタ領域５及びカソ−ド電極１０の形状や、面積の比率等は特に限定されない。
【０１２３】また、本発明の半導体装置は、図３３に示すように、アノ−ド電極１１がＮ+型バッファ層６及び裏面Ｐ+ 型エミッタ層７に接続され、当該Ｎ+ 型バッファ層６と裏面Ｐ+ 型エミッタ層７が短絡されているものにも適用できる。
【０１２４】図３４〜図３６は、本願の第４の発明の第２の実施例に係わる半導体装置を示している。なお、図３４３４〜図３６において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極である。
【０１２５】この第２の実施例では、図３０に示す第１の実施例と以下の点において相違している。即ち、第１の実施例では、Ｎ型エミッタ領域５の浅い部分５０は、Ｘ−Ｘ´方向に延びているが、第２の実施例では、Ｎ型エミッタ領域５の浅い部分５０は、Ｙ−Ｙ´方向に延びている。なお、製造工程は、第１の実施例と同じである。
【０１２６】本実施例の半導体装置の動作原理は、基本的に第１の実施例と同じである。即ち、タ−ンオン動作は、図３５に示すように、アノ−ドをプラスに、カソ−ドをマイナスに、ゲ−トをプラスにそれぞれバイアスすると、Ｐ- 型ベ−ス領域３にＮチャネル反転層１２が形成され、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１へ電子が注入される。これにより、裏面Ｐ+ 型エミッタ層７から正孔１４が誘起され、Ｎ- 型ベ−ス領域１で伝導度変調を起し、Ｐ- 型ベ−ス領域３とＮ型エミッタ領域５が接する部分１５が初期点弧領域となり、タ−ンオンをはじめる。そして、タ−ンオン領域が、Ｎ型エミッタ領域５の全域まで広がっていき、素子は完全にタ−ンオンする。
【０１２７】タ−ンオフ動作は、図３６に示すように、アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、主電流１７が流れている状態で、ゲ−トをカソ−ドに対しマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域が消える。一方、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域（基板）１表面にＰチャネル反転層１６が形成され、Ｐ型ベ−ス領域２ →Ｐチャネル反転層 →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路が形成される。これにより、主電流１７中の正孔は、当該経路を介して排出される。
【０１２８】一方、主電流１７中の正孔がＰ型ベ−ス領域２から排出されると、Ｎ型エミッタ領域５からの電子の注入は、当該エミッタ領域５の浅い部分５０から止まりはじめ、次第に当該エミッタ領域５の全体からの電子の注入がなくなる。これにより、主電流１７が流れなくなる。
【０１２９】なお、図３４の半導体装置においては、図３７３７に示すように、アノ−ド電極１１がＮ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７に接続され、当該Ｎ+ 型バッファ層６と裏面Ｐ+ 型エミッタ層７が短絡されていてもよい。
【０１３０】以上、説明した本願の第４の発明においては、上記二つの実施例に限られず、ダブルゲ−ト構造の半導体装置や、Ｎ- 型基板１をＰ- 型基板に変えて、オンチャネルをＰチャネルＭＯＳＦＥＴ、オフチャネルをＮチャネルＭＯＳＦＥＴとする構造の半導体装置にも適用できる。
【０１３１】本願の第４の発明によれば、タ−ンオン特性を劣化させることなく、タ−ンオフ特性を向上させることができる。即ち、一般に、Ｎ型エミッタ領域５は、タ−ンオン特性を考慮すると、高濃度かつ深く形成するのが好ましい。しかし、かかる場合、タ−ンオフ時に、Ｎ型エミッタ領域５からの電子の注入がなかなか止まらず、タ−ンオフ特性が劣化する欠点がある。そこで、本発明では、Ｎ型エミッタ領域５を部分的に浅くする構成としている。
【０１３２】これにより、タ−ンオン特性を劣化させることなく、タ−ンオフ特性を向上させることができ、タ−ンオン特性とタ−ンオフ特性のトレ−ドオフを改善することができる。具体的には、従来のように、タ−ンオフ特性を向上させるために、Ｐ型ベ−ス領域２およびＰ型ソ−ス領域４の濃度を上げると、逆に、タ−ンオン特性が劣化する。本発明では、正孔の排出効率を高めるのではなく、Ｎ型エミッタ領域５に浅い部分（低濃度の部分）５０を設け、当該Ｎ型エミッタ領域５からの電子の注入を直ちに止める点に特徴がある。
【０１３３】この場合、タ−ンオフの初期消孤領域は、Ｎ型エミッタ領域５の浅い部分５０と、Ｐ型ソ−ス領域４側のＮ型エミッタ領域の部分５１の二つとなり、これによりタ−ンオフ特性が向上する。従来のように、初期消孤領域がＰ型ソ−ス領域４側のＮ型エミッタ領域の部分５１からなる場合に比べ、当該初期消孤領域の数が増えるからである。一方、タ−ンオン特性は、Ｎ型エミッタ領域５が部分的に浅くなっているが、そのＮ型エミッタ領域５の面積は従来と変わらないため、劣化することがない。Ｎ型エミッタ領域５の全体をタ−ンオンの初期消孤領域とすることができるからである。
【０１３４】次に、本願の第５の発明について説明する。従来の技術の欄において、ＭＣＴは、自己消弧型素子として、タ−ンオフ効率を他に優先し改善する方向で開発が進められていることを既に述べている。そして、従来は、タ−ンオフ効率を向上させるべく、オン・ゲ−トとオフ・ゲ−トを分離し、さらにオン・ゲ−トとオフ・ゲ−トの割合も、大部分のゲ−トがオフ・ゲ−トになるような構造にしている。しかも、オン・ゲ−ト部以外の部分は、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域の濃度を高くし、タ−ンオフ時に形成されるＰ型ベ−ス領域、Ｐチャネル反転層、Ｐ型ソ−ス領域からなるホ−ル電流の排出経路の抵抗を下げる方法が用いられている。
【０１３５】しかしながら、このような方法によりタ−ンオフ特性を向上させようとする場合には、以下のような欠点がある。即ち、当該サイリスタをタ−ンオフさせる場合、ゲ−ト電極に負の電圧を印加すると、Ｐ型ベ−ス領域とＰ型ソ−ス領域間のＮ- 型半導体基板の表面にＰチャネル反転層が形成される。これにより、Ｐ型ベ−ス領域、Ｐ型ソ−ス領域及びカソ−ド電極が短絡され、主電流中の正孔がカソ−ド電極から排出される。ところが、タ−ンオフ時、オンゲ−ト領域となるＰ-ベ−ス領域（例えば図６４の３参照。）では、抵抗値が大きいため、当該正孔の排出が難しく、主電流を効率よく遮断できないという欠点がある。
【０１３６】図３８は、本願の第５の発明の第１の実施例に係わる半導体装置を示している。また、図３９は、図３８の半導体装置のＩ−Ｉ´線に沿う断面図、図４０は、図３８の半導体装置のII−II´線に沿う断面図である。なお、図３８乃至図４０において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極である。
【０１３７】本発明の半導体装置は、タ−ンオン特性を劣化させることなく、タ−ンオフ時におけるオンゲ−ト部の正孔の排出効率を向上させ、導通状態から非導通状態になる際のタ−ンオフ特性を向上させることにより、タ−ンオン特性とタ−ンオフ特性のトレ−ドオフを改善するものである。
【０１３８】そこで、本発明では、従来のＰ型ベ−ス領域２とＰ- 型ベ−ス領域３について、以下の改良を施している。即ち、本発明の半導体装置は、Ｐ- 型ベ−ス領域３を有しておらず、その代わりに、図３９に示すように、オンゲ−ト部におけるＰ型ベ−ス領域２の部分５２を浅く（低濃度となるように）形成している。これにより、当該部分５２には、実質的にＰ- 型ベ−ス領域が形成されたのと同様の効果を有する。しかも、当該オンゲ−ト部５２は、必要最小限だけ形成できるため、タ−ンオフ時に当該オンゲ−ト部が悪影響を及ぼすということがなくなる。
【０１３９】次に、本願の第５の発明に係わる半導体装置の製造工程について説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９を形成する。
【０１４０】次に、図４１に示すように、例えば拡散法を用いて、基板１の表面領域にＰ型ベ−ス領域２およびＰ型ソ−ス領域４をそれぞれ形成する。この際、Ｐ型ベ−ス領域２については、従来と異なり、ボロンのイオン注入時に例えばオンゲ−ト部となる部分が凹状となるように切り込み（又はスリット）５３を入れておく。
【０１４１】すると、図４２に示すように、Ｐ型ベ−ス領域２の横方向拡散を行うことにより、Ｐ型ベ−ス領域２の切り込み５３がふさがり、当該切り込み部分のＰ型ベ−ス領域２は深さが浅く（濃度が低く）形成される。その結果、従来に比べ、Ｐ-型ベ−ス領域に相当する部分５４の面積が少なくなる（必要最小限となる）。最後に、カソ−ド電極１０及びアノ−ド電極１１を形成する。
【０１４２】上記製造工程では、従来技術と比べ、Ｐ- 型ベ−ス領域を形成する工程がなくなるため、製造工程が簡略化される。しかも、オンゲ−ト領域、即ちＮチャネル反転層５４を形成する低濃度のＰ型ベ−ス領域（浅い部分）２は、横方向拡散により形成しているため、少ない面積を有することになる。これにより、従来、タ−ンオフ時に電流が止まり難くなっていたＰ- 型ベ−ス領域を少なくできるため、タ−ンオフ効率を向上させることができる。
【０１４３】なお、タ−ンオン特性については、Ｐ型ベ−ス領域２の浅い部分は、Ｎチャネル反転層５４の形成に影響を及ぼさず、従来と同様に、ＮチャネルＭＯＳＦＥＴを駆動できる。その結果、タ−ンオン時において、電子は、Ｎ型エミッタ領域５からＮ- 型基板１へ十分に供給されるため、タ−ンオフ動作を劣化させることがない。
【０１４４】次に、図４３を参照して、タ−ンオン動作について説明する。まず、アノ−ドをプラスに、カソ−ドをマイナスに、ゲ−トをプラスにそれぞれバイアスすると、Ｐ型ベ−ス領域２の浅くなっている部分（オンゲ−ト領域）５４、即ち低濃度のＰ型ベ−ス領域２にＮチャネル反転層が形成され、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１へ電子が注入される。これにより、裏面Ｐ+ 型エミッタ層７から正孔１４が誘起され、Ｎ- 型ベ−ス領域１で伝導度変調を起し、Ｎ型エミッタ領域５がオンゲ−ト領域に接する部分１５が初期点弧領域となり、タ−ンオンをはじめる。そして、タ−ンオン領域が、Ｎ型エミッタ領域５の全域まで広がっていき、素子は完全にタ−ンオンする。
【０１４５】次に、図４４を参照して、タ−ンオフ動作について説明する。まず、アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、主電流１７が流れている状態で、ゲ−トをカソ−ドに対しマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル反転層１２が消える。一方、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域（基板）１表面にＰチャネル反転層１６が形成され、Ｐ型ベ−ス領域２ →Ｐチャネル反転層 →Ｐ型ソ−ス領域４ →カソ−ド電極１０という経路が形成される。これにより、主電流１７中の正孔は、当該経路を介して排出される。
【０１４６】これにより、Ｎ型エミッタ領域５からの電子の注入が止まり、主電流Ｉが流れなくなる。なお、本発明では、初期タ−ンオフ領域１９は、Ｐ型ソ−ス領域４側のＮ型エミッタ領域の部分となり、最終的には、エミッタ領域５の全体まで広がっていき、サイリスタはタ−ンオフする。
【０１４７】なお、本発明の半導体装置は、図４５に示すように、アノ−ド電極１１がＮ+型バッファ層６及び裏面Ｐ+ 型エミッタ層７に接続され、当該Ｎ+ 型バッファ層６と裏面Ｐ+ 型エミッタ層７が短絡されているものにも適用できる。
【０１４８】図４６は、本願の第５の発明の第２の実施例に係わる半導体装置を示すものである。なお、図４６において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極である。
【０１４９】この第２の実施例では、図３８に示す第１の実施例と以下の点において相違している。即ち、第２の実施例では、オンゲ−ト領域となるＰ型ベ−ス領域２の先端部を絞って狭くしたものである。具体的には、Ｐ型ベ−ス領域２、Ｎ型エミッタ領域５および当該Ｎ型エミッタ領域５上のカソ−ド電極１０のそれぞれについて、オンゲ−ト部分の幅を狭くした構造としている。その他の構成は、第１の実施例と同じである。
【０１５０】このような構成にすることで、オンゲ−ト領域は、さらに小さくなるため、タ−ンオフ時において主電流が残る部分が極めて少なくなり、タ−ンオフ特性が向上することになる。
【０１５１】次に、図４６の半導体装置の製造工程について説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９を形成する。次に、図４７に示すように、例えばイオン注入法を用いて、基板１の表面領域のＰ型ベ−ス領域２およびＰ型ソ−ス領域４の形成予定領域に、ボロンを注入する。この際、Ｐ型ベ−ス領域２の形成予定領域には、例えばオンゲ−ト部となる部分がとがっており、かつ、その先端に凹部（切り込み）５３を有するようにボロンが注入される。
【０１５２】次に、図４８に示すように、熱拡散法を用いて、Ｐ型ベ−ス領域２およびＰ型ソ−ス領域４をそれぞれ形成する。この時、Ｐ型ベ−ス領域２の切り込み５３がふさがることになるが、当該切り込み部分のＰ型ベ−ス領域２は深さが浅く（濃度が低く）なっている。その結果、従来に比べ、Ｐ- 型ベ−ス領域に相当する部分５４の面積が少なくなる。この後、Ｎ型エミッタ領域５、カソ−ド電極１０及びアノ−ド電極１１を形成する。
【０１５３】図４９は、図４６または図４８のIII −III ´線に沿う断面図を示している。上記製造方法を利用することにより、Ｐ型ベ−ス領域２のオンゲ−ト部の拡散深さを浅く（濃度を低く）することができ、実質的にＰ- 型ベ−ス領域が形成されることになる。しかも、このＰ- 型ベ−ス領域は、従来に比べ、十分に小さく形成されているため、タ−ンオフ特性を向上させることができる。
【０１５４】なお、本実施例における半導体装置の動作は、上記第１の実施例における半導体装置の動作と同じであるため、ここでは省略することにする。なお、参考のため、図５０にタ−ンオン動作についての当該半導体装置の状態を、また、図５１にタ−ンオフ動作についての当該半導体装置の状態を示しておく。
【０１５５】なお、第２の実施例では、図５２に示されるように、アノ−ド電極１１をＮ+型バッファ層６及び裏面Ｐ+ 型エミッタ層７に接続し、当該Ｎ+ 型バッファ層６と裏面Ｐ+ 型エミッタ層７を短絡してもよい。
【０１５６】本願の第５の発明においては、上記二つの実施例に限られず、ダブルゲ−ト構造の半導体装置や、Ｎ- 型基板１をＰ- 型基板に変えて、オンチャネルをＰチャネルＭＯＳＦＥＴ、オフチャネルをＮチャネルＭＯＳＦＥＴとする構造の半導体装置にも適用できる。
【０１５７】本願の第５の発明によれば、次のような効果を奏する。従来は、タ−ンオフ特性を向上させるために、Ｐ型ベ−ス領域２およびＰ型ソ−ス領域４の濃度を上げ、タ−ンオフ時に形成されるＰベ−ス領域、Ｐチャネル反転層、Ｐ型ソ−ス領域、カソ−ド電極という正孔の排出経路の抵抗を下げることにより、正孔の排出効率を向上させ、タ−ンオフ特性を向上させている。従って、従来は、オンゲ−ト領域となるＰ- 型ベ−ス領域３での正孔の排出効率が悪いという欠点がある。
【０１５８】これに対し、本発明では、オンゲ−ト領域となるＰ- 型ベ−ス領域をＰ型ベ−ス領域２の横方向拡散により形成している。即ち、低濃度のオンゲ−ト領域は、Ｐ型ベ−ス領域２の間に形成される。このため、Ｐ型ベ−ス領域２の横方向拡散の時間、温度などを制御することにより、オンゲ−ト領域の幅、濃度などは自由に変えることができる。
【０１５９】従って、タ−ンオフ時には、Ｐ型ベ−ス領域２からの正孔の排出を効率よく行うことができると共に、従来のようにＰ- 型ベ−ス領域での主電流の残りが発生しなくなり、タ−ンオフ効率を向上できる。一方、タ−ンオン時には、従来と同様に、オンゲ−ト領域においてＮチャネル反転層が形成されるため、Ｎ型エミッタ領域５からＮ- 型基板１へ電子の注入が行われ、タ−ンオン特性を劣化させることがない。しかも、オンゲ−ト領域は、タ−ンオン時にＮ型エミッタ領域５からＮ- 型基板１へ電子の注入を行うことができる最小の大きさに設定できるため、タ−ンオフ時においてタ−ンオフ特性に悪影響を与えることがない。
【０１６０】また、Ｐ型ベ−ス領域の先端部（オンゲ−ト部）およびＮ型エミッタ領域の先端部をそれぞれ細くすることにより、Ｐ- 型ベ−ス領域の幅の制御性が良好になると共に、タ−ンオフ時におけるエミッタ領域からの電子の注入が止まり易くなる。
【０１６１】このように、本発明では、タ−ンオン特性を劣化させることなく、タ−ンオフ特性を向上させることができ、タ−ンオン特性とタ−ンオフ特性のトレ−ドオフを改善することができる。
【０１６２】さらに、本発明では、オンゲ−ト領域となるＰ- 型ベ−ス領域をＰ型ベ−ス領域２の横方向拡散により形成しているため、従来技術で必要なＰ- 型ベ−ス領域の形成工程を省略することが可能である。このため、工程を簡略化又は短縮することができるという効果もある。
【０１６３】次に、本願の第６の発明について説明する。従来の技術の欄において、ＭＣＴは、自己消弧型素子として、タ−ンオフ効率を他に優先し改善する方向で開発が進められていることを既に述べている。そして、従来は、タ−ンオフ効率を向上させるべく、オン・ゲ−トとオフ・ゲ−トを分離し、さらにオン・ゲ−トとオフ・ゲ−トの割合も、大部分のゲ−トがオフ・ゲ−トになるような構造にしている。しかも、オン・ゲ−ト部以外の部分は、タ−ンオフ特性を向上させるため、Ｐ型ベ−ス領域の濃度を高くし、タ−ンオフ時に形成されるＰ型ベ−ス領域、Ｐチャネル反転層、Ｐ型ソ−ス領域からなるホ−ル電流の排出経路の抵抗を下げる方法が用いられている。
【０１６４】しかしながら、このような方法によりタ−ンオフ特性を向上させようとする場合、オフゲ−トとなるＰチャネルＭＯＳＦＥＴを構成するＰ型ベ−ス領域及びＰ型ソ−ス領域は、横方向拡散により形成される。このため、当該Ｐ型ベ−ス領域及び当該Ｐ型ソ−ス領域の濃度が低下し、ＰチャネルＭＯＳＦＥＴのオン抵抗が下がらず、タ−ンオフ特性の向上の支障となっている。
【０１６５】これについて、さらに詳しく述べる。図５３R>３は、タ−ンオフ時に当該半導体装置の特性に影響する抵抗を概念的に示すものである。
【０１６６】図５３に示すように、タ−ンオフ時に、その特性に影響を与える抵抗は、Ｎ型エミッタ領域５の直下のＰ型ベ−ス領域２の拡散抵抗 ＲD と、ＰチャネルＭＯＳＦＥＴのオン抵抗 ＲOnである。そして、後者のオン抵抗ＲOnは、さらに純粋なチャネル抵抗 Ｒchと、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の横方向の拡散抵抗 ＲOB，ＲOSに分けることができる。
【０１６７】即ち、タ−ンオフ特性に影響を与えるこれら抵抗の全抵抗値 ＲA は、 ＲA ＝ ＲD ＋ Ｒch ＋ ＲOB ＋ ＲOS …（１） となる。
【０１６８】ここで、簡素化のため、ＰチャネルＭＯＳＦＥＴの拡散抵抗分ＲOB＋ＲOSを、ＲO でまとめると、上記（１）式は、ＲA ＝ ＲD ＋ Ｒch ＋ ＲO …（２）
となる。
【０１６９】このように、タ−ンオフ特性に影響を与える抵抗ＲA を、Ｐ型ベ−ス領域２の拡散抵抗ＲD と、ＰチャネルＭＯＳＦＥＴのチャネル抵抗Ｒch及び拡散抵抗ＲOとに分けた場合、ＲD を基準にしてその抵抗値を比較すると、 ＲO ： Ｒch ： ＲD ＝ １０００ ： １００ ： １ …（１） となる。
【０１７０】つまり、タ−ンオフ特性に最も影響を与える抵抗は、ＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO であることがわかる。従って、従来のように、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の濃度を高くして、その拡散抵抗ＲD を下げようとしても、全体の抵抗値としてはＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO が大きく響いてくるため、タ−ンオフ特性を効果的に向上させることが不可能である。
【０１７１】言い換えれば、タ−ンオフ特性を効果的に向上させるためには、まず、ＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO を低くすることが必要である。
【０１７２】図５４は、本願の第６の発明の第１の実施例に係わる半導体装置を示している。なお、図５４において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極、５５は、低抵抗膜である。
【０１７３】本発明の半導体装置は、サイリスタが導通状態から非導通状態になる際のタ−ンオフ特性を向上させるため、タ−ンオフ特性に最も影響を与える抵抗であるＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO を下げ、タ−ンオン特性とタ−ンオフ特性のトレ−ドオフを改善するものである。
【０１７４】このため、本発明では、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の表面に低抵抗膜５５を形成し、ＰチャネルＭＯＳＦＥＴが導通状態のとき、当該低抵抗膜５５に電流を流すことでＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO を低下させている。
【０１７５】この低抵抗膜５５は、Ｐ型ベ−ス領域２の表面においては、Ｎ- 型基板１及びＮ型エミッタ領域５に接触しないように、Ｐ型ベ−ス領域２上のみに形成されている。また、低抵抗膜５５は、Ｐ型ソ−ス領域４の表面においては、カソ−ド電極１０とＮ- 型基板１の間に形成され、かつ、カソ−ド電極１０に接続されている。なお、低抵抗膜５５は、ＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO よりも低い抵抗値を有する膜であれば特に限定されないが、主として金属膜、さらに製造工程上から高融点金属膜（例えばタングステンシリサイド膜、チタンシリサイド膜やモリブデンシリサイド膜など）が用いられる。
【０１７６】次に、図５４の半導体装置の製造工程について簡単に説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。また、拡散法により、基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３、Ｐ型ソ−ス領域４及びＮ型エミッタ領域５をそれぞれ形成する。
【０１７７】次に、全面に低抵抗膜５５を形成し、当該低抵抗膜５５をパタ−ニングすることにより、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の表面上に低抵抗膜５５の所定のパタ−ンを形成する。
【０１７８】次に、ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９を形成する。また、Ｐ型ソ−ス領域４及び及びＮ型エミッタ領域５上にカソ−ド電極１０を、裏面のＰ+ 型エミッタ層７上にアノ−ド電極１１をそれぞれ形成する。
【０１７９】次に、図５５を参照して、タ−ンオン動作について説明する。まず、アノ−ドをプラスに、カソ−ドをマイナスに、ゲ−トをプラスにそれぞれバイアスすると、Ｐ- 型ベ−ス領域３にＮチャネル反転層１２が形成され、Ｎ型エミッタ領域５からＮ- 型ベ−ス領域（基板）１へ電子が注入される。これにより、裏面Ｐ+ 型エミッタ層７から正孔１４が誘起され、Ｎ- 型ベ−ス領域１で伝導度変調を起し、Ｐ- 型ベ−ス領域３とＮ型エミッタ領域５が接する部分１５が初期点弧領域となり、タ−ンオンをはじめる。そして、タ−ンオン領域が、Ｎ型エミッタ領域５の全域まで広がっていき、素子は完全にタ−ンオンする。
【０１８０】次に、図５６を参照して、タ−ンオフ動作について説明する。まず、アノ−ドがプラスに、カソ−ドがマイナスにバイアスされ、主電流１７が流れている状態で、ゲ−トをカソ−ドに対しマイナスにバイアスすると、タ−ンオン時に形成されていたＮチャネル領域が消える。一方、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４間のＮ- 型ベ−ス領域（基板）１表面にＰチャネル反転層１６が形成される。その結果、Ｐ型ベ−ス領域２ →低抵抗膜５５ →Ｐチャネル反転層 →低抵抗膜５５ →カソ−ド電極１０という経路が形成され、当該経路を介して主電流１７中の正孔５６がカソ−ド電極１０へ排出される。
【０１８１】このような動作により、Ｎ型エミッタ領域５からの電子の注入が止まるため、主電流１７が流れなくなる。なお、タ−ンオフ領域は、初期には、Ｐ型ソ−ス領域４側のＮ型エミッタ領域の部分１９となり、最終的には、エミッタ領域５の全体まで広がっていく。
【０１８２】上記構成によれば、本発明の半導体装置は、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域の表面上に低抵抗膜５５を有している。これにより、ＰチャネルＭＯＳＦＥＴの拡散抵抗Ｒ0 を下げることができ、Ｐ型ベ−ス領域２中の正孔５６を、効率的に当該Ｐ型ベ−ス領域２からＰ型ソ−ス領域４を介してカソ−ド電極１０へ排出できる。従って、タ−ンオフ特性の向上に貢献することができる。
【０１８３】以下、具体的に本発明の効果について述べる。図５７は、本発明に係わる半導体装置について、タ−ンオフ時に当該半導体装置の特性に影響する抵抗を概念的に示すもので、従来の半導体装置の特性に影響する抵抗を概念的に示す図５３に対応するものである。
【０１８４】従来は、専ら、タ−ンオフ特性に影響する抵抗のうち、Ｐ型ベ−ス領域２の拡散抵抗ＲD を下げることに重点が置かれている。これに対し、本発明は、ＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO を低くするものである。
【０１８５】本発明では、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の表面に低抵抗膜５５を形成することで、タ−ンオフ時に、Ｐ型ベ−ス領域２中の正孔を当該低抵抗膜５５を介してカソ−ド電極１０へ排出することを特徴とする。つまり、正孔電流は、例えば抵抗値がゼロに近いタングステンシリサイドなどの高融点金属膜を流れるため、拡散抵抗ＲO がなくなり、タ−ンオフ特性が向上する。
【０１８６】図５７において、従来（図５３）と同様に、タ−ンオフ特性に影響を与える抵抗を、Ｎ型エミッタ領域５の直下のＰ型ベ−ス領域２の拡散抵抗 ＲD と、ＰチャネルＭＯＳＦＥＴのチャネル抵抗Ｒch及び拡散抵抗ＲO （ＲOS＋ＲOB）とに分けると、これらの抵抗値の比は、 ＲO ： Ｒch ： ＲD ＝ １００ ： １００ ： １ …（１） となる。
【０１８７】つまり、タ−ンオフ特性に最も影響を与えるＰチャネルＭＯＳＦＥＴの拡散抵抗ＲO は、従来と比較すると１／１０となる。このため、全抵抗値ＲA は、従来の１／１０に低減されることになる。
【０１８８】このように、本発明によれば、タ−ンオフ特性に影響を与える抵抗を小さくすることができるため、正孔電流を効率よくカソ−ド電極に排出できる。従って、タ−ンオフ特性を向上させることができる。しかも、タ−ンオン特性については、何ら影響を与えることがなく、従来と同様の特性を得ることができる。つまり、タ−ンオン特性を劣化させることなく、タ−ンオフ特性を向上させることができ、タ−ンオン特性とタ−ンオフ特性のトレ−ドオフを改善することができる。
【０１８９】なお、本願の第６の発明において、低抵抗膜５５の大きさ、形状、面積などは、当該低抵抗膜５５がＰ型ベ−ス領域２及びＰ型ソ−ス領域４の表面上に形成されている限り、当該実施例に特に限定されない。
【０１９０】また、本発明の半導体装置は、図５８に示すように、アノ−ド電極１１がＮ+型バッファ層６及び裏面Ｐ+ 型エミッタ層７に接続され、当該Ｎ+ 型バッファ層６と裏面Ｐ+ 型エミッタ層７が短絡されているものにも適用できる。
【０１９１】図５９は、本願の第６の発明の第２の実施例に係わる半導体装置を示している。なお、図５９において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極、５５は、低抵抗膜である。
【０１９２】本実施例の半導体装置は、図５４に示す第１の実施例に係わる半導体装置と以下の点において相違している。即ち、第１の実施例では、低抵抗膜５５は、ゲ−ト酸化膜８及びゲ−ト電極９と互いに重なり合っているが、本実施例では、低抵抗膜５５は、ゲ−ト酸化膜８及びゲ−ト電極９と重なり合っていない。その他の点は、第１の実施例と同じである。
【０１９３】これにより、低抵抗膜５５は、ゲ−ト電極９及びカソ−ド電極１０を形成した後に形成できる。
【０１９４】次に、図５９の半導体装置の製造工程について簡単に説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。また、ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９をそれぞれ形成する。
【０１９５】この後、拡散法により、基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３、Ｐ型ソ−ス領域４及びＮ型エミッタ領域５をそれぞれ形成する。また、全面に低抵抗膜５５を形成し、当該低抵抗膜５５をパタ−ニングすることにより、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の表面上に低抵抗膜５５の所定のパタ−ンを形成する。
【０１９６】次に、低抵抗膜５５の表面を酸化した後、酸化膜の一部を開孔し、Ｐ型ソ−ス領域４及び及びＮ型エミッタ領域５上にカソ−ド電極１０を、裏面のＰ+ 型エミッタ層７上にアノ−ド電極１１をそれぞれ形成する。
【０１９７】本実施例においても、第１の実施例と同様の効果を得ることができる。なお、当該半導体装置の動作原理については、第１の実施例と同じであるため、ここでは省略する。
【０１９８】図６０は、本願の第６の発明の第３の実施例に係わる半導体装置を示している。なお、図６０において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極、５５は、低抵抗膜である。
【０１９９】この半導体装置は、第１の実施例において、オフゲ−トとなるＰチャネルＭＯＳＦＥＴをディプレッションタイプにしたものである。なお、その動作原理は、第１の実施例と同じである。本実施例においても、第１の実施例と同様の効果を得ることができる。
【０２００】図６１は、本願の第６の発明の第４の実施例に係わる半導体装置を示している。なお、図６１において、１は、Ｎ- 型半導体基板、２は、Ｐ型ベ−ス領域、３は、Ｐ- 型ベ−ス領域、４は、Ｐ型ソ−ス領域、５は、Ｎ型エミッタ領域、６は、Ｎ+ 型バッファ層、７は、裏面Ｐ+ 型エミッタ層、８は、ゲ−ト酸化膜、９は、ポリシリコン・ゲ−ト電極、１０は、カソ−ド電極、１１は、アノ−ド電極、５５は、低抵抗膜である。
【０２０１】この半導体装置は、第１の実施例において、低抵抗膜５５が、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４中に埋め込まれたものである。なお、その動作原理は、第１の実施例と同じである。
【０２０２】図６１の半導体装置の製造工程について簡単に説明する。まず、Ｎ- 型半導体基板１に、Ｎ+ 型バッファ層６及び裏面Ｐ+ 型エミッタ層７をそれぞれ形成する。また、ゲ−ト酸化膜８及びポリシリコン・ゲ−ト電極９をそれぞれ形成する。この後、拡散法により、基板１の表面領域に、Ｐ型ベ−ス領域２、Ｐ- 型ベ−ス領域３、Ｐ型ソ−ス領域４及びＮ型エミッタ領域５をそれぞれ形成する。
【０２０３】次に、Ｐ型ベ−ス領域２及びＰ型ソ−ス領域４の表面を部分的にエッチングし、所定の深さの凹部を形成する。この後、全面に低抵抗膜５５を形成し、パタ−ニングすることにより、当該凹部にのみ低抵抗膜５５を残存させる。さらに、低抵抗膜５５の表面を酸化した後、酸化膜の一部を開孔し、低抵抗膜５５及び及びＮ型エミッタ領域５上にカソ−ド電極１０を、裏面のＰ+ 型エミッタ層７上にアノ−ド電極１１をそれぞれ形成する。
【０２０４】本実施例においても、第１の実施例と同様の効果を得ることができる。なお、当該半導体装置の動作原理については、第１の実施例と同じであるため、ここでは省略する。
【０２０５】
【発明の効果】以上、説明したように、本発明の半導体装置によれば、次のような効果を奏する。第一に、Ｐ型ベ−ス領域とＮ型エミッタ領域が共にカソ−ド電極に接続されるいわゆるショ−テッド・エミッタ構造を採用している。第二に、ゲ−ト電極直下に形成され、素子の耐圧を確保するための補助Ｐ型エミッタ領域を、カソ−ド電極に接続されるＰ型ソ−ス領域に接続している。第三に、Ｐ型ベ−ス領域を互いに電気的に接続される複数の拡散層から構成している。
【０２０６】これにより、タ−ンオフ動作について、点弧領域の残り易いオン・ゲ−ト部のオフ特性を向上させ、素子のタ−ンオフ特性を向上させることができる。また、タ−ンオフ特性を低下させることなく、タ−ンオン特性を向上させ、オン特性とオフ特性のトレ−ドオフを改善することができる。
【０２０７】また、第四に、Ｎ型エミッタ領域の深さが部分的に異なる、即ち不純物濃度が部分的に低くなるように構成している。第五に、オンゲ−ト領域におけるＮチャネル反転層が必要最小限となるように、Ｐ- 型ベ−ス領域をＰ型ベ−ス領域の接合により形成している。第六に、Ｐ型ベ−ス領域及びＰ型ソ−ス領域上に低抵抗膜を形成することにより、タ−ンオフ特性に最も影響を与える拡散抵抗成分をなくしている。
【０２０８】これにより、タ−ンオン特性を低下させることなく、タ−ンオフ特性を向上させ、オン特性とオフ特性のトレ−ドオフを改善することができる。
【図面の簡単な説明】
【図１】本願の第１の発明の一実施例に係わる半導体装置を示す図。
【図２】図１の半導体装置の平面図。
【図３】本願の第１の発明の他の実施例に係わる半導体装置を示す図。
【図４】図３の半導体装置の平面図。
【図５】本願の第１の発明の他の実施例に係わる半導体装置を示す図。
【図６】本発明の半導体装置のタ−ンオン動作を示す図。
【図７】本発明の半導体装置のタ−ンオフ動作を示す図。
【図８】本発明の半導体装置のタ−ンオフ動作を示す図。
【図９】本願の第１の発明の他の実施例に係わる半導体装置を示す図。
【図１０】本発明の半導体装置が形成されるチップ上の電極のパタ−ン配置を示す図。
【図１１】図１０のＸで囲った部分を示す図。
【図１２】本願の第２の発明の第１の実施例に係わる半導体装置を示す図。
【図１３】図１２の半導体装置のタ−ンオン動作を示す図。
【図１４】図１２の半導体装置のタ−ンオフ動作を示す図。
【図１５】本願の第２の発明の第２の実施例に係わる半導体装置を示す図。
【図１６】図１５の半導体装置の動作原理を示す図。
【図１７】本願の第２の発明の第３の実施例に係わる半導体装置を示す図。
【図１８】図１７の半導体装置の動作原理を示す図。
【図１９】本願の第２の発明の第４の実施例に係わる半導体装置を示す図。
【図２０】図１９の半導体装置のタ−ンオン動作を示す図。
【図２１】図１９の半導体装置のタ−ンオフ動作を示す図。
【図２２】本願の第２の発明の他の実施例に係わる半導体装置を示す図。
【図２３】本願の第３の発明の第１の実施例に係わる半導体装置を示す図。
【図２４】図２３の半導体装置のタ−ンオン動作を示す図。
【図２５】図２３の半導体装置のタ−ンオフ動作を示す図。
【図２６】本願の第３の発明の第２の実施例に係わる半導体装置を示す図。
【図２７】図２６の半導体装置のタ−ンオン動作を示す図。
【図２８】図２６の半導体装置のタ−ンオフ動作を示す図。
【図２９】本願の第３の発明の第３の実施例に係わる半導体装置を示す図。
【図３０】本願の第４の発明の第１の実施例に係わる半導体装置を示す図。
【図３１】図３０の半導体装置のタ−ンオン動作を示す図。
【図３２】図３０の半導体装置のタ−ンオフ動作を示す図。
【図３３】図３０の半導体装置の変形例を示す図。
【図３４】本願の第４の発明の第２の実施例に係わる半導体装置を示す図。
【図３５】図３４の半導体装置のタ−ンオン動作を示す図。
【図３６】図３４の半導体装置のタ−ンオフ動作を示す図。
【図３７】図３４の半導体装置の変形例を示す図。
【図３８】本願の第５の発明の第１の実施例に係わる半導体装置を示す図。
【図３９】図３８のＩ−Ｉ´線に沿う断面図。
【図４０】図３８のII−II´線に沿う断面図。
【図４１】本願の第５の発明の第１の実施例に係わる半導体装置の製造方法を示す図。
【図４２】本願の第５の発明の第１の実施例に係わる半導体装置の製造方法を示す図。
【図４３】図３８の半導体装置のタ−ンオン動作を示す図。
【図４４】図３８の半導体装置のタ−ンオフ動作を示す図。
【図４５】図３８の半導体装置の変形例を示す図。
【図４６】本願の第５の発明の第２の実施例に係わる半導体装置を示す図。
【図４７】本願の第５の発明の第２の実施例に係わる半導体装置の製造方法を示す図。
【図４８】本願の第５の発明の第２の実施例に係わる半導体装置の製造方法を示す図。
【図４９】図４６のIII −III ´線に沿う断面図。
【図５０】図４６の半導体装置のタ−ンオン動作を示す図。
【図５１】図４６の半導体装置のタ−ンオフ動作を示す図。
【図５２】図４６の半導体装置の変形例を示す図。
【図５３】タ−ンオフ特性に影響する抵抗を概念的に示す図。
【図５４】本願の第６の発明の第１の実施例に係わる半導体装置を示す図。
【図５５】図５４の半導体装置のタ−ンオン動作を示す図。
【図５６】図５４の半導体装置のタ−ンオフ動作を示す図。
【図５７】本願の第６の発明の半導体装置のタ−ンオフ特性に影響する抵抗を示す図。
【図５８】図５４の半導体装置の変形例を示す図。
【図５９】本願の第６の発明の第２の実施例に係わる半導体装置を示す図。
【図６０】本願の第６の発明の第３の実施例に係わる半導体装置を示す図。
【図６１】本願の第６の発明の第４の実施例に係わる半導体装置を示す図。
【図６２】従来の半導体装置を示す図。
【図６３】図６２の半導体装置のタ−ンオン動作を示す図。
【図６４】図６２の半導体装置のタ−ンオフ動作を示す図。
【図６５】図６２の半導体装置のタ−ンオフ動作を示す図。
【符号の説明】
１ …Ｎ- 型半導体基板、
２ …Ｐ型ベ−ス領域、
３ …Ｐ- 型ベ−ス領域、
４ …Ｐ型ソ−ス領域、
５ …Ｎ型エミッタ領域、
６ …Ｎ+ バッファ層、
７ …裏面Ｐ+ 型エミッタ領域、
８ …ゲ−ト酸化膜、
９ …ポリシリコンゲ−ト電極、
１０ …カソ−ド電極、
１１ …アノ−ド電極、
１２ …Ｎチャネル反転層、
１３ …電子電流、
１４，１８，２２ …正孔電流、
１５ …初期点弧領域、
１６，２１ …Ｐチャネル反転層、
１７ …主電流、
１９，２３ …初期タ−ンオフ領域、
２０ …補助Ｐ型エミッタ領域、
２４ …Ｐ- 型半導体基板、
２５ …Ｎ型ベ−ス領域、
２６ …Ｎ- 型ベ−ス領域、
２７ …Ｎ型エミッタ領域、
２８ …Ｐ型ソ−ス領域、
２９ …Ｐ+ バッファ層、
３０ …裏面Ｎ+ 型エミッタ領域、
３１ …ゲ−ト酸化膜、
３２ …ポリシリコンゲ−ト電極、
３３ …アノ−ド電極、
３４ …カソ−ド電極、
３５ …補助Ｎ型エミッタ領域、
３６ …Ｐチャネル反転層、
３７ …正孔電流、
３８，４１，４３ …電子電流、
３９ …主電流、
４０，４２ …Ｎチャネル反転層、
５０，５１ …初期点弧領域、
５２ …オンゲ−ト領域、
５３ …切り込み部、
５４ …Ｐチャネル反転層、
５５ …低抵抗膜、
５６ …正孔電流。
【特許請求の範囲】
【請求項１】 第１導電型の半導体基板１と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域２と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域５と、上記第１及び第２の半導体領域の双方に接触して形成される第１の電極１０と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域７と、上記第３の半導体領域に接触して形成される第２の電極１１とを具備することを特徴とする半導体装置。
【請求項２】 上記半導体基板の第１の主面側であって上記第１の半導体領域２に隣接し、かつ上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域４と、上記半導体基板１及び上記第１の半導体領域２及び上記第４の半導体領域４上に絶縁膜を介して形成されるゲ−ト電極９とをさらに具備し、上記第１の電極１０が上記第４の半導体領域４にも接触して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】 上記第１の半導体領域２に接触して形成され、上記第１の半導体領域２よりも不純物濃度が低い第２導電型の第５の半導体領域３をさらに具備し、上記ゲ−ト電極９が上記第５の半導体領域３上にも絶縁膜を介して形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】 上記第１の半導体領域２が上記半導体基板と接する部分は、上記第５の半導体領域３が上記半導体基板と接する部分よりも多いことを特徴とする請求項３に記載の半導体装置。
【請求項５】 上記半導体基板１及び上記第３の半導体領域７の双方に接触して形成されるバッファ層６をさらに具備することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】 上記第２の電極１１は、上記第３の半導体領域７及び上記半導体基板１の双方に接触して形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】 第１導電型の半導体基板１と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域２と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域５と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域７と、上記半導体基板の第１の主面側であって少なくとも上記第１の半導体領域２を取り囲んで形成される第２導電型の第４の半導体領域４と、上記半導体基板１及び上記第１の半導体領域２及び上記第４の半導体領域４上に絶縁膜を介して形成されるゲ−ト電極９と、上記第２及び第４の半導体領域に接触して形成される第１の電極１０と、上記第３の半導体領域７に接触して形成される第２の電極１１とを具備することを特徴とする半導体装置。
【請求項８】 上記第１の電極１０は、上記第１の半導体領域２にも接触して形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】 上記第１の半導体領域２に接触して形成され、上記第１の半導体領域２よりも不純物濃度が低い第２導電型の第５の半導体領域３をさらに具備し、上記ゲ−ト電極９が上記第５の半導体領域３上にも絶縁膜を介して形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】 上記第１の半導体領域２が上記半導体基板と接する部分は、上記第５の半導体領域３が上記半導体基板と接する部分よりも多いことを特徴とする請求項９に記載の半導体装置。
【請求項１１】 上記半導体基板１及び上記第３の半導体領域７の双方に接触して形成されるバッファ層６をさらに具備することを特徴とする請求項７乃至１０のうちいずれか１項に記載の半導体装置。
【請求項１２】 上記第２の電極１１は、上記第３の半導体領域７及び上記半導体基板１の双方に接触して形成されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】 第１導電型の半導体基板１と、上記半導体基板の第１の主面側に形成される一定の深さを有する拡散層から構成され、当該拡散層の一部分が、当該拡散層の他の部分よりも浅くなっており、かつ当該拡散層の他の部分に挟まれている第２導電型の第１の半導体領域２と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域５と、上記第２の半導体領域に接触して形成される第１の電極１０と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域７と、上記第３の半導体領域に接触して形成される第２の電極１１とを具備することを特徴とする半導体装置。
【請求項１４】 上記第１の電極１０は、上記上記第１の半導体領域にも接触して形成されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】 上記半導体基板の第１の主面側であって上記第１の半導体領域２に隣接し、かつ上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域４と、上記半導体基板１及び上記第１の半導体領域２及び上記第４の半導体領域４上に絶縁膜を介して形成されるゲ−ト電極９とをさらに具備し、上記第１の電極１０が上記第４の半導体領域４にも接触して形成されていることを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】 上記第４の半導体領域４は、少なくとも上記第１の半導体領域２を取り囲んで形成されていることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】 上記第１の半導体領域２に接触して形成され、上記第１の半導体領域２よりも不純物濃度が低い第２導電型の第５の半導体領域３をさらに具備し、上記ゲ−ト電極９が上記第５の半導体領域３上にも絶縁膜を介して形成されていることを特徴とする請求項１５又は１６に記載の半導体装置。
【請求項１８】 上記第１の半導体領域２が上記半導体基板と接する部分は、上記第５の半導体領域３が上記半導体基板と接する部分よりも多いことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】 上記半導体基板１及び上記第３の半導体領域７の双方に接触して形成されるバッファ層６をさらに具備することを特徴とする請求項１３乃至１８のいずれか１項に記載の半導体装置。
【請求項２０】 上記第２の電極１１は、上記第３の半導体領域７及び上記半導体基板１の双方に接触して形成されていることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】 上記第１の半導体領域２を構成する拡散層の浅い部分は、当該第１の半導体領域の拡散層の他の部分に比べて不純物濃度が低くなっていることを特徴とする請求項１３に記載の半導体装置。
【請求項２２】 上記第１の電極１０は、上記第１の半導体領域２を構成する拡散層の浅い部分において当該第１の半導体領域２に接触していることを特徴とする請求項２１に記載の半導体装置。
【請求項２３】 第１導電型の半導体基板１と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域２と、上記第１の半導体領域中に形成される一定の深さを有する拡散層から構成され、当該拡散層の一部分が、当該拡散層の他の部分よりも浅くなっており、かつ当該拡散層の他の部分に挟まれている第１導電型の第２の半導体領域５と、上記第２の半導体領域に接触して形成される第１の電極１０と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域７と、上記第３の半導体領域に接触して形成される第２の電極１１と、上記半導体基板の第１の主面側であって上記第１の半導体領域２に隣接し、かつ上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域４と、上記半導体基板１及び上記第１の半導体領域２及び上記第４の半導体領域４上に絶縁膜を介して形成されるゲ−ト電極９とを具備し、上記第１の電極１０が上記第４の半導体領域４にも接触して形成されていることを特徴とする半導体装置。
【請求項２４】 上記第２の半導体領域５を構成する拡散層の浅い部分は、当該第２の半導体領域の他の部分に比べて不純物濃度が低くなっていることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】 上記第１の半導体領域２に接触して形成され、上記第１の半導体領域２よりも不純物濃度が低い第２導電型の第５の半導体領域３をさらに具備し、上記ゲ−ト電極９が上記第５の半導体領域３上にも絶縁膜を介して形成されていることを特徴とする請求項２３に記載の半導体装置。
【請求項２６】 上記第１の半導体領域２が上記半導体基板と接する部分は、上記第５の半導体領域３が上記半導体基板と接する部分よりも多いことを特徴とする請求項２５に記載の半導体装置。
【請求項２７】 上記半導体基板１及び上記第３の半導体領域７の双方に接触して形成されるバッファ層６をさらに具備することを特徴とする請求項２３乃至２６のいずれか１項に記載の半導体装置。
【請求項２８】 上記第２の電極１１は、上記第３の半導体領域７及び上記半導体基板１の双方に接触して形成されていることを特徴とする請求項２７に記載の半導体装置。
【請求項２９】 第１導電型の半導体基板１と、上記半導体基板の第１の主面側に形成される一定の深さを有する拡散層から構成され、その拡散層の端部の一部分がオンゲ−ト領域となっており、また、当該拡散層の端部の一部分が、当該拡散層の他の部分よりも浅くなっており、かつ当該拡散層の他の部分に挟まれている第２導電型の第１の半導体領域２と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域５と、上記第２の半導体領域に接触して形成される第１の電極１０と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域７と、上記第３の半導体領域に接触して形成される第２の電極１１と、上記半導体基板の第１の主面側であって上記第１の半導体領域２に隣接し、かつ上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域４と、上記半導体基板１上及び上記拡散層の浅い部分を含む第１の半導体領域２上及び上記第４の半導体領域４上にそれぞれ絶縁膜を介して形成されるゲ−ト電極９とを具備し、上記第１の電極１０が上記第４の半導体領域４にも接触して形成されていることを特徴とする半導体装置。
【請求項３０】 上記オンゲ−ト領域となる第１の半導体領域２の拡散層の浅い部分は、当該第１の半導体領域の拡散層の他の部分に比べて不純物濃度が低くなっていることを特徴とする請求項２９に記載の半導体装置。
【請求項３１】 上記第１の半導体領域２の拡散層の浅い部分の不純物濃度は、１．０×１０18［ｃｍ-3］以下であることを特徴とする請求項２９に記載の半導体装置。
【請求項３２】 上記第１の半導体領域及び上記第２の半導体領域は、上記オンゲ−ト領域となる拡散層の浅い部分に近づくにつれて次第にその幅が狭まっており、かつ、当該第２の半導体領域上に形成されるカソ−ド電極も当該拡散層の浅い部分に近づくにつれて次第にその幅が狭まっていることを特徴とする請求項２９に記載の半導体装置。
【請求項３３】 上記半導体基板１及び上記第３の半導体領域７の双方に接触して形成されるバッファ層６をさらに具備することを特徴とする請求項２９乃至３２のいずれか１項に記載の半導体装置。
【請求項３４】 上記第２の電極１１は、上記第３の半導体領域７及び上記半導体基板１の双方に接触して形成されていることを特徴とする請求項３３に記載の半導体装置。
【請求項３５】 第１導電型の半導体基板１と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域２と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域５と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域７と、上記第１の半導体領域２に隣接し、上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域４と、上記半導体基板１及び上記第１の半導体領域２及び上記第４の半導体領域４上に絶縁膜を介して形成されるゲ−ト電極９と、上記第２の半導体領域５及び第４の半導体領域４にそれぞれ接触して形成される第１の電極１０と、上記第３の半導体領域７に接触して形成される第２の電極１１と、上記第１の半導体領域（オンゲ−ト領域を除く）２のみに接触し、上記第４の半導体領域４側の当該第１の半導体領域２上に形成される第１の低抵抗膜５５と、上記第４の半導体領域４及び上記第１の電極１０の双方に接触し、上記第１の半導体領域２側の当該第４の半導体領域４上に形成される第２の低抵抗膜５５とを具備することを特徴とする半導体装置。
【請求項３６】 上記第１の低抵抗膜極５４は、上記第１の半導体領域２中に埋め込まれ、上記第２の低抵抗膜極５４は、上記第４の半導体領域４中に埋め込まれていることを特徴とする請求項３５に記載の半導体装置。
【請求項３７】 上記第１の半導体領域２と上記第４の半導体領域４が互いに接続されていることを特徴とする請求項３５に記載の半導体装置。
【請求項３８】 上記第１の半導体領域２に接触して形成され、上記第１の半導体領域２よりも不純物濃度が低い第２導電型の第５の半導体領域３をさらに具備し、上記ゲ−ト電極９が上記第５の半導体領域３上にも絶縁膜を介して形成されていることを特徴とする請求項３５に記載の半導体装置。
【請求項３９】 上記第１の半導体領域２が上記半導体基板と接する部分は、上記第５の半導体領域３が上記半導体基板と接する部分よりも多いことを特徴とする請求項３８に記載の半導体装置。
【請求項４０】 上記半導体基板１及び上記第３の半導体領域７の双方に接触して形成されるバッファ層６をさらに具備することを特徴とする請求項３５乃至３９のいずれか１項に記載の半導体装置。
【請求項４１】 上記第２の電極１１は、上記第３の半導体領域７及び上記半導体基板１の双方に接触して形成されていることを特徴とする請求項４０に記載の半導体装置。
【請求項１】 第１導電型の半導体基板１と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域２と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域５と、上記第１及び第２の半導体領域の双方に接触して形成される第１の電極１０と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域７と、上記第３の半導体領域に接触して形成される第２の電極１１とを具備することを特徴とする半導体装置。
【請求項２】 上記半導体基板の第１の主面側であって上記第１の半導体領域２に隣接し、かつ上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域４と、上記半導体基板１及び上記第１の半導体領域２及び上記第４の半導体領域４上に絶縁膜を介して形成されるゲ−ト電極９とをさらに具備し、上記第１の電極１０が上記第４の半導体領域４にも接触して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】 上記第１の半導体領域２に接触して形成され、上記第１の半導体領域２よりも不純物濃度が低い第２導電型の第５の半導体領域３をさらに具備し、上記ゲ−ト電極９が上記第５の半導体領域３上にも絶縁膜を介して形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】 上記第１の半導体領域２が上記半導体基板と接する部分は、上記第５の半導体領域３が上記半導体基板と接する部分よりも多いことを特徴とする請求項３に記載の半導体装置。
【請求項５】 上記半導体基板１及び上記第３の半導体領域７の双方に接触して形成されるバッファ層６をさらに具備することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】 上記第２の電極１１は、上記第３の半導体領域７及び上記半導体基板１の双方に接触して形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】 第１導電型の半導体基板１と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域２と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域５と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域７と、上記半導体基板の第１の主面側であって少なくとも上記第１の半導体領域２を取り囲んで形成される第２導電型の第４の半導体領域４と、上記半導体基板１及び上記第１の半導体領域２及び上記第４の半導体領域４上に絶縁膜を介して形成されるゲ−ト電極９と、上記第２及び第４の半導体領域に接触して形成される第１の電極１０と、上記第３の半導体領域７に接触して形成される第２の電極１１とを具備することを特徴とする半導体装置。
【請求項８】 上記第１の電極１０は、上記第１の半導体領域２にも接触して形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】 上記第１の半導体領域２に接触して形成され、上記第１の半導体領域２よりも不純物濃度が低い第２導電型の第５の半導体領域３をさらに具備し、上記ゲ−ト電極９が上記第５の半導体領域３上にも絶縁膜を介して形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】 上記第１の半導体領域２が上記半導体基板と接する部分は、上記第５の半導体領域３が上記半導体基板と接する部分よりも多いことを特徴とする請求項９に記載の半導体装置。
【請求項１１】 上記半導体基板１及び上記第３の半導体領域７の双方に接触して形成されるバッファ層６をさらに具備することを特徴とする請求項７乃至１０のうちいずれか１項に記載の半導体装置。
【請求項１２】 上記第２の電極１１は、上記第３の半導体領域７及び上記半導体基板１の双方に接触して形成されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】 第１導電型の半導体基板１と、上記半導体基板の第１の主面側に形成される一定の深さを有する拡散層から構成され、当該拡散層の一部分が、当該拡散層の他の部分よりも浅くなっており、かつ当該拡散層の他の部分に挟まれている第２導電型の第１の半導体領域２と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域５と、上記第２の半導体領域に接触して形成される第１の電極１０と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域７と、上記第３の半導体領域に接触して形成される第２の電極１１とを具備することを特徴とする半導体装置。
【請求項１４】 上記第１の電極１０は、上記上記第１の半導体領域にも接触して形成されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】 上記半導体基板の第１の主面側であって上記第１の半導体領域２に隣接し、かつ上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域４と、上記半導体基板１及び上記第１の半導体領域２及び上記第４の半導体領域４上に絶縁膜を介して形成されるゲ−ト電極９とをさらに具備し、上記第１の電極１０が上記第４の半導体領域４にも接触して形成されていることを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】 上記第４の半導体領域４は、少なくとも上記第１の半導体領域２を取り囲んで形成されていることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】 上記第１の半導体領域２に接触して形成され、上記第１の半導体領域２よりも不純物濃度が低い第２導電型の第５の半導体領域３をさらに具備し、上記ゲ−ト電極９が上記第５の半導体領域３上にも絶縁膜を介して形成されていることを特徴とする請求項１５又は１６に記載の半導体装置。
【請求項１８】 上記第１の半導体領域２が上記半導体基板と接する部分は、上記第５の半導体領域３が上記半導体基板と接する部分よりも多いことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】 上記半導体基板１及び上記第３の半導体領域７の双方に接触して形成されるバッファ層６をさらに具備することを特徴とする請求項１３乃至１８のいずれか１項に記載の半導体装置。
【請求項２０】 上記第２の電極１１は、上記第３の半導体領域７及び上記半導体基板１の双方に接触して形成されていることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】 上記第１の半導体領域２を構成する拡散層の浅い部分は、当該第１の半導体領域の拡散層の他の部分に比べて不純物濃度が低くなっていることを特徴とする請求項１３に記載の半導体装置。
【請求項２２】 上記第１の電極１０は、上記第１の半導体領域２を構成する拡散層の浅い部分において当該第１の半導体領域２に接触していることを特徴とする請求項２１に記載の半導体装置。
【請求項２３】 第１導電型の半導体基板１と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域２と、上記第１の半導体領域中に形成される一定の深さを有する拡散層から構成され、当該拡散層の一部分が、当該拡散層の他の部分よりも浅くなっており、かつ当該拡散層の他の部分に挟まれている第１導電型の第２の半導体領域５と、上記第２の半導体領域に接触して形成される第１の電極１０と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域７と、上記第３の半導体領域に接触して形成される第２の電極１１と、上記半導体基板の第１の主面側であって上記第１の半導体領域２に隣接し、かつ上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域４と、上記半導体基板１及び上記第１の半導体領域２及び上記第４の半導体領域４上に絶縁膜を介して形成されるゲ−ト電極９とを具備し、上記第１の電極１０が上記第４の半導体領域４にも接触して形成されていることを特徴とする半導体装置。
【請求項２４】 上記第２の半導体領域５を構成する拡散層の浅い部分は、当該第２の半導体領域の他の部分に比べて不純物濃度が低くなっていることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】 上記第１の半導体領域２に接触して形成され、上記第１の半導体領域２よりも不純物濃度が低い第２導電型の第５の半導体領域３をさらに具備し、上記ゲ−ト電極９が上記第５の半導体領域３上にも絶縁膜を介して形成されていることを特徴とする請求項２３に記載の半導体装置。
【請求項２６】 上記第１の半導体領域２が上記半導体基板と接する部分は、上記第５の半導体領域３が上記半導体基板と接する部分よりも多いことを特徴とする請求項２５に記載の半導体装置。
【請求項２７】 上記半導体基板１及び上記第３の半導体領域７の双方に接触して形成されるバッファ層６をさらに具備することを特徴とする請求項２３乃至２６のいずれか１項に記載の半導体装置。
【請求項２８】 上記第２の電極１１は、上記第３の半導体領域７及び上記半導体基板１の双方に接触して形成されていることを特徴とする請求項２７に記載の半導体装置。
【請求項２９】 第１導電型の半導体基板１と、上記半導体基板の第１の主面側に形成される一定の深さを有する拡散層から構成され、その拡散層の端部の一部分がオンゲ−ト領域となっており、また、当該拡散層の端部の一部分が、当該拡散層の他の部分よりも浅くなっており、かつ当該拡散層の他の部分に挟まれている第２導電型の第１の半導体領域２と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域５と、上記第２の半導体領域に接触して形成される第１の電極１０と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域７と、上記第３の半導体領域に接触して形成される第２の電極１１と、上記半導体基板の第１の主面側であって上記第１の半導体領域２に隣接し、かつ上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域４と、上記半導体基板１上及び上記拡散層の浅い部分を含む第１の半導体領域２上及び上記第４の半導体領域４上にそれぞれ絶縁膜を介して形成されるゲ−ト電極９とを具備し、上記第１の電極１０が上記第４の半導体領域４にも接触して形成されていることを特徴とする半導体装置。
【請求項３０】 上記オンゲ−ト領域となる第１の半導体領域２の拡散層の浅い部分は、当該第１の半導体領域の拡散層の他の部分に比べて不純物濃度が低くなっていることを特徴とする請求項２９に記載の半導体装置。
【請求項３１】 上記第１の半導体領域２の拡散層の浅い部分の不純物濃度は、１．０×１０18［ｃｍ-3］以下であることを特徴とする請求項２９に記載の半導体装置。
【請求項３２】 上記第１の半導体領域及び上記第２の半導体領域は、上記オンゲ−ト領域となる拡散層の浅い部分に近づくにつれて次第にその幅が狭まっており、かつ、当該第２の半導体領域上に形成されるカソ−ド電極も当該拡散層の浅い部分に近づくにつれて次第にその幅が狭まっていることを特徴とする請求項２９に記載の半導体装置。
【請求項３３】 上記半導体基板１及び上記第３の半導体領域７の双方に接触して形成されるバッファ層６をさらに具備することを特徴とする請求項２９乃至３２のいずれか１項に記載の半導体装置。
【請求項３４】 上記第２の電極１１は、上記第３の半導体領域７及び上記半導体基板１の双方に接触して形成されていることを特徴とする請求項３３に記載の半導体装置。
【請求項３５】 第１導電型の半導体基板１と、上記半導体基板の第１の主面側に形成される第２導電型の第１の半導体領域２と、上記第１の半導体領域中に形成される第１導電型の第２の半導体領域５と、上記半導体基板の第２の主面側に形成される第２導電型の第３の半導体領域７と、上記第１の半導体領域２に隣接し、上記半導体基板を間に挟んで形成される第２導電型の第４の半導体領域４と、上記半導体基板１及び上記第１の半導体領域２及び上記第４の半導体領域４上に絶縁膜を介して形成されるゲ−ト電極９と、上記第２の半導体領域５及び第４の半導体領域４にそれぞれ接触して形成される第１の電極１０と、上記第３の半導体領域７に接触して形成される第２の電極１１と、上記第１の半導体領域（オンゲ−ト領域を除く）２のみに接触し、上記第４の半導体領域４側の当該第１の半導体領域２上に形成される第１の低抵抗膜５５と、上記第４の半導体領域４及び上記第１の電極１０の双方に接触し、上記第１の半導体領域２側の当該第４の半導体領域４上に形成される第２の低抵抗膜５５とを具備することを特徴とする半導体装置。
【請求項３６】 上記第１の低抵抗膜極５４は、上記第１の半導体領域２中に埋め込まれ、上記第２の低抵抗膜極５４は、上記第４の半導体領域４中に埋め込まれていることを特徴とする請求項３５に記載の半導体装置。
【請求項３７】 上記第１の半導体領域２と上記第４の半導体領域４が互いに接続されていることを特徴とする請求項３５に記載の半導体装置。
【請求項３８】 上記第１の半導体領域２に接触して形成され、上記第１の半導体領域２よりも不純物濃度が低い第２導電型の第５の半導体領域３をさらに具備し、上記ゲ−ト電極９が上記第５の半導体領域３上にも絶縁膜を介して形成されていることを特徴とする請求項３５に記載の半導体装置。
【請求項３９】 上記第１の半導体領域２が上記半導体基板と接する部分は、上記第５の半導体領域３が上記半導体基板と接する部分よりも多いことを特徴とする請求項３８に記載の半導体装置。
【請求項４０】 上記半導体基板１及び上記第３の半導体領域７の双方に接触して形成されるバッファ層６をさらに具備することを特徴とする請求項３５乃至３９のいずれか１項に記載の半導体装置。
【請求項４１】 上記第２の電極１１は、上記第３の半導体領域７及び上記半導体基板１の双方に接触して形成されていることを特徴とする請求項４０に記載の半導体装置。
【図１】
【図３】
【図２】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１７】
【図１６】
【図１８】
【図１９】
【図２２】
【図２０】
【図２１】
【図２３】
【図２６】
【図２４】
【図２５】
【図２９】
【図３０】
【図２７】
【図２８】
【図３３】
【図３４】
【図３１】
【図３２】
【図３７】
【図３８】
【図３５】
【図３６】
【図３９】
【図４０】
【図４９】
【図４１】
【図４２】
【図４５】
【図４６】
【図５７】
【図４３】
【図４４】
【図４７】
【図４８】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図３】
【図２】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１７】
【図１６】
【図１８】
【図１９】
【図２２】
【図２０】
【図２１】
【図２３】
【図２６】
【図２４】
【図２５】
【図２９】
【図３０】
【図２７】
【図２８】
【図３３】
【図３４】
【図３１】
【図３２】
【図３７】
【図３８】
【図３５】
【図３６】
【図３９】
【図４０】
【図４９】
【図４１】
【図４２】
【図４５】
【図４６】
【図５７】
【図４３】
【図４４】
【図４７】
【図４８】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【公開番号】特開平６−１７７３７１
【公開日】平成６年（１９９４）６月２４日
【国際特許分類】
【出願番号】特願平５−５６３９６
【出願日】平成５年（１９９３）２月２３日
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【公開日】平成６年（１９９４）６月２４日
【国際特許分類】
【出願日】平成５年（１９９３）２月２３日
【出願人】（０００００３０７８）株式会社東芝 (54,554)
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