半導体試験装置
【課題】起動時間を短縮することにより試験効率を向上させることができる半導体試験装置を提供する。
【解決手段】半導体試験装置１は、半導体試験装置１を統括制御するテスタコントローラ１０と、半導体デバイスの試験結果を用いてリダンダンシ演算を行うリダンダンシシステム２０とを備える。リダンダンシシステム２０は、オペレーティングシステム（ＯＳ）が起動されている状態でリダンダンシ演算を実行する複数のリダンダンシ演算装置４０ａ〜４０ｎと、これらを制御するリダンダンシ制御装置３０とを備える。テスタコントローラ１０は、半導体試験装置１の電源投入時に、リダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎで用いられるＯＳを圧縮したＯＳである圧縮ＯＳ１２を、バスＢを介してリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎに直接転送する。
【解決手段】半導体試験装置１は、半導体試験装置１を統括制御するテスタコントローラ１０と、半導体デバイスの試験結果を用いてリダンダンシ演算を行うリダンダンシシステム２０とを備える。リダンダンシシステム２０は、オペレーティングシステム（ＯＳ）が起動されている状態でリダンダンシ演算を実行する複数のリダンダンシ演算装置４０ａ〜４０ｎと、これらを制御するリダンダンシ制御装置３０とを備える。テスタコントローラ１０は、半導体試験装置１の電源投入時に、リダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎで用いられるＯＳを圧縮したＯＳである圧縮ＯＳ１２を、バスＢを介してリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎに直接転送する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
近年、半導体試験装置は、半導体デバイスの試験に要する時間を短縮するために、積極的に並列化が行われている。例えば、多数の半導体デバイスを短時間で試験するために半導体デバイスの並列試験が可能とされており、或いは半導体デバイスの試験結果を短時間で処理するために複数の処理装置による並列処理が可能とされている。
【０００３】
特に、半導体試験装置の一種であるメモリテスタでは、膨大な数の半導体デバイス（メモリ）を効率良く試験する必要があるため、数百を超えるメモリの並列試験が可能なものも開発されている。また、ウェハに形成されている状態のメモリを試験するメモリテスタでは、メモリセルに生じた不良の救済を行う上で必要なデータを作成するリダンダンシ演算をメモリ毎に行う必要がある。このリダンダンシ演算を効率良く行うため、複数のリダンダンシ演算装置により並列してリダンダンシ演算を行うメモリテスタも開発されている。
【０００４】
図４は、従来の半導体試験装置の要部構成を示すブロック図である。図４に示す通り、従来の半導体試験装置１００は、テスタコントローラ１１０とリダンダンシシステム１２０とを備えており、ウェハに形成されている状態のメモリ（図示省略）に対する試験を行うとともに、その試験により得られた試験結果を用いてリダンダンシ演算を行う。テスタコントローラ１１０は、半導体試験装置１００を統括的に制御する。
【０００５】
このテスタコントローラ１１０は、リダンダンシシステム１２０で用いられるオペレーティングシステム（ＯＳ）１１２を格納するハードディスク装置等のデータ格納装置１１１を備える。尚、図示は省略しているが、テスタコントローラ１１０は、ＤＨＣＰ（Dynamic Host Configuration Protocol）サーバを備えており、リダンダンシ制御装置１３０等からの要求に応じてＩＰ（nternet Protocol）アドレスの割り当てを行う。
【０００６】
リダンダンシシステム１２０は、ＰＣＩ（Peripheral Components Interconnect）バス等のバスＢ１００によって相互に接続されたリダンダンシ制御装置１３０と複数のリダンダンシ演算装置１４０ａ〜１４０ｎとを備えており、テスタコントローラ１１０の制御の下でリダンダンシ演算を行う。このリダンダンシシステム１２０は、機能の追加、削除、変更等に容易に対応するために、テスタコントローラ１１０で一元管理されるＯＳ１１２をダウンロードし、ダウンロードしたＯＳ１１２をリダンダンシ制御装置１３０及びリダンダンシ演算装置１４０ａ〜１４０ｎの各々で起動する仕組みになっている。このため、リダンダンシ制御装置１３０及びリダンダンシ演算装置１４０ａ〜１４０ｎには、ハードディスク装置等のデータ格納装置は設けられておらず、ＲＡＭ（Random Access Memory）及びＲＯＭ（Read Only Memory）等のメモリ１３１，１４１ａ〜１４１ｎがそれぞれ設けられている。
【０００７】
リダンダンシ制御装置１３０は、イーサネット（登録商標）等の通信ケーブルＣを介してテスタコントローラ１１０に接続されており、テスタコントローラ１１０との間で通信を行いつつリダンダンシシステム１２０を制御する。例えば、半導体試験装置１００の電源投入時において、リダンダンシシステム１２０で用いられるＯＳ１１２のダウンロード制御及びダウンロードしたＯＳ１１２の起動制御等を行う。
【０００８】
尚、リダンダンシ制御装置１３０は、ＯＳ１１２が起動されていない状態でも、通信ケーブルＣを介してテスタコントローラ１１０との間で簡単な通信を行うことができる。例えば、テスタコントローラ１１０が備える不図示のＤＨＣＰサーバによるＩＰアドレスの割り当て要求や、ＴＦＴＰ（Trivial File Transfer Protocol）等の通信プロトコルを用いてＯＳ１１２のダウンロードを行うことができる。
【０００９】
リダンダンシ制御装置１３０が備えるメモリ１３１は、テスタコントローラ１１０からダウンロードしたＯＳ１１２や、リダンダンシ制御装置１３０で起動されたＯＳ１１２によって用いられる各種変数を記憶する。このメモリ１３１には、リダンダンシ演算装置１４０ａ〜１４０ｎから参照可能な公開領域Ｒ１０１と、リダンダンシ演算装置１４０ａ〜１４０ｎから参照不可能であって、リダンダンシ制御装置１３０によってのみ用いられる非公開領域Ｒ１０２とが設けられている。
【００１０】
リダンダンシ演算装置１４０ａ〜１４０ｎは、リダンダンシ制御装置１３０の制御の下で、試験対象である不図示のメモリの試験を行って得られた試験結果を用いてリダンダンシ演算を実行する。尚、リダンダンシ演算装置１４０ａ〜１４０ｎは、ＯＳ１１２が起動されていない状態でも、リダンダンシ制御装置１３０が備えるメモリ１３１の公開領域Ｒ１０１を参照することができる。リダンダンシ演算装置１４０ａ〜１４０ｎが備えるメモリ１４１ａ〜１４１ｎは、リダンダンシ制御装置１３０から参照されることなく、リダンダンシ演算装置１４０ａ〜１４０ｎの各々でのみ用いられる。
【００１１】
次に、上記構成における半導体試験装置１００の電源投入時の動作について説明する。半導体試験装置１００の電源が投入されると、まずリダンダンシ制御装置１３０はテスタコントローラ１１０に対し、ＤＨＣＰサーバによるＩＰアドレスの割り当て要求を送信してテスタコントローラ１１０からＩＰアドレスを取得する。次に、リダンダンシ制御装置１３０はテスタコントローラ１１０に対してＯＳ１１２の送信要求を送信し、テスタコントローラ１１０からＯＳ１１２をダウンロードする。尚、ダウンロードされたＯＳ１１２はリダンダンシ制御装置１３０が備えるメモリ１３１の非公開領域Ｒ１０２に記憶される。次いで、リダンダンシ制御装置１３０は、メモリ１３１の非公開領域Ｒ１０２に記憶されたＯＳ１１２を、メモリ１３１の公開領域Ｒ１０１にコピーする。
【００１２】
以上の処理を終えると、リダンダンシ制御装置１３０は、リダンダンシ演算装置１４０ａ〜１４０ｎに対してＯＳ１１２のコピー開始を指示する。かかる指示によって、リダンダンシ演算装置１４０ａ〜１４０ｎは、リダンダンシ制御装置１３０が備えるメモリ１３１の公開領域Ｒ１０１に記憶されたＯＳ１１２を個別に読み出し、メモリ１４１ａ〜１４１ｎにそれぞれ記憶する。ＯＳ１１２の読み出しを終えたリダンダンシ演算装置１４０ａ〜１４０ｎは、リダンダンシ制御装置１３０に対して読み出し完了通知を個別に行った後にＯＳ１１２を起動させる。また、リダンダンシ制御装置１３０は、全てのリダンダンシ演算装置１４０ａ〜１４０ｎから読み出し完了通知があったことを確認した後に、ＯＳ１１２を起動させる。以上の処理によって、リダンダンシシステム１２０が起動される。
【００１３】
尚、従来の半導体試験装置の詳細については、例えば以下の特許文献１〜３を参照されたい。
【特許文献１】特開２０００−３１４７６３号公報
【特許文献２】特開２００７−６６３４９号公報
【特許文献３】特開２００８−４２３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、近年においては、試験対象であるメモリの並列試験数が益々増大する傾向にあるとともに、試験対象であるメモリの容量も増大傾向にあることから、リダンダンシ演算の演算量が益々増大する状況にある。かかる状況に対応するため、より多くのリダンダンシ演算装置を半導体試験装置に搭載し、個々のリダンダンシ演算装置の負荷を分散することで、リダンダンシ演算に要する時間の短縮が図られている。
【００１５】
しかしながら、前述した通り従来は、リダンダンシシステム１２０の起動時に、リダンダンシ制御装置１３０がテスタコントローラ１１０に対してＩＰアドレスの取得及びＯＳ１１２のダウンロードを行った後に、ダウンロードしたＯＳ１１２をメモリ１３１の公開領域Ｒ１０１にコピーしてからリダンダンシ演算装置１４０ａ〜１４０ｎの各々に対して読み出し指示を行っている。このため、リダンダンシ演算装置の増加に伴ってリダンダンシシステム１２０の起動時間が長くなり、これにより試験効率が悪化してしまうという問題がある。
【００１６】
通常、半導体試験装置のメンテナンスは、「半導体試験装置の電源遮断、メンテナンス実施、半導体試験装置の電源投入、診断プログラムの実行」を１サイクルとした手順により行われる。ここで、上位の診断プログラムの実行により異常が診断された場合には、上記のサイクルが繰り返されることから、リダンダンシシステム１２０の起動時間が長いと、メンテナンスに長時間を要してしまい試験効率が悪化してしまう。
【００１７】
本発明は上記事情に鑑みてなされたものであり、起動時間を短縮することにより試験効率を向上させることができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明の半導体試験装置は、半導体デバイスの試験を行う半導体試験装置（１）において、所定のオペレーティングシステムが起動されている状態で、所定の処理を行う複数の処理装置（３０、４０ａ〜４０ｎ）と、前記複数の処理装置の各々で起動される前記オペレーティングシステムを、電源投入時に前記複数の処理装置にそれぞれ転送する制御装置（１０）とを備えることを特徴としている。
この発明によると、半導体試験装置の電源投入時に、複数の処理装置の各々で起動されるオペレーティングシステムが、制御装置から複数の処理装置の各々に対して直接転送される。
また、本発明の半導体試験装置は、前記制御装置が、前記複数の処理装置の各々と所定のバス（Ｂ）を介して接続されており、当該バスを介して前記オペレーティングシステムを前記複数の処理装置にそれぞれ転送することを特徴としている。
また、本発明の半導体試験装置は、前記複数の処理装置が、前記制御装置によって管理されるアドレス空間（ＡＳ）に一部の領域（Ｒ１、Ｒ１１〜Ｒｎ１）が割り当てられたメモリ（３１、４１ａ〜４１ｎ）をそれぞれ備えており、前記制御装置は、前記複数の処理装置の各々が備えるメモリの前記アドレス空間に割り当てられた領域を指定することで、前記オペレーティングシステムを前記複数の処理装置の各々に転送することを特徴としている。
また、本発明の半導体試験装置は、前記制御装置によって転送される前記オペレーティングシステムは、所定の圧縮方式によって圧縮されており、前記複数の処理装置は、前記制御装置により転送された前記オペレーティングシステム（１２）をそれぞれ伸長してから起動することを特徴としている。
また、本発明の半導体試験装置は、前記制御装置が、前記複数の処理装置のうちの前記オペレーティングシステムの転送を完了した処理装置に対して転送完了を示す転送完了通知を行い、前記複数の処理装置は、前記制御装置からの前記転送完了通知を受けてから前記制御装置により転送された前記オペレーティングシステムをそれぞれ伸長することを特徴としている。
また、本発明の半導体試験装置は、前記複数の処理装置が、前記半導体デバイスに生じた不良の救済を行う上で必要なデータを前記半導体デバイスの試験結果を用いて作成するリダンダンシ演算を、前記所定の処理としてそれぞれ行うことを特徴としている。
【発明の効果】
【００１９】
本発明によれば、半導体試験装置の電源投入時に、複数の処理装置の各々で起動されるオペレーティングシステムを、制御装置から複数の処理装置の各々に対して直接転送しているため、処理装置の起動に要する時間を短縮することができという効果がある。この結果として、半導体試験装置の試験効率を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、テスタコントローラ１０（制御装置）とリダンダンシシステム２０とを備えており、ウェハに形成されている状態のメモリ（図示省略）に対する試験を行うとともに、その試験により得られた試験結果を用いてリダンダンシ演算を行う。この半導体試験装置１は、半導体メモリの試験を行う所謂メモリテスタである。
【００２１】
テスタコントローラ１０は、半導体試験装置１を統括的に制御する。例えば、試験対象である不図示のメモリの試験時にはメモリの試験に用いる試験パターンや期待値パターンの発生制御、及び期待値パターンを用いたパス／フェイルの判定制御等を行い、リダンダンシ演算時にはリダンダンシシステム２０にリダンダンシ演算を行わせるための制御信号を出力する。また、テスタコントローラ１０は、リダンダンシシステム２０で用いられるオペレーティングシステム（ＯＳ）であって、所定の圧縮形式によって圧縮されたＯＳ（圧縮ＯＳ）１２を格納するハードディスク装置等のデータ格納装置１１を備える。ＯＳの圧縮形式は、任意の圧縮形式を用いることができる。
【００２２】
また、テスタコントローラ１０は、半導体試験装置１の電源投入時に、データ格納装置１１から圧縮ＯＳ１２を読み出してリダンダンシシステム２０への転送を行う。このように、リダンダンシシステム２０で用いられる圧縮ＯＳ１２をテスタコントローラ１０が一元管理するのは、リダンダンシシステム２０の機能の追加、削除、変更等に容易に対応するためである。テスタコントローラ１０は、圧縮ＯＳ１２の転送を終えた場合には、リダンダンシシステム２０に対して転送を完了した旨を示す通知である転送完了通知を行う。
【００２３】
リダンダンシシステム２０は、リダンダンシ制御装置３０と複数のリダンダンシ演算装置４０ａ〜４０ｎ（処理装置）とを備えており、テスタコントローラ１０の制御の下でリダンダンシ演算を行う。ここで、リダンダンシシステム２０が備えるリダンダンシ制御装置３０及び複数のリダンダンシ演算装置４０ａ〜４０ｎ並びに上述したテスタコントローラ１０は、ＰＣＩＥｘｐｒｅｓｓ（登録商標）バス等のバスＢ（所定のバス）によって相互に接続されている。
【００２４】
リダンダンシシステム２０は、前述した通り、機能の追加、削除、変更等に容易に対応するために、テスタコントローラ１０で一元管理されて半導体試験装置１の電源投入時にバスＢを介して転送される圧縮ＯＳ１２をリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎの各々で伸長して起動する仕組みになっている。このため、リダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎには、ハードディスク装置等のデータ格納装置は設けられておらず、ＲＡＭ及びＲＯＭ等のメモリ３１，４１ａ〜４１ｎがそれぞれ設けられている。
【００２５】
リダンダンシ制御装置３０は、圧縮ＯＳ１２を伸長して得られるＯＳが起動されている状態で、テスタコントローラ１０からバスＢを介して送信されてくる制御信号に基づいてリダンダンシシステム２０を制御する。例えば、テスタコントローラ１０からリダンダンシ演算を開始すべき旨を示す制御信号が送信された場合には、バスＢを介してリダンダンシ演算装置４０ａ〜４０ｎに対してリダンダンシ演算で用いる試験結果を特定してリダンダンシ演算を実行させる制御を行う。
【００２６】
尚、リダンダンシ制御装置３０は、圧縮ＯＳ１２を伸長して得られるＯＳが起動されていない状態でも、バスＢを介したテスタコントローラ１０との簡単な信号の送受信や、圧縮ＯＳ１２の伸長処理等を行うことが可能である。また、リダンダンシ制御装置３０は、圧縮ＯＳ１２を伸長して得られるＯＳが起動されていない状態において、テスタコントローラ１０から転送された圧縮ＯＳを、テスタコントローラ１０からの転送完了通知を受けてから伸長する。
【００２７】
リダンダンシ制御装置３０が備えるメモリ３１は、テスタコントローラ１０から転送される圧縮ＯＳ１２や、リダンダンシ制御装置３０で起動されたＯＳ（圧縮ＯＳ１２を伸長して得られるＯＳ）によって用いられる各種変数を記憶する。このメモリ３１には、テスタコントローラ１０から参照可能な公開領域Ｒ１と、テスタコントローラ１０及びリダンダンシ演算装置４０ａ〜４０ｎから参照不可能であって、リダンダンシ制御装置３０によってのみ用いられる非公開領域Ｒ２とが設けられている。
【００２８】
リダンダンシ演算装置４０ａ〜４０ｎは、圧縮ＯＳ１２を伸長して得られるＯＳが起動されている状態において、リダンダンシ制御装置３０の制御の下で、試験対象である不図示のメモリの試験を行って得られた試験結果を用いてリダンダンシ演算（所定の処理）を実行する。尚、リダンダンシ演算装置４０ａ〜４０ｎは、リダンダンシ制御装置３０と同様に、圧縮ＯＳ１２を伸長して得られるＯＳが起動されていない状態でも、バスＢを介したテスタコントローラ１０との簡単な信号の送受信や、圧縮ＯＳ１２の伸長処理等を行うことが可能である。また、リダンダンシ演算装置４０ａ〜４０ｎは、圧縮ＯＳ１２を伸長して得られるＯＳが起動されていない状態において、テスタコントローラ１０から転送された圧縮ＯＳを、テスタコントローラ１０からの転送完了通知を受けてからそれぞれ伸長する。
【００２９】
リダンダンシ演算装置４０ａ〜４０ｎが備えるメモリ４１ａ〜４１ｎは、テスタコントローラ１０から転送される圧縮ＯＳ１２や、リダンダンシ演算装置４０ａ〜４０ｎで起動されたＯＳ（圧縮ＯＳ１２を伸長して得られるＯＳ）によって用いられる各種変数をそれぞれ記憶する。このメモリ４１ａ〜４１ｎにも、テスタコントローラ１０から参照可能な公開領域Ｒ１１〜Ｒｎ１と、テスタコントローラ１０及びリダンダンシ制御装置３０から参照不可能であって、リダンダンシ演算装置４０ａ〜４０ｎによってのみ用いられる非公開領域Ｒ１２〜Ｒｎ２とがそれぞれ設けられている。
【００３０】
図２は、テスタコントローラ１０によって管理されるアドレス空間の一例を示す図である。図２に示す通り、テスタコントローラ１０によって管理されるアドレス空間ＡＳには、リダンダンシ制御装置３０が備えるメモリ３１の公開領域Ｒ１、リダンダンシ演算装置４０ａ〜４０ｎが備えるメモリ４１ａ〜４１ｎの公開領域Ｒ１１〜Ｒｎ１がそれぞれ割り当てられている。尚、公開領域Ｒ１及び公開領域Ｒ１１〜Ｒｎ１が割り当てられている部分以外の部分には、例えばテスタコントローラ１０が備えるメモリ（図示省略）等のアドレスが割り当てられている。
【００３１】
よって、テスタコントローラ１０は、自身が備える不図示のメモリに対するアクセスを行う場合と同様に、メモリ空間ＡＳに割り当てられた公開領域Ｒ１を指定することで圧縮ＯＳ１２をリダンダンシ制御装置３０に転送することができる。また、メモリ空間ＡＳに割り当てられた公開領域Ｒ１１〜Ｒｎ１を指定することで圧縮ＯＳ１２をリダンダンシ演算装置４０ａ〜４０ｎに転送することができる。
【００３２】
次に、上記構成における半導体試験装置１の電源投入時の動作について説明する。図３は、本発明の一実施形態による半導体試験装置１の動作例を示すフローチャートである。このフローチャートは、半導体試験装置１の電源が投入されると開始される。半導体試験装置１の電源が投入されると、テスタコントローラ１０は、メモリ空間ＡＳに割り当てられた公開領域Ｒ１及び公開領域Ｒ１１〜Ｒｎ１を指定し、リダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎの各々に対して圧縮ＯＳ１２の転送を行う。
【００３３】
ここで、テスタコントローラ１０からの圧縮ＯＳ１２は、バスＢを介してリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎに順次転送される（ステップＳ１１）。転送された圧縮ＯＳ１２は、リダンダンシ制御装置３１が備えるメモリ３１の公開領域Ｒ１、及びリダンダンシ演算装置４０ａ〜４０ｎが備えるメモリ４１ａ〜４１ｎの公開領域Ｒ１１〜Ｒｎ１にそれぞれ記憶される。
【００３４】
次に、テスタコントローラ１０は、圧縮ＯＳ１２の転送を終えたリダンダンシ制御装置３０又はリダンダンシ演算装置４０ａ〜４０ｎに対して、バスＢを介した転送完了通知を行う。尚、リダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎに対する圧縮ＯＳ１２の転送は、テスタコントローラ１０により順次行われているため、上記の転送完了通知も順次行われる（ステップＳ１２）。
【００３５】
転送完了通知がなされたリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎは、テスタコントローラ１０から転送された圧縮ＯＳ１２の伸長を行う（ステップＳ１３）。リダンダンシ制御装置３０はメモリ３１の公開領域Ｒ１に記憶された圧縮ＯＳ１２の伸長処理を行って得られたＯＳを非公開領域Ｒ２に記憶させ、リダンダンシ演算装置４０ａ〜４０ｎはメモリ４１ａ〜４１ｎの公開領域Ｒ１１〜Ｒｎ１に記憶された圧縮ＯＳ１２の伸長処理を行って得られたＯＳを非公開領域Ｒ１２〜ｒｎ２にそれぞれ記憶させる。
【００３６】
圧縮ＯＳ１２の伸長処理を終えると、リダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎは、メモリ３１，４１ａ〜４１ｎの非公開領域Ｒ２，Ｒ１２〜Ｒｎ２から伸長処理を行って得られたＯＳをそれぞれ読み出して起動させる（ステップＳ１４）。以上の処理によって、リダンダンシシステム２０が起動される。
【００３７】
以上の通り、本実施形態では、半導体試験装置１の電源投入時に、テスタコントローラ１０がリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎに対して圧縮ＯＳ１２を直接転送している。このため、リダンダンシ制御装置３０とリダンダンシ演算装置４０ａ〜４０ｎとにおいて並列してＯＳ起動させることができ、従来のように全てのリダンダンシ演算装置１４０ａ〜１４０ｎにおけるＯＳの起動を終えてからリダンダンシ制御装置１３０でＯＳを起動させる必要がない。これにより、リダンダンシシステム２０におけるＯＳの起動時間を短縮することができ、この結果として試験効率を向上させることができる。
【００３８】
また、本実施形態では、テスタコントローラ１０とリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎとは、ＰＣＩＥｘｐｒｅｓｓ（登録商標）バス等のバスＢによって相互に接続されており、圧縮ＯＳ１２の転送時間を短縮することができる。また、テスタコントローラ１０からリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎに対しては、所定の圧縮形式で圧縮された圧縮ＯＳ１２が転送されるため、ＯＳの転送に要する時間を短縮することができる。更に、本実施形態では、従来のようにＤＨＣＰサーバからＩＰアドレスを取得する必要もない。これらによっても、半導体試験装置１の電源が投入されてからリダンダンシシステム２０の起動が完了するまでに要する時間を短縮することができ、試験効率を向上させることができる。
【００３９】
以上、本発明の一実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、ＯＳが起動されている状態でリダンダンシ演算を行う複数のリダンダンシ演算装置４０ａ〜４０ｎを備えるリダンダンシシステム２０の起動時間を短縮する例について説明した。しかしながら、ＯＳが起動されている状態で所定の処理を行う複数の処理装置を備える任意のシステムに本発明を適用することができる。
【００４０】
また、上記実施形態では、半導体試験装置１がメモリの試験を行うメモリテスタである場合を例に挙げて説明した。しかしながら、本発明は、メモリテスタ以外に、半導体論理回路を試験するロジックテスタ、ＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバを試験するトライバテスタ等の各種の半導体試験装置に適用することも可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】テスタコントローラ１０によって管理されるアドレス空間の一例を示す図である。
【図３】本発明の一実施形態による半導体試験装置１の動作例を示すフローチャートである。
【図４】従来の半導体試験装置の要部構成を示すブロック図である。
【符号の説明】
【００４２】
１ 半導体試験装置
１０ テスタコントローラ
１２ 圧縮ＯＳ
３０ リダンダンシ制御装置
３１ メモリ
４０ａ〜４０ｎ リダンダンシ演算装置
４１ａ〜４１ｎ メモリ
ＡＳ アドレス空間
Ｂ バス
Ｒ１ 公開領域
Ｒ１１〜Ｒｎ１ 公開領域
【技術分野】
【０００１】
本発明は、半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
近年、半導体試験装置は、半導体デバイスの試験に要する時間を短縮するために、積極的に並列化が行われている。例えば、多数の半導体デバイスを短時間で試験するために半導体デバイスの並列試験が可能とされており、或いは半導体デバイスの試験結果を短時間で処理するために複数の処理装置による並列処理が可能とされている。
【０００３】
特に、半導体試験装置の一種であるメモリテスタでは、膨大な数の半導体デバイス（メモリ）を効率良く試験する必要があるため、数百を超えるメモリの並列試験が可能なものも開発されている。また、ウェハに形成されている状態のメモリを試験するメモリテスタでは、メモリセルに生じた不良の救済を行う上で必要なデータを作成するリダンダンシ演算をメモリ毎に行う必要がある。このリダンダンシ演算を効率良く行うため、複数のリダンダンシ演算装置により並列してリダンダンシ演算を行うメモリテスタも開発されている。
【０００４】
図４は、従来の半導体試験装置の要部構成を示すブロック図である。図４に示す通り、従来の半導体試験装置１００は、テスタコントローラ１１０とリダンダンシシステム１２０とを備えており、ウェハに形成されている状態のメモリ（図示省略）に対する試験を行うとともに、その試験により得られた試験結果を用いてリダンダンシ演算を行う。テスタコントローラ１１０は、半導体試験装置１００を統括的に制御する。
【０００５】
このテスタコントローラ１１０は、リダンダンシシステム１２０で用いられるオペレーティングシステム（ＯＳ）１１２を格納するハードディスク装置等のデータ格納装置１１１を備える。尚、図示は省略しているが、テスタコントローラ１１０は、ＤＨＣＰ（Dynamic Host Configuration Protocol）サーバを備えており、リダンダンシ制御装置１３０等からの要求に応じてＩＰ（nternet Protocol）アドレスの割り当てを行う。
【０００６】
リダンダンシシステム１２０は、ＰＣＩ（Peripheral Components Interconnect）バス等のバスＢ１００によって相互に接続されたリダンダンシ制御装置１３０と複数のリダンダンシ演算装置１４０ａ〜１４０ｎとを備えており、テスタコントローラ１１０の制御の下でリダンダンシ演算を行う。このリダンダンシシステム１２０は、機能の追加、削除、変更等に容易に対応するために、テスタコントローラ１１０で一元管理されるＯＳ１１２をダウンロードし、ダウンロードしたＯＳ１１２をリダンダンシ制御装置１３０及びリダンダンシ演算装置１４０ａ〜１４０ｎの各々で起動する仕組みになっている。このため、リダンダンシ制御装置１３０及びリダンダンシ演算装置１４０ａ〜１４０ｎには、ハードディスク装置等のデータ格納装置は設けられておらず、ＲＡＭ（Random Access Memory）及びＲＯＭ（Read Only Memory）等のメモリ１３１，１４１ａ〜１４１ｎがそれぞれ設けられている。
【０００７】
リダンダンシ制御装置１３０は、イーサネット（登録商標）等の通信ケーブルＣを介してテスタコントローラ１１０に接続されており、テスタコントローラ１１０との間で通信を行いつつリダンダンシシステム１２０を制御する。例えば、半導体試験装置１００の電源投入時において、リダンダンシシステム１２０で用いられるＯＳ１１２のダウンロード制御及びダウンロードしたＯＳ１１２の起動制御等を行う。
【０００８】
尚、リダンダンシ制御装置１３０は、ＯＳ１１２が起動されていない状態でも、通信ケーブルＣを介してテスタコントローラ１１０との間で簡単な通信を行うことができる。例えば、テスタコントローラ１１０が備える不図示のＤＨＣＰサーバによるＩＰアドレスの割り当て要求や、ＴＦＴＰ（Trivial File Transfer Protocol）等の通信プロトコルを用いてＯＳ１１２のダウンロードを行うことができる。
【０００９】
リダンダンシ制御装置１３０が備えるメモリ１３１は、テスタコントローラ１１０からダウンロードしたＯＳ１１２や、リダンダンシ制御装置１３０で起動されたＯＳ１１２によって用いられる各種変数を記憶する。このメモリ１３１には、リダンダンシ演算装置１４０ａ〜１４０ｎから参照可能な公開領域Ｒ１０１と、リダンダンシ演算装置１４０ａ〜１４０ｎから参照不可能であって、リダンダンシ制御装置１３０によってのみ用いられる非公開領域Ｒ１０２とが設けられている。
【００１０】
リダンダンシ演算装置１４０ａ〜１４０ｎは、リダンダンシ制御装置１３０の制御の下で、試験対象である不図示のメモリの試験を行って得られた試験結果を用いてリダンダンシ演算を実行する。尚、リダンダンシ演算装置１４０ａ〜１４０ｎは、ＯＳ１１２が起動されていない状態でも、リダンダンシ制御装置１３０が備えるメモリ１３１の公開領域Ｒ１０１を参照することができる。リダンダンシ演算装置１４０ａ〜１４０ｎが備えるメモリ１４１ａ〜１４１ｎは、リダンダンシ制御装置１３０から参照されることなく、リダンダンシ演算装置１４０ａ〜１４０ｎの各々でのみ用いられる。
【００１１】
次に、上記構成における半導体試験装置１００の電源投入時の動作について説明する。半導体試験装置１００の電源が投入されると、まずリダンダンシ制御装置１３０はテスタコントローラ１１０に対し、ＤＨＣＰサーバによるＩＰアドレスの割り当て要求を送信してテスタコントローラ１１０からＩＰアドレスを取得する。次に、リダンダンシ制御装置１３０はテスタコントローラ１１０に対してＯＳ１１２の送信要求を送信し、テスタコントローラ１１０からＯＳ１１２をダウンロードする。尚、ダウンロードされたＯＳ１１２はリダンダンシ制御装置１３０が備えるメモリ１３１の非公開領域Ｒ１０２に記憶される。次いで、リダンダンシ制御装置１３０は、メモリ１３１の非公開領域Ｒ１０２に記憶されたＯＳ１１２を、メモリ１３１の公開領域Ｒ１０１にコピーする。
【００１２】
以上の処理を終えると、リダンダンシ制御装置１３０は、リダンダンシ演算装置１４０ａ〜１４０ｎに対してＯＳ１１２のコピー開始を指示する。かかる指示によって、リダンダンシ演算装置１４０ａ〜１４０ｎは、リダンダンシ制御装置１３０が備えるメモリ１３１の公開領域Ｒ１０１に記憶されたＯＳ１１２を個別に読み出し、メモリ１４１ａ〜１４１ｎにそれぞれ記憶する。ＯＳ１１２の読み出しを終えたリダンダンシ演算装置１４０ａ〜１４０ｎは、リダンダンシ制御装置１３０に対して読み出し完了通知を個別に行った後にＯＳ１１２を起動させる。また、リダンダンシ制御装置１３０は、全てのリダンダンシ演算装置１４０ａ〜１４０ｎから読み出し完了通知があったことを確認した後に、ＯＳ１１２を起動させる。以上の処理によって、リダンダンシシステム１２０が起動される。
【００１３】
尚、従来の半導体試験装置の詳細については、例えば以下の特許文献１〜３を参照されたい。
【特許文献１】特開２０００−３１４７６３号公報
【特許文献２】特開２００７−６６３４９号公報
【特許文献３】特開２００８−４２３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、近年においては、試験対象であるメモリの並列試験数が益々増大する傾向にあるとともに、試験対象であるメモリの容量も増大傾向にあることから、リダンダンシ演算の演算量が益々増大する状況にある。かかる状況に対応するため、より多くのリダンダンシ演算装置を半導体試験装置に搭載し、個々のリダンダンシ演算装置の負荷を分散することで、リダンダンシ演算に要する時間の短縮が図られている。
【００１５】
しかしながら、前述した通り従来は、リダンダンシシステム１２０の起動時に、リダンダンシ制御装置１３０がテスタコントローラ１１０に対してＩＰアドレスの取得及びＯＳ１１２のダウンロードを行った後に、ダウンロードしたＯＳ１１２をメモリ１３１の公開領域Ｒ１０１にコピーしてからリダンダンシ演算装置１４０ａ〜１４０ｎの各々に対して読み出し指示を行っている。このため、リダンダンシ演算装置の増加に伴ってリダンダンシシステム１２０の起動時間が長くなり、これにより試験効率が悪化してしまうという問題がある。
【００１６】
通常、半導体試験装置のメンテナンスは、「半導体試験装置の電源遮断、メンテナンス実施、半導体試験装置の電源投入、診断プログラムの実行」を１サイクルとした手順により行われる。ここで、上位の診断プログラムの実行により異常が診断された場合には、上記のサイクルが繰り返されることから、リダンダンシシステム１２０の起動時間が長いと、メンテナンスに長時間を要してしまい試験効率が悪化してしまう。
【００１７】
本発明は上記事情に鑑みてなされたものであり、起動時間を短縮することにより試験効率を向上させることができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明の半導体試験装置は、半導体デバイスの試験を行う半導体試験装置（１）において、所定のオペレーティングシステムが起動されている状態で、所定の処理を行う複数の処理装置（３０、４０ａ〜４０ｎ）と、前記複数の処理装置の各々で起動される前記オペレーティングシステムを、電源投入時に前記複数の処理装置にそれぞれ転送する制御装置（１０）とを備えることを特徴としている。
この発明によると、半導体試験装置の電源投入時に、複数の処理装置の各々で起動されるオペレーティングシステムが、制御装置から複数の処理装置の各々に対して直接転送される。
また、本発明の半導体試験装置は、前記制御装置が、前記複数の処理装置の各々と所定のバス（Ｂ）を介して接続されており、当該バスを介して前記オペレーティングシステムを前記複数の処理装置にそれぞれ転送することを特徴としている。
また、本発明の半導体試験装置は、前記複数の処理装置が、前記制御装置によって管理されるアドレス空間（ＡＳ）に一部の領域（Ｒ１、Ｒ１１〜Ｒｎ１）が割り当てられたメモリ（３１、４１ａ〜４１ｎ）をそれぞれ備えており、前記制御装置は、前記複数の処理装置の各々が備えるメモリの前記アドレス空間に割り当てられた領域を指定することで、前記オペレーティングシステムを前記複数の処理装置の各々に転送することを特徴としている。
また、本発明の半導体試験装置は、前記制御装置によって転送される前記オペレーティングシステムは、所定の圧縮方式によって圧縮されており、前記複数の処理装置は、前記制御装置により転送された前記オペレーティングシステム（１２）をそれぞれ伸長してから起動することを特徴としている。
また、本発明の半導体試験装置は、前記制御装置が、前記複数の処理装置のうちの前記オペレーティングシステムの転送を完了した処理装置に対して転送完了を示す転送完了通知を行い、前記複数の処理装置は、前記制御装置からの前記転送完了通知を受けてから前記制御装置により転送された前記オペレーティングシステムをそれぞれ伸長することを特徴としている。
また、本発明の半導体試験装置は、前記複数の処理装置が、前記半導体デバイスに生じた不良の救済を行う上で必要なデータを前記半導体デバイスの試験結果を用いて作成するリダンダンシ演算を、前記所定の処理としてそれぞれ行うことを特徴としている。
【発明の効果】
【００１９】
本発明によれば、半導体試験装置の電源投入時に、複数の処理装置の各々で起動されるオペレーティングシステムを、制御装置から複数の処理装置の各々に対して直接転送しているため、処理装置の起動に要する時間を短縮することができという効果がある。この結果として、半導体試験装置の試験効率を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、テスタコントローラ１０（制御装置）とリダンダンシシステム２０とを備えており、ウェハに形成されている状態のメモリ（図示省略）に対する試験を行うとともに、その試験により得られた試験結果を用いてリダンダンシ演算を行う。この半導体試験装置１は、半導体メモリの試験を行う所謂メモリテスタである。
【００２１】
テスタコントローラ１０は、半導体試験装置１を統括的に制御する。例えば、試験対象である不図示のメモリの試験時にはメモリの試験に用いる試験パターンや期待値パターンの発生制御、及び期待値パターンを用いたパス／フェイルの判定制御等を行い、リダンダンシ演算時にはリダンダンシシステム２０にリダンダンシ演算を行わせるための制御信号を出力する。また、テスタコントローラ１０は、リダンダンシシステム２０で用いられるオペレーティングシステム（ＯＳ）であって、所定の圧縮形式によって圧縮されたＯＳ（圧縮ＯＳ）１２を格納するハードディスク装置等のデータ格納装置１１を備える。ＯＳの圧縮形式は、任意の圧縮形式を用いることができる。
【００２２】
また、テスタコントローラ１０は、半導体試験装置１の電源投入時に、データ格納装置１１から圧縮ＯＳ１２を読み出してリダンダンシシステム２０への転送を行う。このように、リダンダンシシステム２０で用いられる圧縮ＯＳ１２をテスタコントローラ１０が一元管理するのは、リダンダンシシステム２０の機能の追加、削除、変更等に容易に対応するためである。テスタコントローラ１０は、圧縮ＯＳ１２の転送を終えた場合には、リダンダンシシステム２０に対して転送を完了した旨を示す通知である転送完了通知を行う。
【００２３】
リダンダンシシステム２０は、リダンダンシ制御装置３０と複数のリダンダンシ演算装置４０ａ〜４０ｎ（処理装置）とを備えており、テスタコントローラ１０の制御の下でリダンダンシ演算を行う。ここで、リダンダンシシステム２０が備えるリダンダンシ制御装置３０及び複数のリダンダンシ演算装置４０ａ〜４０ｎ並びに上述したテスタコントローラ１０は、ＰＣＩＥｘｐｒｅｓｓ（登録商標）バス等のバスＢ（所定のバス）によって相互に接続されている。
【００２４】
リダンダンシシステム２０は、前述した通り、機能の追加、削除、変更等に容易に対応するために、テスタコントローラ１０で一元管理されて半導体試験装置１の電源投入時にバスＢを介して転送される圧縮ＯＳ１２をリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎの各々で伸長して起動する仕組みになっている。このため、リダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎには、ハードディスク装置等のデータ格納装置は設けられておらず、ＲＡＭ及びＲＯＭ等のメモリ３１，４１ａ〜４１ｎがそれぞれ設けられている。
【００２５】
リダンダンシ制御装置３０は、圧縮ＯＳ１２を伸長して得られるＯＳが起動されている状態で、テスタコントローラ１０からバスＢを介して送信されてくる制御信号に基づいてリダンダンシシステム２０を制御する。例えば、テスタコントローラ１０からリダンダンシ演算を開始すべき旨を示す制御信号が送信された場合には、バスＢを介してリダンダンシ演算装置４０ａ〜４０ｎに対してリダンダンシ演算で用いる試験結果を特定してリダンダンシ演算を実行させる制御を行う。
【００２６】
尚、リダンダンシ制御装置３０は、圧縮ＯＳ１２を伸長して得られるＯＳが起動されていない状態でも、バスＢを介したテスタコントローラ１０との簡単な信号の送受信や、圧縮ＯＳ１２の伸長処理等を行うことが可能である。また、リダンダンシ制御装置３０は、圧縮ＯＳ１２を伸長して得られるＯＳが起動されていない状態において、テスタコントローラ１０から転送された圧縮ＯＳを、テスタコントローラ１０からの転送完了通知を受けてから伸長する。
【００２７】
リダンダンシ制御装置３０が備えるメモリ３１は、テスタコントローラ１０から転送される圧縮ＯＳ１２や、リダンダンシ制御装置３０で起動されたＯＳ（圧縮ＯＳ１２を伸長して得られるＯＳ）によって用いられる各種変数を記憶する。このメモリ３１には、テスタコントローラ１０から参照可能な公開領域Ｒ１と、テスタコントローラ１０及びリダンダンシ演算装置４０ａ〜４０ｎから参照不可能であって、リダンダンシ制御装置３０によってのみ用いられる非公開領域Ｒ２とが設けられている。
【００２８】
リダンダンシ演算装置４０ａ〜４０ｎは、圧縮ＯＳ１２を伸長して得られるＯＳが起動されている状態において、リダンダンシ制御装置３０の制御の下で、試験対象である不図示のメモリの試験を行って得られた試験結果を用いてリダンダンシ演算（所定の処理）を実行する。尚、リダンダンシ演算装置４０ａ〜４０ｎは、リダンダンシ制御装置３０と同様に、圧縮ＯＳ１２を伸長して得られるＯＳが起動されていない状態でも、バスＢを介したテスタコントローラ１０との簡単な信号の送受信や、圧縮ＯＳ１２の伸長処理等を行うことが可能である。また、リダンダンシ演算装置４０ａ〜４０ｎは、圧縮ＯＳ１２を伸長して得られるＯＳが起動されていない状態において、テスタコントローラ１０から転送された圧縮ＯＳを、テスタコントローラ１０からの転送完了通知を受けてからそれぞれ伸長する。
【００２９】
リダンダンシ演算装置４０ａ〜４０ｎが備えるメモリ４１ａ〜４１ｎは、テスタコントローラ１０から転送される圧縮ＯＳ１２や、リダンダンシ演算装置４０ａ〜４０ｎで起動されたＯＳ（圧縮ＯＳ１２を伸長して得られるＯＳ）によって用いられる各種変数をそれぞれ記憶する。このメモリ４１ａ〜４１ｎにも、テスタコントローラ１０から参照可能な公開領域Ｒ１１〜Ｒｎ１と、テスタコントローラ１０及びリダンダンシ制御装置３０から参照不可能であって、リダンダンシ演算装置４０ａ〜４０ｎによってのみ用いられる非公開領域Ｒ１２〜Ｒｎ２とがそれぞれ設けられている。
【００３０】
図２は、テスタコントローラ１０によって管理されるアドレス空間の一例を示す図である。図２に示す通り、テスタコントローラ１０によって管理されるアドレス空間ＡＳには、リダンダンシ制御装置３０が備えるメモリ３１の公開領域Ｒ１、リダンダンシ演算装置４０ａ〜４０ｎが備えるメモリ４１ａ〜４１ｎの公開領域Ｒ１１〜Ｒｎ１がそれぞれ割り当てられている。尚、公開領域Ｒ１及び公開領域Ｒ１１〜Ｒｎ１が割り当てられている部分以外の部分には、例えばテスタコントローラ１０が備えるメモリ（図示省略）等のアドレスが割り当てられている。
【００３１】
よって、テスタコントローラ１０は、自身が備える不図示のメモリに対するアクセスを行う場合と同様に、メモリ空間ＡＳに割り当てられた公開領域Ｒ１を指定することで圧縮ＯＳ１２をリダンダンシ制御装置３０に転送することができる。また、メモリ空間ＡＳに割り当てられた公開領域Ｒ１１〜Ｒｎ１を指定することで圧縮ＯＳ１２をリダンダンシ演算装置４０ａ〜４０ｎに転送することができる。
【００３２】
次に、上記構成における半導体試験装置１の電源投入時の動作について説明する。図３は、本発明の一実施形態による半導体試験装置１の動作例を示すフローチャートである。このフローチャートは、半導体試験装置１の電源が投入されると開始される。半導体試験装置１の電源が投入されると、テスタコントローラ１０は、メモリ空間ＡＳに割り当てられた公開領域Ｒ１及び公開領域Ｒ１１〜Ｒｎ１を指定し、リダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎの各々に対して圧縮ＯＳ１２の転送を行う。
【００３３】
ここで、テスタコントローラ１０からの圧縮ＯＳ１２は、バスＢを介してリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎに順次転送される（ステップＳ１１）。転送された圧縮ＯＳ１２は、リダンダンシ制御装置３１が備えるメモリ３１の公開領域Ｒ１、及びリダンダンシ演算装置４０ａ〜４０ｎが備えるメモリ４１ａ〜４１ｎの公開領域Ｒ１１〜Ｒｎ１にそれぞれ記憶される。
【００３４】
次に、テスタコントローラ１０は、圧縮ＯＳ１２の転送を終えたリダンダンシ制御装置３０又はリダンダンシ演算装置４０ａ〜４０ｎに対して、バスＢを介した転送完了通知を行う。尚、リダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎに対する圧縮ＯＳ１２の転送は、テスタコントローラ１０により順次行われているため、上記の転送完了通知も順次行われる（ステップＳ１２）。
【００３５】
転送完了通知がなされたリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎは、テスタコントローラ１０から転送された圧縮ＯＳ１２の伸長を行う（ステップＳ１３）。リダンダンシ制御装置３０はメモリ３１の公開領域Ｒ１に記憶された圧縮ＯＳ１２の伸長処理を行って得られたＯＳを非公開領域Ｒ２に記憶させ、リダンダンシ演算装置４０ａ〜４０ｎはメモリ４１ａ〜４１ｎの公開領域Ｒ１１〜Ｒｎ１に記憶された圧縮ＯＳ１２の伸長処理を行って得られたＯＳを非公開領域Ｒ１２〜ｒｎ２にそれぞれ記憶させる。
【００３６】
圧縮ＯＳ１２の伸長処理を終えると、リダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎは、メモリ３１，４１ａ〜４１ｎの非公開領域Ｒ２，Ｒ１２〜Ｒｎ２から伸長処理を行って得られたＯＳをそれぞれ読み出して起動させる（ステップＳ１４）。以上の処理によって、リダンダンシシステム２０が起動される。
【００３７】
以上の通り、本実施形態では、半導体試験装置１の電源投入時に、テスタコントローラ１０がリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎに対して圧縮ＯＳ１２を直接転送している。このため、リダンダンシ制御装置３０とリダンダンシ演算装置４０ａ〜４０ｎとにおいて並列してＯＳ起動させることができ、従来のように全てのリダンダンシ演算装置１４０ａ〜１４０ｎにおけるＯＳの起動を終えてからリダンダンシ制御装置１３０でＯＳを起動させる必要がない。これにより、リダンダンシシステム２０におけるＯＳの起動時間を短縮することができ、この結果として試験効率を向上させることができる。
【００３８】
また、本実施形態では、テスタコントローラ１０とリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎとは、ＰＣＩＥｘｐｒｅｓｓ（登録商標）バス等のバスＢによって相互に接続されており、圧縮ＯＳ１２の転送時間を短縮することができる。また、テスタコントローラ１０からリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎに対しては、所定の圧縮形式で圧縮された圧縮ＯＳ１２が転送されるため、ＯＳの転送に要する時間を短縮することができる。更に、本実施形態では、従来のようにＤＨＣＰサーバからＩＰアドレスを取得する必要もない。これらによっても、半導体試験装置１の電源が投入されてからリダンダンシシステム２０の起動が完了するまでに要する時間を短縮することができ、試験効率を向上させることができる。
【００３９】
以上、本発明の一実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、ＯＳが起動されている状態でリダンダンシ演算を行う複数のリダンダンシ演算装置４０ａ〜４０ｎを備えるリダンダンシシステム２０の起動時間を短縮する例について説明した。しかしながら、ＯＳが起動されている状態で所定の処理を行う複数の処理装置を備える任意のシステムに本発明を適用することができる。
【００４０】
また、上記実施形態では、半導体試験装置１がメモリの試験を行うメモリテスタである場合を例に挙げて説明した。しかしながら、本発明は、メモリテスタ以外に、半導体論理回路を試験するロジックテスタ、ＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバを試験するトライバテスタ等の各種の半導体試験装置に適用することも可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】テスタコントローラ１０によって管理されるアドレス空間の一例を示す図である。
【図３】本発明の一実施形態による半導体試験装置１の動作例を示すフローチャートである。
【図４】従来の半導体試験装置の要部構成を示すブロック図である。
【符号の説明】
【００４２】
１ 半導体試験装置
１０ テスタコントローラ
１２ 圧縮ＯＳ
３０ リダンダンシ制御装置
３１ メモリ
４０ａ〜４０ｎ リダンダンシ演算装置
４１ａ〜４１ｎ メモリ
ＡＳ アドレス空間
Ｂ バス
Ｒ１ 公開領域
Ｒ１１〜Ｒｎ１ 公開領域
【特許請求の範囲】
【請求項１】
半導体デバイスの試験を行う半導体試験装置において、
所定のオペレーティングシステムが起動されている状態で、所定の処理を行う複数の処理装置と、
前記複数の処理装置の各々で起動される前記オペレーティングシステムを、電源投入時に前記複数の処理装置にそれぞれ転送する制御装置と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記制御装置は、前記複数の処理装置の各々と所定のバスを介して接続されており、当該バスを介して前記オペレーティングシステムを前記複数の処理装置にそれぞれ転送することを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記複数の処理装置は、前記制御装置によって管理されるアドレス空間に一部の領域が割り当てられたメモリをそれぞれ備えており、
前記制御装置は、前記複数の処理装置の各々が備えるメモリの前記アドレス空間に割り当てられた領域を指定することで、前記オペレーティングシステムを前記複数の処理装置の各々に転送する
ことを特徴とする請求項１又は請求項２記載の半導体試験装置。
【請求項４】
前記制御装置によって転送される前記オペレーティングシステムは、所定の圧縮方式によって圧縮されており、
前記複数の処理装置は、前記制御装置により転送された前記オペレーティングシステムをそれぞれ伸長してから起動する
ことを特徴とする請求項１から請求項３の何れか一項に記載の半導体試験装置。
【請求項５】
前記制御装置は、前記複数の処理装置のうちの前記オペレーティングシステムの転送を完了した処理装置に対して転送完了を示す転送完了通知を行い、
前記複数の処理装置は、前記制御装置からの前記転送完了通知を受けてから前記制御装置により転送された前記オペレーティングシステムをそれぞれ伸長する
ことを特徴とする請求項４記載の半導体試験装置。
【請求項６】
前記複数の処理装置は、前記半導体デバイスに生じた不良の救済を行う上で必要なデータを前記半導体デバイスの試験結果を用いて作成するリダンダンシ演算を、前記所定の処理としてそれぞれ行うことを特徴とする請求項１から請求項５の何れか一項に記載の半導体試験装置。
【請求項１】
半導体デバイスの試験を行う半導体試験装置において、
所定のオペレーティングシステムが起動されている状態で、所定の処理を行う複数の処理装置と、
前記複数の処理装置の各々で起動される前記オペレーティングシステムを、電源投入時に前記複数の処理装置にそれぞれ転送する制御装置と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記制御装置は、前記複数の処理装置の各々と所定のバスを介して接続されており、当該バスを介して前記オペレーティングシステムを前記複数の処理装置にそれぞれ転送することを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記複数の処理装置は、前記制御装置によって管理されるアドレス空間に一部の領域が割り当てられたメモリをそれぞれ備えており、
前記制御装置は、前記複数の処理装置の各々が備えるメモリの前記アドレス空間に割り当てられた領域を指定することで、前記オペレーティングシステムを前記複数の処理装置の各々に転送する
ことを特徴とする請求項１又は請求項２記載の半導体試験装置。
【請求項４】
前記制御装置によって転送される前記オペレーティングシステムは、所定の圧縮方式によって圧縮されており、
前記複数の処理装置は、前記制御装置により転送された前記オペレーティングシステムをそれぞれ伸長してから起動する
ことを特徴とする請求項１から請求項３の何れか一項に記載の半導体試験装置。
【請求項５】
前記制御装置は、前記複数の処理装置のうちの前記オペレーティングシステムの転送を完了した処理装置に対して転送完了を示す転送完了通知を行い、
前記複数の処理装置は、前記制御装置からの前記転送完了通知を受けてから前記制御装置により転送された前記オペレーティングシステムをそれぞれ伸長する
ことを特徴とする請求項４記載の半導体試験装置。
【請求項６】
前記複数の処理装置は、前記半導体デバイスに生じた不良の救済を行う上で必要なデータを前記半導体デバイスの試験結果を用いて作成するリダンダンシ演算を、前記所定の処理としてそれぞれ行うことを特徴とする請求項１から請求項５の何れか一項に記載の半導体試験装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−７９５４１（Ｐ２０１０−７９５４１Ａ）
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願番号】特願２００８−２４６２０４（Ｐ２００８−２４６２０４）
【出願日】平成２０年９月２５日（２００８．９．２５）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願日】平成２０年９月２５日（２００８．９．２５）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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