半導体集積回路およびその動作方法
【課題】誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすること。
【解決手段】誤り訂正回路１８で半導体メモリ２２のデータに誤りが検出された場合、スロット生成部２０２、２０７はアクセススロットを形成して、メモリ制御回路２０はバースト転送の実行により誤り訂正回路で形成される誤り訂正データを半導体メモリに転送する。バースト転送の完了に応答してアドレス生成回路２０５は、次のバースト転送のアドレス計算を実行する。１個分のＥＣＣブロックの最終回のアクセススロットのバースト転送の完了に応答して、アドレス生成回路は２個目のＥＣＣブロックの転送のアドレス計算を実行する。誤りが非検出の場合、スロット生成部は期間の短い他のスロットを形成してアドレス生成回路は早期に２個目のＥＣＣブロックのアクセススロットを使用するバースト転送のアドレス計算を実行する。
【解決手段】誤り訂正回路１８で半導体メモリ２２のデータに誤りが検出された場合、スロット生成部２０２、２０７はアクセススロットを形成して、メモリ制御回路２０はバースト転送の実行により誤り訂正回路で形成される誤り訂正データを半導体メモリに転送する。バースト転送の完了に応答してアドレス生成回路２０５は、次のバースト転送のアドレス計算を実行する。１個分のＥＣＣブロックの最終回のアクセススロットのバースト転送の完了に応答して、アドレス生成回路は２個目のＥＣＣブロックの転送のアドレス計算を実行する。誤りが非検出の場合、スロット生成部は期間の短い他のスロットを形成してアドレス生成回路は早期に２個目のＥＣＣブロックのアクセススロットを使用するバースト転送のアドレス計算を実行する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤り訂正回路とメモリ制御回路とを具備する半導体集積回路およびその動作方法に関し、特に誤り検出・誤り訂正を実行するために高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスするのに有効な技術に関するものである。
【背景技術】
【０００２】
ＤＶＤ(Digital Versatile Disc)やＢＤ(Blu-Ray Disc)等の光ディスクの読み出し動作(再生動作)と書き込み動作(記録動作)を実行可能な光ディスク記録再生装置では、光ディスク等の記録媒体から読み出したデータをＳＤＲＡＭ(同期型ダイナミックランダムアクセスメモリ)等の大容量半導体メモリに一次記憶して誤り訂正等の処理を実行して、更に誤り訂正の後のデータはＳＤＲＡＭ等のメモリに書き戻される。
【０００３】
下記特許文献１には、データを復調する復調部と、誤り訂正と誤り検出とデスクランブルするデータを記憶する誤り訂正ワークメモリと、誤り訂正制御部と、誤り検出制御部と、デスクランブル制御部と、復調されたデータを記憶する外部バッファメモリとのデータ転送のための入出力部と、復調部と誤り訂正制御部と誤り検出制御部とデスクランブル制御部と入出力部とを制御する光ディスク制御マイコンとを有する光ディスクコントローラが記載されている。
【０００４】
下記特許文献２には、ＣＤ−ＲＯＭ、音楽ＣＤ、ＤＶＤ−ＲＯＭ等からの読み出しと解読を制御するデータ処理装置のエラー訂正において、エラー訂正回路でエラー検出を行い、エラーが検出されればその位置を見出してエラーの訂正を行い、バス制御回路はＤＲＡＭで構成されたバッファメモリの元のアドレスに訂正データを上書きして、エラーが検出されなければ上書きしないことが記載されている。
【０００５】
下記特許文献３には、波長４０５ｎｍのレーザ(いわゆる、青色レーザ)を使用して情報記録と情報再生とが可能な高密度ディスクとしてのＢＤ(Blu-Ray Disc)のユーザデータと管理データについてのＥＣＣフォーマットが記載され、ＥＣＣ(エラー訂正コード)としてはロングディスタンスコード(ＬＤＣ：Long Distance Code)とバーストインディケータサブコード(ＢＩＳ：Burst Indicator Subcode)との２つがあることも記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２０８７５１号 公報
【特許文献２】特開２００１−３５７６０７号 公報
【特許文献３】特開２００４−１４０８８号 公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者等は本発明に先立って、ＤＶＤやＢＤ等の光ディスクの書き込み動作(記録動作)と読み出し動作(再生動作)とを実行可能な光ディスク記録再生用半導体集積回路の開発に従事した。
【０００８】
この光ディスク記録再生用半導体集積回路には、高倍速の倍速再生動作において誤り訂正処理することが要求された。この高倍速の倍速再生動作における誤り訂正処理方式を検討するために、本発明に先立って本発明者等は上記特許文献１に記載された方式を検討した。
【０００９】
しかし、上記特許文献１に記載の方式は、復調部と誤り訂正制御部と誤り検出制御部とデスクランブル制御部と入出力部とを制御する光ディスク制御マイコンの負担が高倍速の倍速再生動作で増大して、消費電力も増大すると言う欠点が本発明に先立った本発明者による検討により明らかとされた。
【００１０】
一方、上記特許文献２に記載の方式は、エラーが検出されなければバッファメモリの元のアドレスへの訂正データの上書きが省略されるので、データ処理装置とバッファメモリの両者の消費電力を低減することが可能となる。特に、高倍速の倍速再生動作では、再生動作の再生クロックの周波数が増加して光ディスク記録再生用半導体集積回路の全体の消費電力が増大するので、エラーが検出されない場合での訂正データの上書きの省略による消費電力低減は重要である。
【００１１】
しかし、誤りが検出されて半導体メモリに訂正データの上書きを行った場合と誤りが検出されずに半導体メモリの訂正データの上書きを省略した場合のいずれにおいても、再生誤り訂正処理回路によって次の誤り訂正処理される再生データを半導体メモリから再生誤り訂正処理回路に転送することが必要となる。また、このデータ転送動作のためには、半導体メモリとのデータ転送を実行するメモリ制御回路のアドレス生成が必要となる。
【００１２】
一方、良く知られているように、ＥＣＣ(エラー訂正コード)を使用する誤り訂正処理は、１個のＥＣＣブロックのユーザデータを最小単位とするものである。従って、１個のＥＣＣブロックのユーザデータが半導体メモリから読み出されて再生誤り訂正処理回路に転送され、再生誤り訂正処理回路が誤り検出・誤り訂正を実行する。誤りが検出された場合には、再生誤り訂正処理回路により生成された訂正データが半導体メモリに転送され、半導体メモリでの訂正データの上書きが実行される。半導体メモリでの訂正データの上書きの実行の後に、次の１個のＥＣＣブロックのユーザデータを半導体メモリから読み出して再生誤り訂正処理回路に転送するためにアドレスを生成することが必要となる。
【００１３】
半導体メモリにはＳＤＲＡＭ(同期型ダイナミックランダムアクセスメモリ)が使用されて、１個のＥＣＣブロックのユーザデータのＳＤＲＡＭから再生誤り訂正処理回路へのデータ転送と、再生誤り訂正処理回路により生成された訂正データのＳＤＲＡＭへのデータ転送に、ＳＤＲＡＭのバースト転送機能が使用される。バースト転送では、一度ロウアドレスを指定してから複数のカラムアドレスを連続して指定することで複数のカラムアドレスのメモリセルを連続して高速にアクセスすることが可能となる。
【００１４】
１回のバースト転送によって転送されるデータ量は、例えば、１６ワード(＝６４バイト)と一定のデータサイズとされるので、１個のＥＣＣブロックのデータ転送は複数回のバースト転送によって実行される。
【００１５】
従って、誤りが検出された場合に、１個のＥＣＣブロックの訂正データを再生誤り訂正処理回路からＳＤＲＡＭへ転送するために、１回目のバースト転送の完了の後に、２回目のバースト転送のためのアドレスを生成する必要がある。１回目のバースト転送のための最初のカラムアドレスと比較して、２回目のバースト転送のための最初のカラムアドレスは、１６ワード(＝６４バイト)の一定のデータサイズ分インクリメントされる必要がある。従って、この２回目のバースト転送のためのアドレス計算の開始は、１回目のバースト転送の完了をトリガとすることが可能である。このようにして１個目のＥＣＣブロックの訂正データの再生誤り訂正処理回路からＳＤＲＡＭへの転送が完了した後、２個目のＥＣＣブロックのユーザデータをＳＤＲＡＭから読み出して再生誤り訂正処理回路に転送するための１回目のバースト転送のためのアドレス計算の開始は、１個目のＥＣＣブロックの最終回目のバースト転送の完了をトリガとすることが可能である。
【００１６】
しかし、１個目のＥＣＣブロックのユーザデータに関して誤りが検出されなかった場合には訂正データが再生誤り訂正処理回路からＳＤＲＡＭへ転送されないので、２個目のＥＣＣブロックのユーザデータをＳＤＲＡＭから読み出して再生誤り訂正処理回路に転送するための１回目のバースト転送のためのアドレス計算の開始のトリガに１個目のＥＣＣブロックの最終回目のバースト転送の完了を使用することが不可能となる。
【００１７】
このように、１個のＥＣＣブロックのユーザデータに関して再生誤り訂正処理回路による誤り検出で誤りが検出されない場合には、２個目のＥＣＣブロックのユーザデータをＳＤＲＡＭから読み出し再生誤り訂正処理回路に転送するためのバースト転送のためのアドレス計算を開始することができないと言う問題が、本発明に先立った本発明者等による検討によって明らかとされた。
【００１８】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１９】
従って、本発明の目的とするところは、誤り検出・誤り訂正を実行するために半導体メモリに高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすることにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２２】
すなわち、本発明の代表的な実施の形態は、誤り訂正回路(１８)とメモリ制御回路(２０)とを具備する半導体集積回路(ＬＳＩ)である。
【００２３】
前記メモリ制御回路は、半導体メモリ(２２)と接続される。
【００２４】
前記メモリ制御回路は前記半導体メモリに格納されたデータを読み出し可能とされ、前記メモリ制御回路は前記データを前記誤り訂正回路に転送する。
【００２５】
前記誤り訂正回路は、前記メモリ制御回路から転送される前記データに関して誤り検出と誤り訂正を実行する。
【００２６】
前記メモリ制御回路は、スロット生成部(２０２、２０７)とアドレス生成回路(２０５)とを含む。
【００２７】
前記誤り訂正回路によって前記データに関して誤りが検出された場合には、誤り検出に応答して前記スロット生成部はバースト転送の実行のためのアクセススロットを形成する。
【００２８】
前記アクセススロットの形成に応答して、前記メモリ制御回路は前記バースト転送を実行することで前記誤り訂正回路によって形成される誤り訂正データを前記半導体メモリに転送する。
【００２９】
前記アクセススロットを使用した前記バースト転送の完了に応答して、前記アドレス生成回路は次のバースト転送のためのアドレス計算を実行する。
【００３０】
１個分のＥＣＣブロックに関する誤り訂正データを前記半導体メモリに転送するのに必要な最終回のアクセススロットを使用したバースト転送の完了に応答して、前記アドレス生成回路は２個目のＥＣＣブロックの１回目のアクセススロットを使用するバースト転送のためのアドレス計算を実行する。
【００３１】
前記１個分のＥＣＣブロックに関して前記誤り訂正回路によって前誤りが検出されない場合には、誤りの非検出に応答して前記スロット生成部は前記アクセススロットよりも期間の短い他のスロットを形成する。
【００３２】
前記他のスロットの完了に応答して、前記アクセススロットを使用した前記バースト転送の前記完了よりも早期に、前記アドレス生成回路は、前記２個目のＥＣＣブロックの前記１回目のアクセススロットを使用する前記バースト転送のためのアドレス計算を実行することを特徴とする(図２、図３参照)。
【発明の効果】
【００３３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３４】
すなわち、本発明によれば、誤り検出・誤り訂正を実行するために半導体メモリに高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすることができる。
【図面の簡単な説明】
【００３５】
【図１】図１は、本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩを内蔵した光ディスク記録再生装置１の構成を示す図である。
【図２】図２は、図１に示した本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０の内部構成を詳細に示す図である。
【図３】図３は、図２に示した本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０の動作を示す図である。
【図４】図４は、図１に示した本発明の実施の形態１の光ディスク記録再生用半導体集積回路ＬＳＩに内蔵された再生ＥＣＣ処理回路１８と記録ＥＣＣ処理回路１７とのＥＣＣ処理に関係したＢＤ(Blu-Ray Disc)である光ディスク１１の１個のＥＣＣブロックの構成を示す図である。
【図５】図５は、図１に示す本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩを内蔵した光ディスク記録再生装置１のＳＤＲＡＭのメモリ２２に、複数のＥＣＣブロックが格納される様子を示す図である。複数のＥＣＣブロックの各ＥＣＣブロックは、ＬＤＣ領域と、ＢＩＳ領域と、ダミー領域(ｄｕｍｍｙ)とを含んでいる。
【図６】図６は、図１に示す本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩによって実行される種々のデータ転送動作を示している。
【図７】図７は、図１に示す光ディスク記録再生用半導体集積回路ＬＳＩに含まれる本発明の実施の形態２による他のメモリ制御回路２０の内部構成を詳細に示す図である。
【図８】図８は、図７に示す本発明の実施の形態２によるメモリ入出力制御回路２０６によりＳＤＲＡＭのメモリ２２への訂正データの上書きのために１ワード(＝４バイト＝３２ビット)分の誤り訂正データだけがＳＤＲＡＭのメモリ２２にデータ転送される様子を示す図である。
【図９】図９は、図７に示した本発明の実施の形態２によるメモリ入出力制御回路２０６を含んだ光ディスク記録再生用半導体集積回路ＬＳＩによるＢＤ(Blu-Ray Disc)の再生時の１クラスタ当たりのエラーバイト数とバーストアクセス回数とを示す図である。
【図１０】図１０は、図９から計算された図７に示した本発明の実施の形態２によるメモリ入出力制御回路２０６を含んだ光ディスク記録再生用半導体集積回路ＬＳＩによるＢＤ(Blu-Ray Disc)の再生時の１クラスタ当たりのエラーバイト数とバースト転送クロックＣＬＫの個数を示す図である。
【図１１】図１１は、エラー発生が少ない場合での図７に示して本発明の実施の形態２による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０６の動作を示す図である。
【発明を実施するための形態】
【００３６】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３７】
〔１〕本発明の代表的な実施の形態は、誤り訂正回路(１８)とメモリ制御回路(２０)とを具備する半導体集積回路(ＬＳＩ)である。
【００３８】
前記メモリ制御回路は、半導体メモリ(２２)と接続可能とされる。
【００３９】
前記メモリ制御回路は前記半導体メモリに格納されたデータを読み出し可能とされ、前記メモリ制御回路は前記データを前記誤り訂正回路に転送可能とされる。
【００４０】
前記誤り訂正回路は、前記メモリ制御回路から転送される前記データに関して誤り検出と誤り訂正を実行可能とされる。
【００４１】
前記メモリ制御回路は、スロット生成部(２０２、２０７)とアドレス生成回路(２０５)とを含む。
【００４２】
前記誤り訂正回路によって前記データに関して誤りが検出された場合には、誤り検出に応答して前記スロット生成部はバースト転送の実行のためのアクセススロットを形成可能とされる。
【００４３】
前記アクセススロットの形成に応答して、前記メモリ制御回路は前記バースト転送を実行することで前記誤り訂正回路によって形成される誤り訂正データを前記半導体メモリに転送可能とされる。
【００４４】
前記アクセススロットを使用した前記バースト転送の完了に応答して、前記アドレス生成回路は次のバースト転送のためのアドレス計算を実行可能とされる。
【００４５】
１個分のＥＣＣブロックに関する誤り訂正データを前記半導体メモリに転送するのに必要な最終回のアクセススロットを使用したバースト転送の完了に応答して、前記アドレス生成回路は２個目のＥＣＣブロックの１回目のアクセススロットを使用するバースト転送のためのアドレス計算を実行可能とされる。
【００４６】
前記１個分のＥＣＣブロックに関して前記誤り訂正回路によって前誤りが検出されない場合には、誤りの非検出に応答して前記スロット生成部は前記アクセススロットよりも期間の短い他のスロットを形成可能とされる。
【００４７】
前記他のスロットの完了に応答して、前記アクセススロットを使用した前記バースト転送の前記完了よりも早期に、前記アドレス生成回路は、前記２個目のＥＣＣブロックの前記１回目のアクセススロットを使用する前記バースト転送のためのアドレス計算を実行可能とされたことを特徴とするものである(図２、図３参照)。
【００４８】
前記実施の形態によれば、誤り検出・誤り訂正を実行するために半導体メモリに高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすることができる。
【００４９】
好適な実施の形態では、前記他のスロットの期間において、前記メモリ制御回路によるバースト転送が省略可能とされることを特徴とするものである。
【００５０】
他の好適な実施の形態では、前記アクセススロットを使用した前記バースト転送によって、前記誤り訂正データは前記半導体メモリに上書き可能とされる。
【００５１】
前記他のスロットの期間において、誤り訂正データの前記半導体メモリへの上書きが省略可能とされることを特徴とするものである(図１、図２参照)。
【００５２】
更に他の好適な実施の形態による半導体集積回路は、中央処理ユニット(２１)と、ホスト機器(２)と接続可能なホストインターフェース回路(１９)とを更に具備する(図１参照)。
【００５３】
前記メモリ制御回路(２０)は、調停回路(２０３)を更に含む。
【００５４】
前記調停回路は、前記誤り訂正回路が前記半導体メモリをアクセスするＥＣＣアクセス要求と、前記中央処理ユニットが前記半導体メモリをアクセスするＣＰＵアクセス要求と、前記ホストインターフェース回路が前記半導体メモリをアクセスするホストアクセス要求を調停可能とされたことを特徴とするものである(図１、図２参照)。
【００５５】
より好適な実施の形態では、前記スロット生成部により形成される前記アクセススロットは、前記調停回路を介して前記アドレス生成回路に供給可能とされる。
【００５６】
前記スロット生成部により形成される前記他のスロットは、前記調停回路を介することなく前記アドレス生成回路に供給可能とされることを特徴とするものである(図２参照)。
【００５７】
他のより好適な実施の形態では、前記アクセススロットを使用した前記バースト転送の前記完了と前記他のスロットの前記完了とは、ローレベルとハイレベルとの一方から他方への同一方向のレベル変化によって前記スロット生成部から前記アドレス生成回路に伝達可能とされたことを特徴とするものである(図３参照)。
【００５８】
更に他のより好適な実施の形態では、前記メモリ制御回路は、光ディスク(１１)から読み出された再生データを前記データとして前記半導体メモリに格納可能とされる。
【００５９】
前記メモリ制御回路は、前記半導体メモリから前記再生データを読み出して前記誤り訂正回路に転送可能とされる。
【００６０】
前記誤り訂正回路は、前記メモリ制御回路から転送される前記再生データの前記誤り検出と前記誤り訂正を実行可能とされたことを特徴とするものである(図１、図２参照)。
【００６１】
別のより好適な実施の形態では、前記スロット生成部は、エラーカウント回路(２０２１)を有する。
【００６２】
前記エラーカウント回路は、前記誤り訂正回路から生成されるステータス信号が供給されることで誤りの度数を測定可能とされる。
【００６３】
前記エラーカウント回路により測定された前記誤りの度数が所定の値よりも大きな場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記アクセススロットを使用した前記バースト転送を実行することによって前記誤り訂正データが前記半導体メモリに上書き可能とされる。
【００６４】
前記エラーカウント回路によって測定された前記誤りの度数が前記所定の値よりも小さい場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記ステータス信号により上書きの指示されたデータを前記半導体メモリに上書き可能とされ、前記ステータス信号により上書きの省略が指示されたデータの前記半導体メモリに上書きが省略可能とされたことを特徴とするものである(図７、図８参照)。
【００６５】
具体的な実施の形態では、前記半導体メモリ(２２)は、ダイナミックランダムアクセスメモリであることを特徴とするものである(図１参照)。
【００６６】
最も具体的な実施の形態では、前記半導体集積回路(ＬＳＩ)の半導体チップと、前記半導体メモリとしての前記ダイナミックランダムアクセスメモリの半導体チップとは、単一の封止パッケージに内蔵されたことを特徴とするものである(図１参照)。
【００６７】
〔２〕本発明の別の観点の代表的な実施の形態は、誤り訂正回路(１８)とメモリ制御回路(２０)とを具備する半導体集積回路(ＬＳＩ)の動作方法である。
【００６８】
前記メモリ制御回路は、半導体メモリ(２２)と接続可能とされる。
【００６９】
前記メモリ制御回路は前記半導体メモリに格納されたデータを読み出し可能とされ、前記メモリ制御回路は前記データを前記誤り訂正回路に転送可能とされる。
【００７０】
前記誤り訂正回路は、前記メモリ制御回路から転送される前記データに関して誤り検出と誤り訂正を実行可能とされる。
【００７１】
前記メモリ制御回路は、スロット生成部(２０２、２０７)とアドレス生成回路(２０５)とを含む。
【００７２】
前記誤り訂正回路によって前記データに関して誤りが検出された場合には、誤り検出に応答して前記スロット生成部はバースト転送の実行のためのアクセススロットを形成可能とされる。
【００７３】
前記アクセススロットの形成に応答して、前記メモリ制御回路は前記バースト転送を実行することで前記誤り訂正回路によって形成される誤り訂正データを前記半導体メモリに転送可能とされる。
【００７４】
前記アクセススロットを使用した前記バースト転送の完了に応答して、前記アドレス生成回路は次のバースト転送のためのアドレス計算を実行可能とされる。
【００７５】
１個分のＥＣＣブロックに関する誤り訂正データを前記半導体メモリに転送するのに必要な最終回のアクセススロットを使用したバースト転送の完了に応答して、前記アドレス生成回路は２個目のＥＣＣブロックの１回目のアクセススロットを使用するバースト転送のためのアドレス計算を実行可能とされる。
【００７６】
前記１個分のＥＣＣブロックに関して前記誤り訂正回路によって前誤りが検出されない場合には、誤りの非検出に応答して前記スロット生成部は前記アクセススロットよりも期間の短い他のスロットを形成可能とされる。
【００７７】
前記他のスロットの完了に応答して、前記アクセススロットを使用した前記バースト転送の前記完了よりも早期に、前記アドレス生成回路は、前記２個目のＥＣＣブロックの前記１回目のアクセススロットを使用する前記バースト転送のためのアドレス計算を実行可能とされたことを特徴とするものである(図２、図３参照)。
【００７８】
前記実施の形態によれば、誤り検出・誤り訂正を実行するために半導体メモリに高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすることができる。
【００７９】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００８０】
［実施の形態１］
《光ディスク記録再生装置の構成》
図１は、本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩを内蔵した光ディスク記録再生装置１の構成を示す図である。
【００８１】
図１に示すように光ディスク記録再生装置１は、本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩと光ヘッドピックアップ１２と変調回路１３と復調回路１４とＳＤＲＡＭの半導体メモリ２２によって構成される。光ディスク記録再生装置１は、着脱可能なＤＶＤやＢＤ等の光ディスク１１から読み出しデータを読み出しホストコンピュータ２に供給することによって再生動作を実行する一方、ホストコンピュータ２からの書き込みデータを着脱可能な光ディスク１１に書き込むことによって記録動作を実行するものである。
【００８２】
光ディスク記録再生用半導体集積回路ＬＳＩは、インターリーブ回路１５とデインターリーブ回路１６と記録ＥＣＣ処理回路１７と再生ＥＣＣ処理回路１８とＳｅｒｉａｌ−ＡＴＡＰＩインターフェース回路１９とメモリ制御回路２０と中央処理ユニット(ＣＰＵ)２１によって構成されている。尚、光ディスク記録再生用半導体集積回路ＬＳＩには、図示しないクロック発生器から生成されるマスタクロックが供給される。尚、ＡＴＡＰＩは、Advanced Technology Attachment Packet Interfaceの略である。特に、光ディスク記録再生用半導体集積回路ＬＳＩとＳＤＲＡＭの半導体メモリ２２とは、ＳＩＰ(System in Package)またはＭＣＰ(Multi Chip Module)と呼ばれる混成半導体集積回路の形態に形成されることが可能である。すなわち、ＳＤＲＡＭの半導体メモリ２２の半導体チップは、光ディスク記録再生用半導体集積回路ＬＳＩの半導体チップを内蔵する樹脂封止パッケージの内部に内蔵されることが可能である。
【００８３】
着脱可能な光ディスク１１は、スピンドルモータ(図示せず)に保持され回転する。光ヘッドピックアップ１２は、情報の記録および再生を行うレーザ光を発光する半導体レーザと、半導体レーザからのレーザ光を光ディスク１１の面上に光スポットとして形成する光学レンズと、光ディスク１０からの反射光を使用して情報の再生および自動焦点およびトラック追跡等の光点制御を実行するための光検出器とによって構成され、光ディスク１１に情報の書き込み動作(記録動作)を実行する一方、光ディスク１１から情報の読み出し動作(再生動作)を実行する。光ディスク記録再生装置１はホストコンピュータ２と接続されることによって、ホストコンピュータ２００から供給される命令や情報データが中央処理ユニット(ＣＰＵ)２１に供給されて、中央処理ユニット(ＣＰＵ)２１が情報の記録動作、情報の再生動作およびピックアップ１２のシーク動作を制御する。
【００８４】
《再生動作》
再生動作は、ホストコンピュータ２００から中央処理ユニット(ＣＰＵ)２１に再生開始指示を行うことによって実行される。光ヘッドピックアップ１２からの再生信号は、光ディスク１１のデータを抽出する復調回路１４と、図示しないデスクランブル回路と、デインターリーブ回路１６と、再生ＥＣＣ処理回路１８とを介して再生される。光ディスク１１から再生された大量のデータは、メモリ制御回路２０によって一時的にＳＤＲＡＭのメモリ２２に格納される。
【００８５】
復調回路１４の復調出力信号がデインターリーブ回路１６によってデインターリーブされて、図示しないデスクランブル回路によってデスクランブルされることで生成されるチャネル再生データは、ＳＤＲＡＭのメモリ２２にメモリ制御回路２０を介して格納される。一方、ＳＤＲＡＭのメモリ２２からメモリ制御回路２０を介して読み出される再生データは再生ＥＣＣ処理回路１８で誤り訂正処理されて、誤り訂正処理後の再生データは再度メモリ制御回路２０を介してＳＤＲＡＭのメモリ２２に格納される。ＳＤＲＡＭのメモリ２２に格納された再生データは、Ｓｅｒｉａｌ−ＡＴＡＰＩインターフェース回路１９を介して、ホストコンピュータ２００に出力される。尚、この再生動作の間には、光ヘッドピックアップ１２の半導体レーザは、比較的低出力のレーザ光を発光する。
【００８６】
《記録動作》
記録動作は、ホストコンピュータ２００から中央処理ユニット(ＣＰＵ)２１に記録開始指示を行うことによって実行される。Ｓｅｒｉａｌ−ＡＴＡＰＩインターフェイス回路１９を介して供給されるホストコンピュータ２００からの記録データは、記録ＥＣＣ処理回路１７と、図示しないスクランブル回路と、インターリーブ回路１５と、変調回路１３によってＮＲＺＩ記録データに変換される。尚、ＮＲＺＩは、非ゼロ復帰反転(Non Return to Zero Inversion)すなわち負論理のＮＲＺを意味している。大量の記録データは、メモリ制御回路２０によって、一時的にＳＤＲＡＭのメモリ２２に格納される。その際に、インターリーブ回路１５によってインターリーブされるチャネル記録データのベースである記録データが、メモリ制御回路２０を介してＳＤＲＡＭのメモリ２２に格納される。一方、メモリ制御回路２０を介してＳＤＲＡＭのメモリ２２から読み出される記録データは記録ＥＣＣ処理回路１７で記録ＥＣＣ処理され、記録ＥＣＣ処理後の記録データは再度メモリ制御回路２０を介してＳＤＲＡＭのメモリ２２に格納される。このようにして生成されたＮＲＺＩ記録データに応答して光ヘッドピックアップ１２が書き込みレーザ光を光ディスク１１に照射することによって、記録動作が実行される。
【００８７】
《メモリ制御回路》
メモリ制御回路２０は、ＳＤＲＡＭのメモリ２２へのアクセスを要求する複数のバスマスタとしての変調回路１３と復調回路１４と記録ＥＣＣ処理回路１７と再生ＥＣＣ処理回路１８とＳｅｒｉａｌ−ＡＴＡＰＩインターフェース回路１９と中央処理ユニット(ＣＰＵ)２１からの複数のアクセスを調停する調停回路(アービタ)としても機能する。メモリ制御回路２０の調停機能によるアクセス調停では、通常は事前に設定された優先順位によって決定される。
【００８８】
まずメモリ制御回路２０には、変調回路１３とインターリーブ回路１５に供給されるチャネル記録データおよび復調回路１４とデインターリーブ回路１６から供給されるチャネル再生データに関するＳＤＲＡＭのメモリ２２のチャネルアクセスリクエストが供給される。またメモリ制御回路２０には、中央処理ユニット(ＣＰＵ)２１によるＳＤＲＡＭのメモリ２２のＣＰＵアクセスリクエストが供給される。更に、メモリ制御回路２０には、記録ＥＣＣ処理回路１７と再生ＥＣＣ処理回路１８によるＳＤＲＡＭのメモリ２２のＥＣＣアクセスリクエストが供給される。またメモリ制御回路２０には、ＡＴＡＰＩはＳｅｒｉａｌ−ＡＴＡＰＩインターフェース回路１９によるＳＤＲＡＭのメモリ２２のＡＴＡＰＩアクセスリクエストが供給される。
【００８９】
事前に設定された優先順位では、光ディスク１１の読み出し動作と書き込み動作とを最優先とするために、チャネルアクセスリクエストは、優先順位の最上位の１番目に設定される。その次に中央処理ユニット２１はホストコンピュータ２からの割り込み要求に高速応答する必要性があるので、ＣＰＵアクセスリクエストは、優先順位の２番目に設定される。更にその次に、記録ＥＣＣ処理回路１７と再生ＥＣＣ処理回路１８によるＥＣＣ処理に関するＥＣＣアクセスリクエストは、優先順位の３番目に設定される。最後にＳｅｒｉａｌ−ＡＴＡＰＩインターフェース回路１９によるホストデータ転送に関するＡＴＡＰＩアクセスリクエストは、優先順位の最下位の４番目に設定される。
【００９０】
《メモリ制御回路の内部構成》
図２は、図１に示した本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０の内部構成を詳細に示す図である。
【００９１】
更に図２には、図１に示した本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩに含まれる再生ＥＣＣ処理回路１８とＳｅｒｉａｌ−ＡＴＡＰＩインターフェース回路１９とが示される一方、ＳＤＲＡＭのメモリ２２が示されている。
【００９２】
図２に示すように、メモリ制御回路２０は、リクェスト切り替え回路２０１と、スロット生成回路２０２と、調停回路２０３と、スロット選択回路２０４と、アドレス生成回路２０５と、メモリ入出力制御回路２０６と、ダミースロット生成回路２０７とを含んでいる。
【００９３】
《メモリ制御回路のメモリ入出力制御回路》
メモリ制御回路２０のメモリ入出力制御回路２０６はアドレス信号Ａｄｄｒｅｓｓとロウアドレスストローブ信号ＲＡＳとカラムアドレスストローブ信号ＣＡＳとライトイネーブル信号ＷＥをＳＤＲＡＭのメモリ２２に供給することによって、ＳＤＲＡＭのメモリ２２はメモリ入出力制御回路２０６からアクセスされる。
【００９４】
ローレベルのライトイネーブル信号ＷＥによってＳＤＲＡＭのメモリ２２へのアクセスは書き込み動作となる一方、ハイレベルのライトイネーブル信号ＷＥによってＳＤＲＡＭのメモリ２２へのアクセスは読み出し動作となる。
【００９５】
ローレベルのロウアドレスストローブ信号ＲＡＳが供給される期間にＳＤＲＡＭのメモリ２２のアドレス入力端子に供給されるアドレス信号Ａｄｄｒｅｓｓは、ＳＤＲＡＭのメモリ２２のワード線を選択するロウアドレス信号となる。一方、ローレベルのカラムアドレスストローブ信号ＣＡＳが供給される期間にＳＤＲＡＭのメモリ２２のアドレス入力端子に供給されるアドレス信号Ａｄｄｒｅｓｓは、ＳＤＲＡＭのメモリ２２のカラム線を選択するカラムアドレス信号となる。ロウアドレス信号とカラムアドレス信号によって選択されるＳＤＲＡＭのメモリ２２のメモリセルが、アクセスされる。
【００９６】
ＳＤＲＡＭのメモリ２２のアドレス入力端子には書き込み動作や読み出し動作のアクセスに先行する初期化シーケンスの間に動作コマンドが供給されて、この動作コマンドによって書き込み動作や読み出し動作のアクセス動作が指定されることが可能となる。従って、一度ロウアドレスを指定して複数のカラムアドレスを連続して指定することで複数のカラムアドレスのメモリセルの高速連続アクセスが可能なバースト転送のアクセス動作も、初期化シーケンスの間にアドレス入力端子に供給される動作コマンドによって指定されることが可能となる。
【００９７】
その結果、図１に示した本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩによる再生動作の間には、光ディスク１１から再生された大量のデータはメモリ制御回路２０のメモリ入出力制御回路２０６による高速バースト転送の書き込みアクセス動作よって一時的にＳＤＲＡＭのメモリ２２に格納されることが可能となる。更に再生動作の間に、ＳＤＲＡＭのメモリ２２に一時的に格納された再生データは高速バースト転送の読み出しアクセス動作よって誤り検出・誤り訂正のために再生ＥＣＣ処理回路１８に高速転送されることが可能となる。
【００９８】
再生ＥＣＣ処理回路１８内部の誤り検出・誤り訂正回路１８１は、ＳＤＲＡＭのメモリ２２から高速バースト転送によって高速転送された再生データに関して誤り検出・誤り訂正処理を実行する。再生データに関して誤りが検出された場合には、再生ＥＣＣ処理回路１８内部の誤り検出・誤り訂正回路１８１は誤り訂正データを生成する。この誤り訂正データは高速バースト転送の書き込みアクセス動作よって再生ＥＣＣ処理回路１８からＳＤＲＡＭのメモリ２２に高速転送されるので、ＳＤＲＡＭのメモリ２２では訂正データの上書きが実行される。
【００９９】
《リクェスト切り替え回路とスロット生成回路》
メモリ制御回路２０のリクェスト切り替え回路２０１とスロット生成回路２０２は、再生ＥＣＣ処理回路１８によって再生データに関して誤りが検出された場合においてＳＤＲＡＭのメモリ２２での訂正データの上書きのための訂正データの高速バースト転送を実行する。
【０１００】
図２に示すように、リクェスト切り替え回路２０１は端子１と端子２と端子３と切り替え制御端子４を有するスイッチＳＷを含んでいる。スイッチＳＷの端子１には再生ＥＣＣ処理回路１８内部の誤り検出・誤り訂正回路１８１から生成される訂正データ上書きリクェスト信号が供給され、スイッチＳＷの切り替え制御端子４には再生ＥＣＣ処理回路１８内部の誤り検出・誤り訂正回路１８１から生成される誤り訂正の有無を示すステータス信号が供給される。
【０１０１】
再生ＥＣＣ処理回路１８内部の誤り検出・誤り訂正回路１８１が１個のＥＣＣブロック分の再生データの誤り検出・誤り訂正処理の実行を完了すると、ハイレベルの訂正データ上書きリクェスト信号が誤り検出・誤り訂正回路１８１からリクェスト切り替え回路２０１のスイッチＳＷの端子１に供給される。再生ＥＣＣ処理回路１８によって再生データに関して誤りが検出されたか否かとは無関係に１個のＥＣＣブロック分の再生データの誤り検出・誤り訂正処理の実行を完了すると、誤り検出・誤り訂正回路１８１からハイレベルの訂正データ上書きリクェスト信号が生成される。
【０１０２】
１個のＥＣＣブロック分の再生データに関する再生ＥＣＣ処理回路１８内部の誤り検出・誤り訂正回路１８１の誤り検出・誤り訂正処理の実行によって再生データ誤りが検出された場合には、再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１から誤り訂正の有りを示すハイレベルのステータス信号が生成されてリクェスト切り替え回路２０１のスイッチＳＷの切り替え制御端子４に供給される。
【０１０３】
従って、スイッチＳＷでは、端子１と端子２との間が電気的に接続された状態となり、端子１と端子３との間が電気的に開放された状態となる。スイッチＳＷの端子２はスロット生成回路２０２の入力端子に接続されているので、誤り訂正の有りを示すハイレベルのステータス信号がスロット生成回路２０２の入力端子に供給される。
【０１０４】
その結果、スロット生成回路２０２は誤り訂正の有りを示すハイレベルのステータス信号に応答して１回目のバースト転送の実行のための１個目のアクセススロットを生成して、１個目のアクセススロットが上述したＥＣＣアクセスリクエストとしてリクェストは調停回路２０３に供給される。図２では図示されていないが、調停回路２０３には上述したチャネルアクセスリクエストとＣＰＵアクセスリクエストとＡＴＡＰＩアクセスリクエストとが供給される。
【０１０５】
調停回路２０３によるアクセス調停によって、ＥＣＣアクセスリクエストとしての１個目のアクセススロットに関してメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２をアクセスするバス使用権が再生ＥＣＣ処理回路１８に付与される。すなわち、このバス使用権の付与の情報が、調停回路２０３からスロット選択回路２０４を介してアドレス生成回路２０５に供給される。従って、アドレス生成回路２０５はバス使用権の付与の情報に応答して、１回目のバースト転送の実行のためのロウアドレスと複数のカラムアドレスとを順次に生成する。一方、上述したバス使用権の付与の情報は調停回路２０３からメモリ入出力制御回路２０６にも供給されるので、メモリ入出力制御回路２０６は１個目のアクセススロットの期間中にロウアドレスストローブ信号ＲＡＳとカラムアドレスストローブ信号ＣＡＳとライトイネーブル信号ＷＥとを生成する。
【０１０６】
図３は、図２に示した本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０の動作を示す図である。
【０１０７】
図３には、再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１によって再生データに関して誤りが検出された場合にＳＤＲＡＭのメモリ２２での訂正データの上書きの実行ために再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１によって生成された誤り訂正データが高速バースト転送の書き込みアクセス動作よって再生ＥＣＣ処理回路１８からＳＤＲＡＭのメモリ２２に高速転送される様子が示されている。
【０１０８】
図３に示すように、０番目から２３番目の２４個のクロックＣＬＫの期間に、１個のアクセススロットAccess SLOTによる１回分のバースト転送が実行される。
【０１０９】
まず０番目のクロックＣＬＫの立下りから１番目のクロックＣＬＫの立下りの間にローレベルのロウアドレスストローブ信号ＲＡＳが供給されて、その間にＳＤＲＡＭのメモリ２２のワード線を選択するロウアドレス信号Ｒとしてのアドレス信号Ａｄｄｒｅｓｓが供給される。
【０１１０】
次に、４番目のクロックＣＬＫの立下りから５番目のクロックＣＬＫの立下りの間にローレベルのカラムアドレスストローブ信号ＣＡＳとローレベルのライトイネーブル信号ＷＥが供給され、その間にＳＤＲＡＭのメモリ２２のカラム線を選択するカラムアドレス信号Ｃ０としてのアドレス信号Ａｄｄｒｅｓｓとが供給される。この期間に、最初の１ワード(３２ビット)の誤り訂正データＤ０が、再生ＥＣＣ処理回路１８からメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２のバンク０に書き込まれる。また、５番目のクロックＣＬＫの立下りから６番目のクロックＣＬＫの立下りの間に、同一のカラムアドレス信号Ｃ０を使用して、２個目の１ワード(３２ビット)の誤り訂正データＤ１が、再生ＥＣＣ処理回路１８からメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２のバンク１に書き込まれる。
【０１１１】
更に、６番目のクロックＣＬＫの立下りから７番目のクロックＣＬＫの立下りの間にローレベルのカラムアドレスストローブ信号ＣＡＳとローレベルのライトイネーブル信号ＷＥが供給され、その間にＳＤＲＡＭのメモリ２２のカラム線を選択するカラムアドレス信号Ｃ１としてのアドレス信号Ａｄｄｒｅｓｓとが供給される。この期間に３個目の１ワード(３２ビット)の誤り訂正データＤ２が、再生ＥＣＣ処理回路１８からメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２のバンク０に書き込まれる。また、７番目のクロックＣＬＫの立下りから８番目のクロックＣＬＫの立下りの間に、同一のカラムアドレス信号Ｃ１を使用して、４個目の１ワード(３２ビット)の誤り訂正データＤ３が、再生ＥＣＣ処理回路１８からメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２のバンク１に書き込まれる。
【０１１２】
以下同様にして、１８番目のクロックＣＬＫの立下りから１９番目のクロックＣＬＫの立下りの間にローレベルのカラムアドレスストローブ信号ＣＡＳとローレベルのライトイネーブル信号ＷＥが供給され、その間にＳＤＲＡＭのメモリ２２のカラム線を選択するカラムアドレス信号Ｃ７としてのアドレス信号Ａｄｄｒｅｓｓとが供給される。この期間に１５個目の１ワード(３２ビット)の誤り訂正データＤ１４が、再生ＥＣＣ処理回路１８からメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２のバンク０に書き込まれる。また、１９番目のクロックＣＬＫの立下りから２０番目のクロックＣＬＫの立下りの間に、同一のカラムアドレス信号Ｃ７を使用して、最後の１６個目の１ワード(３２ビット)の誤り訂正データＤ１５が、再生ＥＣＣ処理回路１８からメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２のバンク１に書き込まれる。
【０１１３】
このようにして、０番目から２３番目の２４個のクロックＣＬＫの期間の１個分のアクセススロットAccess SLOTによって、合計１６ワード(６４バイト)分の誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５が高速バースト転送によって再生ＥＣＣ処理回路１８からメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２に上書きされることが可能となる。このように０番目から２３番目の２４個のクロックＣＬＫの期間に、１個のアクセススロットAccess SLOTによる１回分のバースト転送が完了すると、２２番目のクロックＣＬＫの立下りと２３番目のクロックＣＬＫの立下りとの間にロウアドレスストローブ信号ＲＡＳとライトイネーブル信号ＷＥがローレベルとなり、２３番目のクロックＣＬＫの立下りに応答してロウアドレスストローブ信号ＲＡＳとライトイネーブル信号ＷＥがローレベルからハイレベルに変化する。従って、２２番目のクロックＣＬＫの立下りと２３番目のクロックＣＬＫの立下りの間でロウアドレスストローブ信号ＲＡＳとライトイネーブル信号ＷＥがローレベルとされることで、ＳＤＲＡＭのメモリ２２へのアクセス動作は終了状態(ＰＲＥ)とされる。一方、ＳＤＲＡＭのメモリ２２へのアクセス動作は、０番目のクロックＣＬＫの立下りと１番目のクロックＣＬＫの立下りの間に供給されるローレベルのロウアドレスストローブ信号ＲＡＳに応答してバースト転送処理の開始状態(ＡＣＴＶ)とされる。また、１個のアクセススロットAccess SLOTによる１回分のバースト転送の最終的な完了は、２３番目のクロックＣＬＫの立下りから若干遅延してスロット生成回路２０２から生成されるアクセススロットAccess SLOTのローレベルからハイレベルへの変化によって指定される。従って、この変化はスロット生成回路２０２から調停回路２０３とスロット選択回路２０４とを介してアドレス生成回路２０５に供給されるので、この変化に応答してアドレス生成回路２０５は２回目のバースト転送のためのアドレス計算を実行する。
【０１１４】
１回分のバースト転送の完了後の２回目のバースト転送のためのアドレス計算では、アドレス生成回路２０５は１回目のバースト転送のための最初のカラムアドレスと比較して２回目のバースト転送のための最初のカラムアドレスを１６ワード(＝６４バイト)の一定のデータサイズ分、インクリメントするものである。このように１回分のバースト転送の完了(アクセススロットAccess SLOTのローレベルからハイレベルへの変化)をトリガとして２回目のバースト転送のためのアドレス生成回路２０５でのアドレス計算が実行され終了されると、２回目のバースト転送が、２個目のアクセススロットAccess SLOTの期間に実行される。このようにして、１個目のＥＣＣブロックの訂正データを再生ＥＣＣ処理回路１８からＳＤＲＡＭのメモリ２２に転送するために必要な最終回目のバースト転送が完了すると、１個目のＥＣＣブロックの最終回目のバースト転送の完了をトリガして２個目のＥＣＣブロックの訂正データを再生ＥＣＣ処理回路１８からＳＤＲＡＭのメモリ２２に転送するために必要なアドレス生成回路２０５によるアドレス計算を開始することが可能となる。２個目のＥＣＣブロックの１回目のバースト転送のためのアドレス計算では、１個目のＥＣＣブロックの最終回目のバースト転送と比較してアドレス生成回路２０５はカラムアドレスを１６ワード(＝６４バイト)の一定のデータサイズ分インクリメントするものである。
【０１１５】
しかし、１個目のＥＣＣブロックのユーザデータに関して誤りが検出されなかった場合には訂正データが再生誤り訂正処理回路からＳＤＲＡＭへ転送されないので、２個目のＥＣＣブロックのユーザデータをＳＤＲＡＭから読み出して再生誤り訂正処理回路に転送するための１回目のバースト転送のためのアドレス計算の開始のトリガに１個目のＥＣＣブロックの最終回目のバースト転送の完了を使用することが不可能となる。
【０１１６】
従って、この問題を解消するために、１個目のＥＣＣブロックに関して誤りが検出されない場合にも、１個目のＥＣＣブロックの訂正データを再生ＥＣＣ処理回路１８からＳＤＲＡＭのメモリ２２に転送するために必要な回数分のバースト転送の分、複数回のアクセススロットAccess SLOTをスロット生成回路２０２から生成して、その期間にメモリ２２をアクセスすることのないノーオペレーション(No Operation)を実行することも本発明に先立って本発明者等によって検討された。
【０１１７】
しかし、光ディスク記録再生装置１によって再生される光ディスクがＢＤ(Blu-Ray Disc)である場合には、一般的な再生動作において１個分のＥＣＣブロックの訂正データを再生ＥＣＣ処理回路１８からＳＤＲＡＭのメモリ２２に転送するためには、転送データサイズが１６ワード(＝６４バイト)のバースト転送(アクセススロットAccess SLOT)を１２４０回と言う極めて大きな回数、実行しなければならない。
【０１１８】
従って、上述のノーオペレーションを使用する方法は、１個目のＥＣＣブロックに関して誤りが検出されずに誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが省略される場合にも、上書きが省略されたにもかかわらず、上書きに必要な多数の回数分のバースト転送に相当する時間分、２個目のＥＣＣブロックをＳＤＲＡＭから読み出して再生誤り訂正処理回路に転送するための１回目のバースト転送のためのアドレス計算の開始が顕著に遅延されると言う問題も、本発明に先立った本発明者等の検討によって明らかとされた。
【０１１９】
《リクェスト切り替え回路とダミースロット生成回路》
これらの問題は、図２に示すメモリ制御回路２０のリクェスト切り替え回路２０１とダミースロット生成回路２０７とによって解消されることができる。
【０１２０】
メモリ制御回路２０のリクェスト切り替え回路２０１とダミースロット生成回路２０７とは、再生ＥＣＣ処理回路１８により１個目のＥＣＣブロックに関して誤りが検出されなかった場合に、１個目のＥＣＣブロックに関してＳＤＲＡＭのメモリ２２の上書きを省略するとともに、２個目のＥＣＣブロックをＳＤＲＡＭのメモリ２２から読み出して再生ＥＣＣ処理回路１８に転送するための１回目のバースト転送のためのアドレス計算の開始の遅延を顕著に短縮する機能を有するものである。
【０１２１】
１個のＥＣＣブロック分の再生データに関する再生ＥＣＣ処理回路１８内部の誤り検出・誤り訂正回路１８１の誤り検出・誤り訂正処理の実行によって再生データ誤りが検出されなかった場合には、再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１から誤り訂正の無しを示すローレベルのステータス信号が生成されてリクェスト切り替え回路２０１のスイッチＳＷの切り替え制御端子４に供給される。
【０１２２】
従って、スイッチＳＷでは、端子１と端子２との間が電気的に開放された状態となり、端子１と端子３との間が電気的に接続された状態となる。スイッチＳＷの端子３はダミースロット生成回路２０７の入力端子に接続されているので、端子１のハイレベルのリクェスト信号がＳＤＲＡＭのメモリ２２の上書きの省略を指示する上書き省略信号および誤り訂正の無しを示すノーエラー信号としてダミースロット生成回路２０７の入力端子に供給される。
【０１２３】
その結果、ダミースロット生成回路２０７は上書き省略信号および誤り訂正の無しを示すノーエラー信号に応答してダミースロットを生成する。ダミースロット生成回路２０７から生成されるダミースロットは、スロット生成回路２０２から生成されるアクセススロットの完了(バースト転送の完了)よりも早期に２個目のＥＣＣブロックをＳＤＲＡＭから読み出して再生ＥＣＣ処理回路１８に転送するための１回目のバースト転送のためのアドレス計算の開始をアドレス生成回路２０５に指示するために使用される。ダミースロット生成回路２０７から生成されるダミースロットは、調停回路２０３によるバス使用権の調停が不必要であるので、調停回路２０３を介することなくスロット選択回路２０４に直接供給される。
【０１２４】
図３には、図２に示す本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０のダミースロット生成回路２０７から生成されるダミースロット(Dummy SLOT)も示されている。
【０１２５】
図３に示したように、上書き省略信号および誤り訂正の無しを示すノーエラー信号としての端子１のハイレベル信号に応答して、ダミースロット生成回路２０７はクロックＣＬＫの複数のサイクルの期間にダミースロットDummy SLOTをローレベルに維持する。クロックＣＬＫの複数のサイクルの期間が経過した後に、ダミースロット生成回路２０７はダミースロットDummy SLOTをローレベルからハイレベルに変化する。
【０１２６】
その理由は、アクセススロットAccess SLOTのローレベルからハイレベルへの変化に応答してアドレス生成回路２０５がアドレス計算の実行を開始するようにアドレス生成回路２０５が設計されたためである。
【０１２７】
従って、スロット選択回路２０４を介してダミースロット生成回路２０７からアドレス生成回路２０５に早期に供給されるダミースロットDummy SLOTのローレベルからハイレベルの変化に応答して、アドレス生成回路２０５は２個目のＥＣＣブロックをＳＤＲＡＭのメモリ２２から読み出し再生ＥＣＣ処理回路１８に転送するための１回目のバースト転送のためのアドレス計算を早期に開始するものである。
【０１２８】
また、ダミースロット生成回路２０７によってローレベルに維持されるダミースロットDummy SLOTの期間が短過ぎると、スロット選択回路２０４やアドレス生成回路２０５の応答速度が遅い場合には、ダミースロット生成回路２０７によって生成されるダミースロットDummy SLOTのローレベルからハイレベルの変化がアドレス生成回路２０５によって検出されずに、アドレス生成回路２０５によるアドレス計算が開始されない危険性が生じる。従って、図３に示したように、図２に示した本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０においては、ダミースロットDummy SLOTのローベル期間は２個分のクロックＣＬＫのサイクルに設定されている。
【０１２９】
《１個のＥＣＣブロック》
図４は、図１に示した本発明の実施の形態１の光ディスク記録再生用半導体集積回路ＬＳＩに内蔵された再生ＥＣＣ処理回路１８と記録ＥＣＣ処理回路１７とのＥＣＣ処理に関係したＢＤ(Blu-Ray Disc)である光ディスク１１の１個のＥＣＣブロックの構成を示す図である。
【０１３０】
図４に示した１個のＥＣＣブロックは、ＥＣＣ(エラー訂正コード)による誤り訂正処理の最小単位である。従って、図４に示した１個のＥＣＣブロックを複数のサブブロックに分割したとすると、ＥＣＣによる誤り訂正処理は不可能となる。
【０１３１】
図４に示したＢＤ(Blu-Ray Disc)の１個のＥＣＣブロックには、上記特許文献３に記載されているように、６４ＫＢ(＝１セクター２０４８B×３２セクター)のデータサイズのユーザデータが格納される。６４ＫＢのユーザデータは、ロングディスタンスコード(ＬＤＣ：Long Distance Code)と呼ばれるコードと、バーストインディケータサブコード(ＢＩＳ：Burst Indicator Subcode)と呼ばれるコードとで保護されている。
【０１３２】
図４に示すように、１個のＥＣＣブロックには、３８Ｂのユーザデータを４個含み１ＢのＢＩＳを３個含む合計１５５Ｂのフレームが４９６行(４９６フレーム)含まれている。１個のＥＣＣブロックの一番左側には、合計１５５Ｂのフレームの先頭を示すフレームシンク(フレーム同期信号)ＦＳが配置されている。
【０１３３】
１セクター２０４８Bのユーザデータに４Ｂの誤り検出コード(ＥＤＣ：Error Detection Code)を付加して、３２セクターに対してＬＤＣを符号化する。ＬＤＣは３０４個のコードワードで構成され、２１６Ｂの情報シンボルと３２Ｂのパリティシンボルとから構成される。従って、ＬＤＣは、ＲＳ(２４８，２１６，３３)、すなわち、符号長２４８、データ２１６、ディスタンス３３のＲＳ(Read Solomon)コードであり、１６シンボルまで訂正可能である。
【０１３４】
記録データのアドレス情報等の管理データは、ＢＩＳ(Burst Indicator Subcode)を使用してＥＣＣエンコードされる。ＢＩＳは、３０Ｂの情報シンボルと３２Ｂのパリティシンボルとから構成される。従って、ＢＩＳは、ＲＳ(６２、３０、３３)、すなわち符号長６２、データ３０、ディスタンス３３のＲＳ(Read Solomon)コードである。言い換えると、ＢＩＳの情報シンボルは記録データのアドレス情報を含むもので、記録データのアドレス情報の誤り訂正のためにユーザデータとは別個のＲＳ(Read Solomon)コードが用意されている。従って、消失訂正と呼ばれるＢＩＳの訂正結果を元に事前にユーザデータの誤りと推測されるシンボルの場所を特定して訂正する方法を採用することが可能となる。この場所の特定が誤りのシンボルに一致する場合には、最大３２シンボルまで訂正可能である。
【０１３５】
《ＳＤＲＡＭ》
図５は、図１に示す本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩを内蔵した光ディスク記録再生装置１のＳＤＲＡＭのメモリ２２に、複数のＥＣＣブロックが格納される様子を示す図である。複数のＥＣＣブロックの各ＥＣＣブロックは、ＬＤＣ領域と、ＢＩＳ領域と、ダミー領域(ｄｕｍｍｙ)とを含んでいる。
【０１３６】
ＬＤＣ領域には、２１６Ｂの情報シンボルのＬＤＣデータと３２ＢのパリティシンボルのＬＤＣパリティとからなるコードワードが３０４個格納される。
【０１３７】
ＢＩＳ領域には、３０Ｂの情報シンボルのＢＩＳデータと３２ＢのパリティシンボルのＢＩＳパリティとからなるコードワードが２４個格納される。
【０１３８】
ダミー領域(ｄｕｍｍｙ)には、ステータスやモニタ等の情報が格納され、更に光ディスク記録再生装置のメーカーや設計会社が光ディスク記録再生装置１のファームウェアを開発する際に必要な情報が格納される。
【０１３９】
《種々のデータ転送動作》
図６は、図１に示す本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩによって実行される種々のデータ転送動作を示している。
【０１４０】
図６の転送名の欄の１番目に記載されたチャネルＬＤＣ書き込み転送ＣＨ ｗｒｉｔｅ(ＬＤＣ)は、半導体集積回路ＬＳＩによる光ディスク１１の再生動作時に復調回路１４とデインターリーブ回路１６によって生成されるチャネル再生データに関して図５に示すＳＤＲＡＭのメモリ２２のＬＤＣ領域にデータを書き込むためのデータ転送動作である。チャネルＬＤＣ書き込み転送ＣＨ ｗｒｉｔｅ(ＬＤＣ)では、データ転送量は６４Ｂ×１０×１２４であり、１個のアクセススロットAccess SLOT中のクロックＣＬＫの個数を示すスロット幅は２５であり、１個のクラスタ当りのＬＤＣデータ転送に必要なクロックＣＬＫの総数は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有るか否かに無関係に、３１，０００個となる。尚、１個のクラスタは、図４に示した１個のＥＣＣブロック(光ディスク１１の６４ＫＢの記録ユーザデータを格納)と、管理データ(光ディスク１１の記録データのアドレス情報等)と、１個のＥＣＣブロックの先頭を示す再生クラスタ同期信号(ＳＹＮＣ)とを含むものである。
【０１４１】
図６の転送名の欄の２番目に記載されたチャネルＢＩＳ書き込み転送ＣＨ ｗｒｉｔｅ(ＢＩＳ)は、半導体集積回路ＬＳＩによる光ディスク１１の再生動作時に復調回路１４とデインターリーブ回路１６によって生成されるチャネル再生データに関して図５に示すＳＤＲＡＭのメモリ２２のＢＩＳ領域にデータを書き込むためのデータ転送動作である。チャネルＢＩＳ書き込み転送ＣＨ ｗｒｉｔｅ(ＢＩＳ)では、データ転送量は１Ｂ×１２×１１であり、１個のアクセススロットAccess SLOT中のクロックＣＬＫの個数を示すスロット幅は１１であり、１個のクラスタ当りのＬＤＣデータ転送に必要なクロックＣＬＫの総数は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有るか否かに無関係に１６，３６８個となる。
【０１４２】
図６の転送名の欄の３番目に記載されたＥＣＣＬＤＣ読み出し転送ＥＣＣ ｒｅａｄ(ＬＤＣ)は、半導体集積回路ＬＳＩによる光ディスク１１の再生動作時に図５に示すＳＤＲＡＭのメモリ２２のＬＤＣ領域に格納されＬＤＣデータを読み出して再生ＥＣＣ処理回路１８に転送するためのデータ転送動作である。ＥＣＣＬＤＣ読み出し転送ＥＣＣ ｒｅａｄ(ＬＤＣ)では、データ転送量は６４Ｂ×４×３０４であり、１個のアクセススロットAccess SLOT中のクロックＣＬＫの個数を示すスロット幅は２２であり、１個のクラスタ当りのＬＤＣデータ転送に必要なクロックＣＬＫの総数は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有るか否かに無関係に、２６，７５２個となる。
【０１４３】
図６の転送名の欄の４番目に記載されたＥＣＣＢＩＳ読み出し転送ＥＣＣ ｒｅａｄ(ＢＩＳ)は、半導体集積回路ＬＳＩによる光ディスク１１の再生動作時に図５に示すＳＤＲＡＭのメモリ２２のＢＩＳ領域に格納されＢＩＳデータを読み出して再生ＥＣＣ処理回路１８に転送するためのデータ転送動作である。ＥＣＣＢＩＳ読み出し転送ＥＣＣ ｒｅａｄ(ＢＩＳ)では、データ転送量は６４Ｂ×１×２４であり、１個のアクセススロットAccess SLOT中のクロックＣＬＫの個数を示すスロット幅は２２であり、１個のクラスタ当りのＬＤＣデータ転送に必要なクロックＣＬＫの総数は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有るか否かに無関係に、５２８個となる。
【０１４４】
図６の転送名の欄の５番目に記載されたＥＣＣＬＤＣ書き込み転送ＥＣＣ ｗｒｉｔｅ(ＬＤＣ)は、半導体集積回路ＬＳＩによる光ディスク１１の再生動作時に再生ＥＣＣ処理回路１８により生成される誤り訂正データに関して再生ＥＣＣ処理回路１８から図５に示すＳＤＲＡＭのメモリ２２のＬＤＣ領域に転送して格納するためのデータ転送動作である。書き込み転送ＥＣＣ ｗｒｉｔｅ(ＬＤＣ)では、データ転送量は６４Ｂ×４×３０４である。１個のアクセススロットAccess SLOT中のクロックＣＬＫの個数を示すスロット幅は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有る場合には２５となり、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが無い場合には３となる。１個のクラスタ当りのＬＤＣデータ転送に必要なクロックＣＬＫの総数は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有る場合には３０，４００個となり、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが無い場合には３，６４８個となる。
【０１４５】
図６の転送名の欄の６番目に記載されたＥＣＣＬＤＣ書き込み転送ＥＣＣ ｗｒｉｔｅ(ＢＩＳ)は、半導体集積回路ＬＳＩによる光ディスク１１の再生動作時に再生ＥＣＣ処理回路１８により生成される誤り訂正データに関して再生ＥＣＣ処理回路１８から図５に示すＳＤＲＡＭのメモリ２２のＢＩＳ領域に転送して格納するためのデータ転送動作である。書き込み転送ＥＣＣ ｗｒｉｔｅ(ＢＩＳ)では、データ転送量は６４Ｂ×１×２４である。１個のアクセススロットAccess SLOT中のクロックＣＬＫの個数を示すスロット幅は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有る場合には２５となり、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが無い場合には３となる。１個のクラスタ当りのＬＤＣデータ転送に必要なクロックＣＬＫの総数は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有る場合には６００個となり、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが無い場合には７２個となる。
【０１４６】
図６から明らかなように、図１に示す本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩによる光ディスク１１の再生動作時に再生ＥＣＣ処理回路１８によって誤りが検出されて再生ＥＣＣ処理回路１８によって生成される誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有る場合と比較して、誤りが検出されずにＳＤＲＡＭのメモリ２２の上書きが省略される場合には、ＥＣＣＬＤＣ書き込み転送ＥＣＣ ｗｒｉｔｅ(ＬＤＣ)とＥＣＣＬＤＣ書き込み転送ＥＣＣ ｗｒｉｔｅ(ＢＩＳ)とを早期に完了することが可能となる。このようにして、本発明の実施の形態１によれば、アドレス生成回路２０５は２個目のＥＣＣブロックをＳＤＲＡＭのメモリ２２から読み出し再生ＥＣＣ処理回路１８に転送するための１回目のバースト転送のためのアドレス計算を早期に開始することが可能となる。
【０１４７】
以上、図１乃至図６を参照して説明した本発明の実施の形態１によれば、１個目のＥＣＣブロックに関して誤りが検出されずに訂正データが再生誤り訂正処理回路からＳＤＲＡＭへ転送されない場合でも、ダミースロット生成回路２０７が２個目のＥＣＣブロックのデータをＳＤＲＡＭから読み出し再生ＥＣＣ処理回路１８に転送するための１回目のバースト転送のアドレス計算を開始するトリガ信号を生成するものである。従って、本発明の実施の形態１によれば、誤り検出・誤り訂正に使用される半導体メモリに高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすることが可能となる。
【０１４８】
［実施の形態２］
《他のメモリ制御回路の内部構成》
図７は、図１に示す光ディスク記録再生用半導体集積回路ＬＳＩに含まれる本発明の実施の形態２による他のメモリ制御回路２０の内部構成を詳細に示す図である。
【０１４９】
図７に示した本発明の実施の形態２による他のメモリ制御回路２０が、図２に示した本発明の実施の形態１によるメモリ制御回路２０と相違するのは、下記の点である。
【０１５０】
まず、図７に示した本発明の実施の形態２による他のメモリ制御回路２０では、スロット生成回路２０２はエラーカウント回路２０２１を含み、メモリ入出力制御回路２０６はデータ転送選択回路２０６１を含んでいる。
【０１５１】
更に、図７に示した本発明の実施の形態２による他のメモリ制御回路２０では、再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１から生成されるステータス信号が、スロット生成回路２０２のエラーカウント回路２０２１とメモリ入出力制御回路２０６のデータ転送選択回路２０６１とアドレス生成回路２０５に供給されている。
【０１５２】
スロット生成回路２０２のエラーカウント回路２０２１は再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１から生成されるステータス信号に応答することによって、１個の再生クラスタに含まれるエラーをカウントする。エラーのカウントの以前に図７では図示されていないが再生クラスタ同期信号(ＳＹＮＣ)が図１の復調回路１４からエラーカウント回路２０２１に供給されることによって、エラーカウント回路２０２１のカウント値は初期値“０”に設定される。従って、エラーにカウントよって、エラーカウント回路２０２１のカウント値はインクリメントされる。
【０１５３】
《バースト転送量の変更》
図９は、図７に示した本発明の実施の形態２によるメモリ入出力制御回路２０６を含んだ光ディスク記録再生用半導体集積回路ＬＳＩによるＢＤ(Blu-Ray Disc)の再生時の１クラスタ当たりのエラーバイト数とバーストアクセス回数とを示す図である。
【０１５４】
図９の横軸はＢＤ(Blu-Ray Disc)の再生時の１クラスタ当たりのエラーバイト数を示し、図９の縦軸はバーストアクセス回数を示し、図９には１個のアクセススロットAccess SLOTの間の訂正データのバースト転送量を１６ワード(６４バイト)と８ワード(３２バイト)と１ワード(４バイト)と変化させた場合のバーストアクセス回数が示されている。ここでは、バースト転送量が１６ワード(６４バイト)の場合のバースト転送クロックＣＬＫの個数は２５個で、バースト転送量が８ワード(３２バイト)の場合のバースト転送クロックＣＬＫの個数は１７個で、バースト転送量が１ワード(４バイト)の場合のバースト転送クロックＣＬＫの個数は１１個である。
【０１５５】
すなわち、図９はバースト転送量を１６ワード(６４バイト)と８ワード(３２バイト)と１ワード(４バイト)と変化させた場合に図６の転送名の欄の５番目に記載されたＥＣＣＬＤＣ書き込み転送ＥＣＣ ｗｒｉｔｅ(ＬＤＣ)を行うためのバーストアクセス回数を示している。このＥＣＣＬＤＣ書き込み転送ＥＣＣ ｗｒｉｔｅ(ＬＤＣ)は、半導体集積回路ＬＳＩによる光ディスクの再生動作時に再生ＥＣＣ処理回路１８によって生成される誤り訂正データに関して再生ＥＣＣ処理回路１８から図５に示すＳＤＲＡＭのメモリ２２のＬＤＣ領域に転送して格納するためのデータ転送動作である。尚、図５に示したように、ＬＤＣ領域には、２１６Ｂの情報シンボルのＬＤＣデータと３２ＢのパリティシンボルのＬＤＣパリティとからなるコードワードが３０４個格納される。従って、１クラスタ当たりのＬＤＣ領域のデータ量は、２４８Ｂ×３０４となる。
【０１５６】
データ量が２４８Ｂ×３０４の１クラスタのＬＤＣ領域のデータを全てＳＤＲＡＭのメモリ２２に転送するためには、１回のバースト転送量を１６ワード(６４バイト)に設定した場合には、１，２１６回（＝４×３０４の）のメモリへのアクセスが必要である。またデータ量が２４８Ｂ×３０４の１クラスタのＬＤＣ領域のデータを全てＳＤＲＡＭのメモリ２２に転送するために、１回のバースト転送量を８ワード(３２バイト)と１ワード(４バイト)とに設定した場合には、それぞれのＳＤＲＡＭのメモリ２２のメモリアクセス回数は１６ワード(６４バイト)の場合のメモリアクセス回数の２倍と１６倍になる。
【０１５７】
図９に示したように、１回のバースト転送量が１６ワード(６４バイト)に設定されたとすると、１回のバースト転送中に１バイトのエラーの個数が１個未満の場合には、１クラスタ中のエラーバイト数と１クラスタ当たりのメモリへのバースト転送のメモリアクセス回数は比例して、１回のバースト転送中に１バイトのエラーの個数が１個以上の場合には１クラスタ当たりのメモリへのバースト転送のメモリアクセス回数は一定値となる。
【０１５８】
このように、１回のバースト転送中に少なくとも１バイトのエラーの個数が１個以上の場合には、１回のバースト転送量を１６ワード(６４バイト)と８ワード(３２バイト)と１ワード(４バイト)と変更することによって、バースト転送のメモリアクセス回数は逆数比となり１：２：１６の割合である。尚、メモリアクセス回数は一定値となる以前の傾斜は、いずれのバースト転送量のときも同じである。
【０１５９】
１回のバースト転送量がそれぞれ１６ワード(６４バイト)と８ワード(３２バイト)と１ワード(４バイト)の各バースト転送のメモリアクセス回数に各バースト転送のバースト転送クロックＣＬＫの個数である２５個と１７個と１１個をそれぞれ乗算することで、各バースト転送のバースト転送クロックＣＬＫの個数の総数を求めることができる。従って、１回のバースト転送量が１６ワード(６４バイト)に設定された場合のバースト転送クロックＣＬＫの個数は３０，４００個であり、１回のバースト転送量が８ワード(３２バイト)に設定された場合のバースト転送クロックＣＬＫの個数は３６，１７６個であり、１回のバースト転送量が１ワード(４バイト)に設定された場合のバースト転送クロックＣＬＫの個数は１８０，２２４個である。
【０１６０】
図１０は、図９から計算された図７に示した本発明の実施の形態２によるメモリ入出力制御回路２０６を含んだ光ディスク記録再生用半導体集積回路ＬＳＩによるＢＤ(Blu-Ray Disc)の再生時の１クラスタ当たりのエラーバイト数とバースト転送クロックＣＬＫの個数を示す図である。
【０１６１】
図１０に示すように、１クラスタ中のエラーバイト数が２，８００以下の場合には、１個のアクセススロットAccess SLOTのデータ転送量を１ワード(４バイト)に設定することによって、データ転送クロックＣＬＫの個数を低減することが可能となる。また、１クラスタ中のエラーバイト数が３，２００以上の場合には、１個のアクセススロットAccess SLOTのバースト転送量を１６ワード(６４バイト)に設定することによって、データ転送クロックＣＬＫの個数を低減することが可能となる。
【０１６２】
このように、1クラスタ当たりのエラーバイト数によってバースト転送量を切り換えることにより、ＳＤＲＡＭのメモリ２２を効率的に使用でき、かつ消費電量を低減することが可能となる。
【０１６３】
《エラー発生が多い場合》
スロット生成回路２０２のエラーカウント回路２０２１でのエラーカウント値が所定の値(例えば、1クラスタ当たりのエラーバイト数３，０００)以上の場合には、エラーカウント回路２０２１からエラー発生多数を示す出力信号が生成される。この出力信号は調停回路２０３を介してメモリ入出力制御回路２０６のデータ転送選択回路２０６１に供給されるので、データ転送選択回路２０６１はメモリ入出力制御回路２０６により実行されるＳＤＲＡＭ２２のメモリへの上書きのためのバースト転送の転送データサイズを実施の形態１と同様に１６ワード(＝６４バイト)に設定する。
【０１６４】
このようにエラー発生が多い場合には、図７に示した本発明の実施の形態２によるメモリ入出力制御回路２０６は、図３に示した本発明の実施の形態１と同様に１個分のアクセススロットAccess SLOTによって、合計１６ワード(６４バイト)分の誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５を連続して高速バースト転送によってＳＤＲＡＭのメモリ２２に上書きするものである。
【０１６５】
《エラー発生が少ない場合》
スロット生成回路２０２のエラーカウント回路２０２１でのエラーカウント値が所定の値(例えば、1クラスタ当たりのエラーバイト数３，０００)未満の場合には、エラーカウント回路２０２１からエラー発生数小を示す出力信号が生成される。このエラー発生数小を示した出力信号は調停回路２０３を介してメモリ入出力制御回路２０６のデータ転送選択回路２０６１に供給されるので、データ転送選択回路２０６１はメモリ入出力制御回路２０６によって実行されるＳＤＲＡＭ２２のメモリの上書きのための転送データサイズを１ワード(＝４バイト＝３２ビット)に設定する。
【０１６６】
このようにエラー発生が少ない場合には、図７に示す本発明の実施の形態２によるメモリ入出力制御回路２０６は、１個分のアクセススロットAccess SLOTによって、１ワード(＝４バイト＝３２ビット)分の誤り訂正データだけをデータ転送することによりＳＤＲＡＭのメモリ２２に上書きするものである。そのために、再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１から生成されるステータス信号がメモリ入出力制御回路２０６とアドレス生成回路２０５に供給される。このステータス信号は、１６ワード(６４バイト)分の誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５のいずれの１個のデータがＳＤＲＡＭのメモリ２２に上書きされるべきかを示すものである。
【０１６７】
アドレス生成回路２０５はステータス信号に応答してＳＤＲＡＭのメモリ２２への訂正データの上書きに使用されるアドレスを形成して、メモリ入出力制御回路２０６はステータス信号に応答してＳＤＲＡＭのメモリ２２への上書きのために１６ワード(６４バイト)分の誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５のいずれの１個のデータを出力する出力タイミングを決定する。
【０１６８】
図８は、図７に示す本発明の実施の形態２によるメモリ入出力制御回路２０６によりＳＤＲＡＭのメモリ２２への訂正データの上書きのために１ワード(＝４バイト＝３２ビット)分の誤り訂正データだけがＳＤＲＡＭのメモリ２２にデータ転送される様子を示す図である。
【０１６９】
この場合にも、再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１からメモリ入出力制御回路２０６には、１６ワード(６４バイト)分の誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５が連続して高速バースト転送によって転送される。誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５の各データは３２ビットであり、誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５の各データに関してＳＤＲＡＭのメモリ２２への訂正データの上書きの要否を示すステータス信号が再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１からメモリ入出力制御回路２０６に供給される。ハイレベル“１”のステータス信号は誤り訂正データがＳＤＲＡＭのメモリ２２へ上書きされることを示す一方、ローレベル“０”のステータス信号は誤り訂正データのＳＤＲＡＭのメモリ２２への上書きが省略されることを示す。
【０１７０】
従って、メモリ入出力制御回路２０６は誤り検出・誤り訂正回路１８１から供給されるステータス信号に応答して、ハイレベル“１”のステータス信号によってＤＲＡＭのメモリ２２への上書きが指示された訂正データのみをＳＤＲＡＭのメモリ２２に書き込むようにＳＤＲＡＭのメモリ２２の書き込み動作を実行する。
【０１７１】
一方、再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１からメモリ入出力制御回路２０６に供給される誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５の各信号振幅と比較して、メモリ入出力制御回路２０６のデータ出力バッファ回路から外部ＳＤＲＡＭのメモリ２２への外部書き込みデータの信号振幅は大きく設定される。従って、ＳＤＲＡＭのメモリ２２への書き込みを実行するために活性化されたデータ出力バッファ回路の消費電力は、比較的大きなものである。従って、ローレベル“０”のステータス信号によって上書きの省略が指示される時間ではデータ出力バッファ回路を非活性化することによって、メモリ入出力制御回路２０６のデータ出力バッファ回路の消費電力を低減することが可能となる。
【０１７２】
更にこのようにエラー発生が少ない場合にも、図８に示したアクセススロットAccess SLOTを使用するメモリ入出力制御回路２０６によるＳＤＲＡＭへの訂正データのメモリ２２の上書きに際して、図１乃至図６を参照して説明した本発明の実施の形態１と全く同様に１個目のアクセススロットAccess SLOTの完了によってアクセススロットAccess SLOTがローレベルからハイレベルに変化する。その結果、この変化をトリガとして、２個目のＥＣＣブロックの訂正データを再生ＥＣＣ処理回路１８からＳＤＲＡＭのメモリ２２に転送するために必要なアドレス生成回路２０５によるアドレス計算を開始することが可能となる。
【０１７３】
また更に、図７に示した本発明の実施の形態２によるメモリ入出力制御回路２０６によれば、再生ＥＣＣ処理回路１８によって１個分のＥＣＣブロックに関して誤りが検出されない場合でも、ダミースロット生成回路２０７から生成されるダミースロットは、スロット生成回路２０２から生成されるアクセススロットの完了よりも早期に、２個目のＥＣＣブロックをＳＤＲＡＭのメモリ２２から読み出して再生ＥＣＣ処理回路１８に転送するための１回目のバースト転送のためのアドレス計算の開始をアドレス生成回路２０５に指示するものである。
【０１７４】
上述したように、図７に示した本発明の実施の形態２による光ディスク記録再生用半導体集積回路ＬＳＩは、１クラスタ当たりのエラーの検出数に応答して、１個目のアクセススロットAccess SLOTでのデータ転送を１６ワード(６４バイト)分のバースト転送とエラー箇所のみの１ワード(＝４バイト＝３２ビット)分のデータ転送とに切り換えるものである。
【０１７５】
図１１は、エラー発生が少ない場合での図７に示して本発明の実施の形態２による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０６の動作を示す図である。
【０１７６】
図１１に示すように、エラー発生が少ない場合には、０番目から９番目の１０個のクロックＣＬＫの期間に、１個目のアクセススロットAccess SLOTによる１ワード(＝４バイト＝３２ビット)分の訂正データＤ０のみが転送される。この訂正データＤ０の転送が完了すると、８番目のクロックＣＬＫの立下りと９番目のクロックＣＬＫの立下りとの間にロウアドレスストローブ信号ＲＡＳとライトイネーブル信号ＷＥとがローレベルとなり、９番目のクロックＣＬＫの立下りに応答してロウアドレスストローブ信号ＲＡＳとライトイネーブル信号ＷＥがローレベルからハイレベルに変化する。従って、８番目のクロックＣＬＫの立下りと９番目のクロックＣＬＫの立下りの間でロウアドレスストローブ信号ＲＡＳとライトイネーブル信号ＷＥとがローレベルとされることで、ＳＤＲＡＭのメモリ２２へのアクセス動作は終了状態(ＰＲＥ)とされる。一方、ＳＤＲＡＭのメモリ２２へのアクセス動作は、０番目のクロックＣＬＫの立下りと１番目のクロックＣＬＫの立下りとの間に供給されるローレベルのロウアドレスストローブ信号ＲＡＳに応答してデータ転送処理の開始状態(ＡＣＴＶ)とされる。また１個のアクセススロットAccess SLOTによる１回分のデータ転送の最終的な完了は、９番目のクロックＣＬＫの立下りから若干遅延してスロット生成回路２０２から生成されるアクセススロットAccess SLOTのローレベルからハイレベルへの変化によって指定される。その結果、この変化はスロット生成回路２０２から調停回路２０３とスロット選択回路２０４とを介してアドレス生成回路２０５に供給されるので、この変化に応答してアドレス生成回路２０５は２回目のデータ転送のためのアドレス計算を実行する。
【０１７７】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１７８】
上述した本発明の具体的な実施の形態では、ＳＤＲＡＭの半導体メモリ２２のデータバス幅は３２ビットとしたので、１ワードが４バイト(＝３２ビット)に設定されたものである。その他の実施の形態としては、ＳＤＲＡＭの半導体メモリ２２のデータバス幅は１６ビットに設定して１ワードが２バイト(＝１６ビット)に設定することも可能である。
【０１７９】
例えば、光ディスク記録再生用半導体集積回路ＬＳＩとホストコンピュータ２の間のホストインターフェースは、Ｓｅｒｉａｌ−ＡＴＡＰＩインターフェース回路１９にのみ限定されるものではない。すなわち、ホストインターフェースとしては、Ｓｅｒｉａｌ−ＡＴＡＰＩインターフェース以外にも、ＩＤＥ(Integrated Drive Electronics)やＳＣＳＩ(Small Computer System Interface)等を利用することも可能である。また光ディスク記録再生装置１に使用される半導体メモリ２２には、ＳＤＲＡＭよりも更に高速のＤＤＲ(Double Data Rate)の同期型ダイナミックランダムアクセスメモリを使用することが可能である。
【０１８０】
また本発明は、光ディスク記録再生装置のみに限定されるものではなく、無線によるデジタル放送や無線によるインターネットを使用してデジタル動画像コンテンツやデジタル音声コンテンツ等を再生したり記録する際の誤り訂正等にも適用することが可能である。
【符号の説明】
【０１８１】
ＬＳＩ…光ディスク記録再生用半導体集積回路
１…光ディスク記録再生装置
２…ホストコンピュータ
１１…光ディスク
１２…光ヘッドピックアップ
１３…変調回路
１４…復調回路
１５…インターリーブ回路
１６…デインターリーブ回路
１７…記録ＥＣＣ処理回路
１８…再生ＥＣＣ処理回路
１９…Ｓｅｒｉａｌ−ＡＴＡＰＩインターフェース回路
２０…メモリ制御回路
２１…中央処理ユニット(ＣＰＵ)
２２…半導体メモリ
２００…調停回路
２０１…リクェスト切り替え回路
２０２…スロット生成回路
２０３…調停回路
２０４…スロット選択回路
２０５…アドレス生成回路
２０６…メモリ入出力制御回路
２０７…ダミースロット生成回路
【技術分野】
【０００１】
本発明は、誤り訂正回路とメモリ制御回路とを具備する半導体集積回路およびその動作方法に関し、特に誤り検出・誤り訂正を実行するために高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスするのに有効な技術に関するものである。
【背景技術】
【０００２】
ＤＶＤ(Digital Versatile Disc)やＢＤ(Blu-Ray Disc)等の光ディスクの読み出し動作(再生動作)と書き込み動作(記録動作)を実行可能な光ディスク記録再生装置では、光ディスク等の記録媒体から読み出したデータをＳＤＲＡＭ(同期型ダイナミックランダムアクセスメモリ)等の大容量半導体メモリに一次記憶して誤り訂正等の処理を実行して、更に誤り訂正の後のデータはＳＤＲＡＭ等のメモリに書き戻される。
【０００３】
下記特許文献１には、データを復調する復調部と、誤り訂正と誤り検出とデスクランブルするデータを記憶する誤り訂正ワークメモリと、誤り訂正制御部と、誤り検出制御部と、デスクランブル制御部と、復調されたデータを記憶する外部バッファメモリとのデータ転送のための入出力部と、復調部と誤り訂正制御部と誤り検出制御部とデスクランブル制御部と入出力部とを制御する光ディスク制御マイコンとを有する光ディスクコントローラが記載されている。
【０００４】
下記特許文献２には、ＣＤ−ＲＯＭ、音楽ＣＤ、ＤＶＤ−ＲＯＭ等からの読み出しと解読を制御するデータ処理装置のエラー訂正において、エラー訂正回路でエラー検出を行い、エラーが検出されればその位置を見出してエラーの訂正を行い、バス制御回路はＤＲＡＭで構成されたバッファメモリの元のアドレスに訂正データを上書きして、エラーが検出されなければ上書きしないことが記載されている。
【０００５】
下記特許文献３には、波長４０５ｎｍのレーザ(いわゆる、青色レーザ)を使用して情報記録と情報再生とが可能な高密度ディスクとしてのＢＤ(Blu-Ray Disc)のユーザデータと管理データについてのＥＣＣフォーマットが記載され、ＥＣＣ(エラー訂正コード)としてはロングディスタンスコード(ＬＤＣ：Long Distance Code)とバーストインディケータサブコード(ＢＩＳ：Burst Indicator Subcode)との２つがあることも記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２０８７５１号 公報
【特許文献２】特開２００１−３５７６０７号 公報
【特許文献３】特開２００４−１４０８８号 公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者等は本発明に先立って、ＤＶＤやＢＤ等の光ディスクの書き込み動作(記録動作)と読み出し動作(再生動作)とを実行可能な光ディスク記録再生用半導体集積回路の開発に従事した。
【０００８】
この光ディスク記録再生用半導体集積回路には、高倍速の倍速再生動作において誤り訂正処理することが要求された。この高倍速の倍速再生動作における誤り訂正処理方式を検討するために、本発明に先立って本発明者等は上記特許文献１に記載された方式を検討した。
【０００９】
しかし、上記特許文献１に記載の方式は、復調部と誤り訂正制御部と誤り検出制御部とデスクランブル制御部と入出力部とを制御する光ディスク制御マイコンの負担が高倍速の倍速再生動作で増大して、消費電力も増大すると言う欠点が本発明に先立った本発明者による検討により明らかとされた。
【００１０】
一方、上記特許文献２に記載の方式は、エラーが検出されなければバッファメモリの元のアドレスへの訂正データの上書きが省略されるので、データ処理装置とバッファメモリの両者の消費電力を低減することが可能となる。特に、高倍速の倍速再生動作では、再生動作の再生クロックの周波数が増加して光ディスク記録再生用半導体集積回路の全体の消費電力が増大するので、エラーが検出されない場合での訂正データの上書きの省略による消費電力低減は重要である。
【００１１】
しかし、誤りが検出されて半導体メモリに訂正データの上書きを行った場合と誤りが検出されずに半導体メモリの訂正データの上書きを省略した場合のいずれにおいても、再生誤り訂正処理回路によって次の誤り訂正処理される再生データを半導体メモリから再生誤り訂正処理回路に転送することが必要となる。また、このデータ転送動作のためには、半導体メモリとのデータ転送を実行するメモリ制御回路のアドレス生成が必要となる。
【００１２】
一方、良く知られているように、ＥＣＣ(エラー訂正コード)を使用する誤り訂正処理は、１個のＥＣＣブロックのユーザデータを最小単位とするものである。従って、１個のＥＣＣブロックのユーザデータが半導体メモリから読み出されて再生誤り訂正処理回路に転送され、再生誤り訂正処理回路が誤り検出・誤り訂正を実行する。誤りが検出された場合には、再生誤り訂正処理回路により生成された訂正データが半導体メモリに転送され、半導体メモリでの訂正データの上書きが実行される。半導体メモリでの訂正データの上書きの実行の後に、次の１個のＥＣＣブロックのユーザデータを半導体メモリから読み出して再生誤り訂正処理回路に転送するためにアドレスを生成することが必要となる。
【００１３】
半導体メモリにはＳＤＲＡＭ(同期型ダイナミックランダムアクセスメモリ)が使用されて、１個のＥＣＣブロックのユーザデータのＳＤＲＡＭから再生誤り訂正処理回路へのデータ転送と、再生誤り訂正処理回路により生成された訂正データのＳＤＲＡＭへのデータ転送に、ＳＤＲＡＭのバースト転送機能が使用される。バースト転送では、一度ロウアドレスを指定してから複数のカラムアドレスを連続して指定することで複数のカラムアドレスのメモリセルを連続して高速にアクセスすることが可能となる。
【００１４】
１回のバースト転送によって転送されるデータ量は、例えば、１６ワード(＝６４バイト)と一定のデータサイズとされるので、１個のＥＣＣブロックのデータ転送は複数回のバースト転送によって実行される。
【００１５】
従って、誤りが検出された場合に、１個のＥＣＣブロックの訂正データを再生誤り訂正処理回路からＳＤＲＡＭへ転送するために、１回目のバースト転送の完了の後に、２回目のバースト転送のためのアドレスを生成する必要がある。１回目のバースト転送のための最初のカラムアドレスと比較して、２回目のバースト転送のための最初のカラムアドレスは、１６ワード(＝６４バイト)の一定のデータサイズ分インクリメントされる必要がある。従って、この２回目のバースト転送のためのアドレス計算の開始は、１回目のバースト転送の完了をトリガとすることが可能である。このようにして１個目のＥＣＣブロックの訂正データの再生誤り訂正処理回路からＳＤＲＡＭへの転送が完了した後、２個目のＥＣＣブロックのユーザデータをＳＤＲＡＭから読み出して再生誤り訂正処理回路に転送するための１回目のバースト転送のためのアドレス計算の開始は、１個目のＥＣＣブロックの最終回目のバースト転送の完了をトリガとすることが可能である。
【００１６】
しかし、１個目のＥＣＣブロックのユーザデータに関して誤りが検出されなかった場合には訂正データが再生誤り訂正処理回路からＳＤＲＡＭへ転送されないので、２個目のＥＣＣブロックのユーザデータをＳＤＲＡＭから読み出して再生誤り訂正処理回路に転送するための１回目のバースト転送のためのアドレス計算の開始のトリガに１個目のＥＣＣブロックの最終回目のバースト転送の完了を使用することが不可能となる。
【００１７】
このように、１個のＥＣＣブロックのユーザデータに関して再生誤り訂正処理回路による誤り検出で誤りが検出されない場合には、２個目のＥＣＣブロックのユーザデータをＳＤＲＡＭから読み出し再生誤り訂正処理回路に転送するためのバースト転送のためのアドレス計算を開始することができないと言う問題が、本発明に先立った本発明者等による検討によって明らかとされた。
【００１８】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１９】
従って、本発明の目的とするところは、誤り検出・誤り訂正を実行するために半導体メモリに高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすることにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２２】
すなわち、本発明の代表的な実施の形態は、誤り訂正回路(１８)とメモリ制御回路(２０)とを具備する半導体集積回路(ＬＳＩ)である。
【００２３】
前記メモリ制御回路は、半導体メモリ(２２)と接続される。
【００２４】
前記メモリ制御回路は前記半導体メモリに格納されたデータを読み出し可能とされ、前記メモリ制御回路は前記データを前記誤り訂正回路に転送する。
【００２５】
前記誤り訂正回路は、前記メモリ制御回路から転送される前記データに関して誤り検出と誤り訂正を実行する。
【００２６】
前記メモリ制御回路は、スロット生成部(２０２、２０７)とアドレス生成回路(２０５)とを含む。
【００２７】
前記誤り訂正回路によって前記データに関して誤りが検出された場合には、誤り検出に応答して前記スロット生成部はバースト転送の実行のためのアクセススロットを形成する。
【００２８】
前記アクセススロットの形成に応答して、前記メモリ制御回路は前記バースト転送を実行することで前記誤り訂正回路によって形成される誤り訂正データを前記半導体メモリに転送する。
【００２９】
前記アクセススロットを使用した前記バースト転送の完了に応答して、前記アドレス生成回路は次のバースト転送のためのアドレス計算を実行する。
【００３０】
１個分のＥＣＣブロックに関する誤り訂正データを前記半導体メモリに転送するのに必要な最終回のアクセススロットを使用したバースト転送の完了に応答して、前記アドレス生成回路は２個目のＥＣＣブロックの１回目のアクセススロットを使用するバースト転送のためのアドレス計算を実行する。
【００３１】
前記１個分のＥＣＣブロックに関して前記誤り訂正回路によって前誤りが検出されない場合には、誤りの非検出に応答して前記スロット生成部は前記アクセススロットよりも期間の短い他のスロットを形成する。
【００３２】
前記他のスロットの完了に応答して、前記アクセススロットを使用した前記バースト転送の前記完了よりも早期に、前記アドレス生成回路は、前記２個目のＥＣＣブロックの前記１回目のアクセススロットを使用する前記バースト転送のためのアドレス計算を実行することを特徴とする(図２、図３参照)。
【発明の効果】
【００３３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３４】
すなわち、本発明によれば、誤り検出・誤り訂正を実行するために半導体メモリに高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすることができる。
【図面の簡単な説明】
【００３５】
【図１】図１は、本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩを内蔵した光ディスク記録再生装置１の構成を示す図である。
【図２】図２は、図１に示した本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０の内部構成を詳細に示す図である。
【図３】図３は、図２に示した本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０の動作を示す図である。
【図４】図４は、図１に示した本発明の実施の形態１の光ディスク記録再生用半導体集積回路ＬＳＩに内蔵された再生ＥＣＣ処理回路１８と記録ＥＣＣ処理回路１７とのＥＣＣ処理に関係したＢＤ(Blu-Ray Disc)である光ディスク１１の１個のＥＣＣブロックの構成を示す図である。
【図５】図５は、図１に示す本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩを内蔵した光ディスク記録再生装置１のＳＤＲＡＭのメモリ２２に、複数のＥＣＣブロックが格納される様子を示す図である。複数のＥＣＣブロックの各ＥＣＣブロックは、ＬＤＣ領域と、ＢＩＳ領域と、ダミー領域(ｄｕｍｍｙ)とを含んでいる。
【図６】図６は、図１に示す本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩによって実行される種々のデータ転送動作を示している。
【図７】図７は、図１に示す光ディスク記録再生用半導体集積回路ＬＳＩに含まれる本発明の実施の形態２による他のメモリ制御回路２０の内部構成を詳細に示す図である。
【図８】図８は、図７に示す本発明の実施の形態２によるメモリ入出力制御回路２０６によりＳＤＲＡＭのメモリ２２への訂正データの上書きのために１ワード(＝４バイト＝３２ビット)分の誤り訂正データだけがＳＤＲＡＭのメモリ２２にデータ転送される様子を示す図である。
【図９】図９は、図７に示した本発明の実施の形態２によるメモリ入出力制御回路２０６を含んだ光ディスク記録再生用半導体集積回路ＬＳＩによるＢＤ(Blu-Ray Disc)の再生時の１クラスタ当たりのエラーバイト数とバーストアクセス回数とを示す図である。
【図１０】図１０は、図９から計算された図７に示した本発明の実施の形態２によるメモリ入出力制御回路２０６を含んだ光ディスク記録再生用半導体集積回路ＬＳＩによるＢＤ(Blu-Ray Disc)の再生時の１クラスタ当たりのエラーバイト数とバースト転送クロックＣＬＫの個数を示す図である。
【図１１】図１１は、エラー発生が少ない場合での図７に示して本発明の実施の形態２による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０６の動作を示す図である。
【発明を実施するための形態】
【００３６】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３７】
〔１〕本発明の代表的な実施の形態は、誤り訂正回路(１８)とメモリ制御回路(２０)とを具備する半導体集積回路(ＬＳＩ)である。
【００３８】
前記メモリ制御回路は、半導体メモリ(２２)と接続可能とされる。
【００３９】
前記メモリ制御回路は前記半導体メモリに格納されたデータを読み出し可能とされ、前記メモリ制御回路は前記データを前記誤り訂正回路に転送可能とされる。
【００４０】
前記誤り訂正回路は、前記メモリ制御回路から転送される前記データに関して誤り検出と誤り訂正を実行可能とされる。
【００４１】
前記メモリ制御回路は、スロット生成部(２０２、２０７)とアドレス生成回路(２０５)とを含む。
【００４２】
前記誤り訂正回路によって前記データに関して誤りが検出された場合には、誤り検出に応答して前記スロット生成部はバースト転送の実行のためのアクセススロットを形成可能とされる。
【００４３】
前記アクセススロットの形成に応答して、前記メモリ制御回路は前記バースト転送を実行することで前記誤り訂正回路によって形成される誤り訂正データを前記半導体メモリに転送可能とされる。
【００４４】
前記アクセススロットを使用した前記バースト転送の完了に応答して、前記アドレス生成回路は次のバースト転送のためのアドレス計算を実行可能とされる。
【００４５】
１個分のＥＣＣブロックに関する誤り訂正データを前記半導体メモリに転送するのに必要な最終回のアクセススロットを使用したバースト転送の完了に応答して、前記アドレス生成回路は２個目のＥＣＣブロックの１回目のアクセススロットを使用するバースト転送のためのアドレス計算を実行可能とされる。
【００４６】
前記１個分のＥＣＣブロックに関して前記誤り訂正回路によって前誤りが検出されない場合には、誤りの非検出に応答して前記スロット生成部は前記アクセススロットよりも期間の短い他のスロットを形成可能とされる。
【００４７】
前記他のスロットの完了に応答して、前記アクセススロットを使用した前記バースト転送の前記完了よりも早期に、前記アドレス生成回路は、前記２個目のＥＣＣブロックの前記１回目のアクセススロットを使用する前記バースト転送のためのアドレス計算を実行可能とされたことを特徴とするものである(図２、図３参照)。
【００４８】
前記実施の形態によれば、誤り検出・誤り訂正を実行するために半導体メモリに高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすることができる。
【００４９】
好適な実施の形態では、前記他のスロットの期間において、前記メモリ制御回路によるバースト転送が省略可能とされることを特徴とするものである。
【００５０】
他の好適な実施の形態では、前記アクセススロットを使用した前記バースト転送によって、前記誤り訂正データは前記半導体メモリに上書き可能とされる。
【００５１】
前記他のスロットの期間において、誤り訂正データの前記半導体メモリへの上書きが省略可能とされることを特徴とするものである(図１、図２参照)。
【００５２】
更に他の好適な実施の形態による半導体集積回路は、中央処理ユニット(２１)と、ホスト機器(２)と接続可能なホストインターフェース回路(１９)とを更に具備する(図１参照)。
【００５３】
前記メモリ制御回路(２０)は、調停回路(２０３)を更に含む。
【００５４】
前記調停回路は、前記誤り訂正回路が前記半導体メモリをアクセスするＥＣＣアクセス要求と、前記中央処理ユニットが前記半導体メモリをアクセスするＣＰＵアクセス要求と、前記ホストインターフェース回路が前記半導体メモリをアクセスするホストアクセス要求を調停可能とされたことを特徴とするものである(図１、図２参照)。
【００５５】
より好適な実施の形態では、前記スロット生成部により形成される前記アクセススロットは、前記調停回路を介して前記アドレス生成回路に供給可能とされる。
【００５６】
前記スロット生成部により形成される前記他のスロットは、前記調停回路を介することなく前記アドレス生成回路に供給可能とされることを特徴とするものである(図２参照)。
【００５７】
他のより好適な実施の形態では、前記アクセススロットを使用した前記バースト転送の前記完了と前記他のスロットの前記完了とは、ローレベルとハイレベルとの一方から他方への同一方向のレベル変化によって前記スロット生成部から前記アドレス生成回路に伝達可能とされたことを特徴とするものである(図３参照)。
【００５８】
更に他のより好適な実施の形態では、前記メモリ制御回路は、光ディスク(１１)から読み出された再生データを前記データとして前記半導体メモリに格納可能とされる。
【００５９】
前記メモリ制御回路は、前記半導体メモリから前記再生データを読み出して前記誤り訂正回路に転送可能とされる。
【００６０】
前記誤り訂正回路は、前記メモリ制御回路から転送される前記再生データの前記誤り検出と前記誤り訂正を実行可能とされたことを特徴とするものである(図１、図２参照)。
【００６１】
別のより好適な実施の形態では、前記スロット生成部は、エラーカウント回路(２０２１)を有する。
【００６２】
前記エラーカウント回路は、前記誤り訂正回路から生成されるステータス信号が供給されることで誤りの度数を測定可能とされる。
【００６３】
前記エラーカウント回路により測定された前記誤りの度数が所定の値よりも大きな場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記アクセススロットを使用した前記バースト転送を実行することによって前記誤り訂正データが前記半導体メモリに上書き可能とされる。
【００６４】
前記エラーカウント回路によって測定された前記誤りの度数が前記所定の値よりも小さい場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記ステータス信号により上書きの指示されたデータを前記半導体メモリに上書き可能とされ、前記ステータス信号により上書きの省略が指示されたデータの前記半導体メモリに上書きが省略可能とされたことを特徴とするものである(図７、図８参照)。
【００６５】
具体的な実施の形態では、前記半導体メモリ(２２)は、ダイナミックランダムアクセスメモリであることを特徴とするものである(図１参照)。
【００６６】
最も具体的な実施の形態では、前記半導体集積回路(ＬＳＩ)の半導体チップと、前記半導体メモリとしての前記ダイナミックランダムアクセスメモリの半導体チップとは、単一の封止パッケージに内蔵されたことを特徴とするものである(図１参照)。
【００６７】
〔２〕本発明の別の観点の代表的な実施の形態は、誤り訂正回路(１８)とメモリ制御回路(２０)とを具備する半導体集積回路(ＬＳＩ)の動作方法である。
【００６８】
前記メモリ制御回路は、半導体メモリ(２２)と接続可能とされる。
【００６９】
前記メモリ制御回路は前記半導体メモリに格納されたデータを読み出し可能とされ、前記メモリ制御回路は前記データを前記誤り訂正回路に転送可能とされる。
【００７０】
前記誤り訂正回路は、前記メモリ制御回路から転送される前記データに関して誤り検出と誤り訂正を実行可能とされる。
【００７１】
前記メモリ制御回路は、スロット生成部(２０２、２０７)とアドレス生成回路(２０５)とを含む。
【００７２】
前記誤り訂正回路によって前記データに関して誤りが検出された場合には、誤り検出に応答して前記スロット生成部はバースト転送の実行のためのアクセススロットを形成可能とされる。
【００７３】
前記アクセススロットの形成に応答して、前記メモリ制御回路は前記バースト転送を実行することで前記誤り訂正回路によって形成される誤り訂正データを前記半導体メモリに転送可能とされる。
【００７４】
前記アクセススロットを使用した前記バースト転送の完了に応答して、前記アドレス生成回路は次のバースト転送のためのアドレス計算を実行可能とされる。
【００７５】
１個分のＥＣＣブロックに関する誤り訂正データを前記半導体メモリに転送するのに必要な最終回のアクセススロットを使用したバースト転送の完了に応答して、前記アドレス生成回路は２個目のＥＣＣブロックの１回目のアクセススロットを使用するバースト転送のためのアドレス計算を実行可能とされる。
【００７６】
前記１個分のＥＣＣブロックに関して前記誤り訂正回路によって前誤りが検出されない場合には、誤りの非検出に応答して前記スロット生成部は前記アクセススロットよりも期間の短い他のスロットを形成可能とされる。
【００７７】
前記他のスロットの完了に応答して、前記アクセススロットを使用した前記バースト転送の前記完了よりも早期に、前記アドレス生成回路は、前記２個目のＥＣＣブロックの前記１回目のアクセススロットを使用する前記バースト転送のためのアドレス計算を実行可能とされたことを特徴とするものである(図２、図３参照)。
【００７８】
前記実施の形態によれば、誤り検出・誤り訂正を実行するために半導体メモリに高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすることができる。
【００７９】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００８０】
［実施の形態１］
《光ディスク記録再生装置の構成》
図１は、本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩを内蔵した光ディスク記録再生装置１の構成を示す図である。
【００８１】
図１に示すように光ディスク記録再生装置１は、本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩと光ヘッドピックアップ１２と変調回路１３と復調回路１４とＳＤＲＡＭの半導体メモリ２２によって構成される。光ディスク記録再生装置１は、着脱可能なＤＶＤやＢＤ等の光ディスク１１から読み出しデータを読み出しホストコンピュータ２に供給することによって再生動作を実行する一方、ホストコンピュータ２からの書き込みデータを着脱可能な光ディスク１１に書き込むことによって記録動作を実行するものである。
【００８２】
光ディスク記録再生用半導体集積回路ＬＳＩは、インターリーブ回路１５とデインターリーブ回路１６と記録ＥＣＣ処理回路１７と再生ＥＣＣ処理回路１８とＳｅｒｉａｌ−ＡＴＡＰＩインターフェース回路１９とメモリ制御回路２０と中央処理ユニット(ＣＰＵ)２１によって構成されている。尚、光ディスク記録再生用半導体集積回路ＬＳＩには、図示しないクロック発生器から生成されるマスタクロックが供給される。尚、ＡＴＡＰＩは、Advanced Technology Attachment Packet Interfaceの略である。特に、光ディスク記録再生用半導体集積回路ＬＳＩとＳＤＲＡＭの半導体メモリ２２とは、ＳＩＰ(System in Package)またはＭＣＰ(Multi Chip Module)と呼ばれる混成半導体集積回路の形態に形成されることが可能である。すなわち、ＳＤＲＡＭの半導体メモリ２２の半導体チップは、光ディスク記録再生用半導体集積回路ＬＳＩの半導体チップを内蔵する樹脂封止パッケージの内部に内蔵されることが可能である。
【００８３】
着脱可能な光ディスク１１は、スピンドルモータ(図示せず)に保持され回転する。光ヘッドピックアップ１２は、情報の記録および再生を行うレーザ光を発光する半導体レーザと、半導体レーザからのレーザ光を光ディスク１１の面上に光スポットとして形成する光学レンズと、光ディスク１０からの反射光を使用して情報の再生および自動焦点およびトラック追跡等の光点制御を実行するための光検出器とによって構成され、光ディスク１１に情報の書き込み動作(記録動作)を実行する一方、光ディスク１１から情報の読み出し動作(再生動作)を実行する。光ディスク記録再生装置１はホストコンピュータ２と接続されることによって、ホストコンピュータ２００から供給される命令や情報データが中央処理ユニット(ＣＰＵ)２１に供給されて、中央処理ユニット(ＣＰＵ)２１が情報の記録動作、情報の再生動作およびピックアップ１２のシーク動作を制御する。
【００８４】
《再生動作》
再生動作は、ホストコンピュータ２００から中央処理ユニット(ＣＰＵ)２１に再生開始指示を行うことによって実行される。光ヘッドピックアップ１２からの再生信号は、光ディスク１１のデータを抽出する復調回路１４と、図示しないデスクランブル回路と、デインターリーブ回路１６と、再生ＥＣＣ処理回路１８とを介して再生される。光ディスク１１から再生された大量のデータは、メモリ制御回路２０によって一時的にＳＤＲＡＭのメモリ２２に格納される。
【００８５】
復調回路１４の復調出力信号がデインターリーブ回路１６によってデインターリーブされて、図示しないデスクランブル回路によってデスクランブルされることで生成されるチャネル再生データは、ＳＤＲＡＭのメモリ２２にメモリ制御回路２０を介して格納される。一方、ＳＤＲＡＭのメモリ２２からメモリ制御回路２０を介して読み出される再生データは再生ＥＣＣ処理回路１８で誤り訂正処理されて、誤り訂正処理後の再生データは再度メモリ制御回路２０を介してＳＤＲＡＭのメモリ２２に格納される。ＳＤＲＡＭのメモリ２２に格納された再生データは、Ｓｅｒｉａｌ−ＡＴＡＰＩインターフェース回路１９を介して、ホストコンピュータ２００に出力される。尚、この再生動作の間には、光ヘッドピックアップ１２の半導体レーザは、比較的低出力のレーザ光を発光する。
【００８６】
《記録動作》
記録動作は、ホストコンピュータ２００から中央処理ユニット(ＣＰＵ)２１に記録開始指示を行うことによって実行される。Ｓｅｒｉａｌ−ＡＴＡＰＩインターフェイス回路１９を介して供給されるホストコンピュータ２００からの記録データは、記録ＥＣＣ処理回路１７と、図示しないスクランブル回路と、インターリーブ回路１５と、変調回路１３によってＮＲＺＩ記録データに変換される。尚、ＮＲＺＩは、非ゼロ復帰反転(Non Return to Zero Inversion)すなわち負論理のＮＲＺを意味している。大量の記録データは、メモリ制御回路２０によって、一時的にＳＤＲＡＭのメモリ２２に格納される。その際に、インターリーブ回路１５によってインターリーブされるチャネル記録データのベースである記録データが、メモリ制御回路２０を介してＳＤＲＡＭのメモリ２２に格納される。一方、メモリ制御回路２０を介してＳＤＲＡＭのメモリ２２から読み出される記録データは記録ＥＣＣ処理回路１７で記録ＥＣＣ処理され、記録ＥＣＣ処理後の記録データは再度メモリ制御回路２０を介してＳＤＲＡＭのメモリ２２に格納される。このようにして生成されたＮＲＺＩ記録データに応答して光ヘッドピックアップ１２が書き込みレーザ光を光ディスク１１に照射することによって、記録動作が実行される。
【００８７】
《メモリ制御回路》
メモリ制御回路２０は、ＳＤＲＡＭのメモリ２２へのアクセスを要求する複数のバスマスタとしての変調回路１３と復調回路１４と記録ＥＣＣ処理回路１７と再生ＥＣＣ処理回路１８とＳｅｒｉａｌ−ＡＴＡＰＩインターフェース回路１９と中央処理ユニット(ＣＰＵ)２１からの複数のアクセスを調停する調停回路(アービタ)としても機能する。メモリ制御回路２０の調停機能によるアクセス調停では、通常は事前に設定された優先順位によって決定される。
【００８８】
まずメモリ制御回路２０には、変調回路１３とインターリーブ回路１５に供給されるチャネル記録データおよび復調回路１４とデインターリーブ回路１６から供給されるチャネル再生データに関するＳＤＲＡＭのメモリ２２のチャネルアクセスリクエストが供給される。またメモリ制御回路２０には、中央処理ユニット(ＣＰＵ)２１によるＳＤＲＡＭのメモリ２２のＣＰＵアクセスリクエストが供給される。更に、メモリ制御回路２０には、記録ＥＣＣ処理回路１７と再生ＥＣＣ処理回路１８によるＳＤＲＡＭのメモリ２２のＥＣＣアクセスリクエストが供給される。またメモリ制御回路２０には、ＡＴＡＰＩはＳｅｒｉａｌ−ＡＴＡＰＩインターフェース回路１９によるＳＤＲＡＭのメモリ２２のＡＴＡＰＩアクセスリクエストが供給される。
【００８９】
事前に設定された優先順位では、光ディスク１１の読み出し動作と書き込み動作とを最優先とするために、チャネルアクセスリクエストは、優先順位の最上位の１番目に設定される。その次に中央処理ユニット２１はホストコンピュータ２からの割り込み要求に高速応答する必要性があるので、ＣＰＵアクセスリクエストは、優先順位の２番目に設定される。更にその次に、記録ＥＣＣ処理回路１７と再生ＥＣＣ処理回路１８によるＥＣＣ処理に関するＥＣＣアクセスリクエストは、優先順位の３番目に設定される。最後にＳｅｒｉａｌ−ＡＴＡＰＩインターフェース回路１９によるホストデータ転送に関するＡＴＡＰＩアクセスリクエストは、優先順位の最下位の４番目に設定される。
【００９０】
《メモリ制御回路の内部構成》
図２は、図１に示した本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０の内部構成を詳細に示す図である。
【００９１】
更に図２には、図１に示した本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩに含まれる再生ＥＣＣ処理回路１８とＳｅｒｉａｌ−ＡＴＡＰＩインターフェース回路１９とが示される一方、ＳＤＲＡＭのメモリ２２が示されている。
【００９２】
図２に示すように、メモリ制御回路２０は、リクェスト切り替え回路２０１と、スロット生成回路２０２と、調停回路２０３と、スロット選択回路２０４と、アドレス生成回路２０５と、メモリ入出力制御回路２０６と、ダミースロット生成回路２０７とを含んでいる。
【００９３】
《メモリ制御回路のメモリ入出力制御回路》
メモリ制御回路２０のメモリ入出力制御回路２０６はアドレス信号Ａｄｄｒｅｓｓとロウアドレスストローブ信号ＲＡＳとカラムアドレスストローブ信号ＣＡＳとライトイネーブル信号ＷＥをＳＤＲＡＭのメモリ２２に供給することによって、ＳＤＲＡＭのメモリ２２はメモリ入出力制御回路２０６からアクセスされる。
【００９４】
ローレベルのライトイネーブル信号ＷＥによってＳＤＲＡＭのメモリ２２へのアクセスは書き込み動作となる一方、ハイレベルのライトイネーブル信号ＷＥによってＳＤＲＡＭのメモリ２２へのアクセスは読み出し動作となる。
【００９５】
ローレベルのロウアドレスストローブ信号ＲＡＳが供給される期間にＳＤＲＡＭのメモリ２２のアドレス入力端子に供給されるアドレス信号Ａｄｄｒｅｓｓは、ＳＤＲＡＭのメモリ２２のワード線を選択するロウアドレス信号となる。一方、ローレベルのカラムアドレスストローブ信号ＣＡＳが供給される期間にＳＤＲＡＭのメモリ２２のアドレス入力端子に供給されるアドレス信号Ａｄｄｒｅｓｓは、ＳＤＲＡＭのメモリ２２のカラム線を選択するカラムアドレス信号となる。ロウアドレス信号とカラムアドレス信号によって選択されるＳＤＲＡＭのメモリ２２のメモリセルが、アクセスされる。
【００９６】
ＳＤＲＡＭのメモリ２２のアドレス入力端子には書き込み動作や読み出し動作のアクセスに先行する初期化シーケンスの間に動作コマンドが供給されて、この動作コマンドによって書き込み動作や読み出し動作のアクセス動作が指定されることが可能となる。従って、一度ロウアドレスを指定して複数のカラムアドレスを連続して指定することで複数のカラムアドレスのメモリセルの高速連続アクセスが可能なバースト転送のアクセス動作も、初期化シーケンスの間にアドレス入力端子に供給される動作コマンドによって指定されることが可能となる。
【００９７】
その結果、図１に示した本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩによる再生動作の間には、光ディスク１１から再生された大量のデータはメモリ制御回路２０のメモリ入出力制御回路２０６による高速バースト転送の書き込みアクセス動作よって一時的にＳＤＲＡＭのメモリ２２に格納されることが可能となる。更に再生動作の間に、ＳＤＲＡＭのメモリ２２に一時的に格納された再生データは高速バースト転送の読み出しアクセス動作よって誤り検出・誤り訂正のために再生ＥＣＣ処理回路１８に高速転送されることが可能となる。
【００９８】
再生ＥＣＣ処理回路１８内部の誤り検出・誤り訂正回路１８１は、ＳＤＲＡＭのメモリ２２から高速バースト転送によって高速転送された再生データに関して誤り検出・誤り訂正処理を実行する。再生データに関して誤りが検出された場合には、再生ＥＣＣ処理回路１８内部の誤り検出・誤り訂正回路１８１は誤り訂正データを生成する。この誤り訂正データは高速バースト転送の書き込みアクセス動作よって再生ＥＣＣ処理回路１８からＳＤＲＡＭのメモリ２２に高速転送されるので、ＳＤＲＡＭのメモリ２２では訂正データの上書きが実行される。
【００９９】
《リクェスト切り替え回路とスロット生成回路》
メモリ制御回路２０のリクェスト切り替え回路２０１とスロット生成回路２０２は、再生ＥＣＣ処理回路１８によって再生データに関して誤りが検出された場合においてＳＤＲＡＭのメモリ２２での訂正データの上書きのための訂正データの高速バースト転送を実行する。
【０１００】
図２に示すように、リクェスト切り替え回路２０１は端子１と端子２と端子３と切り替え制御端子４を有するスイッチＳＷを含んでいる。スイッチＳＷの端子１には再生ＥＣＣ処理回路１８内部の誤り検出・誤り訂正回路１８１から生成される訂正データ上書きリクェスト信号が供給され、スイッチＳＷの切り替え制御端子４には再生ＥＣＣ処理回路１８内部の誤り検出・誤り訂正回路１８１から生成される誤り訂正の有無を示すステータス信号が供給される。
【０１０１】
再生ＥＣＣ処理回路１８内部の誤り検出・誤り訂正回路１８１が１個のＥＣＣブロック分の再生データの誤り検出・誤り訂正処理の実行を完了すると、ハイレベルの訂正データ上書きリクェスト信号が誤り検出・誤り訂正回路１８１からリクェスト切り替え回路２０１のスイッチＳＷの端子１に供給される。再生ＥＣＣ処理回路１８によって再生データに関して誤りが検出されたか否かとは無関係に１個のＥＣＣブロック分の再生データの誤り検出・誤り訂正処理の実行を完了すると、誤り検出・誤り訂正回路１８１からハイレベルの訂正データ上書きリクェスト信号が生成される。
【０１０２】
１個のＥＣＣブロック分の再生データに関する再生ＥＣＣ処理回路１８内部の誤り検出・誤り訂正回路１８１の誤り検出・誤り訂正処理の実行によって再生データ誤りが検出された場合には、再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１から誤り訂正の有りを示すハイレベルのステータス信号が生成されてリクェスト切り替え回路２０１のスイッチＳＷの切り替え制御端子４に供給される。
【０１０３】
従って、スイッチＳＷでは、端子１と端子２との間が電気的に接続された状態となり、端子１と端子３との間が電気的に開放された状態となる。スイッチＳＷの端子２はスロット生成回路２０２の入力端子に接続されているので、誤り訂正の有りを示すハイレベルのステータス信号がスロット生成回路２０２の入力端子に供給される。
【０１０４】
その結果、スロット生成回路２０２は誤り訂正の有りを示すハイレベルのステータス信号に応答して１回目のバースト転送の実行のための１個目のアクセススロットを生成して、１個目のアクセススロットが上述したＥＣＣアクセスリクエストとしてリクェストは調停回路２０３に供給される。図２では図示されていないが、調停回路２０３には上述したチャネルアクセスリクエストとＣＰＵアクセスリクエストとＡＴＡＰＩアクセスリクエストとが供給される。
【０１０５】
調停回路２０３によるアクセス調停によって、ＥＣＣアクセスリクエストとしての１個目のアクセススロットに関してメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２をアクセスするバス使用権が再生ＥＣＣ処理回路１８に付与される。すなわち、このバス使用権の付与の情報が、調停回路２０３からスロット選択回路２０４を介してアドレス生成回路２０５に供給される。従って、アドレス生成回路２０５はバス使用権の付与の情報に応答して、１回目のバースト転送の実行のためのロウアドレスと複数のカラムアドレスとを順次に生成する。一方、上述したバス使用権の付与の情報は調停回路２０３からメモリ入出力制御回路２０６にも供給されるので、メモリ入出力制御回路２０６は１個目のアクセススロットの期間中にロウアドレスストローブ信号ＲＡＳとカラムアドレスストローブ信号ＣＡＳとライトイネーブル信号ＷＥとを生成する。
【０１０６】
図３は、図２に示した本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０の動作を示す図である。
【０１０７】
図３には、再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１によって再生データに関して誤りが検出された場合にＳＤＲＡＭのメモリ２２での訂正データの上書きの実行ために再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１によって生成された誤り訂正データが高速バースト転送の書き込みアクセス動作よって再生ＥＣＣ処理回路１８からＳＤＲＡＭのメモリ２２に高速転送される様子が示されている。
【０１０８】
図３に示すように、０番目から２３番目の２４個のクロックＣＬＫの期間に、１個のアクセススロットAccess SLOTによる１回分のバースト転送が実行される。
【０１０９】
まず０番目のクロックＣＬＫの立下りから１番目のクロックＣＬＫの立下りの間にローレベルのロウアドレスストローブ信号ＲＡＳが供給されて、その間にＳＤＲＡＭのメモリ２２のワード線を選択するロウアドレス信号Ｒとしてのアドレス信号Ａｄｄｒｅｓｓが供給される。
【０１１０】
次に、４番目のクロックＣＬＫの立下りから５番目のクロックＣＬＫの立下りの間にローレベルのカラムアドレスストローブ信号ＣＡＳとローレベルのライトイネーブル信号ＷＥが供給され、その間にＳＤＲＡＭのメモリ２２のカラム線を選択するカラムアドレス信号Ｃ０としてのアドレス信号Ａｄｄｒｅｓｓとが供給される。この期間に、最初の１ワード(３２ビット)の誤り訂正データＤ０が、再生ＥＣＣ処理回路１８からメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２のバンク０に書き込まれる。また、５番目のクロックＣＬＫの立下りから６番目のクロックＣＬＫの立下りの間に、同一のカラムアドレス信号Ｃ０を使用して、２個目の１ワード(３２ビット)の誤り訂正データＤ１が、再生ＥＣＣ処理回路１８からメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２のバンク１に書き込まれる。
【０１１１】
更に、６番目のクロックＣＬＫの立下りから７番目のクロックＣＬＫの立下りの間にローレベルのカラムアドレスストローブ信号ＣＡＳとローレベルのライトイネーブル信号ＷＥが供給され、その間にＳＤＲＡＭのメモリ２２のカラム線を選択するカラムアドレス信号Ｃ１としてのアドレス信号Ａｄｄｒｅｓｓとが供給される。この期間に３個目の１ワード(３２ビット)の誤り訂正データＤ２が、再生ＥＣＣ処理回路１８からメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２のバンク０に書き込まれる。また、７番目のクロックＣＬＫの立下りから８番目のクロックＣＬＫの立下りの間に、同一のカラムアドレス信号Ｃ１を使用して、４個目の１ワード(３２ビット)の誤り訂正データＤ３が、再生ＥＣＣ処理回路１８からメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２のバンク１に書き込まれる。
【０１１２】
以下同様にして、１８番目のクロックＣＬＫの立下りから１９番目のクロックＣＬＫの立下りの間にローレベルのカラムアドレスストローブ信号ＣＡＳとローレベルのライトイネーブル信号ＷＥが供給され、その間にＳＤＲＡＭのメモリ２２のカラム線を選択するカラムアドレス信号Ｃ７としてのアドレス信号Ａｄｄｒｅｓｓとが供給される。この期間に１５個目の１ワード(３２ビット)の誤り訂正データＤ１４が、再生ＥＣＣ処理回路１８からメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２のバンク０に書き込まれる。また、１９番目のクロックＣＬＫの立下りから２０番目のクロックＣＬＫの立下りの間に、同一のカラムアドレス信号Ｃ７を使用して、最後の１６個目の１ワード(３２ビット)の誤り訂正データＤ１５が、再生ＥＣＣ処理回路１８からメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２のバンク１に書き込まれる。
【０１１３】
このようにして、０番目から２３番目の２４個のクロックＣＬＫの期間の１個分のアクセススロットAccess SLOTによって、合計１６ワード(６４バイト)分の誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５が高速バースト転送によって再生ＥＣＣ処理回路１８からメモリ制御回路２０を介してＳＤＲＡＭのメモリ２２に上書きされることが可能となる。このように０番目から２３番目の２４個のクロックＣＬＫの期間に、１個のアクセススロットAccess SLOTによる１回分のバースト転送が完了すると、２２番目のクロックＣＬＫの立下りと２３番目のクロックＣＬＫの立下りとの間にロウアドレスストローブ信号ＲＡＳとライトイネーブル信号ＷＥがローレベルとなり、２３番目のクロックＣＬＫの立下りに応答してロウアドレスストローブ信号ＲＡＳとライトイネーブル信号ＷＥがローレベルからハイレベルに変化する。従って、２２番目のクロックＣＬＫの立下りと２３番目のクロックＣＬＫの立下りの間でロウアドレスストローブ信号ＲＡＳとライトイネーブル信号ＷＥがローレベルとされることで、ＳＤＲＡＭのメモリ２２へのアクセス動作は終了状態(ＰＲＥ)とされる。一方、ＳＤＲＡＭのメモリ２２へのアクセス動作は、０番目のクロックＣＬＫの立下りと１番目のクロックＣＬＫの立下りの間に供給されるローレベルのロウアドレスストローブ信号ＲＡＳに応答してバースト転送処理の開始状態(ＡＣＴＶ)とされる。また、１個のアクセススロットAccess SLOTによる１回分のバースト転送の最終的な完了は、２３番目のクロックＣＬＫの立下りから若干遅延してスロット生成回路２０２から生成されるアクセススロットAccess SLOTのローレベルからハイレベルへの変化によって指定される。従って、この変化はスロット生成回路２０２から調停回路２０３とスロット選択回路２０４とを介してアドレス生成回路２０５に供給されるので、この変化に応答してアドレス生成回路２０５は２回目のバースト転送のためのアドレス計算を実行する。
【０１１４】
１回分のバースト転送の完了後の２回目のバースト転送のためのアドレス計算では、アドレス生成回路２０５は１回目のバースト転送のための最初のカラムアドレスと比較して２回目のバースト転送のための最初のカラムアドレスを１６ワード(＝６４バイト)の一定のデータサイズ分、インクリメントするものである。このように１回分のバースト転送の完了(アクセススロットAccess SLOTのローレベルからハイレベルへの変化)をトリガとして２回目のバースト転送のためのアドレス生成回路２０５でのアドレス計算が実行され終了されると、２回目のバースト転送が、２個目のアクセススロットAccess SLOTの期間に実行される。このようにして、１個目のＥＣＣブロックの訂正データを再生ＥＣＣ処理回路１８からＳＤＲＡＭのメモリ２２に転送するために必要な最終回目のバースト転送が完了すると、１個目のＥＣＣブロックの最終回目のバースト転送の完了をトリガして２個目のＥＣＣブロックの訂正データを再生ＥＣＣ処理回路１８からＳＤＲＡＭのメモリ２２に転送するために必要なアドレス生成回路２０５によるアドレス計算を開始することが可能となる。２個目のＥＣＣブロックの１回目のバースト転送のためのアドレス計算では、１個目のＥＣＣブロックの最終回目のバースト転送と比較してアドレス生成回路２０５はカラムアドレスを１６ワード(＝６４バイト)の一定のデータサイズ分インクリメントするものである。
【０１１５】
しかし、１個目のＥＣＣブロックのユーザデータに関して誤りが検出されなかった場合には訂正データが再生誤り訂正処理回路からＳＤＲＡＭへ転送されないので、２個目のＥＣＣブロックのユーザデータをＳＤＲＡＭから読み出して再生誤り訂正処理回路に転送するための１回目のバースト転送のためのアドレス計算の開始のトリガに１個目のＥＣＣブロックの最終回目のバースト転送の完了を使用することが不可能となる。
【０１１６】
従って、この問題を解消するために、１個目のＥＣＣブロックに関して誤りが検出されない場合にも、１個目のＥＣＣブロックの訂正データを再生ＥＣＣ処理回路１８からＳＤＲＡＭのメモリ２２に転送するために必要な回数分のバースト転送の分、複数回のアクセススロットAccess SLOTをスロット生成回路２０２から生成して、その期間にメモリ２２をアクセスすることのないノーオペレーション(No Operation)を実行することも本発明に先立って本発明者等によって検討された。
【０１１７】
しかし、光ディスク記録再生装置１によって再生される光ディスクがＢＤ(Blu-Ray Disc)である場合には、一般的な再生動作において１個分のＥＣＣブロックの訂正データを再生ＥＣＣ処理回路１８からＳＤＲＡＭのメモリ２２に転送するためには、転送データサイズが１６ワード(＝６４バイト)のバースト転送(アクセススロットAccess SLOT)を１２４０回と言う極めて大きな回数、実行しなければならない。
【０１１８】
従って、上述のノーオペレーションを使用する方法は、１個目のＥＣＣブロックに関して誤りが検出されずに誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが省略される場合にも、上書きが省略されたにもかかわらず、上書きに必要な多数の回数分のバースト転送に相当する時間分、２個目のＥＣＣブロックをＳＤＲＡＭから読み出して再生誤り訂正処理回路に転送するための１回目のバースト転送のためのアドレス計算の開始が顕著に遅延されると言う問題も、本発明に先立った本発明者等の検討によって明らかとされた。
【０１１９】
《リクェスト切り替え回路とダミースロット生成回路》
これらの問題は、図２に示すメモリ制御回路２０のリクェスト切り替え回路２０１とダミースロット生成回路２０７とによって解消されることができる。
【０１２０】
メモリ制御回路２０のリクェスト切り替え回路２０１とダミースロット生成回路２０７とは、再生ＥＣＣ処理回路１８により１個目のＥＣＣブロックに関して誤りが検出されなかった場合に、１個目のＥＣＣブロックに関してＳＤＲＡＭのメモリ２２の上書きを省略するとともに、２個目のＥＣＣブロックをＳＤＲＡＭのメモリ２２から読み出して再生ＥＣＣ処理回路１８に転送するための１回目のバースト転送のためのアドレス計算の開始の遅延を顕著に短縮する機能を有するものである。
【０１２１】
１個のＥＣＣブロック分の再生データに関する再生ＥＣＣ処理回路１８内部の誤り検出・誤り訂正回路１８１の誤り検出・誤り訂正処理の実行によって再生データ誤りが検出されなかった場合には、再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１から誤り訂正の無しを示すローレベルのステータス信号が生成されてリクェスト切り替え回路２０１のスイッチＳＷの切り替え制御端子４に供給される。
【０１２２】
従って、スイッチＳＷでは、端子１と端子２との間が電気的に開放された状態となり、端子１と端子３との間が電気的に接続された状態となる。スイッチＳＷの端子３はダミースロット生成回路２０７の入力端子に接続されているので、端子１のハイレベルのリクェスト信号がＳＤＲＡＭのメモリ２２の上書きの省略を指示する上書き省略信号および誤り訂正の無しを示すノーエラー信号としてダミースロット生成回路２０７の入力端子に供給される。
【０１２３】
その結果、ダミースロット生成回路２０７は上書き省略信号および誤り訂正の無しを示すノーエラー信号に応答してダミースロットを生成する。ダミースロット生成回路２０７から生成されるダミースロットは、スロット生成回路２０２から生成されるアクセススロットの完了(バースト転送の完了)よりも早期に２個目のＥＣＣブロックをＳＤＲＡＭから読み出して再生ＥＣＣ処理回路１８に転送するための１回目のバースト転送のためのアドレス計算の開始をアドレス生成回路２０５に指示するために使用される。ダミースロット生成回路２０７から生成されるダミースロットは、調停回路２０３によるバス使用権の調停が不必要であるので、調停回路２０３を介することなくスロット選択回路２０４に直接供給される。
【０１２４】
図３には、図２に示す本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０のダミースロット生成回路２０７から生成されるダミースロット(Dummy SLOT)も示されている。
【０１２５】
図３に示したように、上書き省略信号および誤り訂正の無しを示すノーエラー信号としての端子１のハイレベル信号に応答して、ダミースロット生成回路２０７はクロックＣＬＫの複数のサイクルの期間にダミースロットDummy SLOTをローレベルに維持する。クロックＣＬＫの複数のサイクルの期間が経過した後に、ダミースロット生成回路２０７はダミースロットDummy SLOTをローレベルからハイレベルに変化する。
【０１２６】
その理由は、アクセススロットAccess SLOTのローレベルからハイレベルへの変化に応答してアドレス生成回路２０５がアドレス計算の実行を開始するようにアドレス生成回路２０５が設計されたためである。
【０１２７】
従って、スロット選択回路２０４を介してダミースロット生成回路２０７からアドレス生成回路２０５に早期に供給されるダミースロットDummy SLOTのローレベルからハイレベルの変化に応答して、アドレス生成回路２０５は２個目のＥＣＣブロックをＳＤＲＡＭのメモリ２２から読み出し再生ＥＣＣ処理回路１８に転送するための１回目のバースト転送のためのアドレス計算を早期に開始するものである。
【０１２８】
また、ダミースロット生成回路２０７によってローレベルに維持されるダミースロットDummy SLOTの期間が短過ぎると、スロット選択回路２０４やアドレス生成回路２０５の応答速度が遅い場合には、ダミースロット生成回路２０７によって生成されるダミースロットDummy SLOTのローレベルからハイレベルの変化がアドレス生成回路２０５によって検出されずに、アドレス生成回路２０５によるアドレス計算が開始されない危険性が生じる。従って、図３に示したように、図２に示した本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０においては、ダミースロットDummy SLOTのローベル期間は２個分のクロックＣＬＫのサイクルに設定されている。
【０１２９】
《１個のＥＣＣブロック》
図４は、図１に示した本発明の実施の形態１の光ディスク記録再生用半導体集積回路ＬＳＩに内蔵された再生ＥＣＣ処理回路１８と記録ＥＣＣ処理回路１７とのＥＣＣ処理に関係したＢＤ(Blu-Ray Disc)である光ディスク１１の１個のＥＣＣブロックの構成を示す図である。
【０１３０】
図４に示した１個のＥＣＣブロックは、ＥＣＣ(エラー訂正コード)による誤り訂正処理の最小単位である。従って、図４に示した１個のＥＣＣブロックを複数のサブブロックに分割したとすると、ＥＣＣによる誤り訂正処理は不可能となる。
【０１３１】
図４に示したＢＤ(Blu-Ray Disc)の１個のＥＣＣブロックには、上記特許文献３に記載されているように、６４ＫＢ(＝１セクター２０４８B×３２セクター)のデータサイズのユーザデータが格納される。６４ＫＢのユーザデータは、ロングディスタンスコード(ＬＤＣ：Long Distance Code)と呼ばれるコードと、バーストインディケータサブコード(ＢＩＳ：Burst Indicator Subcode)と呼ばれるコードとで保護されている。
【０１３２】
図４に示すように、１個のＥＣＣブロックには、３８Ｂのユーザデータを４個含み１ＢのＢＩＳを３個含む合計１５５Ｂのフレームが４９６行(４９６フレーム)含まれている。１個のＥＣＣブロックの一番左側には、合計１５５Ｂのフレームの先頭を示すフレームシンク(フレーム同期信号)ＦＳが配置されている。
【０１３３】
１セクター２０４８Bのユーザデータに４Ｂの誤り検出コード(ＥＤＣ：Error Detection Code)を付加して、３２セクターに対してＬＤＣを符号化する。ＬＤＣは３０４個のコードワードで構成され、２１６Ｂの情報シンボルと３２Ｂのパリティシンボルとから構成される。従って、ＬＤＣは、ＲＳ(２４８，２１６，３３)、すなわち、符号長２４８、データ２１６、ディスタンス３３のＲＳ(Read Solomon)コードであり、１６シンボルまで訂正可能である。
【０１３４】
記録データのアドレス情報等の管理データは、ＢＩＳ(Burst Indicator Subcode)を使用してＥＣＣエンコードされる。ＢＩＳは、３０Ｂの情報シンボルと３２Ｂのパリティシンボルとから構成される。従って、ＢＩＳは、ＲＳ(６２、３０、３３)、すなわち符号長６２、データ３０、ディスタンス３３のＲＳ(Read Solomon)コードである。言い換えると、ＢＩＳの情報シンボルは記録データのアドレス情報を含むもので、記録データのアドレス情報の誤り訂正のためにユーザデータとは別個のＲＳ(Read Solomon)コードが用意されている。従って、消失訂正と呼ばれるＢＩＳの訂正結果を元に事前にユーザデータの誤りと推測されるシンボルの場所を特定して訂正する方法を採用することが可能となる。この場所の特定が誤りのシンボルに一致する場合には、最大３２シンボルまで訂正可能である。
【０１３５】
《ＳＤＲＡＭ》
図５は、図１に示す本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩを内蔵した光ディスク記録再生装置１のＳＤＲＡＭのメモリ２２に、複数のＥＣＣブロックが格納される様子を示す図である。複数のＥＣＣブロックの各ＥＣＣブロックは、ＬＤＣ領域と、ＢＩＳ領域と、ダミー領域(ｄｕｍｍｙ)とを含んでいる。
【０１３６】
ＬＤＣ領域には、２１６Ｂの情報シンボルのＬＤＣデータと３２ＢのパリティシンボルのＬＤＣパリティとからなるコードワードが３０４個格納される。
【０１３７】
ＢＩＳ領域には、３０Ｂの情報シンボルのＢＩＳデータと３２ＢのパリティシンボルのＢＩＳパリティとからなるコードワードが２４個格納される。
【０１３８】
ダミー領域(ｄｕｍｍｙ)には、ステータスやモニタ等の情報が格納され、更に光ディスク記録再生装置のメーカーや設計会社が光ディスク記録再生装置１のファームウェアを開発する際に必要な情報が格納される。
【０１３９】
《種々のデータ転送動作》
図６は、図１に示す本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩによって実行される種々のデータ転送動作を示している。
【０１４０】
図６の転送名の欄の１番目に記載されたチャネルＬＤＣ書き込み転送ＣＨ ｗｒｉｔｅ(ＬＤＣ)は、半導体集積回路ＬＳＩによる光ディスク１１の再生動作時に復調回路１４とデインターリーブ回路１６によって生成されるチャネル再生データに関して図５に示すＳＤＲＡＭのメモリ２２のＬＤＣ領域にデータを書き込むためのデータ転送動作である。チャネルＬＤＣ書き込み転送ＣＨ ｗｒｉｔｅ(ＬＤＣ)では、データ転送量は６４Ｂ×１０×１２４であり、１個のアクセススロットAccess SLOT中のクロックＣＬＫの個数を示すスロット幅は２５であり、１個のクラスタ当りのＬＤＣデータ転送に必要なクロックＣＬＫの総数は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有るか否かに無関係に、３１，０００個となる。尚、１個のクラスタは、図４に示した１個のＥＣＣブロック(光ディスク１１の６４ＫＢの記録ユーザデータを格納)と、管理データ(光ディスク１１の記録データのアドレス情報等)と、１個のＥＣＣブロックの先頭を示す再生クラスタ同期信号(ＳＹＮＣ)とを含むものである。
【０１４１】
図６の転送名の欄の２番目に記載されたチャネルＢＩＳ書き込み転送ＣＨ ｗｒｉｔｅ(ＢＩＳ)は、半導体集積回路ＬＳＩによる光ディスク１１の再生動作時に復調回路１４とデインターリーブ回路１６によって生成されるチャネル再生データに関して図５に示すＳＤＲＡＭのメモリ２２のＢＩＳ領域にデータを書き込むためのデータ転送動作である。チャネルＢＩＳ書き込み転送ＣＨ ｗｒｉｔｅ(ＢＩＳ)では、データ転送量は１Ｂ×１２×１１であり、１個のアクセススロットAccess SLOT中のクロックＣＬＫの個数を示すスロット幅は１１であり、１個のクラスタ当りのＬＤＣデータ転送に必要なクロックＣＬＫの総数は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有るか否かに無関係に１６，３６８個となる。
【０１４２】
図６の転送名の欄の３番目に記載されたＥＣＣＬＤＣ読み出し転送ＥＣＣ ｒｅａｄ(ＬＤＣ)は、半導体集積回路ＬＳＩによる光ディスク１１の再生動作時に図５に示すＳＤＲＡＭのメモリ２２のＬＤＣ領域に格納されＬＤＣデータを読み出して再生ＥＣＣ処理回路１８に転送するためのデータ転送動作である。ＥＣＣＬＤＣ読み出し転送ＥＣＣ ｒｅａｄ(ＬＤＣ)では、データ転送量は６４Ｂ×４×３０４であり、１個のアクセススロットAccess SLOT中のクロックＣＬＫの個数を示すスロット幅は２２であり、１個のクラスタ当りのＬＤＣデータ転送に必要なクロックＣＬＫの総数は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有るか否かに無関係に、２６，７５２個となる。
【０１４３】
図６の転送名の欄の４番目に記載されたＥＣＣＢＩＳ読み出し転送ＥＣＣ ｒｅａｄ(ＢＩＳ)は、半導体集積回路ＬＳＩによる光ディスク１１の再生動作時に図５に示すＳＤＲＡＭのメモリ２２のＢＩＳ領域に格納されＢＩＳデータを読み出して再生ＥＣＣ処理回路１８に転送するためのデータ転送動作である。ＥＣＣＢＩＳ読み出し転送ＥＣＣ ｒｅａｄ(ＢＩＳ)では、データ転送量は６４Ｂ×１×２４であり、１個のアクセススロットAccess SLOT中のクロックＣＬＫの個数を示すスロット幅は２２であり、１個のクラスタ当りのＬＤＣデータ転送に必要なクロックＣＬＫの総数は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有るか否かに無関係に、５２８個となる。
【０１４４】
図６の転送名の欄の５番目に記載されたＥＣＣＬＤＣ書き込み転送ＥＣＣ ｗｒｉｔｅ(ＬＤＣ)は、半導体集積回路ＬＳＩによる光ディスク１１の再生動作時に再生ＥＣＣ処理回路１８により生成される誤り訂正データに関して再生ＥＣＣ処理回路１８から図５に示すＳＤＲＡＭのメモリ２２のＬＤＣ領域に転送して格納するためのデータ転送動作である。書き込み転送ＥＣＣ ｗｒｉｔｅ(ＬＤＣ)では、データ転送量は６４Ｂ×４×３０４である。１個のアクセススロットAccess SLOT中のクロックＣＬＫの個数を示すスロット幅は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有る場合には２５となり、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが無い場合には３となる。１個のクラスタ当りのＬＤＣデータ転送に必要なクロックＣＬＫの総数は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有る場合には３０，４００個となり、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが無い場合には３，６４８個となる。
【０１４５】
図６の転送名の欄の６番目に記載されたＥＣＣＬＤＣ書き込み転送ＥＣＣ ｗｒｉｔｅ(ＢＩＳ)は、半導体集積回路ＬＳＩによる光ディスク１１の再生動作時に再生ＥＣＣ処理回路１８により生成される誤り訂正データに関して再生ＥＣＣ処理回路１８から図５に示すＳＤＲＡＭのメモリ２２のＢＩＳ領域に転送して格納するためのデータ転送動作である。書き込み転送ＥＣＣ ｗｒｉｔｅ(ＢＩＳ)では、データ転送量は６４Ｂ×１×２４である。１個のアクセススロットAccess SLOT中のクロックＣＬＫの個数を示すスロット幅は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有る場合には２５となり、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが無い場合には３となる。１個のクラスタ当りのＬＤＣデータ転送に必要なクロックＣＬＫの総数は、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有る場合には６００個となり、誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが無い場合には７２個となる。
【０１４６】
図６から明らかなように、図１に示す本発明の実施の形態１による光ディスク記録再生用半導体集積回路ＬＳＩによる光ディスク１１の再生動作時に再生ＥＣＣ処理回路１８によって誤りが検出されて再生ＥＣＣ処理回路１８によって生成される誤り訂正データによるＳＤＲＡＭのメモリ２２の上書きが有る場合と比較して、誤りが検出されずにＳＤＲＡＭのメモリ２２の上書きが省略される場合には、ＥＣＣＬＤＣ書き込み転送ＥＣＣ ｗｒｉｔｅ(ＬＤＣ)とＥＣＣＬＤＣ書き込み転送ＥＣＣ ｗｒｉｔｅ(ＢＩＳ)とを早期に完了することが可能となる。このようにして、本発明の実施の形態１によれば、アドレス生成回路２０５は２個目のＥＣＣブロックをＳＤＲＡＭのメモリ２２から読み出し再生ＥＣＣ処理回路１８に転送するための１回目のバースト転送のためのアドレス計算を早期に開始することが可能となる。
【０１４７】
以上、図１乃至図６を参照して説明した本発明の実施の形態１によれば、１個目のＥＣＣブロックに関して誤りが検出されずに訂正データが再生誤り訂正処理回路からＳＤＲＡＭへ転送されない場合でも、ダミースロット生成回路２０７が２個目のＥＣＣブロックのデータをＳＤＲＡＭから読み出し再生ＥＣＣ処理回路１８に転送するための１回目のバースト転送のアドレス計算を開始するトリガ信号を生成するものである。従って、本発明の実施の形態１によれば、誤り検出・誤り訂正に使用される半導体メモリに高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすることが可能となる。
【０１４８】
［実施の形態２］
《他のメモリ制御回路の内部構成》
図７は、図１に示す光ディスク記録再生用半導体集積回路ＬＳＩに含まれる本発明の実施の形態２による他のメモリ制御回路２０の内部構成を詳細に示す図である。
【０１４９】
図７に示した本発明の実施の形態２による他のメモリ制御回路２０が、図２に示した本発明の実施の形態１によるメモリ制御回路２０と相違するのは、下記の点である。
【０１５０】
まず、図７に示した本発明の実施の形態２による他のメモリ制御回路２０では、スロット生成回路２０２はエラーカウント回路２０２１を含み、メモリ入出力制御回路２０６はデータ転送選択回路２０６１を含んでいる。
【０１５１】
更に、図７に示した本発明の実施の形態２による他のメモリ制御回路２０では、再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１から生成されるステータス信号が、スロット生成回路２０２のエラーカウント回路２０２１とメモリ入出力制御回路２０６のデータ転送選択回路２０６１とアドレス生成回路２０５に供給されている。
【０１５２】
スロット生成回路２０２のエラーカウント回路２０２１は再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１から生成されるステータス信号に応答することによって、１個の再生クラスタに含まれるエラーをカウントする。エラーのカウントの以前に図７では図示されていないが再生クラスタ同期信号(ＳＹＮＣ)が図１の復調回路１４からエラーカウント回路２０２１に供給されることによって、エラーカウント回路２０２１のカウント値は初期値“０”に設定される。従って、エラーにカウントよって、エラーカウント回路２０２１のカウント値はインクリメントされる。
【０１５３】
《バースト転送量の変更》
図９は、図７に示した本発明の実施の形態２によるメモリ入出力制御回路２０６を含んだ光ディスク記録再生用半導体集積回路ＬＳＩによるＢＤ(Blu-Ray Disc)の再生時の１クラスタ当たりのエラーバイト数とバーストアクセス回数とを示す図である。
【０１５４】
図９の横軸はＢＤ(Blu-Ray Disc)の再生時の１クラスタ当たりのエラーバイト数を示し、図９の縦軸はバーストアクセス回数を示し、図９には１個のアクセススロットAccess SLOTの間の訂正データのバースト転送量を１６ワード(６４バイト)と８ワード(３２バイト)と１ワード(４バイト)と変化させた場合のバーストアクセス回数が示されている。ここでは、バースト転送量が１６ワード(６４バイト)の場合のバースト転送クロックＣＬＫの個数は２５個で、バースト転送量が８ワード(３２バイト)の場合のバースト転送クロックＣＬＫの個数は１７個で、バースト転送量が１ワード(４バイト)の場合のバースト転送クロックＣＬＫの個数は１１個である。
【０１５５】
すなわち、図９はバースト転送量を１６ワード(６４バイト)と８ワード(３２バイト)と１ワード(４バイト)と変化させた場合に図６の転送名の欄の５番目に記載されたＥＣＣＬＤＣ書き込み転送ＥＣＣ ｗｒｉｔｅ(ＬＤＣ)を行うためのバーストアクセス回数を示している。このＥＣＣＬＤＣ書き込み転送ＥＣＣ ｗｒｉｔｅ(ＬＤＣ)は、半導体集積回路ＬＳＩによる光ディスクの再生動作時に再生ＥＣＣ処理回路１８によって生成される誤り訂正データに関して再生ＥＣＣ処理回路１８から図５に示すＳＤＲＡＭのメモリ２２のＬＤＣ領域に転送して格納するためのデータ転送動作である。尚、図５に示したように、ＬＤＣ領域には、２１６Ｂの情報シンボルのＬＤＣデータと３２ＢのパリティシンボルのＬＤＣパリティとからなるコードワードが３０４個格納される。従って、１クラスタ当たりのＬＤＣ領域のデータ量は、２４８Ｂ×３０４となる。
【０１５６】
データ量が２４８Ｂ×３０４の１クラスタのＬＤＣ領域のデータを全てＳＤＲＡＭのメモリ２２に転送するためには、１回のバースト転送量を１６ワード(６４バイト)に設定した場合には、１，２１６回（＝４×３０４の）のメモリへのアクセスが必要である。またデータ量が２４８Ｂ×３０４の１クラスタのＬＤＣ領域のデータを全てＳＤＲＡＭのメモリ２２に転送するために、１回のバースト転送量を８ワード(３２バイト)と１ワード(４バイト)とに設定した場合には、それぞれのＳＤＲＡＭのメモリ２２のメモリアクセス回数は１６ワード(６４バイト)の場合のメモリアクセス回数の２倍と１６倍になる。
【０１５７】
図９に示したように、１回のバースト転送量が１６ワード(６４バイト)に設定されたとすると、１回のバースト転送中に１バイトのエラーの個数が１個未満の場合には、１クラスタ中のエラーバイト数と１クラスタ当たりのメモリへのバースト転送のメモリアクセス回数は比例して、１回のバースト転送中に１バイトのエラーの個数が１個以上の場合には１クラスタ当たりのメモリへのバースト転送のメモリアクセス回数は一定値となる。
【０１５８】
このように、１回のバースト転送中に少なくとも１バイトのエラーの個数が１個以上の場合には、１回のバースト転送量を１６ワード(６４バイト)と８ワード(３２バイト)と１ワード(４バイト)と変更することによって、バースト転送のメモリアクセス回数は逆数比となり１：２：１６の割合である。尚、メモリアクセス回数は一定値となる以前の傾斜は、いずれのバースト転送量のときも同じである。
【０１５９】
１回のバースト転送量がそれぞれ１６ワード(６４バイト)と８ワード(３２バイト)と１ワード(４バイト)の各バースト転送のメモリアクセス回数に各バースト転送のバースト転送クロックＣＬＫの個数である２５個と１７個と１１個をそれぞれ乗算することで、各バースト転送のバースト転送クロックＣＬＫの個数の総数を求めることができる。従って、１回のバースト転送量が１６ワード(６４バイト)に設定された場合のバースト転送クロックＣＬＫの個数は３０，４００個であり、１回のバースト転送量が８ワード(３２バイト)に設定された場合のバースト転送クロックＣＬＫの個数は３６，１７６個であり、１回のバースト転送量が１ワード(４バイト)に設定された場合のバースト転送クロックＣＬＫの個数は１８０，２２４個である。
【０１６０】
図１０は、図９から計算された図７に示した本発明の実施の形態２によるメモリ入出力制御回路２０６を含んだ光ディスク記録再生用半導体集積回路ＬＳＩによるＢＤ(Blu-Ray Disc)の再生時の１クラスタ当たりのエラーバイト数とバースト転送クロックＣＬＫの個数を示す図である。
【０１６１】
図１０に示すように、１クラスタ中のエラーバイト数が２，８００以下の場合には、１個のアクセススロットAccess SLOTのデータ転送量を１ワード(４バイト)に設定することによって、データ転送クロックＣＬＫの個数を低減することが可能となる。また、１クラスタ中のエラーバイト数が３，２００以上の場合には、１個のアクセススロットAccess SLOTのバースト転送量を１６ワード(６４バイト)に設定することによって、データ転送クロックＣＬＫの個数を低減することが可能となる。
【０１６２】
このように、1クラスタ当たりのエラーバイト数によってバースト転送量を切り換えることにより、ＳＤＲＡＭのメモリ２２を効率的に使用でき、かつ消費電量を低減することが可能となる。
【０１６３】
《エラー発生が多い場合》
スロット生成回路２０２のエラーカウント回路２０２１でのエラーカウント値が所定の値(例えば、1クラスタ当たりのエラーバイト数３，０００)以上の場合には、エラーカウント回路２０２１からエラー発生多数を示す出力信号が生成される。この出力信号は調停回路２０３を介してメモリ入出力制御回路２０６のデータ転送選択回路２０６１に供給されるので、データ転送選択回路２０６１はメモリ入出力制御回路２０６により実行されるＳＤＲＡＭ２２のメモリへの上書きのためのバースト転送の転送データサイズを実施の形態１と同様に１６ワード(＝６４バイト)に設定する。
【０１６４】
このようにエラー発生が多い場合には、図７に示した本発明の実施の形態２によるメモリ入出力制御回路２０６は、図３に示した本発明の実施の形態１と同様に１個分のアクセススロットAccess SLOTによって、合計１６ワード(６４バイト)分の誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５を連続して高速バースト転送によってＳＤＲＡＭのメモリ２２に上書きするものである。
【０１６５】
《エラー発生が少ない場合》
スロット生成回路２０２のエラーカウント回路２０２１でのエラーカウント値が所定の値(例えば、1クラスタ当たりのエラーバイト数３，０００)未満の場合には、エラーカウント回路２０２１からエラー発生数小を示す出力信号が生成される。このエラー発生数小を示した出力信号は調停回路２０３を介してメモリ入出力制御回路２０６のデータ転送選択回路２０６１に供給されるので、データ転送選択回路２０６１はメモリ入出力制御回路２０６によって実行されるＳＤＲＡＭ２２のメモリの上書きのための転送データサイズを１ワード(＝４バイト＝３２ビット)に設定する。
【０１６６】
このようにエラー発生が少ない場合には、図７に示す本発明の実施の形態２によるメモリ入出力制御回路２０６は、１個分のアクセススロットAccess SLOTによって、１ワード(＝４バイト＝３２ビット)分の誤り訂正データだけをデータ転送することによりＳＤＲＡＭのメモリ２２に上書きするものである。そのために、再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１から生成されるステータス信号がメモリ入出力制御回路２０６とアドレス生成回路２０５に供給される。このステータス信号は、１６ワード(６４バイト)分の誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５のいずれの１個のデータがＳＤＲＡＭのメモリ２２に上書きされるべきかを示すものである。
【０１６７】
アドレス生成回路２０５はステータス信号に応答してＳＤＲＡＭのメモリ２２への訂正データの上書きに使用されるアドレスを形成して、メモリ入出力制御回路２０６はステータス信号に応答してＳＤＲＡＭのメモリ２２への上書きのために１６ワード(６４バイト)分の誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５のいずれの１個のデータを出力する出力タイミングを決定する。
【０１６８】
図８は、図７に示す本発明の実施の形態２によるメモリ入出力制御回路２０６によりＳＤＲＡＭのメモリ２２への訂正データの上書きのために１ワード(＝４バイト＝３２ビット)分の誤り訂正データだけがＳＤＲＡＭのメモリ２２にデータ転送される様子を示す図である。
【０１６９】
この場合にも、再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１からメモリ入出力制御回路２０６には、１６ワード(６４バイト)分の誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５が連続して高速バースト転送によって転送される。誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５の各データは３２ビットであり、誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５の各データに関してＳＤＲＡＭのメモリ２２への訂正データの上書きの要否を示すステータス信号が再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１からメモリ入出力制御回路２０６に供給される。ハイレベル“１”のステータス信号は誤り訂正データがＳＤＲＡＭのメモリ２２へ上書きされることを示す一方、ローレベル“０”のステータス信号は誤り訂正データのＳＤＲＡＭのメモリ２２への上書きが省略されることを示す。
【０１７０】
従って、メモリ入出力制御回路２０６は誤り検出・誤り訂正回路１８１から供給されるステータス信号に応答して、ハイレベル“１”のステータス信号によってＤＲＡＭのメモリ２２への上書きが指示された訂正データのみをＳＤＲＡＭのメモリ２２に書き込むようにＳＤＲＡＭのメモリ２２の書き込み動作を実行する。
【０１７１】
一方、再生ＥＣＣ処理回路１８の誤り検出・誤り訂正回路１８１からメモリ入出力制御回路２０６に供給される誤り訂正データＤ０、Ｄ１…Ｄ７…Ｄ１５の各信号振幅と比較して、メモリ入出力制御回路２０６のデータ出力バッファ回路から外部ＳＤＲＡＭのメモリ２２への外部書き込みデータの信号振幅は大きく設定される。従って、ＳＤＲＡＭのメモリ２２への書き込みを実行するために活性化されたデータ出力バッファ回路の消費電力は、比較的大きなものである。従って、ローレベル“０”のステータス信号によって上書きの省略が指示される時間ではデータ出力バッファ回路を非活性化することによって、メモリ入出力制御回路２０６のデータ出力バッファ回路の消費電力を低減することが可能となる。
【０１７２】
更にこのようにエラー発生が少ない場合にも、図８に示したアクセススロットAccess SLOTを使用するメモリ入出力制御回路２０６によるＳＤＲＡＭへの訂正データのメモリ２２の上書きに際して、図１乃至図６を参照して説明した本発明の実施の形態１と全く同様に１個目のアクセススロットAccess SLOTの完了によってアクセススロットAccess SLOTがローレベルからハイレベルに変化する。その結果、この変化をトリガとして、２個目のＥＣＣブロックの訂正データを再生ＥＣＣ処理回路１８からＳＤＲＡＭのメモリ２２に転送するために必要なアドレス生成回路２０５によるアドレス計算を開始することが可能となる。
【０１７３】
また更に、図７に示した本発明の実施の形態２によるメモリ入出力制御回路２０６によれば、再生ＥＣＣ処理回路１８によって１個分のＥＣＣブロックに関して誤りが検出されない場合でも、ダミースロット生成回路２０７から生成されるダミースロットは、スロット生成回路２０２から生成されるアクセススロットの完了よりも早期に、２個目のＥＣＣブロックをＳＤＲＡＭのメモリ２２から読み出して再生ＥＣＣ処理回路１８に転送するための１回目のバースト転送のためのアドレス計算の開始をアドレス生成回路２０５に指示するものである。
【０１７４】
上述したように、図７に示した本発明の実施の形態２による光ディスク記録再生用半導体集積回路ＬＳＩは、１クラスタ当たりのエラーの検出数に応答して、１個目のアクセススロットAccess SLOTでのデータ転送を１６ワード(６４バイト)分のバースト転送とエラー箇所のみの１ワード(＝４バイト＝３２ビット)分のデータ転送とに切り換えるものである。
【０１７５】
図１１は、エラー発生が少ない場合での図７に示して本発明の実施の形態２による光ディスク記録再生用半導体集積回路ＬＳＩのメモリ制御回路２０６の動作を示す図である。
【０１７６】
図１１に示すように、エラー発生が少ない場合には、０番目から９番目の１０個のクロックＣＬＫの期間に、１個目のアクセススロットAccess SLOTによる１ワード(＝４バイト＝３２ビット)分の訂正データＤ０のみが転送される。この訂正データＤ０の転送が完了すると、８番目のクロックＣＬＫの立下りと９番目のクロックＣＬＫの立下りとの間にロウアドレスストローブ信号ＲＡＳとライトイネーブル信号ＷＥとがローレベルとなり、９番目のクロックＣＬＫの立下りに応答してロウアドレスストローブ信号ＲＡＳとライトイネーブル信号ＷＥがローレベルからハイレベルに変化する。従って、８番目のクロックＣＬＫの立下りと９番目のクロックＣＬＫの立下りの間でロウアドレスストローブ信号ＲＡＳとライトイネーブル信号ＷＥとがローレベルとされることで、ＳＤＲＡＭのメモリ２２へのアクセス動作は終了状態(ＰＲＥ)とされる。一方、ＳＤＲＡＭのメモリ２２へのアクセス動作は、０番目のクロックＣＬＫの立下りと１番目のクロックＣＬＫの立下りとの間に供給されるローレベルのロウアドレスストローブ信号ＲＡＳに応答してデータ転送処理の開始状態(ＡＣＴＶ)とされる。また１個のアクセススロットAccess SLOTによる１回分のデータ転送の最終的な完了は、９番目のクロックＣＬＫの立下りから若干遅延してスロット生成回路２０２から生成されるアクセススロットAccess SLOTのローレベルからハイレベルへの変化によって指定される。その結果、この変化はスロット生成回路２０２から調停回路２０３とスロット選択回路２０４とを介してアドレス生成回路２０５に供給されるので、この変化に応答してアドレス生成回路２０５は２回目のデータ転送のためのアドレス計算を実行する。
【０１７７】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１７８】
上述した本発明の具体的な実施の形態では、ＳＤＲＡＭの半導体メモリ２２のデータバス幅は３２ビットとしたので、１ワードが４バイト(＝３２ビット)に設定されたものである。その他の実施の形態としては、ＳＤＲＡＭの半導体メモリ２２のデータバス幅は１６ビットに設定して１ワードが２バイト(＝１６ビット)に設定することも可能である。
【０１７９】
例えば、光ディスク記録再生用半導体集積回路ＬＳＩとホストコンピュータ２の間のホストインターフェースは、Ｓｅｒｉａｌ−ＡＴＡＰＩインターフェース回路１９にのみ限定されるものではない。すなわち、ホストインターフェースとしては、Ｓｅｒｉａｌ−ＡＴＡＰＩインターフェース以外にも、ＩＤＥ(Integrated Drive Electronics)やＳＣＳＩ(Small Computer System Interface)等を利用することも可能である。また光ディスク記録再生装置１に使用される半導体メモリ２２には、ＳＤＲＡＭよりも更に高速のＤＤＲ(Double Data Rate)の同期型ダイナミックランダムアクセスメモリを使用することが可能である。
【０１８０】
また本発明は、光ディスク記録再生装置のみに限定されるものではなく、無線によるデジタル放送や無線によるインターネットを使用してデジタル動画像コンテンツやデジタル音声コンテンツ等を再生したり記録する際の誤り訂正等にも適用することが可能である。
【符号の説明】
【０１８１】
ＬＳＩ…光ディスク記録再生用半導体集積回路
１…光ディスク記録再生装置
２…ホストコンピュータ
１１…光ディスク
１２…光ヘッドピックアップ
１３…変調回路
１４…復調回路
１５…インターリーブ回路
１６…デインターリーブ回路
１７…記録ＥＣＣ処理回路
１８…再生ＥＣＣ処理回路
１９…Ｓｅｒｉａｌ−ＡＴＡＰＩインターフェース回路
２０…メモリ制御回路
２１…中央処理ユニット(ＣＰＵ)
２２…半導体メモリ
２００…調停回路
２０１…リクェスト切り替え回路
２０２…スロット生成回路
２０３…調停回路
２０４…スロット選択回路
２０５…アドレス生成回路
２０６…メモリ入出力制御回路
２０７…ダミースロット生成回路
【特許請求の範囲】
【請求項１】
誤り訂正回路とメモリ制御回路とを具備する半導体集積回路であって、
前記メモリ制御回路は、半導体メモリと接続可能とされ、
前記メモリ制御回路は前記半導体メモリに格納されたデータを読み出し可能とされ、前記メモリ制御回路は前記データを前記誤り訂正回路に転送可能とされ、
前記誤り訂正回路は、前記メモリ制御回路から転送される前記データに関して誤り検出と誤り訂正を実行可能とされ、
前記メモリ制御回路は、スロット生成部とアドレス生成回路とを含み、
前記誤り訂正回路によって前記データに関して誤りが検出された場合には、誤り検出に応答して前記スロット生成部はバースト転送の実行のためのアクセススロットを形成可能とされ、
前記アクセススロットの形成に応答して、前記メモリ制御回路は前記バースト転送を実行することで前記誤り訂正回路によって形成される誤り訂正データを前記半導体メモリに転送可能とされ、
前記アクセススロットを使用した前記バースト転送の完了に応答して、前記アドレス生成回路は次のバースト転送のためのアドレス計算を実行可能とされ、
１個分のＥＣＣブロックに関する誤り訂正データを前記半導体メモリに転送するのに必要な最終回のアクセススロットを使用したバースト転送の完了に応答して、前記アドレス生成回路は２個目のＥＣＣブロックの１回目のアクセススロットを使用するバースト転送のためのアドレス計算を実行可能とされ、
前記１個分のＥＣＣブロックに関して前記誤り訂正回路によって前誤りが検出されない場合には、誤りの非検出に応答して前記スロット生成部は前記アクセススロットよりも期間の短い他のスロットを形成可能とされ、
前記他のスロットの完了に応答して、前記アクセススロットを使用した前記バースト転送の前記完了よりも早期に、前記アドレス生成回路は、前記２個目のＥＣＣブロックの前記１回目のアクセススロットを使用する前記バースト転送のためのアドレス計算を実行可能とされた
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記他のスロットの期間において、前記メモリ制御回路によるバースト転送が省略可能とされる
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記アクセススロットを使用した前記バースト転送によって、前記誤り訂正データは前記半導体メモリに上書き可能とされ、
前記他のスロットの期間において、誤り訂正データの前記半導体メモリへの上書きが省略可能とされる
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記半導体集積回路は、中央処理ユニットと、ホスト機器と接続可能なホストインターフェース回路とを更に具備して、
前記メモリ制御回路は、調停回路を更に含み、
前記調停回路は、前記誤り訂正回路が前記半導体メモリをアクセスするＥＣＣアクセス要求と、前記中央処理ユニットが前記半導体メモリをアクセスするＣＰＵアクセス要求と、前記ホストインターフェース回路が前記半導体メモリをアクセスするホストアクセス要求を調停可能とされた
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記スロット生成部により形成される前記アクセススロットは、前記調停回路を介して前記アドレス生成回路に供給可能とされ、
前記スロット生成部により形成される前記他のスロットは、前記調停回路を介することなく前記アドレス生成回路に供給可能とされる
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記アクセススロットを使用した前記バースト転送の前記完了と前記他のスロットの前記完了とは、ローレベルとハイレベルとの一方から他方への同一方向のレベル変化によって前記スロット生成部から前記アドレス生成回路に伝達可能とされた
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記メモリ制御回路は、光ディスクから読み出された再生データを前記データとして前記半導体メモリに格納可能とされ、
前記メモリ制御回路は、前記半導体メモリから前記再生データを読み出して前記誤り訂正回路に転送可能とされる。
前記誤り訂正回路は、前記メモリ制御回路から転送される前記再生データの前記誤り検出と前記誤り訂正を実行可能とされた
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記スロット生成部は、エラーカウント回路を有し、
前記エラーカウント回路は、前記誤り訂正回路から生成されるステータス信号が供給されることで誤りの度数を測定可能とされ、
前記エラーカウント回路により測定された前記誤りの度数が所定の値よりも大きな場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記アクセススロットを使用した前記バースト転送を実行することによって前記誤り訂正データが前記半導体メモリに上書き可能とされ、
前記エラーカウント回路によって測定された前記誤りの度数が前記所定の値よりも小さい場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記ステータス信号により上書きの指示されたデータを前記半導体メモリに上書き可能とされ、前記ステータス信号により上書きの省略が指示されたデータの前記半導体メモリに上書きが省略可能とされた
ことを特徴とする半導体集積回路。
【請求項９】
請求項１乃至請求項８のいずれかにおいて、
前記半導体メモリは、ダイナミックランダムアクセスメモリである
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
前記半導体集積回路の半導体チップと、前記半導体メモリとしての前記ダイナミックランダムアクセスメモリの半導体チップとは、単一の封止パッケージに内蔵された
ことを特徴とする半導体集積回路。
【請求項１１】
誤り訂正回路とメモリ制御回路とを具備する半導体集積回路の動作方法であって、
前記メモリ制御回路は、半導体メモリと接続可能とされ、
前記メモリ制御回路は前記半導体メモリに格納されたデータを読み出し可能とされ、前記メモリ制御回路は前記データを前記誤り訂正回路に転送可能とされ、
前記誤り訂正回路は、前記メモリ制御回路から転送される前記データに関して誤り検出と誤り訂正を実行可能とされ、
前記メモリ制御回路は、スロット生成部とアドレス生成回路とを含み、
前記誤り訂正回路によって前記データに関して誤りが検出された場合には、誤り検出に応答して前記スロット生成部はバースト転送の実行のためのアクセススロットを形成可能とされ、
前記アクセススロットの形成に応答して、前記メモリ制御回路は前記バースト転送を実行することで前記誤り訂正回路によって形成される誤り訂正データを前記半導体メモリに転送可能とされ、
前記アクセススロットを使用した前記バースト転送の完了に応答して、前記アドレス生成回路は次のバースト転送のためのアドレス計算を実行可能とされ、
１個分のＥＣＣブロックに関する誤り訂正データを前記半導体メモリに転送するのに必要な最終回のアクセススロットを使用したバースト転送の完了に応答して、前記アドレス生成回路は２個目のＥＣＣブロックの１回目のアクセススロットを使用するバースト転送のためのアドレス計算を実行可能とされ、
前記１個分のＥＣＣブロックに関して前記誤り訂正回路によって前誤りが検出されない場合には、誤りの非検出に応答して前記スロット生成部は前記アクセススロットよりも期間の短い他のスロットを形成可能とされ、
前記他のスロットの完了に応答して、前記アクセススロットを使用した前記バースト転送の前記完了よりも早期に、前記アドレス生成回路は、前記２個目のＥＣＣブロックの前記１回目のアクセススロットを使用する前記バースト転送のためのアドレス計算を実行可能とされた
ことを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記他のスロットの期間において、前記メモリ制御回路によるバースト転送が省略可能とされる
ことを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記アクセススロットを使用した前記バースト転送によって、前記誤り訂正データは前記半導体メモリに上書き可能とされ、
前記他のスロットの期間において、誤り訂正データの前記半導体メモリへの上書きが省略可能とされる
ことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１３において、
前記半導体集積回路は、中央処理ユニットと、ホスト機器と接続可能なホストインターフェース回路とを更に具備して、
前記メモリ制御回路は、調停回路を更に含み、
前記調停回路は、前記誤り訂正回路が前記半導体メモリをアクセスするＥＣＣアクセス要求と、前記中央処理ユニットが前記半導体メモリをアクセスするＣＰＵアクセス要求と、前記ホストインターフェース回路が前記半導体メモリをアクセスするホストアクセス要求を調停可能とされた
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記スロット生成部により形成される前記アクセススロットは、前記調停回路を介して前記アドレス生成回路に供給可能とされ、
前記スロット生成部により形成される前記他のスロットは、前記調停回路を介することなく前記アドレス生成回路に供給可能とされる
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
前記アクセススロットを使用した前記バースト転送の前記完了と前記他のスロットの前記完了とは、ローレベルとハイレベルとの一方から他方への同一方向のレベル変化によって前記スロット生成部から前記アドレス生成回路に伝達可能とされた
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
前記メモリ制御回路は、光ディスクから読み出された再生データを前記データとして前記半導体メモリに格納可能とされ、
前記メモリ制御回路は、前記半導体メモリから前記再生データを読み出して前記誤り訂正回路に転送可能とされる。
前記誤り訂正回路は、前記メモリ制御回路から転送される前記再生データの前記誤り検出と前記誤り訂正を実行可能とされた
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記スロット生成部は、エラーカウント回路を有し、
前記エラーカウント回路は、前記誤り訂正回路から生成されるステータス信号が供給されることで誤りの度数を測定可能とされ、
前記エラーカウント回路により測定された前記誤りの度数が所定の値よりも大きな場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記アクセススロットを使用した前記バースト転送を実行することによって前記誤り訂正データが前記半導体メモリに上書き可能とされ、
前記エラーカウント回路によって測定された前記誤りの度数が前記所定の値よりも小さい場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記ステータス信号により上書きの指示されたデータを前記半導体メモリに上書き可能とされ、前記ステータス信号により上書きの省略が指示されたデータの前記半導体メモリに上書きが省略可能とされた
ことを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１０乃至請求項１８のいずれかにおいて、
前記半導体メモリは、ダイナミックランダムアクセスメモリである
ことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１９において、
前記半導体集積回路の半導体チップと、前記半導体メモリとしての前記ダイナミックランダムアクセスメモリの半導体チップとは、単一の封止パッケージに内蔵された
ことを特徴とする半導体集積回路の動作方法。
【請求項１】
誤り訂正回路とメモリ制御回路とを具備する半導体集積回路であって、
前記メモリ制御回路は、半導体メモリと接続可能とされ、
前記メモリ制御回路は前記半導体メモリに格納されたデータを読み出し可能とされ、前記メモリ制御回路は前記データを前記誤り訂正回路に転送可能とされ、
前記誤り訂正回路は、前記メモリ制御回路から転送される前記データに関して誤り検出と誤り訂正を実行可能とされ、
前記メモリ制御回路は、スロット生成部とアドレス生成回路とを含み、
前記誤り訂正回路によって前記データに関して誤りが検出された場合には、誤り検出に応答して前記スロット生成部はバースト転送の実行のためのアクセススロットを形成可能とされ、
前記アクセススロットの形成に応答して、前記メモリ制御回路は前記バースト転送を実行することで前記誤り訂正回路によって形成される誤り訂正データを前記半導体メモリに転送可能とされ、
前記アクセススロットを使用した前記バースト転送の完了に応答して、前記アドレス生成回路は次のバースト転送のためのアドレス計算を実行可能とされ、
１個分のＥＣＣブロックに関する誤り訂正データを前記半導体メモリに転送するのに必要な最終回のアクセススロットを使用したバースト転送の完了に応答して、前記アドレス生成回路は２個目のＥＣＣブロックの１回目のアクセススロットを使用するバースト転送のためのアドレス計算を実行可能とされ、
前記１個分のＥＣＣブロックに関して前記誤り訂正回路によって前誤りが検出されない場合には、誤りの非検出に応答して前記スロット生成部は前記アクセススロットよりも期間の短い他のスロットを形成可能とされ、
前記他のスロットの完了に応答して、前記アクセススロットを使用した前記バースト転送の前記完了よりも早期に、前記アドレス生成回路は、前記２個目のＥＣＣブロックの前記１回目のアクセススロットを使用する前記バースト転送のためのアドレス計算を実行可能とされた
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記他のスロットの期間において、前記メモリ制御回路によるバースト転送が省略可能とされる
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記アクセススロットを使用した前記バースト転送によって、前記誤り訂正データは前記半導体メモリに上書き可能とされ、
前記他のスロットの期間において、誤り訂正データの前記半導体メモリへの上書きが省略可能とされる
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記半導体集積回路は、中央処理ユニットと、ホスト機器と接続可能なホストインターフェース回路とを更に具備して、
前記メモリ制御回路は、調停回路を更に含み、
前記調停回路は、前記誤り訂正回路が前記半導体メモリをアクセスするＥＣＣアクセス要求と、前記中央処理ユニットが前記半導体メモリをアクセスするＣＰＵアクセス要求と、前記ホストインターフェース回路が前記半導体メモリをアクセスするホストアクセス要求を調停可能とされた
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記スロット生成部により形成される前記アクセススロットは、前記調停回路を介して前記アドレス生成回路に供給可能とされ、
前記スロット生成部により形成される前記他のスロットは、前記調停回路を介することなく前記アドレス生成回路に供給可能とされる
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記アクセススロットを使用した前記バースト転送の前記完了と前記他のスロットの前記完了とは、ローレベルとハイレベルとの一方から他方への同一方向のレベル変化によって前記スロット生成部から前記アドレス生成回路に伝達可能とされた
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記メモリ制御回路は、光ディスクから読み出された再生データを前記データとして前記半導体メモリに格納可能とされ、
前記メモリ制御回路は、前記半導体メモリから前記再生データを読み出して前記誤り訂正回路に転送可能とされる。
前記誤り訂正回路は、前記メモリ制御回路から転送される前記再生データの前記誤り検出と前記誤り訂正を実行可能とされた
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記スロット生成部は、エラーカウント回路を有し、
前記エラーカウント回路は、前記誤り訂正回路から生成されるステータス信号が供給されることで誤りの度数を測定可能とされ、
前記エラーカウント回路により測定された前記誤りの度数が所定の値よりも大きな場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記アクセススロットを使用した前記バースト転送を実行することによって前記誤り訂正データが前記半導体メモリに上書き可能とされ、
前記エラーカウント回路によって測定された前記誤りの度数が前記所定の値よりも小さい場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記ステータス信号により上書きの指示されたデータを前記半導体メモリに上書き可能とされ、前記ステータス信号により上書きの省略が指示されたデータの前記半導体メモリに上書きが省略可能とされた
ことを特徴とする半導体集積回路。
【請求項９】
請求項１乃至請求項８のいずれかにおいて、
前記半導体メモリは、ダイナミックランダムアクセスメモリである
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
前記半導体集積回路の半導体チップと、前記半導体メモリとしての前記ダイナミックランダムアクセスメモリの半導体チップとは、単一の封止パッケージに内蔵された
ことを特徴とする半導体集積回路。
【請求項１１】
誤り訂正回路とメモリ制御回路とを具備する半導体集積回路の動作方法であって、
前記メモリ制御回路は、半導体メモリと接続可能とされ、
前記メモリ制御回路は前記半導体メモリに格納されたデータを読み出し可能とされ、前記メモリ制御回路は前記データを前記誤り訂正回路に転送可能とされ、
前記誤り訂正回路は、前記メモリ制御回路から転送される前記データに関して誤り検出と誤り訂正を実行可能とされ、
前記メモリ制御回路は、スロット生成部とアドレス生成回路とを含み、
前記誤り訂正回路によって前記データに関して誤りが検出された場合には、誤り検出に応答して前記スロット生成部はバースト転送の実行のためのアクセススロットを形成可能とされ、
前記アクセススロットの形成に応答して、前記メモリ制御回路は前記バースト転送を実行することで前記誤り訂正回路によって形成される誤り訂正データを前記半導体メモリに転送可能とされ、
前記アクセススロットを使用した前記バースト転送の完了に応答して、前記アドレス生成回路は次のバースト転送のためのアドレス計算を実行可能とされ、
１個分のＥＣＣブロックに関する誤り訂正データを前記半導体メモリに転送するのに必要な最終回のアクセススロットを使用したバースト転送の完了に応答して、前記アドレス生成回路は２個目のＥＣＣブロックの１回目のアクセススロットを使用するバースト転送のためのアドレス計算を実行可能とされ、
前記１個分のＥＣＣブロックに関して前記誤り訂正回路によって前誤りが検出されない場合には、誤りの非検出に応答して前記スロット生成部は前記アクセススロットよりも期間の短い他のスロットを形成可能とされ、
前記他のスロットの完了に応答して、前記アクセススロットを使用した前記バースト転送の前記完了よりも早期に、前記アドレス生成回路は、前記２個目のＥＣＣブロックの前記１回目のアクセススロットを使用する前記バースト転送のためのアドレス計算を実行可能とされた
ことを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記他のスロットの期間において、前記メモリ制御回路によるバースト転送が省略可能とされる
ことを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記アクセススロットを使用した前記バースト転送によって、前記誤り訂正データは前記半導体メモリに上書き可能とされ、
前記他のスロットの期間において、誤り訂正データの前記半導体メモリへの上書きが省略可能とされる
ことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１３において、
前記半導体集積回路は、中央処理ユニットと、ホスト機器と接続可能なホストインターフェース回路とを更に具備して、
前記メモリ制御回路は、調停回路を更に含み、
前記調停回路は、前記誤り訂正回路が前記半導体メモリをアクセスするＥＣＣアクセス要求と、前記中央処理ユニットが前記半導体メモリをアクセスするＣＰＵアクセス要求と、前記ホストインターフェース回路が前記半導体メモリをアクセスするホストアクセス要求を調停可能とされた
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記スロット生成部により形成される前記アクセススロットは、前記調停回路を介して前記アドレス生成回路に供給可能とされ、
前記スロット生成部により形成される前記他のスロットは、前記調停回路を介することなく前記アドレス生成回路に供給可能とされる
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
前記アクセススロットを使用した前記バースト転送の前記完了と前記他のスロットの前記完了とは、ローレベルとハイレベルとの一方から他方への同一方向のレベル変化によって前記スロット生成部から前記アドレス生成回路に伝達可能とされた
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
前記メモリ制御回路は、光ディスクから読み出された再生データを前記データとして前記半導体メモリに格納可能とされ、
前記メモリ制御回路は、前記半導体メモリから前記再生データを読み出して前記誤り訂正回路に転送可能とされる。
前記誤り訂正回路は、前記メモリ制御回路から転送される前記再生データの前記誤り検出と前記誤り訂正を実行可能とされた
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記スロット生成部は、エラーカウント回路を有し、
前記エラーカウント回路は、前記誤り訂正回路から生成されるステータス信号が供給されることで誤りの度数を測定可能とされ、
前記エラーカウント回路により測定された前記誤りの度数が所定の値よりも大きな場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記アクセススロットを使用した前記バースト転送を実行することによって前記誤り訂正データが前記半導体メモリに上書き可能とされ、
前記エラーカウント回路によって測定された前記誤りの度数が前記所定の値よりも小さい場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記ステータス信号により上書きの指示されたデータを前記半導体メモリに上書き可能とされ、前記ステータス信号により上書きの省略が指示されたデータの前記半導体メモリに上書きが省略可能とされた
ことを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１０乃至請求項１８のいずれかにおいて、
前記半導体メモリは、ダイナミックランダムアクセスメモリである
ことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１９において、
前記半導体集積回路の半導体チップと、前記半導体メモリとしての前記ダイナミックランダムアクセスメモリの半導体チップとは、単一の封止パッケージに内蔵された
ことを特徴とする半導体集積回路の動作方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−２２１５３１（Ｐ２０１２−２２１５３１Ａ）
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願番号】特願２０１１−８６４６９（Ｐ２０１１−８６４６９）
【出願日】平成２３年４月８日（２０１１．４．８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願日】平成２３年４月８日（２０１１．４．８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]