半導体集積回路装置
【目的】 半導体記憶装置等の半導体集積回路装置において、データ書込み動作における誤書込みの要因を除去し、十分なデータホールド時間を常に確保する。
【構成】 入力データＤｉｎの遷移区間でのトランスファゲート１２０の動作を、一致回路１１０及びトランスファゲート制御回路８０によって禁止し、この入力データ遷移区間、ラッチ回路１３０を動作させてトランスファゲート１２０の出力側に接続された書込みデータ線１２５上の前サイクルの書込みデータＤＡを保持し、データホールド時間の常に安定したマージン確保を行う。
【構成】 入力データＤｉｎの遷移区間でのトランスファゲート１２０の動作を、一致回路１１０及びトランスファゲート制御回路８０によって禁止し、この入力データ遷移区間、ラッチ回路１３０を動作させてトランスファゲート１２０の出力側に接続された書込みデータ線１２５上の前サイクルの書込みデータＤＡを保持し、データホールド時間の常に安定したマージン確保を行う。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フリップフロップ構造のメモリセルを有するスタティックＲＡＭ（ランダム・アクセス・メモリ）等の半導体記憶装置等といった半導体集積回路装置に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路装置の一つである例えばスタテックＲＡＭのメモリライト（書込み）制御方式では、反転ライトイネーブル信号ＷＥと入力データＤｉｎとの相互関係にてライトタイミング（書込み時刻）が決定され、その反転ライトイネーブル信号ＷＥの立上りによってメモリライトを行っている。ライトイネーブル回路及びデータ入力回路には、それぞれ遅延成分が付加されており、選択されたワード線の立上り以降に、正しい書込みデータがメモリセルに書込まれるように設計される。このような従来のスタテックＲＡＭの一構成例を図２及び図３に示す。図２は、半導体集積回路装置の一つである従来のスタテックＲＡＭのメモリセルマトリクス部における概略の回路図である。
【０００３】このメモリセルマトリクス部では、複数のワード線ＷＬ１〜ＷＬｎと、複数対の相補的なビット線ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ対とを有し、それらの各交差箇所には、メモリセル１11〜１n1，…，１1n〜１nnがそれぞれ接続されている。各ビット線ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ対の一端には、負荷用のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２1a，２1b〜２na，２nb対がそれぞれ接続され、他端には、各カラム線ＣＬ1 〜ＣＬn によってオン，オフ動作する各トランスファゲート用のＮＭＯＳ３1a，３1b〜３na，３nb対を介して相補的なデータ線ＤＢａ，ＤＢｂ対が接続されている。データ線ＤＢａ，ＤＢｂ対の一端には、図３に示すメモリライト制御回路がインバータ４，５を介して接続され、該データ線ＤＢａ，ＤＢｂ対の他端には、図示しないデータ出力回路が接続されている。
【０００４】図３は、従来の図２のライト制御回路の構成例を示す回路図である。このメモリライト制御回路は、反転ライトイネーブル信号ＷＥを反転する複数段のバッファ用インバータ１１〜１３を有し、その出力側には、ライトイネーブル遅延回路２０及び２入力ＮＡＮＤゲート３０が接続されている。ライトイネーブル遅延回路２０は、反転ライトイネーブル信号ＷＥを所定時間遅らせる回路であり、複数段のインバータ２１〜２４及びキャパシタ２５，２６で構成されている。２入力ＮＡＮＤゲート３０は、ライトイネーブル遅延回路２０の出力と、インバータ１３の出力との否定論理積を求めて、反転内部ライトイネーブル信号Ｗを出力する回路である。
【０００５】また、データ書込み用の入力データＤｉｎは、２段のインバータ３１，３２に入力され、その出力側にデータ入力遅延回路４０が接続されている。データ入力遅延回路４０は、入力データＤｉｎを所定時間遅らせて内部入力データＤを出力する回路であり、複数段のインバータ４１〜４４及びキャパシタ４５〜４８で構成され、その出力側にトランスファゲート５０を介してライトアンプ６０が接続されている。
【０００６】トランスファゲート５０は、内部入力データＤを反転するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）５１ａ及びＮＭＯＳ５１ｂからなるＣＭＯＳインバータ５１と、該ＣＭＯＳインバータ５１に流れる電源電流のオン，オフ制御を行うＰＭＯＳ５２及びＮＭＯＳ５３と、反転内部ライトイネーブル信号Ｗを反転してＮＭＯＳ５３をゲート制御するインバータ５４とで、構成されている。ＰＭＯＳ５２は、反転内部ライトイネーブル信号Ｗによってオン，オフ制御される。ＣＭＯＳインバータ５１の出力側には、該インバータ出力を増幅して図２のインバータ４へ供給するライトアンプ６０が接続されている。
【０００７】次に、図２及び図３の動作を図４を参照しつつ説明する。図４は図３の動作タイムチャートである。ｔwcはライトサイクル時間、ｔasはアドレスＡＤのセットアップ時間、ｔdhはデータホールド時間（＝ライトマージン）、Ｒはワード線ＷＬ１〜ＷＬｎの活性化時刻（例えば、立上り時刻）、６１は内部入力データＤの誤書込み無しのときの波形、６２は誤書込みのおそれのあるときの波形である。
【０００８】次に、動作を説明する。例えば、図２のメモリセル１11に入力データＤｉｎを書込む場合、アドレスＡＤが遷移した後、アドレスセットアップ時間ｔasをおいて反転ライトイネーブル信号ＷＥを立下げる。反転ライトイネーブル信号ＷＥが立下ると、それがライトイネーブル遅延回路２０で遅延される。入力データＤｉｎをセットアップすると、該入力データＤｉｎがデータ入力遅延回路４０で遅延される。
【０００９】反転ライトイネーブル信号ＷＥがライトイネーブル遅延回路２０で一定時間遅れ、ＮＡＮＤゲート３０から出力される反転内部ライトイネーブル信号Ｗが立下り、トランスファーゲート５０内のＰＭＯＳ５２及びＮＭＯＳ５３がオンし、インバータ５１が動作状態となる。入力データＤｉｎがデータ入力遅延回路４０で遅延され、その遅延された内部入力データＤが、インバータ５１で反転され、ライトアンプ６０で増幅された後、インバータ４，５で相補的な書込みデータとなってデータ線ＤＢａ，ＤＢｂ対へ送られる。
【００１０】アドレスＡＤが図示しないデコーダでデコードされ、ワード線ＷＬ１が図４のＲ点で立下り、メモリセル１11がアクセス可能状態になる。反転ライトイネーブル信号ＷＥが立上ると、それがインバータ１１〜１３及びＮＡＮＤゲート３０へ伝えられ、該ＮＡＮＤゲート３０から出力される反転内部ライトイネーブル信号Ｗが直ちに立上り、トランスファゲート５０内のＰＭＯＳ５２及びＮＭＯＳ５３がオフし、インバータ５１がオフ状態となる。これにより、データ線ＤＢａ，ＤＢｂ対上の書込みデータが、アドレスＡＤにより選択されたカラム線ＣＬ１でオン状態となったトランスファゲート用ＮＭＯＳ３1a，３1bを介して、メモリセル１11に書込まれる。
【００１１】メモリライト制御回路にライトイネーブル遅延回路２０及びデータ入力遅延回路４０が設けられている理由は、次のようである。例えば、反転ライトイネーブル信号ＷＥが立下った後、図４のＲ点においてワード線ＷＬ１〜ＷＬｎが立上がると、そのＲ点以前では前アドレスＡＤのメモリセル１11〜１n1，…，１1n〜１nnが選択されており、このＲ点以前に入力データＤｉｎを遷移させると、該入力データＤｉｎが前アドレスＡＤのメモリセルに書込まれてしまう。そのため、ライトイネーブル遅延回路２０及びデータ入力遅延回路４０を設け、ワード線ＷＬ１〜ＷＬｎの立上りに合わせて、反転ライトイネーブル信号ＷＥ及び入力データＤｉｎをライトイネーブル遅延回路２０及びデータ入力遅延回路４０でそれぞれ所定時間遅延させるようにしている。
【００１２】
【発明が解決しようとする課題】しかしながら、上記構成の装置では、次のような課題があった。図３に示すように、メモリライト制御回路にライトイネーブル遅延回路２０及びデータ入力遅延回路４０を設け、ワード線ＷＬ１〜ＷＬｎの立上りに合わせて反転ライトイネーブル信号ＷＥ及び入力データＤｉｎをそれぞれ所定時間遅延させるようにしているため、実際に十分なデータホールド時間ｔdh（つまりライトマージン）を確保することが難しい。そのため、反転内部ライトイネーブル信号Ｗの立上りが遅すぎても、あるいは内部入力データＤの遷移が速すぎても、誤書込みを起こすという問題がある。
【００１３】即ち、図４のＲ２点以前で反転内部ライトイネーブル信号Ｗが立上れば、その立上り時の内部入力データＤがメモリセル１11〜１n1，…，１1n〜１nnに書込まれるため、波形６１のように誤書込みが起らない。しかし、回路定数の不都合等で、Ｒ１点以降で反転内部ライトイネーブル信号Ｗが立上ると、波形６２のように誤書込みのおそれがある。
【００１４】本発明は、前記従来技術が持っていた課題として、十分なデータホールド時間ｔdhを確保できないために、書込み動作において誤書込みのおそれが生じるという点について解決した半導体集積回路装置を提供するものである。
【００１５】
【課題を解決するための手段】本発明は、前記課題を解決するために、複数のワード線及びビット線の各交差箇所にそれぞれ接続された複数のメモリセルと、前記メモリセルに対する書込みデータを前記ワード線の活性化タイミングに合わせて所定時間遅延させるデータ入力遅延回路と、ライトイネーブル信号又はその逆相ライトイネーブル信号に基づきオン，オフ制御され、前記データ入力遅延回路から出力される書込みデータを前記ビット線側へ転送するトランスファゲートとを、備えた半導体記憶装置等の半導体集積回路装置において、次のような手段を講じている。
【００１６】即ち、本発明では、前記データ入力遅延回路の入力及び出力の一致／不一致状態を検出して前記書込みデータの遷移状態に対応した一致信号又は不一致信号を出力する一致回路と、前記一致回路の出力と前記ライトイネーブル信号又は逆相ライトイネーブル信号とに基づき前記トランスファゲートをオン，オフ制御するトランスファゲート制御回路と、前記一致回路の不一致信号に基づき、前記トランスファゲートから出力される書込みデータを所定時間保持するラッチ回路とを、設けている。
【００１７】
【作用】本発明によれば、以上のように半導体集積回路装置を構成したので、データ入力遅延回路の入，出力間に設けられた一致回路は、トランスファゲート制御回路を介して入力データ遷移区間でのトランスファゲートの動作を禁止し、この区間でラッチ回路を動作させる。これにより、ラッチ回路は前サイクルの書込みデータを保持し、データホールド時間ｔdhの常に安定したマージン確保を行う。従って、前記課題を解決できるのである。
【００１８】
【実施例】図１は本発明の実施例を示す半導体集積回路装置の一つであるスタテックＲＡＭにおけるメモリライト制御回路の構成ブロック図、及び図５はその構成例を示す回路図である。
【００１９】図１のメモリライト制御回路は、例えば従来の図２のようなメモリセルマトリクス部のライト制御を行うもので、反転ライトイネーブル信号ＷＥを反転する縦続接続された複数のインバータ７１〜７３を有し、その出力側にトランスファゲート制御回路８０が接続されている。トランスファゲート制御回路８０は、例えば２入力ＮＡＮＤゲート８１で構成されている。
【００２０】また、入力データＤｉｎには、それを反転する縦続接続された複数のインバータ９１，９２が設けられ、その出力側にデータ入力遅延回路１００が設けられている。データ入力遅延回路１００は、図２のワード線ＷＬ１〜ＷＬｎの活性化時刻（例えば、立上り時刻）等のタイミングをとるために入力データＤｉｎを所定時間遅延する回路であり、この入，出力間には一致回路１１０が接続されると共に、該データ入力遅延回路１００の出力側にトランスファーゲート１２０が接続されている。一致回路１１０は、データ入力遅延回路１１０の入力レベルと出力レベルの一致／不一致を検出し、一致信号又は不一致信号を出力する回路であり、その出力側がトランスファゲート制御用のトランスファゲート制御回路８０に接続されている。
【００２１】トランスファゲート１２０は、トランスファゲート制御回路８０から出力される反転内部ライトイネーブル信号Ｗに基づき、書込み動作及び読出し動作を制御する回路であり、データ入力遅延回路１００の出力を反転するＰＭＯＳ１２１ａ及びＮＭＯＳ１２１ｂからなるＣＭＯＳインバータ１２１と、該ＣＭＯＳインバータ１２１に対する電源電流の供給を制御するＰＭＯＳ１２２及びＮＭＯＳ１２３と、反転内部ライトイネーブル信号Ｗを反転してＮＭＯＳ１２３をゲート制御するインバータ１２４とで、構成されている。ＰＭＯＳ１２２は、反転内部ライトイネーブル信号Ｗによりゲート制御される。このトランスファゲート１２０は、書込みデータＤＡを書込みデータ線１２５へ出力する機能を有している。
【００２２】書込みデータ線１２５には、ラッチ回路１３０及びライトアンプ１４０が接続されている。ラッチ回路１３０は、一致回路１１０が不一致信号（ラッチ信号）ＬＨを出力中、前サイクルの書込みデータＤＡを保持する回路である。ライトアンプ１４０は、書込みデータＤＡを増幅し、図２のインバータ４，５を介してデータ線ＤＢａ，ＤＢｂ対へ送る回路である。
【００２３】図５において、データ入力遅延回路１００は、複数段のインバータ１０１〜１０４、及び複数のキャパシタ１０５〜１０８で構成されている。一致回路１１０は、データ入力遅延回路１００の入，出力間の否定論理和を求める２入力ＮＯＲゲート１１１と、該ＮＯＲゲート１１１の出力を反転するインバータ１１２と、データ入力遅延回路１１０の入，出力間の否定論理積を求める２入力ＮＡＮＤゲート１１３と、該インバータ１１２及びＮＡＮＤゲート１１３の出力の否定論理積を求めて一致信号／不一致信号を出力する２入力ＮＡＮＤゲート１１４とで、構成されている。ＮＡＮＤゲート１１４から出力される不一致信号（ラッチ信号）ＬＨは、ラッチ回路１３０へ供給される。
【００２４】ラッチ回路１３０は、ＰＭＯＳ１３１ａ，１３１ｂ及びＮＭＯＳ１３１ｃ，１３１ｄがたすき掛け接続されたフリップフロップ（以下、ＦＦという）１３１と、ラッチ信号ＬＨを反転するインバータ１３２と、該ラッチ信号ＬＨによりゲート制御されるＰＭＯＳ１３３と、インバータ１３２の出力によりゲート制御されるＮＭＯＳ１３４とで、構成されている。ＰＭＯＳ１３３及びＮＭＯＳ１３４は、ラッチ信号ＬＨによりＦＦ１３１のラッチ動作を制御する機能を有している。次に、図６R>６を参照しつつ図１及び図５の動作を説明する。図６は、図５の動作タイムチャートであり、ｔwcはライトサイクル時間、ｔasはアドレスセットアップ時間、ｔdhはデータホールド時間、ｔrcはリードサイクル時間である。
【００２５】アドレスＡＤが遷移してライトサイクル時間ｔwcになると、セットアップ時間ｔasの経過後、反転ライトイネーブル信号ＷＥが“Ｌ”レベルになる。反転ライトイネーブル信号ＷＥが“Ｌ”レベルになると、トランスファゲート制御回路８０から出力される反転内部ライトイネーブル信号Ｗが“Ｌ”レベルに立下り、トランスファゲート１２０内のＰＭＯＳ１２２及びＮＭＯＳ１２３がオンしてＣＭＯＳインバータ１２１が動作状態になる。
【００２６】入力データＤｉｎが入力されると、該入力データＤｉｎがデータ入力遅延回路１００で所定時間遅れた後、トランスファゲート１２０を介して書込みデータ線１２５へ送られる。入力データＤｉｎが遷移すると、一致回路１１０がデータ入力遅延回路１００の入，出力間のレベルの不一致を検出し、“Ｌ”レベルの不一致信号（ラッチ信号）ＬＨを出力する。すると、トランスファゲート制御回路８０から出力される反転内部ライトイネーブル信号Ｗが“Ｈ”レベルに立上り、トランスファゲート１２０がオフ状態となり、この時点で該トランスファゲート１２０を通過している書込みデータＤＡがライトアンプ１４０で増幅され、図２のインバータ４，５を介してデータ線ＤＢａ，ＤＢｂ対へ送られ、ビット線ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ対を介してメモリセル１11〜１n1，…，１1n〜１nnに書込まれる。
【００２７】次に、ライトサイクル時間ｔwcからリードサイクル時間ｔrcへ移るとき、入力アドレスＤｉｎの遷移と同時に反転ライトイネーブル信号ＷＥがライト（“Ｌ”レベル）からリード（“Ｈ”レベル）へ遷移し、かつ入力データＤｉｎが遷移した場合（ｔdh＝０ns）を考える。
【００２８】まず、入力データＤｉｎが遷移すると、それを一致回路１１０が検出し、“Ｌ”レベルの不一致信号（ラッチ信号）ＬＨを出力する。このラッチ信号ＬＨにより、ラッチ回路１３０内のＰＭＯＳ１３３及びＮＭＯＳ１３４がオンし、ＦＦ１３１が動作して該ＦＦ１３１によって書込みデータ線１２５上の前書込みデータＤＡを保持する。
【００２９】一致回路１１０が“Ｌ”レベルの不一致信号（ラッチ信号）ＬＨを出力すると、トランスファゲート制御回路８０が“Ｈ”レベルの反転内部ライトイネーブル信号Ｗを出力し、トランスファゲート１２０内のＰＭＯＳ１２２及びＮＭＯＳ１２３をオフしてＣＭＯＳインバータ１２１を非動作状態にする。これにより、トランスファゲート１２０の出力側に接続された書込みデータ線１２５が、前サイクルの書込みデータＤＡを保持する。
【００３０】入力データＤｉｎがデータ入力遅延回路１００で所定時間遅延すると、一致回路１１０が“Ｈ”レベルの一致信号を出力する。すると、ラッチ信号ＬＨが“Ｈ”レベルに立上ってラッチ回路１３０が非動作状態になると共に、トランスファーゲート制御回路８０内のＮＡＮＤゲート８１が開く。この入力データ遅延区間（ラッチ回路ＬＨの“Ｌ”レベル区間）にて、トランスファゲート１２０が遮断されるため、反転ライトイネーブル信号ＷＥが無視される。
【００３１】以上のように、本実施例では、次のような利点を有している。本実施例では、従来の図３のライトイネーブル遅延回路２０を削除して新たに一致回路１１０を設け、該ライトイネーブル遅延回路２０の機能をデータ入力遅延回路１００で共用させるようにしている。そのため、反転内部ライトイネーブル信号Ｗと入力データＤｉｎのタイミングが多少ずれても、正しい入力データＤｉｎがトランスファゲート１２０に到達するまで、入力が禁止され、十分なデータホールド時間ｔdhを確保しながら、安定な動作が行われ、それによって誤書込みを的確に防止できる。
【００３２】なお、本発明は上記実施例に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（ａ）図２のメモリセルマトリクス部及び図５のライト制御回路は、図示以外回路構成に変形することも可能である。
【００３３】例えば、図７は図１の他の回路図を示すもので、図５のトランスファゲート回路１２０及びラッチ回路１３０が他の構成のトランスファゲート１２０Ａ及びラッチ回路１３０Ａで構成されている。トランスファゲート１２０Ａは、図５のＣＭＯＳインバータ１２１に代えて、ＮＭＯＳ１２５ａ，１２５ｂからなるインバータ１２５で構成され、さらに該インバータ１２５をオン，オフ制御するトランジスタがＮＭＯＳ１２３，１２６で構成されている。また、ラッチ回路１３０Ａは、図５R>５のＦＦ１３１に代えて、４つのＮＭＯＳがたすき掛け接続されたＦＦ１３５で構成され、該ＦＦ１３５をオン，オフ動作するトランジスタが２つのＮＭＯＳ１３４，１３６で構成されている。このような回路構成にしても、図５と同一の動作を行う。
【００３４】（ｂ）上記実施例では、半導体集積回路装置としてスタテックＲＡＭの例を挙げたが、他の半導体メモリ等の半導体集積回路装置にも、上記実施例を適用できる。
【００３５】
【発明の効果】以上詳細に説明したように、本発明によれば、データ入力遅延回路の入，出力間に一致回路を設け、該一致回路の出力により、トランスファゲート制御回路を介して入力データ遷移区間でのトランスファゲートの動作を禁止し、この区間、ラッチ回路を動作させることによって前サイクルの書込みデータを保持する。そのため、ライトイネーブル信号又はその逆相ライトイネーブル信号に基づいてトランスファゲート制御回路から出力される内部ライトイネーブル信号と、入力データとのタイミングが多少ずれても、正しい入力データがトランスファーゲートに到達するまで、入力が禁止され、十分なデータホールド時間を確保しながら安定な動作が行われ、それによって誤書込みを的確に防止できる。
【図面の簡単な説明】
【図１】本発明の実施例を示すスタテックＲＡＭにおけるメモリライト制御回路の構成ブロック図である。
【図２】従来のスタテックＲＡＭにおけるメモリセルマトリクス部の回路図である。
【図３】図２のメモリセルマトリクス部に対するメモリライト制御回路の回路図である。
【図４】図３の動作を示すタイムチャートである。
【図５】図１の回路図である。
【図６】図５の動作を示すタイムチャートである。
【図７】図１の他の回路図である。
【符号の説明】
１11〜１n1，…，１1n〜１nn メモリセル
８０ トランスファゲート制御回路
１００ データ入力遅延回路
１１０ 一致回路
１２０ トランスファゲート
１３０ ラッチ回路
ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ ビット線
ＤＢａ，ＤＢｂ データ線
Ｄｉｎ 入力データ
ＤＡ 書込みデータ
ＬＨ ラッチ信号
ＷＥ 反転ライトイネーブル信号
Ｗ 反転内部ライトイネーブル信号
【０００１】
【産業上の利用分野】本発明は、フリップフロップ構造のメモリセルを有するスタティックＲＡＭ（ランダム・アクセス・メモリ）等の半導体記憶装置等といった半導体集積回路装置に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路装置の一つである例えばスタテックＲＡＭのメモリライト（書込み）制御方式では、反転ライトイネーブル信号ＷＥと入力データＤｉｎとの相互関係にてライトタイミング（書込み時刻）が決定され、その反転ライトイネーブル信号ＷＥの立上りによってメモリライトを行っている。ライトイネーブル回路及びデータ入力回路には、それぞれ遅延成分が付加されており、選択されたワード線の立上り以降に、正しい書込みデータがメモリセルに書込まれるように設計される。このような従来のスタテックＲＡＭの一構成例を図２及び図３に示す。図２は、半導体集積回路装置の一つである従来のスタテックＲＡＭのメモリセルマトリクス部における概略の回路図である。
【０００３】このメモリセルマトリクス部では、複数のワード線ＷＬ１〜ＷＬｎと、複数対の相補的なビット線ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ対とを有し、それらの各交差箇所には、メモリセル１11〜１n1，…，１1n〜１nnがそれぞれ接続されている。各ビット線ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ対の一端には、負荷用のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２1a，２1b〜２na，２nb対がそれぞれ接続され、他端には、各カラム線ＣＬ1 〜ＣＬn によってオン，オフ動作する各トランスファゲート用のＮＭＯＳ３1a，３1b〜３na，３nb対を介して相補的なデータ線ＤＢａ，ＤＢｂ対が接続されている。データ線ＤＢａ，ＤＢｂ対の一端には、図３に示すメモリライト制御回路がインバータ４，５を介して接続され、該データ線ＤＢａ，ＤＢｂ対の他端には、図示しないデータ出力回路が接続されている。
【０００４】図３は、従来の図２のライト制御回路の構成例を示す回路図である。このメモリライト制御回路は、反転ライトイネーブル信号ＷＥを反転する複数段のバッファ用インバータ１１〜１３を有し、その出力側には、ライトイネーブル遅延回路２０及び２入力ＮＡＮＤゲート３０が接続されている。ライトイネーブル遅延回路２０は、反転ライトイネーブル信号ＷＥを所定時間遅らせる回路であり、複数段のインバータ２１〜２４及びキャパシタ２５，２６で構成されている。２入力ＮＡＮＤゲート３０は、ライトイネーブル遅延回路２０の出力と、インバータ１３の出力との否定論理積を求めて、反転内部ライトイネーブル信号Ｗを出力する回路である。
【０００５】また、データ書込み用の入力データＤｉｎは、２段のインバータ３１，３２に入力され、その出力側にデータ入力遅延回路４０が接続されている。データ入力遅延回路４０は、入力データＤｉｎを所定時間遅らせて内部入力データＤを出力する回路であり、複数段のインバータ４１〜４４及びキャパシタ４５〜４８で構成され、その出力側にトランスファゲート５０を介してライトアンプ６０が接続されている。
【０００６】トランスファゲート５０は、内部入力データＤを反転するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）５１ａ及びＮＭＯＳ５１ｂからなるＣＭＯＳインバータ５１と、該ＣＭＯＳインバータ５１に流れる電源電流のオン，オフ制御を行うＰＭＯＳ５２及びＮＭＯＳ５３と、反転内部ライトイネーブル信号Ｗを反転してＮＭＯＳ５３をゲート制御するインバータ５４とで、構成されている。ＰＭＯＳ５２は、反転内部ライトイネーブル信号Ｗによってオン，オフ制御される。ＣＭＯＳインバータ５１の出力側には、該インバータ出力を増幅して図２のインバータ４へ供給するライトアンプ６０が接続されている。
【０００７】次に、図２及び図３の動作を図４を参照しつつ説明する。図４は図３の動作タイムチャートである。ｔwcはライトサイクル時間、ｔasはアドレスＡＤのセットアップ時間、ｔdhはデータホールド時間（＝ライトマージン）、Ｒはワード線ＷＬ１〜ＷＬｎの活性化時刻（例えば、立上り時刻）、６１は内部入力データＤの誤書込み無しのときの波形、６２は誤書込みのおそれのあるときの波形である。
【０００８】次に、動作を説明する。例えば、図２のメモリセル１11に入力データＤｉｎを書込む場合、アドレスＡＤが遷移した後、アドレスセットアップ時間ｔasをおいて反転ライトイネーブル信号ＷＥを立下げる。反転ライトイネーブル信号ＷＥが立下ると、それがライトイネーブル遅延回路２０で遅延される。入力データＤｉｎをセットアップすると、該入力データＤｉｎがデータ入力遅延回路４０で遅延される。
【０００９】反転ライトイネーブル信号ＷＥがライトイネーブル遅延回路２０で一定時間遅れ、ＮＡＮＤゲート３０から出力される反転内部ライトイネーブル信号Ｗが立下り、トランスファーゲート５０内のＰＭＯＳ５２及びＮＭＯＳ５３がオンし、インバータ５１が動作状態となる。入力データＤｉｎがデータ入力遅延回路４０で遅延され、その遅延された内部入力データＤが、インバータ５１で反転され、ライトアンプ６０で増幅された後、インバータ４，５で相補的な書込みデータとなってデータ線ＤＢａ，ＤＢｂ対へ送られる。
【００１０】アドレスＡＤが図示しないデコーダでデコードされ、ワード線ＷＬ１が図４のＲ点で立下り、メモリセル１11がアクセス可能状態になる。反転ライトイネーブル信号ＷＥが立上ると、それがインバータ１１〜１３及びＮＡＮＤゲート３０へ伝えられ、該ＮＡＮＤゲート３０から出力される反転内部ライトイネーブル信号Ｗが直ちに立上り、トランスファゲート５０内のＰＭＯＳ５２及びＮＭＯＳ５３がオフし、インバータ５１がオフ状態となる。これにより、データ線ＤＢａ，ＤＢｂ対上の書込みデータが、アドレスＡＤにより選択されたカラム線ＣＬ１でオン状態となったトランスファゲート用ＮＭＯＳ３1a，３1bを介して、メモリセル１11に書込まれる。
【００１１】メモリライト制御回路にライトイネーブル遅延回路２０及びデータ入力遅延回路４０が設けられている理由は、次のようである。例えば、反転ライトイネーブル信号ＷＥが立下った後、図４のＲ点においてワード線ＷＬ１〜ＷＬｎが立上がると、そのＲ点以前では前アドレスＡＤのメモリセル１11〜１n1，…，１1n〜１nnが選択されており、このＲ点以前に入力データＤｉｎを遷移させると、該入力データＤｉｎが前アドレスＡＤのメモリセルに書込まれてしまう。そのため、ライトイネーブル遅延回路２０及びデータ入力遅延回路４０を設け、ワード線ＷＬ１〜ＷＬｎの立上りに合わせて、反転ライトイネーブル信号ＷＥ及び入力データＤｉｎをライトイネーブル遅延回路２０及びデータ入力遅延回路４０でそれぞれ所定時間遅延させるようにしている。
【００１２】
【発明が解決しようとする課題】しかしながら、上記構成の装置では、次のような課題があった。図３に示すように、メモリライト制御回路にライトイネーブル遅延回路２０及びデータ入力遅延回路４０を設け、ワード線ＷＬ１〜ＷＬｎの立上りに合わせて反転ライトイネーブル信号ＷＥ及び入力データＤｉｎをそれぞれ所定時間遅延させるようにしているため、実際に十分なデータホールド時間ｔdh（つまりライトマージン）を確保することが難しい。そのため、反転内部ライトイネーブル信号Ｗの立上りが遅すぎても、あるいは内部入力データＤの遷移が速すぎても、誤書込みを起こすという問題がある。
【００１３】即ち、図４のＲ２点以前で反転内部ライトイネーブル信号Ｗが立上れば、その立上り時の内部入力データＤがメモリセル１11〜１n1，…，１1n〜１nnに書込まれるため、波形６１のように誤書込みが起らない。しかし、回路定数の不都合等で、Ｒ１点以降で反転内部ライトイネーブル信号Ｗが立上ると、波形６２のように誤書込みのおそれがある。
【００１４】本発明は、前記従来技術が持っていた課題として、十分なデータホールド時間ｔdhを確保できないために、書込み動作において誤書込みのおそれが生じるという点について解決した半導体集積回路装置を提供するものである。
【００１５】
【課題を解決するための手段】本発明は、前記課題を解決するために、複数のワード線及びビット線の各交差箇所にそれぞれ接続された複数のメモリセルと、前記メモリセルに対する書込みデータを前記ワード線の活性化タイミングに合わせて所定時間遅延させるデータ入力遅延回路と、ライトイネーブル信号又はその逆相ライトイネーブル信号に基づきオン，オフ制御され、前記データ入力遅延回路から出力される書込みデータを前記ビット線側へ転送するトランスファゲートとを、備えた半導体記憶装置等の半導体集積回路装置において、次のような手段を講じている。
【００１６】即ち、本発明では、前記データ入力遅延回路の入力及び出力の一致／不一致状態を検出して前記書込みデータの遷移状態に対応した一致信号又は不一致信号を出力する一致回路と、前記一致回路の出力と前記ライトイネーブル信号又は逆相ライトイネーブル信号とに基づき前記トランスファゲートをオン，オフ制御するトランスファゲート制御回路と、前記一致回路の不一致信号に基づき、前記トランスファゲートから出力される書込みデータを所定時間保持するラッチ回路とを、設けている。
【００１７】
【作用】本発明によれば、以上のように半導体集積回路装置を構成したので、データ入力遅延回路の入，出力間に設けられた一致回路は、トランスファゲート制御回路を介して入力データ遷移区間でのトランスファゲートの動作を禁止し、この区間でラッチ回路を動作させる。これにより、ラッチ回路は前サイクルの書込みデータを保持し、データホールド時間ｔdhの常に安定したマージン確保を行う。従って、前記課題を解決できるのである。
【００１８】
【実施例】図１は本発明の実施例を示す半導体集積回路装置の一つであるスタテックＲＡＭにおけるメモリライト制御回路の構成ブロック図、及び図５はその構成例を示す回路図である。
【００１９】図１のメモリライト制御回路は、例えば従来の図２のようなメモリセルマトリクス部のライト制御を行うもので、反転ライトイネーブル信号ＷＥを反転する縦続接続された複数のインバータ７１〜７３を有し、その出力側にトランスファゲート制御回路８０が接続されている。トランスファゲート制御回路８０は、例えば２入力ＮＡＮＤゲート８１で構成されている。
【００２０】また、入力データＤｉｎには、それを反転する縦続接続された複数のインバータ９１，９２が設けられ、その出力側にデータ入力遅延回路１００が設けられている。データ入力遅延回路１００は、図２のワード線ＷＬ１〜ＷＬｎの活性化時刻（例えば、立上り時刻）等のタイミングをとるために入力データＤｉｎを所定時間遅延する回路であり、この入，出力間には一致回路１１０が接続されると共に、該データ入力遅延回路１００の出力側にトランスファーゲート１２０が接続されている。一致回路１１０は、データ入力遅延回路１１０の入力レベルと出力レベルの一致／不一致を検出し、一致信号又は不一致信号を出力する回路であり、その出力側がトランスファゲート制御用のトランスファゲート制御回路８０に接続されている。
【００２１】トランスファゲート１２０は、トランスファゲート制御回路８０から出力される反転内部ライトイネーブル信号Ｗに基づき、書込み動作及び読出し動作を制御する回路であり、データ入力遅延回路１００の出力を反転するＰＭＯＳ１２１ａ及びＮＭＯＳ１２１ｂからなるＣＭＯＳインバータ１２１と、該ＣＭＯＳインバータ１２１に対する電源電流の供給を制御するＰＭＯＳ１２２及びＮＭＯＳ１２３と、反転内部ライトイネーブル信号Ｗを反転してＮＭＯＳ１２３をゲート制御するインバータ１２４とで、構成されている。ＰＭＯＳ１２２は、反転内部ライトイネーブル信号Ｗによりゲート制御される。このトランスファゲート１２０は、書込みデータＤＡを書込みデータ線１２５へ出力する機能を有している。
【００２２】書込みデータ線１２５には、ラッチ回路１３０及びライトアンプ１４０が接続されている。ラッチ回路１３０は、一致回路１１０が不一致信号（ラッチ信号）ＬＨを出力中、前サイクルの書込みデータＤＡを保持する回路である。ライトアンプ１４０は、書込みデータＤＡを増幅し、図２のインバータ４，５を介してデータ線ＤＢａ，ＤＢｂ対へ送る回路である。
【００２３】図５において、データ入力遅延回路１００は、複数段のインバータ１０１〜１０４、及び複数のキャパシタ１０５〜１０８で構成されている。一致回路１１０は、データ入力遅延回路１００の入，出力間の否定論理和を求める２入力ＮＯＲゲート１１１と、該ＮＯＲゲート１１１の出力を反転するインバータ１１２と、データ入力遅延回路１１０の入，出力間の否定論理積を求める２入力ＮＡＮＤゲート１１３と、該インバータ１１２及びＮＡＮＤゲート１１３の出力の否定論理積を求めて一致信号／不一致信号を出力する２入力ＮＡＮＤゲート１１４とで、構成されている。ＮＡＮＤゲート１１４から出力される不一致信号（ラッチ信号）ＬＨは、ラッチ回路１３０へ供給される。
【００２４】ラッチ回路１３０は、ＰＭＯＳ１３１ａ，１３１ｂ及びＮＭＯＳ１３１ｃ，１３１ｄがたすき掛け接続されたフリップフロップ（以下、ＦＦという）１３１と、ラッチ信号ＬＨを反転するインバータ１３２と、該ラッチ信号ＬＨによりゲート制御されるＰＭＯＳ１３３と、インバータ１３２の出力によりゲート制御されるＮＭＯＳ１３４とで、構成されている。ＰＭＯＳ１３３及びＮＭＯＳ１３４は、ラッチ信号ＬＨによりＦＦ１３１のラッチ動作を制御する機能を有している。次に、図６R>６を参照しつつ図１及び図５の動作を説明する。図６は、図５の動作タイムチャートであり、ｔwcはライトサイクル時間、ｔasはアドレスセットアップ時間、ｔdhはデータホールド時間、ｔrcはリードサイクル時間である。
【００２５】アドレスＡＤが遷移してライトサイクル時間ｔwcになると、セットアップ時間ｔasの経過後、反転ライトイネーブル信号ＷＥが“Ｌ”レベルになる。反転ライトイネーブル信号ＷＥが“Ｌ”レベルになると、トランスファゲート制御回路８０から出力される反転内部ライトイネーブル信号Ｗが“Ｌ”レベルに立下り、トランスファゲート１２０内のＰＭＯＳ１２２及びＮＭＯＳ１２３がオンしてＣＭＯＳインバータ１２１が動作状態になる。
【００２６】入力データＤｉｎが入力されると、該入力データＤｉｎがデータ入力遅延回路１００で所定時間遅れた後、トランスファゲート１２０を介して書込みデータ線１２５へ送られる。入力データＤｉｎが遷移すると、一致回路１１０がデータ入力遅延回路１００の入，出力間のレベルの不一致を検出し、“Ｌ”レベルの不一致信号（ラッチ信号）ＬＨを出力する。すると、トランスファゲート制御回路８０から出力される反転内部ライトイネーブル信号Ｗが“Ｈ”レベルに立上り、トランスファゲート１２０がオフ状態となり、この時点で該トランスファゲート１２０を通過している書込みデータＤＡがライトアンプ１４０で増幅され、図２のインバータ４，５を介してデータ線ＤＢａ，ＤＢｂ対へ送られ、ビット線ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ対を介してメモリセル１11〜１n1，…，１1n〜１nnに書込まれる。
【００２７】次に、ライトサイクル時間ｔwcからリードサイクル時間ｔrcへ移るとき、入力アドレスＤｉｎの遷移と同時に反転ライトイネーブル信号ＷＥがライト（“Ｌ”レベル）からリード（“Ｈ”レベル）へ遷移し、かつ入力データＤｉｎが遷移した場合（ｔdh＝０ns）を考える。
【００２８】まず、入力データＤｉｎが遷移すると、それを一致回路１１０が検出し、“Ｌ”レベルの不一致信号（ラッチ信号）ＬＨを出力する。このラッチ信号ＬＨにより、ラッチ回路１３０内のＰＭＯＳ１３３及びＮＭＯＳ１３４がオンし、ＦＦ１３１が動作して該ＦＦ１３１によって書込みデータ線１２５上の前書込みデータＤＡを保持する。
【００２９】一致回路１１０が“Ｌ”レベルの不一致信号（ラッチ信号）ＬＨを出力すると、トランスファゲート制御回路８０が“Ｈ”レベルの反転内部ライトイネーブル信号Ｗを出力し、トランスファゲート１２０内のＰＭＯＳ１２２及びＮＭＯＳ１２３をオフしてＣＭＯＳインバータ１２１を非動作状態にする。これにより、トランスファゲート１２０の出力側に接続された書込みデータ線１２５が、前サイクルの書込みデータＤＡを保持する。
【００３０】入力データＤｉｎがデータ入力遅延回路１００で所定時間遅延すると、一致回路１１０が“Ｈ”レベルの一致信号を出力する。すると、ラッチ信号ＬＨが“Ｈ”レベルに立上ってラッチ回路１３０が非動作状態になると共に、トランスファーゲート制御回路８０内のＮＡＮＤゲート８１が開く。この入力データ遅延区間（ラッチ回路ＬＨの“Ｌ”レベル区間）にて、トランスファゲート１２０が遮断されるため、反転ライトイネーブル信号ＷＥが無視される。
【００３１】以上のように、本実施例では、次のような利点を有している。本実施例では、従来の図３のライトイネーブル遅延回路２０を削除して新たに一致回路１１０を設け、該ライトイネーブル遅延回路２０の機能をデータ入力遅延回路１００で共用させるようにしている。そのため、反転内部ライトイネーブル信号Ｗと入力データＤｉｎのタイミングが多少ずれても、正しい入力データＤｉｎがトランスファゲート１２０に到達するまで、入力が禁止され、十分なデータホールド時間ｔdhを確保しながら、安定な動作が行われ、それによって誤書込みを的確に防止できる。
【００３２】なお、本発明は上記実施例に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（ａ）図２のメモリセルマトリクス部及び図５のライト制御回路は、図示以外回路構成に変形することも可能である。
【００３３】例えば、図７は図１の他の回路図を示すもので、図５のトランスファゲート回路１２０及びラッチ回路１３０が他の構成のトランスファゲート１２０Ａ及びラッチ回路１３０Ａで構成されている。トランスファゲート１２０Ａは、図５のＣＭＯＳインバータ１２１に代えて、ＮＭＯＳ１２５ａ，１２５ｂからなるインバータ１２５で構成され、さらに該インバータ１２５をオン，オフ制御するトランジスタがＮＭＯＳ１２３，１２６で構成されている。また、ラッチ回路１３０Ａは、図５R>５のＦＦ１３１に代えて、４つのＮＭＯＳがたすき掛け接続されたＦＦ１３５で構成され、該ＦＦ１３５をオン，オフ動作するトランジスタが２つのＮＭＯＳ１３４，１３６で構成されている。このような回路構成にしても、図５と同一の動作を行う。
【００３４】（ｂ）上記実施例では、半導体集積回路装置としてスタテックＲＡＭの例を挙げたが、他の半導体メモリ等の半導体集積回路装置にも、上記実施例を適用できる。
【００３５】
【発明の効果】以上詳細に説明したように、本発明によれば、データ入力遅延回路の入，出力間に一致回路を設け、該一致回路の出力により、トランスファゲート制御回路を介して入力データ遷移区間でのトランスファゲートの動作を禁止し、この区間、ラッチ回路を動作させることによって前サイクルの書込みデータを保持する。そのため、ライトイネーブル信号又はその逆相ライトイネーブル信号に基づいてトランスファゲート制御回路から出力される内部ライトイネーブル信号と、入力データとのタイミングが多少ずれても、正しい入力データがトランスファーゲートに到達するまで、入力が禁止され、十分なデータホールド時間を確保しながら安定な動作が行われ、それによって誤書込みを的確に防止できる。
【図面の簡単な説明】
【図１】本発明の実施例を示すスタテックＲＡＭにおけるメモリライト制御回路の構成ブロック図である。
【図２】従来のスタテックＲＡＭにおけるメモリセルマトリクス部の回路図である。
【図３】図２のメモリセルマトリクス部に対するメモリライト制御回路の回路図である。
【図４】図３の動作を示すタイムチャートである。
【図５】図１の回路図である。
【図６】図５の動作を示すタイムチャートである。
【図７】図１の他の回路図である。
【符号の説明】
１11〜１n1，…，１1n〜１nn メモリセル
８０ トランスファゲート制御回路
１００ データ入力遅延回路
１１０ 一致回路
１２０ トランスファゲート
１３０ ラッチ回路
ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ ビット線
ＤＢａ，ＤＢｂ データ線
Ｄｉｎ 入力データ
ＤＡ 書込みデータ
ＬＨ ラッチ信号
ＷＥ 反転ライトイネーブル信号
Ｗ 反転内部ライトイネーブル信号
【特許請求の範囲】
【請求項１】 複数のワード線及びビット線の各交差箇所にそれぞれ接続された複数のメモリセルと、前記メモリセルに対する書込みデータを前記ワード線の活性化タイミングに合わせて所定時間遅延させるデータ入力遅延回路と、ライトイネーブル信号又はその逆相ライトイネーブル信号に基づきオン，オフ制御され、前記データ入力遅延回路から出力される書込みデータを前記ビット線側へ転送するトランスファゲートとを、備えた半導体集積回路装置において、前記データ入力遅延回路の入力及び出力の一致／不一致状態を検出して前記書込みデータの遷移状態に対応した一致信号又は不一致信号を出力する一致回路と、前記一致回路の出力と前記ライトイネーブル信号又は逆相ライトイネーブル信号とに基づき前記トランスファゲートをオン，オフ制御するトランスファゲート制御回路と、前記一致回路の不一致信号に基づき、前記トランスファゲートから出力される書込みデータを所定時間保持するラッチ回路とを、設けたことを特徴とする半導体集積回路装置。
【請求項１】 複数のワード線及びビット線の各交差箇所にそれぞれ接続された複数のメモリセルと、前記メモリセルに対する書込みデータを前記ワード線の活性化タイミングに合わせて所定時間遅延させるデータ入力遅延回路と、ライトイネーブル信号又はその逆相ライトイネーブル信号に基づきオン，オフ制御され、前記データ入力遅延回路から出力される書込みデータを前記ビット線側へ転送するトランスファゲートとを、備えた半導体集積回路装置において、前記データ入力遅延回路の入力及び出力の一致／不一致状態を検出して前記書込みデータの遷移状態に対応した一致信号又は不一致信号を出力する一致回路と、前記一致回路の出力と前記ライトイネーブル信号又は逆相ライトイネーブル信号とに基づき前記トランスファゲートをオン，オフ制御するトランスファゲート制御回路と、前記一致回路の不一致信号に基づき、前記トランスファゲートから出力される書込みデータを所定時間保持するラッチ回路とを、設けたことを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開平５−１６６３７６
【公開日】平成５年（１９９３）７月２日
【国際特許分類】
【出願番号】特願平３−３３６４３９
【出願日】平成３年（１９９１）１２月１９日
【出願人】（５９１０４９８９３）株式会社沖マイクロデザイン宮崎 (127)
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【公開日】平成５年（１９９３）７月２日
【国際特許分類】
【出願日】平成３年（１９９１）１２月１９日
【出願人】（５９１０４９８９３）株式会社沖マイクロデザイン宮崎 (127)
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
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