回路シミュレーション方法
【課題】半導体抵抗素子の端子部寄生抵抗を正確に見積もることができる回路シミュレーション方法。
【解決手段】端子部と抵抗本体部とを有するウェル抵抗素子１０２と、端子部上に形成されたコンタクトＣＴと、を備えた半導体回路のシミュレーション方法。コンタクトＣＴと抵抗本体部との間の端子部の寄生抵抗Ｒｔ０を、次式によりモデル化する（ただし、ρ０、Ｌ'０、Ｗ'０：フィッティングパラメータ、Ｌ'：前記ウェル抵抗素子の長手方向の前記端子部の長さ、Ｗ'：前記ウェル抵抗素子の幅方向の前記端子部の幅）。
【解決手段】端子部と抵抗本体部とを有するウェル抵抗素子１０２と、端子部上に形成されたコンタクトＣＴと、を備えた半導体回路のシミュレーション方法。コンタクトＣＴと抵抗本体部との間の端子部の寄生抵抗Ｒｔ０を、次式によりモデル化する（ただし、ρ０、Ｌ'０、Ｗ'０：フィッティングパラメータ、Ｌ'：前記ウェル抵抗素子の長手方向の前記端子部の長さ、Ｗ'：前記ウェル抵抗素子の幅方向の前記端子部の幅）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路シミュレーション方法に関し、特にウェル抵抗素子を備えた回路に対する回路シミュレーション方法に関する。
【背景技術】
【０００２】
半導体集積回路の微細化によりロジック回路の面積は縮小されるのに対し、アナログ回路は必ずしも縮小されない。そのため、アナログ回路の面積縮小は、コスト削減のための大きな課題になりつつある。アナログ回路の面積縮小を阻害する原因として、抵抗素子の面積縮小が難しい点を挙げることができる。ここで、ウェル抵抗素子の端子部（開口部）は、タップ及びタップ上に規則的に配置された複数のコンタクトを介して配線と接続されている。ここで、抵抗素子の端子部の抵抗（以下、端子部寄生抵抗という）は、正確に見積もることが難しかった。
【０００３】
端子部寄生抵抗の見積り誤差があると、その誤差を見込んでマージンを大きくするか、見積り誤差が無視できるようなレイアウト設計を行う必要がある。いずれの場合も回路面積の増大につながる。特に近年の微細化に伴い、端子部寄生抵抗の主要素の１つであるコンタクトの抵抗が加速度的に大きくなっている。そのため、端子部寄生抵抗が抵抗素子本体の抵抗に対して相対的に大きくなり、端子部寄生抵抗の見積り誤差の問題がより顕著になってきた。
【０００４】
一般に、端子部寄生抵抗を見積もるには、レイアウト設計後にＬＰＥ（Layout Parameter Extraction）ツールを用いて複雑な寄生抵抗ネットを抽出する必要があった。さらに、回路シミュレーション時間を短縮するためには、逐次的な手計算や回路縮退ツールにより回路縮退を行う必要がある。しかしながら、これらの手法は手間がかかったり、ＬＰＥツールに起因した見積もり誤差が含まれるという問題があった。
【０００５】
そもそも、ＬＰＥツールを用いた検証後に、回路設計を見直すとなると、極めて設計効率が悪い。そのため、レイアウト設計前の回路設計段階において、端子部寄生抵抗を見積もる必要がある。この場合、ＬＰＥツールを用いることはできないため、従来は簡易的に端子部寄生抵抗を見積もる手法が用いられてきた。具体的には、端子部寄生抵抗が開口部の面積に反比例するとみなすものである。同様の考え方として、特許文献１では、バイポーラトランジスタのエミッタの寄生抵抗が拡散層の開口部の面積に反比例するとしてモデル化している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−４９８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、実際には、ウェル抵抗素子の開口部を拡大しても、抵抗素子の長手方向の寄生抵抗により、開口部下における抵抗素子本体から遠い領域は端子部寄生抵抗の低減に寄与できず、見積もり誤差が生じる。その結果、レイアウト設計後の回路シミュレーション結果が設計値と乖離し、結局回路設計及びレイアウト設計の見直しが必要となるおそれがあった。
【課題を解決するための手段】
【０００８】
本発明に係る回路シミュレーション方法は、
端子部と抵抗本体部とを有するウェル抵抗素子と、
前記端子部上に形成されたコンタクトと、を備えた半導体回路のシミュレーション方法であって、
前記コンタクトと前記抵抗本体部との間の前記端子部の寄生抵抗Ｒｔ０を、次式によりモデル化するものである。
（ただし、ρ０、Ｌ'０、Ｗ'０：フィッティングパラメータ、
Ｌ'：前記ウェル抵抗素子の長手方向の前記端子部の長さ、
Ｗ'：前記ウェル抵抗素子の幅方向の前記端子部の幅、である。）
【０００９】
本発明では、物理的考察に基づくフィッティングパラメータρ０、Ｌ'０、Ｗ'０を導入することにより、ウェル抵抗素子の端子部寄生抵抗Ｒｔ０を正確に見積もることができる。
【発明の効果】
【００１０】
本発明によれば、ウェル抵抗素子の端子部寄生抵抗を正確に見積もることができる回路シミュレーション方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１Ａ】実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための縦断面図である。
【図１Ｂ】実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための平面図である。
【図１Ｃ】実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための横断面図である。
【図１Ｄ】実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部の等価回路である。
【図２】端子部寄生抵抗Ｒｔ０のタップＴＡＰの幅Ｗ'依存性を示す模式的に示すグラフである。
【図３】端子部寄生抵抗Ｒｔ０のタップＴＡＰの長さＬ'依存性を示す模式的に示すグラフである。
【図４】実施の形態１に係る回路シミュレーション方法と比較例に係る回路シミュレーション方法によるシミュレーション結果及び実測結果を示すグラフである。
【図５】実施の形態２に係る回路シミュレーション方法と比較例に係る回路シミュレーション方法によるシミュレーション結果及び実測結果を示すグラフである。
【図６Ａ】実施の形態３に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための断面図である。
【図６Ｂ】実施の形態３に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための平面図である。
【図６Ｃ】実施の形態３に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部の等価回路である。
【発明を実施するための形態】
【００１２】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１３】
（実施の形態１）
図１Ａ〜１Ｄを参照して本発明の第１の実施の形態に係る回路シミュレーション方法のモデル化対象となる半導体抵抗素子の端子部寄生抵抗について説明する。図１Ａは、実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための半導体抵抗素子長手方向の断面図（縦断面図）である。また、図１Ｃは、実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための半導体抵抗素子幅方向の断面図（横断面図）である。
【００１４】
図１Ａ、１Ｃに示すように、抵抗素子１０２上には素子分離層ＳＴＩが形成されている。この素子分離層ＳＴＩは、抵抗素子１０２上の略全面に形成されているが、図１Ａ、１Ｃに示す抵抗素子１０２の端子部では、素子分離層ＳＴＩが選択的に形成さておらず、開口部が形成されている。この開口部では、抵抗素子１０２上にタップＴＡＰが形成されている。このタップＴＡＰ上には、複数のコンタクトＣＴが形成されている。そして、複数のコンタクトＣＴ上に配線１０１が形成されている。即ち、抵抗素子１０２は、タップＴＡＰ及びコンタクトＣＴを介して配線１０１に接続されている。
【００１５】
図１Ｂは、実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための平面図である。図１Ｂに示すように、幅Ｗの抵抗素子１０２上に、幅Ｗ'、長さＬ'のタップＴＡＰが形成さている。ここで、タップＴＡＰと抵抗素子１０２の側壁との距離はＦである。従って、Ｗ＝２×Ｆ＋Ｗ'である。なお、抵抗素子１０２の端子部を除く本体の長さはＬである。タップＴＡＰ上の略全面には、複数のコンタクトＣＴがマトリクス状に配置されている。以下、本明細書において単に長手方向、幅方向という場合、それぞれ抵抗素子１０２の長手方向、幅方向を意味するものとする。
【００１６】
なお、図１Ｂでは、配線１０１を省略している。また、図１Ａは図１ＢにおけるＩａ−Ｉａ断面図、図１Ｃは図１ＢにおけるＩｃ−Ｉｃ断面図である。また、第１の実施の形態に係る抵抗素子１０２は両端に端子部を有し、図示されていないが、他方の端子部も図１Ａ〜１Ｃと同様の構成を有している。
【００１７】
ここで、配線１０１は、例えばＣｕ（銅）やＡｌ（アルミニウム）などの良導体からなる。また、抵抗素子１０２は、Ｎウェル抵抗素子又はＰウェル抵抗素子である。ＴＡＰはウェルよりも高濃度の不純物拡散層である。また、図示しないが、抵抗素子１０２がＮウェル抵抗素子の場合、抵抗素子１０２の周囲はＰ型基板又Ｐウェルであり、抵抗素子１０２がＰウェル抵抗素子の場合、抵抗素子１０２の周囲はＮ型基板又Ｎウェルである。本実施の形態では、抵抗素子１０２はＮウェル抵抗素子であるとする。コンタクトＣＴは、例えばＷ（タングステン）からなる。
【００１８】
図１Ａ、１Ｃには、抵抗素子１０２の端子部及び本体の抵抗を示す模式的回路図も重ねて記載されている。ここで、図１Ａ、１Ｃには、抵抗素子１０２の本体の抵抗をｒ２、端子部における抵抗素子１０２の長手方向の寄生抵抗をｒｌ、幅方向の寄生抵抗をｒｗ、深さ方向の寄生抵抗をｒｄとして示している。
【００１９】
図１Ｄは、実施の形態１に係る抵抗素子１０２の端子部寄生抵抗Ｒｔ０の等価回路である。端子部寄生抵抗Ｒｔ０の一端は、複数のコンタクトＣＴの全体の抵抗ｒｃｔに接続され、他端は抵抗素子１０２の本体の抵抗ｒ２と接続されている。また、複数のコンタクトＣＴの全体の抵抗ｒｃｔの他端は、配線１０１の本体の抵抗ｒ１に接続されている。端子部寄生抵抗Ｒｔ０は、端子部のタップＴＡＰの抵抗や抵抗素子１０２の寄生抵抗ｒｌ、ｒｗ、ｒｄなどから構成される。
【００２０】
実施の形態１に係る回路シミュレーション方法では、上述の通り複雑な端子部の寄生抵抗を、物理的考察に基づくモデル式により単一の端子部寄生抵抗Ｒｔ０として表現する。これにより高精度かつ高速な回路シミュレーションを実現することができる。当然のことながら、回路シミュレーション装置（ハードウェア）上で、回路シミュレーションソフト（ソフトウェア）を実行することにより、実施の形態１に係る回路シミュレーション方法は実施される。
【００２１】
次に、実施の形態１に係る回路シミュレーション方法に用いるモデル式について説明する。実施の形態１に係る端子部寄生抵抗Ｒｔ０のモデル式は次式（１）で与えられる。
【００２２】
ここで、式（１）に至る物理的考察を説明するため、比較例として単純に端子部寄生抵抗Ｒｔ０が開口部の面積（Ｌ'×Ｗ'）に反比例するとみなすモデル式を示す。抵抗素子１０２を構成するＮウェルの比抵抗ρ、素子分離層ＳＴＩの厚さＴとすると、比較例のモデル式は次式（２）で与えられる。式（２）から分かるように、長手方向の抵抗素子１０２の寄生抵抗ｒｌを考慮されていない。また、比抵抗ρは例えばＮウェルの不純物濃度から求めることができる。
【００２３】
式（１）におけるＷ'０、Ｌ'０、ρ０はフィッティングパラメータである。すなわち、実測データに対し、モデル式（１）を例えば最小二乗近似することなどに得られるパラメータである。まず、フィッティングパラメータＷ'０を導入した理由について説明する。抵抗素子１０２の横断面である図１Ｃに示すように、開口部即ちタップＴＡＰ直下だけでなく、抵抗素子１０２の側壁近傍にも電流は流れる。そのため、実際の端子部寄生抵抗Ｒｔ０はタップＴＡＰの幅Ｗ'に単純に反比例すると考えるよりも小さくなる。従って、比較例のタップＴＡＰの幅Ｗ'が見かけ上拡大することを示すフィッティングパラメータＷ'０を導入することで、式（２）よりも端子部寄生抵抗Ｒｔ０を高精度に表現できる。図２は、タップＴＡＰの長さＬ'を一定に固定した場合のタップＴＡＰの幅Ｗ'に対する端子部寄生抵抗Ｒｔ０の変化の模式的グラフである。なお、本実施の形態１では、タップＴＡＰと抵抗素子１０２の側壁との距離Ｆは固定値である。点線は比較例の式（２）を示しており、タップＴＡＰの幅Ｗ'に対し端子部寄生抵抗Ｒｔ０は反比例する。他方、実線は本実施の形態に係るモデル式（１）の変化を示している。距離Ｆに比べタップＴＡＰの幅Ｗ'が相対的に小さい程、フィッティングパラメータＷ'０を導入した効果が顕著になる。
【００２４】
次に、フィッティングパラメータＬ'０、ρ０を導入した理由について説明する。図１Ａに示すように、タップＴＡＰ下の深さ方向の抵抗素子１０２の寄生抵抗ｒｄについては、抵抗素子１０２の本体から遠くなるほど、直列に接続される長手方向の抵抗素子１０２の寄生抵抗ｒｌが多くなる。そのため、タップＴＡＰの長さＬ'がある程度大きくなると、抵抗素子１０２の本体から遠い領域は端子部寄生抵抗Ｒｔ０の低下に寄与できなくなる。この場合、比較例の式（２）のように端子部寄生抵抗Ｒｔ０がタップＴＡＰの長さＬ'に反比例すると考えると、低く見積もり過ぎることになる。そこで、比較例の式（２）でＴ／Ｌ'としていた部分を、本実施の形態に係るモデル式（１）では（Ｌ'＋Ｌ'０）／Ｌ'と表現する。以下に場合分けをして説明する。
【００２５】
１）タップＴＡＰの長さＬ'が素子分離層ＳＴＩの厚さＴに対して十分小さい（Ｌ'＜＜Ｔ）場合
この場合、長手方向の抵抗素子１０２の寄生抵抗ｒｌは深さ方向の抵抗素子１０２の寄生抵抗ｒｄに比べ、相対的に無視できる。そのため、端子部寄生抵抗Ｒｔ０はタップＴＡＰの長さＬ'に反比例する。本実施の形態に係るモデル式（１）において、フィッティングパラメータＬ'０を素子分離層ＳＴＩの厚さＴと同程度の数値に設定すれば、Ｌ'＜＜Ｌ'０となるため、（Ｌ'＋Ｌ'０）／Ｌ'≒Ｌ'０／Ｌ'となる。よって、この場合、端子部寄生抵抗Ｒｔ０がＬ'に反比例するとみなせる。
【００２６】
２）タップＴＡＰの長さＬ'が素子分離層ＳＴＩの厚さＴに対して十分小さくはない場合
この場合、タップＴＡＰの長さＬ'がある程度大きくなると、長手方向の抵抗素子１０２の寄生抵抗ｒｌの影響により、端子部寄生抵抗Ｒｔ０はほとんど減少しなくなる。即ち、端子部寄生抵抗Ｒｔ０は一定値に近づくはずである。
【００２７】
図３は、タップＴＡＰの幅Ｗ'を一定に固定した場合のタップＴＡＰの長さＬ'に対する端子部寄生抵抗Ｒｔ０の変化の模式的グラフである。点線は比較例の式（２）を示しており、タップＴＡＰの長さＬ'に対し端子部寄生抵抗Ｒｔ０は反比例する。即ち、比較例の式（２）では、タップＴＡＰの長さＬ'→∞に伴い、端子部寄生抵抗Ｒｔ０→０となってしまい、実際の端子部寄生抵抗Ｒｔ０の変化に合致しない。
【００２８】
これに対し、図３の実線は本実施の形態に係るモデル式（１）の変化を示している。本実施の形態に係るモデル式（１）では、タップＴＡＰの長さＬ'→∞に伴い、（Ｌ'＋Ｌ'０）／Ｌ'→１となり一定値に収束し、実際の端子部寄生抵抗Ｒｔ０の変化に合致する。ここで、端子部寄生抵抗Ｒｔ０の収束値を調整するためには、フィッティングパラメータρ０を適切な値に設定すればよい。従って、フィッティングパラメータρ０は必ずしも物理的な比抵抗ではない。
【００２９】
以上説明したように、本実施の形態に係る回路シミュレーション方法のモデル式では、物理的考察に基づきフィッティングパラメータＷ'０、Ｌ'０、ρ０を導入している。そのため、高精度に端子部寄生抵抗Ｒｔ０を見積もることができる。また、端子部寄生抵抗ネットを単一の端子部寄生抵抗Ｒｔ０として表現できるため、ノード数が削減される。これにより回路シミュレーション時間が短縮される。さらに、本実施の形態に係るモデル式（１）では、最終的に実測値と対比すること（フィッティング）によりフィッティングパラメータＷ'０、Ｌ'０、ρ０の値を決定する。そのため、端子部の抵抗素子１０２（ウェル）とタップＴＡＰとを区別する必要がない。
【００３０】
次に、図４を用いて、実施の形態１に係る回路シミュレーション方法によるシミュレーション結果について説明する。図４は、実施の形態１の実施例と比較例によるシミュレーション結果及び実測結果を示すグラフである。横軸はタップＴＡＰの長さＬ'（μｍ）の対数、縦軸は端子部寄生抵抗Ｒｔ０（Ω）の対数を示している。
【００３１】
また、図４において、◆は端子部寄生抵抗Ｒｔ０の実測、実線は実施の形態１に係る回路シミュレーション方法による実施例、点線は比較例を示している。上述の通り、比較例は式（２）で与えられ、端子部寄生抵抗Ｒｔ０がタップＴＡＰの長さＬ'に反比例するとみなすものである。
【００３２】
図４に示すように、本実施の形態に係るモデル式（１）を適用した実施例は実測値と極めて精度良く一致している。他方、比較例はタップＴＡＰの長さＬ'の増加とともに実測値との乖離が大きくなる。即ち、端子部寄生抵抗Ｒｔ０の見積もり誤差が大きくなる。これは、比較例では、長手方向の抵抗素子１０２の寄生抵抗ｒｌを考慮していないからである。即ち、タップＴＡＰの長さＬ'が増加すると、タップＴＡＰ下の抵抗素子１０２のうち、抵抗素子１０２の本体から遠い部分は端子部寄生抵抗Ｒｔ０の低減に寄与しないためである。
【００３３】
（実施の形態２）
次に、本発明の第２の実施の形態に係る回路シミュレーション方法について説明する。図１Ｂに示されたタップＴＡＰと抵抗素子１０２の側壁との距離Ｆは、通常固定値である。上述の実施の形態１に係るモデル式（１）ではタップＴＡＰと抵抗素子１０２の側壁との距離Ｆを固定値としているが、変数とすることもできる。
【００３４】
上述の通り、モデル式（１）のフィッティングパラメータＷ'０についての物理的考察から、フィッティングパラメータＷ'０は距離Ｆの関数であると容易に考えることができる。ここで、本実施の形態２に係るモデル式（１）において、一例としてフィッティングパラメータＷ'０を距離Ｆの２次関数即ちＷ'０＝ａ０＋ａ１×Ｆ＋ａ２×Ｆ２とすると、本実施の形態２に係るモデル式次式（３）を得る。ここで、ａ０、ａ１、ａ２はフィッティングパラメータである。
【００３５】
次に、図５を用いて、実施の形態２に係る回路シミュレーション方法によるシミュレーション結果について説明する。図５は、実施の形態２の実施例と比較例によるシミュレーション結果及び実測結果を示すグラフである。横軸は距離Ｆ（μｍ）、縦軸は端子部寄生抵抗Ｒｔ０（Ω）を示している。
【００３６】
また、図５において、◆は端子部寄生抵抗Ｒｔ０の実測、実線は実施の形態２に係る回路シミュレーション方法による実施例、点線は比較例を示している。上述の通り、比較例は、式（２）で与えられ、距離Ｆの関数でないため、距離Ｆによらず一定値となる。
【００３７】
図５に示すように、本実施の形態に係るモデル式（３）を適用した実施例は実測値と極めて精度良く一致している。なお、フィッティングパラメータＷ'０がタップＴＡＰと抵抗素子１０２の側壁との距離Ｆの２次関数により表現される物理的意味は解明し切れていないが、このように実測値と精度良く一致する。
【００３８】
（実施の形態３）
次に、図６Ａ〜６Ｃを参照して本発明の第３の実施の形態に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗について説明する。図６Ａは、実施の形態３に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための断面図である。図６Ｂは、実施の形態３に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための平面図である。また、図６Ａは、図６ＢにおけるＶＩａ−ＶＩａ断面図である。
【００３９】
ここで、実施の形態１では、モデル化対象の端子部が抵抗素子１０２の端部に設けられていたのに対し、実施の形態３では、抵抗素子１０２の中間部に設けられている。即ち、抵抗素子１０２が抵抗ｒ２ｂと抵抗ｒ２ｃとからなるラダー抵抗を構成し、モデル化対象の端子部が抵抗ｒ２ｂと抵抗ｒ２ｃとを互いに接続する節点に設けられている。その他の構成は実施の形態１と同様であるため、説明を省略する。実施の形態３においても実施の形態１と同様の効果を得ることができる。
【００４０】
図６Ｃは、実施の形態３に係る抵抗素子１０２の端子部の等価回路である。図６Ｃに示すように、実施の形態３に係る抵抗素子１０２の端子部の等価回路は、端子部と複数のコンタクトＣＴの全体の抵抗ｒｃｔとを接続する節点Ａ、端子部と抵抗素子１０２の本体の抵抗ｒ２ｂとを接続する節点Ｂ、端子部と抵抗素子１０２の本体の抵抗ｒ２ｃとを接続する節点Ｃとを有する。そのため、端子部寄生抵抗は単一の抵抗としては表現できず、２つの抵抗Ｒａ、Ｒｂにより表現される。また、複数のコンタクトＣＴの全体の抵抗ｒｃｔの他端は、配線１０１の本体の抵抗ｒ１に接続されている。
【００４１】
次に、実施の形態３に係る回路シミュレーション方法に用いるモデル式の導出方法について説明する。節点Ａ、節点Ｂのみに着目した場合の節点Ａ、Ｂ間の抵抗をＲＡＢなどと表現すると、図６Ｃの等価回路における抵抗Ｒａ、Ｒｂは次式（４）により表現される。
【００４２】
つまり、抵抗ＲＡＢ、ＲＡＣ、ＲＢＣを求めればよい。抵抗ＲＡＢ、ＲＡＣについては、当然に実施の形態１に係るモデル式（１）が成立するため、次式（５）が得られる。
【００４３】
次に、抵抗ＲＢＣを算出する。ここで、節点Ｂ、Ｃ間の抵抗ＲＢＣについては抵抗素子１０２の本体の抵抗と同様であると考える。即ち、抵抗素子１０２の本体のシート抵抗ρｓ、抵抗素子１０２の両側側壁近傍に形成される空乏層による抵抗素子１０２の幅Ｗの細り量ｄＷとすると、抵抗ＲＢＣは次式（６）により表現される。ここで、シート抵抗ρｓ、細り量ｄＷは実測することができる。
【００４４】
よって、式（４）、（５）、（６）から、抵抗Ｒａ、Ｒｂの値は、次のモデル式（７）により表現される。
【符号の説明】
【００４５】
１０１ 配線
１０２ 抵抗素子
ＣＴ コンタクト
ＴＡＰ タップ
ＳＴＩ 素子分離層
【技術分野】
【０００１】
本発明は、回路シミュレーション方法に関し、特にウェル抵抗素子を備えた回路に対する回路シミュレーション方法に関する。
【背景技術】
【０００２】
半導体集積回路の微細化によりロジック回路の面積は縮小されるのに対し、アナログ回路は必ずしも縮小されない。そのため、アナログ回路の面積縮小は、コスト削減のための大きな課題になりつつある。アナログ回路の面積縮小を阻害する原因として、抵抗素子の面積縮小が難しい点を挙げることができる。ここで、ウェル抵抗素子の端子部（開口部）は、タップ及びタップ上に規則的に配置された複数のコンタクトを介して配線と接続されている。ここで、抵抗素子の端子部の抵抗（以下、端子部寄生抵抗という）は、正確に見積もることが難しかった。
【０００３】
端子部寄生抵抗の見積り誤差があると、その誤差を見込んでマージンを大きくするか、見積り誤差が無視できるようなレイアウト設計を行う必要がある。いずれの場合も回路面積の増大につながる。特に近年の微細化に伴い、端子部寄生抵抗の主要素の１つであるコンタクトの抵抗が加速度的に大きくなっている。そのため、端子部寄生抵抗が抵抗素子本体の抵抗に対して相対的に大きくなり、端子部寄生抵抗の見積り誤差の問題がより顕著になってきた。
【０００４】
一般に、端子部寄生抵抗を見積もるには、レイアウト設計後にＬＰＥ（Layout Parameter Extraction）ツールを用いて複雑な寄生抵抗ネットを抽出する必要があった。さらに、回路シミュレーション時間を短縮するためには、逐次的な手計算や回路縮退ツールにより回路縮退を行う必要がある。しかしながら、これらの手法は手間がかかったり、ＬＰＥツールに起因した見積もり誤差が含まれるという問題があった。
【０００５】
そもそも、ＬＰＥツールを用いた検証後に、回路設計を見直すとなると、極めて設計効率が悪い。そのため、レイアウト設計前の回路設計段階において、端子部寄生抵抗を見積もる必要がある。この場合、ＬＰＥツールを用いることはできないため、従来は簡易的に端子部寄生抵抗を見積もる手法が用いられてきた。具体的には、端子部寄生抵抗が開口部の面積に反比例するとみなすものである。同様の考え方として、特許文献１では、バイポーラトランジスタのエミッタの寄生抵抗が拡散層の開口部の面積に反比例するとしてモデル化している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−４９８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、実際には、ウェル抵抗素子の開口部を拡大しても、抵抗素子の長手方向の寄生抵抗により、開口部下における抵抗素子本体から遠い領域は端子部寄生抵抗の低減に寄与できず、見積もり誤差が生じる。その結果、レイアウト設計後の回路シミュレーション結果が設計値と乖離し、結局回路設計及びレイアウト設計の見直しが必要となるおそれがあった。
【課題を解決するための手段】
【０００８】
本発明に係る回路シミュレーション方法は、
端子部と抵抗本体部とを有するウェル抵抗素子と、
前記端子部上に形成されたコンタクトと、を備えた半導体回路のシミュレーション方法であって、
前記コンタクトと前記抵抗本体部との間の前記端子部の寄生抵抗Ｒｔ０を、次式によりモデル化するものである。
（ただし、ρ０、Ｌ'０、Ｗ'０：フィッティングパラメータ、
Ｌ'：前記ウェル抵抗素子の長手方向の前記端子部の長さ、
Ｗ'：前記ウェル抵抗素子の幅方向の前記端子部の幅、である。）
【０００９】
本発明では、物理的考察に基づくフィッティングパラメータρ０、Ｌ'０、Ｗ'０を導入することにより、ウェル抵抗素子の端子部寄生抵抗Ｒｔ０を正確に見積もることができる。
【発明の効果】
【００１０】
本発明によれば、ウェル抵抗素子の端子部寄生抵抗を正確に見積もることができる回路シミュレーション方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１Ａ】実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための縦断面図である。
【図１Ｂ】実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための平面図である。
【図１Ｃ】実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための横断面図である。
【図１Ｄ】実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部の等価回路である。
【図２】端子部寄生抵抗Ｒｔ０のタップＴＡＰの幅Ｗ'依存性を示す模式的に示すグラフである。
【図３】端子部寄生抵抗Ｒｔ０のタップＴＡＰの長さＬ'依存性を示す模式的に示すグラフである。
【図４】実施の形態１に係る回路シミュレーション方法と比較例に係る回路シミュレーション方法によるシミュレーション結果及び実測結果を示すグラフである。
【図５】実施の形態２に係る回路シミュレーション方法と比較例に係る回路シミュレーション方法によるシミュレーション結果及び実測結果を示すグラフである。
【図６Ａ】実施の形態３に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための断面図である。
【図６Ｂ】実施の形態３に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための平面図である。
【図６Ｃ】実施の形態３に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部の等価回路である。
【発明を実施するための形態】
【００１２】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１３】
（実施の形態１）
図１Ａ〜１Ｄを参照して本発明の第１の実施の形態に係る回路シミュレーション方法のモデル化対象となる半導体抵抗素子の端子部寄生抵抗について説明する。図１Ａは、実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための半導体抵抗素子長手方向の断面図（縦断面図）である。また、図１Ｃは、実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための半導体抵抗素子幅方向の断面図（横断面図）である。
【００１４】
図１Ａ、１Ｃに示すように、抵抗素子１０２上には素子分離層ＳＴＩが形成されている。この素子分離層ＳＴＩは、抵抗素子１０２上の略全面に形成されているが、図１Ａ、１Ｃに示す抵抗素子１０２の端子部では、素子分離層ＳＴＩが選択的に形成さておらず、開口部が形成されている。この開口部では、抵抗素子１０２上にタップＴＡＰが形成されている。このタップＴＡＰ上には、複数のコンタクトＣＴが形成されている。そして、複数のコンタクトＣＴ上に配線１０１が形成されている。即ち、抵抗素子１０２は、タップＴＡＰ及びコンタクトＣＴを介して配線１０１に接続されている。
【００１５】
図１Ｂは、実施の形態１に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための平面図である。図１Ｂに示すように、幅Ｗの抵抗素子１０２上に、幅Ｗ'、長さＬ'のタップＴＡＰが形成さている。ここで、タップＴＡＰと抵抗素子１０２の側壁との距離はＦである。従って、Ｗ＝２×Ｆ＋Ｗ'である。なお、抵抗素子１０２の端子部を除く本体の長さはＬである。タップＴＡＰ上の略全面には、複数のコンタクトＣＴがマトリクス状に配置されている。以下、本明細書において単に長手方向、幅方向という場合、それぞれ抵抗素子１０２の長手方向、幅方向を意味するものとする。
【００１６】
なお、図１Ｂでは、配線１０１を省略している。また、図１Ａは図１ＢにおけるＩａ−Ｉａ断面図、図１Ｃは図１ＢにおけるＩｃ−Ｉｃ断面図である。また、第１の実施の形態に係る抵抗素子１０２は両端に端子部を有し、図示されていないが、他方の端子部も図１Ａ〜１Ｃと同様の構成を有している。
【００１７】
ここで、配線１０１は、例えばＣｕ（銅）やＡｌ（アルミニウム）などの良導体からなる。また、抵抗素子１０２は、Ｎウェル抵抗素子又はＰウェル抵抗素子である。ＴＡＰはウェルよりも高濃度の不純物拡散層である。また、図示しないが、抵抗素子１０２がＮウェル抵抗素子の場合、抵抗素子１０２の周囲はＰ型基板又Ｐウェルであり、抵抗素子１０２がＰウェル抵抗素子の場合、抵抗素子１０２の周囲はＮ型基板又Ｎウェルである。本実施の形態では、抵抗素子１０２はＮウェル抵抗素子であるとする。コンタクトＣＴは、例えばＷ（タングステン）からなる。
【００１８】
図１Ａ、１Ｃには、抵抗素子１０２の端子部及び本体の抵抗を示す模式的回路図も重ねて記載されている。ここで、図１Ａ、１Ｃには、抵抗素子１０２の本体の抵抗をｒ２、端子部における抵抗素子１０２の長手方向の寄生抵抗をｒｌ、幅方向の寄生抵抗をｒｗ、深さ方向の寄生抵抗をｒｄとして示している。
【００１９】
図１Ｄは、実施の形態１に係る抵抗素子１０２の端子部寄生抵抗Ｒｔ０の等価回路である。端子部寄生抵抗Ｒｔ０の一端は、複数のコンタクトＣＴの全体の抵抗ｒｃｔに接続され、他端は抵抗素子１０２の本体の抵抗ｒ２と接続されている。また、複数のコンタクトＣＴの全体の抵抗ｒｃｔの他端は、配線１０１の本体の抵抗ｒ１に接続されている。端子部寄生抵抗Ｒｔ０は、端子部のタップＴＡＰの抵抗や抵抗素子１０２の寄生抵抗ｒｌ、ｒｗ、ｒｄなどから構成される。
【００２０】
実施の形態１に係る回路シミュレーション方法では、上述の通り複雑な端子部の寄生抵抗を、物理的考察に基づくモデル式により単一の端子部寄生抵抗Ｒｔ０として表現する。これにより高精度かつ高速な回路シミュレーションを実現することができる。当然のことながら、回路シミュレーション装置（ハードウェア）上で、回路シミュレーションソフト（ソフトウェア）を実行することにより、実施の形態１に係る回路シミュレーション方法は実施される。
【００２１】
次に、実施の形態１に係る回路シミュレーション方法に用いるモデル式について説明する。実施の形態１に係る端子部寄生抵抗Ｒｔ０のモデル式は次式（１）で与えられる。
【００２２】
ここで、式（１）に至る物理的考察を説明するため、比較例として単純に端子部寄生抵抗Ｒｔ０が開口部の面積（Ｌ'×Ｗ'）に反比例するとみなすモデル式を示す。抵抗素子１０２を構成するＮウェルの比抵抗ρ、素子分離層ＳＴＩの厚さＴとすると、比較例のモデル式は次式（２）で与えられる。式（２）から分かるように、長手方向の抵抗素子１０２の寄生抵抗ｒｌを考慮されていない。また、比抵抗ρは例えばＮウェルの不純物濃度から求めることができる。
【００２３】
式（１）におけるＷ'０、Ｌ'０、ρ０はフィッティングパラメータである。すなわち、実測データに対し、モデル式（１）を例えば最小二乗近似することなどに得られるパラメータである。まず、フィッティングパラメータＷ'０を導入した理由について説明する。抵抗素子１０２の横断面である図１Ｃに示すように、開口部即ちタップＴＡＰ直下だけでなく、抵抗素子１０２の側壁近傍にも電流は流れる。そのため、実際の端子部寄生抵抗Ｒｔ０はタップＴＡＰの幅Ｗ'に単純に反比例すると考えるよりも小さくなる。従って、比較例のタップＴＡＰの幅Ｗ'が見かけ上拡大することを示すフィッティングパラメータＷ'０を導入することで、式（２）よりも端子部寄生抵抗Ｒｔ０を高精度に表現できる。図２は、タップＴＡＰの長さＬ'を一定に固定した場合のタップＴＡＰの幅Ｗ'に対する端子部寄生抵抗Ｒｔ０の変化の模式的グラフである。なお、本実施の形態１では、タップＴＡＰと抵抗素子１０２の側壁との距離Ｆは固定値である。点線は比較例の式（２）を示しており、タップＴＡＰの幅Ｗ'に対し端子部寄生抵抗Ｒｔ０は反比例する。他方、実線は本実施の形態に係るモデル式（１）の変化を示している。距離Ｆに比べタップＴＡＰの幅Ｗ'が相対的に小さい程、フィッティングパラメータＷ'０を導入した効果が顕著になる。
【００２４】
次に、フィッティングパラメータＬ'０、ρ０を導入した理由について説明する。図１Ａに示すように、タップＴＡＰ下の深さ方向の抵抗素子１０２の寄生抵抗ｒｄについては、抵抗素子１０２の本体から遠くなるほど、直列に接続される長手方向の抵抗素子１０２の寄生抵抗ｒｌが多くなる。そのため、タップＴＡＰの長さＬ'がある程度大きくなると、抵抗素子１０２の本体から遠い領域は端子部寄生抵抗Ｒｔ０の低下に寄与できなくなる。この場合、比較例の式（２）のように端子部寄生抵抗Ｒｔ０がタップＴＡＰの長さＬ'に反比例すると考えると、低く見積もり過ぎることになる。そこで、比較例の式（２）でＴ／Ｌ'としていた部分を、本実施の形態に係るモデル式（１）では（Ｌ'＋Ｌ'０）／Ｌ'と表現する。以下に場合分けをして説明する。
【００２５】
１）タップＴＡＰの長さＬ'が素子分離層ＳＴＩの厚さＴに対して十分小さい（Ｌ'＜＜Ｔ）場合
この場合、長手方向の抵抗素子１０２の寄生抵抗ｒｌは深さ方向の抵抗素子１０２の寄生抵抗ｒｄに比べ、相対的に無視できる。そのため、端子部寄生抵抗Ｒｔ０はタップＴＡＰの長さＬ'に反比例する。本実施の形態に係るモデル式（１）において、フィッティングパラメータＬ'０を素子分離層ＳＴＩの厚さＴと同程度の数値に設定すれば、Ｌ'＜＜Ｌ'０となるため、（Ｌ'＋Ｌ'０）／Ｌ'≒Ｌ'０／Ｌ'となる。よって、この場合、端子部寄生抵抗Ｒｔ０がＬ'に反比例するとみなせる。
【００２６】
２）タップＴＡＰの長さＬ'が素子分離層ＳＴＩの厚さＴに対して十分小さくはない場合
この場合、タップＴＡＰの長さＬ'がある程度大きくなると、長手方向の抵抗素子１０２の寄生抵抗ｒｌの影響により、端子部寄生抵抗Ｒｔ０はほとんど減少しなくなる。即ち、端子部寄生抵抗Ｒｔ０は一定値に近づくはずである。
【００２７】
図３は、タップＴＡＰの幅Ｗ'を一定に固定した場合のタップＴＡＰの長さＬ'に対する端子部寄生抵抗Ｒｔ０の変化の模式的グラフである。点線は比較例の式（２）を示しており、タップＴＡＰの長さＬ'に対し端子部寄生抵抗Ｒｔ０は反比例する。即ち、比較例の式（２）では、タップＴＡＰの長さＬ'→∞に伴い、端子部寄生抵抗Ｒｔ０→０となってしまい、実際の端子部寄生抵抗Ｒｔ０の変化に合致しない。
【００２８】
これに対し、図３の実線は本実施の形態に係るモデル式（１）の変化を示している。本実施の形態に係るモデル式（１）では、タップＴＡＰの長さＬ'→∞に伴い、（Ｌ'＋Ｌ'０）／Ｌ'→１となり一定値に収束し、実際の端子部寄生抵抗Ｒｔ０の変化に合致する。ここで、端子部寄生抵抗Ｒｔ０の収束値を調整するためには、フィッティングパラメータρ０を適切な値に設定すればよい。従って、フィッティングパラメータρ０は必ずしも物理的な比抵抗ではない。
【００２９】
以上説明したように、本実施の形態に係る回路シミュレーション方法のモデル式では、物理的考察に基づきフィッティングパラメータＷ'０、Ｌ'０、ρ０を導入している。そのため、高精度に端子部寄生抵抗Ｒｔ０を見積もることができる。また、端子部寄生抵抗ネットを単一の端子部寄生抵抗Ｒｔ０として表現できるため、ノード数が削減される。これにより回路シミュレーション時間が短縮される。さらに、本実施の形態に係るモデル式（１）では、最終的に実測値と対比すること（フィッティング）によりフィッティングパラメータＷ'０、Ｌ'０、ρ０の値を決定する。そのため、端子部の抵抗素子１０２（ウェル）とタップＴＡＰとを区別する必要がない。
【００３０】
次に、図４を用いて、実施の形態１に係る回路シミュレーション方法によるシミュレーション結果について説明する。図４は、実施の形態１の実施例と比較例によるシミュレーション結果及び実測結果を示すグラフである。横軸はタップＴＡＰの長さＬ'（μｍ）の対数、縦軸は端子部寄生抵抗Ｒｔ０（Ω）の対数を示している。
【００３１】
また、図４において、◆は端子部寄生抵抗Ｒｔ０の実測、実線は実施の形態１に係る回路シミュレーション方法による実施例、点線は比較例を示している。上述の通り、比較例は式（２）で与えられ、端子部寄生抵抗Ｒｔ０がタップＴＡＰの長さＬ'に反比例するとみなすものである。
【００３２】
図４に示すように、本実施の形態に係るモデル式（１）を適用した実施例は実測値と極めて精度良く一致している。他方、比較例はタップＴＡＰの長さＬ'の増加とともに実測値との乖離が大きくなる。即ち、端子部寄生抵抗Ｒｔ０の見積もり誤差が大きくなる。これは、比較例では、長手方向の抵抗素子１０２の寄生抵抗ｒｌを考慮していないからである。即ち、タップＴＡＰの長さＬ'が増加すると、タップＴＡＰ下の抵抗素子１０２のうち、抵抗素子１０２の本体から遠い部分は端子部寄生抵抗Ｒｔ０の低減に寄与しないためである。
【００３３】
（実施の形態２）
次に、本発明の第２の実施の形態に係る回路シミュレーション方法について説明する。図１Ｂに示されたタップＴＡＰと抵抗素子１０２の側壁との距離Ｆは、通常固定値である。上述の実施の形態１に係るモデル式（１）ではタップＴＡＰと抵抗素子１０２の側壁との距離Ｆを固定値としているが、変数とすることもできる。
【００３４】
上述の通り、モデル式（１）のフィッティングパラメータＷ'０についての物理的考察から、フィッティングパラメータＷ'０は距離Ｆの関数であると容易に考えることができる。ここで、本実施の形態２に係るモデル式（１）において、一例としてフィッティングパラメータＷ'０を距離Ｆの２次関数即ちＷ'０＝ａ０＋ａ１×Ｆ＋ａ２×Ｆ２とすると、本実施の形態２に係るモデル式次式（３）を得る。ここで、ａ０、ａ１、ａ２はフィッティングパラメータである。
【００３５】
次に、図５を用いて、実施の形態２に係る回路シミュレーション方法によるシミュレーション結果について説明する。図５は、実施の形態２の実施例と比較例によるシミュレーション結果及び実測結果を示すグラフである。横軸は距離Ｆ（μｍ）、縦軸は端子部寄生抵抗Ｒｔ０（Ω）を示している。
【００３６】
また、図５において、◆は端子部寄生抵抗Ｒｔ０の実測、実線は実施の形態２に係る回路シミュレーション方法による実施例、点線は比較例を示している。上述の通り、比較例は、式（２）で与えられ、距離Ｆの関数でないため、距離Ｆによらず一定値となる。
【００３７】
図５に示すように、本実施の形態に係るモデル式（３）を適用した実施例は実測値と極めて精度良く一致している。なお、フィッティングパラメータＷ'０がタップＴＡＰと抵抗素子１０２の側壁との距離Ｆの２次関数により表現される物理的意味は解明し切れていないが、このように実測値と精度良く一致する。
【００３８】
（実施の形態３）
次に、図６Ａ〜６Ｃを参照して本発明の第３の実施の形態に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗について説明する。図６Ａは、実施の形態３に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための断面図である。図６Ｂは、実施の形態３に係る回路シミュレーション方法のモデル化対象である半導体抵抗素子の端子部寄生抵抗を説明するための平面図である。また、図６Ａは、図６ＢにおけるＶＩａ−ＶＩａ断面図である。
【００３９】
ここで、実施の形態１では、モデル化対象の端子部が抵抗素子１０２の端部に設けられていたのに対し、実施の形態３では、抵抗素子１０２の中間部に設けられている。即ち、抵抗素子１０２が抵抗ｒ２ｂと抵抗ｒ２ｃとからなるラダー抵抗を構成し、モデル化対象の端子部が抵抗ｒ２ｂと抵抗ｒ２ｃとを互いに接続する節点に設けられている。その他の構成は実施の形態１と同様であるため、説明を省略する。実施の形態３においても実施の形態１と同様の効果を得ることができる。
【００４０】
図６Ｃは、実施の形態３に係る抵抗素子１０２の端子部の等価回路である。図６Ｃに示すように、実施の形態３に係る抵抗素子１０２の端子部の等価回路は、端子部と複数のコンタクトＣＴの全体の抵抗ｒｃｔとを接続する節点Ａ、端子部と抵抗素子１０２の本体の抵抗ｒ２ｂとを接続する節点Ｂ、端子部と抵抗素子１０２の本体の抵抗ｒ２ｃとを接続する節点Ｃとを有する。そのため、端子部寄生抵抗は単一の抵抗としては表現できず、２つの抵抗Ｒａ、Ｒｂにより表現される。また、複数のコンタクトＣＴの全体の抵抗ｒｃｔの他端は、配線１０１の本体の抵抗ｒ１に接続されている。
【００４１】
次に、実施の形態３に係る回路シミュレーション方法に用いるモデル式の導出方法について説明する。節点Ａ、節点Ｂのみに着目した場合の節点Ａ、Ｂ間の抵抗をＲＡＢなどと表現すると、図６Ｃの等価回路における抵抗Ｒａ、Ｒｂは次式（４）により表現される。
【００４２】
つまり、抵抗ＲＡＢ、ＲＡＣ、ＲＢＣを求めればよい。抵抗ＲＡＢ、ＲＡＣについては、当然に実施の形態１に係るモデル式（１）が成立するため、次式（５）が得られる。
【００４３】
次に、抵抗ＲＢＣを算出する。ここで、節点Ｂ、Ｃ間の抵抗ＲＢＣについては抵抗素子１０２の本体の抵抗と同様であると考える。即ち、抵抗素子１０２の本体のシート抵抗ρｓ、抵抗素子１０２の両側側壁近傍に形成される空乏層による抵抗素子１０２の幅Ｗの細り量ｄＷとすると、抵抗ＲＢＣは次式（６）により表現される。ここで、シート抵抗ρｓ、細り量ｄＷは実測することができる。
【００４４】
よって、式（４）、（５）、（６）から、抵抗Ｒａ、Ｒｂの値は、次のモデル式（７）により表現される。
【符号の説明】
【００４５】
１０１ 配線
１０２ 抵抗素子
ＣＴ コンタクト
ＴＡＰ タップ
ＳＴＩ 素子分離層
【特許請求の範囲】
【請求項１】
端子部と抵抗本体部とを有するウェル抵抗素子と、
前記端子部上に形成されたコンタクトと、を備えた半導体回路のシミュレーション方法であって、
前記コンタクトと前記抵抗本体部との間の前記端子部の寄生抵抗Ｒｔ０を、次式によりモデル化する半導体回路のシミュレーション方法。
（ただし、ρ０、Ｌ'０、Ｗ'０：フィッティングパラメータ、
Ｌ'：前記ウェル抵抗素子の長手方向の前記端子部の長さ、
Ｗ'：前記ウェル抵抗素子の幅方向の前記端子部の幅、である。）
【請求項２】
前記端子部は、前記抵抗本体部を構成するウェルと当該ウェルの表面に形成されたタップとを含み、
前記モデル化において、前記ウェルと前記タップとを区別しないことを特徴とする請求項１に記載のシミュレーション方法。
【請求項３】
前記端子部が、前記ウェル抵抗素子の端部に形成されており、
前記モデル化において、前記端子部の寄生抵抗Ｒｔ０を、
前記コンタクトの抵抗と、前記本体部の抵抗との間に直列に接続された単一の抵抗からなる等価抵抗としてモデル化することを特徴とする請求項１又は２に記載のシミュレーション方法。
【請求項４】
前記端子部が、前記ウェル抵抗素子の中間部に形成されており、
前記モデル化において、前記端子部の寄生抵抗Ｒｔ０を、
一端がコンタクトの抵抗に接続された第１の部分抵抗Ｒａと、
当該第１の部分抵抗Ｒａの他端に一端が接続され、他端はそれぞれ前記端子部の両側に形成された前記本体部の抵抗に接続された２つの第２の部分抵抗Ｒｂとからなる等価抵抗としてモデル化することを特徴とする請求項１又は２に記載のシミュレーション方法。
【請求項５】
前記第１の部分抵抗Ｒａと第２の部分抵抗Ｒｂとが次式によりモデル化されることを特徴とする請求項４に記載のシミュレーション方法。
（ただし、ρｓ：前記ウェル抵抗素子のシート抵抗値、
ｄＷ：前記ウェル抵抗素子の幅の細り量、である。）
【請求項１】
端子部と抵抗本体部とを有するウェル抵抗素子と、
前記端子部上に形成されたコンタクトと、を備えた半導体回路のシミュレーション方法であって、
前記コンタクトと前記抵抗本体部との間の前記端子部の寄生抵抗Ｒｔ０を、次式によりモデル化する半導体回路のシミュレーション方法。
（ただし、ρ０、Ｌ'０、Ｗ'０：フィッティングパラメータ、
Ｌ'：前記ウェル抵抗素子の長手方向の前記端子部の長さ、
Ｗ'：前記ウェル抵抗素子の幅方向の前記端子部の幅、である。）
【請求項２】
前記端子部は、前記抵抗本体部を構成するウェルと当該ウェルの表面に形成されたタップとを含み、
前記モデル化において、前記ウェルと前記タップとを区別しないことを特徴とする請求項１に記載のシミュレーション方法。
【請求項３】
前記端子部が、前記ウェル抵抗素子の端部に形成されており、
前記モデル化において、前記端子部の寄生抵抗Ｒｔ０を、
前記コンタクトの抵抗と、前記本体部の抵抗との間に直列に接続された単一の抵抗からなる等価抵抗としてモデル化することを特徴とする請求項１又は２に記載のシミュレーション方法。
【請求項４】
前記端子部が、前記ウェル抵抗素子の中間部に形成されており、
前記モデル化において、前記端子部の寄生抵抗Ｒｔ０を、
一端がコンタクトの抵抗に接続された第１の部分抵抗Ｒａと、
当該第１の部分抵抗Ｒａの他端に一端が接続され、他端はそれぞれ前記端子部の両側に形成された前記本体部の抵抗に接続された２つの第２の部分抵抗Ｒｂとからなる等価抵抗としてモデル化することを特徴とする請求項１又は２に記載のシミュレーション方法。
【請求項５】
前記第１の部分抵抗Ｒａと第２の部分抵抗Ｒｂとが次式によりモデル化されることを特徴とする請求項４に記載のシミュレーション方法。
（ただし、ρｓ：前記ウェル抵抗素子のシート抵抗値、
ｄＷ：前記ウェル抵抗素子の幅の細り量、である。）
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【公開番号】特開２０１１−６５４６５（Ｐ２０１１−６５４６５Ａ）
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願番号】特願２００９−２１５９７４（Ｐ２００９−２１５９７４）
【出願日】平成２１年９月１７日（２００９．９．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願日】平成２１年９月１７日（２００９．９．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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