回路シミュレーション装置
【課題】電源変動状況にある回路の回路シミュレーションの高速化を可能にする回路シミュレーション装置を提供する。
【解決手段】回路シミュレーション装置は、オン状態またはオフ状態となる特定素子を含む所定回路の回路構成と、所定回路の動作を制御する制御信号と、抵抗を介して前記所定回路に供給される電源電圧と、を表す回路情報を受け付ける受付部と、回路情報に基づき、制御信号および電源電圧に従った所定回路の動作を解析する回路シミュレーションを実行する実行部と、を含み、実行部は、特定素子のオン状態またはオフ状態が維持されている間の所定回路の回路シミュレーションとして、所定回路を簡略化した等価回路の回路シミュレーションを実行する。
【解決手段】回路シミュレーション装置は、オン状態またはオフ状態となる特定素子を含む所定回路の回路構成と、所定回路の動作を制御する制御信号と、抵抗を介して前記所定回路に供給される電源電圧と、を表す回路情報を受け付ける受付部と、回路情報に基づき、制御信号および電源電圧に従った所定回路の動作を解析する回路シミュレーションを実行する実行部と、を含み、実行部は、特定素子のオン状態またはオフ状態が維持されている間の所定回路の回路シミュレーションとして、所定回路を簡略化した等価回路の回路シミュレーションを実行する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路シミュレーション装置に関する。
【背景技術】
【０００２】
特許文献１には、回路シミュレータが記載されている。回路シミュレータは、電子回路を流れる電流を解析する回路シミュレーションを実行する。回路シミュレーションは、解析対象である解析対象回路の回路構成と、解析対象回路に入力される信号（制御信号および電源電圧）と、を表す回路情報を用いて実行される。なお、解析対象回路の回路構成は、解析対象回路を構成する素子の接続状態と、解析対象回路を構成する素子の特性を表すモデルと、を含む。
【０００３】
また、回路シミュレーションの高速化を図る手法として、回路シミュレーションの計算量を少なくする手法が知られている。具体的には、解析対象回路が、動作していない回路ブロックと、動作している回路ブロックと、に分けられ、動作していない回路ブロックについては回路シミュレーションの計算を省略することで、計算量を少なくする手法が知られている。回路シミュレーションの計算量が少なくなることによって、回路シミュレーションの高速化を図ることが可能になる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−１５９０１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した回路シミュレーションの高速化手法では、電源電圧が変動する解析対象回路の回路シミュレーションにおいては、回路シミュレーションの計算量を少なくできないという問題があることを本発明者は明らかにした。
【０００６】
なお、電源電圧が変動する解析対象回路の一例としては、抵抗を有する電源から電源電圧が供給される解析対象回路が挙げられる。抵抗を有する電源から電源電圧が供給される解析対象回路では、解析対象回路内のある回路ブロックの動作開始に起因する消費電流の増加によって、電源が有する抵抗での電圧降下量が大きくなり、解析対象回路に供給される電源電圧が低下する。
【０００７】
解析対象回路に供給される電源電圧は、解析対象回路内の全ての素子に直接的または間接的に供給される。このため、解析対象回路に供給される電源電圧の変動は、解析対象回路内の全ての回路ブロックの動作に影響する。例えば、解析対象回路内の回路素子のうち、オン状態またはオフ状態となっている特定素子でも、電源電圧が変動する変動状況が生じる。
【０００８】
よって、電源電圧が変動する解析対象回路の回路シミュレーションでは、解析対象回路内の全ての回路ブロックで回路シミュレーションの計算が必要となり、上述した回路シミュレーションの高速化手法（動作していない回路ブロックについては回路シミュレーションの計算を省略するという手法）では、回路シミュレーションの計算量を少なくできない。
【課題を解決するための手段】
【０００９】
本発明の回路シミュレーション装置は、オン状態またはオフ状態となる特定素子を含む所定回路の回路構成と、前記所定回路に入力され当該所定回路の動作を制御する制御信号と、抵抗を介して前記所定回路に供給される電源電圧と、を表す回路情報を受け付ける受付部と、前記受付部にて受け付けられた回路情報に基づいて、前記制御信号および前記電源電圧に従った前記所定回路の動作を解析する回路シミュレーションを実行する実行部と、を含み、前記実行部は、前記特定素子のオン状態またはオフ状態が維持されている間の前記所定回路の回路シミュレーションとして、前記所定回路を簡略化した等価回路の回路シミュレーションを実行する。
【発明の効果】
【００１０】
本発明によれば、実行部は、特定素子のオン状態またはオフ状態が維持されている間の回路シミュレーションとして、所定回路を簡略化した等価回路の回路シミュレーションを実行する。
【００１１】
抵抗を介して電源電圧が供給される所定回路内のある回路ブロックが、制御信号に応じて動作を開始した場合、所定回路の消費電流が変動する。所定回路の消費電流が変動すると、抵抗での電圧降下量が変動し、それによって、所定回路が受け付ける電源電圧が変動する。このため、所定回路で電源電圧が変動する電源変動状況が生じる。
【００１２】
特定素子のオン状態またはオフ状態が維持されているときに電源が変動する状況（以下「電源変動状況」と称する）での所定回路の動作は、制御信号が変動する状況での所定回路の動作、例えば、特定素子のオンオフ状態が切り換わる動作に比べて単調になる。このため、電源変動状況での所定回路を、所定回路を簡略化した等価回路を用いて表すことが可能になる。
【００１３】
したがって、電源変動状況では、等価回路についての回路シミュレーションの結果を、所定回路の回路シミュレーションの結果の近似計算結果として用いることが可能になる。
【００１４】
また、等価回路は、所定回路が簡略化された回路なので、等価回路の回路シミュレーションで行われる計算量は、所定回路の回路シミュレーションで行われる計算量よりも少なくなる。
【００１５】
回路シミュレーションで行われる計算量が少なくなると、回路シミュレーションの計算時間が短くなる。よって、電源変動状況での回路シミュレーションの計算時間を短くすることが可能になる。
【００１６】
このため、電源変動状況では、等価回路の回路シミュレーションを行うことによって、回路シミュレーションの結果の精度を極端に落とすことなく、回路シミュレーションの高速化を図ることが可能になる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態の回路シミュレーション装置を示した図である。
【図２】解析対象回路の一例を示した回路図である。
【図３】回路ブロック３２の一例を示した回路図である。
【図４】MOSのDC特性を示した図である。
【図５】等価回路の生成動作を説明するためのフローチャートである。
【図６】図３に示した回路ブロック３２の等価回路を示した回路図である。
【発明を実施するための形態】
【００１８】
以下、本発明の一実施形態について図面を参照して説明する。
【００１９】
図１は、本発明の一実施形態の回路シミュレーション装置１００を示したブロック図である。
【００２０】
図１において、回路シミュレーション装置１００は、受付部１と実行部２とを含む。
【００２１】
回路シミュレーション装置１００は、オン状態またはオフ状態となる特定素子を含む解析対象回路の回路シミュレーションを行う。
【００２２】
図２は、解析対象回路の一例を示した回路図である。
【００２３】
図２において、解析対象回路３は、特定素子を含む回路ブロック３１〜３５と、抵抗３６ａ〜３６ｊと、を含む。なお、解析対象回路、さらに言えば、回路ブロック３１〜３５は、所定回路の一例である。
【００２４】
回路ブロック３１は、抵抗３６ａを介して高電位側の電源電圧VDDと接続され、抵抗３６ｆを介して低電位側の電源電圧VSSと接続される。回路ブロック３１は、解析対象回路３の動作を制御する制御信号（以下、単に「制御信号」と称する）INAを受け付ける。回路ブロック３１は、制御信号INAに従って値が設定される２つの信号IN1およびIN2を、制御信号として、回路ブロック３２に出力する。
【００２５】
回路ブロック３２は、抵抗３６ａおよび３６ｂを介して電源電圧VDDと接続され、抵抗３６ｆおよび３６ｇを介して電源電圧VSSと接続される。回路ブロック３２は、制御信号IN1およびIN2を受け付ける。回路ブロック３２は、制御信号IN１およびIN2に従って値が設定される信号IN3を、制御信号として、回路ブロック３３に出力する。
【００２６】
回路ブロック３３は、抵抗３６ａ〜３６ｃを介して電源電圧VDDと接続され、抵抗３６ｆ〜３６ｈを介して電源電圧VSSと接続される。回路ブロック３３は、制御信号IN3を受け付ける。回路ブロック３３は、制御信号IN3に従って値が設定される信号IN4およびIN5を、制御信号として、回路ブロック３４に出力する。
【００２７】
回路ブロック３４は、抵抗３６ａ〜３６ｄを介して電源電圧VDDと接続され、抵抗３６ｆ〜３６ｉを介して電源電圧VSSと接続される。回路ブロック３４は、制御信号IN4およびIN5を受け付ける。回路ブロック３４は、制御信号IN4およびIN5に従って値が設定される信号IN6およびIN7を、制御信号として、回路ブロック３５に出力する。
【００２８】
回路ブロック３５は、抵抗３６ａ〜３６ｅを介して電源電圧VDDと接続され、抵抗３６ｆ〜３６ｊを介して電源電圧VSSと接続される。回路ブロック３５は、制御信号IN6、IN7およびINBを受け付ける。
【００２９】
図３は、回路ブロック３２の一例を示した回路図である。
【００３０】
図３において、回路ブロック３２は、PチャネルMOSトランジスタ（以下「PMOS」と称する）３２１と、NチャネルMOSトランジスタ（以下「NMOS」と称する）３２２と、NMOS３２３と、PMOS３２４と、PMOS３２５と、NMOS３２６と、を含む。PMOS３２１とNMOS３２２とでCMOSインバータが形成され、PMOS３２５とNMOS３２６とでCMOSインバータが形成される。PMOSおよびNMOSは、特定素子または非線形素子の一例である。なお、特定素子は、オン状態またはオフ状態となる非線形素子（例えばMOS）に限らず、オン状態またはオフ状態となる線形素子でもよい。
【００３１】
PMOS３２１では、ゲートが制御信号IN1を受け付け、ソースが抵抗３６ａ〜３６ｂ（図３では不図示）を介して電源電圧VDDと接続され、ドレインが、NMOS３２２のドレインと、PMOS３２４のドレインと、PMOS３２５のゲートと、NMOS３２６のゲートと、に接続される。
【００３２】
NMOS３２２では、ゲートが制御信号IN1を受け付け、ソースがNMOS３２３のドレインと接続され、ドレインが、PMOS３２１のドレインと、PMOS３２４のドレインと、PMOS３２５のゲートと、NMOS３２６のゲートと、に接続される。
【００３３】
NMOS３２３では、ゲートが制御信号IN2を受け付け、ソースが抵抗３６ｆ〜３６ｇ（図３では不図示）を介して電源電圧VSSと接続され、ドレインがNMOS３２２のソースと接続される。
【００３４】
PMOS３２４では、ゲートが制御信号IN2を受け付け、ソースが抵抗３６ａ〜３６ｂ（図３では不図示）を介して電源電圧VDDと接続され、ドレインが、PMOS３２１のドレインと、NMOS３２２のドレインと、PMOS３２５のゲートと、NMOS３２６のゲートと、に接続される。
【００３５】
PMOS３２５では、ゲートが、PMOS３２１のドレインと、NMOS３２２のドレインと、PMOS３２４のドレインと、NMOS３２６のゲートと、に接続され、ソースが抵抗３６ａ〜３６ｂ（図３では不図示）を介して電源電圧VDDと接続され、ドレインがNMOS３２６のドレインと接続される。
【００３６】
NMOS３２６では、ゲートが、PMOS３２１のドレインと、NMOS３２２のドレインと、PMOS３２４のドレインと、PMOS３２５のゲートと、に接続され、ソースが抵抗３６ｆ〜３６ｇ（図３では不図示）を介して電源電圧VSSと接続され、ドレインがPMOS３２５のドレインと接続される。
【００３７】
図１に示した受付部１は、解析対象回路３についての情報である解析対象回路情報を受け付ける。解析対象回路情報は、回路情報の一例である。
【００３８】
解析対象回路情報は、解析対象回路３の回路構成と、解析対象回路３の動作を制御する制御信号（回路ブロック３１〜３５のそれぞれの動作を制御する制御信号）と、抵抗を介して解析対象回路３に供給される電源電圧（回路ブロック３１〜３５のそれぞれに供給される電源電圧）と、を表す。なお、解析対象回路３の回路構成は、解析対象回路３を構成する素子間の接続状態と、解析対象回路３内の特定素子（例えば、トランジスタ）の回路シミュレーション用モデルと、を含む。また、本実施形態では、解析対象回路３内に、電源電圧を受け付ける抵抗３６ａ〜３６ｊが含まれる。
【００３９】
解析対象回路情報としては、例えば、電源電圧VDDと電源電圧VSSとを出力する電源と、制御信号を出力する制御信号出力部と、解析対象回路３内の素子と、のそれぞれの端子の接続状態を示したネットリスト（以下、単に「ネットリスト」と称する）と、解析対象回路３内の特定素子（例えば、図３に示したPMOSおよびNMOS等のMOS）の特性を示すモデルと、からなる情報が用いられる。
【００４０】
実行部２は、受付部１にて受け付けられた解析対象回路情報に基づいて、制御信号および電源電圧に従った解析対象回路３の動作を解析する回路シミュレーションを実行する。実行部２は、例えば、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）等のシミュレーションプログラムを実行するコンピュータである。実行部２は、解析対象回路情報に基づいて解析対象回路の回路シミュレーションを実行して、解析対象回路３内の各端子での電流および電圧の変化を計算する。
【００４１】
実行部２は、特定素子のオン状態またはオフ状態が維持されている間の解析対象回路３の回路シミュレーションとして、換言すると、制御信号が変動するまでの間の解析対象回路３の回路シミュレーションとして、解析対象回路３を簡略化した等価回路（以下、単に「等価回路」と称する）の回路シミュレーションを実行する。
【００４２】
本実施形態では、実行部２は、解析対象回路３内での複数の特定素子のオン状態とオフ状態の組合せが一定である間の解析対象回路３の回路シミュレーションとして、解析対象回路３を簡略化した等価回路の回路シミュレーションを実行する。
【００４３】
本実施形態では、実行部２は、解析対象回路３内の特定素子のうち、制御信号に従ってオン状態を維持している置換対象素子を、置換対象素子の特性を簡略化した特性を有する所定素子に変更することによって、解析対象回路３の等価回路を作成する。
【００４４】
例えば、実行部２は、解析対象回路３内の特定素子のうち、解析対象回路３内での複数の特定素子のオン状態とオフ状態の組合せが一定である間に制御信号に従ってオン状態を維持している置換対象素子を、所定素子に変更することによって、解析対象回路３の等価回路を作成する。
【００４５】
実行部２は、等価回路を作成すると、特定素子のオン状態またはオフ状態が維持されている間の解析対象回路３の回路シミュレーションとして、等価回路の回路シミュレーションを実行する。
【００４６】
また、実行部２は、解析対象回路３内の特定素子が制御信号に従ってオン状態になっているかを判定する解析対象回路３の回路シミュレーションを実行し、その回路シミュレーションの実行結果から、置換対象素子を特定する。
【００４７】
また、実行部２は、解析対象回路３内の置換対象素子を所定素子に変更し、さらに、解析対象回路３内の特定素子のうち、置換対象素子がオン状態を維持しているときにオフ状態を維持している削除対象素子を削除することによって、等価回路を生成する。
【００４８】
例えば、実行部２は、解析対象回路３内の置換対象素子を所定素子に変更し、さらに、解析対象回路３内の特定素子のうち、解析対象回路３内での複数の特定素子のオン状態とオフ状態の組合せが一定である間に制御信号に従ってオフ状態を維持している削除対象素子を削除することによって、等価回路を生成する。
【００４９】
なお、実行部２は、解析対象回路３内の置換対象素子を所定素子に変更し、かつ、削除対象素子をそのまま残すことによって、等価回路を生成してもよい。
【００５０】
また、実行部２は、解析対象回路３内の置換対象素子を所定素子に変更し、かつ、削除対象素子を高抵抗（例えば、１ギガオームの抵抗）に変更することによって、等価回路を生成してもよい。なお、高抵抗の抵抗値は、１ギガオームに限らず、例えば、オフ状態の削除対象素子を流れるリーク電流と同様の電流を流す抵抗が有する抵抗値であってもよい。
【００５１】
また、実行部２は、解析対象回路３内の特定素子が制御信号に従ってオフ状態になっているかを判定する解析対象回路３の回路シミュレーションを実行し、その回路シミュレーションの実行結果から、削除対象素子を特定する。
【００５２】
このように、本実施形態による回路シミュレーション装置１００は、オン状態またはオフ状態となる特定素子を含む所定回路の回路構成と、所定回路に入力され所定回路の動作を制御する制御信号と、抵抗を介して所定回路に供給される電源電圧と、を表す回路情報を受け付ける受付部１と、受付部１にて受け付けられた回路情報に基づいて、制御信号および電源電圧に従った所定回路の動作を解析する回路シミュレーションを実行する実行部２と、を含み、実行部２は、特定素子のオン状態またはオフ状態が維持されている間の所定回路の回路シミュレーションとして、所定回路を簡略化した等価回路の回路シミュレーションを実行する。
【００５３】
また、本実施形態では、実行部２は、さらに、所定回路内の特定素子のうち、制御信号に従ってオン状態を維持している置換対象素子を、置換対象素子の特性を簡略化した特性を有する所定素子に変更することによって、等価回路を生成する。
【００５４】
なお、特定素子は、例えば、非線形素子であり、所定素子は、例えば、所定の線形素子である。
【００５５】
また、例えば、非線形素子は、ＭＯＳトランジスタであり、所定の線形素子は、抵抗またはコンデンサである。
【００５６】
なお、本実施形態では、実行部２は、所定回路内の特定素子が制御信号に従ってオン状態になっているかを判定する所定回路の回路シミュレーションを実行し、その回路シミュレーションの実行結果から、置換対象素子を特定する。
【００５７】
また、本実施形態では、実行部２は、所定回路内の置換対象素子を所定素子に変更し、さらに、所定回路内の特定素子のうち、置換対象素子がオン状態を維持しているときにオフ状態を維持している削除対象素子を削除することによって、等価回路を生成する。
【００５８】
また、本実施形態では、実行部２は、所定回路内の特定素子が制御信号に従ってオフ状態になっているかを判定する所定回路の回路シミュレーションを実行し、その回路シミュレーションの実行結果から、削除対象素子を特定する。
【００５９】
なお、回路シミュレーション装置１００は、コンピュータにて実現されてもよい。この場合、コンピュータは、コンピュータにて読み取り可能なＣＤ−ＲＯＭ（Compact Disk Read Only Memory）のような記録媒体に記録されたプログラムを読込み実行することによって、受付部１および実行部２として機能する。記録媒体は、ＣＤ−ＲＯＭに限らず適宜変更可能である。
【００６０】
まず、オン状態またはオフ状態を維持する特定素子の電源が変動する状況、例えば、複数の特定素子のオン状態とオフ状態の組合せが一定である間に置換対象素子の電源が変動する状況（以下「電源変動状況」と称する）での解析対象回路３の回路シミュレーションとして、等価回路の回路シミュレーションを用いることが可能である理由について説明する。
【００６１】
図２に示す解析対象回路３において、制御信号INA が固定である状況で制御信号INB が変動した場合、電源抵抗が無ければ、回路ブロック３５についてのみ回路シミュレーションの再計算を行うことによって、解析対象回路３の回路シミュレーションを行うことができる。
【００６２】
一方、電源抵抗が存在する場合での回路シミュレーションでは、制御信号INBの変動に起因する解析対象回路３での消費電流の変動によって、電源抵抗での電圧降下の大きさが変動し、よって、解析対象回路３に供給される電源電圧が低下する。このため、図２に示す解析対象回路３では、制御信号INA が固定である状況で制御信号INBが変動した場合、回路ブロック３１〜３５の全てで回路シミュレーションの再計算が必要となる。
【００６３】
本実施形態は、電源電圧のみが変動した回路ブロック３１〜３４の回路シミュレーションの計算を簡易にすることで、回路シミュレーションの高速化を目指すものである。
【００６４】
以下、図３に示した回路ブロック３２を例として説明する。
【００６５】
ここで、図３に示す回路ブロック３２では、制御信号IN1およびIN2がともにHighレベル（電源電圧VDD）であるとする。
【００６６】
この場合、回路ブロック３２では、NMOS３２２、NMOS３２３およびPMOS３２５がオン状態となり、NET1はLowレベル（VSSレベル）、NET0はLowレベル、OUTはHighレベルとなる。
【００６７】
PMOS３２１とNMOS３２２とでCMOSが構成され、PMOS３２５とNMOS３２６とでCMOSが構成される。このため、オン状態のNMOS３２２と相補の関係にあるPMOS３２１と、オン状態のPMOS３２５と相補の関係にあるNMOS３２６とは、オフ状態になっている。よって、PMOS３２１およびNMOS３２６は、リーク電流程度しか電流を流さない。したがって、オン状態のMOSであるNMOS３２２、NMOS３２３およびPMOS３２５のそれぞれのドレインソース間電圧（以下「Vds」と称する）は、ほぼ0Vに近い非常に小さい電圧となっている。
【００６８】
ここで、回路ブロック３２について、電源電圧のみが変動した場合に、回路ブロック３２の出力であるOUTと、内部ネットNET0およびNET1の電圧などを再計算することを考える。
【００６９】
電源電圧が変動すると、オン状態であるMOSのVdsは、電源電圧の変動分だけ変動する。しかしながら、回路シミュレーションの前提として、電源抵抗付きシミュレーションでは、元の電源電圧よりも大幅に電圧が低下した状態は許容されない。このため、電源電圧の低下分がせいぜい元の電源電圧の10%〜20%になるように、電源抵抗を設定することを目標にシミュレーションを行うことが多い。よって、電源電圧変動に起因するVds変動はわずかである。
【００７０】
これを、図４に示すMOSのDC特性に当てはめて見ると、Vdsの小さい領域では、Vds 電圧変動に対して、電流がほぼ比例しており、MOSを抵抗として近似することが可能であることが分かる。
【００７１】
したがって、制御信号が変動しない状況で電源電圧のみが変動した場合に、解析対象回路３内のMOSのうちオン状態のMOSを、特性がMOSよりも単純な抵抗に置き換えた非常に簡易な等価回路を用いて、解析対象回路３の回路シミュレーションを再計算しても、十分な精度でシミュレーションが可能となる。
【００７２】
次に、図１に示した回路シミュレーション装置１００の動作を説明する。
【００７３】
受付部１は、解析対象回路情報を受け付けると、解析対象回路情報を実行部２に出力する。
【００７４】
実行部２は、解析対象回路情報を受け付けると、解析対象回路情報に基づいて、解析対象回路３の回路シミュレーションを開始する。
【００７５】
まず、実行部２は、解析対象回路情報に示された初期値を示す制御信号が入力されたとき（以下「初期動作時」と称する）の解析対象回路３の回路シミュレーションを、解析対象回路情報に基づいて行う。この回路シミュレーションによって、初期動作時に、解析対象回路３内の各素子に印加される電圧と、解析対象回路３内の各素子を流れる電流とが、計算される。
【００７６】
続いて、実行部２は、解析対象回路３内のMOSのそれぞれについて、初期動作時の状態が、オン状態かオフ状態かを判断する。
【００７７】
続いて、実行部２は、初期動作時の状態がオン状態であるMOS（以下「置換対象MOS」と称する）を、所定素子である抵抗に置き換えて、解析対象回路３の等価回路を生成する。なお、置換対象MOSは、置換対象素子の一例である。
【００７８】
図５は、等価回路の生成動作を説明するためのフローチャートである。以下、図５を照して、等価回路の生成動作を説明する。
【００７９】
実行部２は、置換対象MOSを１つ選択する（ステップＳ５１）。以下、ステップＳ５１で選択された置換対象MOSを「選択MOS」と称する。
【００８０】
続いて、実行部２は、解析対象回路３内の選択MOSを、選択MOSのVdsを選択MOSのIdsで割った値の抵抗値を有する抵抗に置き換える（ステップＳ５２）。
【００８１】
続いて、実行部２は、選択MOSとして選択されていない置換対象MOSが存在するかを判断する（ステップＳ５３）。
【００８２】
実行部２は、選択MOSとして選択されていない置換対象MOSが存在する場合、ステップＳ５１に戻り、選択MOSとして選択されていない置換対象MOSの中から、１つの置換対象MOSを選択する。実行部２は、その選択された置換対象MOSを、新たな選択MOSとして用いて、以下、ステップＳ５２およびＳ５３を実行する。
【００８３】
一方、実行部２は、選択MOSとして選択されていない置換対象MOSが存在しない場合、等価回路の生成動作を終了する。
【００８４】
なお、本実施形態では、実行部２は、等価回路の生成動作を終了すると、初期動作時の状態がオフ状態であるMOS（以下「削除対象MOS」と称する）を、等価回路から削除して、等価回路を簡略化する。
【００８５】
図６は、図３に示した回路ブロック３２の等価回路、さらに言えば、簡略された等価回路を示した回路図である。
【００８６】
図６では、図３に示されたNMOS３２２、NMOS３２３およびPMOS３２５が、それぞれ、抵抗RES0、抵抗RES1および抵抗RES2に置換され、図３に示されたPMOS３２１、PMOS３２４およびNMOS３２６が削除されている。
【００８７】
実行部２は、初期動作時以降に制御信号の変動が生じるまでの間、つまり、解析対象回路３内のMOSのオンオフ状態が維持されている間、例えば、置換対象MOSが電源変動状況であるとき、解析対象回路３の回路シミュレーションとして、等価回路の回路シミュレーションを実行する。
【００８８】
その後、制御信号の変動が生じるごとに、実行部２は、まず、制御信号の変動時の解析対象回路３の回路シミュレーションを、解析対象回路情報に基づいて行う。つまり、実行部２は、制御信号の変動時の回路シミュレーションを実行する際には、等価回路ではなく、解析対象回路３を用いて回路シミュレーションを実行する。この回路シミュレーションによって、制御信号の変動時に、解析対象回路３内の各素子に印加される電圧と、解析対象回路３内の各素子を流れる電流とが、計算される。
【００８９】
制御信号の変動時の回路シミュレーションが終了すると、実行部２は、解析対象回路３内のMOSのそれぞれについて、制御信号の変動時の状態が、オン状態かオフ状態かを判断する。
【００９０】
実行部２は、制御信号変動時の状態がオン状態であるMOS（置換対象MOS）を、所定素子である抵抗に置き換えて、解析対象回路３の等価回路を生成する。なお、等価回路の生成手法は、初期動作時における等価回路の生成手法と同様である。
【００９１】
なお、本実施形態では、実行部２は、等価回路の生成動作を終了すると、制御信号変動時の状態がオフ状態であるMOS（削除対象MOS）を、等価回路から削除して、等価回路を簡略化する。
【００９２】
実行部２は、制御信号に次の変動が生じるまでの間、つまり、解析対象回路３内のMOSのオンオフ状態が維持されている間、例えば、置換対象MOSが電源変動状況であるとき、解析対象回路３の回路シミュレーションとして、等価回路の回路シミュレーションを実行する。
【００９３】
本実施形態によれば、実行部２は、解析対象回路３内の特定素子のオン状態またはオフ状態が維持されている間の解析対象回路３の回路シミュレーションとして、解析対象回路３を簡略化した等価回路の回路シミュレーションを実行する。
【００９４】
抵抗を介して電源電圧が供給される所定回路（回路ブロック３１〜３５）のある回路ブロックが、制御信号に応じて動作を開始した場合、所定回路の消費電流が変動する。所定回路の消費電流が変動すると、抵抗での電圧降下量が変動し、それによって、所定回路が受け付ける電源電圧が変動する。このため、所定回路で電源電圧が変動する電源変動状況が生じる。
【００９５】
特定素子のオン状態またはオフ状態が維持されている間（例えば、複数の特定素子のオン状態とオフ状態の組合せが一定である間）に電源が変動する状況（電源変動状況）での所定回路の動作は、制御信号が変動する状況での所定回路の動作、例えば、特定素子のオンオフ状態が切り換わる動作に比べて単調になる。このため、電源変動状況での所定回路を、所定回路を簡略化した等価回路を用いて表すことが可能になる。
【００９６】
したがって、電源変動状況では、等価回路についての回路シミュレーションの結果を、所定回路の回路シミュレーションの結果の近似計算結果として用いることが可能になる。
【００９７】
また、等価回路は、所定回路が簡略化された回路なので、等価回路の回路シミュレーションで行われる計算量は、所定回路の回路シミュレーションで行われる計算量よりも少なくなる。
【００９８】
回路シミュレーションで行われる計算量が少なくなると、回路シミュレーションの計算時間が短くなる。よって、電源変動状況での回路シミュレーションの計算時間を短くすることが可能になる。
【００９９】
このため、電源変動状況では、等価回路の回路シミュレーションを行うことによって、回路シミュレーションの結果の精度を極端に落とすことなく、回路シミュレーションの高速化を図ることが可能になる。
【０１００】
また、本実施形態では、実行部２は、解析対象回路３内の特定素子のうち、制御信号に従ってオン状態を維持している置換対象素子を、置換対象素子の特性を簡略化した特性を有する所定素子に変更することによって、解析対象回路３の等価回路を作成する。
【０１０１】
所定素子は、置換対象素子の特性を簡略化した特性を有するので、置換対象素子の代わりに所定素子を用いた等価回路の回路シミュレーションで行われる計算量は、置換対象素子を有する解析対象回路３の回路シミュレーションで行われる計算量よりも少なくなる。
【０１０２】
このため、電源変動状況では、置換対象素子の代わりに所定素子を用いた等価回路の回路シミュレーションを行うことによって、回路シミュレーションの結果の精度を極端に落とすことなく、回路シミュレーションの高速化を図ることが可能になる。
【０１０３】
本実施形態では、特定素子として、例えば非線形素子が用いられ、所定素子として、所定の線形素子が用いられる。例えば、非線形素子は、ＭＯＳトランジスタであり、所定の線形素子は、抵抗である。線形素子の特性は、非線形素子の特性よりも単純となる。このため、電源変動状況での回路シミュレーションの計算時間を短くすることが可能になる。
【０１０４】
なお、上記実施形態では、所定素子、さらに言えば、所定の線形素子として、抵抗が用いられたが、所定素子および所定の線形素子は、抵抗に限らず適宜変更可能である。
【０１０５】
例えば、上記実施形態では、MOSのゲート容量などを無視しているため、電源電圧変動に伴って、回路ブロック内のネットを充放電する電流の効果は十分にシミュレーションされなかったが、実行部２が、MOSのゲート容量を単なる静電容量（コンデンサ）に置き換えると、その効果もシミュレーションできる。
【０１０６】
また、実行部２は、初期動作時または制御信号の変動時に用いられるMOSの特性を表すモデルとして、BSIM3（Berkley Short Channel IGFET Model 3）またはBSIM4（Berkley Short Channel IGFET Model 4）のような高度なMOSモデルを用い、電源変動状況では、MOSのモデルとして、単純な2乗式で特性が表されるMOSモデルを用いてもよい。この場合も、電源変動状況での回路シミュレーションの計算時間を短くすることが可能になる。
【０１０７】
また、本実施形態では、実行部２は、解析対象回路３内の特定素子が制御信号に従ってオン状態になっているかを判定する解析対象回路３の回路シミュレーションを実行し、その回路シミュレーションの実行結果から、置換対象素子を特定する。この場合、置換対象素子を的確に特定することが可能になる。
【０１０８】
また、本実施形態では、実行部２は、解析対象回路３内の置換対象素子を所定素子に変更し、さらに、解析対象回路３内の特定素子のうち、置換対象素子がオン状態を維持しているときオフ状態を維持している削除対象素子を削除することによって、等価回路を生成する。この場合、等価回路を簡略化できるので、電源変動状況での回路シミュレーションの計算時間をさらに短くすることが可能になる。
【０１０９】
また、本実施形態では、実行部２は、解析対象回路３内の特定素子が制御信号に従ってオフ状態になっているかを判定する解析対象回路３の回路シミュレーション（例えば、複数の特定素子のオン状態とオフ状態の組合せが一定になっているかを判定する解析対象回路３の回路シミュレーション）を実行し、その回路シミュレーションの実行結果から、削除対象素子を特定する。この場合、削除対象素子を的確に特定することが可能になる。
【０１１０】
以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【０１１１】
１００ 回路シミュレーション装置
１ 受付部
２ 実行部
３ 解析対象回路
３１〜３５ 回路ブロック
３６ａ〜３６ｊ 抵抗
３２１、３２４、３２５ PMOSトランジスタ
３２２、３２３、３２６ NMOSトランジスタ
RES0、RES1、RES2 抵抗
【技術分野】
【０００１】
本発明は、回路シミュレーション装置に関する。
【背景技術】
【０００２】
特許文献１には、回路シミュレータが記載されている。回路シミュレータは、電子回路を流れる電流を解析する回路シミュレーションを実行する。回路シミュレーションは、解析対象である解析対象回路の回路構成と、解析対象回路に入力される信号（制御信号および電源電圧）と、を表す回路情報を用いて実行される。なお、解析対象回路の回路構成は、解析対象回路を構成する素子の接続状態と、解析対象回路を構成する素子の特性を表すモデルと、を含む。
【０００３】
また、回路シミュレーションの高速化を図る手法として、回路シミュレーションの計算量を少なくする手法が知られている。具体的には、解析対象回路が、動作していない回路ブロックと、動作している回路ブロックと、に分けられ、動作していない回路ブロックについては回路シミュレーションの計算を省略することで、計算量を少なくする手法が知られている。回路シミュレーションの計算量が少なくなることによって、回路シミュレーションの高速化を図ることが可能になる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−１５９０１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した回路シミュレーションの高速化手法では、電源電圧が変動する解析対象回路の回路シミュレーションにおいては、回路シミュレーションの計算量を少なくできないという問題があることを本発明者は明らかにした。
【０００６】
なお、電源電圧が変動する解析対象回路の一例としては、抵抗を有する電源から電源電圧が供給される解析対象回路が挙げられる。抵抗を有する電源から電源電圧が供給される解析対象回路では、解析対象回路内のある回路ブロックの動作開始に起因する消費電流の増加によって、電源が有する抵抗での電圧降下量が大きくなり、解析対象回路に供給される電源電圧が低下する。
【０００７】
解析対象回路に供給される電源電圧は、解析対象回路内の全ての素子に直接的または間接的に供給される。このため、解析対象回路に供給される電源電圧の変動は、解析対象回路内の全ての回路ブロックの動作に影響する。例えば、解析対象回路内の回路素子のうち、オン状態またはオフ状態となっている特定素子でも、電源電圧が変動する変動状況が生じる。
【０００８】
よって、電源電圧が変動する解析対象回路の回路シミュレーションでは、解析対象回路内の全ての回路ブロックで回路シミュレーションの計算が必要となり、上述した回路シミュレーションの高速化手法（動作していない回路ブロックについては回路シミュレーションの計算を省略するという手法）では、回路シミュレーションの計算量を少なくできない。
【課題を解決するための手段】
【０００９】
本発明の回路シミュレーション装置は、オン状態またはオフ状態となる特定素子を含む所定回路の回路構成と、前記所定回路に入力され当該所定回路の動作を制御する制御信号と、抵抗を介して前記所定回路に供給される電源電圧と、を表す回路情報を受け付ける受付部と、前記受付部にて受け付けられた回路情報に基づいて、前記制御信号および前記電源電圧に従った前記所定回路の動作を解析する回路シミュレーションを実行する実行部と、を含み、前記実行部は、前記特定素子のオン状態またはオフ状態が維持されている間の前記所定回路の回路シミュレーションとして、前記所定回路を簡略化した等価回路の回路シミュレーションを実行する。
【発明の効果】
【００１０】
本発明によれば、実行部は、特定素子のオン状態またはオフ状態が維持されている間の回路シミュレーションとして、所定回路を簡略化した等価回路の回路シミュレーションを実行する。
【００１１】
抵抗を介して電源電圧が供給される所定回路内のある回路ブロックが、制御信号に応じて動作を開始した場合、所定回路の消費電流が変動する。所定回路の消費電流が変動すると、抵抗での電圧降下量が変動し、それによって、所定回路が受け付ける電源電圧が変動する。このため、所定回路で電源電圧が変動する電源変動状況が生じる。
【００１２】
特定素子のオン状態またはオフ状態が維持されているときに電源が変動する状況（以下「電源変動状況」と称する）での所定回路の動作は、制御信号が変動する状況での所定回路の動作、例えば、特定素子のオンオフ状態が切り換わる動作に比べて単調になる。このため、電源変動状況での所定回路を、所定回路を簡略化した等価回路を用いて表すことが可能になる。
【００１３】
したがって、電源変動状況では、等価回路についての回路シミュレーションの結果を、所定回路の回路シミュレーションの結果の近似計算結果として用いることが可能になる。
【００１４】
また、等価回路は、所定回路が簡略化された回路なので、等価回路の回路シミュレーションで行われる計算量は、所定回路の回路シミュレーションで行われる計算量よりも少なくなる。
【００１５】
回路シミュレーションで行われる計算量が少なくなると、回路シミュレーションの計算時間が短くなる。よって、電源変動状況での回路シミュレーションの計算時間を短くすることが可能になる。
【００１６】
このため、電源変動状況では、等価回路の回路シミュレーションを行うことによって、回路シミュレーションの結果の精度を極端に落とすことなく、回路シミュレーションの高速化を図ることが可能になる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態の回路シミュレーション装置を示した図である。
【図２】解析対象回路の一例を示した回路図である。
【図３】回路ブロック３２の一例を示した回路図である。
【図４】MOSのDC特性を示した図である。
【図５】等価回路の生成動作を説明するためのフローチャートである。
【図６】図３に示した回路ブロック３２の等価回路を示した回路図である。
【発明を実施するための形態】
【００１８】
以下、本発明の一実施形態について図面を参照して説明する。
【００１９】
図１は、本発明の一実施形態の回路シミュレーション装置１００を示したブロック図である。
【００２０】
図１において、回路シミュレーション装置１００は、受付部１と実行部２とを含む。
【００２１】
回路シミュレーション装置１００は、オン状態またはオフ状態となる特定素子を含む解析対象回路の回路シミュレーションを行う。
【００２２】
図２は、解析対象回路の一例を示した回路図である。
【００２３】
図２において、解析対象回路３は、特定素子を含む回路ブロック３１〜３５と、抵抗３６ａ〜３６ｊと、を含む。なお、解析対象回路、さらに言えば、回路ブロック３１〜３５は、所定回路の一例である。
【００２４】
回路ブロック３１は、抵抗３６ａを介して高電位側の電源電圧VDDと接続され、抵抗３６ｆを介して低電位側の電源電圧VSSと接続される。回路ブロック３１は、解析対象回路３の動作を制御する制御信号（以下、単に「制御信号」と称する）INAを受け付ける。回路ブロック３１は、制御信号INAに従って値が設定される２つの信号IN1およびIN2を、制御信号として、回路ブロック３２に出力する。
【００２５】
回路ブロック３２は、抵抗３６ａおよび３６ｂを介して電源電圧VDDと接続され、抵抗３６ｆおよび３６ｇを介して電源電圧VSSと接続される。回路ブロック３２は、制御信号IN1およびIN2を受け付ける。回路ブロック３２は、制御信号IN１およびIN2に従って値が設定される信号IN3を、制御信号として、回路ブロック３３に出力する。
【００２６】
回路ブロック３３は、抵抗３６ａ〜３６ｃを介して電源電圧VDDと接続され、抵抗３６ｆ〜３６ｈを介して電源電圧VSSと接続される。回路ブロック３３は、制御信号IN3を受け付ける。回路ブロック３３は、制御信号IN3に従って値が設定される信号IN4およびIN5を、制御信号として、回路ブロック３４に出力する。
【００２７】
回路ブロック３４は、抵抗３６ａ〜３６ｄを介して電源電圧VDDと接続され、抵抗３６ｆ〜３６ｉを介して電源電圧VSSと接続される。回路ブロック３４は、制御信号IN4およびIN5を受け付ける。回路ブロック３４は、制御信号IN4およびIN5に従って値が設定される信号IN6およびIN7を、制御信号として、回路ブロック３５に出力する。
【００２８】
回路ブロック３５は、抵抗３６ａ〜３６ｅを介して電源電圧VDDと接続され、抵抗３６ｆ〜３６ｊを介して電源電圧VSSと接続される。回路ブロック３５は、制御信号IN6、IN7およびINBを受け付ける。
【００２９】
図３は、回路ブロック３２の一例を示した回路図である。
【００３０】
図３において、回路ブロック３２は、PチャネルMOSトランジスタ（以下「PMOS」と称する）３２１と、NチャネルMOSトランジスタ（以下「NMOS」と称する）３２２と、NMOS３２３と、PMOS３２４と、PMOS３２５と、NMOS３２６と、を含む。PMOS３２１とNMOS３２２とでCMOSインバータが形成され、PMOS３２５とNMOS３２６とでCMOSインバータが形成される。PMOSおよびNMOSは、特定素子または非線形素子の一例である。なお、特定素子は、オン状態またはオフ状態となる非線形素子（例えばMOS）に限らず、オン状態またはオフ状態となる線形素子でもよい。
【００３１】
PMOS３２１では、ゲートが制御信号IN1を受け付け、ソースが抵抗３６ａ〜３６ｂ（図３では不図示）を介して電源電圧VDDと接続され、ドレインが、NMOS３２２のドレインと、PMOS３２４のドレインと、PMOS３２５のゲートと、NMOS３２６のゲートと、に接続される。
【００３２】
NMOS３２２では、ゲートが制御信号IN1を受け付け、ソースがNMOS３２３のドレインと接続され、ドレインが、PMOS３２１のドレインと、PMOS３２４のドレインと、PMOS３２５のゲートと、NMOS３２６のゲートと、に接続される。
【００３３】
NMOS３２３では、ゲートが制御信号IN2を受け付け、ソースが抵抗３６ｆ〜３６ｇ（図３では不図示）を介して電源電圧VSSと接続され、ドレインがNMOS３２２のソースと接続される。
【００３４】
PMOS３２４では、ゲートが制御信号IN2を受け付け、ソースが抵抗３６ａ〜３６ｂ（図３では不図示）を介して電源電圧VDDと接続され、ドレインが、PMOS３２１のドレインと、NMOS３２２のドレインと、PMOS３２５のゲートと、NMOS３２６のゲートと、に接続される。
【００３５】
PMOS３２５では、ゲートが、PMOS３２１のドレインと、NMOS３２２のドレインと、PMOS３２４のドレインと、NMOS３２６のゲートと、に接続され、ソースが抵抗３６ａ〜３６ｂ（図３では不図示）を介して電源電圧VDDと接続され、ドレインがNMOS３２６のドレインと接続される。
【００３６】
NMOS３２６では、ゲートが、PMOS３２１のドレインと、NMOS３２２のドレインと、PMOS３２４のドレインと、PMOS３２５のゲートと、に接続され、ソースが抵抗３６ｆ〜３６ｇ（図３では不図示）を介して電源電圧VSSと接続され、ドレインがPMOS３２５のドレインと接続される。
【００３７】
図１に示した受付部１は、解析対象回路３についての情報である解析対象回路情報を受け付ける。解析対象回路情報は、回路情報の一例である。
【００３８】
解析対象回路情報は、解析対象回路３の回路構成と、解析対象回路３の動作を制御する制御信号（回路ブロック３１〜３５のそれぞれの動作を制御する制御信号）と、抵抗を介して解析対象回路３に供給される電源電圧（回路ブロック３１〜３５のそれぞれに供給される電源電圧）と、を表す。なお、解析対象回路３の回路構成は、解析対象回路３を構成する素子間の接続状態と、解析対象回路３内の特定素子（例えば、トランジスタ）の回路シミュレーション用モデルと、を含む。また、本実施形態では、解析対象回路３内に、電源電圧を受け付ける抵抗３６ａ〜３６ｊが含まれる。
【００３９】
解析対象回路情報としては、例えば、電源電圧VDDと電源電圧VSSとを出力する電源と、制御信号を出力する制御信号出力部と、解析対象回路３内の素子と、のそれぞれの端子の接続状態を示したネットリスト（以下、単に「ネットリスト」と称する）と、解析対象回路３内の特定素子（例えば、図３に示したPMOSおよびNMOS等のMOS）の特性を示すモデルと、からなる情報が用いられる。
【００４０】
実行部２は、受付部１にて受け付けられた解析対象回路情報に基づいて、制御信号および電源電圧に従った解析対象回路３の動作を解析する回路シミュレーションを実行する。実行部２は、例えば、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）等のシミュレーションプログラムを実行するコンピュータである。実行部２は、解析対象回路情報に基づいて解析対象回路の回路シミュレーションを実行して、解析対象回路３内の各端子での電流および電圧の変化を計算する。
【００４１】
実行部２は、特定素子のオン状態またはオフ状態が維持されている間の解析対象回路３の回路シミュレーションとして、換言すると、制御信号が変動するまでの間の解析対象回路３の回路シミュレーションとして、解析対象回路３を簡略化した等価回路（以下、単に「等価回路」と称する）の回路シミュレーションを実行する。
【００４２】
本実施形態では、実行部２は、解析対象回路３内での複数の特定素子のオン状態とオフ状態の組合せが一定である間の解析対象回路３の回路シミュレーションとして、解析対象回路３を簡略化した等価回路の回路シミュレーションを実行する。
【００４３】
本実施形態では、実行部２は、解析対象回路３内の特定素子のうち、制御信号に従ってオン状態を維持している置換対象素子を、置換対象素子の特性を簡略化した特性を有する所定素子に変更することによって、解析対象回路３の等価回路を作成する。
【００４４】
例えば、実行部２は、解析対象回路３内の特定素子のうち、解析対象回路３内での複数の特定素子のオン状態とオフ状態の組合せが一定である間に制御信号に従ってオン状態を維持している置換対象素子を、所定素子に変更することによって、解析対象回路３の等価回路を作成する。
【００４５】
実行部２は、等価回路を作成すると、特定素子のオン状態またはオフ状態が維持されている間の解析対象回路３の回路シミュレーションとして、等価回路の回路シミュレーションを実行する。
【００４６】
また、実行部２は、解析対象回路３内の特定素子が制御信号に従ってオン状態になっているかを判定する解析対象回路３の回路シミュレーションを実行し、その回路シミュレーションの実行結果から、置換対象素子を特定する。
【００４７】
また、実行部２は、解析対象回路３内の置換対象素子を所定素子に変更し、さらに、解析対象回路３内の特定素子のうち、置換対象素子がオン状態を維持しているときにオフ状態を維持している削除対象素子を削除することによって、等価回路を生成する。
【００４８】
例えば、実行部２は、解析対象回路３内の置換対象素子を所定素子に変更し、さらに、解析対象回路３内の特定素子のうち、解析対象回路３内での複数の特定素子のオン状態とオフ状態の組合せが一定である間に制御信号に従ってオフ状態を維持している削除対象素子を削除することによって、等価回路を生成する。
【００４９】
なお、実行部２は、解析対象回路３内の置換対象素子を所定素子に変更し、かつ、削除対象素子をそのまま残すことによって、等価回路を生成してもよい。
【００５０】
また、実行部２は、解析対象回路３内の置換対象素子を所定素子に変更し、かつ、削除対象素子を高抵抗（例えば、１ギガオームの抵抗）に変更することによって、等価回路を生成してもよい。なお、高抵抗の抵抗値は、１ギガオームに限らず、例えば、オフ状態の削除対象素子を流れるリーク電流と同様の電流を流す抵抗が有する抵抗値であってもよい。
【００５１】
また、実行部２は、解析対象回路３内の特定素子が制御信号に従ってオフ状態になっているかを判定する解析対象回路３の回路シミュレーションを実行し、その回路シミュレーションの実行結果から、削除対象素子を特定する。
【００５２】
このように、本実施形態による回路シミュレーション装置１００は、オン状態またはオフ状態となる特定素子を含む所定回路の回路構成と、所定回路に入力され所定回路の動作を制御する制御信号と、抵抗を介して所定回路に供給される電源電圧と、を表す回路情報を受け付ける受付部１と、受付部１にて受け付けられた回路情報に基づいて、制御信号および電源電圧に従った所定回路の動作を解析する回路シミュレーションを実行する実行部２と、を含み、実行部２は、特定素子のオン状態またはオフ状態が維持されている間の所定回路の回路シミュレーションとして、所定回路を簡略化した等価回路の回路シミュレーションを実行する。
【００５３】
また、本実施形態では、実行部２は、さらに、所定回路内の特定素子のうち、制御信号に従ってオン状態を維持している置換対象素子を、置換対象素子の特性を簡略化した特性を有する所定素子に変更することによって、等価回路を生成する。
【００５４】
なお、特定素子は、例えば、非線形素子であり、所定素子は、例えば、所定の線形素子である。
【００５５】
また、例えば、非線形素子は、ＭＯＳトランジスタであり、所定の線形素子は、抵抗またはコンデンサである。
【００５６】
なお、本実施形態では、実行部２は、所定回路内の特定素子が制御信号に従ってオン状態になっているかを判定する所定回路の回路シミュレーションを実行し、その回路シミュレーションの実行結果から、置換対象素子を特定する。
【００５７】
また、本実施形態では、実行部２は、所定回路内の置換対象素子を所定素子に変更し、さらに、所定回路内の特定素子のうち、置換対象素子がオン状態を維持しているときにオフ状態を維持している削除対象素子を削除することによって、等価回路を生成する。
【００５８】
また、本実施形態では、実行部２は、所定回路内の特定素子が制御信号に従ってオフ状態になっているかを判定する所定回路の回路シミュレーションを実行し、その回路シミュレーションの実行結果から、削除対象素子を特定する。
【００５９】
なお、回路シミュレーション装置１００は、コンピュータにて実現されてもよい。この場合、コンピュータは、コンピュータにて読み取り可能なＣＤ−ＲＯＭ（Compact Disk Read Only Memory）のような記録媒体に記録されたプログラムを読込み実行することによって、受付部１および実行部２として機能する。記録媒体は、ＣＤ−ＲＯＭに限らず適宜変更可能である。
【００６０】
まず、オン状態またはオフ状態を維持する特定素子の電源が変動する状況、例えば、複数の特定素子のオン状態とオフ状態の組合せが一定である間に置換対象素子の電源が変動する状況（以下「電源変動状況」と称する）での解析対象回路３の回路シミュレーションとして、等価回路の回路シミュレーションを用いることが可能である理由について説明する。
【００６１】
図２に示す解析対象回路３において、制御信号INA が固定である状況で制御信号INB が変動した場合、電源抵抗が無ければ、回路ブロック３５についてのみ回路シミュレーションの再計算を行うことによって、解析対象回路３の回路シミュレーションを行うことができる。
【００６２】
一方、電源抵抗が存在する場合での回路シミュレーションでは、制御信号INBの変動に起因する解析対象回路３での消費電流の変動によって、電源抵抗での電圧降下の大きさが変動し、よって、解析対象回路３に供給される電源電圧が低下する。このため、図２に示す解析対象回路３では、制御信号INA が固定である状況で制御信号INBが変動した場合、回路ブロック３１〜３５の全てで回路シミュレーションの再計算が必要となる。
【００６３】
本実施形態は、電源電圧のみが変動した回路ブロック３１〜３４の回路シミュレーションの計算を簡易にすることで、回路シミュレーションの高速化を目指すものである。
【００６４】
以下、図３に示した回路ブロック３２を例として説明する。
【００６５】
ここで、図３に示す回路ブロック３２では、制御信号IN1およびIN2がともにHighレベル（電源電圧VDD）であるとする。
【００６６】
この場合、回路ブロック３２では、NMOS３２２、NMOS３２３およびPMOS３２５がオン状態となり、NET1はLowレベル（VSSレベル）、NET0はLowレベル、OUTはHighレベルとなる。
【００６７】
PMOS３２１とNMOS３２２とでCMOSが構成され、PMOS３２５とNMOS３２６とでCMOSが構成される。このため、オン状態のNMOS３２２と相補の関係にあるPMOS３２１と、オン状態のPMOS３２５と相補の関係にあるNMOS３２６とは、オフ状態になっている。よって、PMOS３２１およびNMOS３２６は、リーク電流程度しか電流を流さない。したがって、オン状態のMOSであるNMOS３２２、NMOS３２３およびPMOS３２５のそれぞれのドレインソース間電圧（以下「Vds」と称する）は、ほぼ0Vに近い非常に小さい電圧となっている。
【００６８】
ここで、回路ブロック３２について、電源電圧のみが変動した場合に、回路ブロック３２の出力であるOUTと、内部ネットNET0およびNET1の電圧などを再計算することを考える。
【００６９】
電源電圧が変動すると、オン状態であるMOSのVdsは、電源電圧の変動分だけ変動する。しかしながら、回路シミュレーションの前提として、電源抵抗付きシミュレーションでは、元の電源電圧よりも大幅に電圧が低下した状態は許容されない。このため、電源電圧の低下分がせいぜい元の電源電圧の10%〜20%になるように、電源抵抗を設定することを目標にシミュレーションを行うことが多い。よって、電源電圧変動に起因するVds変動はわずかである。
【００７０】
これを、図４に示すMOSのDC特性に当てはめて見ると、Vdsの小さい領域では、Vds 電圧変動に対して、電流がほぼ比例しており、MOSを抵抗として近似することが可能であることが分かる。
【００７１】
したがって、制御信号が変動しない状況で電源電圧のみが変動した場合に、解析対象回路３内のMOSのうちオン状態のMOSを、特性がMOSよりも単純な抵抗に置き換えた非常に簡易な等価回路を用いて、解析対象回路３の回路シミュレーションを再計算しても、十分な精度でシミュレーションが可能となる。
【００７２】
次に、図１に示した回路シミュレーション装置１００の動作を説明する。
【００７３】
受付部１は、解析対象回路情報を受け付けると、解析対象回路情報を実行部２に出力する。
【００７４】
実行部２は、解析対象回路情報を受け付けると、解析対象回路情報に基づいて、解析対象回路３の回路シミュレーションを開始する。
【００７５】
まず、実行部２は、解析対象回路情報に示された初期値を示す制御信号が入力されたとき（以下「初期動作時」と称する）の解析対象回路３の回路シミュレーションを、解析対象回路情報に基づいて行う。この回路シミュレーションによって、初期動作時に、解析対象回路３内の各素子に印加される電圧と、解析対象回路３内の各素子を流れる電流とが、計算される。
【００７６】
続いて、実行部２は、解析対象回路３内のMOSのそれぞれについて、初期動作時の状態が、オン状態かオフ状態かを判断する。
【００７７】
続いて、実行部２は、初期動作時の状態がオン状態であるMOS（以下「置換対象MOS」と称する）を、所定素子である抵抗に置き換えて、解析対象回路３の等価回路を生成する。なお、置換対象MOSは、置換対象素子の一例である。
【００７８】
図５は、等価回路の生成動作を説明するためのフローチャートである。以下、図５を照して、等価回路の生成動作を説明する。
【００７９】
実行部２は、置換対象MOSを１つ選択する（ステップＳ５１）。以下、ステップＳ５１で選択された置換対象MOSを「選択MOS」と称する。
【００８０】
続いて、実行部２は、解析対象回路３内の選択MOSを、選択MOSのVdsを選択MOSのIdsで割った値の抵抗値を有する抵抗に置き換える（ステップＳ５２）。
【００８１】
続いて、実行部２は、選択MOSとして選択されていない置換対象MOSが存在するかを判断する（ステップＳ５３）。
【００８２】
実行部２は、選択MOSとして選択されていない置換対象MOSが存在する場合、ステップＳ５１に戻り、選択MOSとして選択されていない置換対象MOSの中から、１つの置換対象MOSを選択する。実行部２は、その選択された置換対象MOSを、新たな選択MOSとして用いて、以下、ステップＳ５２およびＳ５３を実行する。
【００８３】
一方、実行部２は、選択MOSとして選択されていない置換対象MOSが存在しない場合、等価回路の生成動作を終了する。
【００８４】
なお、本実施形態では、実行部２は、等価回路の生成動作を終了すると、初期動作時の状態がオフ状態であるMOS（以下「削除対象MOS」と称する）を、等価回路から削除して、等価回路を簡略化する。
【００８５】
図６は、図３に示した回路ブロック３２の等価回路、さらに言えば、簡略された等価回路を示した回路図である。
【００８６】
図６では、図３に示されたNMOS３２２、NMOS３２３およびPMOS３２５が、それぞれ、抵抗RES0、抵抗RES1および抵抗RES2に置換され、図３に示されたPMOS３２１、PMOS３２４およびNMOS３２６が削除されている。
【００８７】
実行部２は、初期動作時以降に制御信号の変動が生じるまでの間、つまり、解析対象回路３内のMOSのオンオフ状態が維持されている間、例えば、置換対象MOSが電源変動状況であるとき、解析対象回路３の回路シミュレーションとして、等価回路の回路シミュレーションを実行する。
【００８８】
その後、制御信号の変動が生じるごとに、実行部２は、まず、制御信号の変動時の解析対象回路３の回路シミュレーションを、解析対象回路情報に基づいて行う。つまり、実行部２は、制御信号の変動時の回路シミュレーションを実行する際には、等価回路ではなく、解析対象回路３を用いて回路シミュレーションを実行する。この回路シミュレーションによって、制御信号の変動時に、解析対象回路３内の各素子に印加される電圧と、解析対象回路３内の各素子を流れる電流とが、計算される。
【００８９】
制御信号の変動時の回路シミュレーションが終了すると、実行部２は、解析対象回路３内のMOSのそれぞれについて、制御信号の変動時の状態が、オン状態かオフ状態かを判断する。
【００９０】
実行部２は、制御信号変動時の状態がオン状態であるMOS（置換対象MOS）を、所定素子である抵抗に置き換えて、解析対象回路３の等価回路を生成する。なお、等価回路の生成手法は、初期動作時における等価回路の生成手法と同様である。
【００９１】
なお、本実施形態では、実行部２は、等価回路の生成動作を終了すると、制御信号変動時の状態がオフ状態であるMOS（削除対象MOS）を、等価回路から削除して、等価回路を簡略化する。
【００９２】
実行部２は、制御信号に次の変動が生じるまでの間、つまり、解析対象回路３内のMOSのオンオフ状態が維持されている間、例えば、置換対象MOSが電源変動状況であるとき、解析対象回路３の回路シミュレーションとして、等価回路の回路シミュレーションを実行する。
【００９３】
本実施形態によれば、実行部２は、解析対象回路３内の特定素子のオン状態またはオフ状態が維持されている間の解析対象回路３の回路シミュレーションとして、解析対象回路３を簡略化した等価回路の回路シミュレーションを実行する。
【００９４】
抵抗を介して電源電圧が供給される所定回路（回路ブロック３１〜３５）のある回路ブロックが、制御信号に応じて動作を開始した場合、所定回路の消費電流が変動する。所定回路の消費電流が変動すると、抵抗での電圧降下量が変動し、それによって、所定回路が受け付ける電源電圧が変動する。このため、所定回路で電源電圧が変動する電源変動状況が生じる。
【００９５】
特定素子のオン状態またはオフ状態が維持されている間（例えば、複数の特定素子のオン状態とオフ状態の組合せが一定である間）に電源が変動する状況（電源変動状況）での所定回路の動作は、制御信号が変動する状況での所定回路の動作、例えば、特定素子のオンオフ状態が切り換わる動作に比べて単調になる。このため、電源変動状況での所定回路を、所定回路を簡略化した等価回路を用いて表すことが可能になる。
【００９６】
したがって、電源変動状況では、等価回路についての回路シミュレーションの結果を、所定回路の回路シミュレーションの結果の近似計算結果として用いることが可能になる。
【００９７】
また、等価回路は、所定回路が簡略化された回路なので、等価回路の回路シミュレーションで行われる計算量は、所定回路の回路シミュレーションで行われる計算量よりも少なくなる。
【００９８】
回路シミュレーションで行われる計算量が少なくなると、回路シミュレーションの計算時間が短くなる。よって、電源変動状況での回路シミュレーションの計算時間を短くすることが可能になる。
【００９９】
このため、電源変動状況では、等価回路の回路シミュレーションを行うことによって、回路シミュレーションの結果の精度を極端に落とすことなく、回路シミュレーションの高速化を図ることが可能になる。
【０１００】
また、本実施形態では、実行部２は、解析対象回路３内の特定素子のうち、制御信号に従ってオン状態を維持している置換対象素子を、置換対象素子の特性を簡略化した特性を有する所定素子に変更することによって、解析対象回路３の等価回路を作成する。
【０１０１】
所定素子は、置換対象素子の特性を簡略化した特性を有するので、置換対象素子の代わりに所定素子を用いた等価回路の回路シミュレーションで行われる計算量は、置換対象素子を有する解析対象回路３の回路シミュレーションで行われる計算量よりも少なくなる。
【０１０２】
このため、電源変動状況では、置換対象素子の代わりに所定素子を用いた等価回路の回路シミュレーションを行うことによって、回路シミュレーションの結果の精度を極端に落とすことなく、回路シミュレーションの高速化を図ることが可能になる。
【０１０３】
本実施形態では、特定素子として、例えば非線形素子が用いられ、所定素子として、所定の線形素子が用いられる。例えば、非線形素子は、ＭＯＳトランジスタであり、所定の線形素子は、抵抗である。線形素子の特性は、非線形素子の特性よりも単純となる。このため、電源変動状況での回路シミュレーションの計算時間を短くすることが可能になる。
【０１０４】
なお、上記実施形態では、所定素子、さらに言えば、所定の線形素子として、抵抗が用いられたが、所定素子および所定の線形素子は、抵抗に限らず適宜変更可能である。
【０１０５】
例えば、上記実施形態では、MOSのゲート容量などを無視しているため、電源電圧変動に伴って、回路ブロック内のネットを充放電する電流の効果は十分にシミュレーションされなかったが、実行部２が、MOSのゲート容量を単なる静電容量（コンデンサ）に置き換えると、その効果もシミュレーションできる。
【０１０６】
また、実行部２は、初期動作時または制御信号の変動時に用いられるMOSの特性を表すモデルとして、BSIM3（Berkley Short Channel IGFET Model 3）またはBSIM4（Berkley Short Channel IGFET Model 4）のような高度なMOSモデルを用い、電源変動状況では、MOSのモデルとして、単純な2乗式で特性が表されるMOSモデルを用いてもよい。この場合も、電源変動状況での回路シミュレーションの計算時間を短くすることが可能になる。
【０１０７】
また、本実施形態では、実行部２は、解析対象回路３内の特定素子が制御信号に従ってオン状態になっているかを判定する解析対象回路３の回路シミュレーションを実行し、その回路シミュレーションの実行結果から、置換対象素子を特定する。この場合、置換対象素子を的確に特定することが可能になる。
【０１０８】
また、本実施形態では、実行部２は、解析対象回路３内の置換対象素子を所定素子に変更し、さらに、解析対象回路３内の特定素子のうち、置換対象素子がオン状態を維持しているときオフ状態を維持している削除対象素子を削除することによって、等価回路を生成する。この場合、等価回路を簡略化できるので、電源変動状況での回路シミュレーションの計算時間をさらに短くすることが可能になる。
【０１０９】
また、本実施形態では、実行部２は、解析対象回路３内の特定素子が制御信号に従ってオフ状態になっているかを判定する解析対象回路３の回路シミュレーション（例えば、複数の特定素子のオン状態とオフ状態の組合せが一定になっているかを判定する解析対象回路３の回路シミュレーション）を実行し、その回路シミュレーションの実行結果から、削除対象素子を特定する。この場合、削除対象素子を的確に特定することが可能になる。
【０１１０】
以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【０１１１】
１００ 回路シミュレーション装置
１ 受付部
２ 実行部
３ 解析対象回路
３１〜３５ 回路ブロック
３６ａ〜３６ｊ 抵抗
３２１、３２４、３２５ PMOSトランジスタ
３２２、３２３、３２６ NMOSトランジスタ
RES0、RES1、RES2 抵抗
【特許請求の範囲】
【請求項１】
オン状態またはオフ状態となる特定素子を含む所定回路の回路構成と、前記所定回路に入力され当該所定回路の動作を制御する制御信号と、抵抗を介して前記所定回路に供給される電源電圧と、を表す回路情報を受け付ける受付部と、
前記受付部にて受け付けられた回路情報に基づいて、前記制御信号および前記電源電圧に従った前記所定回路の動作を解析する回路シミュレーションを実行する実行部と、を含み、
前記実行部は、前記特定素子のオン状態またはオフ状態が維持されている間の前記所定回路の回路シミュレーションとして、前記所定回路を簡略化した等価回路の回路シミュレーションを実行する、回路シミュレーション装置。
【請求項２】
請求項１に記載の回路シミュレーション装置において、
前記実行部は、さらに、前記所定回路内の特定素子のうち、前記制御信号に従ってオン状態を維持している置換対象素子を、当該置換対象素子の特性を簡略化した特性を有する所定素子に変更することによって、前記等価回路を生成する、回路シミュレーション装置。
【請求項３】
請求項２に記載の回路シミュレーション装置において、
前記特定素子は、非線形素子であり、
前記所定素子は、所定の線形素子である、回路シミュレーション装置。
【請求項４】
請求項３に記載の回路シミュレーション装置において、
前記非線形素子は、ＭＯＳトランジスタであり、前記所定の線形素子は、抵抗またはコンデンサである、回路シミュレーション装置。
【請求項５】
請求項２から４のいずれか１項に記載の回路シミュレーション装置において、
前記実行部は、前記所定回路内の特定素子が前記制御信号に従ってオン状態になっているかを判定する前記所定回路の回路シミュレーションを実行し、当該回路シミュレーションの実行結果から、前記置換対象素子を特定する、回路シミュレーション装置。
【請求項６】
請求項２から５のいずれか１項に記載の回路シミュレーション装置において、
前記実行部は、前記所定回路内の置換対象素子を前記所定素子に変更し、さらに、前記所定回路内の特定素子のうち、前記置換対象素子がオン状態を維持しているときオフ状態を維持している削除対象素子を削除することによって、前記等価回路を生成する、回路シミュレーション装置。
【請求項７】
請求項６に記載の回路シミュレーション装置において、
前記実行部は、前記所定回路内の特定素子が前記制御信号に従ってオフ状態になっているかを判定する前記所定回路の回路シミュレーションを実行し、当該回路シミュレーションの実行結果から、前記削除対象素子を特定する、回路シミュレーション装置。
【請求項１】
オン状態またはオフ状態となる特定素子を含む所定回路の回路構成と、前記所定回路に入力され当該所定回路の動作を制御する制御信号と、抵抗を介して前記所定回路に供給される電源電圧と、を表す回路情報を受け付ける受付部と、
前記受付部にて受け付けられた回路情報に基づいて、前記制御信号および前記電源電圧に従った前記所定回路の動作を解析する回路シミュレーションを実行する実行部と、を含み、
前記実行部は、前記特定素子のオン状態またはオフ状態が維持されている間の前記所定回路の回路シミュレーションとして、前記所定回路を簡略化した等価回路の回路シミュレーションを実行する、回路シミュレーション装置。
【請求項２】
請求項１に記載の回路シミュレーション装置において、
前記実行部は、さらに、前記所定回路内の特定素子のうち、前記制御信号に従ってオン状態を維持している置換対象素子を、当該置換対象素子の特性を簡略化した特性を有する所定素子に変更することによって、前記等価回路を生成する、回路シミュレーション装置。
【請求項３】
請求項２に記載の回路シミュレーション装置において、
前記特定素子は、非線形素子であり、
前記所定素子は、所定の線形素子である、回路シミュレーション装置。
【請求項４】
請求項３に記載の回路シミュレーション装置において、
前記非線形素子は、ＭＯＳトランジスタであり、前記所定の線形素子は、抵抗またはコンデンサである、回路シミュレーション装置。
【請求項５】
請求項２から４のいずれか１項に記載の回路シミュレーション装置において、
前記実行部は、前記所定回路内の特定素子が前記制御信号に従ってオン状態になっているかを判定する前記所定回路の回路シミュレーションを実行し、当該回路シミュレーションの実行結果から、前記置換対象素子を特定する、回路シミュレーション装置。
【請求項６】
請求項２から５のいずれか１項に記載の回路シミュレーション装置において、
前記実行部は、前記所定回路内の置換対象素子を前記所定素子に変更し、さらに、前記所定回路内の特定素子のうち、前記置換対象素子がオン状態を維持しているときオフ状態を維持している削除対象素子を削除することによって、前記等価回路を生成する、回路シミュレーション装置。
【請求項７】
請求項６に記載の回路シミュレーション装置において、
前記実行部は、前記所定回路内の特定素子が前記制御信号に従ってオフ状態になっているかを判定する前記所定回路の回路シミュレーションを実行し、当該回路シミュレーションの実行結果から、前記削除対象素子を特定する、回路シミュレーション装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１８６７１６（Ｐ２０１１−１８６７１６Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−５０３６７（Ｐ２０１０−５０３６７）
【出願日】平成２２年３月８日（２０１０．３．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月８日（２０１０．３．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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