固体撮像装置
【課題】固体撮像素子と信号処理素子との間に画素信号を伝送するために設けられる複数の接続導体の間隔・本数を、パッケージ基板のデザインルールの制約を受けることなく、決定できるようにする。
【解決手段】固体撮像装置１６は、複数の画素信号出力端子を有する固体撮像素子１と、複数の画素信号入力端子を有する信号処理素子６と、固体撮像素子１と信号処理素子６とが上面に配置されて上面および内層に配線を有する基板２３と、固体撮像素子１と信号処理素子６との間の画素信号を伝送する接続導体である金属ワイヤー３２により構成され、固体撮像素子１の画素信号がパッケージの基板上の配線を通らずに直接信号処理素子６の回路に入力されることにより、パッケージ基板のデザインルールの制約を受けること無く、狭間隔・多数の金属ワイヤー３２を配置できる。
【解決手段】固体撮像装置１６は、複数の画素信号出力端子を有する固体撮像素子１と、複数の画素信号入力端子を有する信号処理素子６と、固体撮像素子１と信号処理素子６とが上面に配置されて上面および内層に配線を有する基板２３と、固体撮像素子１と信号処理素子６との間の画素信号を伝送する接続導体である金属ワイヤー３２により構成され、固体撮像素子１の画素信号がパッケージの基板上の配線を通らずに直接信号処理素子６の回路に入力されることにより、パッケージ基板のデザインルールの制約を受けること無く、狭間隔・多数の金属ワイヤー３２を配置できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に光電変換素子からなる固体撮像素子と信号処理回路、駆動回路などからなる信号処理素子を一体化した固体撮像装置に有効な技術に関するものである。
【背景技術】
【０００２】
従来、例えばＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）撮像素子を用いた固体撮像装置において、小型化・軽量化等を目的に撮像素子と信号処理素子を一つのパッケージに実装することが行われている。
【０００３】
図１０は、撮像素子と信号処理素子が一つのパッケージに実装された固体撮像装置の一例を示す構成図である。２つの素子は２段に配置され、下側の素子が配置されている基板の下面に外部電極を有する。
【０００４】
図１０において、第１の基板１０２は下面に外部電極１０１を有し、信号処理素子１１２は第１の基板１０２の上面に配置されて金属ワイヤー１２２により第１の基板１０２上の配線に接続されている。第１の基板１０２には第２の基板１０３が配置され、その上面に固体撮像素子１１１が配置されている。固体撮像素子１１１は金属ワイヤー１２１により第２の基板１０３上の配線に接続されている。固体撮像素子１１１、信号処理素子１１２の入出力信号は金属ワイヤー１２１および１２２と、第１の基板１０２および第２の基板１０３を通じて、外部電極１０１および素子相互に接続されている。第２の基板１０３の上面には第３の基板１０４が配置され、カバーガラス１０５は第３の基板１０４の上面に搭載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３６４５８３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、固体撮像装置に対しては、高感度、高Ｓ／Ｎ等と共に高フレームレートが要求されている。高フレームレート実現の技術手段としては、固体撮像素子の出力を並列に設ける構造があるが、信号処理のためにはアナログフロントエンド回路の入力も並列に設ける必要があり、多数の素子間配線が必要となる。
【０００７】
図１０の構成では、固体撮像素子１１１からの画素信号は、金属ワイヤー１２１、１２２、第１の基板１０２、第２の基板１０３を通じて信号処理素子１１２に入力される。一般的に、第１の基板１０２や第２の基板１０３などのパッケージの基板の配線には、銅箔等が使用され、半導体チップ内に比べてデザインルールは大きく、金属ワイヤーの接続部の幅は１００μｍ幅程度の場合が多い。
【０００８】
複数チャンネルの画素信号を伝送するための配線は、相対精度の要求から等長・平行に設ける等の配置に関する制約を受ける。この制約と出力数の増加を両立するには狭間隔の配線が必要であるが、図１０の構成ではパッケージ基板上の配線のデザインルールにより制限がかかることになる。
【０００９】
更に、パッケージの基板上の配線の長さは通常数ｍｍから数十ｍｍになり、半導体チップ内に比べて配線抵抗の増大となる。配線幅も大きく（数十μｍ）、配線容量もチップ内に比べて大きい。また、信号が並走する場合、並走距離に比例して配線間容量も大きくなる。結果として、固体撮像素子内出力回路のドライブ能力を上げることによる消費電力増大・出力回路面積増大によるチップサイズ増大や信号周波数帯域の制限による信号伝送速度の低下という課題を有する。
【００１０】
すなわち、従来の固体撮像装置においては、固体撮像素子１１１の画素信号をパッケージの基板上の配線を通じて信号処理素子１１２へ伝送する場合、狭間隔・多出力を実現することが困難であるという課題がある。
【００１１】
本発明は上記従来の課題を解決するものであり、固体撮像素子の画素信号の増加と狭間隔接続を可能にする固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を実現するために、本発明の１つの態様に係る固体撮像装置は、複数の画素信号出力端子を有する固体撮像素子と、前記複数の画素信号出力端子に対応する複数の画素信号入力端子を有する信号処理素子と、前記固体撮像素子と前記信号処理素子とが上面に配置され、下面には外部電極が配置され、上面および内層に配線を有する基板と、前記複数の画素信号出力端子に対応して設けられ、一端が対応する画素信号出力端子に接続され、他端が対応する画素信号入力端子に接続された複数の金属ワイヤーとを備える。
【００１３】
また、本発明の１つの態様に係る固体撮像装置は、複数の画素信号出力端子を有する固体撮像素子と、前記複数の画素信号出力端子に対応する複数の画素信号入力端子を有し、入出力端子を前記固体撮像素子に向き合う面に配置した信号処理素子と、前記固体撮像素子が上面に配置され、下面には外部電極が配置され、上面および内層に配線を有する基板と、前記複数の画素信号出力端子に対応して設けられ、一端が対応する画素信号出力端子に接続され、他端が対応する画素信号入力端子に接続された複数のチップ間電極とを備える。
【００１４】
この構成により、固体撮像素子の画素信号はパッケージの基板上の配線を通らずに直接信号処理素子の回路に入力されることにより、パッケージ基板のデザインルールの制約を受けること無く、金属ワイヤーやチップ間電極などの接続導体の間隔・本数を決定することができる。
【発明の効果】
【００１５】
以上のように本発明に係る固体撮像装置は、固体撮像素子と信号処理素子との間を、パッケージ基板上の配線を介さずに、金属ワイヤーやチップ間電極などの接続導体で直接接続するので、接続導体の配置間隔・本数を、パッケージ基板のデザインルールの制約を受けること無く決定できる。これにより、狭間隔・多数の接続導体の配置が可能になり、画素信号の並列伝送による高フレームレートの実現を可能にした固体撮像装置を提供できる。
【００１６】
更に、接続導体の距離・幅が小さくできることにより配線抵抗・容量が小さくなることで、出力回路の面積増大・消費電力増大をさせない、信号伝送速度の低下させない固体撮像装置を提供できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態〜第４実施形態に係る固体撮像装置の全体構成の一例を示すブロック図
【図２】本発明の第１実施形態に係る固体撮像装置の断面図
【図３】本発明の第１実施形態に係る固体撮像装置の平面図
【図４】本発明の第２実施形態に係る固体撮像装置の断面図
【図５】本発明の第２実施形態に係る固体撮像装置の平面図
【図６】本発明の第３実施形態に係る固体撮像装置の断面図
【図７】本発明の第３実施形態に係る固体撮像装置の平面図
【図８】本発明の第４実施形態に係る固体撮像装置の断面図
【図９】本発明の第４実施形態に係る固体撮像装置の平面図
【図１０】従来の固体撮像装置の断面図
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施の形態について説明する。
【００１９】
図１は、本発明の第１実施形態〜第４実施形態に共通する固体撮像装置の全体構成の一例を示すブロック図である。
【００２０】
図１において、固体撮像装置１６〜１９は、それぞれ本発明の第１実施形態〜第４実施形態に係る固体撮像装置にであり、いずれも固体撮像素子１と信号処理素子６とを接続導体１４で接続して構成される。固体撮像装置１７、１９は、さらに、信号処理素子６の電源電圧よりも高い電圧を有する駆動信号を生成して固体撮像素子１に供給するための駆動素子１５を備えている。
【００２１】
固体撮像素子１は、画素アレイ２、選択転送部３、水平ＣＣＤ４および出力回路５から構成される。
【００２２】
画素アレイ２は、複数の画素部をマトリクス状に配置してなり、当該マトリクスの各行にｍ×ｎ個の画素部を有し、画素部が受光量に応じて生成した電気信号は、選択転送部３と水平ＣＣＤ４および出力回路５を通じ、画素信号として出力される。画素アレイ２は、隣接するｎ列ごとにｍグループに分割されている。分割グループに対応して、ｍ個の出力回路５が設けられている。
【００２３】
固体撮像素子１からの画素信号は、各グループに設けられた接続導体１４を通じて信号処理素子６のＣＤＳ回路７に入力される。接続導体１４としては、金属ワイヤーやバンプ接続等が用いられる。
【００２４】
信号処理素子６において、分割グループに対応して、ｍ個のＣＤＳ回路７が設けられ、分割グループごとに画素アレイ２の列に対応して、ｎ個の並列展開部８、サンプルホールド回路９、ＡＤ変換回路１０およびラッチ・メモリ回路１１が設けられている。
【００２５】
ＣＤＳ回路７は１つのグループのｎ列の画素信号を処理する。ＣＤＳ回路７で処理された画素信号は、並列展開部８のスイッチを順次開閉することにより、対応列のサンプルホールド回路９に保持される。並列に保持された信号が同時にＡＤ変換回路１０でデジタルに変換され、ラッチ・メモリ回路１１に蓄えられ、最終的にＬＶＤＳ回路１２により高速シリアル信号として出力端子１３より外部へ出力される。
【００２６】
本構成により、固体撮像素子１で生成された画素信号はｍ個に分割されて出力回路５から並列に出力されることにから出力レートをｍ倍に高めることが可能になり、高フレームレートを実現することができる。
【００２７】
次に、本発明の固体撮像装置の実施形態について具体的に説明する。
【００２８】
（第１実施形態）
図２および図３は、本発明の第１実施形態に係る固体撮像装置１６の構造の一例を示す断面図および平面図である。図２の断面図は、図３の平面図に示されるＡＡ断面に対応する。
【００２９】
図２および図３において、第１の基板２３は下面に外部電極２４を有し、第１の基板２３の上面には固体撮像素子１と信号処理素子６と第２の基板２２とが配置されている。
【００３０】
固体撮像素子１は金属ワイヤー３１により第１の基板２３上の図示されていない配線に接続され、固体撮像素子１と固体撮像装置１６の外部との間の入出力信号は金属ワイヤー３１および前記配線により伝送される。
【００３１】
信号処理素子６は金属ワイヤー３３により第１の基板２３上の図示されていない配線に接続され、信号処理素子６と固体撮像装置１６の外部との間の入出力信号は金属ワイヤー３３および前記配線により伝送される。
【００３２】
固体撮像素子１と信号処理素子６とは金属ワイヤー３２により直接接続され、固体撮像素子１から信号処理素子６への多数の画素信号は金属ワイヤー３２により並列に伝送される。
【００３３】
第１の基板２３上には第２の基板２２が配置され、カバーガラス２１は第２の基板２２上面に搭載されている。
【００３４】
図３に示されるように、金属ワイヤー３２は固体撮像素子１から信号処理素子６へ直接接続されており、パッケージ基板上に電気的に接続されることは無い。また、固体撮像素子１と信号処理素子６のパッド位置を適切に配置することにより、金属ワイヤー３２は平面的に最短距離に接続することができる。２つの半導体チップの間隔、各半導体チップのパッドとチップ端の距離を考慮しても金属ワイヤー３２の平面距離は１ｍｍ程度以下にすることが可能である。
【００３５】
また、半導体チップ内の配線は通常数十μｍ以下のため、金属ワイヤー３２の間隔はパッド部分のデザインルールにより決定されるが、近年のワイヤーボンド技術では数十μｍ間隔の配置・接続が可能であり、結果として数十μｍ間隔で画素信号を伝送するための接続導体としての金属ワイヤー３２を設けることができる。例えば、一辺が１０ｍｍ程度の大きさの半導体チップ間に２００本以上の金属ワイヤー３２を設けることができる。
【００３６】
これにより、固体撮像素子１から信号処理素子６へパッケージ基板上の配線を利用して画素信号を伝送する場合と比べて、並列伝送可能な信号数を大幅に増やすことが可能になり、信号伝送のスループットの向上によりフレームレートも高めることが可能である。
【００３７】
更に、金属ワイヤー３２の長さである約１ｍｍはパッケージ基板上の配線を利用した場合の数ｍｍから数十ｍｍに比べて短く、金属ワイヤー３２の太さは通常数十μｍであり、パッケージ基板上の配線幅の１００μｍ程度に比べて小さい。このため、画素信号が伝送される配線の配線抵抗・配線容量は小さくなり、固体撮像素子１の出力回路の面積の削減、消費電力の削減、信号伝送速度を向上できる。
【００３８】
（第２実施形態）
図４および図５は、本発明の第２実施形態に係る固体撮像装置１７の構造の一例を示す断面図および平面図である。図４の断面図は、図５の平面図に示されるＡＡ断面に対応する。
【００３９】
図４および図５において、第１の基板２３は下面に外部電極２４を有し、第１の基板２３の上面には固体撮像素子１と信号処理素子６と第２の基板２２とが配置されている。
【００４０】
固体撮像素子１は金属ワイヤー３１により第１の基板２３上の図示されていない配線に接続され、固体撮像素子１と固体撮像装置１６の外部との間の入出力信号は金属ワイヤー３１および前記配線により伝送される。
【００４１】
固体撮像素子１と信号処理素子６とは金属ワイヤー３２により直接接続され、固体撮像素子１から信号処理素子６への多数の画素信号は金属ワイヤー３２により並列に伝送される。
【００４２】
信号処理素子６の上面には駆動素子１５が搭載されており、駆動素子１５は、固体撮像装置１７の外部への入出力信号を伝送するための金属ワイヤー３４により、図示されていない第１の基板２３上の配線に接続されている。駆動素子１５にて生成された固体撮像素子１を駆動するための駆動信号は、金属ワイヤー３４と、図示されていない第１の基板上の配線、および内層の配線を通じて、金属ワイヤー３１により固体撮像素子１へ伝送される。
【００４３】
第１の基板２３上には第２の基板２２が配置され、カバーガラス２１は第２の基板２２上面に搭載されている。
【００４４】
例えば、ＣＣＤ撮像素子には信号処理素子６の電源電圧よりも高い電圧を有する駆動信号が必要なため、駆動素子１５にて電源電圧よりも高い電圧を有する駆動信号を生成してＣＣＤ撮像素子に供給する。このような構成において、駆動素子１５のチップサイズが信号処理素子６よりも小さい場合はスタック構造を採用することにより、一つのパッケージ内に実装することが可能である。
【００４５】
図５に示されるように、金属ワイヤー３２は固体撮像素子１から信号処理素子６へ直接接続されており、パッケージ基板上に電気的に接続されることは無く、平面距離は１ｍｍ程度以下にすることが可能である。また、金属ワイヤー３２の間隔はパッド部分のデザインルールにより決定されるため、数十μｍ間隔で画素信号を伝送するための接続導体としての金属ワイヤー３２を設けることができる。
【００４６】
これにより、固体撮像素子１から信号処理素子６へパッケージ基板上の配線を利用して画素信号を伝送する場合と比べて、並列伝送可能な信号数を大幅に増やすことが可能になり、信号伝送のスループットの向上によりフレームレートを高めることが可能である。
【００４７】
画素信号が伝送される配線の配線抵抗・配線容量は小さくなり、固体撮像素子１の出力回路の面積の削減、消費電力の削減、信号伝送速度の向上を可能にできることは第１実施形態と同様である。
【００４８】
（第３実施形態）
図６および図７は、本発明の第３実施形態に係る固体撮像装置１８の構造の一例を示す断面図および平面図である。図６の断面図は、図７の平面図に示されるＡＡ断面に対応する。
【００４９】
図６および７において、第１の基板２３は下面に外部電極２４を有し、第１の基板２３の上面には固体撮像素子１と第２の基板２２とが配置されている。信号処理素子６は素子面を下側にして固体撮像素子１上にフリップ接続されている。固体撮像素子１と信号処理素子６との間はチップ間電極３６により接続されている。
【００５０】
固体撮像素子１は金属ワイヤー３１により第１の基板２３上の図示されていない配線に接続され、固体撮像素子１と固体撮像装置１６の外部との間の入出力信号は金属ワイヤー３１および前記配線により伝送される。
【００５１】
信号処理素子６はチップ間電極３６により固体撮像素子１上の配線に接続された後に、金属ワイヤー３３により第１の基板２３上の図示されていない配線に接続され、信号処理素子６と固体撮像装置１６の外部との間の入出力信号は金属ワイヤー３３および前記配線により伝送される。
【００５２】
第１の基板２３上には第２の基板２２が配置され、カバーガラス２１は第２の基板２２上面に搭載されている。
【００５３】
図６および７に示されるように、固体撮像素子１から信号処理素子６に並列入力される多数の画素信号は、固体撮像素子１と信号処理素子６との間を直接接続するチップ間電極３６により伝送されており、パッケージ基板上に電気的に接続されることは無い。
【００５４】
図７に示すように、固体撮像素子１と信号処理素子６のパッド位置を適切に配置することにより、チップ間電極３６は固体撮像素子１と信号処理素子６とを向き合う面間で直接接続することができる。チップ間電極３６としては、スタッドバンプ・めっき等により構成することが可能であり、チップ間電極３６の固体撮像素子１と信号処理素子６との間の距離は数十μｍ程度であり、金属ワイヤーによる接続に比べても非常に短い距離での接続が可能になる。
【００５５】
また、チップ間電極３６の配置間隔は電極形成の方法により決定されるが、近年の技術では数十μｍ間隔の配置・接続が可能であり、結果として数十μｍ間隔で画素信号を伝送するための接続導体としてのチップ間電極３６を設けることができる。これにより、並列伝送可能な信号数を大幅に増やすことが可能になり、信号伝送のスループットの向上によりフレームレートを高めることが可能である。
【００５６】
画素信号が伝送される配線の配線抵抗・配線容量は金属ワイヤーに比べても小さくなり、固体撮像素子１の出力回路の面積の削減、消費電力の削減、信号伝送速度の向上が可能になることは第１実施形態と同様である。
【００５７】
（第４実施形態）
図８および図９は、本発明の第４実施形態に係る固体撮像装置１９の構造の一例を示す断面図および平面図である。図８の断面図は、図９の平面図に示されたＡＡ断面に対応する。
【００５８】
図８および図９において、第１の基板２３は下面に外部電極２４を有し、第１の基板２３の上面には固体撮像素子１、駆動素子１５、第２の基板２２が配置されている。信号処理素子６は素子面を下側にして固体撮像素子１上にフリップ接続されている。固体撮像素子１と信号処理素子６との間はチップ間電極３６により接続されている。
【００５９】
駆動素子１５は金属ワイヤー３４により第１の基板２３上の図示されていない配線に接続されるとともに、金属ワイヤー３５により固体撮像素子１に接続され、駆動素子１５にて生成された固体撮像素子１を駆動するための駆動信号は金属ワイヤー３５により駆動素子１５から固体撮像素子１へ直接伝送される。
【００６０】
固体撮像素子１は金属ワイヤー３１により第１の基板２３上の図示されていない配線に接続され、固体撮像素子１と固体撮像装置１６の外部との間の入出力信号は金属ワイヤー３１および前記配線により伝送される。
【００６１】
信号処理素子６はチップ間電極３６により固体撮像素子１上の配線に接続された後に、金属ワイヤー３３により第１の基板２３上の図示しない配線に接続され、信号処理素子６と固体撮像装置１６の外部との間の入出力信号は金属ワイヤー３３および前記配線により伝送される。
【００６２】
第１の基板２３上には第２の基板２２が配置され、カバーガラス２１は第２の基板２２上面に搭載されている。
【００６３】
図８および図９に示されるように、固体撮像素子１から信号処理素子６に並列入力される多数の画素信号は２つの半導体チップ間を直接接続するチップ間電極３６により伝送されており、チップ間電極３６は固体撮像素子１と信号処理素子６とを向き合う面間で直接接続するため、チップ間電極３６の距離は数十μｍ程度であり、金属ワイヤーによる接続に比べても非常に短い距離での接続が可能になる。
【００６４】
また、チップ間電極３６の配置間隔は数十μｍ間隔の配置・接続が可能であり、結果として数十μｍ間隔で画素信号を伝送するための接続導体としてのチップ間電極３６を設けることができる。これにより、並列伝送可能な信号数を大幅に増やすことが可能になり、信号伝送のスループットの向上によりフレームレートを高めることが可能である。
【００６５】
画素信号が伝送される配線の配線抵抗・配線容量は金属ワイヤーに比べても小さくなり、固体撮像素子１の出力回路の面積の削減、消費電力の削減、信号伝送速度の向上が可能になることは第３実施形態と同様である。
【産業上の利用可能性】
【００６６】
本発明は、光電変換素子からなる固体撮像素子と、信号処理回路、駆動回路などからなる信号処理素子と、固体撮像素子と信号処理素子の間を直接接続できる接続導体とを備えることにより、狭間隔・多数の画素信号を伝送することを可能にした固体撮像装置を提供できるという優れた効果がある。
【符号の説明】
【００６７】
１ 固体撮像素子
２ 画素アレイ
３ 選択転送部
５ 出力回路
６ 信号処理素子
７ ＣＤＳ回路
８ 並列展開部
９ サンプルホールド回路
１０ ＡＤ変換回路
１１ ラッチ・メモリ回路
１２ ＬＶＤＳ回路
１３ 出力端子
１４ 接続導体
１５ 駆動素子
１６、１７、１８、１９ 固体撮像装置
２１ カバーガラス
２２ 第２の基板
２３ 第１の基板
２４ 外部電極
３１、３２、３３、３４、３５ 金属ワイヤー
３６ チップ間電極
１０１ 外部電極
１０２ 第１の基板
１０３ 第２の基板
１０４ 第３の基板
１０５ カバーガラス
１１１ 固体撮像素子
１１２ 信号処理素子
１２１、１２２ 金属ワイヤー
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に光電変換素子からなる固体撮像素子と信号処理回路、駆動回路などからなる信号処理素子を一体化した固体撮像装置に有効な技術に関するものである。
【背景技術】
【０００２】
従来、例えばＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）撮像素子を用いた固体撮像装置において、小型化・軽量化等を目的に撮像素子と信号処理素子を一つのパッケージに実装することが行われている。
【０００３】
図１０は、撮像素子と信号処理素子が一つのパッケージに実装された固体撮像装置の一例を示す構成図である。２つの素子は２段に配置され、下側の素子が配置されている基板の下面に外部電極を有する。
【０００４】
図１０において、第１の基板１０２は下面に外部電極１０１を有し、信号処理素子１１２は第１の基板１０２の上面に配置されて金属ワイヤー１２２により第１の基板１０２上の配線に接続されている。第１の基板１０２には第２の基板１０３が配置され、その上面に固体撮像素子１１１が配置されている。固体撮像素子１１１は金属ワイヤー１２１により第２の基板１０３上の配線に接続されている。固体撮像素子１１１、信号処理素子１１２の入出力信号は金属ワイヤー１２１および１２２と、第１の基板１０２および第２の基板１０３を通じて、外部電極１０１および素子相互に接続されている。第２の基板１０３の上面には第３の基板１０４が配置され、カバーガラス１０５は第３の基板１０４の上面に搭載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３６４５８３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、固体撮像装置に対しては、高感度、高Ｓ／Ｎ等と共に高フレームレートが要求されている。高フレームレート実現の技術手段としては、固体撮像素子の出力を並列に設ける構造があるが、信号処理のためにはアナログフロントエンド回路の入力も並列に設ける必要があり、多数の素子間配線が必要となる。
【０００７】
図１０の構成では、固体撮像素子１１１からの画素信号は、金属ワイヤー１２１、１２２、第１の基板１０２、第２の基板１０３を通じて信号処理素子１１２に入力される。一般的に、第１の基板１０２や第２の基板１０３などのパッケージの基板の配線には、銅箔等が使用され、半導体チップ内に比べてデザインルールは大きく、金属ワイヤーの接続部の幅は１００μｍ幅程度の場合が多い。
【０００８】
複数チャンネルの画素信号を伝送するための配線は、相対精度の要求から等長・平行に設ける等の配置に関する制約を受ける。この制約と出力数の増加を両立するには狭間隔の配線が必要であるが、図１０の構成ではパッケージ基板上の配線のデザインルールにより制限がかかることになる。
【０００９】
更に、パッケージの基板上の配線の長さは通常数ｍｍから数十ｍｍになり、半導体チップ内に比べて配線抵抗の増大となる。配線幅も大きく（数十μｍ）、配線容量もチップ内に比べて大きい。また、信号が並走する場合、並走距離に比例して配線間容量も大きくなる。結果として、固体撮像素子内出力回路のドライブ能力を上げることによる消費電力増大・出力回路面積増大によるチップサイズ増大や信号周波数帯域の制限による信号伝送速度の低下という課題を有する。
【００１０】
すなわち、従来の固体撮像装置においては、固体撮像素子１１１の画素信号をパッケージの基板上の配線を通じて信号処理素子１１２へ伝送する場合、狭間隔・多出力を実現することが困難であるという課題がある。
【００１１】
本発明は上記従来の課題を解決するものであり、固体撮像素子の画素信号の増加と狭間隔接続を可能にする固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を実現するために、本発明の１つの態様に係る固体撮像装置は、複数の画素信号出力端子を有する固体撮像素子と、前記複数の画素信号出力端子に対応する複数の画素信号入力端子を有する信号処理素子と、前記固体撮像素子と前記信号処理素子とが上面に配置され、下面には外部電極が配置され、上面および内層に配線を有する基板と、前記複数の画素信号出力端子に対応して設けられ、一端が対応する画素信号出力端子に接続され、他端が対応する画素信号入力端子に接続された複数の金属ワイヤーとを備える。
【００１３】
また、本発明の１つの態様に係る固体撮像装置は、複数の画素信号出力端子を有する固体撮像素子と、前記複数の画素信号出力端子に対応する複数の画素信号入力端子を有し、入出力端子を前記固体撮像素子に向き合う面に配置した信号処理素子と、前記固体撮像素子が上面に配置され、下面には外部電極が配置され、上面および内層に配線を有する基板と、前記複数の画素信号出力端子に対応して設けられ、一端が対応する画素信号出力端子に接続され、他端が対応する画素信号入力端子に接続された複数のチップ間電極とを備える。
【００１４】
この構成により、固体撮像素子の画素信号はパッケージの基板上の配線を通らずに直接信号処理素子の回路に入力されることにより、パッケージ基板のデザインルールの制約を受けること無く、金属ワイヤーやチップ間電極などの接続導体の間隔・本数を決定することができる。
【発明の効果】
【００１５】
以上のように本発明に係る固体撮像装置は、固体撮像素子と信号処理素子との間を、パッケージ基板上の配線を介さずに、金属ワイヤーやチップ間電極などの接続導体で直接接続するので、接続導体の配置間隔・本数を、パッケージ基板のデザインルールの制約を受けること無く決定できる。これにより、狭間隔・多数の接続導体の配置が可能になり、画素信号の並列伝送による高フレームレートの実現を可能にした固体撮像装置を提供できる。
【００１６】
更に、接続導体の距離・幅が小さくできることにより配線抵抗・容量が小さくなることで、出力回路の面積増大・消費電力増大をさせない、信号伝送速度の低下させない固体撮像装置を提供できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態〜第４実施形態に係る固体撮像装置の全体構成の一例を示すブロック図
【図２】本発明の第１実施形態に係る固体撮像装置の断面図
【図３】本発明の第１実施形態に係る固体撮像装置の平面図
【図４】本発明の第２実施形態に係る固体撮像装置の断面図
【図５】本発明の第２実施形態に係る固体撮像装置の平面図
【図６】本発明の第３実施形態に係る固体撮像装置の断面図
【図７】本発明の第３実施形態に係る固体撮像装置の平面図
【図８】本発明の第４実施形態に係る固体撮像装置の断面図
【図９】本発明の第４実施形態に係る固体撮像装置の平面図
【図１０】従来の固体撮像装置の断面図
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施の形態について説明する。
【００１９】
図１は、本発明の第１実施形態〜第４実施形態に共通する固体撮像装置の全体構成の一例を示すブロック図である。
【００２０】
図１において、固体撮像装置１６〜１９は、それぞれ本発明の第１実施形態〜第４実施形態に係る固体撮像装置にであり、いずれも固体撮像素子１と信号処理素子６とを接続導体１４で接続して構成される。固体撮像装置１７、１９は、さらに、信号処理素子６の電源電圧よりも高い電圧を有する駆動信号を生成して固体撮像素子１に供給するための駆動素子１５を備えている。
【００２１】
固体撮像素子１は、画素アレイ２、選択転送部３、水平ＣＣＤ４および出力回路５から構成される。
【００２２】
画素アレイ２は、複数の画素部をマトリクス状に配置してなり、当該マトリクスの各行にｍ×ｎ個の画素部を有し、画素部が受光量に応じて生成した電気信号は、選択転送部３と水平ＣＣＤ４および出力回路５を通じ、画素信号として出力される。画素アレイ２は、隣接するｎ列ごとにｍグループに分割されている。分割グループに対応して、ｍ個の出力回路５が設けられている。
【００２３】
固体撮像素子１からの画素信号は、各グループに設けられた接続導体１４を通じて信号処理素子６のＣＤＳ回路７に入力される。接続導体１４としては、金属ワイヤーやバンプ接続等が用いられる。
【００２４】
信号処理素子６において、分割グループに対応して、ｍ個のＣＤＳ回路７が設けられ、分割グループごとに画素アレイ２の列に対応して、ｎ個の並列展開部８、サンプルホールド回路９、ＡＤ変換回路１０およびラッチ・メモリ回路１１が設けられている。
【００２５】
ＣＤＳ回路７は１つのグループのｎ列の画素信号を処理する。ＣＤＳ回路７で処理された画素信号は、並列展開部８のスイッチを順次開閉することにより、対応列のサンプルホールド回路９に保持される。並列に保持された信号が同時にＡＤ変換回路１０でデジタルに変換され、ラッチ・メモリ回路１１に蓄えられ、最終的にＬＶＤＳ回路１２により高速シリアル信号として出力端子１３より外部へ出力される。
【００２６】
本構成により、固体撮像素子１で生成された画素信号はｍ個に分割されて出力回路５から並列に出力されることにから出力レートをｍ倍に高めることが可能になり、高フレームレートを実現することができる。
【００２７】
次に、本発明の固体撮像装置の実施形態について具体的に説明する。
【００２８】
（第１実施形態）
図２および図３は、本発明の第１実施形態に係る固体撮像装置１６の構造の一例を示す断面図および平面図である。図２の断面図は、図３の平面図に示されるＡＡ断面に対応する。
【００２９】
図２および図３において、第１の基板２３は下面に外部電極２４を有し、第１の基板２３の上面には固体撮像素子１と信号処理素子６と第２の基板２２とが配置されている。
【００３０】
固体撮像素子１は金属ワイヤー３１により第１の基板２３上の図示されていない配線に接続され、固体撮像素子１と固体撮像装置１６の外部との間の入出力信号は金属ワイヤー３１および前記配線により伝送される。
【００３１】
信号処理素子６は金属ワイヤー３３により第１の基板２３上の図示されていない配線に接続され、信号処理素子６と固体撮像装置１６の外部との間の入出力信号は金属ワイヤー３３および前記配線により伝送される。
【００３２】
固体撮像素子１と信号処理素子６とは金属ワイヤー３２により直接接続され、固体撮像素子１から信号処理素子６への多数の画素信号は金属ワイヤー３２により並列に伝送される。
【００３３】
第１の基板２３上には第２の基板２２が配置され、カバーガラス２１は第２の基板２２上面に搭載されている。
【００３４】
図３に示されるように、金属ワイヤー３２は固体撮像素子１から信号処理素子６へ直接接続されており、パッケージ基板上に電気的に接続されることは無い。また、固体撮像素子１と信号処理素子６のパッド位置を適切に配置することにより、金属ワイヤー３２は平面的に最短距離に接続することができる。２つの半導体チップの間隔、各半導体チップのパッドとチップ端の距離を考慮しても金属ワイヤー３２の平面距離は１ｍｍ程度以下にすることが可能である。
【００３５】
また、半導体チップ内の配線は通常数十μｍ以下のため、金属ワイヤー３２の間隔はパッド部分のデザインルールにより決定されるが、近年のワイヤーボンド技術では数十μｍ間隔の配置・接続が可能であり、結果として数十μｍ間隔で画素信号を伝送するための接続導体としての金属ワイヤー３２を設けることができる。例えば、一辺が１０ｍｍ程度の大きさの半導体チップ間に２００本以上の金属ワイヤー３２を設けることができる。
【００３６】
これにより、固体撮像素子１から信号処理素子６へパッケージ基板上の配線を利用して画素信号を伝送する場合と比べて、並列伝送可能な信号数を大幅に増やすことが可能になり、信号伝送のスループットの向上によりフレームレートも高めることが可能である。
【００３７】
更に、金属ワイヤー３２の長さである約１ｍｍはパッケージ基板上の配線を利用した場合の数ｍｍから数十ｍｍに比べて短く、金属ワイヤー３２の太さは通常数十μｍであり、パッケージ基板上の配線幅の１００μｍ程度に比べて小さい。このため、画素信号が伝送される配線の配線抵抗・配線容量は小さくなり、固体撮像素子１の出力回路の面積の削減、消費電力の削減、信号伝送速度を向上できる。
【００３８】
（第２実施形態）
図４および図５は、本発明の第２実施形態に係る固体撮像装置１７の構造の一例を示す断面図および平面図である。図４の断面図は、図５の平面図に示されるＡＡ断面に対応する。
【００３９】
図４および図５において、第１の基板２３は下面に外部電極２４を有し、第１の基板２３の上面には固体撮像素子１と信号処理素子６と第２の基板２２とが配置されている。
【００４０】
固体撮像素子１は金属ワイヤー３１により第１の基板２３上の図示されていない配線に接続され、固体撮像素子１と固体撮像装置１６の外部との間の入出力信号は金属ワイヤー３１および前記配線により伝送される。
【００４１】
固体撮像素子１と信号処理素子６とは金属ワイヤー３２により直接接続され、固体撮像素子１から信号処理素子６への多数の画素信号は金属ワイヤー３２により並列に伝送される。
【００４２】
信号処理素子６の上面には駆動素子１５が搭載されており、駆動素子１５は、固体撮像装置１７の外部への入出力信号を伝送するための金属ワイヤー３４により、図示されていない第１の基板２３上の配線に接続されている。駆動素子１５にて生成された固体撮像素子１を駆動するための駆動信号は、金属ワイヤー３４と、図示されていない第１の基板上の配線、および内層の配線を通じて、金属ワイヤー３１により固体撮像素子１へ伝送される。
【００４３】
第１の基板２３上には第２の基板２２が配置され、カバーガラス２１は第２の基板２２上面に搭載されている。
【００４４】
例えば、ＣＣＤ撮像素子には信号処理素子６の電源電圧よりも高い電圧を有する駆動信号が必要なため、駆動素子１５にて電源電圧よりも高い電圧を有する駆動信号を生成してＣＣＤ撮像素子に供給する。このような構成において、駆動素子１５のチップサイズが信号処理素子６よりも小さい場合はスタック構造を採用することにより、一つのパッケージ内に実装することが可能である。
【００４５】
図５に示されるように、金属ワイヤー３２は固体撮像素子１から信号処理素子６へ直接接続されており、パッケージ基板上に電気的に接続されることは無く、平面距離は１ｍｍ程度以下にすることが可能である。また、金属ワイヤー３２の間隔はパッド部分のデザインルールにより決定されるため、数十μｍ間隔で画素信号を伝送するための接続導体としての金属ワイヤー３２を設けることができる。
【００４６】
これにより、固体撮像素子１から信号処理素子６へパッケージ基板上の配線を利用して画素信号を伝送する場合と比べて、並列伝送可能な信号数を大幅に増やすことが可能になり、信号伝送のスループットの向上によりフレームレートを高めることが可能である。
【００４７】
画素信号が伝送される配線の配線抵抗・配線容量は小さくなり、固体撮像素子１の出力回路の面積の削減、消費電力の削減、信号伝送速度の向上を可能にできることは第１実施形態と同様である。
【００４８】
（第３実施形態）
図６および図７は、本発明の第３実施形態に係る固体撮像装置１８の構造の一例を示す断面図および平面図である。図６の断面図は、図７の平面図に示されるＡＡ断面に対応する。
【００４９】
図６および７において、第１の基板２３は下面に外部電極２４を有し、第１の基板２３の上面には固体撮像素子１と第２の基板２２とが配置されている。信号処理素子６は素子面を下側にして固体撮像素子１上にフリップ接続されている。固体撮像素子１と信号処理素子６との間はチップ間電極３６により接続されている。
【００５０】
固体撮像素子１は金属ワイヤー３１により第１の基板２３上の図示されていない配線に接続され、固体撮像素子１と固体撮像装置１６の外部との間の入出力信号は金属ワイヤー３１および前記配線により伝送される。
【００５１】
信号処理素子６はチップ間電極３６により固体撮像素子１上の配線に接続された後に、金属ワイヤー３３により第１の基板２３上の図示されていない配線に接続され、信号処理素子６と固体撮像装置１６の外部との間の入出力信号は金属ワイヤー３３および前記配線により伝送される。
【００５２】
第１の基板２３上には第２の基板２２が配置され、カバーガラス２１は第２の基板２２上面に搭載されている。
【００５３】
図６および７に示されるように、固体撮像素子１から信号処理素子６に並列入力される多数の画素信号は、固体撮像素子１と信号処理素子６との間を直接接続するチップ間電極３６により伝送されており、パッケージ基板上に電気的に接続されることは無い。
【００５４】
図７に示すように、固体撮像素子１と信号処理素子６のパッド位置を適切に配置することにより、チップ間電極３６は固体撮像素子１と信号処理素子６とを向き合う面間で直接接続することができる。チップ間電極３６としては、スタッドバンプ・めっき等により構成することが可能であり、チップ間電極３６の固体撮像素子１と信号処理素子６との間の距離は数十μｍ程度であり、金属ワイヤーによる接続に比べても非常に短い距離での接続が可能になる。
【００５５】
また、チップ間電極３６の配置間隔は電極形成の方法により決定されるが、近年の技術では数十μｍ間隔の配置・接続が可能であり、結果として数十μｍ間隔で画素信号を伝送するための接続導体としてのチップ間電極３６を設けることができる。これにより、並列伝送可能な信号数を大幅に増やすことが可能になり、信号伝送のスループットの向上によりフレームレートを高めることが可能である。
【００５６】
画素信号が伝送される配線の配線抵抗・配線容量は金属ワイヤーに比べても小さくなり、固体撮像素子１の出力回路の面積の削減、消費電力の削減、信号伝送速度の向上が可能になることは第１実施形態と同様である。
【００５７】
（第４実施形態）
図８および図９は、本発明の第４実施形態に係る固体撮像装置１９の構造の一例を示す断面図および平面図である。図８の断面図は、図９の平面図に示されたＡＡ断面に対応する。
【００５８】
図８および図９において、第１の基板２３は下面に外部電極２４を有し、第１の基板２３の上面には固体撮像素子１、駆動素子１５、第２の基板２２が配置されている。信号処理素子６は素子面を下側にして固体撮像素子１上にフリップ接続されている。固体撮像素子１と信号処理素子６との間はチップ間電極３６により接続されている。
【００５９】
駆動素子１５は金属ワイヤー３４により第１の基板２３上の図示されていない配線に接続されるとともに、金属ワイヤー３５により固体撮像素子１に接続され、駆動素子１５にて生成された固体撮像素子１を駆動するための駆動信号は金属ワイヤー３５により駆動素子１５から固体撮像素子１へ直接伝送される。
【００６０】
固体撮像素子１は金属ワイヤー３１により第１の基板２３上の図示されていない配線に接続され、固体撮像素子１と固体撮像装置１６の外部との間の入出力信号は金属ワイヤー３１および前記配線により伝送される。
【００６１】
信号処理素子６はチップ間電極３６により固体撮像素子１上の配線に接続された後に、金属ワイヤー３３により第１の基板２３上の図示しない配線に接続され、信号処理素子６と固体撮像装置１６の外部との間の入出力信号は金属ワイヤー３３および前記配線により伝送される。
【００６２】
第１の基板２３上には第２の基板２２が配置され、カバーガラス２１は第２の基板２２上面に搭載されている。
【００６３】
図８および図９に示されるように、固体撮像素子１から信号処理素子６に並列入力される多数の画素信号は２つの半導体チップ間を直接接続するチップ間電極３６により伝送されており、チップ間電極３６は固体撮像素子１と信号処理素子６とを向き合う面間で直接接続するため、チップ間電極３６の距離は数十μｍ程度であり、金属ワイヤーによる接続に比べても非常に短い距離での接続が可能になる。
【００６４】
また、チップ間電極３６の配置間隔は数十μｍ間隔の配置・接続が可能であり、結果として数十μｍ間隔で画素信号を伝送するための接続導体としてのチップ間電極３６を設けることができる。これにより、並列伝送可能な信号数を大幅に増やすことが可能になり、信号伝送のスループットの向上によりフレームレートを高めることが可能である。
【００６５】
画素信号が伝送される配線の配線抵抗・配線容量は金属ワイヤーに比べても小さくなり、固体撮像素子１の出力回路の面積の削減、消費電力の削減、信号伝送速度の向上が可能になることは第３実施形態と同様である。
【産業上の利用可能性】
【００６６】
本発明は、光電変換素子からなる固体撮像素子と、信号処理回路、駆動回路などからなる信号処理素子と、固体撮像素子と信号処理素子の間を直接接続できる接続導体とを備えることにより、狭間隔・多数の画素信号を伝送することを可能にした固体撮像装置を提供できるという優れた効果がある。
【符号の説明】
【００６７】
１ 固体撮像素子
２ 画素アレイ
３ 選択転送部
５ 出力回路
６ 信号処理素子
７ ＣＤＳ回路
８ 並列展開部
９ サンプルホールド回路
１０ ＡＤ変換回路
１１ ラッチ・メモリ回路
１２ ＬＶＤＳ回路
１３ 出力端子
１４ 接続導体
１５ 駆動素子
１６、１７、１８、１９ 固体撮像装置
２１ カバーガラス
２２ 第２の基板
２３ 第１の基板
２４ 外部電極
３１、３２、３３、３４、３５ 金属ワイヤー
３６ チップ間電極
１０１ 外部電極
１０２ 第１の基板
１０３ 第２の基板
１０４ 第３の基板
１０５ カバーガラス
１１１ 固体撮像素子
１１２ 信号処理素子
１２１、１２２ 金属ワイヤー
【特許請求の範囲】
【請求項１】
複数の画素信号出力端子を有する固体撮像素子と、
前記複数の画素信号出力端子に対応する複数の画素信号入力端子を有する信号処理素子と、
前記固体撮像素子と前記信号処理素子とが上面に配置され、下面には外部電極が配置され、上面および内層に配線を有する基板と、
前記複数の画素信号出力端子に対応して設けられ、一端が対応する画素信号出力端子に接続され、他端が対応する画素信号入力端子に接続された複数の金属ワイヤーと
を備える固体撮像装置。
【請求項２】
さらに、前記信号処理素子の上に配置され、前記固体撮像素子に駆動信号を提供する駆動素子を備える
請求項１に記載の固体撮像装置。
【請求項３】
複数の画素信号出力端子を有する固体撮像素子と、
前記複数の画素信号出力端子に対応する複数の画素信号入力端子を有し、入出力端子を前記固体撮像素子に向き合う面に配置した信号処理素子と、
前記固体撮像素子が上面に配置され、下面には外部電極が配置され、上面および内層に配線を有する基板と、
前記複数の画素信号出力端子に対応して設けられ、一端が対応する画素信号出力端子に接続され、他端が対応する画素信号入力端子に接続された複数のチップ間電極と
を備える固体撮像装置。
【請求項４】
さらに、前記基板の上に配置され、前記固体撮像素子に駆動信号を提供する駆動素子を備える
請求項３に記載の固体撮像装置。
【請求項１】
複数の画素信号出力端子を有する固体撮像素子と、
前記複数の画素信号出力端子に対応する複数の画素信号入力端子を有する信号処理素子と、
前記固体撮像素子と前記信号処理素子とが上面に配置され、下面には外部電極が配置され、上面および内層に配線を有する基板と、
前記複数の画素信号出力端子に対応して設けられ、一端が対応する画素信号出力端子に接続され、他端が対応する画素信号入力端子に接続された複数の金属ワイヤーと
を備える固体撮像装置。
【請求項２】
さらに、前記信号処理素子の上に配置され、前記固体撮像素子に駆動信号を提供する駆動素子を備える
請求項１に記載の固体撮像装置。
【請求項３】
複数の画素信号出力端子を有する固体撮像素子と、
前記複数の画素信号出力端子に対応する複数の画素信号入力端子を有し、入出力端子を前記固体撮像素子に向き合う面に配置した信号処理素子と、
前記固体撮像素子が上面に配置され、下面には外部電極が配置され、上面および内層に配線を有する基板と、
前記複数の画素信号出力端子に対応して設けられ、一端が対応する画素信号出力端子に接続され、他端が対応する画素信号入力端子に接続された複数のチップ間電極と
を備える固体撮像装置。
【請求項４】
さらに、前記基板の上に配置され、前記固体撮像素子に駆動信号を提供する駆動素子を備える
請求項３に記載の固体撮像装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−３１０９２（Ｐ２０１３−３１０９２Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１１−１６７０４７（Ｐ２０１１−１６７０４７）
【出願日】平成２３年７月２９日（２０１１．７．２９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２３年７月２９日（２０１１．７．２９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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