増幅回路
【課題】構成を簡素化し温度特性を向上し消費電流を低減する。
【解決手段】増幅回路１００Ａにおいて、差動増幅部１０は正入力端子Ｔ１と負入力端子Ｔ２とに供給される電圧の差分を増幅して得た差分電圧Ｖａと基準電圧Ｖｂとクランプ出力部２０に出力する。クランプ出力部２０において、ＰＭＯＳ２２のソースはＰＭＯＳ２１のドレインと接続され、そのドレインは出力端子Ｔoutと接続される。また、ＮＭＯＳ２４において、そのソースには第２電源電圧Ｖｓｓが供給され、そのゲートには基準電圧Ｖｂが供給され、そのドレインは出力端子Ｔoutに接続される。ＰＭＯＳ２２の駆動能力はＮＭＯＳ２４の駆動能力の２倍である。
【解決手段】増幅回路１００Ａにおいて、差動増幅部１０は正入力端子Ｔ１と負入力端子Ｔ２とに供給される電圧の差分を増幅して得た差分電圧Ｖａと基準電圧Ｖｂとクランプ出力部２０に出力する。クランプ出力部２０において、ＰＭＯＳ２２のソースはＰＭＯＳ２１のドレインと接続され、そのドレインは出力端子Ｔoutと接続される。また、ＮＭＯＳ２４において、そのソースには第２電源電圧Ｖｓｓが供給され、そのゲートには基準電圧Ｖｂが供給され、そのドレインは出力端子Ｔoutに接続される。ＰＭＯＳ２２の駆動能力はＮＭＯＳ２４の駆動能力の２倍である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クランプ回路に関する。
【背景技術】
【０００２】
信号の電圧を第１電圧から第２電圧までに制限する回路が知られている。特許文献１には、信号の入力端子と高電位電源との間に第１のダイオードを設け、当該入力端子と低電位電源との間に第２のダイオードを設けた保護回路が開示されている。この回路では、入力端子に供給される信号の電圧を、高電位電源の電圧に第１のダイオードの閾値電圧を加算した第１電圧から、低電位電源の電圧に第２のダイオードの閾値電圧を減算した第２電圧までの範囲に制限することができる。即ち、信号の電圧は第１電圧と第２電圧とでクランプされる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２９５８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に開示された技術において、第１電圧と第２電圧とを適宜設定する場合、高電位電源や低電位電源とは別に電源回路を設ける必要があり、回路構成が複雑になるといった問題があった。
また、ダイオードの閾値電圧が温度によって変化するため、第１電圧と第２電圧とが温度特性を持ってしまうといった問題があった。
さらに、クランプ時には無駄な電流が発生してしまい、消費電流が増加するといった問題があった。
以上の事情を考慮して、本発明は、簡易な構成で、温度特性に優れ、しかも消費電流を低減するクランプ回路を提供することを解決課題とする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために本発明に係るクランプ回路は、外部からゲートに信号が供給され、ソースに第１電源電圧が供給される第１トランジスタと、ソースが前記第1トランジスタのドレインと接続され、ドレインが出力端子と接続される第２トランジスタと、 ソースが前記第1トランジスタのドレインと接続され、ゲートとドレインとが短絡される第３トランジスタと、ゲートに基準電圧が供給され、ドレインが前記出力端子と接続され、ソースに第２電源電圧が供給される第４トランジスタと、ゲートに前記基準電圧が供給され、ドレインが前記第３トランジスタのドレインと接続され、ソースに第２電源電圧が供給される第５トランジスタとを備え、前記第１電源電圧が前記第２電源電圧より高電位である場合には、前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタはＰチャネルトランジスタである一方、前記第４トランジスタ及び前記第５トランジスタはＮチャネルトランジスタであり、前記第２電源電圧が前記第１電源電圧より高電位である場合には、前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタはＮチャネルトランジスタである一方、前記第４トランジスタ及び前記第５トランジスタはＰチャネルトランジスタであることを特徴とする。
【０００６】
この発明によれば、第４トランジスタのゲートには基準電圧が供給されるので、第４トランジスタには、常に一定の電流が流れる。一方、第１トランジスタを流れる電流はそのゲートに供給される信号によって変化する。第１トランジスタから出力される電流のうち第２トランジスタを流れる電流を第１電流Ｉ１、第４トランジスタを流れる電流を第２電流Ｉ２、出力端子から外部に流れ出る出力電流をＩoutとしたとき、Ｉout＝Ｉ１−Ｉ２となる。また、出力端子に接続される負荷抵抗の抵抗値をｒ３とし、負荷抵抗に接続される端子のうち出力端子と反対側の端子に供給される電圧をＶｘとする。この場合、出力信号Ｖoutは、Ｖout＝ｒ３（Ｉ１−Ｉ２）＋Ｖｘで与えられる。ここで、Ｉ１＝０の場合は、Ｖout＝Ｖｘ−ｒ３・Ｉ２となり、出力信号Ｖoutをクランプすることができる。また、第１電流Ｉ１の最大値は、第２トランジスタ、第３トランジスタ、第４トランジスタ及び第５トランジスタのトランジスタサイズによって決定されるので、これらを適宜設定することによって、所望の出力信号Ｖoutをクランプすることができる。
また、この発明によれば、クランプ電圧を設定するための電源回路が不要となるので、構成を簡素化できる。また、ダイオードを用いたクランプ回路ではダイオードの温度特性によってクランプ電圧が変化するが、本発明ではダイオードを用いないので、温度特性を改善することができる。さらに、クランプ時に無駄な電流が流れることがないので、消費電流を低減することができる。
【０００７】
上述したクランプ回路において、前記第２トランジスタのソースからドレインに流れる電流の最大値が、前記第４トランジスタのドレインからソースに流れる電流の値の２倍となるように、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、及び前記第５トランジスタのトランジスタサイズの比を設定することが好ましい。この場合には、第１電流Ｉ１の最大値は第２電流Ｉ２の２倍となるので、クランプ電圧は、Ｖｘ±ｒ３・Ｉ２となる。したがって、電圧Ｖｘから上下にｒ３・Ｉ２だけ離れた電圧で出力信号をクランプすることができる。より具体的には、第２トランジスタと第４トランジスタのトランジスタサイズを２：１とし、第３トランジスタと第５トランジスタとのトランジスタサイズを等しくすればよい。
【０００８】
上述したクランプ回路において、前記第２トランジスタのソースからドレインに流れる電流の最大値が、前記第４トランジスタのドレインからソースに流れる電流の値と等しくなるように、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、及び前記第５トランジスタのトランジスタサイズの比を設定してもよい。この場合には、出力信号を半波整流することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る増幅回路の回路図である。
【図２】実施形態の出力信号の一例を示す波形図である。
【図３】実施形態の出力信号の他の例を示す波形図である。
【図４】変形例に係る増幅回路の回路図である。
【図５】変形例に係るクランプ出力部の構成を示す回路図である。
【図６】実施形態の出力信号の一例を示す波形図である。
【発明を実施するための形態】
【００１０】
＜１．実施形態＞
図１は、本発明の実施形態に係る増幅回路１００Ａの回路図である。この増幅回路１００Ａは、入力信号ＶＩ２が入力される入力端子Ｔin、出力信号Ｖoutが出力される出力端子Ｔoutを備える。
【００１１】
増幅回路１００Ａは、正入力端子Ｔ１、負入力端子Ｔ２、第１電源電圧Ｖｄｄが供給される第１電源端子Ｔ３、及び第２電源電圧Ｖｓｓが供給される第２電源端子Ｔ４を備える。入力端子Ｔinと負入力端子Ｔ２との間には入力抵抗Ｒ１が設けられており、出力端子Ｔoutと負入力端子Ｔ２との間にはフィードバック抵抗Ｒ２が設けられている。また、出力端子Ｔoutには負荷抵抗Ｒ３が接続されている。この例では、Ｖｄｄ＞Ｖｓｓであり、入力信号Ｖinの振幅中心電圧は電圧Ｖｘであり、Ｖｘ＝（Ｖｄｄ＋Ｖｓｓ）／２となっている。このように振幅中心電圧を第１電源電圧Ｖｄｄと第２電源電圧Ｖｓｓの中心に設定することによって、入力信号Ｖinのダイナミックレンジを拡大することができる。
【００１２】
増幅回路１００Ａは、差動増幅部１０及び出力信号Ｖoutをクランプして出力する機能を備えたクランプ出力部２０を備える。なお、以下の説明においては、ＰチャネルのＭＯＳトランジスタをＰＭＯＳと称し、ＮチャネルのＭＯＳトランジスタをＮＭＯＳと称する。
【００１３】
差動増幅部１０は、正入力端子Ｔ１と負入力端子Ｔ２との間の電圧を増幅して得た差分電圧Ｖａと基準電圧Ｖｂとをクランプ出力部２０に出力する。差動増幅部１０において、ＰＭＯＳ１１のソースには第１電源電圧Ｖｄｄが供給され、そのドレインはＮＭＯＳ１３のドレインに接続される。ＰＭＯＳ１２のソースには第１電源電圧Ｖｄｄが供給され、そのゲートとドレインとは短絡される。また、ＰＭＯＳ１２のドレインはＮＭＯＳ１４のドレインに接続され、そのゲートはＰＭＯＳ１１のゲートと接続される。ＰＭＯＳ１１及びＰＭＯＳ１２はアクティブ負荷として機能する。
【００１４】
ＮＭＯＳ１３のゲートには正入力端子Ｔ１を介して電圧Ｖｘが供給され、そのソースはノードＮ１に接続される。一方、ＮＭＯＳ１４のゲートは負入力端子Ｔ２に接続され、そのソースはノードＮ１に接続される。ＮＭＯＳ１３及びＮＭＯＳ１４は入力トランジスタとして機能する。
【００１５】
また、ＮＭＯＳ１５及びＮＭＯＳ１６はカレントミラー回路を構成する。ＮＭＯＳ１５のソースには第２電源電圧Ｖｓｓが供給され、そのドレインには電流源１７から基準電流Ｉrefが供給される。一方、ＮＭＯＳ１６のソースには第２電源電圧Ｖｓｓが供給され、そのドレインはノードＮ１に接続され、そのゲートはＮＭＯＳ１５のゲートに接続される。ＮＭＯＳ１５のゲートから基準電圧Ｖｂが取り出され、クランプ出力部２０に供給される。
【００１６】
次に、クランプ出力部２０について説明する。ＰＭＯＳ２１のソースには第１電源電圧Ｖｄｄが供給され、そのゲートには差分電圧Ｖａが供給される。ＰＭＯＳ２１のゲートと出力端子Ｔoutの間には、コンデンサ２６と抵抗２７とが直列に接続されている。コンデンサ２６と抵抗２７とによって高域周波数成分がフィードバックされる。これらは、増幅回路１００Ａの発振防止のために用いられる位相補償回路として機能する。
【００１７】
ＰＭＯＳ２２において、そのソースはＰＭＯＳ２１のドレインと接続され、そのドレインは出力端子Ｔoutと接続される。また、ＰＭＯＳ２３において、そのソースはＰＭＯＳ２１のドレインと接続され、そのゲートとドレインとは短絡され、そのドレインはＰＭＯＳ２２のゲートと接続される。
ＮＭＯＳ２４において、そのソースには第２電源電圧Ｖｓｓが供給され、そのゲートには基準電圧Ｖｂが供給され、そのドレインは出力端子Ｔoutに接続される。また、ＮＭＯＳ２５において、そのソースには第２電源電圧Ｖｓｓが供給され、そのゲートには基準電圧Ｖｂが供給され、そのドレインはＰＭＯＳ２３のドレインに接続される。
以上の構成において、ＰＭＯＳ２１は出力端子Ｔoutから電流を吐き出すトランジスタとして機能する一方、ＮＭＯＳ２４は出力端子Ｔoutから電流を吸い込むトランジスタとして機能する。また、この例では、ＰＭＯＳ２１、ＰＭＯＳ２２、ＰＭＯＳ２３、ＮＭＯＳ２４、及びＮＭＯＳ２５のトランジスタサイズを、５２：２４：１：１２：１に設定している。即ち、ＰＭＯＳ２２の駆動能力（電流供給能力）は、ＮＭＯＳ２４の駆動能力の２倍であり、ＰＭＯＳ２１の駆動能力は、ＰＭＯＳ２２及びＰＭＯＳ２３の駆動能力の合計より大きい。
【００１８】
次に、増幅回路１００Ａの動作について図１及び図２を参照しつつ説明する。ここで、ＰＭＯＳ２２に流れる電流を第１電流Ｉ１、ＮＭＯＳ２４に流れる電流を第２電流Ｉ２とする。出力端子Ｔoutから抵抗Ｒ３に向けて吐き出される出力電流Ｉoutは、Ｉout＝Ｉ１−Ｉ２となる。ここで、第２電流Ｉ２の大きさは、ＮＭＯＳ２４のゲートに供給される基準電圧Ｖｂによって定まり一定となる。一方、第１電流Ｉ１の大きさは、ＰＭＯＳ２１のゲートに供給される差分電圧Ｖａによって変化する。
【００１９】
ここで、出力電流Ｉoutが「０」になるのは、Ｉ１＝Ｉ２の場合である。この場合、出力端子Ｔoutは抵抗Ｒ３によってバイアスされるので、出力信号Ｖoutは、電圧Ｖｘとなる。
【００２０】
出力信号Ｖoutの電圧が電圧Ｖｘより下がるのは、Ｉ１＜Ｉ２となる場合である。上述したように第２電流Ｉ２は一定の大きさであるから、差動電圧Ｖａが高くなり、ＰＭＯＳ２１のゲート・ソース間電圧が減少することによって、第１電流Ｉ１が減少し、出力信号Ｖoutの電圧が電圧Ｖｘより下がる。そして、Ｉ１＝０になると、出力信号Ｖoutの電圧は電圧ＶｘからΔＶだけ下がり一定となる。抵抗Ｒ３の抵抗値をｒ３とすると、ΔＶ＝ｒ３・Ｉ２となる。すなわち、出力信号Ｖoutは振幅中心電圧である電圧ＶｘからΔＶ低い、Ｖｘ−ΔＶでクランプされる。図２に示す例では、時刻ｔ１において出力信号Ｖoutの電圧がＶｘ−ΔＶとなる。時刻ｔ１から時刻ｔ２までの間は、差分電圧Ｖａが時刻ｔ１の電圧より高くなるが、出力信号Ｖoutの電圧はＶｘ−ΔＶでクランプされたままである。この期間においては、Ｉ１＝０となるのでＰＭＯＳ２１はオフしている。この時、ＰＭＯＳ２３及びＮＭＯＳ２５には電流が流れない。したがって、Ｖｘ−ΔＶで出力信号Ｖoutをクランプする期間では、クランプ出力部２０は電流を消費しない。
【００２１】
次に、出力信号Ｖoutの電圧が電圧Ｖｘより上がる場合は、Ｉ１＞Ｉ２となる。この場合、出力信号Ｖoutの電圧はＶout＝ｒ３・（Ｉ１−Ｉ２）＋Ｖｘとなる。ところで、上述したようにＰＭＯＳ２２の駆動能力はＮＭＯＳ２４の駆動能力の２倍であり、ＮＭＯＳ２５とＰＭＯＳ２３とのトランジスタサイズは等しい。したがって、第１電流Ｉ１は第２電流Ｉ２の２倍以上になることはない。つまり、ＰＭＯＳ２２には第２電流Ｉ１の大きさを制限する機能がある。第１電流Ｉ１の最大値は、Ｉ１＝２・Ｉ２となる。換言すれば、第１電流Ｉ１の最大値が第２電流Ｉ２の２倍になるように、ＰＭＯＳ２２、ＰＭＯＳ２３、ＮＭＯＳ２４、及びＮＭＯＳ２５のトランジスタサイズの比が設定されている。
【００２２】
この場合、出力信号Ｖoutの電圧はＶout＝ｒ３・Ｉ２＋Ｖｘ＝ΔＶ＋Ｖｘとなり、出力信号Ｖoutの電圧は、電圧ＶｘからΔＶ高い、Ｖｘ＋ΔＶでクランプされる。図２に示す例では、時刻ｔ３において出力信号Ｖoutの電圧がＶｘ＋ΔＶとなる。時刻ｔ３から時刻ｔ４までの間は、差分電圧Ｖａが時刻ｔ３の電圧より低くなるが、出力信号Ｖoutの電圧はＶｘ＋ΔＶでクランプされたままである。この期間においては、Ｉ１＝２・Ｉ２となる。そして、出力電流ＩoutがＩout＝Ｉ２となる。
【００２３】
このように本実施形態においては、ＮＭＯＳ２４の駆動能力によって、出力信号Ｖoutの電圧を低電位側でクランプする一方、ＰＭＯＳ２２の駆動能力によって、出力信号Ｖoutの電圧を高電位側でクランプすることができる。
この結果、クランプ用に別途、電源回路を設ける必要がないので、回路構成を簡素化することができる。
また、ダイオードを用いたクランプ回路では、ダイオードの閾値電圧の温度特性が問題となるが、本実施形態では、そのような問題がない。なお、出力抵抗Ｒ３の温度特性がクランプ電圧Ｖｘ±ΔＶに影響するが、基準電圧Ｖｂに抵抗Ｒ３の温度特性を打ち消す温度特性を持たせれば、温度が変化してもクランプ電圧Ｖｘ±ΔＶは変化しない。
さらに、クランプ時には無駄な電流が発生することがなく、消費電流を削減することができる。
【００２４】
＜２．変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる変形が可能である。
（１）上述した実施形態の増幅回路１００Ａでは、出力信号Ｖoutの振幅中心電圧から上下に等しい電圧ΔＶだけ離れた電圧Ｖｘ±ΔＶで出力信号Ｖoutをクランプする。このため、ＰＭＯＳ２２の駆動能力をＮＭＯＳ２４の駆動能力の２倍となるようにトランジスタサイズを設定した。本発明はこれに限定されるものではなく、ＰＭＯＳ２２、ＰＭＯＳ２３、ＮＭＯＳ２４、及びＮＭＯＳ２５のトランジスタサイズを適宜設定することによって、所望の電圧で出力信号Ｖoutをクランプしてもよい。
例えば、第１電流Ｉ１と第２電流Ｉ２とを等しくなるように、ＰＭＯＳ２２、ＰＭＯＳ２３、ＮＭＯＳ２４、及びＮＭＯＳ２５のトランジスタサイズの比を設定すれば、図３に示すように半波整流された出力信号Ｖoutを得ることができる。この場合、ＰＭＯＳ２２とＮＭＯＳ２４とのトランジスタサイズを等しく設定し、ＰＭＯＳ２３とＮＭＯＳ２５とのトランジスタサイズを等しく設定すればよい。
【００２５】
（２）上述した実施形態及び変形例では、差動増幅部１０はクランプ出力部２０に基準電圧Ｖｂを供給したが、本発明はこれに限定されるものではない。例えば、図４に示す増幅回路１００Ｂでは、基準電圧Ｖｂを外部から供給する。これによって、差動増幅部１０とは独立して基準電圧Ｖｂを設定できるので、クランプ出力部２０で設定するクランプ電圧の自由度を拡大することができる。
【００２６】
（３）上述した実施形態及び変形例では、第１電源端子Ｔ３に第１電源電圧Ｖｄｄを供給する一方、第２電源端子Ｔ４に第２電源電圧Ｖｓｓを供給し、増幅回路１００Ａ（１００Ｂ）を正負電源で動作させたが、単一電源を供給してもよい。例えば、第１電源端子Ｔ３に第１電圧Ｖｄｄを供給する一方、第２電源端子Ｔ４に第２電圧Ｖｅｅを供給してもよい。この場合、入力信号Ｖinの振幅中心電圧、正入力端子Ｔ１に供給する電圧、及び抵抗Ｒ３の端子のうち出力端子Ｔoutと接続されない端子に供給する電圧は、（Ｖｄｄ＋Ｖｅｅ）／２とすることが好ましい。
【００２７】
（４）上述した実施形態及び変形例の増幅回路１００Ａ（１００Ｂ）では、第１電源端子Ｔ３に供給する電圧が第２電源端子Ｔ４に供給する電圧よりも高電位であった。しかしながら、本発明はこれに限定されるものではなく、上述した実施形態及び変形例において、第２電源端子Ｔ４に供給する第２電源電圧Ｖｓｓを第１電源端子Ｔ３に供給する第１電源電圧Ｖｄｄよりも高電位にし（Ｖｓｓ＞Ｖｄｄ）、ＮＭＯＳの替わりにＰＭＯＳを用い、ＰＭＯＳに替わりにＮＭＯＳを用いてもよい。
この場合は、クランプ出力部２０の替わりに図５に示すクランプ出力部３０を用いればよい。この例では、出力電流ＩoutはＩout＝Ｉ２−Ｉ１で与えられる。そして、ＮＭＯＳ３２の駆動能力がＰＭＯＳ３４の駆動能力の２倍であり、第１電流Ｉ１の最大値が、Ｉ１＝２・Ｉ２となる場合、高電位側のクランプ電圧はＶｘ＋ｒ３・Ｉ２となり、低電位側のクランプ電圧はＶｘ−ｒ３・Ｉ２となる。
さらに、ＮＭＯＳ３２の駆動能力とＰＭＯＳ３４の駆動能力とが等しく、第１電流Ｉ１の最大値が、Ｉ１＝Ｉ２となる場合、出力信号Ｖoutは図６に示すように半波整流したものとなる。また、差動増幅部１０においてもＮＭＯＳの替わりにＰＭＯＳを用い、ＰＭＯＳに替わりにＮＭＯＳを用いることは勿論である。
【００２８】
（５）上述した実施形態及び変形例では、クランプ出力部２０（３０）を増幅回路１００Ａ（１００Ｂ）の一部として説明したが、本発明はこれに限定されるものではなく、信号をクランプするのであれば、どのような回路にも適用可能である。この場合、コンデンサ２６（３６）及び抵抗２７（３７）は不要である。
【符号の説明】
【００２９】
１０……差動増幅部、２０,３０……クランプ出力部、２１……ＰＭＯＳ（第１トランジスタ）、２２…ＰＭＯＳ（第２トランジスタ）、２３……ＰＭＯＳ（第３トランジスタ）、２４……ＮＭＯＳ（第４トランジスタ）、２５……ＮＭＯＳ（第５トランジスタ）、１００Ａ,１００Ｂ……増幅回路、Ｔ１……正入力端子、Ｔ２……負入力端子、Ｔ３……第１電源端子、Ｔ４……第２電源端子、Ｔin……入力端子、Ｔout……出力端子、Ｖｄｄ……第１電源電圧、Ｖｓｓ……第２電源電圧。
【技術分野】
【０００１】
本発明は、クランプ回路に関する。
【背景技術】
【０００２】
信号の電圧を第１電圧から第２電圧までに制限する回路が知られている。特許文献１には、信号の入力端子と高電位電源との間に第１のダイオードを設け、当該入力端子と低電位電源との間に第２のダイオードを設けた保護回路が開示されている。この回路では、入力端子に供給される信号の電圧を、高電位電源の電圧に第１のダイオードの閾値電圧を加算した第１電圧から、低電位電源の電圧に第２のダイオードの閾値電圧を減算した第２電圧までの範囲に制限することができる。即ち、信号の電圧は第１電圧と第２電圧とでクランプされる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２９５８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に開示された技術において、第１電圧と第２電圧とを適宜設定する場合、高電位電源や低電位電源とは別に電源回路を設ける必要があり、回路構成が複雑になるといった問題があった。
また、ダイオードの閾値電圧が温度によって変化するため、第１電圧と第２電圧とが温度特性を持ってしまうといった問題があった。
さらに、クランプ時には無駄な電流が発生してしまい、消費電流が増加するといった問題があった。
以上の事情を考慮して、本発明は、簡易な構成で、温度特性に優れ、しかも消費電流を低減するクランプ回路を提供することを解決課題とする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために本発明に係るクランプ回路は、外部からゲートに信号が供給され、ソースに第１電源電圧が供給される第１トランジスタと、ソースが前記第1トランジスタのドレインと接続され、ドレインが出力端子と接続される第２トランジスタと、 ソースが前記第1トランジスタのドレインと接続され、ゲートとドレインとが短絡される第３トランジスタと、ゲートに基準電圧が供給され、ドレインが前記出力端子と接続され、ソースに第２電源電圧が供給される第４トランジスタと、ゲートに前記基準電圧が供給され、ドレインが前記第３トランジスタのドレインと接続され、ソースに第２電源電圧が供給される第５トランジスタとを備え、前記第１電源電圧が前記第２電源電圧より高電位である場合には、前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタはＰチャネルトランジスタである一方、前記第４トランジスタ及び前記第５トランジスタはＮチャネルトランジスタであり、前記第２電源電圧が前記第１電源電圧より高電位である場合には、前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタはＮチャネルトランジスタである一方、前記第４トランジスタ及び前記第５トランジスタはＰチャネルトランジスタであることを特徴とする。
【０００６】
この発明によれば、第４トランジスタのゲートには基準電圧が供給されるので、第４トランジスタには、常に一定の電流が流れる。一方、第１トランジスタを流れる電流はそのゲートに供給される信号によって変化する。第１トランジスタから出力される電流のうち第２トランジスタを流れる電流を第１電流Ｉ１、第４トランジスタを流れる電流を第２電流Ｉ２、出力端子から外部に流れ出る出力電流をＩoutとしたとき、Ｉout＝Ｉ１−Ｉ２となる。また、出力端子に接続される負荷抵抗の抵抗値をｒ３とし、負荷抵抗に接続される端子のうち出力端子と反対側の端子に供給される電圧をＶｘとする。この場合、出力信号Ｖoutは、Ｖout＝ｒ３（Ｉ１−Ｉ２）＋Ｖｘで与えられる。ここで、Ｉ１＝０の場合は、Ｖout＝Ｖｘ−ｒ３・Ｉ２となり、出力信号Ｖoutをクランプすることができる。また、第１電流Ｉ１の最大値は、第２トランジスタ、第３トランジスタ、第４トランジスタ及び第５トランジスタのトランジスタサイズによって決定されるので、これらを適宜設定することによって、所望の出力信号Ｖoutをクランプすることができる。
また、この発明によれば、クランプ電圧を設定するための電源回路が不要となるので、構成を簡素化できる。また、ダイオードを用いたクランプ回路ではダイオードの温度特性によってクランプ電圧が変化するが、本発明ではダイオードを用いないので、温度特性を改善することができる。さらに、クランプ時に無駄な電流が流れることがないので、消費電流を低減することができる。
【０００７】
上述したクランプ回路において、前記第２トランジスタのソースからドレインに流れる電流の最大値が、前記第４トランジスタのドレインからソースに流れる電流の値の２倍となるように、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、及び前記第５トランジスタのトランジスタサイズの比を設定することが好ましい。この場合には、第１電流Ｉ１の最大値は第２電流Ｉ２の２倍となるので、クランプ電圧は、Ｖｘ±ｒ３・Ｉ２となる。したがって、電圧Ｖｘから上下にｒ３・Ｉ２だけ離れた電圧で出力信号をクランプすることができる。より具体的には、第２トランジスタと第４トランジスタのトランジスタサイズを２：１とし、第３トランジスタと第５トランジスタとのトランジスタサイズを等しくすればよい。
【０００８】
上述したクランプ回路において、前記第２トランジスタのソースからドレインに流れる電流の最大値が、前記第４トランジスタのドレインからソースに流れる電流の値と等しくなるように、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、及び前記第５トランジスタのトランジスタサイズの比を設定してもよい。この場合には、出力信号を半波整流することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る増幅回路の回路図である。
【図２】実施形態の出力信号の一例を示す波形図である。
【図３】実施形態の出力信号の他の例を示す波形図である。
【図４】変形例に係る増幅回路の回路図である。
【図５】変形例に係るクランプ出力部の構成を示す回路図である。
【図６】実施形態の出力信号の一例を示す波形図である。
【発明を実施するための形態】
【００１０】
＜１．実施形態＞
図１は、本発明の実施形態に係る増幅回路１００Ａの回路図である。この増幅回路１００Ａは、入力信号ＶＩ２が入力される入力端子Ｔin、出力信号Ｖoutが出力される出力端子Ｔoutを備える。
【００１１】
増幅回路１００Ａは、正入力端子Ｔ１、負入力端子Ｔ２、第１電源電圧Ｖｄｄが供給される第１電源端子Ｔ３、及び第２電源電圧Ｖｓｓが供給される第２電源端子Ｔ４を備える。入力端子Ｔinと負入力端子Ｔ２との間には入力抵抗Ｒ１が設けられており、出力端子Ｔoutと負入力端子Ｔ２との間にはフィードバック抵抗Ｒ２が設けられている。また、出力端子Ｔoutには負荷抵抗Ｒ３が接続されている。この例では、Ｖｄｄ＞Ｖｓｓであり、入力信号Ｖinの振幅中心電圧は電圧Ｖｘであり、Ｖｘ＝（Ｖｄｄ＋Ｖｓｓ）／２となっている。このように振幅中心電圧を第１電源電圧Ｖｄｄと第２電源電圧Ｖｓｓの中心に設定することによって、入力信号Ｖinのダイナミックレンジを拡大することができる。
【００１２】
増幅回路１００Ａは、差動増幅部１０及び出力信号Ｖoutをクランプして出力する機能を備えたクランプ出力部２０を備える。なお、以下の説明においては、ＰチャネルのＭＯＳトランジスタをＰＭＯＳと称し、ＮチャネルのＭＯＳトランジスタをＮＭＯＳと称する。
【００１３】
差動増幅部１０は、正入力端子Ｔ１と負入力端子Ｔ２との間の電圧を増幅して得た差分電圧Ｖａと基準電圧Ｖｂとをクランプ出力部２０に出力する。差動増幅部１０において、ＰＭＯＳ１１のソースには第１電源電圧Ｖｄｄが供給され、そのドレインはＮＭＯＳ１３のドレインに接続される。ＰＭＯＳ１２のソースには第１電源電圧Ｖｄｄが供給され、そのゲートとドレインとは短絡される。また、ＰＭＯＳ１２のドレインはＮＭＯＳ１４のドレインに接続され、そのゲートはＰＭＯＳ１１のゲートと接続される。ＰＭＯＳ１１及びＰＭＯＳ１２はアクティブ負荷として機能する。
【００１４】
ＮＭＯＳ１３のゲートには正入力端子Ｔ１を介して電圧Ｖｘが供給され、そのソースはノードＮ１に接続される。一方、ＮＭＯＳ１４のゲートは負入力端子Ｔ２に接続され、そのソースはノードＮ１に接続される。ＮＭＯＳ１３及びＮＭＯＳ１４は入力トランジスタとして機能する。
【００１５】
また、ＮＭＯＳ１５及びＮＭＯＳ１６はカレントミラー回路を構成する。ＮＭＯＳ１５のソースには第２電源電圧Ｖｓｓが供給され、そのドレインには電流源１７から基準電流Ｉrefが供給される。一方、ＮＭＯＳ１６のソースには第２電源電圧Ｖｓｓが供給され、そのドレインはノードＮ１に接続され、そのゲートはＮＭＯＳ１５のゲートに接続される。ＮＭＯＳ１５のゲートから基準電圧Ｖｂが取り出され、クランプ出力部２０に供給される。
【００１６】
次に、クランプ出力部２０について説明する。ＰＭＯＳ２１のソースには第１電源電圧Ｖｄｄが供給され、そのゲートには差分電圧Ｖａが供給される。ＰＭＯＳ２１のゲートと出力端子Ｔoutの間には、コンデンサ２６と抵抗２７とが直列に接続されている。コンデンサ２６と抵抗２７とによって高域周波数成分がフィードバックされる。これらは、増幅回路１００Ａの発振防止のために用いられる位相補償回路として機能する。
【００１７】
ＰＭＯＳ２２において、そのソースはＰＭＯＳ２１のドレインと接続され、そのドレインは出力端子Ｔoutと接続される。また、ＰＭＯＳ２３において、そのソースはＰＭＯＳ２１のドレインと接続され、そのゲートとドレインとは短絡され、そのドレインはＰＭＯＳ２２のゲートと接続される。
ＮＭＯＳ２４において、そのソースには第２電源電圧Ｖｓｓが供給され、そのゲートには基準電圧Ｖｂが供給され、そのドレインは出力端子Ｔoutに接続される。また、ＮＭＯＳ２５において、そのソースには第２電源電圧Ｖｓｓが供給され、そのゲートには基準電圧Ｖｂが供給され、そのドレインはＰＭＯＳ２３のドレインに接続される。
以上の構成において、ＰＭＯＳ２１は出力端子Ｔoutから電流を吐き出すトランジスタとして機能する一方、ＮＭＯＳ２４は出力端子Ｔoutから電流を吸い込むトランジスタとして機能する。また、この例では、ＰＭＯＳ２１、ＰＭＯＳ２２、ＰＭＯＳ２３、ＮＭＯＳ２４、及びＮＭＯＳ２５のトランジスタサイズを、５２：２４：１：１２：１に設定している。即ち、ＰＭＯＳ２２の駆動能力（電流供給能力）は、ＮＭＯＳ２４の駆動能力の２倍であり、ＰＭＯＳ２１の駆動能力は、ＰＭＯＳ２２及びＰＭＯＳ２３の駆動能力の合計より大きい。
【００１８】
次に、増幅回路１００Ａの動作について図１及び図２を参照しつつ説明する。ここで、ＰＭＯＳ２２に流れる電流を第１電流Ｉ１、ＮＭＯＳ２４に流れる電流を第２電流Ｉ２とする。出力端子Ｔoutから抵抗Ｒ３に向けて吐き出される出力電流Ｉoutは、Ｉout＝Ｉ１−Ｉ２となる。ここで、第２電流Ｉ２の大きさは、ＮＭＯＳ２４のゲートに供給される基準電圧Ｖｂによって定まり一定となる。一方、第１電流Ｉ１の大きさは、ＰＭＯＳ２１のゲートに供給される差分電圧Ｖａによって変化する。
【００１９】
ここで、出力電流Ｉoutが「０」になるのは、Ｉ１＝Ｉ２の場合である。この場合、出力端子Ｔoutは抵抗Ｒ３によってバイアスされるので、出力信号Ｖoutは、電圧Ｖｘとなる。
【００２０】
出力信号Ｖoutの電圧が電圧Ｖｘより下がるのは、Ｉ１＜Ｉ２となる場合である。上述したように第２電流Ｉ２は一定の大きさであるから、差動電圧Ｖａが高くなり、ＰＭＯＳ２１のゲート・ソース間電圧が減少することによって、第１電流Ｉ１が減少し、出力信号Ｖoutの電圧が電圧Ｖｘより下がる。そして、Ｉ１＝０になると、出力信号Ｖoutの電圧は電圧ＶｘからΔＶだけ下がり一定となる。抵抗Ｒ３の抵抗値をｒ３とすると、ΔＶ＝ｒ３・Ｉ２となる。すなわち、出力信号Ｖoutは振幅中心電圧である電圧ＶｘからΔＶ低い、Ｖｘ−ΔＶでクランプされる。図２に示す例では、時刻ｔ１において出力信号Ｖoutの電圧がＶｘ−ΔＶとなる。時刻ｔ１から時刻ｔ２までの間は、差分電圧Ｖａが時刻ｔ１の電圧より高くなるが、出力信号Ｖoutの電圧はＶｘ−ΔＶでクランプされたままである。この期間においては、Ｉ１＝０となるのでＰＭＯＳ２１はオフしている。この時、ＰＭＯＳ２３及びＮＭＯＳ２５には電流が流れない。したがって、Ｖｘ−ΔＶで出力信号Ｖoutをクランプする期間では、クランプ出力部２０は電流を消費しない。
【００２１】
次に、出力信号Ｖoutの電圧が電圧Ｖｘより上がる場合は、Ｉ１＞Ｉ２となる。この場合、出力信号Ｖoutの電圧はＶout＝ｒ３・（Ｉ１−Ｉ２）＋Ｖｘとなる。ところで、上述したようにＰＭＯＳ２２の駆動能力はＮＭＯＳ２４の駆動能力の２倍であり、ＮＭＯＳ２５とＰＭＯＳ２３とのトランジスタサイズは等しい。したがって、第１電流Ｉ１は第２電流Ｉ２の２倍以上になることはない。つまり、ＰＭＯＳ２２には第２電流Ｉ１の大きさを制限する機能がある。第１電流Ｉ１の最大値は、Ｉ１＝２・Ｉ２となる。換言すれば、第１電流Ｉ１の最大値が第２電流Ｉ２の２倍になるように、ＰＭＯＳ２２、ＰＭＯＳ２３、ＮＭＯＳ２４、及びＮＭＯＳ２５のトランジスタサイズの比が設定されている。
【００２２】
この場合、出力信号Ｖoutの電圧はＶout＝ｒ３・Ｉ２＋Ｖｘ＝ΔＶ＋Ｖｘとなり、出力信号Ｖoutの電圧は、電圧ＶｘからΔＶ高い、Ｖｘ＋ΔＶでクランプされる。図２に示す例では、時刻ｔ３において出力信号Ｖoutの電圧がＶｘ＋ΔＶとなる。時刻ｔ３から時刻ｔ４までの間は、差分電圧Ｖａが時刻ｔ３の電圧より低くなるが、出力信号Ｖoutの電圧はＶｘ＋ΔＶでクランプされたままである。この期間においては、Ｉ１＝２・Ｉ２となる。そして、出力電流ＩoutがＩout＝Ｉ２となる。
【００２３】
このように本実施形態においては、ＮＭＯＳ２４の駆動能力によって、出力信号Ｖoutの電圧を低電位側でクランプする一方、ＰＭＯＳ２２の駆動能力によって、出力信号Ｖoutの電圧を高電位側でクランプすることができる。
この結果、クランプ用に別途、電源回路を設ける必要がないので、回路構成を簡素化することができる。
また、ダイオードを用いたクランプ回路では、ダイオードの閾値電圧の温度特性が問題となるが、本実施形態では、そのような問題がない。なお、出力抵抗Ｒ３の温度特性がクランプ電圧Ｖｘ±ΔＶに影響するが、基準電圧Ｖｂに抵抗Ｒ３の温度特性を打ち消す温度特性を持たせれば、温度が変化してもクランプ電圧Ｖｘ±ΔＶは変化しない。
さらに、クランプ時には無駄な電流が発生することがなく、消費電流を削減することができる。
【００２４】
＜２．変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる変形が可能である。
（１）上述した実施形態の増幅回路１００Ａでは、出力信号Ｖoutの振幅中心電圧から上下に等しい電圧ΔＶだけ離れた電圧Ｖｘ±ΔＶで出力信号Ｖoutをクランプする。このため、ＰＭＯＳ２２の駆動能力をＮＭＯＳ２４の駆動能力の２倍となるようにトランジスタサイズを設定した。本発明はこれに限定されるものではなく、ＰＭＯＳ２２、ＰＭＯＳ２３、ＮＭＯＳ２４、及びＮＭＯＳ２５のトランジスタサイズを適宜設定することによって、所望の電圧で出力信号Ｖoutをクランプしてもよい。
例えば、第１電流Ｉ１と第２電流Ｉ２とを等しくなるように、ＰＭＯＳ２２、ＰＭＯＳ２３、ＮＭＯＳ２４、及びＮＭＯＳ２５のトランジスタサイズの比を設定すれば、図３に示すように半波整流された出力信号Ｖoutを得ることができる。この場合、ＰＭＯＳ２２とＮＭＯＳ２４とのトランジスタサイズを等しく設定し、ＰＭＯＳ２３とＮＭＯＳ２５とのトランジスタサイズを等しく設定すればよい。
【００２５】
（２）上述した実施形態及び変形例では、差動増幅部１０はクランプ出力部２０に基準電圧Ｖｂを供給したが、本発明はこれに限定されるものではない。例えば、図４に示す増幅回路１００Ｂでは、基準電圧Ｖｂを外部から供給する。これによって、差動増幅部１０とは独立して基準電圧Ｖｂを設定できるので、クランプ出力部２０で設定するクランプ電圧の自由度を拡大することができる。
【００２６】
（３）上述した実施形態及び変形例では、第１電源端子Ｔ３に第１電源電圧Ｖｄｄを供給する一方、第２電源端子Ｔ４に第２電源電圧Ｖｓｓを供給し、増幅回路１００Ａ（１００Ｂ）を正負電源で動作させたが、単一電源を供給してもよい。例えば、第１電源端子Ｔ３に第１電圧Ｖｄｄを供給する一方、第２電源端子Ｔ４に第２電圧Ｖｅｅを供給してもよい。この場合、入力信号Ｖinの振幅中心電圧、正入力端子Ｔ１に供給する電圧、及び抵抗Ｒ３の端子のうち出力端子Ｔoutと接続されない端子に供給する電圧は、（Ｖｄｄ＋Ｖｅｅ）／２とすることが好ましい。
【００２７】
（４）上述した実施形態及び変形例の増幅回路１００Ａ（１００Ｂ）では、第１電源端子Ｔ３に供給する電圧が第２電源端子Ｔ４に供給する電圧よりも高電位であった。しかしながら、本発明はこれに限定されるものではなく、上述した実施形態及び変形例において、第２電源端子Ｔ４に供給する第２電源電圧Ｖｓｓを第１電源端子Ｔ３に供給する第１電源電圧Ｖｄｄよりも高電位にし（Ｖｓｓ＞Ｖｄｄ）、ＮＭＯＳの替わりにＰＭＯＳを用い、ＰＭＯＳに替わりにＮＭＯＳを用いてもよい。
この場合は、クランプ出力部２０の替わりに図５に示すクランプ出力部３０を用いればよい。この例では、出力電流ＩoutはＩout＝Ｉ２−Ｉ１で与えられる。そして、ＮＭＯＳ３２の駆動能力がＰＭＯＳ３４の駆動能力の２倍であり、第１電流Ｉ１の最大値が、Ｉ１＝２・Ｉ２となる場合、高電位側のクランプ電圧はＶｘ＋ｒ３・Ｉ２となり、低電位側のクランプ電圧はＶｘ−ｒ３・Ｉ２となる。
さらに、ＮＭＯＳ３２の駆動能力とＰＭＯＳ３４の駆動能力とが等しく、第１電流Ｉ１の最大値が、Ｉ１＝Ｉ２となる場合、出力信号Ｖoutは図６に示すように半波整流したものとなる。また、差動増幅部１０においてもＮＭＯＳの替わりにＰＭＯＳを用い、ＰＭＯＳに替わりにＮＭＯＳを用いることは勿論である。
【００２８】
（５）上述した実施形態及び変形例では、クランプ出力部２０（３０）を増幅回路１００Ａ（１００Ｂ）の一部として説明したが、本発明はこれに限定されるものではなく、信号をクランプするのであれば、どのような回路にも適用可能である。この場合、コンデンサ２６（３６）及び抵抗２７（３７）は不要である。
【符号の説明】
【００２９】
１０……差動増幅部、２０,３０……クランプ出力部、２１……ＰＭＯＳ（第１トランジスタ）、２２…ＰＭＯＳ（第２トランジスタ）、２３……ＰＭＯＳ（第３トランジスタ）、２４……ＮＭＯＳ（第４トランジスタ）、２５……ＮＭＯＳ（第５トランジスタ）、１００Ａ,１００Ｂ……増幅回路、Ｔ１……正入力端子、Ｔ２……負入力端子、Ｔ３……第１電源端子、Ｔ４……第２電源端子、Ｔin……入力端子、Ｔout……出力端子、Ｖｄｄ……第１電源電圧、Ｖｓｓ……第２電源電圧。
【特許請求の範囲】
【請求項１】
外部からゲートに信号が供給され、ソースに第１電源電圧が供給される第１トランジスタと、
ソースが前記第1トランジスタのドレインと接続され、ドレインが出力端子と接続される第２トランジスタと、
ソースが前記第1トランジスタのドレインと接続され、ゲートとドレインとが短絡される第３トランジスタと、
ゲートに基準電圧が供給され、ドレインが前記出力端子と接続され、ソースに第２電源電圧が供給される第４トランジスタと、
ゲートに前記基準電圧が供給され、ドレインが前記第３トランジスタのドレインと接続され、ソースに第２電源電圧が供給される第５トランジスタとを備え、
前記第１電源電圧が前記第２電源電圧より高電位である場合には、前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタはＰチャネルトランジスタである一方、前記第４トランジスタ及び前記第５トランジスタはＮチャネルトランジスタであり、
前記第２電源電圧が前記第１電源電圧より高電位である場合には、前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタはＮチャネルトランジスタである一方、前記第４トランジスタ及び前記第５トランジスタはＰチャネルトランジスタである、
ことを特徴とするクランプ回路。
【請求項２】
前記第２トランジスタのソースからドレインに流れる電流の最大値が、前記第４トランジスタのドレインからソースに流れる電流の値の２倍となるように、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、及び前記第５トランジスタのトランジスタサイズの比を設定したことを特徴とする請求項１に記載のクランプ回路。
【請求項３】
前記第２トランジスタのソースからドレインに流れる電流の最大値が、前記第４トランジスタのドレインからソースに流れる電流の値と等しくなるように、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、及び前記第５トランジスタのトランジスタサイズの比を設定したことを特徴とする請求項１に記載のクランプ回路。
【請求項１】
外部からゲートに信号が供給され、ソースに第１電源電圧が供給される第１トランジスタと、
ソースが前記第1トランジスタのドレインと接続され、ドレインが出力端子と接続される第２トランジスタと、
ソースが前記第1トランジスタのドレインと接続され、ゲートとドレインとが短絡される第３トランジスタと、
ゲートに基準電圧が供給され、ドレインが前記出力端子と接続され、ソースに第２電源電圧が供給される第４トランジスタと、
ゲートに前記基準電圧が供給され、ドレインが前記第３トランジスタのドレインと接続され、ソースに第２電源電圧が供給される第５トランジスタとを備え、
前記第１電源電圧が前記第２電源電圧より高電位である場合には、前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタはＰチャネルトランジスタである一方、前記第４トランジスタ及び前記第５トランジスタはＮチャネルトランジスタであり、
前記第２電源電圧が前記第１電源電圧より高電位である場合には、前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタはＮチャネルトランジスタである一方、前記第４トランジスタ及び前記第５トランジスタはＰチャネルトランジスタである、
ことを特徴とするクランプ回路。
【請求項２】
前記第２トランジスタのソースからドレインに流れる電流の最大値が、前記第４トランジスタのドレインからソースに流れる電流の値の２倍となるように、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、及び前記第５トランジスタのトランジスタサイズの比を設定したことを特徴とする請求項１に記載のクランプ回路。
【請求項３】
前記第２トランジスタのソースからドレインに流れる電流の最大値が、前記第４トランジスタのドレインからソースに流れる電流の値と等しくなるように、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、及び前記第５トランジスタのトランジスタサイズの比を設定したことを特徴とする請求項１に記載のクランプ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−２５３６３８（Ｐ２０１２−２５３６３８Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２５９１８（Ｐ２０１１−１２５９１８）
【出願日】平成２３年６月６日（２０１１．６．６）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月６日（２０１１．６．６）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
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