定常状態にある回路のシミュレーション方法
【課題】ＳＯＩトランジスタを収納し定常状態にある電子回路の応答を短時間でシミュレートする。
【解決手段】トランジスタ（２２０）リストを新規作成する段階；確立された時間の間に前記回路の入力端（２０１）が励起された時点で該リスト内の各トランジスタ（２２０）のノード（２００、２０１、２０２）で信号を記憶する段階；各トランジスタ（２２０）について、他のトランジスタとは独立した形で、共通の電気的特性の変動に関して予め設定された基準に関連して、前記対応する記憶済み信号をそれらのノード（２００、２０１、２０２）に適用した時点で、前記変動を解析する段階；該基準が遵守されていない場合には、各々のトランジスタの初期電気的環境を修正し先行段階まで戻る段階；前記時間中、該新しい電気的環境を伴う前記トランジスタ（２２０）を収納する回路を励起し、前記基準が満たされていることを各々の前記トランジスタにおいて検査する段階を実施する。
【解決手段】トランジスタ（２２０）リストを新規作成する段階；確立された時間の間に前記回路の入力端（２０１）が励起された時点で該リスト内の各トランジスタ（２２０）のノード（２００、２０１、２０２）で信号を記憶する段階；各トランジスタ（２２０）について、他のトランジスタとは独立した形で、共通の電気的特性の変動に関して予め設定された基準に関連して、前記対応する記憶済み信号をそれらのノード（２００、２０１、２０２）に適用した時点で、前記変動を解析する段階；該基準が遵守されていない場合には、各々のトランジスタの初期電気的環境を修正し先行段階まで戻る段階；前記時間中、該新しい電気的環境を伴う前記トランジスタ（２２０）を収納する回路を励起し、前記基準が満たされていることを各々の前記トランジスタにおいて検査する段階を実施する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品回路のシミュレーションに関するものである。
【０００２】
より精確には、本発明は、ＳＯＩタイプのトランジスタといったようなコンポーネントを含む電子回路が定常状態に達した場合に該電子回路の応答をシミュレートするための方法を提案している。
【背景技術】
【０００３】
かかるトランジスタのシミュレーションは固体基板上のトランジスタのシミュレーションと比べて新たな問題を提起するということがわかっている。
【０００４】
例えば、固体基板上のＣＭＯＳ（「相補型金属酸化膜半導体」）回路内では、一定の与えられた瞬間における各ノードの電位は、先行する動作瞬間と独立したものである。
【０００５】
前記回路が部分的に空乏したＳＯＩトランジスタを含む場合はそうではない。
【０００６】
これらのトランジスタは、浮遊電位を有しかつその値が前記トランジスタの性能ひいては前記回路のノードの電位及びその性能に影響を及ぼす、一般に浮遊基板又は浮遊ボディーと呼ばれる内部ゾーンで構成されていることがわかっている。
【０００７】
この浮遊電位は前記トランジスタの端子における分極によって直接確立されるわけではないが、それらにより左右される。
【０００８】
その上、この浮遊電位は、この浮遊ゾーン内に存在する物理的現象（静電結合、電子と正孔の再結合など）に起因する一定量の慣性と共に、分極条件により確立された値に向かって推移する。
【０００９】
前記トランジスタの端末における前記電位が周期的に変動する場合、その浮遊基板の電位の変動はそれ自体、定常状態として知られるトランジスタの一つの状態に対応する一定の周期数の後に初めて周期的なものとなる。
【００１０】
一例を挙げると、図１Ａ〜１Ｃは、Ｐ型部分空乏ＳＯＩトランジスタの浮遊基板の経時的変動を例示しており、ここでこのトランジスタは、ＳＯＩインバータ１００を作り上げるべくＮ型のもう一つのトランジスタに接続されている（図２参照）。
【００１１】
１００ＭＨｚの周波数をもつ第一の信号１０が周期的電圧源１０１を介して前記インバータの入力端に適用される（図２）。
【００１２】
図１Ａには、広い時間スケール全体にわたるトランジスタＰの浮遊基板の電位１０２の推移を認めることができる。
【００１３】
図１Ｂ及び１Ｃは各々、シミュレーションの開始及び終りにそれぞれ近い瞬間における信号のより詳細な図を表わしている。
【００１４】
シミュレーションの開始時点で、トランジスタは定常状態にはない。
【００１５】
図１Ｂは、基板の前記電位が周期的であることを示しており、図１Ａに従ってその平均値は規則的に増大する。
【００１６】
時間が経過するにつれて、トランジスタは定常状態に近くなり、前記電位は増大を停止する（図１Ｃ参照）。
【００１７】
それは、トランジスタの定常状態に対応する平衡値に達している。
【００１８】
ここで、その内部ノードにおける電位及びその性能が、各々のトランジスタについて前記定常状態が達成されないかぎり変動することから、定常状態にある回路のシミュレーションが必要であることがわかる。
【００１９】
しかしながら、ここで認識できる通り、不都合なことに、前記定常状態に到達し次に所望の解析を開始するのには予め充分な時間がなくてはならないことから、回路のシミュレートされる時間は長いものとなり得る。
【００２０】
その上、前記シミュレーションに割当てられる時間、すなわちシミュレーション機器（例えばコンピュータ及びシミュレーションソフトウェア）がシミュレーション結果を提供するのに必要とされる時間は、シミュレートされた時間に著しく左右される。
【００２１】
従って該回路の設計プロセスは、不可避的に減速される。
【００２２】
同様に、シミュレーションに割当てられる時間ひいては設計プロセスに大きな悪影響を及ぼすその他の要因についてもわかっている。
【００２３】
第一の要因は、回路内のトランジスタの数に関わるものであり、その数が増加するにつれて回路のシミュレーションは相対的に複雑でかつ時間のかかるものとなる。
【００２４】
第二の要因は、部分的空乏ＳＯＩトランジスタ内の補足的ノード、浮遊基板の存在である。
【００２５】
実際、このノードの電位を確立するためには特異的計算を実行しなければならず、このことはシミュレーションの各々の計算段階を減速させる。
【００２６】
以下では、シミュレーション持続時間がシミュレーションのために割当てられる時間を指定することになる、ということが指摘されている。
【００２７】
上述の欠点を克服するための既知の包括的解決法は、部分的空乏ＳＯＩトランジスタの浮遊基板の電荷保存の原則を用いて回路の定常状態の確立段階を加速することにある。
【００２８】
実際、一つのサイクルの間、定常状態で、かかるトランジスタの浮遊基板の電荷ＱＢの変動がゼロであることがわかっている。
【００２９】
この所見は、浮遊基板の電位Ｖｂの変動をも意味している。
【００３０】
かくして、定常状態で、特に一サイクルの間に、以下の既知の等式が確認される。
【００３１】
【数１】
【００３２】
従って一サイクルの開始時点で、定常状態に対応する電位Ｖｂと電荷Ｑｂについて単一の値が存在する。
【００３３】
以下では、Ｖｂsteady及びＱｂsteadyと記す値のこの対は、後続するサイクル全てにおいて電位及び電荷変動ゼロに対応する。
【００３４】
定常状態を確立するための方法は、時間的電気シミュレーションの使用に基づいている。
【００３５】
かかるシミュレーションは、図３に例示されている後続する一連の段階から成る。
【００３６】
第一の静的シミュレーション１０５は、初期分極点の計算を可能にする。
【００３７】
時間的シミュレーション１０６はこのとき、以前に確立されたものを初期分極点として用いることにより開始される。
【００３８】
このシミュレーションは往々にして二つの異なるステージに分割されることが多い。
【００３９】
過渡的ステージ１０７として識別される第一ステージは、定常状態に達する前の回路の過渡的状態に対応する。
【００４０】
このステージでは、回路の電気的特性は推移して平衡に向かって傾く。
【００４１】
「定常ステージ」１０８と呼ばれる第二ステージは、一つ又は複数のサイクルベースの定常状態にある前記回路のシミュレーションに対応する。
【００４２】
特異的条件に応じて、時間的シミュレーション１０６は前記過渡的ステージ１０７のみを含み得ることが認められる。
【００４３】
以下で、定常状態にあるステージ１０８をシミュレートすることなく過渡的ステージ１０７にある回路を単独で研究するためにこのような特異性が有利に使用されるということを見ていくことにする。
【００４４】
部分的空乏ＳＯＩトランジスタに関しては、シミュレーション１０５においてそれらの浮遊基板電位を固定し、かくしてこの解析中にかかる電位が印加されかつ次に時間的シミュレーション１０６の過渡的ステージ１０７の間に前記基板の初期浮遊値をかかる電位が構成することになるようにすることが可能である。
【００４５】
以下では、この初期値はＶｂinitとして示され、Ｖｂinit-steadyは、値Ｖｂsteadyに達した場合の値Ｖｂinitに対応することになる。
【００４６】
換言すると、Ｖｂinit-steadyは、定常状態にある浮遊基板の電位の前記ユニークな値である。
【００４７】
かくして定常状態確立の前記加速は、二つの異なる最終目標に基づいている。
【００４８】
第一の最終目標は、できるかぎり短いシミュレーション持続時間で、電位Ｖｂinit-steadyを得ることにある。
【００４９】
第二の最終目標は、定常状態に達するのに必要な時間をｔsteadyとして、このシミュレーション時間ｔsteadyを可能なかぎり制限することから成る（図３参照）。
【００５０】
これらの最終目標に達するために、既知の一つの方法は次の各段階を実行することから成る。すなわち、
−Ｖｂinitを初期化する段階、
−図３の時間０とｔ１の間の持続時間に対応するサイクルベースのシミュレーション１０６を実施する段階（該サイクルの長さは過渡的ステージ１０７のものよりも短かい）、
−ＶｂinitがＶｂinit-steadyに対応するか否かを決定し、必要があれば先行段階に戻る段階、
−Ｖｂinit-steadyが一旦確立されたならば、ＶｂinitをＶｂinit-steadyに課すことにより静的シミュレーション１０５を実施し、その後、過渡的ステージ１０７次に定常状態のステージ１０８という二つステージを含むシミュレーション１０６を実施する段階、である。
【００５１】
図４は、値Ｖｂinit-steadyが確立された時点での回路のシミュレーションのステージを例示している。
【００５２】
過渡的ステージ１０７のシミュレーションはもはや存在せず、そのため定常状態にある回路の全体的シミュレーションの時間が短縮されることがわかる。
【００５３】
米国特許第６４４２７３５号明細書は、このような一般的解決法の適用の一例を提案している。
【００５４】
その中で開示されている方法には、
１．基板が浮遊基板である回路のトランジスタのリストを新規作成する段階、
２．電位Ｖｂinitを初期化する段階、
３．初期静的シミュレーション１０５を実行する段階、
４．過渡的ステージ１０７の一部に対応する予め設定されたサイクルベースで回路のシミュレーション１０６を実行する段階、
５．このサイクルの開始と終りの間のトランジスタの電荷ΔＱｂの変動を評価する段階、
６．この変動が予め設定された閾値より大きい場合、数学的外挿法を用いて電位Ｖｂinitを調整することにより段階（３）に戻る段階、
７．そうでなければ値Ｖｂinitは値Ｖｂinit-steadyに対応し、回路の最後の静的シミュレーション１０５と次に時間的シミュレーション１０６における浮遊基板の初期値としてみなされる段階、
を含む異なる段階が含まれる。
【００５５】
浮遊基板電位値Ｖｂinit-steadyに向かって収束させるために、以下の外挿計算が段階（６）で実行される。
【００５６】
まず第一に、我々には、この基板の電位の変動に従った浮遊基板の電荷変動ΔＱｂの以下の数学的法則がわかっている。
【００５７】
【数２】
【００５８】
なお式中、Ｖｂn及びＶｂn+1はそれぞれ反復ｎ及びｎ＋１での浮遊基板の電位に対応し、ＡとＢは係数である。
【００５９】
反復が回路の完全な時間的シミュレーション、つまりシミュレーション１０５及び１０６の両方の連続に対応し、ここで後者のみがステージ１０７を含むことを指摘しておくべきである。
【００６０】
さらに又、この等式に従うと、前記電荷変動ΔＱｂは、定常状態に達した時点で、又換言するとＶｂn+1がＶｂnに等しくなった時点で、適正にゼロとして確立されるということも指摘しておくべきである。
【００６１】
係数Ａ及びＢは、予め設定される初期値で電位Ｖｂ1、Ｖｂ2及びＶｂ3が課せられる三つの最初の時間的シミュレーション１０６を通して評価される。
【００６２】
これらのシミュレーションは、過渡的ステージ１０７の一部分のみに対応する一つのサイクルベースで実行される。
【００６３】
前記三つのシミュレーションの終りで、三つの電荷変動ΔＱｂ1、ΔＱｂ2及びΔＱｂ3があり、係数Ａ及びＢは以下のそれぞれの等式によって計算される。
【００６４】
【数３】
【００６５】
【数４】
【００６６】
等式（２）を相殺し以下の反復の初期浮遊基板の電位に対応する電位Ｖｂn+1が式（５）から演繹される。
【００６７】
【数５】
【００６８】
かくして、シミュレーション速度の増大という点で効率の良いこの方法は、部分空乏ＳＯＩトランジスタを内蔵する回路の定常状態における相対的に高速のシミュレーションを可能にする。
【００６９】
それでもこのような方法は、とりわけシミュレートすべき回路のサイズが増大した場合に同様に一定数の欠点を含んでいる。
【００７０】
実際、複数のノードを収納する回路の存在下では、シミュレータは各々の前記ノード上でキルヒホッフの法則を誘発する。
【００７１】
ノード数が多くなればなるほど、等式及び依存関係の数は増えるため、この解答にかかる時間は長くなる。
【００７２】
それでも、米国特許第６４４２７３５号明細書の当該出願人の方法においては、このような解答プロセスはシミュレーション１０５及び１０６内の各反復において、そしてさらには全ての接続されたトランジスタを内蔵する回路について実行される。
【００７３】
かくして、ノード数が多い場合、米国特許第６４４２７３５号明細書の方法は、標準的なシミュレーションと比べ、確かに、一つの回路の定常状態におけるシミュレーションの問題に対する有利な一解決法である。
【特許文献１】米国特許第６４４２７３５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００７４】
しかしながら、シミュレーション持続時間は長く、生産性に関して効率的な回路設計にとっては有害であり続ける可能性がある。
【００７５】
本発明の目的は、これらの欠点を少なくとも或る程度克服できるようにすることにある。
【課題を解決するための手段】
【００７６】
この理由から、本発明は、定常状態における電子回路の応答をシミュレートするための方法において、前記回路がＳＯＩタイプのトランジスタといったようなコンポーネントを含む方法であって、以下の各段階、すなわち、
（ａ）トランジスタのリストを新規作成する段階、
（ｂ）確立された時間的間隔の間に前記回路の入力端に対しシミュレーション励起信号が適用された時点で、リスト内の各トランジスタのノードで信号を記憶する段階、
（ｃ）リスト中の各トランジスタについて他のトランジスタとは独立した形で、それらの各々に共通の電気的特性の変動に関して予め設定された基準に関連させて、前記対応する記憶済み信号をそれらのノードに適用した時点で前記変動を解析する段階、
（ｄ）該基準が遵守されていない場合には、
ｉ．各々の前記トランジスタの初期電気的環境を一旦修正して前記基準に収束させる段階、
ｉｉ．そして段階（Ｃ）に戻る段階、
（ｅ）前記時間的間隔中に回路の前記入力端で段階（ｂ）の前記シミュレーション励起信号を再度適用し、なお該回路は、前記初期電気的環境が修正された前記トランジスタを収納しているものであり、各々の前記トランジスタについて前記基準が遵守されていることを検査する段階、
を含んで成ることを特徴とする方法を提案している。
【００７７】
かくして本発明では、我々は有利にも各トランジスタの定常状態を別々に取扱い、これらの個々の定常状態が回路内の各々の対応するトランジスタの定常状態に対応することを検査する。
【００７８】
この方法の制限的な意味のない幾つかの好ましい態様は、以下の通りである：
−段階（ｂ）において、まず最初に静的解析を実行する；
−段階（ａ）において、浮遊基板を有するＳＯＩのトランジスタのリストを新規作成する；
−段階（ｂ）及び（ｅ）において、浮遊基板に対応するノードは自由であり、段階（ｃ）及び（ｄ）において、異なるシミュレーション電源を介してそのそれぞれの電位が初期化される；
−段階（ｂ）で適用された励起信号は周期的時間信号である；
−段階（ｂ）は前記時間的間隔を決定する段階を予備的に含む；
−前記決定段階は段階（ｂ）内の前記励起信号に共通の特性を評価することから成る；
−前記共通の特性は周期である；
−段階（ｂ）中の前記確立段階は、前記励起信号の周期のうちの最低多重周期を評価することから成る；
−段階（ｂ）において、各トランジスタの少なくとも三つのノードの信号を記憶する；
−段階（ｃ）は前記回路の前記リストのトランジスタのノードの切断を含んで成る；
−段階（ｃ）で、前記信号の適用は、各々の前記独立したトランジスタの前記ノードに異なるシミュレーション電源を接続することによって実行される；
−各々の電源は、それが接続されているノードに対応する記憶済み信号を再生する；
−段階（ｂ）及び（ｃ）において、各トランジスタの前記ノードは、
・ゲート、
・ドレイン、
・ソース、である；
−段階（ｄ）及び（ｅ）において、前記時間的間隔の間に予め設定された閾値と前記電気的特性の変動とを比較することによって前記基準が遵守されているか否かをそれぞれに確立し検査する；
−前記特性は浮遊基板の電荷である；
−段階（ｅ）の終りで前記基準が遵守されていないかぎり、新たに段階（ｂ）〜（ｅ）の一セットを実行する；
−新たなセットの段階（ｂ）において、各トランジスタの前記初期電気的環境は、先行するセットの段階（ｄ）で実施された最後の修正の初期電気的環境に対応する；
−段階（ｄ）において、浮遊基板の初期電位を修正することによって、トランジスタの前記初期電気的環境を修正する；
−段階（ｂ）における前記記憶段階は、前記信号を表わすデータをファイル内に記憶することから成る；
−段階（ｃ）において、ファイル内に記憶された前記データは前記対応する信号を適用するために読取られる。
【発明を実施するための最良の形態】
【００７９】
本発明のその他の態様、目的及び利点は、制限的な意味のない例として示され、添付図面を参考にして記されているその好ましい実施形態の以下の詳細な説明を読むことでより明確になることだろう：
−図１Ａは、ＣＭＯＳ−ＳＯＩインバータのＰ型部分空乏ＳＯＩトランジスタの浮遊基板の電位の広い時間スケール全体にわたる推移を例示している；
−図１Ｂは、過渡的ステージ中のシミュレーションの始めにおける図１Ａの分解図を示す；
−図１Ｃは、定常状態におけるシミュレーションの、シミュレーション終了時における図１Ａの分解図を示す；
−図２は、結果が図１Ａ〜１Ｃに例示されているシミュレーションにおいて使用されたＣＭＯＳ−ＳＯＩインバータを概略的に示す；
−図３は、基本的に、一つの回路の定常状態におけるシミュレーションの三つのステージを例示する；
−図４は、浮遊基板の電位がＶｂinit-steadyに初期化された場合の回路の定常状態におけるシミュレーションを例示する；
−図５は、回路のシミュレーションにおける一サイクルの決定の一例を示す。
−図６Ａ及び６Ｂは、独立して解析を行なうことを目的とした該方法に従った回路のトランジスタの切断を例示する；
−図７は、ＣＭＯＳ−ＳＯＩインバータの中で使用されるＮ型部分空乏ＳＯＩトランジスタの浮遊基板の電荷変動を例示する。
【００８０】
本発明自体は同様に、部分空乏ＳＯＩトランジスタが定常状態にある場合のその浮遊基板の電荷保存の原理に依存するものであり、それが提案する方法は以下の通りである。
【００８１】
第一段階は、シミュレートされるべき回路を形成するトランジスタを検査することから成る。
【００８２】
より精確には、基板が浮遊基板であるＳＯＩトランジスタの登録作業が実行され、そのリストがコンパイルされる。
【００８３】
第二の段階は、それをベースとして最終的なシミュレーションが実施されることになる最小のサイクルを決定することから成る。
【００８４】
この決定段階は、例えば前記回路の全ての入力端の周期のうちの最低多重周期を評価することから成る。
【００８５】
一つの回路の５つの入力端に対応する五つの信号が表わされている図５に、一例が示されている。
【００８６】
この例においては、全ての信号は周期的であるが、周期は異なっている。
【００８７】
そして、該回路の入力端の最低多重周期は信号２０３のものである。
【００８８】
かくしてそれは、次のシミュレーションがベースとすることになる最小サイクルを定義するのに役立つことになる。
【００８９】
より一般的には、周期Ｔの入力信号について、最小サイクルは、次の等式によって確立される：
サイクル＝ＬＣＭ（Ｔ1）
なお式中ＬＣＭは最小公倍数を表わす。
【００９０】
次に第三の段階は、前記サイクルベースで第一の時間的シミュレーションを実行することから成り、ここで前記シミュレーションは当然のことながら静的シミュレーション１０５を初期化する段階を含んで成る。
【００９１】
かくして、サイクルさらにはシミュレーションの終りでは定常状態が安定する時間がないためサイクルは先験的に過渡的ステージ１０７にある。
【００９２】
静的シミュレーションの間、前記リストの中に記されたトランジスタの浮遊基板の電位は自由に放置され、このことはすなわちこれらの電位がこのシミュレーションの間に決して課せられることはないということを意味している。
【００９３】
時間的シミュレーションの間、すべてのトランジスタのゲート、ドレイン及びソースの電位が記録される。
【００９４】
かくして我々は前記前述の電位の経時的推移のメモリを有することになる。
【００９５】
次に第四段階は、その後の電気的シミュレーションにおいてこのようにして記憶された信号を再生できるようにする手段を新規作成することから成る。
【００９６】
ここで、回路の全ての内部信号が周期的信号であり、必要であることが判明した場合に一サイクルよりも長い時間にわたりそれらを再構築することが容易である、ということに留意されたい。
【００９７】
前記信号再生手段に関しては、パラメータ化可能な電圧源を使用することができる。
【００９８】
これらの電圧源は、例えば一つのファイル内にその各点が読み込まれる信号を生成することができる。
【００９９】
このファイルは前記第三段階の間、すなわち前記回路のノードにおける電位の記憶段階で構築される。
【０１００】
該ファイル中に収納される情報は同様に信号の特性すなわち、周期、高低レベル及び電気信号の形態を確立するために当業者が所有するその他のあらゆるパラメータについての詳細を提供することもできる。
【０１０１】
かくして、当業者であれば、数多くの変形形態を考慮することができ、上述の例が全く制限的意味のないものであることを理解することになる。
【０１０２】
第五段階では、各々の登録済みトランジスタは、段階４で新規作成された手段を介し、完全な回路のシミュレーションの間に段階３においてそのノードで記憶された三つの記号をそのゲート、ドレイン及びソースに適用することによって、別々にシミュレートされる。
【０１０３】
かくしてこの第五段階では、適切な信号を再生するための手段を接続する目的で前記回路の残りの部分から各トランジスタを切断する。
【０１０４】
この種の操作は図６Ａ及び６Ｂにおいて制限的意味のない例として示されている。
【０１０５】
図６Ａでは、トランジスタ２２０の端子において信号２００、２０１及び２０２が段階３中にサイクルベースで記録された。
【０１０６】
図６Ｂでは、前記三つの信号２００〜２０２の正規なコピーを再生するために三つの周期的電圧源２０１’、２０２’及び２０３’が作成されている。
【０１０７】
さらに、前記回路の残りの部分から絶縁するためにトランジスタ２２０を切断し、専用に設計された前記三つの周期的電圧源をその端子で接続する。
【０１０８】
ノード２０６は、トランジスタ２２０の浮遊基板に対応する。
【０１０９】
その電位は、図示されていない電圧源を用いてシミュレーションの開始時に初期化される。
【０１１０】
このように構築されたサブ回路３００のシミュレーションを次に実行することができる。
【０１１１】
本発明の好ましい実施形態が、全ての絶縁されたトランジスタに対して単一のシミュレーションを実施することから成る、という点に留意されたい。
【０１１２】
この場合、絶縁されたトランジスタならびにそれらが接続されている周期的電圧源の全てが単一のシミュレーションの中（場合によっては単一のファイル内）にまとめられる。
【０１１３】
こうして、一回のシミュレーションの実行により、全てのトランジスタについての結果を一回の試みで得ることが可能となる。
【０１１４】
この時間的シミュレーションの目的は、各トランジスタの浮遊基板の電位の定常状態値Ｖｂinit-steadyを可能なかぎり迅速に発見する又は少なくともこれに接近することにある。
【０１１５】
最初の反復の間、初期電圧Ｖｂinitの第一の値が選択され、記憶のため前記手段に新たに接続されたトランジスタの時間的シミュレーションが実行される。
【０１１６】
シミュレーション中、各トランジスタの浮遊基板の電荷は推移し、シミュレーションの始めの初期値に比較される最終値に達する。
【０１１７】
トランジスタのうちの一つの浮遊基板のサイクルベースの電荷変動が予め設定された閾値よりも大きい場合、その電位Ｖｂinitは修正され、新しい反復のための初期値として使用される。
【０１１８】
当然のことながら、このようなプロセスは全てのトランジスタに関係し、前記修正は全て互いに独立した形で実行される。
【０１１９】
このプロセスは、該サイクル中、各トランジスタの前記電荷変動が前記設定された閾値を上回るかぎり反復される。
【０１２０】
制限的な意味のない例として、図７はこのプロセスを例示している。
【０１２１】
四つの連続する反復が点１、２、３及び４によりそれぞれ表わされ、これらの点に対し、各々について電位Ｖｂinit及び電荷変動ΔＱｂ（例えば（Ｖｂinit1；ΔＱｂ1）、など）が対応する（図７の曲線４００を参照のこと）。
【０１２２】
一つの反復が、選択されたサイクルベースの静的シミュレーション１０５とその後につづく時間的シミュレーション１０６を表わしていることに留意されたい。
【０１２３】
第一の反復の終りで、ΔＱｂ1は、予め設定された閾値よりも大きい。
【０１２４】
かくして該方法は、電位Ｖｂinit1の値を修正し、これはＶｂinit2となる。
【０１２５】
このとき第二の反復が開始し、ひとたび終了した時点で新たな比較がΔＱｂ2について実行される。
【０１２６】
ゼロのΔＱｂ変動を特徴とする定常状態に達するために、この例では四回の反復、ひいては四回のＶｂinit修正が必要となる。
【０１２７】
この状況は、点４つまり、ゼロ縦座標軸と曲線４００の交差点によって図式的に表わされている。
【０１２８】
値Ｖｂinit-steadyに向かっての浮遊基板の電位の収束は、異なる解決法を用いて実行可能である。
【０１２９】
とりわけ上述のケースにおいては、単純にＶｂinitを増分することで一つの結果をうまく達成することができる。
【０１３０】
当然のことながら、ユーザー自身が確立するか又は該方法にその最適な設定を実行させる一つの増分段階が定義されなくてはならない。
【０１３１】
いずれの場合でも、収束が保証され収束速度と結果の精度の間の理想的な妥協が尊重されるような一つの値をこの段階が有していることが好ましい。
【０１３２】
もう一つの解決法は、反復の間の電荷変動ΔＱｂの正負符号を識別子とし、ΔＱｂについての所望の精度を収束基準として、二分法（ｄｉｃｈｏｔｏｍｙ）プロセスを実行することから成る。
【０１３３】
例えば、三回の反復を実施することにより開始することができる。
【０１３４】
まず最初の反復（点１）では、電位Ｖｂinit1は可能なかぎり小さな値を有し、第二の反復では反対に電位Ｖｂinit2は可能なかぎり大きな値を有し（点２）、第三の反復ではＶｂinit3は先行する二つの値の中央値を有する。
【０１３５】
このとき前記第三の反復の終りでΔＱｂ3の第一の解析を行なうことができ、その正負符号に応じてＶｂinit4が増減される。
【０１３６】
さらに、特に自己適応アルゴリズムを使用することなどのその他の解決法が考慮される。
【０１３７】
当業者がなかでもこの点に関して考えられる数多くの適応を理解することになるということは明白である。
【０１３８】
第五段階は、最後の反復のサイクル中の電荷変動が予め設定された閾値よりも低い場合に終了する。
【０１３９】
第六段階は次に、接続されたトランジスタを内含する完全な回路を再度シミュレートすることから成る。
【０１４０】
ここでは、段階３のシミュレーションとは異なり、浮遊基板の電位は、静的シミュレーション１０５及び時間的シミュレーション１０６の間に、それぞれの値Ｖｂinit-steadyに初期化され、かくして意図される通り過渡的ステージ１０７が短いインスタンスしか持続せず、定常状態ステージ１０８がすばやく達成されるようになっている。
【０１４１】
今度は、過渡的ステージ１０７が完全にシミュレートされているか否か、すなわちｔstatがｔ1以下であること又は各トランジスタの電荷変動がつねに設定された閾値より低い値であることが検査される。
【０１４２】
次に続く定常状態ステージ１０８に関しては、それはユーザーが選択した任意の持続時間にわたりシミュレートされ、電位Ｖｂinit-steadyの全てを随意に再利用することができる。
【０１４３】
電位Ｖｂinit-steadyの推定のためにより高い精度に達することを可能にする、前述の方法の一代替案がここで提案される。
【０１４４】
この代替案は、段階（３）で記憶された信号がわずかにバイアスされており、該方法の後続する段階の全てがこれらのバイアス信号の繰返しの使用に基づいているという考察事実に基づくものである。
【０１４５】
このようなバイアスの一つの理由は、信号の記憶段階が回路の過渡的ステージの間に行なわれるという事実に由来する。
【０１４６】
従ってこれらの信号には、回路の定常状態としても知られている平衡状態の形態に対応する定常形態に向かって推移する時間がなかった。
【０１４７】
特に、一部のノード（例えばノード２００）上の信号の電圧レベルならびに上昇及び下降時間は、過渡的ステージと定常ステージの間で実質的に異なっている。
【０１４８】
電圧Ｖｂinit-steadyの推定に影響を及ぼすこの偏差を補正するために、段階（５）または段階（６）の後に再び該方法を実行する。
【０１４９】
より厳密には、該方法は回路のシミュレーションの段階（３）で利用される。
【０１５０】
今度は、確立されたばかりの値Ｖｂinit-steadyに浮遊基板の電位を初期化する。
【０１５１】
このようにして、シミュレーションの過渡的ステージの間、回路はすでに定常状態にきわめて近く、記憶された信号はより高レベルでその最終的形態に類似している。
【０１５２】
こうしてバイアスは縮小され、各トランジスタの浮遊基板の電位Ｖｂinit-steadyの推定は該方法の後続する段階の間に改善される。
【０１５３】
当然のことながら、本発明は、図面中で表わされている上述の実施形態の形態に制限されるものでは全くない。
【０１５４】
特に、定常状態でのサイクル中に相殺される電荷変動の原理を異なるやり方で精査することが可能であるというのは明白である。
【０１５５】
例えば、以上の記述の中で、該方法は変動ΔＱｂを解析しているが、その他の変数も選択可能である。
【０１５６】
実際、定常状態が達成されたか否かをこれらの変数から直接的に又は間接的に演繹できるだけで充分である。
【０１５７】
これは特に、定常状態において安定したものとなる基板の電位Ｖｂ自体についてあてはまることである。
【図面の簡単な説明】
【０１５８】
【図１Ａ】ＣＭＯＳ−ＳＯＩインバータのＰ型部分空乏ＳＯＩトランジスタの浮遊基板の電位の広い時間スケール全体にわたる推移を例示するグラフ。
【図１Ｂ】過渡的ステージ中のシミュレーションの始めにおける図１Ａの分解図を示すグラフ。
【図１Ｃ】定常状態におけるシミュレーションの、シミュレーション終了時における図１Ａの分解図を示すグラフ。
【図２】結果が図１Ａ〜１Ｃに例示されているシミュレーションにおいて使用されたＣＭＯＳ−ＳＯＩインバータを概略的に示す図。
【図３】一つの回路の定常状態におけるシミュレーションの３つのステージを例示する図。
【図４】浮遊基板の電位がＶｂinit-steadyに初期化された場合の回路の定常状態におけるシミュレーションを例示する図。
【図５】回路のシミュレーションにおける一サイクルの決定の一例を示すグラフ。
【図６Ａ】独立して解析を行なうことを目的とした該方法に従った回路のトランジスタの切断を例示する図。
【図６Ｂ】独立して解析を行なうことを目的とした該方法に従った回路のトランジスタの切断を例示する図。
【図７】ＣＭＯＳ−ＳＯＩインバータの中で使用されるＮ型部分空乏ＳＯＩトランジスタの浮遊基板の電荷変動を例示するグラフ。
【符号の説明】
【０１５９】
１０ 信号
１００ ＳＯＩインバータ
１０１ 周期的電圧源
１０２ 電位
１０５ 静的シミュレーション
１０７ 過渡的ステージ
１０８ 定常ステージ
２００ ノード
２０１ ノード
２０２ ノード
２０３ 最低多重周期の信号
２０６ 浮遊基板
２２０ トランジスタ
３００ サブ回路
【技術分野】
【０００１】
本発明は、電子部品回路のシミュレーションに関するものである。
【０００２】
より精確には、本発明は、ＳＯＩタイプのトランジスタといったようなコンポーネントを含む電子回路が定常状態に達した場合に該電子回路の応答をシミュレートするための方法を提案している。
【背景技術】
【０００３】
かかるトランジスタのシミュレーションは固体基板上のトランジスタのシミュレーションと比べて新たな問題を提起するということがわかっている。
【０００４】
例えば、固体基板上のＣＭＯＳ（「相補型金属酸化膜半導体」）回路内では、一定の与えられた瞬間における各ノードの電位は、先行する動作瞬間と独立したものである。
【０００５】
前記回路が部分的に空乏したＳＯＩトランジスタを含む場合はそうではない。
【０００６】
これらのトランジスタは、浮遊電位を有しかつその値が前記トランジスタの性能ひいては前記回路のノードの電位及びその性能に影響を及ぼす、一般に浮遊基板又は浮遊ボディーと呼ばれる内部ゾーンで構成されていることがわかっている。
【０００７】
この浮遊電位は前記トランジスタの端子における分極によって直接確立されるわけではないが、それらにより左右される。
【０００８】
その上、この浮遊電位は、この浮遊ゾーン内に存在する物理的現象（静電結合、電子と正孔の再結合など）に起因する一定量の慣性と共に、分極条件により確立された値に向かって推移する。
【０００９】
前記トランジスタの端末における前記電位が周期的に変動する場合、その浮遊基板の電位の変動はそれ自体、定常状態として知られるトランジスタの一つの状態に対応する一定の周期数の後に初めて周期的なものとなる。
【００１０】
一例を挙げると、図１Ａ〜１Ｃは、Ｐ型部分空乏ＳＯＩトランジスタの浮遊基板の経時的変動を例示しており、ここでこのトランジスタは、ＳＯＩインバータ１００を作り上げるべくＮ型のもう一つのトランジスタに接続されている（図２参照）。
【００１１】
１００ＭＨｚの周波数をもつ第一の信号１０が周期的電圧源１０１を介して前記インバータの入力端に適用される（図２）。
【００１２】
図１Ａには、広い時間スケール全体にわたるトランジスタＰの浮遊基板の電位１０２の推移を認めることができる。
【００１３】
図１Ｂ及び１Ｃは各々、シミュレーションの開始及び終りにそれぞれ近い瞬間における信号のより詳細な図を表わしている。
【００１４】
シミュレーションの開始時点で、トランジスタは定常状態にはない。
【００１５】
図１Ｂは、基板の前記電位が周期的であることを示しており、図１Ａに従ってその平均値は規則的に増大する。
【００１６】
時間が経過するにつれて、トランジスタは定常状態に近くなり、前記電位は増大を停止する（図１Ｃ参照）。
【００１７】
それは、トランジスタの定常状態に対応する平衡値に達している。
【００１８】
ここで、その内部ノードにおける電位及びその性能が、各々のトランジスタについて前記定常状態が達成されないかぎり変動することから、定常状態にある回路のシミュレーションが必要であることがわかる。
【００１９】
しかしながら、ここで認識できる通り、不都合なことに、前記定常状態に到達し次に所望の解析を開始するのには予め充分な時間がなくてはならないことから、回路のシミュレートされる時間は長いものとなり得る。
【００２０】
その上、前記シミュレーションに割当てられる時間、すなわちシミュレーション機器（例えばコンピュータ及びシミュレーションソフトウェア）がシミュレーション結果を提供するのに必要とされる時間は、シミュレートされた時間に著しく左右される。
【００２１】
従って該回路の設計プロセスは、不可避的に減速される。
【００２２】
同様に、シミュレーションに割当てられる時間ひいては設計プロセスに大きな悪影響を及ぼすその他の要因についてもわかっている。
【００２３】
第一の要因は、回路内のトランジスタの数に関わるものであり、その数が増加するにつれて回路のシミュレーションは相対的に複雑でかつ時間のかかるものとなる。
【００２４】
第二の要因は、部分的空乏ＳＯＩトランジスタ内の補足的ノード、浮遊基板の存在である。
【００２５】
実際、このノードの電位を確立するためには特異的計算を実行しなければならず、このことはシミュレーションの各々の計算段階を減速させる。
【００２６】
以下では、シミュレーション持続時間がシミュレーションのために割当てられる時間を指定することになる、ということが指摘されている。
【００２７】
上述の欠点を克服するための既知の包括的解決法は、部分的空乏ＳＯＩトランジスタの浮遊基板の電荷保存の原則を用いて回路の定常状態の確立段階を加速することにある。
【００２８】
実際、一つのサイクルの間、定常状態で、かかるトランジスタの浮遊基板の電荷ＱＢの変動がゼロであることがわかっている。
【００２９】
この所見は、浮遊基板の電位Ｖｂの変動をも意味している。
【００３０】
かくして、定常状態で、特に一サイクルの間に、以下の既知の等式が確認される。
【００３１】
【数１】
【００３２】
従って一サイクルの開始時点で、定常状態に対応する電位Ｖｂと電荷Ｑｂについて単一の値が存在する。
【００３３】
以下では、Ｖｂsteady及びＱｂsteadyと記す値のこの対は、後続するサイクル全てにおいて電位及び電荷変動ゼロに対応する。
【００３４】
定常状態を確立するための方法は、時間的電気シミュレーションの使用に基づいている。
【００３５】
かかるシミュレーションは、図３に例示されている後続する一連の段階から成る。
【００３６】
第一の静的シミュレーション１０５は、初期分極点の計算を可能にする。
【００３７】
時間的シミュレーション１０６はこのとき、以前に確立されたものを初期分極点として用いることにより開始される。
【００３８】
このシミュレーションは往々にして二つの異なるステージに分割されることが多い。
【００３９】
過渡的ステージ１０７として識別される第一ステージは、定常状態に達する前の回路の過渡的状態に対応する。
【００４０】
このステージでは、回路の電気的特性は推移して平衡に向かって傾く。
【００４１】
「定常ステージ」１０８と呼ばれる第二ステージは、一つ又は複数のサイクルベースの定常状態にある前記回路のシミュレーションに対応する。
【００４２】
特異的条件に応じて、時間的シミュレーション１０６は前記過渡的ステージ１０７のみを含み得ることが認められる。
【００４３】
以下で、定常状態にあるステージ１０８をシミュレートすることなく過渡的ステージ１０７にある回路を単独で研究するためにこのような特異性が有利に使用されるということを見ていくことにする。
【００４４】
部分的空乏ＳＯＩトランジスタに関しては、シミュレーション１０５においてそれらの浮遊基板電位を固定し、かくしてこの解析中にかかる電位が印加されかつ次に時間的シミュレーション１０６の過渡的ステージ１０７の間に前記基板の初期浮遊値をかかる電位が構成することになるようにすることが可能である。
【００４５】
以下では、この初期値はＶｂinitとして示され、Ｖｂinit-steadyは、値Ｖｂsteadyに達した場合の値Ｖｂinitに対応することになる。
【００４６】
換言すると、Ｖｂinit-steadyは、定常状態にある浮遊基板の電位の前記ユニークな値である。
【００４７】
かくして定常状態確立の前記加速は、二つの異なる最終目標に基づいている。
【００４８】
第一の最終目標は、できるかぎり短いシミュレーション持続時間で、電位Ｖｂinit-steadyを得ることにある。
【００４９】
第二の最終目標は、定常状態に達するのに必要な時間をｔsteadyとして、このシミュレーション時間ｔsteadyを可能なかぎり制限することから成る（図３参照）。
【００５０】
これらの最終目標に達するために、既知の一つの方法は次の各段階を実行することから成る。すなわち、
−Ｖｂinitを初期化する段階、
−図３の時間０とｔ１の間の持続時間に対応するサイクルベースのシミュレーション１０６を実施する段階（該サイクルの長さは過渡的ステージ１０７のものよりも短かい）、
−ＶｂinitがＶｂinit-steadyに対応するか否かを決定し、必要があれば先行段階に戻る段階、
−Ｖｂinit-steadyが一旦確立されたならば、ＶｂinitをＶｂinit-steadyに課すことにより静的シミュレーション１０５を実施し、その後、過渡的ステージ１０７次に定常状態のステージ１０８という二つステージを含むシミュレーション１０６を実施する段階、である。
【００５１】
図４は、値Ｖｂinit-steadyが確立された時点での回路のシミュレーションのステージを例示している。
【００５２】
過渡的ステージ１０７のシミュレーションはもはや存在せず、そのため定常状態にある回路の全体的シミュレーションの時間が短縮されることがわかる。
【００５３】
米国特許第６４４２７３５号明細書は、このような一般的解決法の適用の一例を提案している。
【００５４】
その中で開示されている方法には、
１．基板が浮遊基板である回路のトランジスタのリストを新規作成する段階、
２．電位Ｖｂinitを初期化する段階、
３．初期静的シミュレーション１０５を実行する段階、
４．過渡的ステージ１０７の一部に対応する予め設定されたサイクルベースで回路のシミュレーション１０６を実行する段階、
５．このサイクルの開始と終りの間のトランジスタの電荷ΔＱｂの変動を評価する段階、
６．この変動が予め設定された閾値より大きい場合、数学的外挿法を用いて電位Ｖｂinitを調整することにより段階（３）に戻る段階、
７．そうでなければ値Ｖｂinitは値Ｖｂinit-steadyに対応し、回路の最後の静的シミュレーション１０５と次に時間的シミュレーション１０６における浮遊基板の初期値としてみなされる段階、
を含む異なる段階が含まれる。
【００５５】
浮遊基板電位値Ｖｂinit-steadyに向かって収束させるために、以下の外挿計算が段階（６）で実行される。
【００５６】
まず第一に、我々には、この基板の電位の変動に従った浮遊基板の電荷変動ΔＱｂの以下の数学的法則がわかっている。
【００５７】
【数２】
【００５８】
なお式中、Ｖｂn及びＶｂn+1はそれぞれ反復ｎ及びｎ＋１での浮遊基板の電位に対応し、ＡとＢは係数である。
【００５９】
反復が回路の完全な時間的シミュレーション、つまりシミュレーション１０５及び１０６の両方の連続に対応し、ここで後者のみがステージ１０７を含むことを指摘しておくべきである。
【００６０】
さらに又、この等式に従うと、前記電荷変動ΔＱｂは、定常状態に達した時点で、又換言するとＶｂn+1がＶｂnに等しくなった時点で、適正にゼロとして確立されるということも指摘しておくべきである。
【００６１】
係数Ａ及びＢは、予め設定される初期値で電位Ｖｂ1、Ｖｂ2及びＶｂ3が課せられる三つの最初の時間的シミュレーション１０６を通して評価される。
【００６２】
これらのシミュレーションは、過渡的ステージ１０７の一部分のみに対応する一つのサイクルベースで実行される。
【００６３】
前記三つのシミュレーションの終りで、三つの電荷変動ΔＱｂ1、ΔＱｂ2及びΔＱｂ3があり、係数Ａ及びＢは以下のそれぞれの等式によって計算される。
【００６４】
【数３】
【００６５】
【数４】
【００６６】
等式（２）を相殺し以下の反復の初期浮遊基板の電位に対応する電位Ｖｂn+1が式（５）から演繹される。
【００６７】
【数５】
【００６８】
かくして、シミュレーション速度の増大という点で効率の良いこの方法は、部分空乏ＳＯＩトランジスタを内蔵する回路の定常状態における相対的に高速のシミュレーションを可能にする。
【００６９】
それでもこのような方法は、とりわけシミュレートすべき回路のサイズが増大した場合に同様に一定数の欠点を含んでいる。
【００７０】
実際、複数のノードを収納する回路の存在下では、シミュレータは各々の前記ノード上でキルヒホッフの法則を誘発する。
【００７１】
ノード数が多くなればなるほど、等式及び依存関係の数は増えるため、この解答にかかる時間は長くなる。
【００７２】
それでも、米国特許第６４４２７３５号明細書の当該出願人の方法においては、このような解答プロセスはシミュレーション１０５及び１０６内の各反復において、そしてさらには全ての接続されたトランジスタを内蔵する回路について実行される。
【００７３】
かくして、ノード数が多い場合、米国特許第６４４２７３５号明細書の方法は、標準的なシミュレーションと比べ、確かに、一つの回路の定常状態におけるシミュレーションの問題に対する有利な一解決法である。
【特許文献１】米国特許第６４４２７３５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００７４】
しかしながら、シミュレーション持続時間は長く、生産性に関して効率的な回路設計にとっては有害であり続ける可能性がある。
【００７５】
本発明の目的は、これらの欠点を少なくとも或る程度克服できるようにすることにある。
【課題を解決するための手段】
【００７６】
この理由から、本発明は、定常状態における電子回路の応答をシミュレートするための方法において、前記回路がＳＯＩタイプのトランジスタといったようなコンポーネントを含む方法であって、以下の各段階、すなわち、
（ａ）トランジスタのリストを新規作成する段階、
（ｂ）確立された時間的間隔の間に前記回路の入力端に対しシミュレーション励起信号が適用された時点で、リスト内の各トランジスタのノードで信号を記憶する段階、
（ｃ）リスト中の各トランジスタについて他のトランジスタとは独立した形で、それらの各々に共通の電気的特性の変動に関して予め設定された基準に関連させて、前記対応する記憶済み信号をそれらのノードに適用した時点で前記変動を解析する段階、
（ｄ）該基準が遵守されていない場合には、
ｉ．各々の前記トランジスタの初期電気的環境を一旦修正して前記基準に収束させる段階、
ｉｉ．そして段階（Ｃ）に戻る段階、
（ｅ）前記時間的間隔中に回路の前記入力端で段階（ｂ）の前記シミュレーション励起信号を再度適用し、なお該回路は、前記初期電気的環境が修正された前記トランジスタを収納しているものであり、各々の前記トランジスタについて前記基準が遵守されていることを検査する段階、
を含んで成ることを特徴とする方法を提案している。
【００７７】
かくして本発明では、我々は有利にも各トランジスタの定常状態を別々に取扱い、これらの個々の定常状態が回路内の各々の対応するトランジスタの定常状態に対応することを検査する。
【００７８】
この方法の制限的な意味のない幾つかの好ましい態様は、以下の通りである：
−段階（ｂ）において、まず最初に静的解析を実行する；
−段階（ａ）において、浮遊基板を有するＳＯＩのトランジスタのリストを新規作成する；
−段階（ｂ）及び（ｅ）において、浮遊基板に対応するノードは自由であり、段階（ｃ）及び（ｄ）において、異なるシミュレーション電源を介してそのそれぞれの電位が初期化される；
−段階（ｂ）で適用された励起信号は周期的時間信号である；
−段階（ｂ）は前記時間的間隔を決定する段階を予備的に含む；
−前記決定段階は段階（ｂ）内の前記励起信号に共通の特性を評価することから成る；
−前記共通の特性は周期である；
−段階（ｂ）中の前記確立段階は、前記励起信号の周期のうちの最低多重周期を評価することから成る；
−段階（ｂ）において、各トランジスタの少なくとも三つのノードの信号を記憶する；
−段階（ｃ）は前記回路の前記リストのトランジスタのノードの切断を含んで成る；
−段階（ｃ）で、前記信号の適用は、各々の前記独立したトランジスタの前記ノードに異なるシミュレーション電源を接続することによって実行される；
−各々の電源は、それが接続されているノードに対応する記憶済み信号を再生する；
−段階（ｂ）及び（ｃ）において、各トランジスタの前記ノードは、
・ゲート、
・ドレイン、
・ソース、である；
−段階（ｄ）及び（ｅ）において、前記時間的間隔の間に予め設定された閾値と前記電気的特性の変動とを比較することによって前記基準が遵守されているか否かをそれぞれに確立し検査する；
−前記特性は浮遊基板の電荷である；
−段階（ｅ）の終りで前記基準が遵守されていないかぎり、新たに段階（ｂ）〜（ｅ）の一セットを実行する；
−新たなセットの段階（ｂ）において、各トランジスタの前記初期電気的環境は、先行するセットの段階（ｄ）で実施された最後の修正の初期電気的環境に対応する；
−段階（ｄ）において、浮遊基板の初期電位を修正することによって、トランジスタの前記初期電気的環境を修正する；
−段階（ｂ）における前記記憶段階は、前記信号を表わすデータをファイル内に記憶することから成る；
−段階（ｃ）において、ファイル内に記憶された前記データは前記対応する信号を適用するために読取られる。
【発明を実施するための最良の形態】
【００７９】
本発明のその他の態様、目的及び利点は、制限的な意味のない例として示され、添付図面を参考にして記されているその好ましい実施形態の以下の詳細な説明を読むことでより明確になることだろう：
−図１Ａは、ＣＭＯＳ−ＳＯＩインバータのＰ型部分空乏ＳＯＩトランジスタの浮遊基板の電位の広い時間スケール全体にわたる推移を例示している；
−図１Ｂは、過渡的ステージ中のシミュレーションの始めにおける図１Ａの分解図を示す；
−図１Ｃは、定常状態におけるシミュレーションの、シミュレーション終了時における図１Ａの分解図を示す；
−図２は、結果が図１Ａ〜１Ｃに例示されているシミュレーションにおいて使用されたＣＭＯＳ−ＳＯＩインバータを概略的に示す；
−図３は、基本的に、一つの回路の定常状態におけるシミュレーションの三つのステージを例示する；
−図４は、浮遊基板の電位がＶｂinit-steadyに初期化された場合の回路の定常状態におけるシミュレーションを例示する；
−図５は、回路のシミュレーションにおける一サイクルの決定の一例を示す。
−図６Ａ及び６Ｂは、独立して解析を行なうことを目的とした該方法に従った回路のトランジスタの切断を例示する；
−図７は、ＣＭＯＳ−ＳＯＩインバータの中で使用されるＮ型部分空乏ＳＯＩトランジスタの浮遊基板の電荷変動を例示する。
【００８０】
本発明自体は同様に、部分空乏ＳＯＩトランジスタが定常状態にある場合のその浮遊基板の電荷保存の原理に依存するものであり、それが提案する方法は以下の通りである。
【００８１】
第一段階は、シミュレートされるべき回路を形成するトランジスタを検査することから成る。
【００８２】
より精確には、基板が浮遊基板であるＳＯＩトランジスタの登録作業が実行され、そのリストがコンパイルされる。
【００８３】
第二の段階は、それをベースとして最終的なシミュレーションが実施されることになる最小のサイクルを決定することから成る。
【００８４】
この決定段階は、例えば前記回路の全ての入力端の周期のうちの最低多重周期を評価することから成る。
【００８５】
一つの回路の５つの入力端に対応する五つの信号が表わされている図５に、一例が示されている。
【００８６】
この例においては、全ての信号は周期的であるが、周期は異なっている。
【００８７】
そして、該回路の入力端の最低多重周期は信号２０３のものである。
【００８８】
かくしてそれは、次のシミュレーションがベースとすることになる最小サイクルを定義するのに役立つことになる。
【００８９】
より一般的には、周期Ｔの入力信号について、最小サイクルは、次の等式によって確立される：
サイクル＝ＬＣＭ（Ｔ1）
なお式中ＬＣＭは最小公倍数を表わす。
【００９０】
次に第三の段階は、前記サイクルベースで第一の時間的シミュレーションを実行することから成り、ここで前記シミュレーションは当然のことながら静的シミュレーション１０５を初期化する段階を含んで成る。
【００９１】
かくして、サイクルさらにはシミュレーションの終りでは定常状態が安定する時間がないためサイクルは先験的に過渡的ステージ１０７にある。
【００９２】
静的シミュレーションの間、前記リストの中に記されたトランジスタの浮遊基板の電位は自由に放置され、このことはすなわちこれらの電位がこのシミュレーションの間に決して課せられることはないということを意味している。
【００９３】
時間的シミュレーションの間、すべてのトランジスタのゲート、ドレイン及びソースの電位が記録される。
【００９４】
かくして我々は前記前述の電位の経時的推移のメモリを有することになる。
【００９５】
次に第四段階は、その後の電気的シミュレーションにおいてこのようにして記憶された信号を再生できるようにする手段を新規作成することから成る。
【００９６】
ここで、回路の全ての内部信号が周期的信号であり、必要であることが判明した場合に一サイクルよりも長い時間にわたりそれらを再構築することが容易である、ということに留意されたい。
【００９７】
前記信号再生手段に関しては、パラメータ化可能な電圧源を使用することができる。
【００９８】
これらの電圧源は、例えば一つのファイル内にその各点が読み込まれる信号を生成することができる。
【００９９】
このファイルは前記第三段階の間、すなわち前記回路のノードにおける電位の記憶段階で構築される。
【０１００】
該ファイル中に収納される情報は同様に信号の特性すなわち、周期、高低レベル及び電気信号の形態を確立するために当業者が所有するその他のあらゆるパラメータについての詳細を提供することもできる。
【０１０１】
かくして、当業者であれば、数多くの変形形態を考慮することができ、上述の例が全く制限的意味のないものであることを理解することになる。
【０１０２】
第五段階では、各々の登録済みトランジスタは、段階４で新規作成された手段を介し、完全な回路のシミュレーションの間に段階３においてそのノードで記憶された三つの記号をそのゲート、ドレイン及びソースに適用することによって、別々にシミュレートされる。
【０１０３】
かくしてこの第五段階では、適切な信号を再生するための手段を接続する目的で前記回路の残りの部分から各トランジスタを切断する。
【０１０４】
この種の操作は図６Ａ及び６Ｂにおいて制限的意味のない例として示されている。
【０１０５】
図６Ａでは、トランジスタ２２０の端子において信号２００、２０１及び２０２が段階３中にサイクルベースで記録された。
【０１０６】
図６Ｂでは、前記三つの信号２００〜２０２の正規なコピーを再生するために三つの周期的電圧源２０１’、２０２’及び２０３’が作成されている。
【０１０７】
さらに、前記回路の残りの部分から絶縁するためにトランジスタ２２０を切断し、専用に設計された前記三つの周期的電圧源をその端子で接続する。
【０１０８】
ノード２０６は、トランジスタ２２０の浮遊基板に対応する。
【０１０９】
その電位は、図示されていない電圧源を用いてシミュレーションの開始時に初期化される。
【０１１０】
このように構築されたサブ回路３００のシミュレーションを次に実行することができる。
【０１１１】
本発明の好ましい実施形態が、全ての絶縁されたトランジスタに対して単一のシミュレーションを実施することから成る、という点に留意されたい。
【０１１２】
この場合、絶縁されたトランジスタならびにそれらが接続されている周期的電圧源の全てが単一のシミュレーションの中（場合によっては単一のファイル内）にまとめられる。
【０１１３】
こうして、一回のシミュレーションの実行により、全てのトランジスタについての結果を一回の試みで得ることが可能となる。
【０１１４】
この時間的シミュレーションの目的は、各トランジスタの浮遊基板の電位の定常状態値Ｖｂinit-steadyを可能なかぎり迅速に発見する又は少なくともこれに接近することにある。
【０１１５】
最初の反復の間、初期電圧Ｖｂinitの第一の値が選択され、記憶のため前記手段に新たに接続されたトランジスタの時間的シミュレーションが実行される。
【０１１６】
シミュレーション中、各トランジスタの浮遊基板の電荷は推移し、シミュレーションの始めの初期値に比較される最終値に達する。
【０１１７】
トランジスタのうちの一つの浮遊基板のサイクルベースの電荷変動が予め設定された閾値よりも大きい場合、その電位Ｖｂinitは修正され、新しい反復のための初期値として使用される。
【０１１８】
当然のことながら、このようなプロセスは全てのトランジスタに関係し、前記修正は全て互いに独立した形で実行される。
【０１１９】
このプロセスは、該サイクル中、各トランジスタの前記電荷変動が前記設定された閾値を上回るかぎり反復される。
【０１２０】
制限的な意味のない例として、図７はこのプロセスを例示している。
【０１２１】
四つの連続する反復が点１、２、３及び４によりそれぞれ表わされ、これらの点に対し、各々について電位Ｖｂinit及び電荷変動ΔＱｂ（例えば（Ｖｂinit1；ΔＱｂ1）、など）が対応する（図７の曲線４００を参照のこと）。
【０１２２】
一つの反復が、選択されたサイクルベースの静的シミュレーション１０５とその後につづく時間的シミュレーション１０６を表わしていることに留意されたい。
【０１２３】
第一の反復の終りで、ΔＱｂ1は、予め設定された閾値よりも大きい。
【０１２４】
かくして該方法は、電位Ｖｂinit1の値を修正し、これはＶｂinit2となる。
【０１２５】
このとき第二の反復が開始し、ひとたび終了した時点で新たな比較がΔＱｂ2について実行される。
【０１２６】
ゼロのΔＱｂ変動を特徴とする定常状態に達するために、この例では四回の反復、ひいては四回のＶｂinit修正が必要となる。
【０１２７】
この状況は、点４つまり、ゼロ縦座標軸と曲線４００の交差点によって図式的に表わされている。
【０１２８】
値Ｖｂinit-steadyに向かっての浮遊基板の電位の収束は、異なる解決法を用いて実行可能である。
【０１２９】
とりわけ上述のケースにおいては、単純にＶｂinitを増分することで一つの結果をうまく達成することができる。
【０１３０】
当然のことながら、ユーザー自身が確立するか又は該方法にその最適な設定を実行させる一つの増分段階が定義されなくてはならない。
【０１３１】
いずれの場合でも、収束が保証され収束速度と結果の精度の間の理想的な妥協が尊重されるような一つの値をこの段階が有していることが好ましい。
【０１３２】
もう一つの解決法は、反復の間の電荷変動ΔＱｂの正負符号を識別子とし、ΔＱｂについての所望の精度を収束基準として、二分法（ｄｉｃｈｏｔｏｍｙ）プロセスを実行することから成る。
【０１３３】
例えば、三回の反復を実施することにより開始することができる。
【０１３４】
まず最初の反復（点１）では、電位Ｖｂinit1は可能なかぎり小さな値を有し、第二の反復では反対に電位Ｖｂinit2は可能なかぎり大きな値を有し（点２）、第三の反復ではＶｂinit3は先行する二つの値の中央値を有する。
【０１３５】
このとき前記第三の反復の終りでΔＱｂ3の第一の解析を行なうことができ、その正負符号に応じてＶｂinit4が増減される。
【０１３６】
さらに、特に自己適応アルゴリズムを使用することなどのその他の解決法が考慮される。
【０１３７】
当業者がなかでもこの点に関して考えられる数多くの適応を理解することになるということは明白である。
【０１３８】
第五段階は、最後の反復のサイクル中の電荷変動が予め設定された閾値よりも低い場合に終了する。
【０１３９】
第六段階は次に、接続されたトランジスタを内含する完全な回路を再度シミュレートすることから成る。
【０１４０】
ここでは、段階３のシミュレーションとは異なり、浮遊基板の電位は、静的シミュレーション１０５及び時間的シミュレーション１０６の間に、それぞれの値Ｖｂinit-steadyに初期化され、かくして意図される通り過渡的ステージ１０７が短いインスタンスしか持続せず、定常状態ステージ１０８がすばやく達成されるようになっている。
【０１４１】
今度は、過渡的ステージ１０７が完全にシミュレートされているか否か、すなわちｔstatがｔ1以下であること又は各トランジスタの電荷変動がつねに設定された閾値より低い値であることが検査される。
【０１４２】
次に続く定常状態ステージ１０８に関しては、それはユーザーが選択した任意の持続時間にわたりシミュレートされ、電位Ｖｂinit-steadyの全てを随意に再利用することができる。
【０１４３】
電位Ｖｂinit-steadyの推定のためにより高い精度に達することを可能にする、前述の方法の一代替案がここで提案される。
【０１４４】
この代替案は、段階（３）で記憶された信号がわずかにバイアスされており、該方法の後続する段階の全てがこれらのバイアス信号の繰返しの使用に基づいているという考察事実に基づくものである。
【０１４５】
このようなバイアスの一つの理由は、信号の記憶段階が回路の過渡的ステージの間に行なわれるという事実に由来する。
【０１４６】
従ってこれらの信号には、回路の定常状態としても知られている平衡状態の形態に対応する定常形態に向かって推移する時間がなかった。
【０１４７】
特に、一部のノード（例えばノード２００）上の信号の電圧レベルならびに上昇及び下降時間は、過渡的ステージと定常ステージの間で実質的に異なっている。
【０１４８】
電圧Ｖｂinit-steadyの推定に影響を及ぼすこの偏差を補正するために、段階（５）または段階（６）の後に再び該方法を実行する。
【０１４９】
より厳密には、該方法は回路のシミュレーションの段階（３）で利用される。
【０１５０】
今度は、確立されたばかりの値Ｖｂinit-steadyに浮遊基板の電位を初期化する。
【０１５１】
このようにして、シミュレーションの過渡的ステージの間、回路はすでに定常状態にきわめて近く、記憶された信号はより高レベルでその最終的形態に類似している。
【０１５２】
こうしてバイアスは縮小され、各トランジスタの浮遊基板の電位Ｖｂinit-steadyの推定は該方法の後続する段階の間に改善される。
【０１５３】
当然のことながら、本発明は、図面中で表わされている上述の実施形態の形態に制限されるものでは全くない。
【０１５４】
特に、定常状態でのサイクル中に相殺される電荷変動の原理を異なるやり方で精査することが可能であるというのは明白である。
【０１５５】
例えば、以上の記述の中で、該方法は変動ΔＱｂを解析しているが、その他の変数も選択可能である。
【０１５６】
実際、定常状態が達成されたか否かをこれらの変数から直接的に又は間接的に演繹できるだけで充分である。
【０１５７】
これは特に、定常状態において安定したものとなる基板の電位Ｖｂ自体についてあてはまることである。
【図面の簡単な説明】
【０１５８】
【図１Ａ】ＣＭＯＳ−ＳＯＩインバータのＰ型部分空乏ＳＯＩトランジスタの浮遊基板の電位の広い時間スケール全体にわたる推移を例示するグラフ。
【図１Ｂ】過渡的ステージ中のシミュレーションの始めにおける図１Ａの分解図を示すグラフ。
【図１Ｃ】定常状態におけるシミュレーションの、シミュレーション終了時における図１Ａの分解図を示すグラフ。
【図２】結果が図１Ａ〜１Ｃに例示されているシミュレーションにおいて使用されたＣＭＯＳ−ＳＯＩインバータを概略的に示す図。
【図３】一つの回路の定常状態におけるシミュレーションの３つのステージを例示する図。
【図４】浮遊基板の電位がＶｂinit-steadyに初期化された場合の回路の定常状態におけるシミュレーションを例示する図。
【図５】回路のシミュレーションにおける一サイクルの決定の一例を示すグラフ。
【図６Ａ】独立して解析を行なうことを目的とした該方法に従った回路のトランジスタの切断を例示する図。
【図６Ｂ】独立して解析を行なうことを目的とした該方法に従った回路のトランジスタの切断を例示する図。
【図７】ＣＭＯＳ−ＳＯＩインバータの中で使用されるＮ型部分空乏ＳＯＩトランジスタの浮遊基板の電荷変動を例示するグラフ。
【符号の説明】
【０１５９】
１０ 信号
１００ ＳＯＩインバータ
１０１ 周期的電圧源
１０２ 電位
１０５ 静的シミュレーション
１０７ 過渡的ステージ
１０８ 定常ステージ
２００ ノード
２０１ ノード
２０２ ノード
２０３ 最低多重周期の信号
２０６ 浮遊基板
２２０ トランジスタ
３００ サブ回路
【特許請求の範囲】
【請求項１】
定常状態における電子回路の応答をシミュレートするための方法において、前記回路がＳＯＩタイプのトランジスタ（２２０）といったようなコンポーネントを含む方法であって、以下の各段階、すなわち、
（ａ）トランジスタ（２２０）リストを新規作成する段階、
（ｂ）確立された時間的間隔の間に前記回路の入力端（２０１）に対しシミュレーション励起信号が適用された時点で、リスト内の各トランジスタのノード（２００、２０１、２０２）で信号（２２０）を記憶する段階、
（ｃ）リスト中の各トランジスタ（２２０）について、他のトランジスタとは独立した形で、それらの各々に共通の電気的特性の変動に関して予め設定された基準に関連させて、前記対応する記憶済み信号をそれらのノード（２００、２０１、２０２）に適用した時点で前記変動を解析する段階、
（ｄ）該基準が遵守されていない場合には、
ｉ．各々の前記トランジスタの初期電気的環境を一旦修正して前記基準に収束させる段階、
ｉｉ．そして段階（ｃ）に戻る段階、
（ｅ）前記時間的間隔中に回路の前記入力端で段階（ｂ）の前記シミュレーション励起信号を再度適用し、なお該回路は、前記初期電気的環境が修正された前記トランジスタ（２２０）を収納しているものであり、各々の前記トランジスタについて前記基準が遵守されていることを検査する段階、
を含んで成ることを特徴とする方法。
【請求項２】
段階（ｂ）においてまず最初に静的解析を実行することを特徴とする、請求項１に記載の方法。
【請求項３】
段階（ａ）において、浮遊基板（２０６）を有するＳＯＩのトランジスタのリストを新規作成することを特徴とする、請求項１または２に記載の方法。
【請求項４】
段階（ｂ）及び（ｅ）において、浮遊基板（２０６）に対応するノードが自由であること、そして、段階（ｃ）及び（ｄ）において、異なるシミュレーション電源を介してそのそれぞれの電位を初期化することを特徴とする、請求項３に記載の方法。
【請求項５】
段階（ｂ）で適用された励起信号が周期的時間信号（２００）であることを特徴とする、請求項１〜４のいずれか一つに記載の方法。
【請求項６】
段階（ｂ）が前記時間的間隔を決定する段階を予備的に含むことを特徴とする、請求項１〜５のいずれか一つに記載の方法。
【請求項７】
前記決定段階が段階（ｂ）内の前記励起信号に共通の特性を評価することから成ることを特徴とする、請求項６に記載の方法。
【請求項８】
前記共通の特性が周期であることを特徴とする、請求項７に記載の方法。
【請求項９】
段階（ｂ）中の前記確立段階が、前記励起信号の周期のうちの最低多重周期を評価することから成ることを特徴とする、請求項６に記載の方法。
【請求項１０】
段階（ｂ）において、各トランジスタの少なくとも三つのノード（２００、２０１、２０２）の信号を記憶することを特徴とする、請求項１〜９のいずれか一つに記載の方法。
【請求項１１】
段階（ｃ）が前記回路の前記リストのトランジスタ（２２０）のノードの切断を含んで成ることを特徴とする、請求項１〜１０のいずれか一つに記載の方法。
【請求項１２】
段階（ｃ）で、前記信号の適用が、各々の前記独立したトランジスタ（２２０）の前記ノード（２００、２０１、２０２）に異なるシミュレーション電源（２００’、２０１’、２０２’）を接続することによって実行されることを特徴とする、請求項１〜１１のいずれか一つに記載の方法。
【請求項１３】
各々の電源（２００’）が、それが接続されているノード（２００）に対応する記憶済み信号を再生することを特徴とする、請求項１２に記載の方法。
【請求項１４】
段階（ｂ）及び（ｃ）において、各トランジスタの前記ノード（２００、２０１、２０２）が、
−ゲート、
−ドレイン、
−ソース、
であることを特徴とする、請求項１〜１３のいずれか一つに記載の方法。
【請求項１５】
段階（ｄ）及び（ｅ）において、前記時間的間隔の間に予め設定された閾値と前記電気的特性の変動（４００）とを比較することによって前記基準が遵守されているか否かをそれぞれに確立し検査することを特徴とする、請求項１〜１４のいずれか一つに記載の方法。
【請求項１６】
前記特性が浮遊基板（２０６）の電荷であることを特徴とする、請求項１５に記載の方法。
【請求項１７】
段階（ｅ）の終りで前記基準が遵守されていないかぎり、新たに段階（ｂ）〜（ｅ）の一セットを実行することを特徴とする、請求項１〜１６のいずれか一つに記載の方法。
【請求項１８】
新たなセットの段階（ｂ）において、各トランジスタの前記初期電気的環境が先行するセットの段階（ｄ）で実行された最後の修正の初期電気的環境に対応することを特徴とする、請求項１７に記載の方法。
【請求項１９】
段階（ｄ）において、浮遊基板（２０６）の初期電位を修正することによって、トランジスタ（２２０）の前記初期電気的環境を修正することを特徴とする、請求項３〜１８のいずれか一つに記載の方法。
【請求項２０】
段階（ｂ）における前記記憶段階が、前記信号を表わすデータをファイル内に記憶することから成ることを特徴とする、請求項１〜１９のいずれか一つに記載の方法。
【請求項２１】
段階（ｃ）において、ファイル内に記憶された前記データが前記対応する信号を適用するために読取られることを特徴とする、請求項２０に記載の方法。
【請求項１】
定常状態における電子回路の応答をシミュレートするための方法において、前記回路がＳＯＩタイプのトランジスタ（２２０）といったようなコンポーネントを含む方法であって、以下の各段階、すなわち、
（ａ）トランジスタ（２２０）リストを新規作成する段階、
（ｂ）確立された時間的間隔の間に前記回路の入力端（２０１）に対しシミュレーション励起信号が適用された時点で、リスト内の各トランジスタのノード（２００、２０１、２０２）で信号（２２０）を記憶する段階、
（ｃ）リスト中の各トランジスタ（２２０）について、他のトランジスタとは独立した形で、それらの各々に共通の電気的特性の変動に関して予め設定された基準に関連させて、前記対応する記憶済み信号をそれらのノード（２００、２０１、２０２）に適用した時点で前記変動を解析する段階、
（ｄ）該基準が遵守されていない場合には、
ｉ．各々の前記トランジスタの初期電気的環境を一旦修正して前記基準に収束させる段階、
ｉｉ．そして段階（ｃ）に戻る段階、
（ｅ）前記時間的間隔中に回路の前記入力端で段階（ｂ）の前記シミュレーション励起信号を再度適用し、なお該回路は、前記初期電気的環境が修正された前記トランジスタ（２２０）を収納しているものであり、各々の前記トランジスタについて前記基準が遵守されていることを検査する段階、
を含んで成ることを特徴とする方法。
【請求項２】
段階（ｂ）においてまず最初に静的解析を実行することを特徴とする、請求項１に記載の方法。
【請求項３】
段階（ａ）において、浮遊基板（２０６）を有するＳＯＩのトランジスタのリストを新規作成することを特徴とする、請求項１または２に記載の方法。
【請求項４】
段階（ｂ）及び（ｅ）において、浮遊基板（２０６）に対応するノードが自由であること、そして、段階（ｃ）及び（ｄ）において、異なるシミュレーション電源を介してそのそれぞれの電位を初期化することを特徴とする、請求項３に記載の方法。
【請求項５】
段階（ｂ）で適用された励起信号が周期的時間信号（２００）であることを特徴とする、請求項１〜４のいずれか一つに記載の方法。
【請求項６】
段階（ｂ）が前記時間的間隔を決定する段階を予備的に含むことを特徴とする、請求項１〜５のいずれか一つに記載の方法。
【請求項７】
前記決定段階が段階（ｂ）内の前記励起信号に共通の特性を評価することから成ることを特徴とする、請求項６に記載の方法。
【請求項８】
前記共通の特性が周期であることを特徴とする、請求項７に記載の方法。
【請求項９】
段階（ｂ）中の前記確立段階が、前記励起信号の周期のうちの最低多重周期を評価することから成ることを特徴とする、請求項６に記載の方法。
【請求項１０】
段階（ｂ）において、各トランジスタの少なくとも三つのノード（２００、２０１、２０２）の信号を記憶することを特徴とする、請求項１〜９のいずれか一つに記載の方法。
【請求項１１】
段階（ｃ）が前記回路の前記リストのトランジスタ（２２０）のノードの切断を含んで成ることを特徴とする、請求項１〜１０のいずれか一つに記載の方法。
【請求項１２】
段階（ｃ）で、前記信号の適用が、各々の前記独立したトランジスタ（２２０）の前記ノード（２００、２０１、２０２）に異なるシミュレーション電源（２００’、２０１’、２０２’）を接続することによって実行されることを特徴とする、請求項１〜１１のいずれか一つに記載の方法。
【請求項１３】
各々の電源（２００’）が、それが接続されているノード（２００）に対応する記憶済み信号を再生することを特徴とする、請求項１２に記載の方法。
【請求項１４】
段階（ｂ）及び（ｃ）において、各トランジスタの前記ノード（２００、２０１、２０２）が、
−ゲート、
−ドレイン、
−ソース、
であることを特徴とする、請求項１〜１３のいずれか一つに記載の方法。
【請求項１５】
段階（ｄ）及び（ｅ）において、前記時間的間隔の間に予め設定された閾値と前記電気的特性の変動（４００）とを比較することによって前記基準が遵守されているか否かをそれぞれに確立し検査することを特徴とする、請求項１〜１４のいずれか一つに記載の方法。
【請求項１６】
前記特性が浮遊基板（２０６）の電荷であることを特徴とする、請求項１５に記載の方法。
【請求項１７】
段階（ｅ）の終りで前記基準が遵守されていないかぎり、新たに段階（ｂ）〜（ｅ）の一セットを実行することを特徴とする、請求項１〜１６のいずれか一つに記載の方法。
【請求項１８】
新たなセットの段階（ｂ）において、各トランジスタの前記初期電気的環境が先行するセットの段階（ｄ）で実行された最後の修正の初期電気的環境に対応することを特徴とする、請求項１７に記載の方法。
【請求項１９】
段階（ｄ）において、浮遊基板（２０６）の初期電位を修正することによって、トランジスタ（２２０）の前記初期電気的環境を修正することを特徴とする、請求項３〜１８のいずれか一つに記載の方法。
【請求項２０】
段階（ｂ）における前記記憶段階が、前記信号を表わすデータをファイル内に記憶することから成ることを特徴とする、請求項１〜１９のいずれか一つに記載の方法。
【請求項２１】
段階（ｃ）において、ファイル内に記憶された前記データが前記対応する信号を適用するために読取られることを特徴とする、請求項２０に記載の方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図１Ｂ】
【図１Ｃ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【公表番号】特表２００７−５３１１３９（Ｐ２００７−５３１１３９Ａ）
【公表日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【出願番号】特願２００７−５０５６７１（Ｐ２００７−５０５６７１）
【出願日】平成１７年３月２５日（２００５．３．２５）
【国際出願番号】ＰＣＴ／ＩＢ２００５／００１０１６
【国際公開番号】ＷＯ２００５／０９３６１１
【国際公開日】平成１７年１０月６日（２００５．１０．６）
【出願人】（５０６３２７８９６）
【氏名又は名称原語表記】ＳＯＩＳＩＣ
【Ｆターム（参考）】
【公表日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【出願日】平成１７年３月２５日（２００５．３．２５）
【国際出願番号】ＰＣＴ／ＩＢ２００５／００１０１６
【国際公開番号】ＷＯ２００５／０９３６１１
【国際公開日】平成１７年１０月６日（２００５．１０．６）
【出願人】（５０６３２７８９６）
【氏名又は名称原語表記】ＳＯＩＳＩＣ
【Ｆターム（参考）】
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