実装体及びその製造方法
【課題】全体の大きさの小型化と高性能化を、従来よりも低コストで実現可能で、しかも、多品種少量生産製品や多品種小ロット生産量製品の迅速対応化が可能な実装体及びその製造方法を提供する。
【解決手段】実装チップ１１ijと、この実装チップ１１ijの上面側に設けられたチップ収納凹部の内部に、上面がこの実装チップ１１ijの上面と同一レベルとなるように埋め込まれた機能素子チップ２１，３１，４１と、この機能素子チップ２１，３１，４１のこの上面を含んで、この実装チップ１１ijのこの上面の上に設けられた上面側配線用絶縁膜１１１と、この上面側配線用絶縁膜１１１上に配置され、この機能素子チップ２１，３１，４１と電気的に接続された上面側実装配線５７，５６，５２，５３，５８とを備える。
【解決手段】実装チップ１１ijと、この実装チップ１１ijの上面側に設けられたチップ収納凹部の内部に、上面がこの実装チップ１１ijの上面と同一レベルとなるように埋め込まれた機能素子チップ２１，３１，４１と、この機能素子チップ２１，３１，４１のこの上面を含んで、この実装チップ１１ijのこの上面の上に設けられた上面側配線用絶縁膜１１１と、この上面側配線用絶縁膜１１１上に配置され、この機能素子チップ２１，３１，４１と電気的に接続された上面側実装配線５７，５６，５２，５３，５８とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＬＳＩチップやＭＥＭＳチップ等の多様なチップを搭載可能な実装体に係り、特に、多品種少量製品に好適な実装体及びその製造方法に関する。
【背景技術】
【０００２】
性能向上、高付加価値のために、ＬＳＩ単体やマイクロ・エレクトロ・メカニカル・システムズ（ＭＥＭＳ）単体を組み合わせて一緒にしたモジュール或いはシステムが実用化されている。現状のモジュールは、セラミック構造等の多層積層基板に、ＬＳＩ単体やＭＥＭＳ単体のベアチップをハンダボールかワイヤーボンドを用いて実装している。
【０００３】
しかしながら、新規製作のＬＳＩは高値であり、ＬＳＩが手に入りにくいいため、従来、少量生産のモジュールが低コストで製作できないという問題点があった。又、ＬＳＩ単体やＭＥＭＳ単体のベアチップをハンダボールかワイヤーボンドを用いて実装する手法では、配線が長くなり、抵抗素子や容量素子の取り付けで寄生インピーダンスが増大し、高周波特性を下げるので、高周波用の実装に向かないという問題点があった。このため、大量生産のモジュールは出回っているが、多品種少量のモジュールは安く供給されていないというのが現状である。
【０００４】
従来の多品種少量生産や多品種小ロット生産は、頻繁に生産ラインの段取り換えを行わなければならないので通常はコスト高となる問題点があった。しかしながら、多品種少量生産や多品種小ロット生産はＬＳＩやＭＥＭＳ等の機能デバイスの製造メーカにとってはどうしても達成しなければならない最重要課題である。なぜなら、多品種・短納期・低価格要求は、競合他社との競争の要であり企業の存続にかかわる問題であるからである。たとえ製品差別化ができたとしても、タイムリーに顧客に製品を届けることができなければ競合他社に負けることになる。このように、多品種少量生産や多品種小ロット生産ができるかできないかは企業の存続、盛衰を決める事項であるが、従来、ＬＳＩやＭＥＭＳ等の機能デバイスの多品種少量生産や多品種小ロット生産の有効な手法がなかった。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記問題点を鑑み、本発明は、全体の大きさの小型化と高性能化を、従来よりも低コストで実現可能で、しかも、多品種少量生産製品や多品種小ロット生産量製品の迅速対応化が可能な実装体及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の第１の態様は、(a)実装チップと、(b)この実装チップの上面側に設けられたチップ収納凹部の内部に、上面が実装チップの上面と同一レベルとなるように埋め込まれた機能素子チップと、(c)この機能素子チップの上面を含んで、実装チップの上面の上に設けられた上面側配線用絶縁膜と、(d)この上面側配線用絶縁膜上に配置され、機能素子チップと電気的に接続された上面側実装配線とを備える実装体であることを要旨とする。
【０００７】
本発明の第２の態様は、(a)上面が、複数のチップ領域を割り当て可能な面積を有する基板用ウェハの上面側に、チップ収納凹部を形成する工程と、(b)チップ収納凹部の内部に、上面が基板用ウェハの上面と同一レベルとなるように機能素子チップを埋め込む工程と、(c)この機能素子チップの上面を含んで、基板用ウェハの上面の上に上面側配線用絶縁膜を形成する工程と、 (d)この上面側配線用絶縁膜上に、機能素子チップと電気的に接続される上面側実装配線を形成する工程と、(e)チップ領域毎に、を複数のチップ領域を分割して、基板用ウェハから複数の実装チップを切り出して実装体とする工程とを含む実装体の製造方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、全体の大きさの小型化と高性能化を、従来よりも低コストで実現可能で、しかも、多品種少量生産製品や多品種小ロット生産量製品の迅速対応化が可能な実装体及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る実装体の概略を説明するための、模式的な断面図である。
【図２】第１の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その１）。
【図３】図２に示した工程断面図に対応する上面図（平面図）である（図３のIIIA−IIIA方向から見た断面図が図２（ｄ）である。）。
【図４】図４（ａ）〜（ｃ）は、図２に示した工程断面図に対応する工程で用いられるハードウェアライブラリーを例示する模式図で、図４（ｄ）は、図２に示した工程断面図に対応する工程における、基板用ウェハ上の全体のレイアウトを説明する上面図（平面図）である。
【図５】第１の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その２）。
【図６】図５に示した工程断面図に対応する上面図（平面図）である（図６のVIA−VIA方向から見た断面図が図５である。）。
【図７】図５に示した工程断面図に対応する工程における、基板用ウェハ上の全体のレイアウトを説明する上面図（平面図）である。
【図８】第１の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その３）。
【図９】第１の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その４）。
【図１０】図９に示した工程断面図に対応する上面図（平面図）である（図１０のXA−XA方向から見た断面図が図９である。）。
【図１１】第１の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その５）。
【図１２】第１の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その６）。
【図１３】図１２に示した工程断面図に対応する工程が終了した後の封止キャップ基板と実装チップとの関係を説明する上面図（平面図）である。
【図１４】図１４（ａ）は、第１の実施の形態に係る実装体に搭載する機能素子チップ（ＬＳＩチップ）が、ＬＳＩ用半導体ウェハの表面にグリッド状に設定されたダイシングラインに沿って、多数のチップとして切り出されることを説明する模式的な上面図（平面図）で、図１４（ｂ）は、多数切り出されタ機能素子チップの内の一つについて、その概略の構造を説明するための、模式的な断面図である。
【図１５】図１５（ａ）は、第１の実施の形態に係る実装体に搭載する他の機能素子チップ（ＭＥＭＳリレー）が、ＭＥＭＳデバイス用ウェハの表面にグリッド状に設定されたダイシングラインに沿って、多数のチップとして切り出されることを説明する模式的な上面図（平面図）で、図１５（ｂ）は、多数切り出されタ機能素子チップの内の一つについて、その概略の構造を説明するための、模式的な断面図である。
【図１６】図１６（ａ）は、第１の実施の形態に係る実装体に搭載する更に他の機能素子チップ（貫通配線部品）が、ＭＥＭＳ関連部品用ウェハの表面にグリッド状に設定されたダイシングラインに沿って、多数のチップとして切り出されることを説明する模式的な上面図（平面図）で、図１６（ｂ）は、多数切り出されタ機能素子チップの内の一つについて、その概略の構造を説明するための、模式的な断面図である。
【図１７】第１の実施の形態に係る実装体に搭載する更に他の機能素子チップ（多層配線部品）の概略の構造を説明するための、模式的な断面図である。
【図１８】第１の実施の形態に係る実装体に搭載する更に他の機能素子チップ（Ｌ−Ｃ−Ｒ受動素子回路）の概略の構造を説明するための、模式的な断面図である。
【図１９】第１の実施の形態に係る実装体に搭載する更に他の機能素子チップ（立体構造部品）の概略の構造を説明するための、模式的な断面図である。
【図２０】本発明の第２の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その１）。
【図２１】第２の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その２）。
【図２２】本発明の第３の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その１）。
【図２３】第３の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その２）。
【図２４】本発明の第４の実施の形態に係る実装体の概略を説明するための、模式的な断面図である。
【図２５】第４の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その１）。
【図２６】第４の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その２）。
【図２７】第４の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その３）。
【図２８】第４の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その４）。
【図２９】第４の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その５）。
【図３０】第４の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その６）。
【図３１】第４の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その７）。
【図３２】本発明の第４の実施の形態の変形例に係る実装体の製造方法の概略を説明するための模式的な工程断面図である。
【図３３】本発明の第５の実施の形態に係る実装体の概略を説明するための、模式的な断面図である。
【図３４】第５の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その１）。
【図３５】第５の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その２）。
【図３６】本発明の第５の実施の形態の変形例に係る実装体の製造方法の概略を説明するための模式的な工程断面図である。
【図３７】本発明の第６の実施の形態に係る実装体の概略を説明するための、模式的な断面図である。
【図３８】第６の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その１）。
【図３９】第６の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その２）。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の第１〜第６の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、特に、断面図の表示で、半導体からなる機能素子チップの内部に、それぞれの半導体領域を矩形な領域で示しているが、現実の製造プロセスを考慮すれば、それぞれの半導体領域を示す矩形領域の角部が丸みを帯びる場合がある。よって、以下の図面は、それらの丸みを帯びた形状を、便宜上、簡略化して矩形で示していると解釈してもよい。
【００１１】
即ち、当業者に周知のように、半導体基板の内部に特定の半導体領域をｐ型若しくはｎ型の不純物の熱拡散で形成する場合は、通常ガウス分布や補誤差関数分布になり得るので、熱プロセスを伴う場合には、完成品を示す断面図においては、横方向の拡散速度と深さ方向への拡散速度に起因して、底部周辺が丸みを帯びた舟形形状等の拡散領域になり得るものであり、完成品においては図示したようなボックス型のプロファイルとは異なる形状に仕上がる場合があることに留意されたい。
【００１２】
又、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第１〜第６の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１３】
（第１の実施の形態）
本発明の第１の実施の形態に係る実装体は、図１に示すように、実装チップ１１ijと（添え字のｉ，ｊは、それぞれ、基板用ウェハの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）、実装チップ１１ijの内部に設けられた、複数のチップ収納凹部の内部にそれぞれ配置された、機能素子チップ２１，３１，４１と、機能素子チップ２１の上に設けられた多層配線層の内の最上層の配線２２５ａ，２２５ｃ、機能素子チップ３１の上に設けられた多層配線層の内の最上層の配線３１４ａ，３１４ｂi，３１４ｃ、機能素子チップ４１の上に設けられた配線層の内の最上層の配線４４２，４４１とを、相互に電気的に接続する上面側実装配線５６，５２，５３を備える。
【００１４】
機能素子チップ２１の底面と、左側のチップ収納凹部の底部の上面との間には導電性ペースト等の接着層１７６が、機能素子チップ４１の底面と、右側のチップ収納凹部の底部の上面との間には、接着層１７７が介在することにより、機能素子チップ２１は左側のチップ収納凹部に固定され、機能素子チップ４１は右側のチップ収納凹部に固定されている。配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の上には、上面側配線用絶縁膜１１１が設けられ、この上面側配線用絶縁膜１１１に開口されたコンタクトホールを介して、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１と、上面側実装配線５７，５６，５２，５３，５８とが電気的に接続されている。電気的な接続を達成するために、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の上のコンタクトホールには、それぞれコンタクトプラグ６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４が埋め込まれている。
【００１５】
実装チップ１１ijの裏面には、下面側配線用絶縁膜１１２が設けられ、下面側配線用絶縁膜１１２に開口されたコンタクトホールを介して、機能素子チップ３１の裏面側の最下層の裏面配線３１７ａ，３１７ｂi，３１７ｃと、下面側実装配線６１，６２，６３とが電気的に接続されている。電気的な接続を達成するために、裏面配線３１７ａ，３１７ｂi，３１７ｃの上（図１において下側）のコンタクトホールには、それぞれコンタクトプラグ３２７ａ，３２７ｂi，３２７ｃが埋め込まれている。
【００１６】
機能素子チップ２１，３１，４１のそれぞれの上に設けられた多層配線や、更にその上の上面側実装配線５１，５２，５３，……，５７，５８等は、実装チップ１１ijの周辺部に設けられた樹脂１２ijを接着層として用いて、実装チップ１１ijの上に封止キャップチップ１３ijを接合して、実装チップ１１ijとの封止キャップチップ１３ijとの間を密閉空間として、封止されている。図１に示すように、封止キャップチップ１３ij は、封止キャップチップ１３１ijと、封止キャップチップ１３１ijの上面のキャップ絶縁膜１３２と、封止キャップチップ１３１ijの下面にキャップ絶縁膜１３３とで構成されている。
【００１７】
実装チップ１１ijとしては、厚さ４５０μｍ〜１２００μｍ程度のシリコン（Ｓｉ）等の半導体チップが例示できるが、必ずしも半導体チップに限られるものではない。例えば、半導体チップ以外に、セラミック、樹脂又は耐熱ガラス等の高比抵抗材料チップ、半絶縁性材料チップ若しくは絶縁体材料チップが採用可能である。半導体チップの具体例としては、従来のＬＳＩ等と同様な、厚さ４５０μｍ〜１０００μｍ程度で、直径１００ｍｍφ〜３００ｍｍφの半導体ウェハを２０ｍｍ×２０ｍｍ〜５０ｍｍ×５０ｍｍ程度の所望の大きさのチップ領域として切り出した半導体チップが実装チップ１１ijとして採用可能である。
【００１８】
複数の機能素子チップ２１，３１，４１のそれぞれとしては、能動的な機能素子及び受動的な機能素子が採用可能である。能動的な機能素子としては、トランジスタ、サイリスタやダイオード等の半導体個別素子（ディスクリート素子）やＬＳＩ等の半導体集積回路等の半導体関連デバイス、及びＭＥＭＳセンサ、ＭＥＭＳリレー、ＭＥＭＳスキャナ等のＭＥＭＳ関連デバイスが含まれ得る。半導体個別素子（ディスクリート素子）には、発光ダイオード（ＬＥＤ）や半導体レーザダイオード（ＬＤ）等の半導体発光素子や、電力用半導体素子が含まれ得る。なお、複数の機能素子チップのいずれかに、発光素子が含まれる場合は、封止キャップチップ１３ij を構成する封止キャップチップ１３１ij、キャップ絶縁膜１３２、キャップ絶縁膜１３３の材料等は、実装される発光素子の光学的特性を考慮して設計され、選定されることは勿論である。
【００１９】
一方、受動的な機能素子としてはインダクタンス（Ｌ）素子、容量（Ｃ）素子、抵抗（Ｒ）素子等の受動素子、若しくはこれら内の複数の受動素子の組み合わせからなる受動素子回路、更には配線回路等のＭＥＭＳ関連部品が含まれる。配線回路としては、貫通配線部品、多層配線部品や立体構造部品等のＭＥＭＳ関連部品が含まれる。
【００２０】
図１では、両側のチップ収納凹部の深さが等しく、中央のチップ収納凹部の深さがチップ両側のチップ収納凹部よりも深い貫通孔となっているが、例示にすぎず、チップ収納凹部の深さは、それぞれのチップ収納凹部に収納される機能素子チップ２１，３１，４１のそれぞれの厚さと、これらの機能素子チップ２１，３１，４１の上に設けられる表面配線や表面構造の厚さとの総和を考慮して、設計して決めればよい。したがって、チップ両側のチップ収納凹部の深さが異なっていても構わないし、図１に例示したように、中央のチップ収納凹部が貫通孔である必要は必ずしもない。ただし、実装チップ１１ijの厚さを４５０μｍ〜１２００μｍ程度に選んだ場合は、非貫通孔（有底凹部）としてのチップ収納凹部の深さは、実装チップ１１ijの厚さより浅く設定されるのは勿論であり、有底のチップ収納凹部に収納される機能素子チップの厚さは、実装チップ１１ijの厚さを考慮して、例えば、厚さ５０μｍ〜３５０μｍ程度に設定される。
【００２１】
機能素子チップ２１，３１，４１のそれぞれの詳細は、図１４，図１６，図１５を用いて後述するが、機能素子チップ３１ijの上面には上面保護絶縁膜３２１が、機能素子チップ３１ijの下面には下面保護絶縁膜３２３が形成され、上面保護絶縁膜３２１、機能素子チップ３１ij及び下面保護絶縁膜３２３を貫通する貫通孔を介して、貫通配線３１１ａ，３１１ｂi，３１１ｃが設けられている。よって、貫通配線３１１ａ，３１１ｂi，３１１ｃを介して、機能素子チップ３１ijの上面の表面配線３１４ａ，３１４ｂi，３１４ｃと機能素子チップ３１ijの下面（裏面）の裏面配線３１７ａ，３１７ｂi，３１７ｃとがそれぞれ独立した経路で、互いに電気的に接続される。これにより、裏面配線３１７ａ，３１７ｂi，３１７ｃが、機能素子チップ２１，３１，４１のそれぞれに設けられた電気配線への入出力端子として機能できる。即ち、機能素子チップ３１ijの下面（裏面）に設けられた裏面配線３１７ａ，３１７ｂi，３１７Ｃが、第１の実施の形態に係る実装体の入出力端子となることができる。
【００２２】
第１の実施の形態に係る実装体によれば、図１に示すように上面側実装配線５１，５２，５３、……，５７，５８のパターンを微細化できるので、実装体の全体の大きさを従来のパッケージやモジュールよりも小型化し、寄生インピーダンスを最小化することにより、高周波特性を改善できる。しかも、第１の実施の形態に係る実装体によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【００２３】
−−第１の実施の形態に係る実装体の製造方法−−
図２〜図１３を用いて、本発明の第１の実施の形態に係る実装体の製造方法を説明する。なお、以下に述べる実装体の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である：
（イ）先ず、図２（ａ）、図２（ｂ）、図２（ｃ）にそれぞれ断面図を示すように、機能素子２，３，４を予め用意されたハードウェアライブラリーから選択する（図４（ａ）、図４（ｂ）、図４（ｃ）参照。）。本発明の第１の実施の形態に係る実装体では、機能素子２として半導体集積回路等の半導体関連デバイス、機能素子３として貫通配線部品をなすＭＥＭＳ関連部品、機能素子４としてＭＥＭＳリレーであるＭＥＭＳ関連デバイスの場合で説明するが、これらの機能素子２，３，４に限定されるものではない。機能素子２，４は能動的な機能素子の例であり、機能素子３は受動的な機能素子の例である。図３（ａ）、図３（ｂ）、図３（ｃ）は、それぞれ図２（ａ）、図２（ｂ）、図２（ｃ）の断面図に対応する上面図である。図４（ａ）に示すように、機能素子２は半導体関連デバイスライブラリー（ハードウェアライブラリー）２ａとして多数用意された機能素子２-1，２-2，２-3，……の内の一つの機能素子として採用し、図４（ｂ）に示すように、機能素子３はＭＥＭＳ関連部品ライブラリー（ハードウェアライブラリー）３ａとして多数用意された機能素子３-1，３-2，３-3，３-4，３-5，……の内の一つの機能素子として採用し、図４（ｃ）に示すように、機能素子４は、ＭＥＭＳ関連デバイスライブラリー（ハードウェアライブラリー）４ａとして多数用意された機能素子４-1，４-2，４-3，４-4，４-5，……の内の一つの機能素子として採用するようにすれば、多品種小量製品の迅速対応化が可能である。図４（ａ）、図４（ｂ）、図４（ｃ）では３つのハードウェアライブラリー２ａ，３ａ，４ａが例示的に示されているが、多品種小量製品の迅速対応のためには、更に多くのハードウェアライブラリーを用意しておけばよいことは勿論である。
【００２４】
（ロ）一方、基板用ウェハ１１Ｗを用意し、この基板用ウェハ１１Ｗの表面（上面）上に、フォトレジストを塗布し、ステップ・アンド・リピート方式又はステップ・アンド・スキャン方式によるフォトリソグラフィ技術によりフォトレジストを、逐次露光して、その後同時に現像することで、基板用ウェハ１１Ｗの表面にマトリクス状に２次元配置された各チップ領域の中央部に貫通孔開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハ１１Ｗをイオンミリングや反応性イオンエッチング（ＲＩＥ）法等でエッチングして、基板用ウェハ１１Ｗの上面から下面まで貫通する、貫通孔１１bpを各チップ領域のそれぞれの中央部に開口する。基板用ウェハ１１Ｗとしては、入手の容易性から、例えば、５０〜１０００Ωｃｍ程度の（１００）面を主表面とするｐ型シリコンウェハ等の半導体ウェハが例示できるが、必ずしも半導体ウェハに限られるものではない。例えば、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板が採用可能であるが、後述するように、フォトリソグラフィ技術等の半導体プロセス技術を適用する上で、セラミック基板、樹脂基板又は耐熱ガラス基板等の他の基板も、半導体ウェハと同様な１００ｍｍφ〜３００ｍｍφの円盤状のウェハ形状であることが好ましい。
【００２５】
（ハ）貫通孔１１bpを開口したフォトレジストを除去し、新たなフォトレジストを塗布し、ステップ・アンド・リピート方式等による貫通孔１１bpの位置を囲むように位置合わせしたフォトリソグラフィ技術により、新たなフォトレジストを逐次露光することで、チップ収納凹部開口用のパターンを基板用ウェハ１１Ｗの表面に形成する。次いで、この新たなフォトレジストをマスクにして基板用ウェハ１１ＷをイオンミリングやＲＩＥ法等でエッチングして、図２（ｄ）に示すように、基板用ウェハ１１Ｗの上面から内部に向かうチップ収納凹部２ｈ，４ｈを形成する。このチップ収納凹部の中央の底面には、既に、基板用ウェハ１１Ｗの下面まで貫通する貫通孔１１bpがチップ収納凹部３ｈとして設けられている。図４（ｄ）に示したように、ステップ・アンド・リピート方式等でエッチング用マスクのパターンを形成しているので、実際には基板用ウェハ１１Ｗの表面に２次元配置された各チップ領域のそれぞれに、複数のチップ収納凹部２ｈij，３ｈij，４ｈijが形成される（添え字のｉ，ｊは、それぞれ、基板用ウェハ１１Ｗの表面に割り当てられるチップ領域のレイアウトで決まる整数であるが、図４（ｄ）では添え字を省略して表示している。）。例えば１５０ｍｍφの基板用ウェハ１１Ｗであれば、２０ｍｍ×３０ｍｍのチップ領域が、図４（ｄ）に示すように、基板用ウェハ１１Ｗの表面に２０個割り当てられるが、チップ領域の面積を小さくすれば、２０個以上の配置が可能であることは勿論である。図２（ｄ）はチップ収納凹部２ｈ、４ｈの深さが等しく、チップ収納凹部３ｈの深さがチップ収納凹部２ｈ、４ｈよりも深い貫通孔となっているが、例示にすぎず、チップ収納凹部２ｈ、４ｈの深さが異なっていても構わないし、チップ収納凹部３ｈが貫通孔である必要は必ずしもないが、図２（ａ）、図２（ｂ）、図２（ｃ）の断面図に示されるような、機能素子２，３，４の厚さを考慮して決めればよい。チップ収納凹部２ｈ，３ｈ，４ｈの平面パターン上の大きさも、図３（ａ）、図３（ｂ）、図３（ｃ）にそれぞれ示した上面図に対応して図３（ｄ）に示すようなトポロジーで、予め設計しておけばよい。なお、先にチップ収納凹部２ｈ、４ｈを形成して、後で、貫通孔１１bpを開口し、チップ収納凹部３ｈとする手順でもよい。
【００２６】
（ニ）そして、チップ収納凹部２ｈの底部の上面に、導電性ペースト等の接着層１７６を塗布し、チップ収納凹部４ｈの底部の上面に、導電性ペースト等の接着層１７７を塗布した後、図２（ａ）、図２（ｂ）、図２（ｃ）にそれぞれ断面図を示した機能素子２，３，４を、それぞれ、図２（ｄ）に示したチップ収納凹部２ｈ，３ｈ，４ｈの内部に収納する。図５及び図６は、機能素子２，３，４が、それぞれチップ収納凹部２ｈ，３ｈ，４ｈの内部に収納した状態を示すが、図５の断面図で模式的に示したように、機能素子チップ２１の底面と、チップ収納凹部２ｈの底部の上面との間には、接着層１７６が、機能素子チップ４１の底面と、チップ収納凹部４ｈの底部の上面との間には、接着層１７７が介在することにより、機能素子チップ２１は、チップ収納凹部２ｈに固定され、機能素子チップ４１は、チップ収納凹部４ｈに固定される。図示を省略しているが、機能素子チップ３１の側面の下部と、チップ収納凹部３ｈの側壁（内壁）との間にも接着層を介在させ、機能素子チップ３１をチップ収納凹部３ｈに固定してもよく、或いは、機能素子チップ３１をチップ収納凹部３ｈの内部に収納した際に、常に締めしろができる、はめあい公差となるように、機能素子チップ３１の外径と、チップ収納凹部３ｈの内径を選んでおいて、基板用ウェハ１１Ｗを加熱した状態で低温の機能素子チップ３１を挿入して焼きばめ類似のはめあいをしてもよい。或いは、機能素子チップ３１の外径にテーパを持たせて、機能素子チップ３１の下部がチップ収納凹部３ｈに挿入されたときに、奥の方（基板用ウェハ１１Ｗの底面側）で締めしろができるようにして圧入してもよい。はめあい公差は、日本規格協会の「ＪＩＳハンドブック」のＪＩＳＢ０４０１−１９８６等を参照に決めることができる。実際には基板用ウェハ１１Ｗの表面には複数のチップ領域が２次元配置されているので、図７に示すように、複数のチップ領域に対応する複数のチップ収納凹部２ｈij，３ｈij，４ｈijのそれぞれに、機能素子２ij，３ij，４ijが収納される（添え字のｉ，ｊは、それぞれ、基板用ウェハ１１Ｗの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）。
【００２７】
（ホ）その後、図８に示すように、チップ収納凹部２ｈ，３ｈ，４ｈの内部に収納された機能素子２，３，４の上に上面側配線用絶縁膜１１１を、基板用ウェハ１１Ｗの裏面側に下面側配線用絶縁膜１１２を形成する。上面側配線用絶縁膜１１１及び下面側配線用絶縁膜１１２としては、感光性ドライフィルム等の樹脂層の他、真空蒸着法、スパッタリング法、塗布ガラスの塗布法若しくは低温ＣＶＤで形成した酸化膜層等の絶縁膜でも構わない。低温ＣＶＤとしては、ＴＥＯＳ（オルトケイ酸テトラエチル：Tetraethylorthosilicate；Ｓｉ（ＯＣ2 Ｈ5 ）4），ＴＭＯＳ（オルトケイ酸テトラメチル：Tetramethoxysilane；Ｓｉ（ＯＣＨ3 ）4 ），ＴＰＯＳ（テトラプロポキシシラン：Tetrapropoxysilane；Ｓｉ（ＯＣ3 Ｈ7 ）4 ）、或いはＤＡＤＢＳ（ジアセトキシ・ジターシャリーブトキシシラン：Diacetoxyditertiarybutoxysilane；（Ｃ4 Ｈ9 Ｏ）2 Ｓｉ−（ＯＣＯＣＨ3 ）2 ）等の有機シリコンソースを原料とした有機シリコン系ＣＶＤが採用可能である。塗布ガラスの塗布法としては、いわゆるＳＯＧ（Spin-on-glass:スピン・オン・グラス）法と称せられる方法が採用可能である。ＳＯＧ法はアセトン，キシレン等の溶剤にポリシロキサン等を溶かした樹脂ガラスをスピンナー等を用いて塗布し、８０℃〜１００℃のプリベークで溶剤を取り除き、ＳｉＯ2 膜を形成する方法である。樹脂ガラスについては特公昭５８−５１４２２号公報、米国特許３９８５５９７号公報，４００４０４４号公報等に記載されている。又、これらの樹脂ガラスは市販されており、例えばAllied Signal-Accuspin 418/720,Allied Signal-Accuglass T-11/T-14,Dow-Corning 805,Owens-Illinois650,General Electric SR125/SR124 等を用いればよい。
【００２８】
（ヘ）上面側配線用絶縁膜１１１として感光性ドライフィルムを用いた場合は、この感光性ドライフィルムに対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域のそれぞれにおいて、感光性ドライフィルムに機能素子２の最上層の配線２２５ａ，２２５ｃ、機能素子３の最上層の配線３１４ａ，３１４ｂi，３１４ｃ、機能素子４の最上層の配線４４２，４４１の一部をそれぞれ露出するコンタクトホールを開口する。上面側配線用絶縁膜１１１として、ＳＯＧ法等による絶縁膜を形成した場合は、上面側配線用絶縁膜１１１上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして上面側配線用絶縁膜１１１をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、上面側配線用絶縁膜１１１に、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の一部をそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、上面側配線用絶縁膜１１１の上に、真空蒸着法、スパッタリング法等の周知の手法を用いてアルミニウム（Ａｌ）やＡｌ合金等の金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、複数の機能素子２，３，４の相互を電気的に接続する実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、金属膜をパターニングして、図９に示すような、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１にそれぞれ接続される上面側実装配線５７，５６，５２，５３，５８を形成する。この際、上面側実装配線５７，５６，５２，５３，５８と同一の金属膜によって、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の上のコンタクトホールには、それぞれコンタクトプラグ６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４が埋め込まれる。なお、先に配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の上のコンタクトホールに、高融点金属のコンタクトプラグ６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４を埋め込んだ後、化学的機械研磨（ＣＭＰ）等により、上面側配線用絶縁膜１１１の上面とコンタクトプラグ６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４の上面が同一平面となるように平坦化した後、ＡｌやＡｌ合金等の金属膜を全面に堆積し、その後、フォトリソグラフィ技術とＲＩＥ法等により、金属膜をパターニングして、図９に示すように、コンタクトプラグ６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４にそれぞれ接続される上面側実装配線５７，５６，５２，５３，５８を形成してもよい。図１０は、図９の平面図に対応する上面図（平面図）であるが、機能素子２と機能素子３との間、及び機能素子３と機能素子４との間には、図９に示した上面側実装配線５６，５２，５３以外に、上面側実装配線５１，５２，５４，５５が形成されていることが分かる。逐次露光して、微細なパターンの上面側実装配線５１，５２，５３、……，５７，５８を形成できるので、実装体を小型化し、高周波特性を改善できる。なお、真空蒸着法、スパッタリング法等により堆積した１μｍ以下の厚さの金属膜を用いて上面側実装配線５１，５２，５３、……，５７，５８のパターンを形成した後、電解メッキ等により上面側実装配線５１，５２，５３、……，５７，５８の厚さを１０μｍ以上まで厚くして、電流容量を増大してもよい。
【００２９】
（ト）下面側配線用絶縁膜１１２として感光性ドライフィルムを用いた場合は、上面側と同様に、感光性ドライフィルムに対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域のそれぞれにおいて、機能素子３の最下層の裏面配線３１７ａ，３１７ｂi，３１７ｃの一部をそれぞれ露出するコンタクトホールを開口する。下面側配線用絶縁膜１１２として、ＳＯＧ法等による絶縁膜を形成した場合は、上面側と同様に、下面側配線用絶縁膜１１２上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして下面側配線用絶縁膜１１２をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、下面側配線用絶縁膜１１２に、裏面配線３１７ａ，３１７ｂi，３１７ｃの一部をそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、上面側と同様に、下面側配線用絶縁膜１１２の上に、真空蒸着法、スパッタリング法等の周知の手法を用いてＡｌやＡｌ合金等の金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、機能素子３に電気的な入出力を行う実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、金属膜をパターニングして、図９に示すような、裏面配線３１７ａ，３１７ｂi，３１７ｃにそれぞれ接続される下面側実装配線６１，６２，６３を形成する。この際、下面側実装配線６１，６２，６３と同一の金属膜によって、裏面配線３１７ａ，３１７ｂi，３１７ｃの上のコンタクトホールには、それぞれコンタクトプラグ３２７ａ，３２７ｂi，３２７ｃが埋め込まれる。なお、先に裏面配線３１７ａ，３１７ｂi，３１７ｃの上のコンタクトホールに、高融点金属のコンタクトプラグ３２７ａ，３２７ｂi，３２７ｃを埋め込んだ後、ＣＭＰ等により、下面側配線用絶縁膜１１２の下面とコンタクトプラグ３２７ａ，３２７ｂi，３２７ｃの下面が同一平面となるように平坦化した後、ＡｌやＡｌ合金等の金属膜を全面に堆積し、その後、フォトリソグラフィ技術とＲＩＥ法等により、金属膜をパターニングして、図９に示すように、コンタクトプラグ３２７ａ，３２７ｂi，３２７ｃにそれぞれ接続される下面側実装配線６１，６２，６３を形成してもよい。上面側と同様に、真空蒸着法、スパッタリング法等により堆積した１μｍ以下の厚さの金属膜を用いて下面側実装配線６１，６２，６３のパターンを形成した後、電解メッキ等により下面側実装配線６１，６２，６３の厚さを１０μｍ以上まで厚くして、電流容量を増大してもよい。
【００３０】
（チ）一方、基板用ウェハ１１Ｗと同一の１００ｍｍφ〜３００ｍｍφの円盤状のキャップ用ウェハ１３１Ｗを用意する。キャップ用ウェハ１３１Ｗとしては、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板が採用可能である。キャップ用ウェハ１３１Ｗとしてシリコンウェハを採用した場合は、キャップ用ウェハ１３１Ｗを熱酸化して一方の面に熱酸化膜からなるキャップ絶縁膜１３２、他方の面に熱酸化膜からなるキャップ絶縁膜１３３を形成することができる。そして、図１１に示すように、各チップ領域のそれぞれにおいて、封止用の樹脂１２ijのパターンをステップ・アンド・リピート方式等による逐次露光を利用して形成し、封止キャップ基板１３を形成する。この封止キャップ基板１３の封止用の樹脂１２ijのパターンを、基板用ウェハ１１Ｗの各チップ領域のそれぞれに位置合わせする。基板用ウェハ１１Ｗとキャップ用ウェハ１３１Ｗの外形サイズを同一にしておき、基板用ウェハ１１Ｗとキャップ用ウェハ１３１Ｗのそれぞれにオリエンテーションフラット等の位置合わせ用切り欠き部を設けておけば、封止キャップ基板１３の封止用の樹脂１２ijのパターンと、基板用ウェハ１１Ｗの各チップ領域のそれぞれとは、簡単に位置合わせ可能であり、図１２に示すように、機能素子２，３，４や上面側実装配線５１，５２，５３、……，５７，５８等は、樹脂１２ijのパターンを接着層として用いて、基板用ウェハ１１Ｗとキャップ用ウェハ１３１Ｗとの間の空間に密閉され、封止される。
【００３１】
（リ）機能素子２，３，４等が基板用ウェハ１１Ｗとキャップ用ウェハ１３１Ｗとの間の空間に、封止用の樹脂１２ijによって封止された後、図４（ｄ）や図７に示したように、基板用ウェハ１１Ｗの表面にグリッド状に設定されたダイシングラインＧ11に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分ければ、本発明の第１の実施の形態に係る実装体が完成する。基板用ウェハ１１Ｗとキャップ用ウェハ１３１Ｗとを一体としてダイシング手段により、所定のチップサイズに切り出す際に、予め、キャップ用ウェハ１３１Ｗにダイシング用の溝を形成しておいて、ダイシング用の溝に沿ってダイシング手段を作用させれば、キャップ用ウェハ１３１Ｗや封止用の樹脂１２ijに対する機械的な負荷が軽減され、ダイシング工程の歩留まりが向上する。図１３に示す第１の実施の形態に係る実装体の上面図（平面図）は、キャップ用ウェハ１３１Ｗにダイシング用の溝を予めスリット状に設けていたため、実装チップ１１の上面の上面側配線用絶縁膜１１１が封止キャップ基板１３の上面のキャップ絶縁膜１３２の外側に露出しているが、封止キャップ基板１３と実装チップ１１とが同一サイズになるように切り出しても構わない。図１３に示す上面図（平面図）では、矩形の実装チップ１１の４隅に補強用樹脂１０１ａ，１０２ａ；１０１ｂ，１０２ｂ；１０１ｃ，１０２ｃ；１０１ｄ，１０２ｄが形成されている。
【００３２】
第１の実施の形態に係る実装体の製造方法によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。通常、一つの生産ラインで多くの種類の製品を生産する、いわゆる混合（混流）生産をすれば、段取り替えが多くなり、段取り替えが多くなることにより、それだけ時間もかかり納期が長くなってしまう。しかしながら、上記のような第１の実施の形態に係る実装体の製造方法によれば、予め、多数のハードウェアライブラリーを用意しておき、図４に示すような、基板用ウェハ１１Ｗを用意し、この基板用ウェハ１１Ｗの表面（上面）上に、ステップ・アンド・リピート方式等により、逐次露光することにより、多品種小量生産や多品種小ロット生産が可能になり、多品種小量製品の迅速対応ができる。
【００３３】
特に、第１の実施の形態に係る実装体の製造方法において、基板用ウェハ１１Ｗ上に、多品種の製品を小ロット毎にグループ分けして同時に配置すれば、１ロットの製造工程で、実質的に複数のロットの製造工程を、一度に実現でき、短納期となる。多種類の製品を小ロットずつ生産すれば、それだけ多種類の製品を早く顧客に届けることができるので、工業的に極めて重要な効果を奏するものである。
【００３４】
従来の多品種小ロット生産は、頻繁に生産ラインの段取り換えを行わなければならないので通常はコスト高となる問題点があったが、基板用ウェハ１１Ｗ上に、複数の小ロットをグループ分けして配置することにより、生産ラインの段取り換えの時間を短縮し、製造コストを下げることができる。このように、第１の実施の形態に係る実装体の製造方法によれば、顧客の多品種・短納期・低価格の要求を満たし、同時に売上増加、低コストという製造側の要求も満たすことができ、又、生産管理も容易になり、歩留まりが向上する。
【００３５】
−−ハードウェアライブラリーの内容の例１（能動素子）−−
例1-1（ＬＳＩチップ）：
本発明の第１の実施の形態において、ハードウェアライブラリーとして用意される機能素子２は、例えば、図１４（ｂ）に示すように、厚さ５０μｍ〜３５０μｍの第１導電型（ｐ型）の半導体基板（Ｓｉ基板）である機能素子チップ２１ijと、機能素子チップ２１ijの上部の表面近傍に埋め込まれた第２導電型（ｎ型）の半導体領域２１１を備えるＬＳＩチップである（添え字のｉ，ｊは、それぞれ、図１４（ａ）に示すＬＳＩ用半導体ウェハ２１Ｗの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）。半導体領域２１１は、例えばＭＯＳトランジスタのソース領域若しくはドレイン領域である。ＬＳＩチップとしては、多数の第１導電型（ｐ型）及び第２導電型（ｎ型）の半導体領域が、機能素子チップ２１ijの表面近傍に埋め込まれているが、図１４（ｂ）においては、便宜上、１個の半導体領域２１１のみを模式的に図示している。半導体領域２１１の上には高融点金属のシリサイドからなるコンタクト領域２２１ａ，２２１ｂ，２２１ｃが設けられている。機能素子チップ２１ijの上面にはシリコン酸化膜（ＳｉＯ2）からなるフィールド絶縁膜２１２が形成され、フィールド絶縁膜２１２中に設けられたコンタクトプラグ２２２ａ，２２２ｂ，２２２ｃがそれぞれコンタクト領域２２１ａ，２２１ｂ，２２１ｃに接続されている。フィールド絶縁膜２１２の上面には、第１層の表面配線２２３ａ，２２３ｂが設けられ、第１層の表面配線２２３ａ，２２３ｂがそれぞれコンタクトプラグ２２２ａ，２２２ｂ，２２２ｃに接続されることにより、第１層の表面配線２２３ａ，２２３ｂがそれぞれ、半導体領域２１１に電気的に接続されている。第１層の表面配線２２３ａ，２２３ｂの上にはＳｉＯ2からなる層間絶縁膜２１３が形成され、層間絶縁膜２１３中に設けられたコンタクトプラグ２２４ａ，２２４ｃがそれぞれ第１層の表面配線２２３ａ，２２３ｂに接続されている。層間絶縁膜２１３の上面には、第２層の表面配線（最上層の表面配線）２２５ａ，２２５ｃが設けられ、第２層の表面配線２２５ａ，２２５ｃがそれぞれコンタクトプラグ２２４ａ，２２４ｃに接続されることにより、第２層の表面配線２２５ａ，２２５ｃがそれぞれ、第１層の表面配線２２３ａ，２２３ｂに接続され、更に、第１層の表面配線２２３ａ，２２３ｂが半導体領域２１１に電気的に接続されている。図１４（ｂ）では、第２層の表面配線が、最上層の表面配線になっているが、図面を簡略化（模式化）しているための便宜上の表現であり、周知のように、実際のＬＳＩチップであれば、７層〜８層以上の多層配線構造が、機能素子チップ２１ij上に設けられている。
【００３６】
図１４（ｂ）に例示した機能素子チップ２１ijは、図１４（ａ）に示すようなＬＳＩ用半導体ウェハ２１Ｗを用意し、このＬＳＩ用半導体ウェハ２１Ｗの表面上に、ステップ・アンド・リピート方式等により、逐次露光して、マトリクス状に２次元配置された各チップ領域の内の一つのチップ領域として、ＬＳＩ用半導体ウェハ２１Ｗから分割され、切り出すことが可能である。図１４（ａ）では、約１４４個程度のチップ領域が、ＬＳＩ用半導体ウェハ２１Ｗの表面に割り当てられた例を示しているが例示であり、チップ領域の面積を小さくすれば、或いは、ＬＳＩ用半導体ウェハ２１Ｗの外形を大きくすれば、１４５個以上の配置が可能であり、逆に、チップ領域の面積を大きくすれば、或いは、ＬＳＩ用半導体ウェハ２１Ｗの外形を小さくすれば、１４３個以下になることは勿論である。即ち、図１４（ｂ）に示す機能素子チップ２１ijは、最終パッシベーションの処理がなされた後、ＬＳＩ用半導体ウェハ２１Ｗの表面にグリッド状に設定されたダイシングラインＧ21に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分けて得られる。第１の実施の形態に係る機能素子２によれば、図１４（ａ）に示すように、チップ数が多くとれるので、ウェハコストが高くても、１個あたりのチップコストを極めて安くすることができ、しかも高い性能のチップを実現できる。
【００３７】
なお、図１に示す実装チップ１１ijの厚さを４５０μｍ〜６００μｍ程度に選んだ場合は、機能素子チップ２１ijを非貫通孔（有底凹部）としてのチップ収納凹部に収納させるためには、機能素子チップ２１ijの厚さを、実装チップ１１ijの厚さを考慮して、厚さ５０μｍ〜３５０μｍ程度に設定するのが好ましいので、ダイシング後に機能素子チップ２１ijの厚み調整を行う場合もある。
【００３８】
又、上記において、機能素子チップ２１ijはＬＳＩチップであるとして、例示的に説明したが、ＬＳＩチップ以外のトランジスタ、サイリスタやダイオード等の半導体個別素子（ディスクリート素子）を組み込んだチップであってもよい。更に、ダイオードの範疇ではあるが、機能素子チップ２１ijとしては、発光ダイオード（ＬＥＤ）や半導体レーザダイオード（ＬＤ）等の半導体発光素子も含まれ得るし、半導体個別素子（ディスクリート素子）としては電力用半導体素子が含まれ得る。
【００３９】
例1-２（ＭＥＭＳリレー）：
本発明の第１の実施の形態において、ハードウェアライブラリーとして用意される機能素子４は、例えば、図１５（ｂ）に示すように、厚さ５０μｍ〜３５０μｍの第１導電型（ｐ型）の半導体基板（Ｓｉ基板）である機能素子チップ４１ijと（添え字のｉ，ｊは、それぞれ、図１５（ａ）に示すＭＥＭＳデバイス用ウェハ４１Ｗの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）、機能素子チップ４１ijの上面に設けられたＳｉＯ2膜等からなる下地絶縁膜４１１と、下地絶縁膜４１１の上に一方の端部（固定端）を固定し、対向する他方の端部（自由端）を可動として、自由端側の可動接点でオン・オフのスイッチング動作を行うように、温度変化とともに湾曲する片持ち梁部（４２３，４２４）とを備えるＭＥＭＳリレーである。
【００４０】
図１５（ｂ）において、下地絶縁膜４１１の上面の中央部から左側方向に向かう領域には、導体層からなる自由端側配線層４３１が設けられ、自由端側配線層４３１の右側には金属からなる自由端側固定接点層４３３が配置され、自由端側配線層４３１の左側には自由端側固定接点層４３３と同一の金属からなるスぺーサ配線層４３２が設けられている。そして、スぺーサ配線層４３２の上には、柱状の自由端側外部電極としての配線４４２が設けられている。
【００４１】
一方、図１５（ｂ）において、下地絶縁膜４１１の上面の右側には、スぺーサ絶縁膜４１２と、スぺーサ絶縁膜４１２の上に設けられた自由端側配線層４３１と同一の金属からなるスぺーサ金属層４２１と、スぺーサ金属層４２１の上に設けられた自由端側固定接点層４３３と同一の金属からなる固定端接続層４２２が配置されている。そして、固定端接続層４２２側の端部を固定端として、片持ち梁部（４２３，４２４）が固定端接続層４２２を介して、機能素子チップ４１ijの上面側に固定されている。この片持ち梁部（４２３，４２４）は、異なる熱膨張係数を有した金属からなる導体層４２３及び４２４を積層したものであり、「バイメタル」を構成しているビームである。片持ち梁部（４２３，４２４）の固定端とは反対側の端部が自由端となり、この自由端側の自由端側固定接点層４３３に対向する位置において、下層側の導体層４２３の下面に、金属からなる自由端側可動接点層４２６が配置されている。片持ち梁部（４２３，４２４）の固定端側では、上層側の導体層４２４にコンタクト電極層４２５が電気的に低抵抗で接続するように設けられ、このコンタクト電極層４２５の上に、自由端側外部電極としての配線４４２よりは短い柱状の固定端側外部電極としての配線４４１が設けられている。
【００４２】
片持ち梁部（４２３，４２４）を構成する金属の熱膨張係数の関係を、下層側の導体層４２３の熱膨張係数が上層側の導体層４２４の熱膨張係数より小さくなるように、金属材料を選定しておけば、片持ち梁部（４２３，４２４）の自由端側可動接点層４２６は、片持ち梁部（４２３，４２４）の温度が所定の温度を超えたときに自由端側固定接点層４３３に接触し、「オン」状態となり、片持ち梁部（４２３，４２４）の温度が所定の温度を下回ったとき（常温状態を含む）に自由端側可動接点層４２６と自由端側固定接点層４３３との接触が解除され、「ノーマリオフ」状態となるように設定できる。
【００４３】
逆に、片持ち梁部（４２３，４２４）を構成する金属の熱膨張係数の関係が、下層側の導体層４２３熱膨張係数が上層側の導体層４２４の熱膨張係数より大きくなるように、金属材料を選定しておけば、所定の温度以下（常温状態を含む）で、片持ち梁部（４２３，４２４）の自由端側可動接点層４２６が自由端側固定接点層４３３に接触して「ノーマリオン」状態であり、片持ち梁部（４２３，４２４）の温度が所定の温度を越えたときに自由端側可動接点層４２６と自由端側固定接点層４３３との接触が解除され、「オフ」状態となるように設定できる。実際には、このような片持ち梁部（４２３，４２４）のオン／オフ状態を確実なものにするため、片持ち梁部（４２３，４２４）及びその関連する部分となるスぺーサ絶縁膜４１２、スぺーサ金属層４２１、固定端接続層４２２等の厚さ、幅などの寸法と、構成材料及び上記の「所定の温度」との間に特定の関係をもたせて設計すればよい。
【００４４】
例えば、熱膨張係数が大きな導体層として銅（Ｃｕ）を、熱膨張係数が小さな導体層として、ニッケル（Ｎｉ）を選んでバイメタルを構成してもよく、熱膨張係数が大きな導体層としてアルミニウム（Ａｌ）を、熱膨張係数が小さな導体層として、不純物をドープした多結晶シリコン（ドープドシリコン）を選んでバイメタルを構成してもよい。又、一方の導体層としてドープドシリコン等のシリコン（Ｓｉ）層を用いる場合は、Ｓｉ層の内部に拡散により抵抗層を構成しておいて、バイメタルを加熱するマイクロヒータとして用いてもよい。図１５（ｂ）の構造で、下層側の導体層４２３をＳｉ層とし、上層側の導体層４２４をＡｌ等の金属層とした場合で、Ｓｉ層の抵抗が問題となる場合は、下層側の導体層４２３を貫通するコンタクトプラグを設けて、上層側の導体層４２４と自由端側可動接点層４２６とを接続するようにしてもよい。
【００４５】
図１５（ｂ）に例示した機能素子チップ４１ijは、図１５（ａ）に示すようなＭＥＭＳデバイス用ウェハ４１Ｗを用意し、このＭＥＭＳデバイス用ウェハ４１Ｗの表面上に、逐次露光して、マトリクス状に２次元配置された各チップ領域の内の一つのチップ領域として、ＭＥＭＳデバイス用ウェハ４１Ｗから分割され、切り出すことが可能である。又、ＭＥＭＳデバイス用ウェハ４１Ｗは、半導体ウェハに限られるものではなく、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板等の種々の基板が、その目的に応じて、採用可能である。更に、図１５（ａ）に図示したチップ領域の数や分割のトポロジーは例示であり、チップ領域の面積を小さくすれば、或いは、ＭＥＭＳデバイス用ウェハ４１Ｗの外形を大きくすれば、図示の数以上の配置が可能であり、逆に、チップ領域の面積を大きくすれば、或いは、ＭＥＭＳデバイス用ウェハ４１Ｗの外形を小さくすれば、図示の数以下になることは勿論である。即ち、図１５（ｂ）に示す機能素子チップ４１ijは、最終パッシベーションの処理がなされた後、ＭＥＭＳデバイス用ウェハ４１Ｗの表面にグリッド状に設定されたダイシングラインＧ41に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分けて得られる。第１の実施の形態に係る機能素子４によれば図１５（ａ）に示すように、チップ数が多くとれるので、ウェハコストが高くても、１個あたりのチップコストを極めて安くすることができ、しかも高い性能のチップを実現できる。
【００４６】
なお、図１に示す実装チップ１１ijの厚さを４５０μｍ〜６００μｍ程度に選んだ場合は、機能素子チップ４１ijを非貫通孔（有底凹部）としてのチップ収納凹部に収納させるためには、機能素子チップ４１ijの厚さを、実装チップ１１ijの厚さを考慮して、厚さ５０μｍ〜３５０μｍ程度に設定するのが好ましいので、ダイシング後に機能素子チップ４１ijの厚み調整を行う場合もある。
【００４７】
又、上記において、機能素子チップ４１ijはＭＥＭＳリレーであるとして、例示的に説明したが、ＭＥＭＳリレー以外のＭＥＭＳセンサやＭＥＭＳスキャナ等のＭＥＭＳ関連デバイスを組み込んだチップであってもよい。
【００４８】
−−ハードウェアライブラリーの内容の例２（受動素子）−−
例2−１（貫通配線部品）：
本発明の第１の実施の形態において、ハードウェアライブラリーとして用意される機能素子３は、図１６（ｂ）に示すように、機能素子チップ３１ijと、機能素子チップ３１ijの内部に設けられた複数の貫通孔の内部にそれぞれ配置された、複数の貫通配線３１１ａ，３１１ｂi，３１１ｃとを備える貫通配線部品である（添え字のｉ，ｊは、それぞれ、図１６（ａ）に示すＭＥＭＳ関連部品用ウェハ３１Ｗの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）。機能素子チップ３１ijには、半導体基板、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板等が、機能素子３の使用目的に応じて、任意に選択することが可能である。
【００４９】
詳細には、機能素子チップ３１ijの上面には熱酸化で形成したＳｉＯ2膜からなる上面保護絶縁膜３２１が形成され、機能素子チップ３１ijの下面には熱酸化で形成したＳｉＯ2膜からなる下面保護絶縁膜３２３が形成されているので、複数の貫通孔は、上面保護絶縁膜３２１、機能素子チップ３１ij及び下面保護絶縁膜３２３を貫通して設けられており、複数の貫通配線３１１ａ，３１１ｂi，３１１ｃの長さは、上面保護絶縁膜３２１、機能素子チップ３１ij及び下面保護絶縁膜３２３のそれぞれの厚さの総和に等しい長さを、機能素子チップ３１ijの表面び垂直方向に有している。複数の貫通配線３１１ａ，３１１ｂi，３１１ｃのそれぞれは、柱状に一体成形された導体棒でも、貫通配線３１１ａ，３１１ｂi，３１１ｃに挿入可能な外径を有する複数の導体球、又は複数の導体棒等を互いに熱圧着や溶融により接続した連続体でも構わない。
【００５０】
貫通配線３１１ａ，３１１ｂi，３１１ｃのそれぞれの上及び貫通配線３１１ａ，３１１ｂi，３１１ｃのそれぞれの上端部を囲む上面保護絶縁膜３２１の上には、それぞれ円板状の金属層からなるコンタクト端子（ランド）３１２ａ，３１２ｂi，３１２ｃが設けられている。コンタクト端子３１２ａ，３１２ｂi，３１２ｃ及びコンタクト端子３１２ａ，３１２ｂi，３１２ｃ周辺の上面保護絶縁膜３２１上面にはＳｉＯ2膜等の絶縁膜からなる上部層間絶縁膜３２２が形成され、上部層間絶縁膜３２２中に設けられたコンタクトプラグ３１３ａ，３１３ｂi，３１３ｃがそれぞれコンタクト端子３１２ａ，３１２ｂi，３１２ｃに接続されている。上部層間絶縁膜３２２の上面には、表面配線（最上層の表面配線）３１４ａ，３１４ｂi，３１４ｃが設けられ、表面配線３１４ａ，３１４ｂi，３１４ｃがそれぞれコンタクトプラグ３１３ａ，３１３ｂi，３１３ｃに接続されることにより、表面配線３１４ａ，３１４ｂi，３１４ｃがそれぞれ、貫通配線３１１ａ，３１１ｂi，３１１ｃの上端部に電気的に接続されている。
【００５１】
一方、貫通配線３１１ａ，３１１ｂi，３１１ｃのそれぞれの下及び貫通配線３１１ａ，３１１ｂi，３１１ｃのそれぞれの下端部を囲む下面保護絶縁膜３２３の下には、それぞれ円板状の金属層からなるコンタクト端子（ランド）３１５ａ，３１５ｂi，３１５ｃが設けられている。コンタクト端子３１５ａ，３１５ｂi，３１５ｃ及びコンタクト端子３１５ａ，３１５ｂi，３１５ｃ周辺の下面保護絶縁膜３２３下面にはＳｉＯ2膜等の絶縁膜からなる下部層間絶縁膜３２４が形成され、下部層間絶縁膜３２４中に設けられたコンタクトプラグ３１６ａ，３１６ｂi，３１６ｃがそれぞれコンタクト端子３１５ａ，３１５ｂi，３１５ｃに接続されている。下部層間絶縁膜３２４の下面には、裏面配線（最下層の裏面配線）３１７ａ，３１７ｂi，３１７ｃが設けられ、裏面配線３１７ａ，３１７ｂi，３１７ｃがそれぞれコンタクトプラグ３１６ａ，３１６ｂi，３１６ｃに接続されることにより、裏面配線３１７ａ，３１７ｂi，３１７ｃがそれぞれ、貫通配線３１１ａ，３１１ｂi，３１１ｃの下端部に電気的に接続されている。これにより、貫通配線３１１ａ，３１１ｂi，３１１ｃを介して、表面配線３１４ａ，３１４ｂi，３１４ｃと裏面配線３１７ａ，３１７ｂi，３１７ｃとが電気的に接続される。
【００５２】
図１６（ｂ）に例示した機能素子チップ３１ijは、図１６（ａ）に示すようなＭＥＭＳ関連部品用ウェハ３１Ｗを用意し、このＭＥＭＳ関連部品用ウェハ３１Ｗの表面上に、逐次露光して、マトリクス状に２次元配置された各チップ領域の内の一つのチップ領域として、ＭＥＭＳ関連部品用ウェハ３１Ｗから分割され、切り出すことが可能である。図１６（ａ）に図示したチップ領域の数や分割のトポロジーは例示であり、チップ領域の面積を小さくすれば、或いは、ＭＥＭＳ関連部品用ウェハ３１Ｗの外形を大きくすれば、図示したチップ領域の数以上の配置が可能であり、逆に、チップ領域の面積を大きくすれば、或いは、ＭＥＭＳ関連部品用ウェハ３１Ｗの外形を小さくすれば、図示したチップ領域の数以下になることは勿論である。即ち、図１６（ｂ）に示す機能素子チップ３１ijは、最終パッシベーションの処理がなされた後、ＭＥＭＳ関連部品用ウェハ３１Ｗの表面にグリッド状に設定されたダイシングラインＧ31に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分けて得られる。第１の実施の形態に係る機能素子３によれば、図１６（ａ）に示すように、チップ数が多くとれるので、ウェハコストが高くても、１個あたりのチップコストを極めて安くすることができ、しかも高い性能のチップを実現できる。
【００５３】
又、上記において、機能素子チップ３１ijは貫通配線部品のチップであるとして、例示的に説明したが、貫通配線部品のチップに限定されるものではなく、貫通配線部品のチップ以外に、Ｌ，Ｃ，Ｒ素子等の受動素子のチップ、若しくは、図１８に示すようなＬ，Ｃ，Ｒ素子等の組み合わせからなる受動素子回路のチップ、更には種々の配線回路のチップ等のＭＥＭＳ関連部品のチップが含まれる。配線回路のチップとしては、図１７に示すような多層配線部品のチップや図１９に示すような立体構造部品のチップ等でもよい。図１７〜図１９に例示した機能素子３を含めて、種々の機能素子を機能素子ライブラリーとして予め用意しておくことにより、小量多品種のオーダーメードの高性能モジュール等が、迅速に且つ安価に製造可能となる。
【００５４】
なお、機能素子チップ３１ijが貫通配線部品のチップ以外の場合は、図１に示す実装チップ１１ijの厚さを４５０μｍ〜６００μｍ程度に選んだ場合は、機能素子チップ３１ijを非貫通孔（有底凹部）としてのチップ収納凹部に収納させることになるので、機能素子チップ３１ijの厚さを、実装チップ１１ijの厚さを考慮して、厚さ５０μｍ〜３５０μｍ程度に設定するのが好ましくなる。この場合は、ダイシング後に機能素子チップ３１ijの厚み調整の工程が必要になる場合もある。
【００５５】
例2−2（多層配線部品）：
ＭＥＭＳ関連部品のチップとして、ハードウェアライブラリーに用意される機能素子３の他の構造例として、例えば、図１７に示すような多層配線部品のチップが採用可能である。図１７に示す多層配線部品としての機能素子３は、厚さ５０μｍ〜３５０μｍの第１導電型（ｐ型）の半導体基板（Ｓｉ基板）である機能素子チップ３１ijと、機能素子チップ３１ijの上面に設けられたＳｉＯ2膜等の絶縁膜からなるフィールド絶縁膜３３１と、フィールド絶縁膜３３１の上面に設けられた第１層の表面配線３５１ａ，３５１ｂ，３５１ｃ，３５１ｄと、第１層の表面配線３５１ａ，３５１ｂ，３５１ｃ，３５１ｄの上に設けられたＳｉＯ2膜等の絶縁膜からなる第１の層間絶縁膜３３２と、第１の層間絶縁膜３３２の上面に設けられた第２層の表面配線３５３ａ，３５３ｂ，３５３ｃ，３５３ｄと、第２層の表面配線３５３ａ，３５３ｂ，３５３ｃ，３５３ｄの上に設けられたＳｉＯ2膜等の絶縁膜からなる第２の層間絶縁膜３３３と、第２の層間絶縁膜３３３の上面に設けられた第３層の表面配線３５５ａ，３５５ｄとを備える。第２層の表面配線３５３ａ，３５３ｂ，３５３ｃ，３５３ｄがそれぞれコンタクトプラグ３５２ａ，３５２ｂ，３５２ｃ，３５２ｄに接続されることにより、第２層の表面配線３５３ａ，３５３ｂ，３５３ｃ，３５３ｄがそれぞれ、第１層の表面配線３５１ａ，３５１ｂ，３５１ｃ，３５１ｄに接続されている。更に、第３層の表面配線３５５ａ，３５５ｄがそれぞれコンタクトプラグ３５４ａ，３５４ｂ，３５４ｄに接続されることにより、第３層の表面配線３５５ａ，３５５ｄがそれぞれ、第２層の表面配線３５３ａ，３５３ｂ，３５３ｃ，３５３ｄに接続されている。図１７では、第３層の表面配線３５５ａ，３５５ｄが、最上層の表面配線になっているが、図面を簡略化（模式化）しているための便宜上の表現であり、４層以上の多層配線構造であっても構わないことは勿論である。
【００５６】
図１７に示す機能素子チップ３１ijは、図１４（ａ）に示したのと同様に、ＭＥＭＳ関連部品用ウェハ３１Ｗを用意し、このＭＥＭＳ関連部品用ウェハ３１Ｗの表面上に、逐次露光して、マトリクス状に２次元配置された各チップ領域の内の一つのチップ領域として、ＭＥＭＳ関連部品用ウェハ３１Ｗから分割して切り出せばよい。又、必要に応じて、ダイシング後に機能素子チップ３１ijの厚み調整を行えばよい。
【００５７】
例2−3（Ｌ−Ｃ−Ｒ受動素子回路）：
ＭＥＭＳ関連部品のチップとして、ハードウェアライブラリーに用意される機能素子３の更に他の構造例として、例えば、図１８に示すようなＬ−Ｃ−Ｒ受動素子回路のチップが採用可能である。図１８に示すＬ−Ｃ−Ｒ受動素子回路としての機能素子３は、厚さ５０μｍ〜３５０μｍの第１導電型（ｐ型）の半導体基板（Ｓｉ基板）である機能素子チップ３１ijと、機能素子チップ３１ijの上面に設けられたＳｉＯ2膜等の絶縁膜からなるフィールド絶縁膜３３１と、フィールド絶縁膜３３１の上面に設けられた第１のキャパシタ電極層３４１と抵抗配線層３３４と、第１のキャパシタ電極層３４１と抵抗配線層３３４の上に設けられたＳｉＯ2膜等の絶縁膜からなる第１の層間絶縁膜３３２と、第１の層間絶縁膜３３２の上面に設けられた第２層の表面配線３４３ａ，３４３ｂ及び第２のキャパシタ電極層３４３ｄ、第２層の表面配線３４３ａ，３４３ｂ及び第２のキャパシタ電極層３４３ｄの上に設けられたＳｉＯ2膜等の絶縁膜からなる第２の層間絶縁膜３３３と、第２の層間絶縁膜３３３の上面に設けられた第３層の表面配線３４５ａ，３４５ｂ，３４５ｃ，３４５ｄとを備える。第２層の表面配線３４３ａ，３４３ｂがそれぞれ第１の層間絶縁膜３３２中に設けられたコンタクトプラグ３４２ａ，３４２ｂに接続されることにより、第２層の表面配線３４３ａと第２層の表面配線３４３ｂとの間に、抵抗配線層３３４が接続されている。そして、第３層の表面配線３４５ａ，３４５ｂがそれぞれ第２の層間絶縁膜３３３中に設けられたコンタクトプラグ３４４ａ，３４４ｂに接続されることにより、第３層の表面配線３４５ａと第３層の表面配線，３４５ｂとの間に、抵抗配線層３３４が接続され、抵抗体Ｒを構成している。
【００５８】
一方、第２のキャパシタ電極層３４３ｄが第１の層間絶縁膜３３２をキャパシタ絶縁膜として挟んで第１のキャパシタ電極層３４１と対向することにより、第２のキャパシタ電極層３４３ｄと第１のキャパシタ電極層３４１との間に容量Ｃが構成される。そして、第３層の表面配線３４５ｃ，３４５ｄがそれぞれ第２の層間絶縁膜３３３中に設けられたコンタクトプラグ３４４ｃ，３４４ｄに接続され、コンタクトプラグ３４４ｃが第１の層間絶縁膜３３２中に設けられたコンタクトプラグ３４２ｃに接続されることにより、第３層の表面配線３４５ｃと第３層の表面配線との間に容量Ｃが構成される。
【００５９】
図１８では、インダクタンス（Ｌ）の図示を省略しているが、例えば、最上層の表面配線になっている第３層の表面配線３４５ａ，３４５ｂ，３４５ｃ，３４５ｄの内のいずれかを円形、渦巻き状、メアンダライン状等の形状にすることによりインダクタンス（Ｌ）を実現できる。又、図１８に示す機能素子チップ３１ijは、図１４（ａ）に示したのと同様に、ＭＥＭＳ関連部品用ウェハ３１Ｗを用意し、このＭＥＭＳ関連部品用ウェハ３１Ｗの表面上に、逐次露光して、マトリクス状に２次元配置された各チップ領域の内の一つのチップ領域として、ＭＥＭＳ関連部品用ウェハ３１Ｗから分割して切り出せばよい。又、必要に応じて、ダイシング後に機能素子チップ３１ijの厚み調整を行えばよい。
【００６０】
例2−４（立体構造部品）：
ＭＥＭＳ関連部品のチップとして、ハードウェアライブラリーに用意される機能素子３の更に他の構造例として、例えば、図１９に示すような段差配線３４６を有する立体構造部品のチップも採用可能である。図１９に示す立体構造部品としての機能素子３は、厚さ５０μｍ〜３５０μｍの第１導電型（ｐ型）の半導体基板（Ｓｉ基板）である機能素子チップ３１ijと、機能素子チップ３１ijの上部に設けられた凹部３１sと、機能素子チップ３１ijの上面から凹部３１sの表面にかけて設けられたＳｉＯ2膜等の絶縁膜からなるフィールド絶縁膜３３５と、フィールド絶縁膜３３５の上面に沿って、機能素子チップ３１ijの上面側から凹部３１sの側面を経て、凹部３１sの底面にかけて設けられた段差配線３４６とを備える。更に、凹部３１sの右側の機能素子チップ３１ijの上面に位置するフィールド絶縁膜３３５の上には、上面配線３４７が、段差配線３４６とは、電気的に独立して設けられている。
【００６１】
図１９に示す機能素子チップ３１ijも、図１４（ａ）に示したのと同様に、ＭＥＭＳ関連部品用ウェハ３１Ｗを用意し、このＭＥＭＳ関連部品用ウェハ３１Ｗの表面上に、逐次露光して、マトリクス状に２次元配置された各チップ領域の内の一つのチップ領域として、ＭＥＭＳ関連部品用ウェハ３１Ｗから分割して切り出せばよい。又、必要に応じて、ダイシング後に機能素子チップ３１ijの厚み調整を行えばよい。
【００６２】
本発明の第１の実施の形態に係る実装体は、サイズの小型化と高性能化を達成が可能であると同時に、図１４〜図１９に例示した機能素子３を含めて、種々の機能素子をハードウェアライブラリー（機能素子ライブラリー）として予め用意しておくことにより、オーダーメードによる小量多品種の高性能モジュール等を、迅速に且つ安価に製造できる。
【００６３】
（第２の実施の形態）
第１の実施の形態に係る実装体では、図１に示したように、両側のチップ収納凹部の深さが等しく、中央のチップ収納凹部の深さがチップ両側のチップ収納凹部よりも深い貫通孔となっている例を示したが、図２１（ｂ）に例示したような有底の凹部のみとし、貫通孔がないトポロジーでも構わない。
【００６４】
即ち、本発明の第２の実施の形態に係る実装体は、図２１（ｂ）に示すように、実装チップ１１ijと（添え字のｉ，ｊは、それぞれ、基板用ウェハの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）、実装チップ１１ijの上部に設けられたチップ収納凹部１１sと、実装チップ１１ijの上面からチップ収納凹部１１sの表面にかけて設けられたＳｉＯ2膜等の絶縁膜からなる上面保護絶縁膜１１３と、上面保護絶縁膜１１３の表面に沿って、実装チップ１１ijの上面側からチップ収納凹部１１sの側面を経て、チップ収納凹部１１sの底面にかけて設けられた段差配線であるカソード配線１１５と、チップ収納凹部１１sの右側の実装チップ１１ijの上面に位置する上面保護絶縁膜１１３の上に、カソード配線１１５とは電気的に独立して設けられたアノードランド配線１１６と、チップ収納凹部１１sの底面においてカソード配線１１５にカソード電極５１２を接続した面発光レーザＬＤijと、面発光レーザＬＤijの最上層に位置するアノード電極５３１を囲み、アノードランド配線１１６及びカソード配線１１５の上に設けられた第１層間絶縁膜１２０ａと、第１層間絶縁膜１２０ａ上に設けられ、アノード電極５３１とアノードランド配線１１６とを相互を電気的に接続するアノード接続配線５３２（図２１（ｂ）では、その一部の図示を省略している。）と、アノード接続配線５３２の上に設けられた第２層間絶縁膜１２０ｂと、第２層間絶縁膜１２０ｂ上に設けられ、第１層間絶縁膜１２０ａと第２層間絶縁膜１２０ｂからなる複合膜を貫通するコンタクトホールを介して、アノードランド配線１１６及びカソード配線１１５に接続される実装配線１２２ｂ，１２２ａとを備える。第２層間絶縁膜１２０ｂが、本発明の上面側配線用絶縁膜として機能している。実装配線１２２ｂとアノードランド配線１１６との電気的な接続、及び実装配線１２２ａとカソード配線１１５との電気的な接続を、それぞれ達成するために、アノードランド配線１１６及びカソード配線１１５の上のコンタクトホールには、それぞれコンタクトプラグ１２１ｂ，１２１ａが埋め込まれている。
【００６５】
面発光レーザＬＤijは、図２１（ａ）に模式的にその断面図を示すように、カソード電極（ｎ側電極）５１２と、カソード電極５１２にオーミック接続するようにカソード電極５１２の上に設けられた第２導電型（ｎ型）のカソードコンタクト層５２１と、カソードコンタクト層５２１の上に設けられたｎ側ブラッグ反射膜層５２２と、ｎ側ブラッグ反射膜層５２２の上に、両側を電流制限領域５１３で囲まれて設けられた活性層（発光層）５２３と、活性層５２３の上に設けられたｐ側ブラッグ反射膜層５２４と、ｐ側ブラッグ反射膜層５２３の上に設けられた第１導電型（ｐ型）のアノードコンタクト層５２５と、アノードコンタクト層５２５の上にリング状に設けられ、アノードコンタクト層５２５にオーミック接続するアノード電極５３１とを備える。アノード電極５３１は、断面図上では、２つに分離して表現されているが、紙面の手前と奥で連続している。電流制限領域５１３はイオン注入で高比抵抗化した半導体層でも、酸化膜やポリイミド膜等の絶縁膜でも構わない。そして、面発光レーザＬＤijの底面のカソード電極５１２と、チップ収納凹部の底部の上面との間には導電性ペースト等の接着層１７８が介在することにより、面発光レーザＬＤijはチップ収納凹部に固定されている。実装チップ１１ijの裏面には、下面保護絶縁膜１１４が設けられている。
【００６６】
実装チップ１１ijとしては、厚さ４５０μｍ〜１２００μｍ程度のシリコン（Ｓｉ）等の半導体チップが例示できるが、必ずしも半導体チップに限られるものではない。例えば、半導体チップ以外に、セラミック、樹脂又は耐熱ガラス等の高比抵抗材料チップ、半絶縁性材料チップ若しくは絶縁体材料チップが採用可能である。半導体チップの具体例としては、従来のＬＳＩ等と同様な、厚さ４５０μｍ〜１０００μｍ程度で、直径１００ｍｍφ〜３００ｍｍφの半導体ウェハを２０ｍｍ×２０ｍｍ〜５０ｍｍ×５０ｍｍ程度の所望の大きさのチップ領域として切り出した半導体チップが実装チップ１１ijとして採用可能である。
【００６７】
第１の実施の形態に係る実装体では、図１に示したように、実装チップ１１ijを貫通する機能素子チップ３１ijの貫通孔に貫通配線３１１ａ，３１１ｂi，３１１ｃが設けられ、貫通配線３１１ａ，３１１ｂi，３１１ｃを介して、実装チップ１１ijの上面の表面配線３１４ａ，３１４ｂi，３１４ｃと実装チップ１１ijの下面（裏面）の裏面配線３１７ａ，３１７ｂi，３１７ｃとがそれぞれ独立した経路で、互いに電気的に接続することにより、裏面配線３１７ａ，３１７ｂi，３１７ｃが、第１の実施の形態に係る実装体の入出力端子として機能していたが、第２の実施の形態に係る実装体には貫通配線がないので、実装チップ１１ijの上面側の第１層間絶縁膜１２０ａと第２層間絶縁膜１２０ｂからなる複合膜上に設けられた実装配線１２２ｂ，１２２ａが、実装体の入出力端子として機能する。
【００６８】
第２の実施の形態に係る実装体によれば、図２１（ｂ）に示すように実装配線１２２ｂ，１２２ａのパターンを微細化できるので、実装体の全体の大きさを従来のパッケージやモジュールよりも小型化し、寄生インピーダンスを最小化することにより、高周波特性を改善できる。しかも、第２の実施の形態に係る実装体によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【００６９】
−−第２の実施の形態に係る実装体の製造方法−−
図２０〜図２１を用いて、本発明の第２の実施の形態に係る実装体の製造方法を説明する。なお、以下に述べる実装体の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である：
（イ）先ず、基板用ウェハ１１Ｗを用意し、この基板用ウェハ１１Ｗの表面（上面）上に、フォトレジストを塗布し、ステップ・アンド・リピート方式等によるフォトリソグラフィ技術によりフォトレジストを、逐次露光することで、基板用ウェハ１１Ｗの表面にマトリクス状に２次元配置された各チップ領域にチップ収納凹部開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハ１１ＷをＲＩＥ法等でエッチングして、基板用ウェハ１１Ｗの上面から内部に向かうチップ収納凹部１１sを形成する。図４（ｄ）に示したのと同様に、ステップ・アンド・リピート方式等でエッチング用マスクのパターンを形成しているので、実際には基板用ウェハ１１Ｗの表面に２次元配置された各チップ領域のそれぞれに、チップ収納凹部１１sが形成される。例えば１５０ｍｍφの基板用ウェハ１１Ｗであれば、２０ｍｍ×３０ｍｍのチップ領域が、図４（ｄ）に示したのと同様に、基板用ウェハ１１Ｗの表面に２０個割り当てられるが、チップ領域の面積を小さくすれば、２０個以上の配置が可能であることは勿論である。チップ収納凹部１１sの開口に用いたフォトレジストを除去後、基板用ウェハ１１Ｗの全面を熱酸化し、図２０に示すように、各チップ領域において、基板用ウェハ１１Ｗの上面からチップ収納凹部１１sの表面に渡るＳｉＯ2膜の上面保護絶縁膜１１３及び基板用ウェハ１１Ｗの下面に下面保護絶縁膜１１４を形成する。
【００７０】
（ロ）次に、上面保護絶縁膜１１３の上に、スパッタリング法等の指向性の低い手法でＡｌやＡｌ合金等の金属膜を、チップ収納凹部１１sの側面にも十分堆積するように形成する。そして、この金属膜上に、フォトレジストを塗布し、ステップ・アンド・リピート方式等によりフォトレジストを、逐次露光することで、各チップ領域毎に、アノード／カソード配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、金属膜をパターニングしてアノード／カソード配線を得る。即ち、図２０（ｂ）に示すように、上面保護絶縁膜１１３の表面に沿って、基板用ウェハ１１Ｗの上面側からチップ収納凹部１１sの側面を経て、チップ収納凹部１１sの底面にかけての段差配線としてカソード配線１１５をパターニングし、同時に、チップ収納凹部１１sの右側の基板用ウェハ１１Ｗの上面に位置する上面保護絶縁膜１１３の上に、カソード配線１１５とは電気的に独立してアノードランド配線１１６をパターニングする。なお、チップ収納凹部１１sの側面へのフォトリソグラフィ技術が困難な場合は、チップ収納凹部１１sの側面が基板用ウェハ１１Ｗの上面に対して直角よりも小さな角度で交わるようにテーパ状側壁を有するようにしてもよい。又、チップ収納凹部１１sの側面が、基板用ウェハ１１Ｗの上面に対して直角である垂直側壁の場合は、互いに異なる斜め方向からの露光を交互に行う２重露光をしてもよく、図２７を用いて後述するようなプレスによる金属膜の折り曲げ加工を用いてもよい。
【００７１】
（ハ）そして、チップ収納凹部１１sの底部の上面に、導電性ペースト等の接着層１７８を塗布した後、図２１（ａ）に断面図を示した面発光レーザＬＤijを、チップ収納凹部１１sの内部に収納する。面発光レーザＬＤijの底面側のカソード電極５１２とチップ収納凹部１１sの底部の上面との間には、接着層１７８が介在することにより、面発光レーザＬＤijはチップ収納凹部１１sに固定される。実際には、基板用ウェハ１１Ｗの表面には複数のチップ領域が２次元配置されているので、図７に示したのと同様に、複数のチップ領域に対応する複数のチップ収納凹部１１sに、面発光レーザＬＤijがそれぞれ収納され、２次元配置される（添え字のｉ，ｊは、基板用ウェハ１１Ｗの表面に２次元的に割り当てられるチップ領域のレイアウトで決まる整数である。）。
【００７２】
（ニ）その後、チップ収納凹部１１sの内部に収納された面発光レーザＬＤijの上に第１層間絶縁膜１２０ａを形成する。第１層間絶縁膜１２０ａとしては、感光性ドライフィルム等の樹脂層の他、真空蒸着法、スパッタリング法、塗布ガラスの塗布法（ＳＯＧ法）若しくは低温ＣＶＤで形成した酸化膜層等の絶縁膜でも構わない。第１層間絶縁膜１２０ａとして感光性ドライフィルムを用いた場合は、この感光性ドライフィルムに対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域において、感光性ドライフィルムに面発光レーザＬＤijの最上層の配線であるアノード電極５３１の一部をそれぞれ露出するコンタクトホールを開口する。第１層間絶縁膜１２０ａとして、ＳＯＧ法等による絶縁膜を形成した場合は、第１層間絶縁膜１２０ａ上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして第１層間絶縁膜１２０ａをＲＩＥ法等でエッチングして、各チップ領域において、第１層間絶縁膜１２０ａに、アノード電極５３１の一部をそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、第１層間絶縁膜１２０ａの上に、真空蒸着法、スパッタリング法等の周知の手法を用いてＡｌやＡｌ合金等の金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、面発光レーザＬＤijのアノード電極５３１とアノードランド配線１１６とを相互を電気的に接続するアノード接続配線５３２形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域において、金属膜をパターニングして、アノード電極５３１とアノードランド配線１１６とを相互を電気的に接続するアノード接続配線５３２を形成する。
【００７３】
（ホ）その後、アノード接続配線５３２の上に上面側配線用絶縁膜として第２層間絶縁膜１２０ｂを形成する。第２層間絶縁膜１２０ｂとしては、感光性ドライフィルム等の樹脂層の他、真空蒸着法、スパッタリング法、ＳＯＧ法若しくは低温ＣＶＤで形成した酸化膜層等の絶縁膜でも構わない。第２層間絶縁膜１２０ｂとして感光性ドライフィルムを用いた場合は、この感光性ドライフィルムに対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域において、感光性ドライフィルムにアノードランド配線１１６及びカソード配線１１５の一部をそれぞれ露出するコンタクトホールを開口する。第２層間絶縁膜１２０ｂとして、ＳＯＧ法等による絶縁膜を形成した場合は、第２層間絶縁膜１２０ｂ上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして第１層間絶縁膜１２０ａと第２層間絶縁膜１２０ｂからなる複合膜をＲＩＥ法等で貫通するようにエッチングして、各チップ領域において、第１層間絶縁膜１２０ａと第２層間絶縁膜１２０ｂからなる複合膜にアノードランド配線１１６及びカソード配線１１５の一部をそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、アノードランド配線１１６及びカソード配線１１５のそれぞれの上部の一部に設けられたコンタクトホールに、コンタクトプラグ１２１ｂ，１２１ａを埋め込こみ、コンタクトプラグ１２１ｂ，１２１ａの上端と第２層間絶縁膜１２０ｂの上面が平坦になるようにＣＭＰ等の平坦化処理を行う。平坦化処理後、第２層間絶縁膜１２０ｂの上に、真空蒸着法、スパッタリング法等の周知の手法を用いてＡｌやＡｌ合金等の金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域において、金属膜をパターニングして、図２１（ｂ）に示すように、アノードランド配線１１６及びカソード配線１１５に、コンタクトプラグ１２１ｂ，１２１ａを介して接続される実装配線１２２ｂ，１２２ａを形成する。
【００７４】
（ヘ）実装配線１２２ｂ，１２２ａの上をパッシベーション膜や封止用の樹脂によって保護した後、或いは図１と同様にキャップ用ウェハで封止して保護した後、図４（ｄ）や図７に示したのと同様に、基板用ウェハ１１Ｗの表面にグリッド状に設定されたダイシングラインＧ11に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分ければ、本発明の第２の実施の形態に係る実装体が完成する。
【００７５】
第２の実施の形態に係る実装体の製造方法によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【００７６】
（第３の実施の形態）
第１の実施の形態に係る実装体では、図１に示したように、両側のチップ収納凹部の深さが等しく、中央のチップ収納凹部の深さがチップ両側のチップ収納凹部よりも深い貫通孔となっている３つのチップ収納凹部を有する例を示し、第２の実施の形態に係る実装体では、図２１（ｂ）に例示したような有底の凹部のみが存在して貫通孔がないトポロジーを示したが、逆に、有底の凹部がなく、貫通孔のみが存在するトポロジーでも構わない。
【００７７】
即ち、本発明の第３の実施の形態に係る実装体は、図２３（ｂ）に示すように、実装チップ１１ijと（添え字のｉ，ｊは、それぞれ、基板用ウェハの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）、実装チップ１１ijの中央部に設けられた上面から下面まで貫通する円筒状の貫通孔１１tpの内部に収納された円柱状の貫通配線部品チップ６１ijとを備える。
【００７８】
貫通配線部品チップ６１ijの上面には上面保護絶縁膜６１２が、貫通配線部品チップ６１ijの下面には下面保護絶縁膜６１３が形成され、上面保護絶縁膜６１２、貫通配線部品チップ６１ij及び下面保護絶縁膜６１３を貫通する貫通孔を介して、貫通配線６１１が設けられている。貫通配線６１１の上端には、貫通配線６１１よりも外径の大きな円板状の金属層からなる上面ランド（コンタクト端子）６２１が上面保護絶縁膜６１２上まで延在して設けられ、貫通配線６１１の下端には、貫通配線６１１よりも外径の大きな円板状の金属層からなる下面ランド（コンタクト端子）６２２が下面保護絶縁膜６１３の下面まで延在して設けられている。よって、貫通配線６１１を介して、貫通配線部品チップ６１ijの上面の上面ランド６２１と貫通配線部品チップ６１ijの下面（裏面）の下面ランド６２２とが互いに電気的に接続される。
【００７９】
図２３（ｂ）では、配線用絶縁膜や配線用絶縁膜に設けられる実装配線の図示を省略しているが、第１の実施の形態に係る実装体と同様に、上面ランド６２１の上に、上面側配線用絶縁膜を設け、この上面側配線用絶縁膜上に上面側実装配線をパターニングし、上面側配線用絶縁膜に開口されたコンタクトホールを介して、上面ランド６２１と上面側実装配線とを電気的に接続することができる。電気的な接続を達成するために、上面ランド６２１の上のコンタクトホールには、それぞれコンタクトプラグを埋め込めばよい。同様に、下面ランド６２２の下に、下面側配線用絶縁膜を設け、この下面側配線用絶縁膜下に下面側実装配線をパターニングし、下面側配線用絶縁膜に開口されたコンタクトホールを介して、下面ランド６２２と下面側実装配線とを電気的に接続することができる。電気的な接続を達成するために、下面ランド６２２の下のコンタクトホールには、それぞれコンタクトプラグを埋め込めば、下面側実装配線と上面側実装配線とが貫通配線６１１を介して接続される。よって、第３の実施の形態に係る実装体によれば、下面ランド６２２に接続される下面側実装配線を実装チップ１１ijの上面側において、上面側実装配線に接続される電気配線や電気回路等への入出力端子として機能させることが可能である。
【００８０】
実装チップ１１ijとしては、厚さ４５０μｍ〜１２００μｍ程度のシリコン（Ｓｉ）等の半導体チップが例示できるが、必ずしも半導体チップに限られるものではない。例えば、半導体チップ以外に、セラミック、樹脂又は耐熱ガラス等の高比抵抗材料チップ、半絶縁性材料チップ若しくは絶縁体材料チップが採用可能である。半導体チップの具体例としては、従来のＬＳＩ等と同様な、厚さ４５０μｍ〜１０００μｍ程度で、直径１００ｍｍφ〜３００ｍｍφの半導体ウェハを２０ｍｍ×２０ｍｍ〜５０ｍｍ×５０ｍｍ程度の所望の大きさのチップ領域として切り出した半導体チップが実装チップ１１ijとして採用可能である。
【００８１】
第３の実施の形態に係る実装体によれば、上面ランド６２１に接続される上面側実装配線（図示省略。）や下面ランド６２２に接続される下面側実装配線（図示省略。）のパターンを微細化できるので、実装体の全体の大きさを従来のパッケージやモジュールよりも小型化し、寄生インピーダンスを最小化することにより、高周波特性を改善できる。しかも、第３の実施の形態に係る実装体によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【００８２】
−−第３の実施の形態に係る実装体の製造方法−−
図２２〜図２３を用いて、本発明の第３の実施の形態に係る実装体の製造方法を説明する。なお、以下に述べる実装体の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である：
（イ）先ず、基板用ウェハ１１Ｗを用意し、この基板用ウェハ１１Ｗの表面（上面）上に、フォトレジストを塗布し、フォトリソグラフィ技術によりフォトレジストを、逐次露光することで、基板用ウェハ１１Ｗの表面にマトリクス状に２次元配置された各チップ領域の中央部に貫通孔開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハ１１ＷをイオンミリングやＲＩＥ法等でエッチングして、基板用ウェハ１１Ｗの上面から下面まで貫通する、貫通孔１１tpを各チップ領域のそれぞれの中央部に開口する。基板用ウェハ１１Ｗとしては、入手の容易性から、例えば、５０〜１０００Ωｃｍ程度の（１００）面を主表面とするｐ型シリコンウェハ等の半導体ウェハが例示できるが、必ずしも半導体ウェハに限られるものではない。例えば、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板が採用可能であるが、後述するように、フォトリソグラフィ技術等の半導体プロセス技術を適用する上で、セラミック基板、樹脂基板又は耐熱ガラス基板等の他の基板も、半導体ウェハと同様な１００ｍｍφ〜３００ｍｍφの円盤状のウェハ形状であることが好ましい。
【００８３】
（ロ）そして、貫通孔１１tpの内周面に導電性ペースト等の接着層を塗布した後、貫通孔１１tpの中に貫通配線部品チップ６１ijを挿入し、貫通配線部品チップ６１ijの外周面と貫通孔１１tpの内周面との間に介在した接着層により、貫通配線部品チップ６１ijを貫通孔１１tpに固定する。或いは、貫通配線部品チップ６１ijを貫通孔１１tpの内部に収納した際に、常に締めしろができる、はめあい公差となるように、貫通配線部品チップ６１ijの外径と、貫通孔１１tpの内径を選んでおいて、基板用ウェハ１１Ｗを加熱した状態で低温の貫通配線部品チップ６１ijを挿入して焼きばめ類似のはめあいをしてもよい。或いは、貫通配線部品チップ６１ijの外径にテーパを持たせて、貫通配線部品チップ６１ijの下部が貫通孔１１tpに挿入されたときに、奥の方（基板用ウェハ１１Ｗの底面側）で締めしろができるようにして圧入してもよい。実際には基板用ウェハ１１Ｗの表面には複数のチップ領域が２次元配置されているので、図７に示したのと同様に、複数のチップ領域に対応する複数の貫通孔１１tpのそれぞれに、貫通配線部品チップ６１ijが収納される（添え字のｉ，ｊは、それぞれ、基板用ウェハ１１Ｗの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）。
【００８４】
（ハ）その後、貫通孔１１tpの内部に収納された貫通配線部品チップ６１ijの上に上面側配線用絶縁膜を、基板用ウェハ１１Ｗの裏面側に下面側配線用絶縁膜を形成する。上面側配線用絶縁膜及び下面側配線用絶縁膜としては、感光性ドライフィルム等の樹脂層の他、真空蒸着法、スパッタリング法、ＳＯＧ法若しくは低温ＣＶＤで形成した酸化膜層等の絶縁膜でも構わない。上面側配線用絶縁膜として感光性ドライフィルムを用いた場合は、この感光性ドライフィルムに対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域のそれぞれにおいて、感光性ドライフィルムに貫通配線部品チップ６１ijの上面ランド６２１の一部をそれぞれ露出するコンタクトホールを開口する。上面側配線用絶縁膜として、ＳＯＧ法等による絶縁膜を形成した場合は、上面側配線用絶縁膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして上面側配線用絶縁膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、上面側配線用絶縁膜に、上面ランド６２１の一部をそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、上面側配線用絶縁膜の上に、真空蒸着法、スパッタリング法等の周知の手法を用いてアルミニウム（Ａｌ）やＡｌ合金等の金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、上面ランド６２１に電気的に接続される上面側実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、金属膜をパターニングして、上面ランド６２１にそれぞれ接続される上面側実装配線を形成する。この際、上面側実装配線と同一の金属膜によって、上面ランド６２１の上のコンタクトホールには、コンタクトプラグが埋め込まれる。なお、先に上面ランド６２１の上のコンタクトホールに、高融点金属のコンタクトプラグを埋め込んだ後、ＣＭＰ等により、上面側配線用絶縁膜の上面とコンタクトプラグの上面が同一平面となるように平坦化した後、ＡｌやＡｌ合金等の金属膜を全面に堆積し、その後、フォトリソグラフィ技術とＲＩＥ法等により、金属膜をパターニングして、コンタクトプラグに接続される上面側実装配線を形成してもよい。逐次露光して、微細なパターンの上面側実装配線を形成できるので、実装体を小型化し、高周波特性を改善できる。
【００８５】
（ニ）下面側配線用絶縁膜として感光性ドライフィルムを用いた場合は、上面側と同様に、感光性ドライフィルムに対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域において、貫通配線部品チップ６１ijの下面ランド６２２の一部を露出するコンタクトホールを開口する。下面側配線用絶縁膜として、ＳＯＧ法等による絶縁膜を形成した場合は、上面側と同様に、下面側配線用絶縁膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして下面側配線用絶縁膜をＲＩＥ法等でエッチングして、各チップ領域において、下面側配線用絶縁膜に、下面ランド６２２の一部を露出するコンタクトホールを開口する。コンタクトホールの開口後、上面側と同様に、下面側配線用絶縁膜の上に、真空蒸着法、スパッタリング法等の周知の手法を用いてＡｌやＡｌ合金等の金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、貫通配線部品チップ６１ijに電気的な入出力を行う下面側実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域において、金属膜をパターニングして、下面ランド６２２に接続される下面側実装配線を形成する。この際、下面側実装配線と同一の金属膜によって、下面ランド６２２の上のコンタクトホールには、コンタクトプラグが埋め込まれる。なお、先に下面ランド６２２の上のコンタクトホールに、高融点金属のコンタクトプラグを埋め込んだ後、ＣＭＰ等により、下面側配線用絶縁膜の下面とコンタクトプラグの下面が同一平面となるように平坦化した後、ＡｌやＡｌ合金等の金属膜を全面に堆積し、その後、フォトリソグラフィ技術とＲＩＥ法等により、金属膜をパターニングして、コンタクトプラグに接続される下面側実装配線を形成してもよい。
【００８６】
（ホ）上面側実装配線の上、及び下面側実装配線の下をパッシベーション膜や封止用の樹脂によって保護した後、或いは図１と同様に、上面側実装配線側をキャップ用ウェハで封止して保護した後、図４（ｄ）や図７に示したのと同様に、基板用ウェハ１１Ｗの表面にグリッド状に設定されたダイシングラインＧ11に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分ければ、本発明の第３の実施の形態に係る実装体が完成する。
【００８７】
第３の実施の形態に係る実装体の製造方法によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【００８８】
（第４の実施の形態）
第１の実施の形態に係る実装体では、図１に示したように、両側のチップ収納凹部の深さが等しく、中央のチップ収納凹部の深さがチップ両側のチップ収納凹部よりも深い貫通孔となり、実装チップ１１ijを貫通する貫通配線部品チップとして機能素子チップ３１ijが用いられ、機能素子チップ３１ijの貫通孔に貫通配線３１１ａ，３１１ｂi，３１１ｃが設けられることにより、貫通配線３１１ａ，３１１ｂi，３１１ｃを介して、実装チップ１１ijの上面の表面配線３１４ａ，３１４ｂi，３１４ｃと実装チップ１１ijの下面（裏面）の裏面配線３１７ａ，３１７ｂi，３１７ｃとを、それぞれ独立した経路で互いに電気的に接続し、裏面配線３１７ａ，３１７ｂi，３１７ｃを、第１の実施の形態に係る実装体の入出力端子として機能させていたが、実装チップ１１ij自身が貫通配線を作り込んでいれば、機能素子チップ３１ijのような貫通配線部品チップは不要となる。
【００８９】
即ち、本発明の第４の実施の形態に係る実装体に用いる実装チップ１１ij（添え字のｉ，ｊは、それぞれ、基板用ウェハの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）の上面には、図２４に示すように、上面保護絶縁膜１１７が設けられ、実装チップ１１ijの下面には下面保護絶縁膜１１８が形成されているが、実装チップ１１ijの周辺部に、上面保護絶縁膜１１７、実装チップ１１ij及び下面保護絶縁膜１１８を貫通する複数の貫通孔が設けられ、この複数の貫通孔を介して、複数の貫通配線１６１ａ，１６１ｂ，……が実装チップ１１ijを貫通するように設けられている。
【００９０】
図２４において左側の周辺部近傍に位置する貫通配線１６１ａの上端には貫通配線１６１ａより外径の大きな円板状の金属からなる上面ランド１６２ａが上面保護絶縁膜１１７上まで延在して設けられ、貫通配線１６１ａの下端には貫通配線１６１ａより外径の大きな円板状の金属からなる下面ランド１６３ａが下面保護絶縁膜１１８の下面まで延在して設けられている。右側の周辺部近傍に位置する貫通配線１６１ｂの上端には貫通配線１６１ｂより外径の大きな円板状の金属からなる上面ランド１６２ｂが上面保護絶縁膜１１７上まで延在して設けられ、貫通配線１６１ｂの下端には貫通配線１６１ｂより外径の大きな円板状の金属からなる下面ランド１６３ｂが下面保護絶縁膜１１８の下面まで延在して設けられている。よって、貫通配線１６１ａを介して、実装チップ１１ijの上面の上面ランド１６２ａと実装チップ１１ijの下面（裏面）の下面ランド１６３ａとが電気的に接続され、貫通配線１６１ｂを介して、実装チップ１１ijの上面の上面ランド１６２ｂと実装チップ１１ijの下面（裏面）の下面ランド１６３ｂとが、貫通配線１６１ａの経路とは、独立に、電気的に接続されている。このように、実装チップ１１ij自身が複数の貫通配線１６１ａ，１６１ｂを作り込んでいるので、第４の実施の形態に係る実装体では、図２４に例示したように、有底の凹部であるチップ収納凹部のみが存在して、貫通配線部品チップを収納するためのチップ収納凹部としての貫通孔がないトポロジーである。
【００９１】
そして、本発明の第４の実施の形態に係る実装体は、図２４において左側の上面ランド１６２ａの上に下地金属膜１６６ａを介して一方の端部を固定し、他方の端部の下地金属膜１６６ａの下面を、チップ収納凹部の底面に設けられたパッド配線１６４の上面に接合させた、エヤーギャップ部を有するビーム状の段差配線である上面側実装配線１６７ａと、図２４において右側の上面ランド１６２ｂの上に下地金属膜１６６ｂを介して固定された上面側実装配線１６７ｂとを備える。そして、本発明の第４の実施の形態に係る実装体は、更に、チップ収納凹部の底部に位置する上面側実装配線１６７ａの上面に選択的に設けられた導電性ペースト等の接着層１７９と、接着層１７９に底面側のカソード電極５１２を接続して、チップ収納凹部の内部に収納され固定された面発光レーザＬＤijと、両端に設けたコンタクトバンプ１３７ij，１３８ijを介して、面発光レーザＬＤijの最上層の配線として機能しているアノード接続配線５３２と上面側実装配線１６７ｂとを電気的に接続するアノード配線１３６ijと、下面に樹脂１２ijのパターンを有し、面発光レーザＬＤij、アノード配線１３６ijや上面側実装配線１６７ａ，１６７ｂ等を、樹脂１２ijのパターンを接着層として用いて、基板用ウェハ１１Ｗとキャップ用ウェハ１３５との間の空間を密閉し、封止する封止キャップチップ１３５ijとを備える。面発光レーザＬＤijは、既に図２１（ａ）を用いて説明したのとほぼ同様な構造であるが、カソード電極（ｎ側電極）５１２と、カソード電極５１２にオーミック接続するようにカソード電極５１２の上に設けられた第２導電型（ｎ型）のカソードコンタクト層５２１と、カソードコンタクト層５２１の上に設けられたｎ側ブラッグ反射膜層５２２と、ｎ側ブラッグ反射膜層５２２の上に、両側を電流制限領域５１３で囲まれて設けられた活性層（発光層）５２３と、活性層５２３の上に設けられたｐ側ブラッグ反射膜層５２４と、ｐ側ブラッグ反射膜層５２３の上に設けられた第１導電型（ｐ型）のアノードコンタクト層５２５と、アノードコンタクト層５２５の上にリング状に設けられ、アノードコンタクト層５２５にオーミック接続するアノード電極５３１とを備える。そして、アノード電極５３１は、その周囲をアノード絶縁膜５１１で囲まれ、アノード電極５３１とアノード絶縁膜５１１の上には、最上層の配線として、アノード電極５３１に接続されるアノード接続配線５３２が設けられている。
【００９２】
図２４では、実装チップ１１ijの下面保護絶縁膜１１８側に設けられる実装配線の図示を省略しているが、第１の実施の形態に係る実装体と同様に、同様に、下面ランド１６３ａ，１６３ｂ，……の下に、下面側配線用絶縁膜を設け、この下面側配線用絶縁膜下に下面側実装配線をパターニングし、下面側配線用絶縁膜に開口されたコンタクトホールを介して、下面ランド１６３ａ，１６３ｂ，……と下面側実装配線とを電気的に接続することができる。電気的な接続を達成するために、下面ランド１６３ａ，１６３ｂ，……の下のコンタクトホールには、それぞれコンタクトプラグを埋め込めば、下面側実装配線と上面側実装配線とが複数の貫通配線１６１ａ，１６１ｂ，……を介して接続される。よって、第４の実施の形態に係る実装体によれば、下面ランド１６３ａ，１６３ｂ，……に接続される下面側実装配線を実装チップ１１ijの上面側に実装される面発光レーザＬＤijの入出力端子として機能させることが可能である。
【００９３】
実装チップ１１ijとしては、厚さ４５０μｍ〜１２００μｍ程度のシリコン（Ｓｉ）等の半導体チップが例示できるが、必ずしも半導体チップに限られるものではない。例えば、半導体チップ以外に、セラミック、樹脂又は耐熱ガラス等の高比抵抗材料チップ、半絶縁性材料チップ若しくは絶縁体材料チップが採用可能である。半導体チップの具体例としては、従来のＬＳＩ等と同様な、厚さ４５０μｍ〜１０００μｍ程度で、直径１００ｍｍφ〜３００ｍｍφの半導体ウェハを２０ｍｍ×２０ｍｍ〜５０ｍｍ×５０ｍｍ程度の所望の大きさのチップ領域として切り出した半導体チップが実装チップ１１ijとして採用可能である。封止キャップチップ１３５ij を構成する材料は、実装される面発光レーザＬＤijの発光波長を考慮して、発光波長に対して透明な材料となるように設計され選定されているので、封止キャップチップ１３５ijを介して、面発光レーザＬＤijの出力光を有効に取り出すことができる。
【００９４】
第４の実施の形態に係る実装体によれば、上面ランド６２１に接続される上面側実装配線１６７ａ，１６７ｂ，……、及び下面ランド１６３ａ，１６３ｂ，……に接続される下面側実装配線（図示省略。）のパターンを微細化できるので、実装体の全体の大きさを従来のパッケージやモジュールよりも小型化し、寄生インピーダンスを最小化することにより、面発光レーザＬＤijの高周波特性を改善でき、又、従来よりも低コストで、実装体を製造することが可能である。
【００９５】
図２４に示す模式図では、面発光レーザＬＤijを実装する場合を例示的に説明したが、第４の実施の形態に係る実装体が実装する対象となる素子は、面発光レーザＬＤijに限定されるものではなく、面発光レーザＬＤij以外の多品種の素子が実装可能である。よって、第４の実施の形態に係る実装体によれば、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【００９６】
−−第４の実施の形態に係る実装体の製造方法−−
図２５〜図２７を用いて、本発明の第４の実施の形態に係る実装体の製造方法を説明する。なお、以下に述べる実装体の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である：
（イ）先ず、基板用ウェハ１１Ｗを用意し、この基板用ウェハ１１Ｗの表面（上面）上に、フォトレジストを塗布し、フォトリソグラフィ技術によりフォトレジストを、逐次露光して、基板用ウェハ１１Ｗの表面にマトリクス状に２次元配置された各チップ領域の周辺部に貫通孔開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハ１１ＷをイオンミリングやＲＩＥ法等でエッチングして、基板用ウェハ１１Ｗの上面から下面まで貫通する、複数の貫通孔１１pa，１１pb，…を各チップ領域のそれぞれの周辺部に開口する。複数の貫通孔１１pa，１１pb，…の開孔に用いたフォトレジストを除去し、新たなフォトレジストを基板用ウェハ１１Ｗの上面上に塗布し、フォトリソグラフィ技術により新たなフォトレジストを、逐次露光して、基板用ウェハ１１Ｗの表面にマトリクス状に２次元配置された各チップ領域の中央部にチップ収納凹部開口用のパターンを形成する。次いで、この新たなフォトレジストをマスクにして基板用ウェハ１１ＷをＲＩＥ法等でエッチングして、図２５（ａ）に示すように、基板用ウェハ１１Ｗの上面から内部に向かうチップ収納凹部１１sを各チップ領域の中央部に形成する。基板用ウェハ１１Ｗとしては、入手の容易性から、例えば、５０〜１０００Ωｃｍ程度の（１００）面を主表面とするｐ型シリコンウェハ等の半導体ウェハが例示できるが、必ずしも半導体ウェハに限られるものではない。例えば、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板が採用可能であるが、後述するように、フォトリソグラフィ技術等の半導体プロセス技術を適用する上で、セラミック基板、樹脂基板又は耐熱ガラス基板等の他の基板も、半導体ウェハと同様な１００ｍｍφ〜３００ｍｍφの円盤状のウェハ形状であることが好ましい。
【００９７】
（ロ）チップ収納凹部１１sのエッチング後にチップ収納凹部１１sの形成に用いた新たなフォトレジストを除去し、基板用ウェハ１１Ｗの表面の全面を熱酸化し、複数の貫通孔１１pa，１１pb，……の内壁を含めて基板用ウェハ１１Ｗの全面に厚さ５０〜３５０ｎｍのシリコン酸化膜を形成することにより、基板用ウェハ１１Ｗの上面に上面保護絶縁膜１１７を形成し、基板用ウェハ１１Ｗの下面に下面保護絶縁膜１１８を形成する（なお、複数の貫通孔１１pa，１１pb，……の内壁に形成される酸化膜は、便宜上、その図示を省略している。）。その後、銅（Ｃｕ）板等の金属製の底板を、基板用ウェハ１１Ｗの下面に接する。その後、Ｃｕの電解メッキによりＣｕの金属膜を、複数の貫通孔１１pa，１１pb，……の内部の底板の上に堆積する。更に、引き続き、Ｃｕの電解メッキを継続し、厚メッキにより、複数の貫通孔１１pa，１１pb，……の内部を埋め戻し、更に、複数の貫通孔１１pa，１１pb，……の上端から基板用ウェハ１１Ｗの上面上にまではみ出すまで、厚メッキを継続する。その後、厚メッキにより基板用ウェハ１１Ｗの上面にまではみ出したＣｕの金属膜を、ＣＭＰ法等によって、基板用ウェハ１１Ｗの上面が露出するまで除去すれば、図２５（ｂ）に示すように、基板用ウェハ１１Ｗの上面の上面保護絶縁膜１１７が、複数の貫通孔１１pa，１１pb，……の上端を含めて平坦化され、基板用ウェハ１１Ｗの下面の下面保護絶縁膜１１８が、複数の貫通孔１１pa，１１pb，……の下端を含めて平坦化され、複数の貫通孔１１pa，１１pb，……の内部に貫通配線１６１ａ，１６１ｂ，……が形成される。なお、複数の貫通配線１６１ａ，１６１ｂ，……のそれぞれは、予め柱状に成形して用意された導体棒を複数の貫通孔１１pa，１１pb，……の内部に導入して形成してもよく、或いは、貫通配線１６１ａ，１６１ｂ，……に挿入可能な外径を有する複数の導体球、又は複数の導体棒等を用意し、これらの複数の導体球、又は複数の導体棒等を複数の貫通孔１１pa，１１pb，……の内部に導入後に、互いに熱圧着や溶融により接続して形成しても構わない。
【００９８】
（ハ）その後、上面保護絶縁膜１１７の上に、真空蒸着やスパッタリング法等により、ＡｌやＡｌ合金等の金属膜を、チップ収納凹部１１sの内部を含めて堆積させる。そして、この金属膜上に、第３のフォトレジストを塗布し、第３のフォトレジストを、逐次露光して、各チップ領域毎に、ランド／パッド配線形成用のパターンを形成する。次いで、この第３のフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、金属膜をパターニングしてランド／パッド配線を得る。即ち、図２５（ｃ）に示すように、チップ収納凹部１１sの底面の上面保護絶縁膜１１７の上にパッド配線１６４を形成すると同時に、図２５（ｃ）において左側の貫通配線１６１ａの上端には貫通配線１６１ａより外径の大きな円板状の金属からなる上面ランド１６２ａを、上面保護絶縁膜１１７上まで延在して設け、図２５（ｃ）において右側の貫通配線１６１ｂの上端には貫通配線１６１ｂより外径の大きな円板状の金属からなる上面ランド１６２ｂを、上面保護絶縁膜１１７上まで延在して設ける。その後、基板用ウェハ１１Ｗの下面が上になるように、基板用ウェハ１１Ｗを裏返しにして、下面保護絶縁膜１１８の上に、真空蒸着やスパッタリング法等により、ＡｌやＡｌ合金等の金属膜を堆積させる。そして、この金属膜上に、第４のフォトレジストを塗布し、第４のフォトレジストを、逐次露光して、各チップ領域毎に、下面ランド配線形成用のパターンを形成する。次いで、この第４のフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、金属膜をパターニングして下面ランド配線を得る。即ち、図２５（ｃ）において左側の貫通配線１６１ａの下端には貫通配線１６１ａより外径の大きな円板状の金属からなる下面ランド１６３ａを、下面保護絶縁膜１１８の下まで延在して設け、図２５（ｃ）において右側の貫通配線１６１ｂの下端には貫通配線１６１ｂより外径の大きな円板状の金属からなる下面ランド１６３ｂを、下面保護絶縁膜１１８の下まで延在して設ける。
【００９９】
（ニ）そして、その後、基板用ウェハ１１Ｗの上面の上面保護絶縁膜１１７が上になるように、基板用ウェハ１１Ｗの表裏を戻して、上面ランド１６２ａ，１６２ｂ，……の上に、図２５（ｄ）に示すように、架橋絶縁膜１１９を形成する。架橋絶縁膜１１９としては、基板用ウェハ１１Ｗの上面側に設けられたチップ収納凹部１１sの内部を空洞として、架橋絶縁膜１１９がチップ収納凹部１１sに蓋をするように架橋する必要があるので、適度な剛性を有する感光性ドライフィルムが好ましい。この感光性ドライフィルムからなる架橋絶縁膜１１９に対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域において、架橋絶縁膜１１９に上面ランド１６２ａ，１６２ｂ，……の上部の一部を露出するコンタクトホールを開口する。このコンタクトホールに、真空蒸着法、スパッタリング法等の周知の手法を用いて、モリブデン（Ｍｏ），ニッケル（Ｎｉ）等の高融点金属のコンタクトプラグ１６５ａ，１６５ｂ，……を埋め込む。コンタクトプラグ１６５ａ，１６５ｂ，……をコンタクトホールに埋め込んで、コンタクトプラグ１６５ａ，１６５ｂ，……を、それぞれ上面ランド１６２ａ，１６２ｂ，……に接続した後、ＣＭＰ法等により、コンタクトプラグ１６５ａ，１６５ｂ，……の上端と架橋絶縁膜１１９の上面が平坦になるよう平坦化する。その後、図２５（ｅ）に示すように、コンタクトプラグ１６５ａ，１６５ｂ，……の上端と架橋絶縁膜１１９の上面に、真空蒸着法、スパッタリング法等の周知の手法を用いてニッケル（Ｎｉ）等の下地金属膜１６６を０．０５〜０．３μｍ程度の厚さで全面に堆積する。
【０１００】
（ホ）この下地金属膜１６６の上に、厚さ５〜１５μｍ程度の感光性ドライフィルムからなるダマシン配線用絶縁膜１６８を形成する。この感光性ドライフィルムからなるダマシン配線用絶縁膜１６８に対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域において、ダマシン配線用絶縁膜１６８に実装配線形成用のダマシン溝を形成する。そして、このダマシン溝にＮｉ、銅（Ｃｕ）、金（Ａｕ）等の金属を埋め込み、ＣＭＰ法等により上面を平坦化して、図２５（ｆ）に示すように、上面側実装配線１６７ａ及び１６７ｂのパターンを形成する。上面側実装配線１６７ａ及び１６７ｂに用いる金属としては、下地金属膜１６６との密着性がよく、且つ下地金属膜１６６とエッチング特性の異なる金属が好ましい。その後、図２５（ｇ）に示すように、感光性ドライフィルムからなるダマシン配線用絶縁膜１６８を溶剤で溶かし、下地金属膜１６６の一部を露出させる。更に、露出した下地金属膜１６６を上面側実装配線１６７ａ及び１６７ｂのパターンをマスクとして選択的にエッチング除去し、架橋絶縁膜１１９の一部を露出させる。そして、更に、感光性ドライフィルムからなる架橋絶縁膜１１９を溶剤で溶かし、図２５（ｈ）に示すような、上面ランド１６２ａの上の端部を固定端として片持ち梁状に固定された上面側実装配線１６７ａと、上面ランド１６２ｂ上に固定された上面側実装配線１６７ｂのパターンを形成する。
【０１０１】
（ヘ）一方、図２７（ａ）に示すような先端に凸部を有するマイクロ金型をプレスヘッド９５として、予め用意しておく。図２７（ａ）に示すプレスヘッド９５の凸部の先端を、片持ち梁状に固定された上面側実装配線１６７ａの自由端側に押し当て、上面側実装配線１６７ａを折り曲げ、図２７（ｂ）に示すように、上面側実装配線１６７ａの自由端側の下地金属膜１６６の下面を、チップ収納凹部１１sの底面に設けられたパッド配線１６４の上面に接合させて、エヤーギャップ部を有するビーム状の段差配線を形成する。プレスヘッド９５によるプレス工程は、各チップ領域毎に逐次行ってもよく、図２７（ａ）に示すような凸部を基板用ウェハ１１Ｗの全面に、各チップ領域に位置合わせして複数個配列したプレスヘッド９５を用意して、一括処理してもよい。
【０１０２】
（ト）そして、図２８（ｂ）に示すように、チップ収納凹部１１sの底部に位置する上面側実装配線１６７ａの上面に、導電性ペースト等の接着層１７９を選択的に塗布する。そして、図２８（ａ）に断面図を示した面発光レーザＬＤijを、図２８（ｂ）に示すチップ収納凹部１１sに位置合わせし、図２９に示すように、面発光レーザＬＤijをチップ収納凹部１１sの内部に収納し、固定する。面発光レーザＬＤijの底面側のカソード電極５１２とチップ収納凹部１１sの底部の上面との間に接着層１７９が介在することにより、面発光レーザＬＤijはチップ収納凹部１１sに固定される。実際には、基板用ウェハ１１Ｗの表面には複数のチップ領域が２次元配置されているので、図７に示したのと同様に、複数のチップ領域に対応する複数のチップ収納凹部１１sに、面発光レーザＬＤijがそれぞれ収納され、２次元配置される（添え字のｉ，ｊは、基板用ウェハ１１Ｗの表面に２次元的に割り当てられるチップ領域のレイアウトで決まる整数である。）。
【０１０３】
（チ）一方、図３０（ａ）に示すように、基板用ウェハ１１Ｗと同一の１００ｍｍφ〜３００ｍｍφの円盤状のキャップ用ウェハ１３５を用意する。キャップ用ウェハ１３５としては、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板が採用可能である。キャップ用ウェハ１３５としてシリコンウェハを採用した場合は、キャップ用ウェハ１３５を熱酸化して一方の面に熱酸化膜からなる絶縁膜、他方の面に熱酸化膜からなる絶縁膜を形成してもよい。そして、各チップ領域のそれぞれにおいて、アノード配線１３６ij、及びアノード配線１３６ijの両端に設けたコンタクトバンプ１３７ij，１３８ijのパターンを逐次露光を利用して形成する。更に、図３０（ａ）に示すように、封止用の樹脂１２ijのパターンを逐次露光を利用して形成し、封止キャップ基板を形成する。この封止キャップ基板のアノード配線１３６ij及び樹脂１２ijのパターンを、基板用ウェハ１１Ｗの各チップ領域のそれぞれに位置合わせする。基板用ウェハ１１Ｗとキャップ用ウェハ１３５の外形サイズを同一にしておき、基板用ウェハ１１Ｗとキャップ用ウェハ１３５のそれぞれにオリエンテーションフラット等の位置合わせ用切り欠き部を設けておけば、封止キャップ基板のアノード配線１３６ij及び樹脂１２ijのパターンと、基板用ウェハ１１Ｗの各チップ領域のそれぞれとは、簡単に位置合わせ可能であり、図３１に示すように、面発光レーザＬＤij、アノード配線１３６ijやその他の実装配線等は、樹脂１２ijのパターンを接着層として用いて、基板用ウェハ１１Ｗとキャップ用ウェハ１３５との間の空間に密閉され、封止される。
【０１０４】
（リ）面発光レーザＬＤij等が基板用ウェハ１１Ｗとキャップ用ウェハ１３５との間の空間に、封止用の樹脂１２ijによって封止された後、図３１に示したように、基板用ウェハ１１Ｗの表面にグリッド状に設定されたダイシングラインＣＬj-1，ＣＬj，……に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分ければ、図２４に示したような、本発明の第４の実施の形態に係る実装体が完成する。
【０１０５】
第４の実施の形態に係る実装体の製造方法によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。特に、逐次露光して、微細なパターンの上面側実装配線を形成できるので、実装体を小型化し、高周波特性を改善できる。
【０１０６】
なお、上記の第４の実施の形態に係る実装体の製造方法では、面発光レーザＬＤijを実装する場合を例示的に説明したが、面発光レーザＬＤijに限定されるものではなく、面発光レーザＬＤij以外の多品種の素子が実装可能であるので、第４の実施の形態に係る実装体の製造方法によれば、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【０１０７】
（第４の実施の形態の変形例）
図２４を用いて説明した実装チップ１１ijは、実装チップ１１ijの周辺部に、上面保護絶縁膜１１７、実装チップ１１ij及び下面保護絶縁膜１１８を貫通する複数の貫通孔が設けられ、この複数の貫通孔を介して、複数の貫通配線１６１ａ，１６１ｂ，……が実装チップ１１ijを貫通するように設けられている構造を例示したが、実装チップ１１ijを貫通する貫通孔の位置は、周辺部近傍に限定されるものではなく、実装体の設計仕様により、任意の位置に選定可能であり、例えば、図３２に示すように、実装チップ１１ijの中央部に位置しても構わない。又、チップ収納凹部の底部に、貫通孔が設けられ、この貫通孔を介して、貫通配線が実装チップ１１ijを貫通するように設けられていても構わない。実装チップ１１ijの中央部において、実装チップ１１ij自身が貫通配線を作り込んでいれば、機能素子チップ３１ijのような貫通配線部品チップは不要となることは、図２４を用いた実装体と同様である。更に、チップ収納凹部の側壁は垂直側壁に限定されず、図３２に示すようなテーパ形状の側壁を有するメサ型（船型）の断面形状の船型チップ収納凹部でも構わない。
【０１０８】
即ち、図３２に示すように、本発明の第４の実施の形態の変形例に係る実装体に用いる実装チップを切り出す基板用ウェハ上に割り当てられたチップ領域１１ＣＡij（添え字のｉ，ｊは、それぞれ、基板用ウェハの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）のそれぞれの中央部に船型チップ収納凹部が設けられている。そして、それぞれのチップ領域１１ＣＡijの上面側には、図３２に示すように、上面保護絶縁膜１１９ａが設けられ、チップ領域１１ＣＡijの下面には下面保護絶縁膜１１９ｂが形成されているが、船型チップ収納凹部の底部の中央に、上面保護絶縁膜１１９ａ、チップ領域１１ＣＡij及び下面保護絶縁膜１１９ｂを貫通する貫通孔が設けられ、この貫通孔を介して、貫通配線１７２がチップ領域１１ＣＡijを貫通するように設けられている。
【０１０９】
貫通配線１７２の上端には貫通配線１７２より外径の大きな円板状の金属からなる上面ランド１７１が上面保護絶縁膜１１９ａの内部に埋め込まれるようにして設けられ、貫通配線１７２の下端には貫通配線１７２より外径の大きな円板状の金属からなる下面ランド１７３が下面保護絶縁膜１１９ｂの下面まで延在して設けられている。よって、貫通配線１７２を介して、チップ領域１１ＣＡijの上面の上面ランド１７１とチップ領域１１ＣＡijの下面（裏面）の下面ランド１７３とが電気的に接続されている。このように、チップ領域１１ＣＡij自身が船型チップ収納凹部の底部の中央部に貫通配線１７２を作り込んでいるので、第４の実施の形態の変形例に係る実装体では、図３２に例示したように、有底の凹部であるチップ収納凹部のみが存在して、貫通配線部品チップを収納するためのチップ収納凹部としての貫通孔がないトポロジーである。
【０１１０】
そして、本発明の第４の実施の形態の変形例に係る実装体に用いる実装チップの基礎となるチップ領域１１ＣＡijは、図３２において船型チップ収納凹部の左側に位置するチップ領域１１ＣＡijの上面から、船型チップ収納凹部の底面に向かって、船型チップ収納凹部の側壁に沿って設けられた段差配線である実装配線１７４を備える。
【０１１１】
−−第４の実施の形態の変形例に係る実装体に用いるチップ領域の製造方法−−
図３２（ａ）及び（ｂ）を用いて、本発明の第４の実施の形態の変形例に係る実装体に用いる実装チップの基礎となるチップ領域１１ＣＡijの製造方法を説明する。なお、以下に述べるチップ領域１１ＣＡijの製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である：
（イ）先ず、基板用ウェハを用意し、この基板用ウェハの表面（上面）上に、フォトレジストを塗布し、フォトリソグラフィ技術によりフォトレジストを、逐次露光して、基板用ウェハの表面にマトリクス状に２次元配置された各チップ領域１１ＣＡijの中央部にチップ収納凹部開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハをＲＩＥ法等でエッチングして、基板用ウェハの上面から内部に向かう船型チップ収納凹部を各チップ領域１１ＣＡijの中央部に形成する。基板用ウェハとしては、入手の容易性から、例えば、５０〜１０００Ωｃｍ程度の（１００）面を主表面とするｐ型シリコンウェハ等の半導体ウェハが例示できるが、必ずしも半導体ウェハに限られるものではない。例えば、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板が採用可能であるが、後述するように、フォトリソグラフィ技術等の半導体プロセス技術を適用する上で、セラミック基板、樹脂基板又は耐熱ガラス基板等の他の基板も、半導体ウェハと同様な１００ｍｍφ〜３００ｍｍφの円盤状のウェハ形状であることが好ましい。
【０１１２】
（ロ）そして、船型チップ収納凹部の開孔に用いたフォトレジストを除去し、新たなフォトレジストを基板用ウェハの上面上に塗布し、フォトリソグラフィ技術により新たなフォトレジストを、逐次露光して、基板用ウェハの表面にマトリクス状に２次元配置された各チップ領域１１ＣＡijの船型チップ収納凹部の底部の中央に貫通孔開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハをイオンミリングやＲＩＥ法等でエッチングして、基板用ウェハの上面から下面まで貫通する、貫通孔を各チップ領域１１ＣＡijのそれぞれの船型チップ収納凹部の中央に開口する。
【０１１３】
（ハ）船型チップ収納凹部のエッチング後に、船型チップ収納凹部の形成に用いた新たなフォトレジストを除去し、基板用ウェハの表面の全面を熱酸化し、貫通孔の内壁を含めて基板用ウェハの全面に厚さ５０〜３５０ｎｍのシリコン酸化膜を形成することにより、基板用ウェハの上面に上面保護絶縁膜１１９ａを形成し、基板用ウェハの下面に下面保護絶縁膜１１９ｂを形成する。その後、Ｃｕ板等の金属製の底板を、基板用ウェハの下面に接する。その後、Ｃｕの電解メッキによりＣｕの金属膜を、貫通孔の内部の底板の上に堆積する。更に、引き続き、Ｃｕの電解メッキを継続し、厚メッキにより、貫通孔の内部を埋め戻し、更に、貫通孔の上端から船型チップ収納凹部の底部にまではみ出すまで、厚メッキを継続し貫通配線１７２を形成する。その後、厚メッキにより船型チップ収納凹部の底部にまではみ出した貫通配線１７２の上端部を、イオンミリング法等によって、貫通配線１７２の上端部の周辺の上面保護絶縁膜１１９ａの一部や基板用ウェハの一部を除去しながら、エッチバックする。このエッチバックにより、貫通配線１７２の上端部は、最初に形成された貫通孔の深さより短くなり、貫通配線１７２の上端部の周辺の上面保護絶縁膜１１９ａの一部と基板用ウェハの一部がエッチングされて、貫通配線１７２の上端部の周辺にランド形成用凹部ができる。なお、貫通配線１７２のそれぞれは、予め柱状に成形して用意された導体棒を貫通孔の内部に導入して形成してもよく、或いは、貫通配線１７２に挿入可能な外径を有する複数の導体球、又は複数の導体棒等を用意し、これらの複数の導体球、又は複数の導体棒等を貫通孔の内部に導入後に、互いに熱圧着や溶融により接続して形成しても構わない。
【０１１４】
（ニ）その後、上面保護絶縁膜１１９ａの上に、真空蒸着やスパッタリング法等により、ＡｌやＡｌ合金等の金属膜を、船型チップ収納凹部の内部を含めて堆積させる。そして、この金属膜上に、第３のフォトレジストを塗布し、第３のフォトレジストを、逐次露光して、各チップ領域１１ＣＡij毎に、上面ランド形成用のパターンを形成する。次いで、この第３のフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域１１ＣＡijのそれぞれにおいて、金属膜をパターニングして上面ランド１７１を得る。即ち、図３２（ａ）に示すように、船型チップ収納凹部の底面の貫通配線１７２の上端には貫通配線１７２より外径の大きな円板状の金属からなる上面ランド１７１が、上面保護絶縁膜１１９ａの内部に埋め込まれるようにして設けられる。その後、基板用ウェハの下面が上になるように、基板用ウェハを裏返しにして、下面保護絶縁膜１１９ｂの上に、真空蒸着やスパッタリング法等により、ＡｌやＡｌ合金等の金属膜を堆積させる。そして、この金属膜上に、第４のフォトレジストを塗布し、第４のフォトレジストを、逐次露光して、各チップ領域１１ＣＡij毎に、下面ランド配線形成用のパターンを形成する。次いで、この第４のフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域１１ＣＡijのそれぞれにおいて、金属膜をパターニングして下面ランド１７３を得る。即ち、図３２（ａ）において左側の貫通配線１７２の下端には貫通配線１７２より外径の大きな円板状の金属からなる下面ランド１７３を、下面保護絶縁膜１１９ｂの下まで延在して設ける。
【０１１５】
（ホ）そして、その後、基板用ウェハの上面の上面保護絶縁膜１１９ａが上になるように、基板用ウェハの表裏を戻して、船型チップ収納凹部の内面を含む基板用ウェハの上面の全面に、真空蒸着法、スパッタリング法等の周知の手法を用いてＮｉ等の下地金属膜を０．０５〜０．３μｍ程度の厚さで全面に堆積する。そして、この下地金属膜の上に、第５のフォトレジストを塗布し、第５のフォトレジストを、逐次露光して、図３２（ａ）に示すように、上面ランド１７１の上にのみ下地金属膜１６６を残す。更に、図３２（ａ）に示すように、船型チップ収納凹部に蓋をするように架橋して上面側配線用絶縁膜１６９を形成する。上面側配線用絶縁膜１６９としては、基板用ウェハの上面側に設けられた船型チップ収納凹部の内部を空洞として、架橋する必要があるので、適度な剛性を有する感光性ドライフィルムが好ましい。この感光性ドライフィルムからなる上面側配線用絶縁膜１６９に対し、直接、逐次露光することで、上面側配線用絶縁膜１６９に実装配線形成用のダマシン溝を形成する。そして、このダマシン溝にＮｉ、Ｃｕ、Ａｕ等の金属を埋め込み、ＣＭＰ法等により上面を平坦化して、図３２（ａ）に示すように、実装配線１７４のパターンを形成する。
【０１１６】
（ヘ）その後、感光性ドライフィルムからなる上面側配線用絶縁膜１６９を溶剤で溶かし、船型チップ収納凹部の左側に凸部として位置するチップ領域１１ＣＡijの上面から、船型チップ収納凹部の中央に向かって、凸部側の端部を固定端として片持ち梁状に固定された実装配線１７４のパターンを形成する。そして、図２７（ａ）に示したのと同様な先端に凸部を有するマイクロ金型をプレスヘッドを用いて、片持ち梁状に固定された実装配線１７４の自由端側を底部に向かって押し下げ、実装配線１７４を折り曲げ、図３２（ｂ）に示すように、実装配線１７４の自由端側の下面を、船型チップ収納凹部の底面に設けられた下地金属膜１６６の上面に接合させて、船型チップ収納凹部の側壁に沿ってテーパ状に延在する段差配線を形成する。
【０１１７】
図３２（ｂ）に示すチップ領域１１ＣＡijが完成した後は、既に図２８〜図３１を用いて説明したのと同様に、船型チップ収納凹部の底部に位置する実装配線１７４の上面に、導電性ペースト等の接着層を塗布し、面発光レーザ等の種々の素子を実装配線１７４上に搭載すればよい。更に、封止キャップ基板を用いて、実装配線１７４上に搭載した素子を密閉し、封止すればよい。そして、封止工程の後、ダイヤモンドブレード等のダイシング手段により、各チップ領域１１ＣＡijに設定されたチップサイズに切り分ければ、本発明の第４の実施の形態の変形例に係る実装体が完成する。
【０１１８】
このように、第４の実施の形態の変形例に係る実装体の製造方法によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。特に、逐次露光して、微細なパターンの上面側実装配線を形成できるので、実装体を小型化し、高周波特性を改善でき、従来よりも低コストで、実装体を製造することが可能であり、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【０１１９】
なお、図３２に示した本発明の第４の実施の形態の変形例に係る構造において、図２４を用いて説明した実装チップ１１ijと同様に、実装チップの周辺部に、更に、上面保護絶縁膜１１９ａ、実装チップ及び下面保護絶縁膜１１９ｂを貫通する貫通孔を設け、この貫通孔を介して、貫通配線が実装チップを貫通するように設けてもよい。このようにすれば、例えば、船型チップ収納凹部の底部の中央に設けられた貫通孔を介した貫通配線１７２をカソード配線、実装チップの周辺部に設けられた貫通孔を介した貫通配線をアノード配線とする入出力配線等の、多様なトポロジーの入出力配線を構成可能である。
【０１２０】
（第５の実施の形態）
第１の実施の形態に係る実装体では、図１に示したように、両側に深さの等しいチップ収納凹部２ｈ、４ｈが２つあり、これらの２つのチップ収納凹部２ｈ、４ｈの中央に、貫通孔となっているチップ収納凹部３ｈを設け、３つのチップ収納凹部２ｈ、３ｈ、４ｈが連続して一体の凹部となっている構造例を示したが、複数のチップ収納凹部は独立して設けられてもよく、図３３に例示したような互いに深さの異なる有底の凹部のみとし、貫通孔がないトポロジーでも構わない。
【０１２１】
即ち、本発明の第５の実施の形態に係る実装体は、図３３に示すように、実装チップ１１ijと（添え字のｉ，ｊは、それぞれ、基板用ウェハの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）、実装チップ１１ijの上部に、深さが異なって、独立に形成された２つのチップ収納凹部と、実装チップ１１ijの上面から２つのチップ収納凹部の表面にかけて設けられたＳｉＯ2膜等の絶縁膜からなる上面保護絶縁膜１１９ａと、上面保護絶縁膜１１９ａの表面に沿って、実装チップ１１ijの上面側から浅いチップ収納凹部の側面を経て、浅いチップ収納凹部の底面にかけて設けられた段差配線であるカソード配線１７１と、浅いチップ収納凹部の右側の実装チップ１１ijの上面に位置する上面保護絶縁膜１１９ａの内部に埋め込まれ、カソード配線１７１とは電気的に独立して設けられたアノードプラグ（アノード配線）１７２と、深いチップ収納凹部１１drの底部の上面に、導電性ペースト等の接着層１７３介して接着されたＬＳＩチップである機能素子２と、浅いチップ収納凹部１１srの底部の上面に、導電性ペースト等の接着層１７４を介して接着された面発光レーザＬＤijと、機能素子２及び面発光レーザＬＤijの上に設けられた上面側配線用絶縁膜１６９と、上面側配線用絶縁膜１６９に設けられたコンタクトホールを介して、機能素子２の最上層の配線２２５ａ，２２５ｃ、面発光レーザＬＤijの最上層のアノード接続配線５３２、アノードプラグ１７２にそれぞれ接続される実装配線１７５ａ，１７５ｂ，１７５ｃ，１７５ｄとを備える。面発光レーザＬＤijは、既に図２１（ａ）を用いて説明したのとほぼ同様な構造であるが、カソード電極（ｎ側電極）５１２と、カソード電極５１２にオーミック接続するようにカソード電極５１２の上に設けられた第２導電型（ｎ型）のカソードコンタクト層５２１と、カソードコンタクト層５２１の上に設けられたｎ側ブラッグ反射膜層５２２と、ｎ側ブラッグ反射膜層５２２の上に、両側を電流制限領域５１３で囲まれて設けられた活性層（発光層）５２３と、活性層５２３の上に設けられたｐ側ブラッグ反射膜層５２４と、ｐ側ブラッグ反射膜層５２３の上に設けられた第１導電型（ｐ型）のアノードコンタクト層５２５と、アノードコンタクト層５２５の上にリング状に設けられ、アノードコンタクト層５２５にオーミック接続するアノード電極５３１とを備える。そして、アノード電極５３１は、その周囲をアノード絶縁膜５１１で囲まれ、アノード電極５３１とアノード絶縁膜５１１の上には、最上層の配線として、アノード電極５３１に接続されるアノード接続配線５３２が設けられている。
【０１２２】
実装チップ１１ijとしては、厚さ４５０μｍ〜１２００μｍ程度のシリコン（Ｓｉ）等の半導体チップが例示できるが、必ずしも半導体チップに限られるものではない。例えば、半導体チップ以外に、セラミック、樹脂又は耐熱ガラス等の高比抵抗材料チップ、半絶縁性材料チップ若しくは絶縁体材料チップが採用可能である。半導体チップの具体例としては、従来のＬＳＩ等と同様な、厚さ４５０μｍ〜１０００μｍ程度で、直径１００ｍｍφ〜３００ｍｍφの半導体ウェハを２０ｍｍ×２０ｍｍ〜５０ｍｍ×５０ｍｍ程度の所望の大きさのチップ領域として切り出した半導体チップが実装チップ１１ijとして採用可能である。
【０１２３】
第５の実施の形態に係る実装体によれば、図３３に示すように実装配線１７５ａ，１７５ｂ，１７５ｃ，１７５ｄのパターンを微細化できるので、実装体の全体の大きさを従来のパッケージやモジュールよりも小型化し、寄生インピーダンスを最小化することにより、高周波特性を改善できる。しかも、第５の実施の形態に係る実装体によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【０１２４】
−−第５の実施の形態に係る実装体の製造方法−−
図３４〜図３５を用いて、本発明の第５の実施の形態に係る実装体の製造方法を説明する。なお、以下に述べる実装体の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である：
（イ）先ず、基板用ウェハ１１Ｗを用意し、この基板用ウェハ１１Ｗの表面（上面）上に、フォトレジストを塗布し、フォトリソグラフィ技術によりフォトレジストを、逐次露光して、基板用ウェハ１１Ｗの表面にマトリクス状に２次元配置された各チップ領域にチップ収納凹部開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハ１１ＷをＲＩＥ法等でエッチングして、図３４（ａ）に示すように、基板用ウェハ１１Ｗの上面から内部に向かう深いチップ収納凹部１１dr及び浅いチップ収納凹部１１srを形成する。ステップ・アンド・リピート方式等でエッチング用マスクのパターンを形成しているので、実際には基板用ウェハ１１Ｗの表面に２次元配置された各チップ領域のそれぞれに、深いチップ収納凹部１１dr及び浅いチップ収納凹部１１srが周期的に形成される。例えば１５０ｍｍφの基板用ウェハ１１Ｗであれば、２０ｍｍ×３０ｍｍのチップ領域が、図４（ｄ）に示したのと同様なレイアウトで、基板用ウェハ１１Ｗの表面に２０個割り当てられるが、チップ領域の面積を小さくすれば、２０個以上の配置が可能であることは勿論である。深いチップ収納凹部１１dr及び浅いチップ収納凹部１１srの開口に用いたフォトレジストを除去後、基板用ウェハ１１Ｗの全面を熱酸化し、図３４（ｂ）に示すように、各チップ領域において、基板用ウェハ１１Ｗの上面から深いチップ収納凹部１１dr及び浅いチップ収納凹部１１srの表面に渡るＳｉＯ2膜の上面保護絶縁膜１１９ａ及び基板用ウェハ１１Ｗの下面に下面保護絶縁膜１１９ｂを形成する。
【０１２５】
（ロ）次に、上面保護絶縁膜１１９ａの上に第２のフォトレジストを塗布し、フォトリソグラフィ技術により第２のフォトレジストを、逐次露光して、各チップ領域にアノードビア開口用のパターンを形成する。次いで、この第２のフォトレジストをマスクにして上面保護絶縁膜１１９ａをＲＩＥ法等でエッチングして、上面保護絶縁膜１１９ａにアノードプラグ埋め込み用ビアを形成する。このアノードプラグ埋め込み用ビアに、真空蒸着法、スパッタリング法等の周知の手法を用いて、チタン（Ｔｉ），Ｍｏ，Ｎｉ等の高融点金属のアノードプラグ１７２を埋め込む。アノードプラグ１７２をアノードプラグ埋め込み用ビアに埋め込んだ後、ＣＭＰ法等により、アノードプラグ１７２の上端と上面保護絶縁膜１１９ａの上面が平坦になるよう平坦化する。その後、上面保護絶縁膜１１９ａの上に、スパッタリング法等の指向性の低い手法でＡｌやＡｌ合金等の金属膜を、深いチップ収納凹部１１dr及び浅いチップ収納凹部１１srの側面にも十分堆積するように形成する。そして、この金属膜上に、第３のフォトレジストを塗布し、第３のフォトレジストを、逐次露光して、各チップ領域毎に、アノード／カソード配線形成用のパターンを形成する。次いで、この第３のフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれの浅いチップ収納凹部１１srにおいて、金属膜をパターニングしてカソード配線を得る。即ち、図３４（ｃ）に示すように、上面保護絶縁膜１１９ａの表面に沿って、基板用ウェハ１１Ｗの上面（凸部）側から浅いチップ収納凹部１１srの側面を経て、浅いチップ収納凹部１１srの底面にかけての段差配線としてカソード配線１７１をパターニングする。なお、浅いチップ収納凹部１１srの側面へのフォトリソグラフィ技術が困難な場合は、図３２に示したように、浅いチップ収納凹部１１srの側面が基板用ウェハ１１Ｗの上面に対して直角よりも小さな角度で交わるようにテーパ状側壁を有するようにしてもよい。又、浅いチップ収納凹部１１srの側面が、基板用ウェハ１１Ｗの上面に対して直角である垂直側壁の場合は、互いに異なる斜め方向からの露光を交互に行う２重露光をしてもよく、図２７を用いて説明したようなプレスによる金属膜の折り曲げ加工を用いてもよい。
【０１２６】
（ハ）そして、深いチップ収納凹部１１drの底部の上面に、導電性ペースト等の接着層１７３を、浅いチップ収納凹部１１srの底部の上面に、導電性ペースト等の接着層１７８４塗布する。その後、図３５（ｄ）に示すように、ＬＳＩチップである機能素子２を深いチップ収納凹部１１drの内部の位置に位置合わせし、面発光レーザＬＤijを浅いチップ収納凹部１１srの内部の位置に位置合わせする。その後、図３５（ｅ）に示すように、ＬＳＩチップである機能素子２を深いチップ収納凹部１１drの内部に収納し、面発光レーザＬＤijを浅いチップ収納凹部１１srの内部に固定する。機能素子２の底面と深いチップ収納凹部１１drの底部の上面との間には、接着層１７３が介在することにより、機能素子２は深いチップ収納凹部１１drに固定され、面発光レーザＬＤijの底面側のカソード電極５１２と浅いチップ収納凹部１１srの底部の上面との間には、接着層１７８が介在することにより、面発光レーザＬＤijは浅いチップ収納凹部１１srに固定される。実際には、基板用ウェハ１１Ｗの表面には複数のチップ領域が２次元配置されているので、図７に示したのと同様なレイアウトで、複数のチップ領域に対応する複数の深いチップ収納凹部１１drに、機能素子２がそれぞれ収納され、複数の浅いチップ収納凹部１１srに、面発光レーザＬＤijがそれぞれ収納されて、２次元配置される（添え字のｉ，ｊは、基板用ウェハ１１Ｗの表面に２次元的に割り当てられるチップ領域のレイアウトで決まる整数である。）。
【０１２７】
（ニ）その後、深いチップ収納凹部１１drの内部に収納された機能素子２及び浅いチップ収納凹部１１srの内部に収納された面発光レーザＬＤijの上に上面側配線用絶縁膜１６９を形成する。上面側配線用絶縁膜１６９としては、感光性ドライフィルム等の樹脂層の他、真空蒸着法、スパッタリング法、ＳＯＧ法若しくは低温ＣＶＤで形成した酸化膜層等の絶縁膜でも構わない。上面側配線用絶縁膜１６９として感光性ドライフィルムを用いた場合は、この感光性ドライフィルムに対し、直接、逐次露光して、各チップ領域のそれぞれにおいて、感光性ドライフィルムに機能素子２の最上層の配線２２５ａ，２２５ｃの一部、及び面発光レーザＬＤijの最上層の配線であるアノード接続配線５３２の一部、更には、アノードプラグ１７２の一部をそれぞれ露出するコンタクトホールを開口する。上面側配線用絶縁膜１６９として、ＳＯＧ法等による絶縁膜を形成した場合は、上面側配線用絶縁膜１６９上に、フォトレジストを塗布し、フォトレジストを、逐次露光して、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして上面側配線用絶縁膜１６９をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、上面側配線用絶縁膜１６９に、配線２２５ａ，２２５ｃの一部、アノード接続配線５３２の一部及びアノードプラグ１７２の一部をそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、上面側配線用絶縁膜１６９の上に、真空蒸着法、スパッタリング法等の周知の手法を用いてＡｌやＡｌ合金等の金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光して、配線２２５ａ，２２５ｃ，アノード接続配線５３２及びアノードプラグ１７２に電気的に接続される実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、金属膜をパターニングして、図３３に示すような、配線２２５ａ，２２５ｃ、アノード接続配線５３２、アノードプラグ１７２にそれぞれ接続される実装配線１７５ａ，１７５ｂ，１７５ｃ，１７５ｄを形成する。
【０１２８】
（ホ）実装配線１７５ａ，１７５ｂ，１７５ｃ，１７５ｄの上をパッシベーション膜や封止用の樹脂によって保護した後、或いは図１と同様にキャップ用ウェハで封止して保護し後、図４（ｄ）や図７に示したのと同様に、基板用ウェハ１１Ｗの表面にグリッド状に設定されたダイシングラインＧ11に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分ければ、本発明の第５の実施の形態に係る実装体が完成する。
【０１２９】
第５の実施の形態に係る実装体の製造方法によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【０１３０】
（第５の実施の形態の変形例）
第１の実施の形態に係る実装体では、図１に示したように、実装チップ１１ijを貫通する機能素子チップ３１ijの貫通孔に貫通配線３１１ａ，３１１ｂi，３１１ｃが設けられ、貫通配線３１１ａ，３１１ｂi，３１１ｃを介して、実装チップ１１ijの上面の表面配線３１４ａ，３１４ｂi，３１４ｃと実装チップ１１ijの下面（裏面）の裏面配線３１７ａ，３１７ｂi，３１７ｃとがそれぞれ独立した経路で、互いに電気的に接続することにより、裏面配線３１７ａ，３１７ｂi，３１７ｃが、第１の実施の形態に係る実装体の入出力端子として機能していたが、第５の実施の形態に係る実装体には貫通配線がないので、実装チップ１１ijの上面側の上面側配線用絶縁膜１６９上に設けられた実装配線１７５ａ，１７５ｂ，１７５ｃ，１７５ｄが、実装体の入出力端子として機能する。
【０１３１】
これに対し、本発明の第５の実施の形態の変形例に係る実装体に用いる実装チップ１１ijは、図３６に示すように、実装チップ１１ijの周辺部に、上面保護絶縁膜１１９ａ、実装チップ１１ij及び下面保護絶縁膜１１９ｂを貫通する複数の貫通孔が設けられ、この複数の貫通孔を介して、複数の貫通配線１８１ａ，１８１ｂ，１８１ｃ，……が実装チップ１１ijを貫通するように設けられている。そして、図３６において左側の周辺部近傍に位置する貫通配線１８１ａの上端には貫通配線１８１ａより外径の大きな円板状の金属からなる上面ランド１８３ａが上面保護絶縁膜１１９ａ上まで延在して設けられ、貫通配線１８１ａの下端には貫通配線１８１ａより外径の大きな円板状の金属からなる下面ランド１８２ａが下面保護絶縁膜１１９ｂの下面まで延在して設けられている。
【０１３２】
又、深いチップ収納凹部１１drと浅いチップ収納凹部１１srの間に位置する貫通配線１８１ｂの上端には貫通配線１８１ｂより外径の大きな円板状の金属からなる上面ランド１８３ｂが上面保護絶縁膜１１９ａ上まで延在して設けられ、貫通配線１８１ｂの下端には貫通配線１８１ｂより外径の大きな円板状の金属からなる下面ランド１８２ｂが下面保護絶縁膜１１９ｂの下面まで延在して設けられている。更に、図３６において右側の周辺部近傍に位置する貫通配線１８１ｃの上端には貫通配線１８１ｃより外径の大きな円板状の金属からなる上面ランド１８３ｃが上面保護絶縁膜１１９ａ上まで延在して設けられ、貫通配線１８１ｃの下端には貫通配線１８１ｃより外径の大きな円板状の金属からなる下面ランド１８２ｃが下面保護絶縁膜１１９ｃの下面まで延在して設けられている。
【０１３３】
よって、本発明の第５の実施の形態の変形例に係る実装体においては、貫通配線１８１ａを介して、実装チップ１１ijの上面の上面ランド１８３ａと実装チップ１１ijの下面（裏面）の下面ランド１８２ａとが電気的に接続され、貫通配線１８１ｂを介して、実装チップ１１ijの上面の上面ランド１８３ｂと実装チップ１１ijの下面（裏面）の下面ランド１８２ｂとが、貫通配線１８１ａの経路とは、独立に、電気的に接続され、実装チップ１１ijの上面の上面ランド１８３ｃと実装チップ１１ijの下面（裏面）の下面ランド１８２ｃとが、貫通配線１８１ａ，１８１ｂの経路とは、独立に、電気的に接続されている。
【０１３４】
図３６では、実装チップ１１ijの下面保護絶縁膜１１９ｂ側に設けられる実装配線の図示を省略しているが、第１の実施の形態に係る実装体と同様に、同様に、下面ランド１８２ａ，１８２ｂ，１８２ｃ，……の下に、下面側配線用絶縁膜を設け、この下面側配線用絶縁膜下に下面側実装配線をパターニングし、下面側配線用絶縁膜に開口されたコンタクトホールを介して、下面ランド１８２ａ，１８２ｂ，１８２ｃ，……と下面側実装配線とを電気的に接続することができる。電気的な接続を達成するために、下面ランド１８２ａ，１８２ｂ，１８２ｃ，……の下のコンタクトホールには、それぞれコンタクトプラグを埋め込めば、下面側実装配線と上面側実装配線とが複数の貫通配線１８１ａ，１８１ｂ，１８１ｃ，……，……を介して接続される。他は図３３に示した構造とほぼ同様であるので、重複した説明を省略する。
【０１３５】
図３６に示す第５の実施の形態の変形例に係る実装体によれば、下面ランド１８２ａ，１８２ｂ，１８２ｃ，……に接続される下面側実装配線を実装チップ１１ijの上面側に実装される機能素子２及び面発光レーザＬＤijの入出力端子として機能させることが可能である。
【０１３６】
（第６の実施の形態）
本発明の第６の実施の形態に係る実装体は、図３７に示すように、第１の実施の形態で説明した実装チップ１１ijとして示した構造の下部を、研削及び研磨等で除去して、チップの厚さを薄くして上層基板を構成し、この薄くした上層基板の下面に下面側実装配線１５１ｂ，１５１ｄ，１５１ｅ，１５１ｇ，１５１ｈを形成している。そして、この上層基板の下面側実装配線１５１ｂ，１５１ｄ，１５１ｅ，１５１ｇ，１５１ｈと、下層基板となるＵＬＳＩチップ１４の上面側の上層基板接続配線（ランド）１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……とを、バンプ１４７ｂ，１４７ｄ，１４７ｅ，１４７ｇ，１４７ｈ，……を用いて電気的に接続した縦方向に積層した３次元構造のマルチ・チップ・モジュールである。
【０１３７】
図３７に示す３次元構造のマルチ・チップ・モジュールを構成する上層基板となる実装チップ１１ijは、添え字のｉ，ｊが示すとおり、基板用ウェハの表面にマトリクス状に割り当てられたチップ領域の一つとして切り出されたチップであり、第１の実施の形態で説明したのと同様に、実装チップ１１ijの内部に設けられた、複数のチップ収納凹部の内部に、機能素子２，３，４がそれぞれ収納されている。機能素子２を構成する機能素子チップ２１の上に設けられた多層配線層の内の最上層の配線２２５ａ，２２５ｃ、機能素子３を構成する機能素子チップ３１の上に設けられた多層配線層の内の最上層の配線３１４ａ，３１４ｂi，３１４ｃ、機能素子４を構成する機能素子チップ４１の上に設けられた配線層の内の最上層の配線４４２，４４１とは、上面側実装配線５６，５２，５３によって相互に電気的に接続されている。具体的には、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の上には、上面側配線用絶縁膜１１１が設けられ、この上面側配線用絶縁膜１１１に開口されたコンタクトホールを介して、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１と、上面側実装配線５７，５６，５２，５３，５８とが電気的に接続されている。電気的な接続を達成するために、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の上のコンタクトホールには、それぞれコンタクトプラグ６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４が埋め込まれている。
【０１３８】
第１の実施の形態とは異なり、マルチ・チップ・モジュールの上層基板となる実装チップ１１ijの裏面には、機能素子２を構成する機能素子チップ２１の底面、機能素子３を構成する機能素子チップ３１の切断面、機能素子４を構成する機能素子チップ４１の底面が露出し、これらの機能素子チップ２１の底面、機能素子チップ３１の切断面、機能素子チップ４１の底面を被服するように、下面側配線用絶縁膜１５３が設けられ、下面側配線用絶縁膜１５３の下面には下面側実装配線１５１ｂ，１５１ｄ，１５１ｅ，１５１ｇ、１５１ｈ，……が設けられている。下面側配線用絶縁膜１５３に開口されたコンタクトホールを介して、機能素子チップ３１を貫通する貫通配線３１１ａと、下面側実装配線１５１ｄとが、貫通配線３１１ｂiと、下面側実装配線１５１ｅとが、貫通配線３１１ｃと下面側実装配線とが電気的に接続されている。なお、図３７に示す断面図では接続関係が示されていないが、下面側配線用絶縁膜１５３の下面には他の下面側実装配線１５１ｂ，１５１ｈが配置され、紙面の奥（若しくは手前）で、機能素子チップ３１を貫通する他の貫通配線に、それぞれ独立した配線として電気的に接続されている。電気的な接続を達成するために、貫通配線３１１ａ，３１１ｂi，３１１ｃの直下のコンタクトホールには、それぞれコンタクトプラグ１５２ａ，１５２ｂi，１５２ｃが埋め込まれている。図３７に示す断面図上で図示を省略した、他の貫通配線の直下にも、同様に、コンタクトホールが設けられ、それぞれのコンタクトホールには、それぞれコンタクトプラグが埋め込まれている。下面側実装配線１５１ｂ，１５１ｄ，１５１ｅ，１５１ｇ、１５１ｈ，……が、第６の実施の形態に係る３次元構造のマルチ・チップ・モジュールを構成する上層基板の入出力配線として機能している。
【０１３９】
一方、第６の実施の形態に係る３次元構造のマルチ・チップ・モジュールを構成する下層基板は、図３７に示すように、厚さ６００μｍ〜１０００μｍの第１導電型（ｐ型）の半導体基板（Ｓｉ基板）であるＵＬＳＩチップ１４と、ＵＬＳＩチップ１４の上部の表面近傍に埋め込まれた多数の第２導電型（ｎ型）の半導体領域１４１ａ，１４１ｂ，１４１ｃ，……を備える。半導体領域１４１ａ，１４１ｂ，１４１ｃ，……は、例えばＭＯＳトランジスタのソース領域若しくはドレイン領域である。ＵＬＳＩチップ１４としては、多数の第１導電型（ｐ型）及び第２導電型（ｎ型）の半導体領域が、ＵＬＳＩチップ１４の表面近傍に埋め込まれているが、図３７においては、便宜上、１個の半導体領域１４１ａ，１４１ｂ，１４１ｃ，……のみを模式的に図示している。又、周知のようにＭＯＳトランジスタのソース領域やドレイン領域はｐウェルやｎウェルに形成されるが、ｐウェルやｎウェル等の表示や素子分離領域の表示等も、省略している。
【０１４０】
周知のように、実際のＵＬＳＩチップは、７層〜８層以上の層間絶縁膜からなる多層配線構造が設けられているが、図３７に例示するマルチ・チップ・モジュールを構成する下層基板となるＵＬＳＩチップ１４では、素子分離絶縁膜として機能するシリコン酸化膜（ＳｉＯ2）からなるフィールド絶縁膜を含めて、層間絶縁膜の多層構造をまとめて多層積層絶縁膜１４９として模式的に表示している。そして、図３７に示した下層基板としてのＵＬＳＩチップ１４の例では、半導体領域１４１ａ，１４１ｂ，１４１ｃ，……の上には高融点金属のシリサイドからなるコンタクト領域１４２ａ，１４２ｂ，１４２ｃ；１４２ｄ，１４２ｅ，１４２ｆ；１４２ｇ，１４２ｈ，１４２ｉが設けられ、このコンタクト領域１４２ａ，１４２ｂ，１４２ｃ；１４２ｄ，１４２ｅ，１４２ｆ；１４２ｇ，１４２ｈ，１４２ｉを含むように、ＵＬＳＩチップ１４の上面には多層積層絶縁膜１４９が形成されている。図３７において、多層積層絶縁膜１４９を構成する絶縁膜中、最下層の絶縁膜中に設けられたコンタクトプラグ１４３ａ，１４３ｂ，１４３ｃ；１４３ｄ，１４３ｅ，１４３ｆ；１４３ｇ，１４３ｈ，１４３ｉがそれぞれコンタクト領域１４２ａ，１４２ｂ，１４２ｃ；１４２ｄ，１４２ｅ，１４２ｆ；１４２ｇ，１４２ｈ，１４２ｉに接続されている。多層積層絶縁膜１４９の上面には、第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈが設けられ、第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈがそれぞれコンタクトプラグ１４３ａ，１４３ｂ，１４３ｃ；１４３ｄ，１４３ｅ，１４３ｆ；１４３ｇ，１４３ｈ，１４３ｉに接続されることにより、第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈがそれぞれ、半導体領域１４１ａ，１４１ｂ，１４１ｃ，……に電気的に接続されている。第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈの上には多層積層絶縁膜１４９を構成する２層目の絶縁膜となる層間絶縁膜（（図３７の例では最上層の絶縁膜）が形成され、最上層の層間絶縁膜中に設けられたコンタクトプラグ１４５ａ，１４５ｂ，１４５ｄ，１４５ｅ，１４５ｇ，１４５ｈがそれぞれ第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈに接続されている。最上層の層間絶縁膜の上面には、第２層の表面配線（最上層の表面配線）となる上層基板接続配線１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……が設けられ、上層基板接続配線１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……がそれぞれコンタクトプラグ１４５ａ，１４５ｂ，１４５ｄ，１４５ｅ，１４５ｇ，１４５ｈに接続されることにより、上層基板接続配線１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……がそれぞれ、第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈに接続され、更に、第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈが半導体領域１４１ａ，１４１ｂ，１４１ｃ，……に電気的に接続されている。図３７では、上層基板接続配線１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……が、最上層の表面配線になっているが、図面を簡略化（模式化）しているための便宜上の表現であり、上述したように、実際のＵＬＳＩチップであれば、７層〜８層以上の多層配線構造が設けられているのであるから、実際には、図３７に模式的に例示した下層基板となるＵＬＳＩチップ１４では、上層基板に接続するためのバンプ１４７ｂ，１４７ｄ，１４７ｅ，１４７ｇ，１４７ｈ，……が配置されるランドとなる上層基板接続配線１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……と第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈとの間には、多数の表面配線層が存在する。
【０１４１】
なお、図示を省略しているが、第１の実施の形態の図１に示したのと同様に、３次元構造のマルチ・チップ・モジュールを構成する上層基板では、機能素子チップ２１，３１，４１のそれぞれの上に設けられた多層配線や、更にその上の上面側実装配線５１，５２，５３，……，５７，５８等は、樹脂を接着層として用いて、実装チップ１１ijの上に封止キャップチップを接合して、実装チップ１１ijとの封止キャップチップとの間を密閉空間として、封止した構造を、上層基板として用いても構わない。上層基板として機能する実装チップ１１ijとしては、第１の実施の形態で説明したとおり、半導体チップや、セラミック、樹脂又は耐熱ガラス等の高比抵抗材料チップ、半絶縁性材料チップ若しくは絶縁体材料チップ等が採用可能である。
【０１４２】
第６の実施の形態に係る実装体としての３次元構造のマルチ・チップ・モジュールによれば、図３７に示すように、上層基板の上面側実装配線５１，５２，５３、……，５７，５８のパターンを微細化できるので、上層基板の全体の大きさを従来のパッケージやモジュールよりも小型化し、寄生インピーダンスを最小化することにより、高周波特性を改善するとともに、上層基板と下層基板とを、バンプ１４７ｂ，１４７ｄ，１４７ｅ，１４７ｇ，１４７ｈ，……を用いて最短距離で電気的に接続して、縦方向に積層しているので、マルチ・チップ・モジュールの全体としても、寄生インピーダンスが抑制され、マルチ・チップ・モジュールの全体としての高周波特性が高い。しかも、上層基板と下層基板とを縦方向に積層した３次元構造の実装体（マルチ・チップ・モジュール）によれば、従来のマルチ・チップ・モジュールより小型化が容易であり、低コストでマルチ・チップ・モジュールを製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能なマルチ・チップ・モジュールを提供できる。
【０１４３】
−−第６の実施の形態に係るマルチ・チップ・モジュールの製造方法−−
図３８〜図３９を用いて、本発明の第６の実施の形態に係る実装体であるマルチ・チップ・モジュールの製造方法を説明する。なお、以下に述べるマルチ・チップ・モジュールの製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である：
（イ）先ず、上層基板を作製するための基板用ウェハ１１Ｗを用意し、この基板用ウェハ１１Ｗの表面（上面）上に、フォトレジストを塗布し、フォトレジストを逐次露光して、チップ収納凹部開口用のパターンを基板用ウェハ１１Ｗの表面に形成する。次いで、このフォトレジストをマスクにして基板用ウェハ１１ＷをイオンミリングやＲＩＥ法等でエッチングして、基板用ウェハ１１Ｗの上面から内部に向かうチップ収納凹部を形成する。そして、チップ収納凹部の底部の上面に、導電性ペースト等の接着層１７６，１７０，１７７を塗布し、機能素子２，３，４を、それぞれ、図３８（ａ）に示すようにチップ収納凹部の内部に収納する。その後、チップ収納凹部の内部に収納された機能素子２，３，４の上に上面側配線用絶縁膜１１１を形成する。上面側配線用絶縁膜１１１としては、感光性ドライフィルム等の樹脂層の他、真空蒸着法、スパッタリング法、ＳＯＧ法若しくは低温ＣＶＤで形成した酸化膜層等の絶縁膜でも構わない。
【０１４４】
（ロ）上面側配線用絶縁膜１１１として感光性ドライフィルムを用いた場合は、この感光性ドライフィルムに対し、直接、逐次露光して、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域のそれぞれにおいて、感光性ドライフィルムに機能素子２の最上層の配線２２５ａ，２２５ｃ、機能素子３の最上層の配線３１４ａ，３１４ｂi，３１４ｃ、機能素子４の最上層の配線４４２，４４１の一部をそれぞれ露出するコンタクトホールを開口する。上面側配線用絶縁膜１１１として、ＳＯＧ法等による絶縁膜を形成した場合は、上面側配線用絶縁膜１１１上に、フォトレジストを塗布し、フォトレジストを、逐次露光して、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして上面側配線用絶縁膜１１１をＲＩＥ法等でエッチングして、上面側配線用絶縁膜１１１に、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の一部をそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、上面側配線用絶縁膜１１１の上に、真空蒸着法、スパッタリング法等の周知の手法を用いて金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光して、複数の機能素子２，３，４の相互を電気的に接続する実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、金属膜をパターニングして、図３８（ａ）に示すような、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１にそれぞれ接続される上面側実装配線５７，５６，５２，５３，５８を形成する。この際、上面側実装配線５７，５６，５２，５３，５８と同一の金属膜によって、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の上のコンタクトホールには、それぞれコンタクトプラグ６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４が埋め込まれる。
【０１４５】
（ハ）その度、基板用ウェハ１１Ｗの下部を、機能素子２，３，４の底部が露出するまで、研削及びＣＭＰ等の研磨を用いて除去し、図３８（ｂ）に示すように、基板用ウェハ１１Ｗの厚さを薄くして上層基板に必要な厚さにする。そして、基板用ウェハ１１Ｗの表裏を逆にするように、裏返し、露出した機能素子２，３，４の底部の上に、下面側配線用絶縁膜１５３を形成する。下面側配線用絶縁膜１５３としては、感光性ドライフィルム等の樹脂層の他、真空蒸着法、スパッタリング法、ＳＯＧ法若しくは低温ＣＶＤで形成した酸化膜層等の絶縁膜が使用可能である。下面側配線用絶縁膜１５３として感光性ドライフィルムを用いた場合は、上面側と同様に、感光性ドライフィルムに対し、直接、逐次露光して、機能素子３の貫通配線３１１ａ，３１１ｂi，３１１ｃをそれぞれ露出するコンタクトホールを開口する。下面側配線用絶縁膜１５３として、ＳＯＧ法等による絶縁膜を形成した場合は、上面側と同様に、下面側配線用絶縁膜１５３上に、フォトレジストを塗布し、フォトレジストを、逐次露光して、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして下面側配線用絶縁膜１５３をＲＩＥ法等でエッチングして、下面側配線用絶縁膜１５３に、貫通配線３１１ａ，３１１ｂi，３１１ｃをそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、上面側と同様に、下面側配線用絶縁膜１５３の上に、真空蒸着法、スパッタリング法等の周知の手法を用いて金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光して、下面側実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、金属膜をパターニングして、図３９（ａ）に示すような、貫通配線３１１ａ，３１１ｂi，３１１ｃにそれぞれ接続される下面側実装配線１５１ｄ，１５１ｅ，１５１ｇを形成する。なお、図３９（ａ）に示す断面図では接続関係が示されていないが、下面側配線用絶縁膜１５３の下面には他の下面側実装配線１５１ｂ，１５１ｈが配置され、紙面の奥（若しくは手前）で、機能素子チップ３１を貫通する他の貫通配線に、それぞれ独立した配線として電気的に接続されている。この際、下面側実装配線１５１ｂ，１５１ｄ，１５１ｅ，１５１ｇ，１５１ｈと同一の金属膜によって、貫通配線３１１ａ，３１１ｂi，３１１ｃ，……の直下のコンタクトホールには、それぞれコンタクトプラグ１５２ａ，１５２ｂi，１５２ｃ，……が埋め込まれる。
【０１４６】
（ニ）上面側実装配線５７，５６，５２，５３，５８の上をパッシベーション膜や封止用の樹脂によって保護した後、或いは図１と同様にキャップ用ウェハで封止して保護した後、基板用ウェハ１１Ｗの表面にグリッド状に設定されたダイシングラインＧ11に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分ければ、上層基板が完成する。そして、最上層に、上層基板接続配線１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……を備えたＵＬＳＩチップ１４を下層基板として用意する。この下層基板の上層基板接続配線１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……をそれぞれランドとして、図３９（ｂ）に示すように、上層基板接続配線１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……のそれぞれの上に、上層基板との電気的接続を達成するためのバンプ１４７ｂ，１４７ｄ，１４７ｅ，１４７ｇ，１４７ｈ，……を配置する。そして、バンプ１４７ｂ，１４７ｄ，１４７ｅ，１４７ｇ，１４７ｈ，……を介して、上層基板と下層基板とを接続すれば、図３７に示すようなマルチ・チップ・モジュールが完成する。
【０１４７】
第６の実施の形態に係るマルチ・チップ・モジュールの製造方法によれば、従来よりも低コストで、マルチ・チップ・モジュールを製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。特に、第６の実施の形態に係るマルチ・チップ・モジュールの製造方法において、上層基板を製造する基板用ウェハ１１Ｗに、多品種の製品を小ロット毎にグループ分けして同時に配置すれば、１ロットの製造工程で、実質的に複数のロットの上層基板の製造工程を、一度に実現でき、短納期で上層基板が製造できる。多種類の上層基板を小ロットずつ生産すれば、それだけ多種類の製品を早く顧客に届けることができるので、工業的に極めて重要な効果を奏するものである。このように、第６の実施の形態に係るマルチ・チップ・モジュールの製造方法によれば、顧客の多品種・短納期・低価格の要求を満たし、同時に売上増加、低コストという製造側の要求も満たすことができ、又、生産管理も容易になり、歩留まりが向上する。
【０１４８】
（その他の実施の形態）
上記のように、本発明は第１〜第６の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１４９】
例えば、既に述べた第６の実施の形態においては、第１の実施の形態で説明した実装チップ１１ijとして示した構造のチップの厚さを薄くして上層基板を構成し、この薄くした上層基板の下面に下面側実装配線１５１ｂ，１５１ｄ，１５１ｅ，１５１ｇ，１５１ｈを形成し、下層基板となるＵＬＳＩチップ１４の上面側の上層基板接続配線（ランド）１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……とを、バンプ１４７ｂ，１４７ｄ，１４７ｅ，１４７ｇ，１４７ｈ，……を用いて電気的に接続して縦方向に積層したが、下層基板として上層基板と同様な、第１の実施の形態で説明した実装チップ１１ijを薄くした構造のチップを用いれば、貫通配線３１１ａ，３１１ｂi，３１１ｃ，……によって、上層基板と下層基板の接続ができるので、３層以上に積層したマルチ・チップ・モジュールが簡単に実現可能である。
【０１５０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に記載された発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【０１５１】
本発明の実装体は、携帯電話、高精細デジタルＴＶ、３Ｄ−ＴＶ、４−１０Ｇビット光通信モジュール等のＩＴ産業の技術分野を始め、半導体産業やＭＥＭＳ産業から得られるデバイスを取りいれた全産業用モジュールの技術分野に利用可能である。更に、環境保護や、安全・安心環境センシング、或いは、安全・安心社会のワイヤレスセンシング等の技術分野に利用可能である。特に食品・医療・プラント等の技術分野において、高信頼性を有するＬＳＩ単体、ＭＥＭＳ単体等の機能素子をコンパクトに搭載したモジュールやシステムが提供できる。更には、健康、福祉、環境等の技術分野を快適にするＬＳＩ単体、ＭＥＭＳ単体等の機能素子をコンパクトに搭載したモジュールやシステムが提供できる。又、工場、ビル、オフィース、家等を高効率にするＬＳＩ単体、ＭＥＭＳ単体等の機能素子をコンパクトに搭載したモジュールやシステムが提供できる。
【符号の説明】
【０１５２】
２ij，３ij，４ij，２，３，４…機能素子
２ａ，３ａ，４ａ…ハードウェアライブラリー
２ｈij，３ｈij，４ｈij，２ｈ，３ｈ，４ｈ，１１dr，１１sr，１１s…チップ収納凹部
１１ij…実装チップ
１１pa，１１pb，１１tp…貫通孔
１１…実装チップ
１１ＣＡij…チップ領域
１１Ｗ…基板用ウェハ
１２ij…樹脂
１３ij…封止キャップチップ
１３…封止キャップ基板
１４…ＵＬＳＩチップ
２１ij，３１ij，４１ij，２１，３１，４１…機能素子チップ
２１Ｗ…ＬＳＩ用半導体ウェハ
３１s…凹部
３１Ｗ…ＭＥＭＳ関連部品用ウェハ
４１Ｗ…ＭＥＭＳデバイス用ウェハ
５１，５２，５３，５４，５５，５６，５７，５８，１６７ａ，１６７ｂ，…上面側実装配線
６１ij…貫通配線部品チップ
６１，６２，６３，１５１ｂ，１５１ｄ，１５１ｅ，１５１ｇ，１５１ｈ，…下面側実装配線
９５…プレスヘッド
１０１ａ，１０２ａ…補強用樹脂
１１１，１６９…上面側配線用絶縁膜
１１２，１５３…下面側配線用絶縁膜
１１３，１１７，１１９ａ，３２１，６１２…上面保護絶縁膜
１１４，１１８，１１９ｂ，１１９ｃ，３２３，６１３…下面保護絶縁膜
１１５，１７１…カソード配線
１１６…アノードランド配線
１１９，１６９…架橋絶縁膜
１２０ａ…第１層間絶縁膜
１２０ｂ…第２層間絶縁膜（上面側配線用絶縁膜）
１２１ｂ，１２１ａ，１４３ａ，１４３ｂ，１４３ｃ，１４５ａ，１４５ｂ，１４５ｄ，１４５ｅ，１４５ｇ，１４５ｈ，１５２ａ，１５２ｂi，１５２ｃ，１６５ａ，１６５ｂ，２２２ａ，２２２ｂ，２２２ｃ，２２４ａ，２２４ｃ，３１３ａ，３１３ｂi，３１３ｃ，３１６ａ，３１６ｂi，３１６ｃ，３２７ａ，３２７ｂi，３２７ｃ，３４２ａ，３４２ｂ，３４２ｃ，３４４ａ，３４４ｂ，３４４ｃ，３４４ｄ，３５２ａ，３５２ｂ，３５２ｃ，３５２ｄ，３５４ａ，３５４ｂ，３５４ｄ，６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４…コンタクトプラグ
１２２ｂ，１２２ａ，１７４，１７５ａ，１７５ｂ，１７５ｃ，１７５ｄ…実装配線
１３１ij，１３５ij…封止キャップチップ
１３１Ｗ…キャップ用ウェハ
１３２，１３３…キャップ絶縁膜
１３５…キャップ用ウェハ
１３６ij…アノード配線
１３７ij，１３８ij…コンタクトバンプ
１４１ａ，１４１ｂ，１４１ｃ，２１１…半導体領域
１４２ａ，１４２ｂ，１４２ｃ，２２１ａ，２２１ｂ，２２１ｃ…コンタクト領域
１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈ，２２３ａ，２２３ｂ，２２５ａ，２２５ｃ，３１４ａ，３１４ｂi，３１４ｃ，３４３ａ，３４３ｂ，３４５ａ，３４５ｂ，３４５ｃ，３４５ｄ，３５１ａ，３５１ｂ，３５１ｃ，３５１ｄ，３５３ａ，３５３ｂ，３５３ｃ，３５３ｄ，３５５ａ，３５５ｄ…表面配線
１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，…上層基板接続配線
１４７ｂ，１４７ｄ，１４７ｅ，１４７ｇ，１４７ｈ，…バンプ
１４９…多層積層絶縁膜
１６１ａ，１６１ｂ，１８１ａ，１８１ｂ，１８１ｃ，３１１ａ，３１１ｂi，３１１ｃ，６１１…貫通配線
１６３ａ，１６３ｂ，１７３，１８２ａ，１８２ｂ，１８２ｃ，６２２…下面ランド
１６２ａ，１６２ｂ，１７１，１８３ａ，１８３ｂ，１８３ｃ，６２１…上面ランド
１６４…パッド配線
１６６，１６６ａ，１６６ｂ…下地金属膜
１６８…ダマシン配線用絶縁膜
２１３…層間絶縁膜
１７２…アノードプラグ
１７２，１７３，１７４，１７６，１７０，１７７，１７８，１７９…接着層
２１２，３３１，３３５…フィールド絶縁膜
２２５ａ，２２５ｃ，３１４ａ，３１４ｂi，３１４ｃ，４４２，４４１…配線
３１２ａ，３１２ｂi，３１２ｃ，３１５ａ，３１５ｂi，３１５ｃ…コンタクト端子
３１７ａ，３１７ｂi，３１７ｃ…裏面配線
３２２…上部層間絶縁膜
３２４…下部層間絶縁膜
３３２…第１の層間絶縁膜
３３３…第２の層間絶縁膜
３３４…抵抗配線層
３４１…第１のキャパシタ電極層
３４３ｄ…第２のキャパシタ電極層
３４６…段差配線
３４７…上面配線
４１１…下地絶縁膜
４１２，４２１…スペーサ金属層
４２２…固定端接続層
４２３，４２４…導体層
４２５…コンタクト電極層
４２６…自由端側可動接点層
４３１…自由端側配線層
４３２…スーサ配線層
４３３…自由端側固定接点層
５１１…アノード絶縁膜
５１２…カソード電極
５１３…電流制限領域
５２１…カソードコンタクト層
５２２…ｎ側ブラッグ反射膜層
５２３…活性層
５２３…ｐ側ブラッグ反射膜層
５２４…ｐ側ブラッグ反射膜層
５２５…アノードコンタクト層
５３１…アノード電極
５３２…アノード接続配線
Ｇ11，Ｇ21，Ｇ31，Ｇ41…ダイシングライン
ＬＤij…面発光レーザ
【技術分野】
【０００１】
本発明はＬＳＩチップやＭＥＭＳチップ等の多様なチップを搭載可能な実装体に係り、特に、多品種少量製品に好適な実装体及びその製造方法に関する。
【背景技術】
【０００２】
性能向上、高付加価値のために、ＬＳＩ単体やマイクロ・エレクトロ・メカニカル・システムズ（ＭＥＭＳ）単体を組み合わせて一緒にしたモジュール或いはシステムが実用化されている。現状のモジュールは、セラミック構造等の多層積層基板に、ＬＳＩ単体やＭＥＭＳ単体のベアチップをハンダボールかワイヤーボンドを用いて実装している。
【０００３】
しかしながら、新規製作のＬＳＩは高値であり、ＬＳＩが手に入りにくいいため、従来、少量生産のモジュールが低コストで製作できないという問題点があった。又、ＬＳＩ単体やＭＥＭＳ単体のベアチップをハンダボールかワイヤーボンドを用いて実装する手法では、配線が長くなり、抵抗素子や容量素子の取り付けで寄生インピーダンスが増大し、高周波特性を下げるので、高周波用の実装に向かないという問題点があった。このため、大量生産のモジュールは出回っているが、多品種少量のモジュールは安く供給されていないというのが現状である。
【０００４】
従来の多品種少量生産や多品種小ロット生産は、頻繁に生産ラインの段取り換えを行わなければならないので通常はコスト高となる問題点があった。しかしながら、多品種少量生産や多品種小ロット生産はＬＳＩやＭＥＭＳ等の機能デバイスの製造メーカにとってはどうしても達成しなければならない最重要課題である。なぜなら、多品種・短納期・低価格要求は、競合他社との競争の要であり企業の存続にかかわる問題であるからである。たとえ製品差別化ができたとしても、タイムリーに顧客に製品を届けることができなければ競合他社に負けることになる。このように、多品種少量生産や多品種小ロット生産ができるかできないかは企業の存続、盛衰を決める事項であるが、従来、ＬＳＩやＭＥＭＳ等の機能デバイスの多品種少量生産や多品種小ロット生産の有効な手法がなかった。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記問題点を鑑み、本発明は、全体の大きさの小型化と高性能化を、従来よりも低コストで実現可能で、しかも、多品種少量生産製品や多品種小ロット生産量製品の迅速対応化が可能な実装体及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の第１の態様は、(a)実装チップと、(b)この実装チップの上面側に設けられたチップ収納凹部の内部に、上面が実装チップの上面と同一レベルとなるように埋め込まれた機能素子チップと、(c)この機能素子チップの上面を含んで、実装チップの上面の上に設けられた上面側配線用絶縁膜と、(d)この上面側配線用絶縁膜上に配置され、機能素子チップと電気的に接続された上面側実装配線とを備える実装体であることを要旨とする。
【０００７】
本発明の第２の態様は、(a)上面が、複数のチップ領域を割り当て可能な面積を有する基板用ウェハの上面側に、チップ収納凹部を形成する工程と、(b)チップ収納凹部の内部に、上面が基板用ウェハの上面と同一レベルとなるように機能素子チップを埋め込む工程と、(c)この機能素子チップの上面を含んで、基板用ウェハの上面の上に上面側配線用絶縁膜を形成する工程と、 (d)この上面側配線用絶縁膜上に、機能素子チップと電気的に接続される上面側実装配線を形成する工程と、(e)チップ領域毎に、を複数のチップ領域を分割して、基板用ウェハから複数の実装チップを切り出して実装体とする工程とを含む実装体の製造方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、全体の大きさの小型化と高性能化を、従来よりも低コストで実現可能で、しかも、多品種少量生産製品や多品種小ロット生産量製品の迅速対応化が可能な実装体及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る実装体の概略を説明するための、模式的な断面図である。
【図２】第１の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その１）。
【図３】図２に示した工程断面図に対応する上面図（平面図）である（図３のIIIA−IIIA方向から見た断面図が図２（ｄ）である。）。
【図４】図４（ａ）〜（ｃ）は、図２に示した工程断面図に対応する工程で用いられるハードウェアライブラリーを例示する模式図で、図４（ｄ）は、図２に示した工程断面図に対応する工程における、基板用ウェハ上の全体のレイアウトを説明する上面図（平面図）である。
【図５】第１の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その２）。
【図６】図５に示した工程断面図に対応する上面図（平面図）である（図６のVIA−VIA方向から見た断面図が図５である。）。
【図７】図５に示した工程断面図に対応する工程における、基板用ウェハ上の全体のレイアウトを説明する上面図（平面図）である。
【図８】第１の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その３）。
【図９】第１の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その４）。
【図１０】図９に示した工程断面図に対応する上面図（平面図）である（図１０のXA−XA方向から見た断面図が図９である。）。
【図１１】第１の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その５）。
【図１２】第１の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その６）。
【図１３】図１２に示した工程断面図に対応する工程が終了した後の封止キャップ基板と実装チップとの関係を説明する上面図（平面図）である。
【図１４】図１４（ａ）は、第１の実施の形態に係る実装体に搭載する機能素子チップ（ＬＳＩチップ）が、ＬＳＩ用半導体ウェハの表面にグリッド状に設定されたダイシングラインに沿って、多数のチップとして切り出されることを説明する模式的な上面図（平面図）で、図１４（ｂ）は、多数切り出されタ機能素子チップの内の一つについて、その概略の構造を説明するための、模式的な断面図である。
【図１５】図１５（ａ）は、第１の実施の形態に係る実装体に搭載する他の機能素子チップ（ＭＥＭＳリレー）が、ＭＥＭＳデバイス用ウェハの表面にグリッド状に設定されたダイシングラインに沿って、多数のチップとして切り出されることを説明する模式的な上面図（平面図）で、図１５（ｂ）は、多数切り出されタ機能素子チップの内の一つについて、その概略の構造を説明するための、模式的な断面図である。
【図１６】図１６（ａ）は、第１の実施の形態に係る実装体に搭載する更に他の機能素子チップ（貫通配線部品）が、ＭＥＭＳ関連部品用ウェハの表面にグリッド状に設定されたダイシングラインに沿って、多数のチップとして切り出されることを説明する模式的な上面図（平面図）で、図１６（ｂ）は、多数切り出されタ機能素子チップの内の一つについて、その概略の構造を説明するための、模式的な断面図である。
【図１７】第１の実施の形態に係る実装体に搭載する更に他の機能素子チップ（多層配線部品）の概略の構造を説明するための、模式的な断面図である。
【図１８】第１の実施の形態に係る実装体に搭載する更に他の機能素子チップ（Ｌ−Ｃ−Ｒ受動素子回路）の概略の構造を説明するための、模式的な断面図である。
【図１９】第１の実施の形態に係る実装体に搭載する更に他の機能素子チップ（立体構造部品）の概略の構造を説明するための、模式的な断面図である。
【図２０】本発明の第２の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その１）。
【図２１】第２の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その２）。
【図２２】本発明の第３の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その１）。
【図２３】第３の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その２）。
【図２４】本発明の第４の実施の形態に係る実装体の概略を説明するための、模式的な断面図である。
【図２５】第４の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その１）。
【図２６】第４の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その２）。
【図２７】第４の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その３）。
【図２８】第４の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その４）。
【図２９】第４の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その５）。
【図３０】第４の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その６）。
【図３１】第４の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その７）。
【図３２】本発明の第４の実施の形態の変形例に係る実装体の製造方法の概略を説明するための模式的な工程断面図である。
【図３３】本発明の第５の実施の形態に係る実装体の概略を説明するための、模式的な断面図である。
【図３４】第５の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その１）。
【図３５】第５の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その２）。
【図３６】本発明の第５の実施の形態の変形例に係る実装体の製造方法の概略を説明するための模式的な工程断面図である。
【図３７】本発明の第６の実施の形態に係る実装体の概略を説明するための、模式的な断面図である。
【図３８】第６の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その１）。
【図３９】第６の実施の形態に係る実装体の製造方法の概略を説明するための模式的な工程断面図である（その２）。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の第１〜第６の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、特に、断面図の表示で、半導体からなる機能素子チップの内部に、それぞれの半導体領域を矩形な領域で示しているが、現実の製造プロセスを考慮すれば、それぞれの半導体領域を示す矩形領域の角部が丸みを帯びる場合がある。よって、以下の図面は、それらの丸みを帯びた形状を、便宜上、簡略化して矩形で示していると解釈してもよい。
【００１１】
即ち、当業者に周知のように、半導体基板の内部に特定の半導体領域をｐ型若しくはｎ型の不純物の熱拡散で形成する場合は、通常ガウス分布や補誤差関数分布になり得るので、熱プロセスを伴う場合には、完成品を示す断面図においては、横方向の拡散速度と深さ方向への拡散速度に起因して、底部周辺が丸みを帯びた舟形形状等の拡散領域になり得るものであり、完成品においては図示したようなボックス型のプロファイルとは異なる形状に仕上がる場合があることに留意されたい。
【００１２】
又、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第１〜第６の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１３】
（第１の実施の形態）
本発明の第１の実施の形態に係る実装体は、図１に示すように、実装チップ１１ijと（添え字のｉ，ｊは、それぞれ、基板用ウェハの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）、実装チップ１１ijの内部に設けられた、複数のチップ収納凹部の内部にそれぞれ配置された、機能素子チップ２１，３１，４１と、機能素子チップ２１の上に設けられた多層配線層の内の最上層の配線２２５ａ，２２５ｃ、機能素子チップ３１の上に設けられた多層配線層の内の最上層の配線３１４ａ，３１４ｂi，３１４ｃ、機能素子チップ４１の上に設けられた配線層の内の最上層の配線４４２，４４１とを、相互に電気的に接続する上面側実装配線５６，５２，５３を備える。
【００１４】
機能素子チップ２１の底面と、左側のチップ収納凹部の底部の上面との間には導電性ペースト等の接着層１７６が、機能素子チップ４１の底面と、右側のチップ収納凹部の底部の上面との間には、接着層１７７が介在することにより、機能素子チップ２１は左側のチップ収納凹部に固定され、機能素子チップ４１は右側のチップ収納凹部に固定されている。配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の上には、上面側配線用絶縁膜１１１が設けられ、この上面側配線用絶縁膜１１１に開口されたコンタクトホールを介して、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１と、上面側実装配線５７，５６，５２，５３，５８とが電気的に接続されている。電気的な接続を達成するために、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の上のコンタクトホールには、それぞれコンタクトプラグ６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４が埋め込まれている。
【００１５】
実装チップ１１ijの裏面には、下面側配線用絶縁膜１１２が設けられ、下面側配線用絶縁膜１１２に開口されたコンタクトホールを介して、機能素子チップ３１の裏面側の最下層の裏面配線３１７ａ，３１７ｂi，３１７ｃと、下面側実装配線６１，６２，６３とが電気的に接続されている。電気的な接続を達成するために、裏面配線３１７ａ，３１７ｂi，３１７ｃの上（図１において下側）のコンタクトホールには、それぞれコンタクトプラグ３２７ａ，３２７ｂi，３２７ｃが埋め込まれている。
【００１６】
機能素子チップ２１，３１，４１のそれぞれの上に設けられた多層配線や、更にその上の上面側実装配線５１，５２，５３，……，５７，５８等は、実装チップ１１ijの周辺部に設けられた樹脂１２ijを接着層として用いて、実装チップ１１ijの上に封止キャップチップ１３ijを接合して、実装チップ１１ijとの封止キャップチップ１３ijとの間を密閉空間として、封止されている。図１に示すように、封止キャップチップ１３ij は、封止キャップチップ１３１ijと、封止キャップチップ１３１ijの上面のキャップ絶縁膜１３２と、封止キャップチップ１３１ijの下面にキャップ絶縁膜１３３とで構成されている。
【００１７】
実装チップ１１ijとしては、厚さ４５０μｍ〜１２００μｍ程度のシリコン（Ｓｉ）等の半導体チップが例示できるが、必ずしも半導体チップに限られるものではない。例えば、半導体チップ以外に、セラミック、樹脂又は耐熱ガラス等の高比抵抗材料チップ、半絶縁性材料チップ若しくは絶縁体材料チップが採用可能である。半導体チップの具体例としては、従来のＬＳＩ等と同様な、厚さ４５０μｍ〜１０００μｍ程度で、直径１００ｍｍφ〜３００ｍｍφの半導体ウェハを２０ｍｍ×２０ｍｍ〜５０ｍｍ×５０ｍｍ程度の所望の大きさのチップ領域として切り出した半導体チップが実装チップ１１ijとして採用可能である。
【００１８】
複数の機能素子チップ２１，３１，４１のそれぞれとしては、能動的な機能素子及び受動的な機能素子が採用可能である。能動的な機能素子としては、トランジスタ、サイリスタやダイオード等の半導体個別素子（ディスクリート素子）やＬＳＩ等の半導体集積回路等の半導体関連デバイス、及びＭＥＭＳセンサ、ＭＥＭＳリレー、ＭＥＭＳスキャナ等のＭＥＭＳ関連デバイスが含まれ得る。半導体個別素子（ディスクリート素子）には、発光ダイオード（ＬＥＤ）や半導体レーザダイオード（ＬＤ）等の半導体発光素子や、電力用半導体素子が含まれ得る。なお、複数の機能素子チップのいずれかに、発光素子が含まれる場合は、封止キャップチップ１３ij を構成する封止キャップチップ１３１ij、キャップ絶縁膜１３２、キャップ絶縁膜１３３の材料等は、実装される発光素子の光学的特性を考慮して設計され、選定されることは勿論である。
【００１９】
一方、受動的な機能素子としてはインダクタンス（Ｌ）素子、容量（Ｃ）素子、抵抗（Ｒ）素子等の受動素子、若しくはこれら内の複数の受動素子の組み合わせからなる受動素子回路、更には配線回路等のＭＥＭＳ関連部品が含まれる。配線回路としては、貫通配線部品、多層配線部品や立体構造部品等のＭＥＭＳ関連部品が含まれる。
【００２０】
図１では、両側のチップ収納凹部の深さが等しく、中央のチップ収納凹部の深さがチップ両側のチップ収納凹部よりも深い貫通孔となっているが、例示にすぎず、チップ収納凹部の深さは、それぞれのチップ収納凹部に収納される機能素子チップ２１，３１，４１のそれぞれの厚さと、これらの機能素子チップ２１，３１，４１の上に設けられる表面配線や表面構造の厚さとの総和を考慮して、設計して決めればよい。したがって、チップ両側のチップ収納凹部の深さが異なっていても構わないし、図１に例示したように、中央のチップ収納凹部が貫通孔である必要は必ずしもない。ただし、実装チップ１１ijの厚さを４５０μｍ〜１２００μｍ程度に選んだ場合は、非貫通孔（有底凹部）としてのチップ収納凹部の深さは、実装チップ１１ijの厚さより浅く設定されるのは勿論であり、有底のチップ収納凹部に収納される機能素子チップの厚さは、実装チップ１１ijの厚さを考慮して、例えば、厚さ５０μｍ〜３５０μｍ程度に設定される。
【００２１】
機能素子チップ２１，３１，４１のそれぞれの詳細は、図１４，図１６，図１５を用いて後述するが、機能素子チップ３１ijの上面には上面保護絶縁膜３２１が、機能素子チップ３１ijの下面には下面保護絶縁膜３２３が形成され、上面保護絶縁膜３２１、機能素子チップ３１ij及び下面保護絶縁膜３２３を貫通する貫通孔を介して、貫通配線３１１ａ，３１１ｂi，３１１ｃが設けられている。よって、貫通配線３１１ａ，３１１ｂi，３１１ｃを介して、機能素子チップ３１ijの上面の表面配線３１４ａ，３１４ｂi，３１４ｃと機能素子チップ３１ijの下面（裏面）の裏面配線３１７ａ，３１７ｂi，３１７ｃとがそれぞれ独立した経路で、互いに電気的に接続される。これにより、裏面配線３１７ａ，３１７ｂi，３１７ｃが、機能素子チップ２１，３１，４１のそれぞれに設けられた電気配線への入出力端子として機能できる。即ち、機能素子チップ３１ijの下面（裏面）に設けられた裏面配線３１７ａ，３１７ｂi，３１７Ｃが、第１の実施の形態に係る実装体の入出力端子となることができる。
【００２２】
第１の実施の形態に係る実装体によれば、図１に示すように上面側実装配線５１，５２，５３、……，５７，５８のパターンを微細化できるので、実装体の全体の大きさを従来のパッケージやモジュールよりも小型化し、寄生インピーダンスを最小化することにより、高周波特性を改善できる。しかも、第１の実施の形態に係る実装体によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【００２３】
−−第１の実施の形態に係る実装体の製造方法−−
図２〜図１３を用いて、本発明の第１の実施の形態に係る実装体の製造方法を説明する。なお、以下に述べる実装体の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である：
（イ）先ず、図２（ａ）、図２（ｂ）、図２（ｃ）にそれぞれ断面図を示すように、機能素子２，３，４を予め用意されたハードウェアライブラリーから選択する（図４（ａ）、図４（ｂ）、図４（ｃ）参照。）。本発明の第１の実施の形態に係る実装体では、機能素子２として半導体集積回路等の半導体関連デバイス、機能素子３として貫通配線部品をなすＭＥＭＳ関連部品、機能素子４としてＭＥＭＳリレーであるＭＥＭＳ関連デバイスの場合で説明するが、これらの機能素子２，３，４に限定されるものではない。機能素子２，４は能動的な機能素子の例であり、機能素子３は受動的な機能素子の例である。図３（ａ）、図３（ｂ）、図３（ｃ）は、それぞれ図２（ａ）、図２（ｂ）、図２（ｃ）の断面図に対応する上面図である。図４（ａ）に示すように、機能素子２は半導体関連デバイスライブラリー（ハードウェアライブラリー）２ａとして多数用意された機能素子２-1，２-2，２-3，……の内の一つの機能素子として採用し、図４（ｂ）に示すように、機能素子３はＭＥＭＳ関連部品ライブラリー（ハードウェアライブラリー）３ａとして多数用意された機能素子３-1，３-2，３-3，３-4，３-5，……の内の一つの機能素子として採用し、図４（ｃ）に示すように、機能素子４は、ＭＥＭＳ関連デバイスライブラリー（ハードウェアライブラリー）４ａとして多数用意された機能素子４-1，４-2，４-3，４-4，４-5，……の内の一つの機能素子として採用するようにすれば、多品種小量製品の迅速対応化が可能である。図４（ａ）、図４（ｂ）、図４（ｃ）では３つのハードウェアライブラリー２ａ，３ａ，４ａが例示的に示されているが、多品種小量製品の迅速対応のためには、更に多くのハードウェアライブラリーを用意しておけばよいことは勿論である。
【００２４】
（ロ）一方、基板用ウェハ１１Ｗを用意し、この基板用ウェハ１１Ｗの表面（上面）上に、フォトレジストを塗布し、ステップ・アンド・リピート方式又はステップ・アンド・スキャン方式によるフォトリソグラフィ技術によりフォトレジストを、逐次露光して、その後同時に現像することで、基板用ウェハ１１Ｗの表面にマトリクス状に２次元配置された各チップ領域の中央部に貫通孔開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハ１１Ｗをイオンミリングや反応性イオンエッチング（ＲＩＥ）法等でエッチングして、基板用ウェハ１１Ｗの上面から下面まで貫通する、貫通孔１１bpを各チップ領域のそれぞれの中央部に開口する。基板用ウェハ１１Ｗとしては、入手の容易性から、例えば、５０〜１０００Ωｃｍ程度の（１００）面を主表面とするｐ型シリコンウェハ等の半導体ウェハが例示できるが、必ずしも半導体ウェハに限られるものではない。例えば、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板が採用可能であるが、後述するように、フォトリソグラフィ技術等の半導体プロセス技術を適用する上で、セラミック基板、樹脂基板又は耐熱ガラス基板等の他の基板も、半導体ウェハと同様な１００ｍｍφ〜３００ｍｍφの円盤状のウェハ形状であることが好ましい。
【００２５】
（ハ）貫通孔１１bpを開口したフォトレジストを除去し、新たなフォトレジストを塗布し、ステップ・アンド・リピート方式等による貫通孔１１bpの位置を囲むように位置合わせしたフォトリソグラフィ技術により、新たなフォトレジストを逐次露光することで、チップ収納凹部開口用のパターンを基板用ウェハ１１Ｗの表面に形成する。次いで、この新たなフォトレジストをマスクにして基板用ウェハ１１ＷをイオンミリングやＲＩＥ法等でエッチングして、図２（ｄ）に示すように、基板用ウェハ１１Ｗの上面から内部に向かうチップ収納凹部２ｈ，４ｈを形成する。このチップ収納凹部の中央の底面には、既に、基板用ウェハ１１Ｗの下面まで貫通する貫通孔１１bpがチップ収納凹部３ｈとして設けられている。図４（ｄ）に示したように、ステップ・アンド・リピート方式等でエッチング用マスクのパターンを形成しているので、実際には基板用ウェハ１１Ｗの表面に２次元配置された各チップ領域のそれぞれに、複数のチップ収納凹部２ｈij，３ｈij，４ｈijが形成される（添え字のｉ，ｊは、それぞれ、基板用ウェハ１１Ｗの表面に割り当てられるチップ領域のレイアウトで決まる整数であるが、図４（ｄ）では添え字を省略して表示している。）。例えば１５０ｍｍφの基板用ウェハ１１Ｗであれば、２０ｍｍ×３０ｍｍのチップ領域が、図４（ｄ）に示すように、基板用ウェハ１１Ｗの表面に２０個割り当てられるが、チップ領域の面積を小さくすれば、２０個以上の配置が可能であることは勿論である。図２（ｄ）はチップ収納凹部２ｈ、４ｈの深さが等しく、チップ収納凹部３ｈの深さがチップ収納凹部２ｈ、４ｈよりも深い貫通孔となっているが、例示にすぎず、チップ収納凹部２ｈ、４ｈの深さが異なっていても構わないし、チップ収納凹部３ｈが貫通孔である必要は必ずしもないが、図２（ａ）、図２（ｂ）、図２（ｃ）の断面図に示されるような、機能素子２，３，４の厚さを考慮して決めればよい。チップ収納凹部２ｈ，３ｈ，４ｈの平面パターン上の大きさも、図３（ａ）、図３（ｂ）、図３（ｃ）にそれぞれ示した上面図に対応して図３（ｄ）に示すようなトポロジーで、予め設計しておけばよい。なお、先にチップ収納凹部２ｈ、４ｈを形成して、後で、貫通孔１１bpを開口し、チップ収納凹部３ｈとする手順でもよい。
【００２６】
（ニ）そして、チップ収納凹部２ｈの底部の上面に、導電性ペースト等の接着層１７６を塗布し、チップ収納凹部４ｈの底部の上面に、導電性ペースト等の接着層１７７を塗布した後、図２（ａ）、図２（ｂ）、図２（ｃ）にそれぞれ断面図を示した機能素子２，３，４を、それぞれ、図２（ｄ）に示したチップ収納凹部２ｈ，３ｈ，４ｈの内部に収納する。図５及び図６は、機能素子２，３，４が、それぞれチップ収納凹部２ｈ，３ｈ，４ｈの内部に収納した状態を示すが、図５の断面図で模式的に示したように、機能素子チップ２１の底面と、チップ収納凹部２ｈの底部の上面との間には、接着層１７６が、機能素子チップ４１の底面と、チップ収納凹部４ｈの底部の上面との間には、接着層１７７が介在することにより、機能素子チップ２１は、チップ収納凹部２ｈに固定され、機能素子チップ４１は、チップ収納凹部４ｈに固定される。図示を省略しているが、機能素子チップ３１の側面の下部と、チップ収納凹部３ｈの側壁（内壁）との間にも接着層を介在させ、機能素子チップ３１をチップ収納凹部３ｈに固定してもよく、或いは、機能素子チップ３１をチップ収納凹部３ｈの内部に収納した際に、常に締めしろができる、はめあい公差となるように、機能素子チップ３１の外径と、チップ収納凹部３ｈの内径を選んでおいて、基板用ウェハ１１Ｗを加熱した状態で低温の機能素子チップ３１を挿入して焼きばめ類似のはめあいをしてもよい。或いは、機能素子チップ３１の外径にテーパを持たせて、機能素子チップ３１の下部がチップ収納凹部３ｈに挿入されたときに、奥の方（基板用ウェハ１１Ｗの底面側）で締めしろができるようにして圧入してもよい。はめあい公差は、日本規格協会の「ＪＩＳハンドブック」のＪＩＳＢ０４０１−１９８６等を参照に決めることができる。実際には基板用ウェハ１１Ｗの表面には複数のチップ領域が２次元配置されているので、図７に示すように、複数のチップ領域に対応する複数のチップ収納凹部２ｈij，３ｈij，４ｈijのそれぞれに、機能素子２ij，３ij，４ijが収納される（添え字のｉ，ｊは、それぞれ、基板用ウェハ１１Ｗの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）。
【００２７】
（ホ）その後、図８に示すように、チップ収納凹部２ｈ，３ｈ，４ｈの内部に収納された機能素子２，３，４の上に上面側配線用絶縁膜１１１を、基板用ウェハ１１Ｗの裏面側に下面側配線用絶縁膜１１２を形成する。上面側配線用絶縁膜１１１及び下面側配線用絶縁膜１１２としては、感光性ドライフィルム等の樹脂層の他、真空蒸着法、スパッタリング法、塗布ガラスの塗布法若しくは低温ＣＶＤで形成した酸化膜層等の絶縁膜でも構わない。低温ＣＶＤとしては、ＴＥＯＳ（オルトケイ酸テトラエチル：Tetraethylorthosilicate；Ｓｉ（ＯＣ2 Ｈ5 ）4），ＴＭＯＳ（オルトケイ酸テトラメチル：Tetramethoxysilane；Ｓｉ（ＯＣＨ3 ）4 ），ＴＰＯＳ（テトラプロポキシシラン：Tetrapropoxysilane；Ｓｉ（ＯＣ3 Ｈ7 ）4 ）、或いはＤＡＤＢＳ（ジアセトキシ・ジターシャリーブトキシシラン：Diacetoxyditertiarybutoxysilane；（Ｃ4 Ｈ9 Ｏ）2 Ｓｉ−（ＯＣＯＣＨ3 ）2 ）等の有機シリコンソースを原料とした有機シリコン系ＣＶＤが採用可能である。塗布ガラスの塗布法としては、いわゆるＳＯＧ（Spin-on-glass:スピン・オン・グラス）法と称せられる方法が採用可能である。ＳＯＧ法はアセトン，キシレン等の溶剤にポリシロキサン等を溶かした樹脂ガラスをスピンナー等を用いて塗布し、８０℃〜１００℃のプリベークで溶剤を取り除き、ＳｉＯ2 膜を形成する方法である。樹脂ガラスについては特公昭５８−５１４２２号公報、米国特許３９８５５９７号公報，４００４０４４号公報等に記載されている。又、これらの樹脂ガラスは市販されており、例えばAllied Signal-Accuspin 418/720,Allied Signal-Accuglass T-11/T-14,Dow-Corning 805,Owens-Illinois650,General Electric SR125/SR124 等を用いればよい。
【００２８】
（ヘ）上面側配線用絶縁膜１１１として感光性ドライフィルムを用いた場合は、この感光性ドライフィルムに対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域のそれぞれにおいて、感光性ドライフィルムに機能素子２の最上層の配線２２５ａ，２２５ｃ、機能素子３の最上層の配線３１４ａ，３１４ｂi，３１４ｃ、機能素子４の最上層の配線４４２，４４１の一部をそれぞれ露出するコンタクトホールを開口する。上面側配線用絶縁膜１１１として、ＳＯＧ法等による絶縁膜を形成した場合は、上面側配線用絶縁膜１１１上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして上面側配線用絶縁膜１１１をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、上面側配線用絶縁膜１１１に、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の一部をそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、上面側配線用絶縁膜１１１の上に、真空蒸着法、スパッタリング法等の周知の手法を用いてアルミニウム（Ａｌ）やＡｌ合金等の金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、複数の機能素子２，３，４の相互を電気的に接続する実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、金属膜をパターニングして、図９に示すような、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１にそれぞれ接続される上面側実装配線５７，５６，５２，５３，５８を形成する。この際、上面側実装配線５７，５６，５２，５３，５８と同一の金属膜によって、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の上のコンタクトホールには、それぞれコンタクトプラグ６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４が埋め込まれる。なお、先に配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の上のコンタクトホールに、高融点金属のコンタクトプラグ６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４を埋め込んだ後、化学的機械研磨（ＣＭＰ）等により、上面側配線用絶縁膜１１１の上面とコンタクトプラグ６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４の上面が同一平面となるように平坦化した後、ＡｌやＡｌ合金等の金属膜を全面に堆積し、その後、フォトリソグラフィ技術とＲＩＥ法等により、金属膜をパターニングして、図９に示すように、コンタクトプラグ６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４にそれぞれ接続される上面側実装配線５７，５６，５２，５３，５８を形成してもよい。図１０は、図９の平面図に対応する上面図（平面図）であるが、機能素子２と機能素子３との間、及び機能素子３と機能素子４との間には、図９に示した上面側実装配線５６，５２，５３以外に、上面側実装配線５１，５２，５４，５５が形成されていることが分かる。逐次露光して、微細なパターンの上面側実装配線５１，５２，５３、……，５７，５８を形成できるので、実装体を小型化し、高周波特性を改善できる。なお、真空蒸着法、スパッタリング法等により堆積した１μｍ以下の厚さの金属膜を用いて上面側実装配線５１，５２，５３、……，５７，５８のパターンを形成した後、電解メッキ等により上面側実装配線５１，５２，５３、……，５７，５８の厚さを１０μｍ以上まで厚くして、電流容量を増大してもよい。
【００２９】
（ト）下面側配線用絶縁膜１１２として感光性ドライフィルムを用いた場合は、上面側と同様に、感光性ドライフィルムに対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域のそれぞれにおいて、機能素子３の最下層の裏面配線３１７ａ，３１７ｂi，３１７ｃの一部をそれぞれ露出するコンタクトホールを開口する。下面側配線用絶縁膜１１２として、ＳＯＧ法等による絶縁膜を形成した場合は、上面側と同様に、下面側配線用絶縁膜１１２上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして下面側配線用絶縁膜１１２をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、下面側配線用絶縁膜１１２に、裏面配線３１７ａ，３１７ｂi，３１７ｃの一部をそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、上面側と同様に、下面側配線用絶縁膜１１２の上に、真空蒸着法、スパッタリング法等の周知の手法を用いてＡｌやＡｌ合金等の金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、機能素子３に電気的な入出力を行う実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、金属膜をパターニングして、図９に示すような、裏面配線３１７ａ，３１７ｂi，３１７ｃにそれぞれ接続される下面側実装配線６１，６２，６３を形成する。この際、下面側実装配線６１，６２，６３と同一の金属膜によって、裏面配線３１７ａ，３１７ｂi，３１７ｃの上のコンタクトホールには、それぞれコンタクトプラグ３２７ａ，３２７ｂi，３２７ｃが埋め込まれる。なお、先に裏面配線３１７ａ，３１７ｂi，３１７ｃの上のコンタクトホールに、高融点金属のコンタクトプラグ３２７ａ，３２７ｂi，３２７ｃを埋め込んだ後、ＣＭＰ等により、下面側配線用絶縁膜１１２の下面とコンタクトプラグ３２７ａ，３２７ｂi，３２７ｃの下面が同一平面となるように平坦化した後、ＡｌやＡｌ合金等の金属膜を全面に堆積し、その後、フォトリソグラフィ技術とＲＩＥ法等により、金属膜をパターニングして、図９に示すように、コンタクトプラグ３２７ａ，３２７ｂi，３２７ｃにそれぞれ接続される下面側実装配線６１，６２，６３を形成してもよい。上面側と同様に、真空蒸着法、スパッタリング法等により堆積した１μｍ以下の厚さの金属膜を用いて下面側実装配線６１，６２，６３のパターンを形成した後、電解メッキ等により下面側実装配線６１，６２，６３の厚さを１０μｍ以上まで厚くして、電流容量を増大してもよい。
【００３０】
（チ）一方、基板用ウェハ１１Ｗと同一の１００ｍｍφ〜３００ｍｍφの円盤状のキャップ用ウェハ１３１Ｗを用意する。キャップ用ウェハ１３１Ｗとしては、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板が採用可能である。キャップ用ウェハ１３１Ｗとしてシリコンウェハを採用した場合は、キャップ用ウェハ１３１Ｗを熱酸化して一方の面に熱酸化膜からなるキャップ絶縁膜１３２、他方の面に熱酸化膜からなるキャップ絶縁膜１３３を形成することができる。そして、図１１に示すように、各チップ領域のそれぞれにおいて、封止用の樹脂１２ijのパターンをステップ・アンド・リピート方式等による逐次露光を利用して形成し、封止キャップ基板１３を形成する。この封止キャップ基板１３の封止用の樹脂１２ijのパターンを、基板用ウェハ１１Ｗの各チップ領域のそれぞれに位置合わせする。基板用ウェハ１１Ｗとキャップ用ウェハ１３１Ｗの外形サイズを同一にしておき、基板用ウェハ１１Ｗとキャップ用ウェハ１３１Ｗのそれぞれにオリエンテーションフラット等の位置合わせ用切り欠き部を設けておけば、封止キャップ基板１３の封止用の樹脂１２ijのパターンと、基板用ウェハ１１Ｗの各チップ領域のそれぞれとは、簡単に位置合わせ可能であり、図１２に示すように、機能素子２，３，４や上面側実装配線５１，５２，５３、……，５７，５８等は、樹脂１２ijのパターンを接着層として用いて、基板用ウェハ１１Ｗとキャップ用ウェハ１３１Ｗとの間の空間に密閉され、封止される。
【００３１】
（リ）機能素子２，３，４等が基板用ウェハ１１Ｗとキャップ用ウェハ１３１Ｗとの間の空間に、封止用の樹脂１２ijによって封止された後、図４（ｄ）や図７に示したように、基板用ウェハ１１Ｗの表面にグリッド状に設定されたダイシングラインＧ11に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分ければ、本発明の第１の実施の形態に係る実装体が完成する。基板用ウェハ１１Ｗとキャップ用ウェハ１３１Ｗとを一体としてダイシング手段により、所定のチップサイズに切り出す際に、予め、キャップ用ウェハ１３１Ｗにダイシング用の溝を形成しておいて、ダイシング用の溝に沿ってダイシング手段を作用させれば、キャップ用ウェハ１３１Ｗや封止用の樹脂１２ijに対する機械的な負荷が軽減され、ダイシング工程の歩留まりが向上する。図１３に示す第１の実施の形態に係る実装体の上面図（平面図）は、キャップ用ウェハ１３１Ｗにダイシング用の溝を予めスリット状に設けていたため、実装チップ１１の上面の上面側配線用絶縁膜１１１が封止キャップ基板１３の上面のキャップ絶縁膜１３２の外側に露出しているが、封止キャップ基板１３と実装チップ１１とが同一サイズになるように切り出しても構わない。図１３に示す上面図（平面図）では、矩形の実装チップ１１の４隅に補強用樹脂１０１ａ，１０２ａ；１０１ｂ，１０２ｂ；１０１ｃ，１０２ｃ；１０１ｄ，１０２ｄが形成されている。
【００３２】
第１の実施の形態に係る実装体の製造方法によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。通常、一つの生産ラインで多くの種類の製品を生産する、いわゆる混合（混流）生産をすれば、段取り替えが多くなり、段取り替えが多くなることにより、それだけ時間もかかり納期が長くなってしまう。しかしながら、上記のような第１の実施の形態に係る実装体の製造方法によれば、予め、多数のハードウェアライブラリーを用意しておき、図４に示すような、基板用ウェハ１１Ｗを用意し、この基板用ウェハ１１Ｗの表面（上面）上に、ステップ・アンド・リピート方式等により、逐次露光することにより、多品種小量生産や多品種小ロット生産が可能になり、多品種小量製品の迅速対応ができる。
【００３３】
特に、第１の実施の形態に係る実装体の製造方法において、基板用ウェハ１１Ｗ上に、多品種の製品を小ロット毎にグループ分けして同時に配置すれば、１ロットの製造工程で、実質的に複数のロットの製造工程を、一度に実現でき、短納期となる。多種類の製品を小ロットずつ生産すれば、それだけ多種類の製品を早く顧客に届けることができるので、工業的に極めて重要な効果を奏するものである。
【００３４】
従来の多品種小ロット生産は、頻繁に生産ラインの段取り換えを行わなければならないので通常はコスト高となる問題点があったが、基板用ウェハ１１Ｗ上に、複数の小ロットをグループ分けして配置することにより、生産ラインの段取り換えの時間を短縮し、製造コストを下げることができる。このように、第１の実施の形態に係る実装体の製造方法によれば、顧客の多品種・短納期・低価格の要求を満たし、同時に売上増加、低コストという製造側の要求も満たすことができ、又、生産管理も容易になり、歩留まりが向上する。
【００３５】
−−ハードウェアライブラリーの内容の例１（能動素子）−−
例1-1（ＬＳＩチップ）：
本発明の第１の実施の形態において、ハードウェアライブラリーとして用意される機能素子２は、例えば、図１４（ｂ）に示すように、厚さ５０μｍ〜３５０μｍの第１導電型（ｐ型）の半導体基板（Ｓｉ基板）である機能素子チップ２１ijと、機能素子チップ２１ijの上部の表面近傍に埋め込まれた第２導電型（ｎ型）の半導体領域２１１を備えるＬＳＩチップである（添え字のｉ，ｊは、それぞれ、図１４（ａ）に示すＬＳＩ用半導体ウェハ２１Ｗの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）。半導体領域２１１は、例えばＭＯＳトランジスタのソース領域若しくはドレイン領域である。ＬＳＩチップとしては、多数の第１導電型（ｐ型）及び第２導電型（ｎ型）の半導体領域が、機能素子チップ２１ijの表面近傍に埋め込まれているが、図１４（ｂ）においては、便宜上、１個の半導体領域２１１のみを模式的に図示している。半導体領域２１１の上には高融点金属のシリサイドからなるコンタクト領域２２１ａ，２２１ｂ，２２１ｃが設けられている。機能素子チップ２１ijの上面にはシリコン酸化膜（ＳｉＯ2）からなるフィールド絶縁膜２１２が形成され、フィールド絶縁膜２１２中に設けられたコンタクトプラグ２２２ａ，２２２ｂ，２２２ｃがそれぞれコンタクト領域２２１ａ，２２１ｂ，２２１ｃに接続されている。フィールド絶縁膜２１２の上面には、第１層の表面配線２２３ａ，２２３ｂが設けられ、第１層の表面配線２２３ａ，２２３ｂがそれぞれコンタクトプラグ２２２ａ，２２２ｂ，２２２ｃに接続されることにより、第１層の表面配線２２３ａ，２２３ｂがそれぞれ、半導体領域２１１に電気的に接続されている。第１層の表面配線２２３ａ，２２３ｂの上にはＳｉＯ2からなる層間絶縁膜２１３が形成され、層間絶縁膜２１３中に設けられたコンタクトプラグ２２４ａ，２２４ｃがそれぞれ第１層の表面配線２２３ａ，２２３ｂに接続されている。層間絶縁膜２１３の上面には、第２層の表面配線（最上層の表面配線）２２５ａ，２２５ｃが設けられ、第２層の表面配線２２５ａ，２２５ｃがそれぞれコンタクトプラグ２２４ａ，２２４ｃに接続されることにより、第２層の表面配線２２５ａ，２２５ｃがそれぞれ、第１層の表面配線２２３ａ，２２３ｂに接続され、更に、第１層の表面配線２２３ａ，２２３ｂが半導体領域２１１に電気的に接続されている。図１４（ｂ）では、第２層の表面配線が、最上層の表面配線になっているが、図面を簡略化（模式化）しているための便宜上の表現であり、周知のように、実際のＬＳＩチップであれば、７層〜８層以上の多層配線構造が、機能素子チップ２１ij上に設けられている。
【００３６】
図１４（ｂ）に例示した機能素子チップ２１ijは、図１４（ａ）に示すようなＬＳＩ用半導体ウェハ２１Ｗを用意し、このＬＳＩ用半導体ウェハ２１Ｗの表面上に、ステップ・アンド・リピート方式等により、逐次露光して、マトリクス状に２次元配置された各チップ領域の内の一つのチップ領域として、ＬＳＩ用半導体ウェハ２１Ｗから分割され、切り出すことが可能である。図１４（ａ）では、約１４４個程度のチップ領域が、ＬＳＩ用半導体ウェハ２１Ｗの表面に割り当てられた例を示しているが例示であり、チップ領域の面積を小さくすれば、或いは、ＬＳＩ用半導体ウェハ２１Ｗの外形を大きくすれば、１４５個以上の配置が可能であり、逆に、チップ領域の面積を大きくすれば、或いは、ＬＳＩ用半導体ウェハ２１Ｗの外形を小さくすれば、１４３個以下になることは勿論である。即ち、図１４（ｂ）に示す機能素子チップ２１ijは、最終パッシベーションの処理がなされた後、ＬＳＩ用半導体ウェハ２１Ｗの表面にグリッド状に設定されたダイシングラインＧ21に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分けて得られる。第１の実施の形態に係る機能素子２によれば、図１４（ａ）に示すように、チップ数が多くとれるので、ウェハコストが高くても、１個あたりのチップコストを極めて安くすることができ、しかも高い性能のチップを実現できる。
【００３７】
なお、図１に示す実装チップ１１ijの厚さを４５０μｍ〜６００μｍ程度に選んだ場合は、機能素子チップ２１ijを非貫通孔（有底凹部）としてのチップ収納凹部に収納させるためには、機能素子チップ２１ijの厚さを、実装チップ１１ijの厚さを考慮して、厚さ５０μｍ〜３５０μｍ程度に設定するのが好ましいので、ダイシング後に機能素子チップ２１ijの厚み調整を行う場合もある。
【００３８】
又、上記において、機能素子チップ２１ijはＬＳＩチップであるとして、例示的に説明したが、ＬＳＩチップ以外のトランジスタ、サイリスタやダイオード等の半導体個別素子（ディスクリート素子）を組み込んだチップであってもよい。更に、ダイオードの範疇ではあるが、機能素子チップ２１ijとしては、発光ダイオード（ＬＥＤ）や半導体レーザダイオード（ＬＤ）等の半導体発光素子も含まれ得るし、半導体個別素子（ディスクリート素子）としては電力用半導体素子が含まれ得る。
【００３９】
例1-２（ＭＥＭＳリレー）：
本発明の第１の実施の形態において、ハードウェアライブラリーとして用意される機能素子４は、例えば、図１５（ｂ）に示すように、厚さ５０μｍ〜３５０μｍの第１導電型（ｐ型）の半導体基板（Ｓｉ基板）である機能素子チップ４１ijと（添え字のｉ，ｊは、それぞれ、図１５（ａ）に示すＭＥＭＳデバイス用ウェハ４１Ｗの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）、機能素子チップ４１ijの上面に設けられたＳｉＯ2膜等からなる下地絶縁膜４１１と、下地絶縁膜４１１の上に一方の端部（固定端）を固定し、対向する他方の端部（自由端）を可動として、自由端側の可動接点でオン・オフのスイッチング動作を行うように、温度変化とともに湾曲する片持ち梁部（４２３，４２４）とを備えるＭＥＭＳリレーである。
【００４０】
図１５（ｂ）において、下地絶縁膜４１１の上面の中央部から左側方向に向かう領域には、導体層からなる自由端側配線層４３１が設けられ、自由端側配線層４３１の右側には金属からなる自由端側固定接点層４３３が配置され、自由端側配線層４３１の左側には自由端側固定接点層４３３と同一の金属からなるスぺーサ配線層４３２が設けられている。そして、スぺーサ配線層４３２の上には、柱状の自由端側外部電極としての配線４４２が設けられている。
【００４１】
一方、図１５（ｂ）において、下地絶縁膜４１１の上面の右側には、スぺーサ絶縁膜４１２と、スぺーサ絶縁膜４１２の上に設けられた自由端側配線層４３１と同一の金属からなるスぺーサ金属層４２１と、スぺーサ金属層４２１の上に設けられた自由端側固定接点層４３３と同一の金属からなる固定端接続層４２２が配置されている。そして、固定端接続層４２２側の端部を固定端として、片持ち梁部（４２３，４２４）が固定端接続層４２２を介して、機能素子チップ４１ijの上面側に固定されている。この片持ち梁部（４２３，４２４）は、異なる熱膨張係数を有した金属からなる導体層４２３及び４２４を積層したものであり、「バイメタル」を構成しているビームである。片持ち梁部（４２３，４２４）の固定端とは反対側の端部が自由端となり、この自由端側の自由端側固定接点層４３３に対向する位置において、下層側の導体層４２３の下面に、金属からなる自由端側可動接点層４２６が配置されている。片持ち梁部（４２３，４２４）の固定端側では、上層側の導体層４２４にコンタクト電極層４２５が電気的に低抵抗で接続するように設けられ、このコンタクト電極層４２５の上に、自由端側外部電極としての配線４４２よりは短い柱状の固定端側外部電極としての配線４４１が設けられている。
【００４２】
片持ち梁部（４２３，４２４）を構成する金属の熱膨張係数の関係を、下層側の導体層４２３の熱膨張係数が上層側の導体層４２４の熱膨張係数より小さくなるように、金属材料を選定しておけば、片持ち梁部（４２３，４２４）の自由端側可動接点層４２６は、片持ち梁部（４２３，４２４）の温度が所定の温度を超えたときに自由端側固定接点層４３３に接触し、「オン」状態となり、片持ち梁部（４２３，４２４）の温度が所定の温度を下回ったとき（常温状態を含む）に自由端側可動接点層４２６と自由端側固定接点層４３３との接触が解除され、「ノーマリオフ」状態となるように設定できる。
【００４３】
逆に、片持ち梁部（４２３，４２４）を構成する金属の熱膨張係数の関係が、下層側の導体層４２３熱膨張係数が上層側の導体層４２４の熱膨張係数より大きくなるように、金属材料を選定しておけば、所定の温度以下（常温状態を含む）で、片持ち梁部（４２３，４２４）の自由端側可動接点層４２６が自由端側固定接点層４３３に接触して「ノーマリオン」状態であり、片持ち梁部（４２３，４２４）の温度が所定の温度を越えたときに自由端側可動接点層４２６と自由端側固定接点層４３３との接触が解除され、「オフ」状態となるように設定できる。実際には、このような片持ち梁部（４２３，４２４）のオン／オフ状態を確実なものにするため、片持ち梁部（４２３，４２４）及びその関連する部分となるスぺーサ絶縁膜４１２、スぺーサ金属層４２１、固定端接続層４２２等の厚さ、幅などの寸法と、構成材料及び上記の「所定の温度」との間に特定の関係をもたせて設計すればよい。
【００４４】
例えば、熱膨張係数が大きな導体層として銅（Ｃｕ）を、熱膨張係数が小さな導体層として、ニッケル（Ｎｉ）を選んでバイメタルを構成してもよく、熱膨張係数が大きな導体層としてアルミニウム（Ａｌ）を、熱膨張係数が小さな導体層として、不純物をドープした多結晶シリコン（ドープドシリコン）を選んでバイメタルを構成してもよい。又、一方の導体層としてドープドシリコン等のシリコン（Ｓｉ）層を用いる場合は、Ｓｉ層の内部に拡散により抵抗層を構成しておいて、バイメタルを加熱するマイクロヒータとして用いてもよい。図１５（ｂ）の構造で、下層側の導体層４２３をＳｉ層とし、上層側の導体層４２４をＡｌ等の金属層とした場合で、Ｓｉ層の抵抗が問題となる場合は、下層側の導体層４２３を貫通するコンタクトプラグを設けて、上層側の導体層４２４と自由端側可動接点層４２６とを接続するようにしてもよい。
【００４５】
図１５（ｂ）に例示した機能素子チップ４１ijは、図１５（ａ）に示すようなＭＥＭＳデバイス用ウェハ４１Ｗを用意し、このＭＥＭＳデバイス用ウェハ４１Ｗの表面上に、逐次露光して、マトリクス状に２次元配置された各チップ領域の内の一つのチップ領域として、ＭＥＭＳデバイス用ウェハ４１Ｗから分割され、切り出すことが可能である。又、ＭＥＭＳデバイス用ウェハ４１Ｗは、半導体ウェハに限られるものではなく、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板等の種々の基板が、その目的に応じて、採用可能である。更に、図１５（ａ）に図示したチップ領域の数や分割のトポロジーは例示であり、チップ領域の面積を小さくすれば、或いは、ＭＥＭＳデバイス用ウェハ４１Ｗの外形を大きくすれば、図示の数以上の配置が可能であり、逆に、チップ領域の面積を大きくすれば、或いは、ＭＥＭＳデバイス用ウェハ４１Ｗの外形を小さくすれば、図示の数以下になることは勿論である。即ち、図１５（ｂ）に示す機能素子チップ４１ijは、最終パッシベーションの処理がなされた後、ＭＥＭＳデバイス用ウェハ４１Ｗの表面にグリッド状に設定されたダイシングラインＧ41に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分けて得られる。第１の実施の形態に係る機能素子４によれば図１５（ａ）に示すように、チップ数が多くとれるので、ウェハコストが高くても、１個あたりのチップコストを極めて安くすることができ、しかも高い性能のチップを実現できる。
【００４６】
なお、図１に示す実装チップ１１ijの厚さを４５０μｍ〜６００μｍ程度に選んだ場合は、機能素子チップ４１ijを非貫通孔（有底凹部）としてのチップ収納凹部に収納させるためには、機能素子チップ４１ijの厚さを、実装チップ１１ijの厚さを考慮して、厚さ５０μｍ〜３５０μｍ程度に設定するのが好ましいので、ダイシング後に機能素子チップ４１ijの厚み調整を行う場合もある。
【００４７】
又、上記において、機能素子チップ４１ijはＭＥＭＳリレーであるとして、例示的に説明したが、ＭＥＭＳリレー以外のＭＥＭＳセンサやＭＥＭＳスキャナ等のＭＥＭＳ関連デバイスを組み込んだチップであってもよい。
【００４８】
−−ハードウェアライブラリーの内容の例２（受動素子）−−
例2−１（貫通配線部品）：
本発明の第１の実施の形態において、ハードウェアライブラリーとして用意される機能素子３は、図１６（ｂ）に示すように、機能素子チップ３１ijと、機能素子チップ３１ijの内部に設けられた複数の貫通孔の内部にそれぞれ配置された、複数の貫通配線３１１ａ，３１１ｂi，３１１ｃとを備える貫通配線部品である（添え字のｉ，ｊは、それぞれ、図１６（ａ）に示すＭＥＭＳ関連部品用ウェハ３１Ｗの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）。機能素子チップ３１ijには、半導体基板、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板等が、機能素子３の使用目的に応じて、任意に選択することが可能である。
【００４９】
詳細には、機能素子チップ３１ijの上面には熱酸化で形成したＳｉＯ2膜からなる上面保護絶縁膜３２１が形成され、機能素子チップ３１ijの下面には熱酸化で形成したＳｉＯ2膜からなる下面保護絶縁膜３２３が形成されているので、複数の貫通孔は、上面保護絶縁膜３２１、機能素子チップ３１ij及び下面保護絶縁膜３２３を貫通して設けられており、複数の貫通配線３１１ａ，３１１ｂi，３１１ｃの長さは、上面保護絶縁膜３２１、機能素子チップ３１ij及び下面保護絶縁膜３２３のそれぞれの厚さの総和に等しい長さを、機能素子チップ３１ijの表面び垂直方向に有している。複数の貫通配線３１１ａ，３１１ｂi，３１１ｃのそれぞれは、柱状に一体成形された導体棒でも、貫通配線３１１ａ，３１１ｂi，３１１ｃに挿入可能な外径を有する複数の導体球、又は複数の導体棒等を互いに熱圧着や溶融により接続した連続体でも構わない。
【００５０】
貫通配線３１１ａ，３１１ｂi，３１１ｃのそれぞれの上及び貫通配線３１１ａ，３１１ｂi，３１１ｃのそれぞれの上端部を囲む上面保護絶縁膜３２１の上には、それぞれ円板状の金属層からなるコンタクト端子（ランド）３１２ａ，３１２ｂi，３１２ｃが設けられている。コンタクト端子３１２ａ，３１２ｂi，３１２ｃ及びコンタクト端子３１２ａ，３１２ｂi，３１２ｃ周辺の上面保護絶縁膜３２１上面にはＳｉＯ2膜等の絶縁膜からなる上部層間絶縁膜３２２が形成され、上部層間絶縁膜３２２中に設けられたコンタクトプラグ３１３ａ，３１３ｂi，３１３ｃがそれぞれコンタクト端子３１２ａ，３１２ｂi，３１２ｃに接続されている。上部層間絶縁膜３２２の上面には、表面配線（最上層の表面配線）３１４ａ，３１４ｂi，３１４ｃが設けられ、表面配線３１４ａ，３１４ｂi，３１４ｃがそれぞれコンタクトプラグ３１３ａ，３１３ｂi，３１３ｃに接続されることにより、表面配線３１４ａ，３１４ｂi，３１４ｃがそれぞれ、貫通配線３１１ａ，３１１ｂi，３１１ｃの上端部に電気的に接続されている。
【００５１】
一方、貫通配線３１１ａ，３１１ｂi，３１１ｃのそれぞれの下及び貫通配線３１１ａ，３１１ｂi，３１１ｃのそれぞれの下端部を囲む下面保護絶縁膜３２３の下には、それぞれ円板状の金属層からなるコンタクト端子（ランド）３１５ａ，３１５ｂi，３１５ｃが設けられている。コンタクト端子３１５ａ，３１５ｂi，３１５ｃ及びコンタクト端子３１５ａ，３１５ｂi，３１５ｃ周辺の下面保護絶縁膜３２３下面にはＳｉＯ2膜等の絶縁膜からなる下部層間絶縁膜３２４が形成され、下部層間絶縁膜３２４中に設けられたコンタクトプラグ３１６ａ，３１６ｂi，３１６ｃがそれぞれコンタクト端子３１５ａ，３１５ｂi，３１５ｃに接続されている。下部層間絶縁膜３２４の下面には、裏面配線（最下層の裏面配線）３１７ａ，３１７ｂi，３１７ｃが設けられ、裏面配線３１７ａ，３１７ｂi，３１７ｃがそれぞれコンタクトプラグ３１６ａ，３１６ｂi，３１６ｃに接続されることにより、裏面配線３１７ａ，３１７ｂi，３１７ｃがそれぞれ、貫通配線３１１ａ，３１１ｂi，３１１ｃの下端部に電気的に接続されている。これにより、貫通配線３１１ａ，３１１ｂi，３１１ｃを介して、表面配線３１４ａ，３１４ｂi，３１４ｃと裏面配線３１７ａ，３１７ｂi，３１７ｃとが電気的に接続される。
【００５２】
図１６（ｂ）に例示した機能素子チップ３１ijは、図１６（ａ）に示すようなＭＥＭＳ関連部品用ウェハ３１Ｗを用意し、このＭＥＭＳ関連部品用ウェハ３１Ｗの表面上に、逐次露光して、マトリクス状に２次元配置された各チップ領域の内の一つのチップ領域として、ＭＥＭＳ関連部品用ウェハ３１Ｗから分割され、切り出すことが可能である。図１６（ａ）に図示したチップ領域の数や分割のトポロジーは例示であり、チップ領域の面積を小さくすれば、或いは、ＭＥＭＳ関連部品用ウェハ３１Ｗの外形を大きくすれば、図示したチップ領域の数以上の配置が可能であり、逆に、チップ領域の面積を大きくすれば、或いは、ＭＥＭＳ関連部品用ウェハ３１Ｗの外形を小さくすれば、図示したチップ領域の数以下になることは勿論である。即ち、図１６（ｂ）に示す機能素子チップ３１ijは、最終パッシベーションの処理がなされた後、ＭＥＭＳ関連部品用ウェハ３１Ｗの表面にグリッド状に設定されたダイシングラインＧ31に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分けて得られる。第１の実施の形態に係る機能素子３によれば、図１６（ａ）に示すように、チップ数が多くとれるので、ウェハコストが高くても、１個あたりのチップコストを極めて安くすることができ、しかも高い性能のチップを実現できる。
【００５３】
又、上記において、機能素子チップ３１ijは貫通配線部品のチップであるとして、例示的に説明したが、貫通配線部品のチップに限定されるものではなく、貫通配線部品のチップ以外に、Ｌ，Ｃ，Ｒ素子等の受動素子のチップ、若しくは、図１８に示すようなＬ，Ｃ，Ｒ素子等の組み合わせからなる受動素子回路のチップ、更には種々の配線回路のチップ等のＭＥＭＳ関連部品のチップが含まれる。配線回路のチップとしては、図１７に示すような多層配線部品のチップや図１９に示すような立体構造部品のチップ等でもよい。図１７〜図１９に例示した機能素子３を含めて、種々の機能素子を機能素子ライブラリーとして予め用意しておくことにより、小量多品種のオーダーメードの高性能モジュール等が、迅速に且つ安価に製造可能となる。
【００５４】
なお、機能素子チップ３１ijが貫通配線部品のチップ以外の場合は、図１に示す実装チップ１１ijの厚さを４５０μｍ〜６００μｍ程度に選んだ場合は、機能素子チップ３１ijを非貫通孔（有底凹部）としてのチップ収納凹部に収納させることになるので、機能素子チップ３１ijの厚さを、実装チップ１１ijの厚さを考慮して、厚さ５０μｍ〜３５０μｍ程度に設定するのが好ましくなる。この場合は、ダイシング後に機能素子チップ３１ijの厚み調整の工程が必要になる場合もある。
【００５５】
例2−2（多層配線部品）：
ＭＥＭＳ関連部品のチップとして、ハードウェアライブラリーに用意される機能素子３の他の構造例として、例えば、図１７に示すような多層配線部品のチップが採用可能である。図１７に示す多層配線部品としての機能素子３は、厚さ５０μｍ〜３５０μｍの第１導電型（ｐ型）の半導体基板（Ｓｉ基板）である機能素子チップ３１ijと、機能素子チップ３１ijの上面に設けられたＳｉＯ2膜等の絶縁膜からなるフィールド絶縁膜３３１と、フィールド絶縁膜３３１の上面に設けられた第１層の表面配線３５１ａ，３５１ｂ，３５１ｃ，３５１ｄと、第１層の表面配線３５１ａ，３５１ｂ，３５１ｃ，３５１ｄの上に設けられたＳｉＯ2膜等の絶縁膜からなる第１の層間絶縁膜３３２と、第１の層間絶縁膜３３２の上面に設けられた第２層の表面配線３５３ａ，３５３ｂ，３５３ｃ，３５３ｄと、第２層の表面配線３５３ａ，３５３ｂ，３５３ｃ，３５３ｄの上に設けられたＳｉＯ2膜等の絶縁膜からなる第２の層間絶縁膜３３３と、第２の層間絶縁膜３３３の上面に設けられた第３層の表面配線３５５ａ，３５５ｄとを備える。第２層の表面配線３５３ａ，３５３ｂ，３５３ｃ，３５３ｄがそれぞれコンタクトプラグ３５２ａ，３５２ｂ，３５２ｃ，３５２ｄに接続されることにより、第２層の表面配線３５３ａ，３５３ｂ，３５３ｃ，３５３ｄがそれぞれ、第１層の表面配線３５１ａ，３５１ｂ，３５１ｃ，３５１ｄに接続されている。更に、第３層の表面配線３５５ａ，３５５ｄがそれぞれコンタクトプラグ３５４ａ，３５４ｂ，３５４ｄに接続されることにより、第３層の表面配線３５５ａ，３５５ｄがそれぞれ、第２層の表面配線３５３ａ，３５３ｂ，３５３ｃ，３５３ｄに接続されている。図１７では、第３層の表面配線３５５ａ，３５５ｄが、最上層の表面配線になっているが、図面を簡略化（模式化）しているための便宜上の表現であり、４層以上の多層配線構造であっても構わないことは勿論である。
【００５６】
図１７に示す機能素子チップ３１ijは、図１４（ａ）に示したのと同様に、ＭＥＭＳ関連部品用ウェハ３１Ｗを用意し、このＭＥＭＳ関連部品用ウェハ３１Ｗの表面上に、逐次露光して、マトリクス状に２次元配置された各チップ領域の内の一つのチップ領域として、ＭＥＭＳ関連部品用ウェハ３１Ｗから分割して切り出せばよい。又、必要に応じて、ダイシング後に機能素子チップ３１ijの厚み調整を行えばよい。
【００５７】
例2−3（Ｌ−Ｃ−Ｒ受動素子回路）：
ＭＥＭＳ関連部品のチップとして、ハードウェアライブラリーに用意される機能素子３の更に他の構造例として、例えば、図１８に示すようなＬ−Ｃ−Ｒ受動素子回路のチップが採用可能である。図１８に示すＬ−Ｃ−Ｒ受動素子回路としての機能素子３は、厚さ５０μｍ〜３５０μｍの第１導電型（ｐ型）の半導体基板（Ｓｉ基板）である機能素子チップ３１ijと、機能素子チップ３１ijの上面に設けられたＳｉＯ2膜等の絶縁膜からなるフィールド絶縁膜３３１と、フィールド絶縁膜３３１の上面に設けられた第１のキャパシタ電極層３４１と抵抗配線層３３４と、第１のキャパシタ電極層３４１と抵抗配線層３３４の上に設けられたＳｉＯ2膜等の絶縁膜からなる第１の層間絶縁膜３３２と、第１の層間絶縁膜３３２の上面に設けられた第２層の表面配線３４３ａ，３４３ｂ及び第２のキャパシタ電極層３４３ｄ、第２層の表面配線３４３ａ，３４３ｂ及び第２のキャパシタ電極層３４３ｄの上に設けられたＳｉＯ2膜等の絶縁膜からなる第２の層間絶縁膜３３３と、第２の層間絶縁膜３３３の上面に設けられた第３層の表面配線３４５ａ，３４５ｂ，３４５ｃ，３４５ｄとを備える。第２層の表面配線３４３ａ，３４３ｂがそれぞれ第１の層間絶縁膜３３２中に設けられたコンタクトプラグ３４２ａ，３４２ｂに接続されることにより、第２層の表面配線３４３ａと第２層の表面配線３４３ｂとの間に、抵抗配線層３３４が接続されている。そして、第３層の表面配線３４５ａ，３４５ｂがそれぞれ第２の層間絶縁膜３３３中に設けられたコンタクトプラグ３４４ａ，３４４ｂに接続されることにより、第３層の表面配線３４５ａと第３層の表面配線，３４５ｂとの間に、抵抗配線層３３４が接続され、抵抗体Ｒを構成している。
【００５８】
一方、第２のキャパシタ電極層３４３ｄが第１の層間絶縁膜３３２をキャパシタ絶縁膜として挟んで第１のキャパシタ電極層３４１と対向することにより、第２のキャパシタ電極層３４３ｄと第１のキャパシタ電極層３４１との間に容量Ｃが構成される。そして、第３層の表面配線３４５ｃ，３４５ｄがそれぞれ第２の層間絶縁膜３３３中に設けられたコンタクトプラグ３４４ｃ，３４４ｄに接続され、コンタクトプラグ３４４ｃが第１の層間絶縁膜３３２中に設けられたコンタクトプラグ３４２ｃに接続されることにより、第３層の表面配線３４５ｃと第３層の表面配線との間に容量Ｃが構成される。
【００５９】
図１８では、インダクタンス（Ｌ）の図示を省略しているが、例えば、最上層の表面配線になっている第３層の表面配線３４５ａ，３４５ｂ，３４５ｃ，３４５ｄの内のいずれかを円形、渦巻き状、メアンダライン状等の形状にすることによりインダクタンス（Ｌ）を実現できる。又、図１８に示す機能素子チップ３１ijは、図１４（ａ）に示したのと同様に、ＭＥＭＳ関連部品用ウェハ３１Ｗを用意し、このＭＥＭＳ関連部品用ウェハ３１Ｗの表面上に、逐次露光して、マトリクス状に２次元配置された各チップ領域の内の一つのチップ領域として、ＭＥＭＳ関連部品用ウェハ３１Ｗから分割して切り出せばよい。又、必要に応じて、ダイシング後に機能素子チップ３１ijの厚み調整を行えばよい。
【００６０】
例2−４（立体構造部品）：
ＭＥＭＳ関連部品のチップとして、ハードウェアライブラリーに用意される機能素子３の更に他の構造例として、例えば、図１９に示すような段差配線３４６を有する立体構造部品のチップも採用可能である。図１９に示す立体構造部品としての機能素子３は、厚さ５０μｍ〜３５０μｍの第１導電型（ｐ型）の半導体基板（Ｓｉ基板）である機能素子チップ３１ijと、機能素子チップ３１ijの上部に設けられた凹部３１sと、機能素子チップ３１ijの上面から凹部３１sの表面にかけて設けられたＳｉＯ2膜等の絶縁膜からなるフィールド絶縁膜３３５と、フィールド絶縁膜３３５の上面に沿って、機能素子チップ３１ijの上面側から凹部３１sの側面を経て、凹部３１sの底面にかけて設けられた段差配線３４６とを備える。更に、凹部３１sの右側の機能素子チップ３１ijの上面に位置するフィールド絶縁膜３３５の上には、上面配線３４７が、段差配線３４６とは、電気的に独立して設けられている。
【００６１】
図１９に示す機能素子チップ３１ijも、図１４（ａ）に示したのと同様に、ＭＥＭＳ関連部品用ウェハ３１Ｗを用意し、このＭＥＭＳ関連部品用ウェハ３１Ｗの表面上に、逐次露光して、マトリクス状に２次元配置された各チップ領域の内の一つのチップ領域として、ＭＥＭＳ関連部品用ウェハ３１Ｗから分割して切り出せばよい。又、必要に応じて、ダイシング後に機能素子チップ３１ijの厚み調整を行えばよい。
【００６２】
本発明の第１の実施の形態に係る実装体は、サイズの小型化と高性能化を達成が可能であると同時に、図１４〜図１９に例示した機能素子３を含めて、種々の機能素子をハードウェアライブラリー（機能素子ライブラリー）として予め用意しておくことにより、オーダーメードによる小量多品種の高性能モジュール等を、迅速に且つ安価に製造できる。
【００６３】
（第２の実施の形態）
第１の実施の形態に係る実装体では、図１に示したように、両側のチップ収納凹部の深さが等しく、中央のチップ収納凹部の深さがチップ両側のチップ収納凹部よりも深い貫通孔となっている例を示したが、図２１（ｂ）に例示したような有底の凹部のみとし、貫通孔がないトポロジーでも構わない。
【００６４】
即ち、本発明の第２の実施の形態に係る実装体は、図２１（ｂ）に示すように、実装チップ１１ijと（添え字のｉ，ｊは、それぞれ、基板用ウェハの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）、実装チップ１１ijの上部に設けられたチップ収納凹部１１sと、実装チップ１１ijの上面からチップ収納凹部１１sの表面にかけて設けられたＳｉＯ2膜等の絶縁膜からなる上面保護絶縁膜１１３と、上面保護絶縁膜１１３の表面に沿って、実装チップ１１ijの上面側からチップ収納凹部１１sの側面を経て、チップ収納凹部１１sの底面にかけて設けられた段差配線であるカソード配線１１５と、チップ収納凹部１１sの右側の実装チップ１１ijの上面に位置する上面保護絶縁膜１１３の上に、カソード配線１１５とは電気的に独立して設けられたアノードランド配線１１６と、チップ収納凹部１１sの底面においてカソード配線１１５にカソード電極５１２を接続した面発光レーザＬＤijと、面発光レーザＬＤijの最上層に位置するアノード電極５３１を囲み、アノードランド配線１１６及びカソード配線１１５の上に設けられた第１層間絶縁膜１２０ａと、第１層間絶縁膜１２０ａ上に設けられ、アノード電極５３１とアノードランド配線１１６とを相互を電気的に接続するアノード接続配線５３２（図２１（ｂ）では、その一部の図示を省略している。）と、アノード接続配線５３２の上に設けられた第２層間絶縁膜１２０ｂと、第２層間絶縁膜１２０ｂ上に設けられ、第１層間絶縁膜１２０ａと第２層間絶縁膜１２０ｂからなる複合膜を貫通するコンタクトホールを介して、アノードランド配線１１６及びカソード配線１１５に接続される実装配線１２２ｂ，１２２ａとを備える。第２層間絶縁膜１２０ｂが、本発明の上面側配線用絶縁膜として機能している。実装配線１２２ｂとアノードランド配線１１６との電気的な接続、及び実装配線１２２ａとカソード配線１１５との電気的な接続を、それぞれ達成するために、アノードランド配線１１６及びカソード配線１１５の上のコンタクトホールには、それぞれコンタクトプラグ１２１ｂ，１２１ａが埋め込まれている。
【００６５】
面発光レーザＬＤijは、図２１（ａ）に模式的にその断面図を示すように、カソード電極（ｎ側電極）５１２と、カソード電極５１２にオーミック接続するようにカソード電極５１２の上に設けられた第２導電型（ｎ型）のカソードコンタクト層５２１と、カソードコンタクト層５２１の上に設けられたｎ側ブラッグ反射膜層５２２と、ｎ側ブラッグ反射膜層５２２の上に、両側を電流制限領域５１３で囲まれて設けられた活性層（発光層）５２３と、活性層５２３の上に設けられたｐ側ブラッグ反射膜層５２４と、ｐ側ブラッグ反射膜層５２３の上に設けられた第１導電型（ｐ型）のアノードコンタクト層５２５と、アノードコンタクト層５２５の上にリング状に設けられ、アノードコンタクト層５２５にオーミック接続するアノード電極５３１とを備える。アノード電極５３１は、断面図上では、２つに分離して表現されているが、紙面の手前と奥で連続している。電流制限領域５１３はイオン注入で高比抵抗化した半導体層でも、酸化膜やポリイミド膜等の絶縁膜でも構わない。そして、面発光レーザＬＤijの底面のカソード電極５１２と、チップ収納凹部の底部の上面との間には導電性ペースト等の接着層１７８が介在することにより、面発光レーザＬＤijはチップ収納凹部に固定されている。実装チップ１１ijの裏面には、下面保護絶縁膜１１４が設けられている。
【００６６】
実装チップ１１ijとしては、厚さ４５０μｍ〜１２００μｍ程度のシリコン（Ｓｉ）等の半導体チップが例示できるが、必ずしも半導体チップに限られるものではない。例えば、半導体チップ以外に、セラミック、樹脂又は耐熱ガラス等の高比抵抗材料チップ、半絶縁性材料チップ若しくは絶縁体材料チップが採用可能である。半導体チップの具体例としては、従来のＬＳＩ等と同様な、厚さ４５０μｍ〜１０００μｍ程度で、直径１００ｍｍφ〜３００ｍｍφの半導体ウェハを２０ｍｍ×２０ｍｍ〜５０ｍｍ×５０ｍｍ程度の所望の大きさのチップ領域として切り出した半導体チップが実装チップ１１ijとして採用可能である。
【００６７】
第１の実施の形態に係る実装体では、図１に示したように、実装チップ１１ijを貫通する機能素子チップ３１ijの貫通孔に貫通配線３１１ａ，３１１ｂi，３１１ｃが設けられ、貫通配線３１１ａ，３１１ｂi，３１１ｃを介して、実装チップ１１ijの上面の表面配線３１４ａ，３１４ｂi，３１４ｃと実装チップ１１ijの下面（裏面）の裏面配線３１７ａ，３１７ｂi，３１７ｃとがそれぞれ独立した経路で、互いに電気的に接続することにより、裏面配線３１７ａ，３１７ｂi，３１７ｃが、第１の実施の形態に係る実装体の入出力端子として機能していたが、第２の実施の形態に係る実装体には貫通配線がないので、実装チップ１１ijの上面側の第１層間絶縁膜１２０ａと第２層間絶縁膜１２０ｂからなる複合膜上に設けられた実装配線１２２ｂ，１２２ａが、実装体の入出力端子として機能する。
【００６８】
第２の実施の形態に係る実装体によれば、図２１（ｂ）に示すように実装配線１２２ｂ，１２２ａのパターンを微細化できるので、実装体の全体の大きさを従来のパッケージやモジュールよりも小型化し、寄生インピーダンスを最小化することにより、高周波特性を改善できる。しかも、第２の実施の形態に係る実装体によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【００６９】
−−第２の実施の形態に係る実装体の製造方法−−
図２０〜図２１を用いて、本発明の第２の実施の形態に係る実装体の製造方法を説明する。なお、以下に述べる実装体の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である：
（イ）先ず、基板用ウェハ１１Ｗを用意し、この基板用ウェハ１１Ｗの表面（上面）上に、フォトレジストを塗布し、ステップ・アンド・リピート方式等によるフォトリソグラフィ技術によりフォトレジストを、逐次露光することで、基板用ウェハ１１Ｗの表面にマトリクス状に２次元配置された各チップ領域にチップ収納凹部開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハ１１ＷをＲＩＥ法等でエッチングして、基板用ウェハ１１Ｗの上面から内部に向かうチップ収納凹部１１sを形成する。図４（ｄ）に示したのと同様に、ステップ・アンド・リピート方式等でエッチング用マスクのパターンを形成しているので、実際には基板用ウェハ１１Ｗの表面に２次元配置された各チップ領域のそれぞれに、チップ収納凹部１１sが形成される。例えば１５０ｍｍφの基板用ウェハ１１Ｗであれば、２０ｍｍ×３０ｍｍのチップ領域が、図４（ｄ）に示したのと同様に、基板用ウェハ１１Ｗの表面に２０個割り当てられるが、チップ領域の面積を小さくすれば、２０個以上の配置が可能であることは勿論である。チップ収納凹部１１sの開口に用いたフォトレジストを除去後、基板用ウェハ１１Ｗの全面を熱酸化し、図２０に示すように、各チップ領域において、基板用ウェハ１１Ｗの上面からチップ収納凹部１１sの表面に渡るＳｉＯ2膜の上面保護絶縁膜１１３及び基板用ウェハ１１Ｗの下面に下面保護絶縁膜１１４を形成する。
【００７０】
（ロ）次に、上面保護絶縁膜１１３の上に、スパッタリング法等の指向性の低い手法でＡｌやＡｌ合金等の金属膜を、チップ収納凹部１１sの側面にも十分堆積するように形成する。そして、この金属膜上に、フォトレジストを塗布し、ステップ・アンド・リピート方式等によりフォトレジストを、逐次露光することで、各チップ領域毎に、アノード／カソード配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、金属膜をパターニングしてアノード／カソード配線を得る。即ち、図２０（ｂ）に示すように、上面保護絶縁膜１１３の表面に沿って、基板用ウェハ１１Ｗの上面側からチップ収納凹部１１sの側面を経て、チップ収納凹部１１sの底面にかけての段差配線としてカソード配線１１５をパターニングし、同時に、チップ収納凹部１１sの右側の基板用ウェハ１１Ｗの上面に位置する上面保護絶縁膜１１３の上に、カソード配線１１５とは電気的に独立してアノードランド配線１１６をパターニングする。なお、チップ収納凹部１１sの側面へのフォトリソグラフィ技術が困難な場合は、チップ収納凹部１１sの側面が基板用ウェハ１１Ｗの上面に対して直角よりも小さな角度で交わるようにテーパ状側壁を有するようにしてもよい。又、チップ収納凹部１１sの側面が、基板用ウェハ１１Ｗの上面に対して直角である垂直側壁の場合は、互いに異なる斜め方向からの露光を交互に行う２重露光をしてもよく、図２７を用いて後述するようなプレスによる金属膜の折り曲げ加工を用いてもよい。
【００７１】
（ハ）そして、チップ収納凹部１１sの底部の上面に、導電性ペースト等の接着層１７８を塗布した後、図２１（ａ）に断面図を示した面発光レーザＬＤijを、チップ収納凹部１１sの内部に収納する。面発光レーザＬＤijの底面側のカソード電極５１２とチップ収納凹部１１sの底部の上面との間には、接着層１７８が介在することにより、面発光レーザＬＤijはチップ収納凹部１１sに固定される。実際には、基板用ウェハ１１Ｗの表面には複数のチップ領域が２次元配置されているので、図７に示したのと同様に、複数のチップ領域に対応する複数のチップ収納凹部１１sに、面発光レーザＬＤijがそれぞれ収納され、２次元配置される（添え字のｉ，ｊは、基板用ウェハ１１Ｗの表面に２次元的に割り当てられるチップ領域のレイアウトで決まる整数である。）。
【００７２】
（ニ）その後、チップ収納凹部１１sの内部に収納された面発光レーザＬＤijの上に第１層間絶縁膜１２０ａを形成する。第１層間絶縁膜１２０ａとしては、感光性ドライフィルム等の樹脂層の他、真空蒸着法、スパッタリング法、塗布ガラスの塗布法（ＳＯＧ法）若しくは低温ＣＶＤで形成した酸化膜層等の絶縁膜でも構わない。第１層間絶縁膜１２０ａとして感光性ドライフィルムを用いた場合は、この感光性ドライフィルムに対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域において、感光性ドライフィルムに面発光レーザＬＤijの最上層の配線であるアノード電極５３１の一部をそれぞれ露出するコンタクトホールを開口する。第１層間絶縁膜１２０ａとして、ＳＯＧ法等による絶縁膜を形成した場合は、第１層間絶縁膜１２０ａ上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして第１層間絶縁膜１２０ａをＲＩＥ法等でエッチングして、各チップ領域において、第１層間絶縁膜１２０ａに、アノード電極５３１の一部をそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、第１層間絶縁膜１２０ａの上に、真空蒸着法、スパッタリング法等の周知の手法を用いてＡｌやＡｌ合金等の金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、面発光レーザＬＤijのアノード電極５３１とアノードランド配線１１６とを相互を電気的に接続するアノード接続配線５３２形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域において、金属膜をパターニングして、アノード電極５３１とアノードランド配線１１６とを相互を電気的に接続するアノード接続配線５３２を形成する。
【００７３】
（ホ）その後、アノード接続配線５３２の上に上面側配線用絶縁膜として第２層間絶縁膜１２０ｂを形成する。第２層間絶縁膜１２０ｂとしては、感光性ドライフィルム等の樹脂層の他、真空蒸着法、スパッタリング法、ＳＯＧ法若しくは低温ＣＶＤで形成した酸化膜層等の絶縁膜でも構わない。第２層間絶縁膜１２０ｂとして感光性ドライフィルムを用いた場合は、この感光性ドライフィルムに対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域において、感光性ドライフィルムにアノードランド配線１１６及びカソード配線１１５の一部をそれぞれ露出するコンタクトホールを開口する。第２層間絶縁膜１２０ｂとして、ＳＯＧ法等による絶縁膜を形成した場合は、第２層間絶縁膜１２０ｂ上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして第１層間絶縁膜１２０ａと第２層間絶縁膜１２０ｂからなる複合膜をＲＩＥ法等で貫通するようにエッチングして、各チップ領域において、第１層間絶縁膜１２０ａと第２層間絶縁膜１２０ｂからなる複合膜にアノードランド配線１１６及びカソード配線１１５の一部をそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、アノードランド配線１１６及びカソード配線１１５のそれぞれの上部の一部に設けられたコンタクトホールに、コンタクトプラグ１２１ｂ，１２１ａを埋め込こみ、コンタクトプラグ１２１ｂ，１２１ａの上端と第２層間絶縁膜１２０ｂの上面が平坦になるようにＣＭＰ等の平坦化処理を行う。平坦化処理後、第２層間絶縁膜１２０ｂの上に、真空蒸着法、スパッタリング法等の周知の手法を用いてＡｌやＡｌ合金等の金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域において、金属膜をパターニングして、図２１（ｂ）に示すように、アノードランド配線１１６及びカソード配線１１５に、コンタクトプラグ１２１ｂ，１２１ａを介して接続される実装配線１２２ｂ，１２２ａを形成する。
【００７４】
（ヘ）実装配線１２２ｂ，１２２ａの上をパッシベーション膜や封止用の樹脂によって保護した後、或いは図１と同様にキャップ用ウェハで封止して保護した後、図４（ｄ）や図７に示したのと同様に、基板用ウェハ１１Ｗの表面にグリッド状に設定されたダイシングラインＧ11に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分ければ、本発明の第２の実施の形態に係る実装体が完成する。
【００７５】
第２の実施の形態に係る実装体の製造方法によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【００７６】
（第３の実施の形態）
第１の実施の形態に係る実装体では、図１に示したように、両側のチップ収納凹部の深さが等しく、中央のチップ収納凹部の深さがチップ両側のチップ収納凹部よりも深い貫通孔となっている３つのチップ収納凹部を有する例を示し、第２の実施の形態に係る実装体では、図２１（ｂ）に例示したような有底の凹部のみが存在して貫通孔がないトポロジーを示したが、逆に、有底の凹部がなく、貫通孔のみが存在するトポロジーでも構わない。
【００７７】
即ち、本発明の第３の実施の形態に係る実装体は、図２３（ｂ）に示すように、実装チップ１１ijと（添え字のｉ，ｊは、それぞれ、基板用ウェハの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）、実装チップ１１ijの中央部に設けられた上面から下面まで貫通する円筒状の貫通孔１１tpの内部に収納された円柱状の貫通配線部品チップ６１ijとを備える。
【００７８】
貫通配線部品チップ６１ijの上面には上面保護絶縁膜６１２が、貫通配線部品チップ６１ijの下面には下面保護絶縁膜６１３が形成され、上面保護絶縁膜６１２、貫通配線部品チップ６１ij及び下面保護絶縁膜６１３を貫通する貫通孔を介して、貫通配線６１１が設けられている。貫通配線６１１の上端には、貫通配線６１１よりも外径の大きな円板状の金属層からなる上面ランド（コンタクト端子）６２１が上面保護絶縁膜６１２上まで延在して設けられ、貫通配線６１１の下端には、貫通配線６１１よりも外径の大きな円板状の金属層からなる下面ランド（コンタクト端子）６２２が下面保護絶縁膜６１３の下面まで延在して設けられている。よって、貫通配線６１１を介して、貫通配線部品チップ６１ijの上面の上面ランド６２１と貫通配線部品チップ６１ijの下面（裏面）の下面ランド６２２とが互いに電気的に接続される。
【００７９】
図２３（ｂ）では、配線用絶縁膜や配線用絶縁膜に設けられる実装配線の図示を省略しているが、第１の実施の形態に係る実装体と同様に、上面ランド６２１の上に、上面側配線用絶縁膜を設け、この上面側配線用絶縁膜上に上面側実装配線をパターニングし、上面側配線用絶縁膜に開口されたコンタクトホールを介して、上面ランド６２１と上面側実装配線とを電気的に接続することができる。電気的な接続を達成するために、上面ランド６２１の上のコンタクトホールには、それぞれコンタクトプラグを埋め込めばよい。同様に、下面ランド６２２の下に、下面側配線用絶縁膜を設け、この下面側配線用絶縁膜下に下面側実装配線をパターニングし、下面側配線用絶縁膜に開口されたコンタクトホールを介して、下面ランド６２２と下面側実装配線とを電気的に接続することができる。電気的な接続を達成するために、下面ランド６２２の下のコンタクトホールには、それぞれコンタクトプラグを埋め込めば、下面側実装配線と上面側実装配線とが貫通配線６１１を介して接続される。よって、第３の実施の形態に係る実装体によれば、下面ランド６２２に接続される下面側実装配線を実装チップ１１ijの上面側において、上面側実装配線に接続される電気配線や電気回路等への入出力端子として機能させることが可能である。
【００８０】
実装チップ１１ijとしては、厚さ４５０μｍ〜１２００μｍ程度のシリコン（Ｓｉ）等の半導体チップが例示できるが、必ずしも半導体チップに限られるものではない。例えば、半導体チップ以外に、セラミック、樹脂又は耐熱ガラス等の高比抵抗材料チップ、半絶縁性材料チップ若しくは絶縁体材料チップが採用可能である。半導体チップの具体例としては、従来のＬＳＩ等と同様な、厚さ４５０μｍ〜１０００μｍ程度で、直径１００ｍｍφ〜３００ｍｍφの半導体ウェハを２０ｍｍ×２０ｍｍ〜５０ｍｍ×５０ｍｍ程度の所望の大きさのチップ領域として切り出した半導体チップが実装チップ１１ijとして採用可能である。
【００８１】
第３の実施の形態に係る実装体によれば、上面ランド６２１に接続される上面側実装配線（図示省略。）や下面ランド６２２に接続される下面側実装配線（図示省略。）のパターンを微細化できるので、実装体の全体の大きさを従来のパッケージやモジュールよりも小型化し、寄生インピーダンスを最小化することにより、高周波特性を改善できる。しかも、第３の実施の形態に係る実装体によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【００８２】
−−第３の実施の形態に係る実装体の製造方法−−
図２２〜図２３を用いて、本発明の第３の実施の形態に係る実装体の製造方法を説明する。なお、以下に述べる実装体の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である：
（イ）先ず、基板用ウェハ１１Ｗを用意し、この基板用ウェハ１１Ｗの表面（上面）上に、フォトレジストを塗布し、フォトリソグラフィ技術によりフォトレジストを、逐次露光することで、基板用ウェハ１１Ｗの表面にマトリクス状に２次元配置された各チップ領域の中央部に貫通孔開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハ１１ＷをイオンミリングやＲＩＥ法等でエッチングして、基板用ウェハ１１Ｗの上面から下面まで貫通する、貫通孔１１tpを各チップ領域のそれぞれの中央部に開口する。基板用ウェハ１１Ｗとしては、入手の容易性から、例えば、５０〜１０００Ωｃｍ程度の（１００）面を主表面とするｐ型シリコンウェハ等の半導体ウェハが例示できるが、必ずしも半導体ウェハに限られるものではない。例えば、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板が採用可能であるが、後述するように、フォトリソグラフィ技術等の半導体プロセス技術を適用する上で、セラミック基板、樹脂基板又は耐熱ガラス基板等の他の基板も、半導体ウェハと同様な１００ｍｍφ〜３００ｍｍφの円盤状のウェハ形状であることが好ましい。
【００８３】
（ロ）そして、貫通孔１１tpの内周面に導電性ペースト等の接着層を塗布した後、貫通孔１１tpの中に貫通配線部品チップ６１ijを挿入し、貫通配線部品チップ６１ijの外周面と貫通孔１１tpの内周面との間に介在した接着層により、貫通配線部品チップ６１ijを貫通孔１１tpに固定する。或いは、貫通配線部品チップ６１ijを貫通孔１１tpの内部に収納した際に、常に締めしろができる、はめあい公差となるように、貫通配線部品チップ６１ijの外径と、貫通孔１１tpの内径を選んでおいて、基板用ウェハ１１Ｗを加熱した状態で低温の貫通配線部品チップ６１ijを挿入して焼きばめ類似のはめあいをしてもよい。或いは、貫通配線部品チップ６１ijの外径にテーパを持たせて、貫通配線部品チップ６１ijの下部が貫通孔１１tpに挿入されたときに、奥の方（基板用ウェハ１１Ｗの底面側）で締めしろができるようにして圧入してもよい。実際には基板用ウェハ１１Ｗの表面には複数のチップ領域が２次元配置されているので、図７に示したのと同様に、複数のチップ領域に対応する複数の貫通孔１１tpのそれぞれに、貫通配線部品チップ６１ijが収納される（添え字のｉ，ｊは、それぞれ、基板用ウェハ１１Ｗの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）。
【００８４】
（ハ）その後、貫通孔１１tpの内部に収納された貫通配線部品チップ６１ijの上に上面側配線用絶縁膜を、基板用ウェハ１１Ｗの裏面側に下面側配線用絶縁膜を形成する。上面側配線用絶縁膜及び下面側配線用絶縁膜としては、感光性ドライフィルム等の樹脂層の他、真空蒸着法、スパッタリング法、ＳＯＧ法若しくは低温ＣＶＤで形成した酸化膜層等の絶縁膜でも構わない。上面側配線用絶縁膜として感光性ドライフィルムを用いた場合は、この感光性ドライフィルムに対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域のそれぞれにおいて、感光性ドライフィルムに貫通配線部品チップ６１ijの上面ランド６２１の一部をそれぞれ露出するコンタクトホールを開口する。上面側配線用絶縁膜として、ＳＯＧ法等による絶縁膜を形成した場合は、上面側配線用絶縁膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして上面側配線用絶縁膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、上面側配線用絶縁膜に、上面ランド６２１の一部をそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、上面側配線用絶縁膜の上に、真空蒸着法、スパッタリング法等の周知の手法を用いてアルミニウム（Ａｌ）やＡｌ合金等の金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、上面ランド６２１に電気的に接続される上面側実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、金属膜をパターニングして、上面ランド６２１にそれぞれ接続される上面側実装配線を形成する。この際、上面側実装配線と同一の金属膜によって、上面ランド６２１の上のコンタクトホールには、コンタクトプラグが埋め込まれる。なお、先に上面ランド６２１の上のコンタクトホールに、高融点金属のコンタクトプラグを埋め込んだ後、ＣＭＰ等により、上面側配線用絶縁膜の上面とコンタクトプラグの上面が同一平面となるように平坦化した後、ＡｌやＡｌ合金等の金属膜を全面に堆積し、その後、フォトリソグラフィ技術とＲＩＥ法等により、金属膜をパターニングして、コンタクトプラグに接続される上面側実装配線を形成してもよい。逐次露光して、微細なパターンの上面側実装配線を形成できるので、実装体を小型化し、高周波特性を改善できる。
【００８５】
（ニ）下面側配線用絶縁膜として感光性ドライフィルムを用いた場合は、上面側と同様に、感光性ドライフィルムに対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域において、貫通配線部品チップ６１ijの下面ランド６２２の一部を露出するコンタクトホールを開口する。下面側配線用絶縁膜として、ＳＯＧ法等による絶縁膜を形成した場合は、上面側と同様に、下面側配線用絶縁膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして下面側配線用絶縁膜をＲＩＥ法等でエッチングして、各チップ領域において、下面側配線用絶縁膜に、下面ランド６２２の一部を露出するコンタクトホールを開口する。コンタクトホールの開口後、上面側と同様に、下面側配線用絶縁膜の上に、真空蒸着法、スパッタリング法等の周知の手法を用いてＡｌやＡｌ合金等の金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光することで、貫通配線部品チップ６１ijに電気的な入出力を行う下面側実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域において、金属膜をパターニングして、下面ランド６２２に接続される下面側実装配線を形成する。この際、下面側実装配線と同一の金属膜によって、下面ランド６２２の上のコンタクトホールには、コンタクトプラグが埋め込まれる。なお、先に下面ランド６２２の上のコンタクトホールに、高融点金属のコンタクトプラグを埋め込んだ後、ＣＭＰ等により、下面側配線用絶縁膜の下面とコンタクトプラグの下面が同一平面となるように平坦化した後、ＡｌやＡｌ合金等の金属膜を全面に堆積し、その後、フォトリソグラフィ技術とＲＩＥ法等により、金属膜をパターニングして、コンタクトプラグに接続される下面側実装配線を形成してもよい。
【００８６】
（ホ）上面側実装配線の上、及び下面側実装配線の下をパッシベーション膜や封止用の樹脂によって保護した後、或いは図１と同様に、上面側実装配線側をキャップ用ウェハで封止して保護した後、図４（ｄ）や図７に示したのと同様に、基板用ウェハ１１Ｗの表面にグリッド状に設定されたダイシングラインＧ11に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分ければ、本発明の第３の実施の形態に係る実装体が完成する。
【００８７】
第３の実施の形態に係る実装体の製造方法によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【００８８】
（第４の実施の形態）
第１の実施の形態に係る実装体では、図１に示したように、両側のチップ収納凹部の深さが等しく、中央のチップ収納凹部の深さがチップ両側のチップ収納凹部よりも深い貫通孔となり、実装チップ１１ijを貫通する貫通配線部品チップとして機能素子チップ３１ijが用いられ、機能素子チップ３１ijの貫通孔に貫通配線３１１ａ，３１１ｂi，３１１ｃが設けられることにより、貫通配線３１１ａ，３１１ｂi，３１１ｃを介して、実装チップ１１ijの上面の表面配線３１４ａ，３１４ｂi，３１４ｃと実装チップ１１ijの下面（裏面）の裏面配線３１７ａ，３１７ｂi，３１７ｃとを、それぞれ独立した経路で互いに電気的に接続し、裏面配線３１７ａ，３１７ｂi，３１７ｃを、第１の実施の形態に係る実装体の入出力端子として機能させていたが、実装チップ１１ij自身が貫通配線を作り込んでいれば、機能素子チップ３１ijのような貫通配線部品チップは不要となる。
【００８９】
即ち、本発明の第４の実施の形態に係る実装体に用いる実装チップ１１ij（添え字のｉ，ｊは、それぞれ、基板用ウェハの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）の上面には、図２４に示すように、上面保護絶縁膜１１７が設けられ、実装チップ１１ijの下面には下面保護絶縁膜１１８が形成されているが、実装チップ１１ijの周辺部に、上面保護絶縁膜１１７、実装チップ１１ij及び下面保護絶縁膜１１８を貫通する複数の貫通孔が設けられ、この複数の貫通孔を介して、複数の貫通配線１６１ａ，１６１ｂ，……が実装チップ１１ijを貫通するように設けられている。
【００９０】
図２４において左側の周辺部近傍に位置する貫通配線１６１ａの上端には貫通配線１６１ａより外径の大きな円板状の金属からなる上面ランド１６２ａが上面保護絶縁膜１１７上まで延在して設けられ、貫通配線１６１ａの下端には貫通配線１６１ａより外径の大きな円板状の金属からなる下面ランド１６３ａが下面保護絶縁膜１１８の下面まで延在して設けられている。右側の周辺部近傍に位置する貫通配線１６１ｂの上端には貫通配線１６１ｂより外径の大きな円板状の金属からなる上面ランド１６２ｂが上面保護絶縁膜１１７上まで延在して設けられ、貫通配線１６１ｂの下端には貫通配線１６１ｂより外径の大きな円板状の金属からなる下面ランド１６３ｂが下面保護絶縁膜１１８の下面まで延在して設けられている。よって、貫通配線１６１ａを介して、実装チップ１１ijの上面の上面ランド１６２ａと実装チップ１１ijの下面（裏面）の下面ランド１６３ａとが電気的に接続され、貫通配線１６１ｂを介して、実装チップ１１ijの上面の上面ランド１６２ｂと実装チップ１１ijの下面（裏面）の下面ランド１６３ｂとが、貫通配線１６１ａの経路とは、独立に、電気的に接続されている。このように、実装チップ１１ij自身が複数の貫通配線１６１ａ，１６１ｂを作り込んでいるので、第４の実施の形態に係る実装体では、図２４に例示したように、有底の凹部であるチップ収納凹部のみが存在して、貫通配線部品チップを収納するためのチップ収納凹部としての貫通孔がないトポロジーである。
【００９１】
そして、本発明の第４の実施の形態に係る実装体は、図２４において左側の上面ランド１６２ａの上に下地金属膜１６６ａを介して一方の端部を固定し、他方の端部の下地金属膜１６６ａの下面を、チップ収納凹部の底面に設けられたパッド配線１６４の上面に接合させた、エヤーギャップ部を有するビーム状の段差配線である上面側実装配線１６７ａと、図２４において右側の上面ランド１６２ｂの上に下地金属膜１６６ｂを介して固定された上面側実装配線１６７ｂとを備える。そして、本発明の第４の実施の形態に係る実装体は、更に、チップ収納凹部の底部に位置する上面側実装配線１６７ａの上面に選択的に設けられた導電性ペースト等の接着層１７９と、接着層１７９に底面側のカソード電極５１２を接続して、チップ収納凹部の内部に収納され固定された面発光レーザＬＤijと、両端に設けたコンタクトバンプ１３７ij，１３８ijを介して、面発光レーザＬＤijの最上層の配線として機能しているアノード接続配線５３２と上面側実装配線１６７ｂとを電気的に接続するアノード配線１３６ijと、下面に樹脂１２ijのパターンを有し、面発光レーザＬＤij、アノード配線１３６ijや上面側実装配線１６７ａ，１６７ｂ等を、樹脂１２ijのパターンを接着層として用いて、基板用ウェハ１１Ｗとキャップ用ウェハ１３５との間の空間を密閉し、封止する封止キャップチップ１３５ijとを備える。面発光レーザＬＤijは、既に図２１（ａ）を用いて説明したのとほぼ同様な構造であるが、カソード電極（ｎ側電極）５１２と、カソード電極５１２にオーミック接続するようにカソード電極５１２の上に設けられた第２導電型（ｎ型）のカソードコンタクト層５２１と、カソードコンタクト層５２１の上に設けられたｎ側ブラッグ反射膜層５２２と、ｎ側ブラッグ反射膜層５２２の上に、両側を電流制限領域５１３で囲まれて設けられた活性層（発光層）５２３と、活性層５２３の上に設けられたｐ側ブラッグ反射膜層５２４と、ｐ側ブラッグ反射膜層５２３の上に設けられた第１導電型（ｐ型）のアノードコンタクト層５２５と、アノードコンタクト層５２５の上にリング状に設けられ、アノードコンタクト層５２５にオーミック接続するアノード電極５３１とを備える。そして、アノード電極５３１は、その周囲をアノード絶縁膜５１１で囲まれ、アノード電極５３１とアノード絶縁膜５１１の上には、最上層の配線として、アノード電極５３１に接続されるアノード接続配線５３２が設けられている。
【００９２】
図２４では、実装チップ１１ijの下面保護絶縁膜１１８側に設けられる実装配線の図示を省略しているが、第１の実施の形態に係る実装体と同様に、同様に、下面ランド１６３ａ，１６３ｂ，……の下に、下面側配線用絶縁膜を設け、この下面側配線用絶縁膜下に下面側実装配線をパターニングし、下面側配線用絶縁膜に開口されたコンタクトホールを介して、下面ランド１６３ａ，１６３ｂ，……と下面側実装配線とを電気的に接続することができる。電気的な接続を達成するために、下面ランド１６３ａ，１６３ｂ，……の下のコンタクトホールには、それぞれコンタクトプラグを埋め込めば、下面側実装配線と上面側実装配線とが複数の貫通配線１６１ａ，１６１ｂ，……を介して接続される。よって、第４の実施の形態に係る実装体によれば、下面ランド１６３ａ，１６３ｂ，……に接続される下面側実装配線を実装チップ１１ijの上面側に実装される面発光レーザＬＤijの入出力端子として機能させることが可能である。
【００９３】
実装チップ１１ijとしては、厚さ４５０μｍ〜１２００μｍ程度のシリコン（Ｓｉ）等の半導体チップが例示できるが、必ずしも半導体チップに限られるものではない。例えば、半導体チップ以外に、セラミック、樹脂又は耐熱ガラス等の高比抵抗材料チップ、半絶縁性材料チップ若しくは絶縁体材料チップが採用可能である。半導体チップの具体例としては、従来のＬＳＩ等と同様な、厚さ４５０μｍ〜１０００μｍ程度で、直径１００ｍｍφ〜３００ｍｍφの半導体ウェハを２０ｍｍ×２０ｍｍ〜５０ｍｍ×５０ｍｍ程度の所望の大きさのチップ領域として切り出した半導体チップが実装チップ１１ijとして採用可能である。封止キャップチップ１３５ij を構成する材料は、実装される面発光レーザＬＤijの発光波長を考慮して、発光波長に対して透明な材料となるように設計され選定されているので、封止キャップチップ１３５ijを介して、面発光レーザＬＤijの出力光を有効に取り出すことができる。
【００９４】
第４の実施の形態に係る実装体によれば、上面ランド６２１に接続される上面側実装配線１６７ａ，１６７ｂ，……、及び下面ランド１６３ａ，１６３ｂ，……に接続される下面側実装配線（図示省略。）のパターンを微細化できるので、実装体の全体の大きさを従来のパッケージやモジュールよりも小型化し、寄生インピーダンスを最小化することにより、面発光レーザＬＤijの高周波特性を改善でき、又、従来よりも低コストで、実装体を製造することが可能である。
【００９５】
図２４に示す模式図では、面発光レーザＬＤijを実装する場合を例示的に説明したが、第４の実施の形態に係る実装体が実装する対象となる素子は、面発光レーザＬＤijに限定されるものではなく、面発光レーザＬＤij以外の多品種の素子が実装可能である。よって、第４の実施の形態に係る実装体によれば、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【００９６】
−−第４の実施の形態に係る実装体の製造方法−−
図２５〜図２７を用いて、本発明の第４の実施の形態に係る実装体の製造方法を説明する。なお、以下に述べる実装体の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である：
（イ）先ず、基板用ウェハ１１Ｗを用意し、この基板用ウェハ１１Ｗの表面（上面）上に、フォトレジストを塗布し、フォトリソグラフィ技術によりフォトレジストを、逐次露光して、基板用ウェハ１１Ｗの表面にマトリクス状に２次元配置された各チップ領域の周辺部に貫通孔開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハ１１ＷをイオンミリングやＲＩＥ法等でエッチングして、基板用ウェハ１１Ｗの上面から下面まで貫通する、複数の貫通孔１１pa，１１pb，…を各チップ領域のそれぞれの周辺部に開口する。複数の貫通孔１１pa，１１pb，…の開孔に用いたフォトレジストを除去し、新たなフォトレジストを基板用ウェハ１１Ｗの上面上に塗布し、フォトリソグラフィ技術により新たなフォトレジストを、逐次露光して、基板用ウェハ１１Ｗの表面にマトリクス状に２次元配置された各チップ領域の中央部にチップ収納凹部開口用のパターンを形成する。次いで、この新たなフォトレジストをマスクにして基板用ウェハ１１ＷをＲＩＥ法等でエッチングして、図２５（ａ）に示すように、基板用ウェハ１１Ｗの上面から内部に向かうチップ収納凹部１１sを各チップ領域の中央部に形成する。基板用ウェハ１１Ｗとしては、入手の容易性から、例えば、５０〜１０００Ωｃｍ程度の（１００）面を主表面とするｐ型シリコンウェハ等の半導体ウェハが例示できるが、必ずしも半導体ウェハに限られるものではない。例えば、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板が採用可能であるが、後述するように、フォトリソグラフィ技術等の半導体プロセス技術を適用する上で、セラミック基板、樹脂基板又は耐熱ガラス基板等の他の基板も、半導体ウェハと同様な１００ｍｍφ〜３００ｍｍφの円盤状のウェハ形状であることが好ましい。
【００９７】
（ロ）チップ収納凹部１１sのエッチング後にチップ収納凹部１１sの形成に用いた新たなフォトレジストを除去し、基板用ウェハ１１Ｗの表面の全面を熱酸化し、複数の貫通孔１１pa，１１pb，……の内壁を含めて基板用ウェハ１１Ｗの全面に厚さ５０〜３５０ｎｍのシリコン酸化膜を形成することにより、基板用ウェハ１１Ｗの上面に上面保護絶縁膜１１７を形成し、基板用ウェハ１１Ｗの下面に下面保護絶縁膜１１８を形成する（なお、複数の貫通孔１１pa，１１pb，……の内壁に形成される酸化膜は、便宜上、その図示を省略している。）。その後、銅（Ｃｕ）板等の金属製の底板を、基板用ウェハ１１Ｗの下面に接する。その後、Ｃｕの電解メッキによりＣｕの金属膜を、複数の貫通孔１１pa，１１pb，……の内部の底板の上に堆積する。更に、引き続き、Ｃｕの電解メッキを継続し、厚メッキにより、複数の貫通孔１１pa，１１pb，……の内部を埋め戻し、更に、複数の貫通孔１１pa，１１pb，……の上端から基板用ウェハ１１Ｗの上面上にまではみ出すまで、厚メッキを継続する。その後、厚メッキにより基板用ウェハ１１Ｗの上面にまではみ出したＣｕの金属膜を、ＣＭＰ法等によって、基板用ウェハ１１Ｗの上面が露出するまで除去すれば、図２５（ｂ）に示すように、基板用ウェハ１１Ｗの上面の上面保護絶縁膜１１７が、複数の貫通孔１１pa，１１pb，……の上端を含めて平坦化され、基板用ウェハ１１Ｗの下面の下面保護絶縁膜１１８が、複数の貫通孔１１pa，１１pb，……の下端を含めて平坦化され、複数の貫通孔１１pa，１１pb，……の内部に貫通配線１６１ａ，１６１ｂ，……が形成される。なお、複数の貫通配線１６１ａ，１６１ｂ，……のそれぞれは、予め柱状に成形して用意された導体棒を複数の貫通孔１１pa，１１pb，……の内部に導入して形成してもよく、或いは、貫通配線１６１ａ，１６１ｂ，……に挿入可能な外径を有する複数の導体球、又は複数の導体棒等を用意し、これらの複数の導体球、又は複数の導体棒等を複数の貫通孔１１pa，１１pb，……の内部に導入後に、互いに熱圧着や溶融により接続して形成しても構わない。
【００９８】
（ハ）その後、上面保護絶縁膜１１７の上に、真空蒸着やスパッタリング法等により、ＡｌやＡｌ合金等の金属膜を、チップ収納凹部１１sの内部を含めて堆積させる。そして、この金属膜上に、第３のフォトレジストを塗布し、第３のフォトレジストを、逐次露光して、各チップ領域毎に、ランド／パッド配線形成用のパターンを形成する。次いで、この第３のフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、金属膜をパターニングしてランド／パッド配線を得る。即ち、図２５（ｃ）に示すように、チップ収納凹部１１sの底面の上面保護絶縁膜１１７の上にパッド配線１６４を形成すると同時に、図２５（ｃ）において左側の貫通配線１６１ａの上端には貫通配線１６１ａより外径の大きな円板状の金属からなる上面ランド１６２ａを、上面保護絶縁膜１１７上まで延在して設け、図２５（ｃ）において右側の貫通配線１６１ｂの上端には貫通配線１６１ｂより外径の大きな円板状の金属からなる上面ランド１６２ｂを、上面保護絶縁膜１１７上まで延在して設ける。その後、基板用ウェハ１１Ｗの下面が上になるように、基板用ウェハ１１Ｗを裏返しにして、下面保護絶縁膜１１８の上に、真空蒸着やスパッタリング法等により、ＡｌやＡｌ合金等の金属膜を堆積させる。そして、この金属膜上に、第４のフォトレジストを塗布し、第４のフォトレジストを、逐次露光して、各チップ領域毎に、下面ランド配線形成用のパターンを形成する。次いで、この第４のフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、金属膜をパターニングして下面ランド配線を得る。即ち、図２５（ｃ）において左側の貫通配線１６１ａの下端には貫通配線１６１ａより外径の大きな円板状の金属からなる下面ランド１６３ａを、下面保護絶縁膜１１８の下まで延在して設け、図２５（ｃ）において右側の貫通配線１６１ｂの下端には貫通配線１６１ｂより外径の大きな円板状の金属からなる下面ランド１６３ｂを、下面保護絶縁膜１１８の下まで延在して設ける。
【００９９】
（ニ）そして、その後、基板用ウェハ１１Ｗの上面の上面保護絶縁膜１１７が上になるように、基板用ウェハ１１Ｗの表裏を戻して、上面ランド１６２ａ，１６２ｂ，……の上に、図２５（ｄ）に示すように、架橋絶縁膜１１９を形成する。架橋絶縁膜１１９としては、基板用ウェハ１１Ｗの上面側に設けられたチップ収納凹部１１sの内部を空洞として、架橋絶縁膜１１９がチップ収納凹部１１sに蓋をするように架橋する必要があるので、適度な剛性を有する感光性ドライフィルムが好ましい。この感光性ドライフィルムからなる架橋絶縁膜１１９に対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域において、架橋絶縁膜１１９に上面ランド１６２ａ，１６２ｂ，……の上部の一部を露出するコンタクトホールを開口する。このコンタクトホールに、真空蒸着法、スパッタリング法等の周知の手法を用いて、モリブデン（Ｍｏ），ニッケル（Ｎｉ）等の高融点金属のコンタクトプラグ１６５ａ，１６５ｂ，……を埋め込む。コンタクトプラグ１６５ａ，１６５ｂ，……をコンタクトホールに埋め込んで、コンタクトプラグ１６５ａ，１６５ｂ，……を、それぞれ上面ランド１６２ａ，１６２ｂ，……に接続した後、ＣＭＰ法等により、コンタクトプラグ１６５ａ，１６５ｂ，……の上端と架橋絶縁膜１１９の上面が平坦になるよう平坦化する。その後、図２５（ｅ）に示すように、コンタクトプラグ１６５ａ，１６５ｂ，……の上端と架橋絶縁膜１１９の上面に、真空蒸着法、スパッタリング法等の周知の手法を用いてニッケル（Ｎｉ）等の下地金属膜１６６を０．０５〜０．３μｍ程度の厚さで全面に堆積する。
【０１００】
（ホ）この下地金属膜１６６の上に、厚さ５〜１５μｍ程度の感光性ドライフィルムからなるダマシン配線用絶縁膜１６８を形成する。この感光性ドライフィルムからなるダマシン配線用絶縁膜１６８に対し、直接、逐次露光することで、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域において、ダマシン配線用絶縁膜１６８に実装配線形成用のダマシン溝を形成する。そして、このダマシン溝にＮｉ、銅（Ｃｕ）、金（Ａｕ）等の金属を埋め込み、ＣＭＰ法等により上面を平坦化して、図２５（ｆ）に示すように、上面側実装配線１６７ａ及び１６７ｂのパターンを形成する。上面側実装配線１６７ａ及び１６７ｂに用いる金属としては、下地金属膜１６６との密着性がよく、且つ下地金属膜１６６とエッチング特性の異なる金属が好ましい。その後、図２５（ｇ）に示すように、感光性ドライフィルムからなるダマシン配線用絶縁膜１６８を溶剤で溶かし、下地金属膜１６６の一部を露出させる。更に、露出した下地金属膜１６６を上面側実装配線１６７ａ及び１６７ｂのパターンをマスクとして選択的にエッチング除去し、架橋絶縁膜１１９の一部を露出させる。そして、更に、感光性ドライフィルムからなる架橋絶縁膜１１９を溶剤で溶かし、図２５（ｈ）に示すような、上面ランド１６２ａの上の端部を固定端として片持ち梁状に固定された上面側実装配線１６７ａと、上面ランド１６２ｂ上に固定された上面側実装配線１６７ｂのパターンを形成する。
【０１０１】
（ヘ）一方、図２７（ａ）に示すような先端に凸部を有するマイクロ金型をプレスヘッド９５として、予め用意しておく。図２７（ａ）に示すプレスヘッド９５の凸部の先端を、片持ち梁状に固定された上面側実装配線１６７ａの自由端側に押し当て、上面側実装配線１６７ａを折り曲げ、図２７（ｂ）に示すように、上面側実装配線１６７ａの自由端側の下地金属膜１６６の下面を、チップ収納凹部１１sの底面に設けられたパッド配線１６４の上面に接合させて、エヤーギャップ部を有するビーム状の段差配線を形成する。プレスヘッド９５によるプレス工程は、各チップ領域毎に逐次行ってもよく、図２７（ａ）に示すような凸部を基板用ウェハ１１Ｗの全面に、各チップ領域に位置合わせして複数個配列したプレスヘッド９５を用意して、一括処理してもよい。
【０１０２】
（ト）そして、図２８（ｂ）に示すように、チップ収納凹部１１sの底部に位置する上面側実装配線１６７ａの上面に、導電性ペースト等の接着層１７９を選択的に塗布する。そして、図２８（ａ）に断面図を示した面発光レーザＬＤijを、図２８（ｂ）に示すチップ収納凹部１１sに位置合わせし、図２９に示すように、面発光レーザＬＤijをチップ収納凹部１１sの内部に収納し、固定する。面発光レーザＬＤijの底面側のカソード電極５１２とチップ収納凹部１１sの底部の上面との間に接着層１７９が介在することにより、面発光レーザＬＤijはチップ収納凹部１１sに固定される。実際には、基板用ウェハ１１Ｗの表面には複数のチップ領域が２次元配置されているので、図７に示したのと同様に、複数のチップ領域に対応する複数のチップ収納凹部１１sに、面発光レーザＬＤijがそれぞれ収納され、２次元配置される（添え字のｉ，ｊは、基板用ウェハ１１Ｗの表面に２次元的に割り当てられるチップ領域のレイアウトで決まる整数である。）。
【０１０３】
（チ）一方、図３０（ａ）に示すように、基板用ウェハ１１Ｗと同一の１００ｍｍφ〜３００ｍｍφの円盤状のキャップ用ウェハ１３５を用意する。キャップ用ウェハ１３５としては、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板が採用可能である。キャップ用ウェハ１３５としてシリコンウェハを採用した場合は、キャップ用ウェハ１３５を熱酸化して一方の面に熱酸化膜からなる絶縁膜、他方の面に熱酸化膜からなる絶縁膜を形成してもよい。そして、各チップ領域のそれぞれにおいて、アノード配線１３６ij、及びアノード配線１３６ijの両端に設けたコンタクトバンプ１３７ij，１３８ijのパターンを逐次露光を利用して形成する。更に、図３０（ａ）に示すように、封止用の樹脂１２ijのパターンを逐次露光を利用して形成し、封止キャップ基板を形成する。この封止キャップ基板のアノード配線１３６ij及び樹脂１２ijのパターンを、基板用ウェハ１１Ｗの各チップ領域のそれぞれに位置合わせする。基板用ウェハ１１Ｗとキャップ用ウェハ１３５の外形サイズを同一にしておき、基板用ウェハ１１Ｗとキャップ用ウェハ１３５のそれぞれにオリエンテーションフラット等の位置合わせ用切り欠き部を設けておけば、封止キャップ基板のアノード配線１３６ij及び樹脂１２ijのパターンと、基板用ウェハ１１Ｗの各チップ領域のそれぞれとは、簡単に位置合わせ可能であり、図３１に示すように、面発光レーザＬＤij、アノード配線１３６ijやその他の実装配線等は、樹脂１２ijのパターンを接着層として用いて、基板用ウェハ１１Ｗとキャップ用ウェハ１３５との間の空間に密閉され、封止される。
【０１０４】
（リ）面発光レーザＬＤij等が基板用ウェハ１１Ｗとキャップ用ウェハ１３５との間の空間に、封止用の樹脂１２ijによって封止された後、図３１に示したように、基板用ウェハ１１Ｗの表面にグリッド状に設定されたダイシングラインＣＬj-1，ＣＬj，……に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分ければ、図２４に示したような、本発明の第４の実施の形態に係る実装体が完成する。
【０１０５】
第４の実施の形態に係る実装体の製造方法によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。特に、逐次露光して、微細なパターンの上面側実装配線を形成できるので、実装体を小型化し、高周波特性を改善できる。
【０１０６】
なお、上記の第４の実施の形態に係る実装体の製造方法では、面発光レーザＬＤijを実装する場合を例示的に説明したが、面発光レーザＬＤijに限定されるものではなく、面発光レーザＬＤij以外の多品種の素子が実装可能であるので、第４の実施の形態に係る実装体の製造方法によれば、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【０１０７】
（第４の実施の形態の変形例）
図２４を用いて説明した実装チップ１１ijは、実装チップ１１ijの周辺部に、上面保護絶縁膜１１７、実装チップ１１ij及び下面保護絶縁膜１１８を貫通する複数の貫通孔が設けられ、この複数の貫通孔を介して、複数の貫通配線１６１ａ，１６１ｂ，……が実装チップ１１ijを貫通するように設けられている構造を例示したが、実装チップ１１ijを貫通する貫通孔の位置は、周辺部近傍に限定されるものではなく、実装体の設計仕様により、任意の位置に選定可能であり、例えば、図３２に示すように、実装チップ１１ijの中央部に位置しても構わない。又、チップ収納凹部の底部に、貫通孔が設けられ、この貫通孔を介して、貫通配線が実装チップ１１ijを貫通するように設けられていても構わない。実装チップ１１ijの中央部において、実装チップ１１ij自身が貫通配線を作り込んでいれば、機能素子チップ３１ijのような貫通配線部品チップは不要となることは、図２４を用いた実装体と同様である。更に、チップ収納凹部の側壁は垂直側壁に限定されず、図３２に示すようなテーパ形状の側壁を有するメサ型（船型）の断面形状の船型チップ収納凹部でも構わない。
【０１０８】
即ち、図３２に示すように、本発明の第４の実施の形態の変形例に係る実装体に用いる実装チップを切り出す基板用ウェハ上に割り当てられたチップ領域１１ＣＡij（添え字のｉ，ｊは、それぞれ、基板用ウェハの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）のそれぞれの中央部に船型チップ収納凹部が設けられている。そして、それぞれのチップ領域１１ＣＡijの上面側には、図３２に示すように、上面保護絶縁膜１１９ａが設けられ、チップ領域１１ＣＡijの下面には下面保護絶縁膜１１９ｂが形成されているが、船型チップ収納凹部の底部の中央に、上面保護絶縁膜１１９ａ、チップ領域１１ＣＡij及び下面保護絶縁膜１１９ｂを貫通する貫通孔が設けられ、この貫通孔を介して、貫通配線１７２がチップ領域１１ＣＡijを貫通するように設けられている。
【０１０９】
貫通配線１７２の上端には貫通配線１７２より外径の大きな円板状の金属からなる上面ランド１７１が上面保護絶縁膜１１９ａの内部に埋め込まれるようにして設けられ、貫通配線１７２の下端には貫通配線１７２より外径の大きな円板状の金属からなる下面ランド１７３が下面保護絶縁膜１１９ｂの下面まで延在して設けられている。よって、貫通配線１７２を介して、チップ領域１１ＣＡijの上面の上面ランド１７１とチップ領域１１ＣＡijの下面（裏面）の下面ランド１７３とが電気的に接続されている。このように、チップ領域１１ＣＡij自身が船型チップ収納凹部の底部の中央部に貫通配線１７２を作り込んでいるので、第４の実施の形態の変形例に係る実装体では、図３２に例示したように、有底の凹部であるチップ収納凹部のみが存在して、貫通配線部品チップを収納するためのチップ収納凹部としての貫通孔がないトポロジーである。
【０１１０】
そして、本発明の第４の実施の形態の変形例に係る実装体に用いる実装チップの基礎となるチップ領域１１ＣＡijは、図３２において船型チップ収納凹部の左側に位置するチップ領域１１ＣＡijの上面から、船型チップ収納凹部の底面に向かって、船型チップ収納凹部の側壁に沿って設けられた段差配線である実装配線１７４を備える。
【０１１１】
−−第４の実施の形態の変形例に係る実装体に用いるチップ領域の製造方法−−
図３２（ａ）及び（ｂ）を用いて、本発明の第４の実施の形態の変形例に係る実装体に用いる実装チップの基礎となるチップ領域１１ＣＡijの製造方法を説明する。なお、以下に述べるチップ領域１１ＣＡijの製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である：
（イ）先ず、基板用ウェハを用意し、この基板用ウェハの表面（上面）上に、フォトレジストを塗布し、フォトリソグラフィ技術によりフォトレジストを、逐次露光して、基板用ウェハの表面にマトリクス状に２次元配置された各チップ領域１１ＣＡijの中央部にチップ収納凹部開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハをＲＩＥ法等でエッチングして、基板用ウェハの上面から内部に向かう船型チップ収納凹部を各チップ領域１１ＣＡijの中央部に形成する。基板用ウェハとしては、入手の容易性から、例えば、５０〜１０００Ωｃｍ程度の（１００）面を主表面とするｐ型シリコンウェハ等の半導体ウェハが例示できるが、必ずしも半導体ウェハに限られるものではない。例えば、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板が採用可能であるが、後述するように、フォトリソグラフィ技術等の半導体プロセス技術を適用する上で、セラミック基板、樹脂基板又は耐熱ガラス基板等の他の基板も、半導体ウェハと同様な１００ｍｍφ〜３００ｍｍφの円盤状のウェハ形状であることが好ましい。
【０１１２】
（ロ）そして、船型チップ収納凹部の開孔に用いたフォトレジストを除去し、新たなフォトレジストを基板用ウェハの上面上に塗布し、フォトリソグラフィ技術により新たなフォトレジストを、逐次露光して、基板用ウェハの表面にマトリクス状に２次元配置された各チップ領域１１ＣＡijの船型チップ収納凹部の底部の中央に貫通孔開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハをイオンミリングやＲＩＥ法等でエッチングして、基板用ウェハの上面から下面まで貫通する、貫通孔を各チップ領域１１ＣＡijのそれぞれの船型チップ収納凹部の中央に開口する。
【０１１３】
（ハ）船型チップ収納凹部のエッチング後に、船型チップ収納凹部の形成に用いた新たなフォトレジストを除去し、基板用ウェハの表面の全面を熱酸化し、貫通孔の内壁を含めて基板用ウェハの全面に厚さ５０〜３５０ｎｍのシリコン酸化膜を形成することにより、基板用ウェハの上面に上面保護絶縁膜１１９ａを形成し、基板用ウェハの下面に下面保護絶縁膜１１９ｂを形成する。その後、Ｃｕ板等の金属製の底板を、基板用ウェハの下面に接する。その後、Ｃｕの電解メッキによりＣｕの金属膜を、貫通孔の内部の底板の上に堆積する。更に、引き続き、Ｃｕの電解メッキを継続し、厚メッキにより、貫通孔の内部を埋め戻し、更に、貫通孔の上端から船型チップ収納凹部の底部にまではみ出すまで、厚メッキを継続し貫通配線１７２を形成する。その後、厚メッキにより船型チップ収納凹部の底部にまではみ出した貫通配線１７２の上端部を、イオンミリング法等によって、貫通配線１７２の上端部の周辺の上面保護絶縁膜１１９ａの一部や基板用ウェハの一部を除去しながら、エッチバックする。このエッチバックにより、貫通配線１７２の上端部は、最初に形成された貫通孔の深さより短くなり、貫通配線１７２の上端部の周辺の上面保護絶縁膜１１９ａの一部と基板用ウェハの一部がエッチングされて、貫通配線１７２の上端部の周辺にランド形成用凹部ができる。なお、貫通配線１７２のそれぞれは、予め柱状に成形して用意された導体棒を貫通孔の内部に導入して形成してもよく、或いは、貫通配線１７２に挿入可能な外径を有する複数の導体球、又は複数の導体棒等を用意し、これらの複数の導体球、又は複数の導体棒等を貫通孔の内部に導入後に、互いに熱圧着や溶融により接続して形成しても構わない。
【０１１４】
（ニ）その後、上面保護絶縁膜１１９ａの上に、真空蒸着やスパッタリング法等により、ＡｌやＡｌ合金等の金属膜を、船型チップ収納凹部の内部を含めて堆積させる。そして、この金属膜上に、第３のフォトレジストを塗布し、第３のフォトレジストを、逐次露光して、各チップ領域１１ＣＡij毎に、上面ランド形成用のパターンを形成する。次いで、この第３のフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域１１ＣＡijのそれぞれにおいて、金属膜をパターニングして上面ランド１７１を得る。即ち、図３２（ａ）に示すように、船型チップ収納凹部の底面の貫通配線１７２の上端には貫通配線１７２より外径の大きな円板状の金属からなる上面ランド１７１が、上面保護絶縁膜１１９ａの内部に埋め込まれるようにして設けられる。その後、基板用ウェハの下面が上になるように、基板用ウェハを裏返しにして、下面保護絶縁膜１１９ｂの上に、真空蒸着やスパッタリング法等により、ＡｌやＡｌ合金等の金属膜を堆積させる。そして、この金属膜上に、第４のフォトレジストを塗布し、第４のフォトレジストを、逐次露光して、各チップ領域１１ＣＡij毎に、下面ランド配線形成用のパターンを形成する。次いで、この第４のフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域１１ＣＡijのそれぞれにおいて、金属膜をパターニングして下面ランド１７３を得る。即ち、図３２（ａ）において左側の貫通配線１７２の下端には貫通配線１７２より外径の大きな円板状の金属からなる下面ランド１７３を、下面保護絶縁膜１１９ｂの下まで延在して設ける。
【０１１５】
（ホ）そして、その後、基板用ウェハの上面の上面保護絶縁膜１１９ａが上になるように、基板用ウェハの表裏を戻して、船型チップ収納凹部の内面を含む基板用ウェハの上面の全面に、真空蒸着法、スパッタリング法等の周知の手法を用いてＮｉ等の下地金属膜を０．０５〜０．３μｍ程度の厚さで全面に堆積する。そして、この下地金属膜の上に、第５のフォトレジストを塗布し、第５のフォトレジストを、逐次露光して、図３２（ａ）に示すように、上面ランド１７１の上にのみ下地金属膜１６６を残す。更に、図３２（ａ）に示すように、船型チップ収納凹部に蓋をするように架橋して上面側配線用絶縁膜１６９を形成する。上面側配線用絶縁膜１６９としては、基板用ウェハの上面側に設けられた船型チップ収納凹部の内部を空洞として、架橋する必要があるので、適度な剛性を有する感光性ドライフィルムが好ましい。この感光性ドライフィルムからなる上面側配線用絶縁膜１６９に対し、直接、逐次露光することで、上面側配線用絶縁膜１６９に実装配線形成用のダマシン溝を形成する。そして、このダマシン溝にＮｉ、Ｃｕ、Ａｕ等の金属を埋め込み、ＣＭＰ法等により上面を平坦化して、図３２（ａ）に示すように、実装配線１７４のパターンを形成する。
【０１１６】
（ヘ）その後、感光性ドライフィルムからなる上面側配線用絶縁膜１６９を溶剤で溶かし、船型チップ収納凹部の左側に凸部として位置するチップ領域１１ＣＡijの上面から、船型チップ収納凹部の中央に向かって、凸部側の端部を固定端として片持ち梁状に固定された実装配線１７４のパターンを形成する。そして、図２７（ａ）に示したのと同様な先端に凸部を有するマイクロ金型をプレスヘッドを用いて、片持ち梁状に固定された実装配線１７４の自由端側を底部に向かって押し下げ、実装配線１７４を折り曲げ、図３２（ｂ）に示すように、実装配線１７４の自由端側の下面を、船型チップ収納凹部の底面に設けられた下地金属膜１６６の上面に接合させて、船型チップ収納凹部の側壁に沿ってテーパ状に延在する段差配線を形成する。
【０１１７】
図３２（ｂ）に示すチップ領域１１ＣＡijが完成した後は、既に図２８〜図３１を用いて説明したのと同様に、船型チップ収納凹部の底部に位置する実装配線１７４の上面に、導電性ペースト等の接着層を塗布し、面発光レーザ等の種々の素子を実装配線１７４上に搭載すればよい。更に、封止キャップ基板を用いて、実装配線１７４上に搭載した素子を密閉し、封止すればよい。そして、封止工程の後、ダイヤモンドブレード等のダイシング手段により、各チップ領域１１ＣＡijに設定されたチップサイズに切り分ければ、本発明の第４の実施の形態の変形例に係る実装体が完成する。
【０１１８】
このように、第４の実施の形態の変形例に係る実装体の製造方法によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。特に、逐次露光して、微細なパターンの上面側実装配線を形成できるので、実装体を小型化し、高周波特性を改善でき、従来よりも低コストで、実装体を製造することが可能であり、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【０１１９】
なお、図３２に示した本発明の第４の実施の形態の変形例に係る構造において、図２４を用いて説明した実装チップ１１ijと同様に、実装チップの周辺部に、更に、上面保護絶縁膜１１９ａ、実装チップ及び下面保護絶縁膜１１９ｂを貫通する貫通孔を設け、この貫通孔を介して、貫通配線が実装チップを貫通するように設けてもよい。このようにすれば、例えば、船型チップ収納凹部の底部の中央に設けられた貫通孔を介した貫通配線１７２をカソード配線、実装チップの周辺部に設けられた貫通孔を介した貫通配線をアノード配線とする入出力配線等の、多様なトポロジーの入出力配線を構成可能である。
【０１２０】
（第５の実施の形態）
第１の実施の形態に係る実装体では、図１に示したように、両側に深さの等しいチップ収納凹部２ｈ、４ｈが２つあり、これらの２つのチップ収納凹部２ｈ、４ｈの中央に、貫通孔となっているチップ収納凹部３ｈを設け、３つのチップ収納凹部２ｈ、３ｈ、４ｈが連続して一体の凹部となっている構造例を示したが、複数のチップ収納凹部は独立して設けられてもよく、図３３に例示したような互いに深さの異なる有底の凹部のみとし、貫通孔がないトポロジーでも構わない。
【０１２１】
即ち、本発明の第５の実施の形態に係る実装体は、図３３に示すように、実装チップ１１ijと（添え字のｉ，ｊは、それぞれ、基板用ウェハの表面に割り当てられるチップ領域のレイアウトで決まる整数である。）、実装チップ１１ijの上部に、深さが異なって、独立に形成された２つのチップ収納凹部と、実装チップ１１ijの上面から２つのチップ収納凹部の表面にかけて設けられたＳｉＯ2膜等の絶縁膜からなる上面保護絶縁膜１１９ａと、上面保護絶縁膜１１９ａの表面に沿って、実装チップ１１ijの上面側から浅いチップ収納凹部の側面を経て、浅いチップ収納凹部の底面にかけて設けられた段差配線であるカソード配線１７１と、浅いチップ収納凹部の右側の実装チップ１１ijの上面に位置する上面保護絶縁膜１１９ａの内部に埋め込まれ、カソード配線１７１とは電気的に独立して設けられたアノードプラグ（アノード配線）１７２と、深いチップ収納凹部１１drの底部の上面に、導電性ペースト等の接着層１７３介して接着されたＬＳＩチップである機能素子２と、浅いチップ収納凹部１１srの底部の上面に、導電性ペースト等の接着層１７４を介して接着された面発光レーザＬＤijと、機能素子２及び面発光レーザＬＤijの上に設けられた上面側配線用絶縁膜１６９と、上面側配線用絶縁膜１６９に設けられたコンタクトホールを介して、機能素子２の最上層の配線２２５ａ，２２５ｃ、面発光レーザＬＤijの最上層のアノード接続配線５３２、アノードプラグ１７２にそれぞれ接続される実装配線１７５ａ，１７５ｂ，１７５ｃ，１７５ｄとを備える。面発光レーザＬＤijは、既に図２１（ａ）を用いて説明したのとほぼ同様な構造であるが、カソード電極（ｎ側電極）５１２と、カソード電極５１２にオーミック接続するようにカソード電極５１２の上に設けられた第２導電型（ｎ型）のカソードコンタクト層５２１と、カソードコンタクト層５２１の上に設けられたｎ側ブラッグ反射膜層５２２と、ｎ側ブラッグ反射膜層５２２の上に、両側を電流制限領域５１３で囲まれて設けられた活性層（発光層）５２３と、活性層５２３の上に設けられたｐ側ブラッグ反射膜層５２４と、ｐ側ブラッグ反射膜層５２３の上に設けられた第１導電型（ｐ型）のアノードコンタクト層５２５と、アノードコンタクト層５２５の上にリング状に設けられ、アノードコンタクト層５２５にオーミック接続するアノード電極５３１とを備える。そして、アノード電極５３１は、その周囲をアノード絶縁膜５１１で囲まれ、アノード電極５３１とアノード絶縁膜５１１の上には、最上層の配線として、アノード電極５３１に接続されるアノード接続配線５３２が設けられている。
【０１２２】
実装チップ１１ijとしては、厚さ４５０μｍ〜１２００μｍ程度のシリコン（Ｓｉ）等の半導体チップが例示できるが、必ずしも半導体チップに限られるものではない。例えば、半導体チップ以外に、セラミック、樹脂又は耐熱ガラス等の高比抵抗材料チップ、半絶縁性材料チップ若しくは絶縁体材料チップが採用可能である。半導体チップの具体例としては、従来のＬＳＩ等と同様な、厚さ４５０μｍ〜１０００μｍ程度で、直径１００ｍｍφ〜３００ｍｍφの半導体ウェハを２０ｍｍ×２０ｍｍ〜５０ｍｍ×５０ｍｍ程度の所望の大きさのチップ領域として切り出した半導体チップが実装チップ１１ijとして採用可能である。
【０１２３】
第５の実施の形態に係る実装体によれば、図３３に示すように実装配線１７５ａ，１７５ｂ，１７５ｃ，１７５ｄのパターンを微細化できるので、実装体の全体の大きさを従来のパッケージやモジュールよりも小型化し、寄生インピーダンスを最小化することにより、高周波特性を改善できる。しかも、第５の実施の形態に係る実装体によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【０１２４】
−−第５の実施の形態に係る実装体の製造方法−−
図３４〜図３５を用いて、本発明の第５の実施の形態に係る実装体の製造方法を説明する。なお、以下に述べる実装体の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である：
（イ）先ず、基板用ウェハ１１Ｗを用意し、この基板用ウェハ１１Ｗの表面（上面）上に、フォトレジストを塗布し、フォトリソグラフィ技術によりフォトレジストを、逐次露光して、基板用ウェハ１１Ｗの表面にマトリクス状に２次元配置された各チップ領域にチップ収納凹部開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハ１１ＷをＲＩＥ法等でエッチングして、図３４（ａ）に示すように、基板用ウェハ１１Ｗの上面から内部に向かう深いチップ収納凹部１１dr及び浅いチップ収納凹部１１srを形成する。ステップ・アンド・リピート方式等でエッチング用マスクのパターンを形成しているので、実際には基板用ウェハ１１Ｗの表面に２次元配置された各チップ領域のそれぞれに、深いチップ収納凹部１１dr及び浅いチップ収納凹部１１srが周期的に形成される。例えば１５０ｍｍφの基板用ウェハ１１Ｗであれば、２０ｍｍ×３０ｍｍのチップ領域が、図４（ｄ）に示したのと同様なレイアウトで、基板用ウェハ１１Ｗの表面に２０個割り当てられるが、チップ領域の面積を小さくすれば、２０個以上の配置が可能であることは勿論である。深いチップ収納凹部１１dr及び浅いチップ収納凹部１１srの開口に用いたフォトレジストを除去後、基板用ウェハ１１Ｗの全面を熱酸化し、図３４（ｂ）に示すように、各チップ領域において、基板用ウェハ１１Ｗの上面から深いチップ収納凹部１１dr及び浅いチップ収納凹部１１srの表面に渡るＳｉＯ2膜の上面保護絶縁膜１１９ａ及び基板用ウェハ１１Ｗの下面に下面保護絶縁膜１１９ｂを形成する。
【０１２５】
（ロ）次に、上面保護絶縁膜１１９ａの上に第２のフォトレジストを塗布し、フォトリソグラフィ技術により第２のフォトレジストを、逐次露光して、各チップ領域にアノードビア開口用のパターンを形成する。次いで、この第２のフォトレジストをマスクにして上面保護絶縁膜１１９ａをＲＩＥ法等でエッチングして、上面保護絶縁膜１１９ａにアノードプラグ埋め込み用ビアを形成する。このアノードプラグ埋め込み用ビアに、真空蒸着法、スパッタリング法等の周知の手法を用いて、チタン（Ｔｉ），Ｍｏ，Ｎｉ等の高融点金属のアノードプラグ１７２を埋め込む。アノードプラグ１７２をアノードプラグ埋め込み用ビアに埋め込んだ後、ＣＭＰ法等により、アノードプラグ１７２の上端と上面保護絶縁膜１１９ａの上面が平坦になるよう平坦化する。その後、上面保護絶縁膜１１９ａの上に、スパッタリング法等の指向性の低い手法でＡｌやＡｌ合金等の金属膜を、深いチップ収納凹部１１dr及び浅いチップ収納凹部１１srの側面にも十分堆積するように形成する。そして、この金属膜上に、第３のフォトレジストを塗布し、第３のフォトレジストを、逐次露光して、各チップ領域毎に、アノード／カソード配線形成用のパターンを形成する。次いで、この第３のフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれの浅いチップ収納凹部１１srにおいて、金属膜をパターニングしてカソード配線を得る。即ち、図３４（ｃ）に示すように、上面保護絶縁膜１１９ａの表面に沿って、基板用ウェハ１１Ｗの上面（凸部）側から浅いチップ収納凹部１１srの側面を経て、浅いチップ収納凹部１１srの底面にかけての段差配線としてカソード配線１７１をパターニングする。なお、浅いチップ収納凹部１１srの側面へのフォトリソグラフィ技術が困難な場合は、図３２に示したように、浅いチップ収納凹部１１srの側面が基板用ウェハ１１Ｗの上面に対して直角よりも小さな角度で交わるようにテーパ状側壁を有するようにしてもよい。又、浅いチップ収納凹部１１srの側面が、基板用ウェハ１１Ｗの上面に対して直角である垂直側壁の場合は、互いに異なる斜め方向からの露光を交互に行う２重露光をしてもよく、図２７を用いて説明したようなプレスによる金属膜の折り曲げ加工を用いてもよい。
【０１２６】
（ハ）そして、深いチップ収納凹部１１drの底部の上面に、導電性ペースト等の接着層１７３を、浅いチップ収納凹部１１srの底部の上面に、導電性ペースト等の接着層１７８４塗布する。その後、図３５（ｄ）に示すように、ＬＳＩチップである機能素子２を深いチップ収納凹部１１drの内部の位置に位置合わせし、面発光レーザＬＤijを浅いチップ収納凹部１１srの内部の位置に位置合わせする。その後、図３５（ｅ）に示すように、ＬＳＩチップである機能素子２を深いチップ収納凹部１１drの内部に収納し、面発光レーザＬＤijを浅いチップ収納凹部１１srの内部に固定する。機能素子２の底面と深いチップ収納凹部１１drの底部の上面との間には、接着層１７３が介在することにより、機能素子２は深いチップ収納凹部１１drに固定され、面発光レーザＬＤijの底面側のカソード電極５１２と浅いチップ収納凹部１１srの底部の上面との間には、接着層１７８が介在することにより、面発光レーザＬＤijは浅いチップ収納凹部１１srに固定される。実際には、基板用ウェハ１１Ｗの表面には複数のチップ領域が２次元配置されているので、図７に示したのと同様なレイアウトで、複数のチップ領域に対応する複数の深いチップ収納凹部１１drに、機能素子２がそれぞれ収納され、複数の浅いチップ収納凹部１１srに、面発光レーザＬＤijがそれぞれ収納されて、２次元配置される（添え字のｉ，ｊは、基板用ウェハ１１Ｗの表面に２次元的に割り当てられるチップ領域のレイアウトで決まる整数である。）。
【０１２７】
（ニ）その後、深いチップ収納凹部１１drの内部に収納された機能素子２及び浅いチップ収納凹部１１srの内部に収納された面発光レーザＬＤijの上に上面側配線用絶縁膜１６９を形成する。上面側配線用絶縁膜１６９としては、感光性ドライフィルム等の樹脂層の他、真空蒸着法、スパッタリング法、ＳＯＧ法若しくは低温ＣＶＤで形成した酸化膜層等の絶縁膜でも構わない。上面側配線用絶縁膜１６９として感光性ドライフィルムを用いた場合は、この感光性ドライフィルムに対し、直接、逐次露光して、各チップ領域のそれぞれにおいて、感光性ドライフィルムに機能素子２の最上層の配線２２５ａ，２２５ｃの一部、及び面発光レーザＬＤijの最上層の配線であるアノード接続配線５３２の一部、更には、アノードプラグ１７２の一部をそれぞれ露出するコンタクトホールを開口する。上面側配線用絶縁膜１６９として、ＳＯＧ法等による絶縁膜を形成した場合は、上面側配線用絶縁膜１６９上に、フォトレジストを塗布し、フォトレジストを、逐次露光して、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして上面側配線用絶縁膜１６９をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、上面側配線用絶縁膜１６９に、配線２２５ａ，２２５ｃの一部、アノード接続配線５３２の一部及びアノードプラグ１７２の一部をそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、上面側配線用絶縁膜１６９の上に、真空蒸着法、スパッタリング法等の周知の手法を用いてＡｌやＡｌ合金等の金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光して、配線２２５ａ，２２５ｃ，アノード接続配線５３２及びアノードプラグ１７２に電気的に接続される実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、各チップ領域のそれぞれにおいて、金属膜をパターニングして、図３３に示すような、配線２２５ａ，２２５ｃ、アノード接続配線５３２、アノードプラグ１７２にそれぞれ接続される実装配線１７５ａ，１７５ｂ，１７５ｃ，１７５ｄを形成する。
【０１２８】
（ホ）実装配線１７５ａ，１７５ｂ，１７５ｃ，１７５ｄの上をパッシベーション膜や封止用の樹脂によって保護した後、或いは図１と同様にキャップ用ウェハで封止して保護し後、図４（ｄ）や図７に示したのと同様に、基板用ウェハ１１Ｗの表面にグリッド状に設定されたダイシングラインＧ11に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分ければ、本発明の第５の実施の形態に係る実装体が完成する。
【０１２９】
第５の実施の形態に係る実装体の製造方法によれば、従来よりも低コストで、実装体を製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。
【０１３０】
（第５の実施の形態の変形例）
第１の実施の形態に係る実装体では、図１に示したように、実装チップ１１ijを貫通する機能素子チップ３１ijの貫通孔に貫通配線３１１ａ，３１１ｂi，３１１ｃが設けられ、貫通配線３１１ａ，３１１ｂi，３１１ｃを介して、実装チップ１１ijの上面の表面配線３１４ａ，３１４ｂi，３１４ｃと実装チップ１１ijの下面（裏面）の裏面配線３１７ａ，３１７ｂi，３１７ｃとがそれぞれ独立した経路で、互いに電気的に接続することにより、裏面配線３１７ａ，３１７ｂi，３１７ｃが、第１の実施の形態に係る実装体の入出力端子として機能していたが、第５の実施の形態に係る実装体には貫通配線がないので、実装チップ１１ijの上面側の上面側配線用絶縁膜１６９上に設けられた実装配線１７５ａ，１７５ｂ，１７５ｃ，１７５ｄが、実装体の入出力端子として機能する。
【０１３１】
これに対し、本発明の第５の実施の形態の変形例に係る実装体に用いる実装チップ１１ijは、図３６に示すように、実装チップ１１ijの周辺部に、上面保護絶縁膜１１９ａ、実装チップ１１ij及び下面保護絶縁膜１１９ｂを貫通する複数の貫通孔が設けられ、この複数の貫通孔を介して、複数の貫通配線１８１ａ，１８１ｂ，１８１ｃ，……が実装チップ１１ijを貫通するように設けられている。そして、図３６において左側の周辺部近傍に位置する貫通配線１８１ａの上端には貫通配線１８１ａより外径の大きな円板状の金属からなる上面ランド１８３ａが上面保護絶縁膜１１９ａ上まで延在して設けられ、貫通配線１８１ａの下端には貫通配線１８１ａより外径の大きな円板状の金属からなる下面ランド１８２ａが下面保護絶縁膜１１９ｂの下面まで延在して設けられている。
【０１３２】
又、深いチップ収納凹部１１drと浅いチップ収納凹部１１srの間に位置する貫通配線１８１ｂの上端には貫通配線１８１ｂより外径の大きな円板状の金属からなる上面ランド１８３ｂが上面保護絶縁膜１１９ａ上まで延在して設けられ、貫通配線１８１ｂの下端には貫通配線１８１ｂより外径の大きな円板状の金属からなる下面ランド１８２ｂが下面保護絶縁膜１１９ｂの下面まで延在して設けられている。更に、図３６において右側の周辺部近傍に位置する貫通配線１８１ｃの上端には貫通配線１８１ｃより外径の大きな円板状の金属からなる上面ランド１８３ｃが上面保護絶縁膜１１９ａ上まで延在して設けられ、貫通配線１８１ｃの下端には貫通配線１８１ｃより外径の大きな円板状の金属からなる下面ランド１８２ｃが下面保護絶縁膜１１９ｃの下面まで延在して設けられている。
【０１３３】
よって、本発明の第５の実施の形態の変形例に係る実装体においては、貫通配線１８１ａを介して、実装チップ１１ijの上面の上面ランド１８３ａと実装チップ１１ijの下面（裏面）の下面ランド１８２ａとが電気的に接続され、貫通配線１８１ｂを介して、実装チップ１１ijの上面の上面ランド１８３ｂと実装チップ１１ijの下面（裏面）の下面ランド１８２ｂとが、貫通配線１８１ａの経路とは、独立に、電気的に接続され、実装チップ１１ijの上面の上面ランド１８３ｃと実装チップ１１ijの下面（裏面）の下面ランド１８２ｃとが、貫通配線１８１ａ，１８１ｂの経路とは、独立に、電気的に接続されている。
【０１３４】
図３６では、実装チップ１１ijの下面保護絶縁膜１１９ｂ側に設けられる実装配線の図示を省略しているが、第１の実施の形態に係る実装体と同様に、同様に、下面ランド１８２ａ，１８２ｂ，１８２ｃ，……の下に、下面側配線用絶縁膜を設け、この下面側配線用絶縁膜下に下面側実装配線をパターニングし、下面側配線用絶縁膜に開口されたコンタクトホールを介して、下面ランド１８２ａ，１８２ｂ，１８２ｃ，……と下面側実装配線とを電気的に接続することができる。電気的な接続を達成するために、下面ランド１８２ａ，１８２ｂ，１８２ｃ，……の下のコンタクトホールには、それぞれコンタクトプラグを埋め込めば、下面側実装配線と上面側実装配線とが複数の貫通配線１８１ａ，１８１ｂ，１８１ｃ，……，……を介して接続される。他は図３３に示した構造とほぼ同様であるので、重複した説明を省略する。
【０１３５】
図３６に示す第５の実施の形態の変形例に係る実装体によれば、下面ランド１８２ａ，１８２ｂ，１８２ｃ，……に接続される下面側実装配線を実装チップ１１ijの上面側に実装される機能素子２及び面発光レーザＬＤijの入出力端子として機能させることが可能である。
【０１３６】
（第６の実施の形態）
本発明の第６の実施の形態に係る実装体は、図３７に示すように、第１の実施の形態で説明した実装チップ１１ijとして示した構造の下部を、研削及び研磨等で除去して、チップの厚さを薄くして上層基板を構成し、この薄くした上層基板の下面に下面側実装配線１５１ｂ，１５１ｄ，１５１ｅ，１５１ｇ，１５１ｈを形成している。そして、この上層基板の下面側実装配線１５１ｂ，１５１ｄ，１５１ｅ，１５１ｇ，１５１ｈと、下層基板となるＵＬＳＩチップ１４の上面側の上層基板接続配線（ランド）１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……とを、バンプ１４７ｂ，１４７ｄ，１４７ｅ，１４７ｇ，１４７ｈ，……を用いて電気的に接続した縦方向に積層した３次元構造のマルチ・チップ・モジュールである。
【０１３７】
図３７に示す３次元構造のマルチ・チップ・モジュールを構成する上層基板となる実装チップ１１ijは、添え字のｉ，ｊが示すとおり、基板用ウェハの表面にマトリクス状に割り当てられたチップ領域の一つとして切り出されたチップであり、第１の実施の形態で説明したのと同様に、実装チップ１１ijの内部に設けられた、複数のチップ収納凹部の内部に、機能素子２，３，４がそれぞれ収納されている。機能素子２を構成する機能素子チップ２１の上に設けられた多層配線層の内の最上層の配線２２５ａ，２２５ｃ、機能素子３を構成する機能素子チップ３１の上に設けられた多層配線層の内の最上層の配線３１４ａ，３１４ｂi，３１４ｃ、機能素子４を構成する機能素子チップ４１の上に設けられた配線層の内の最上層の配線４４２，４４１とは、上面側実装配線５６，５２，５３によって相互に電気的に接続されている。具体的には、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の上には、上面側配線用絶縁膜１１１が設けられ、この上面側配線用絶縁膜１１１に開口されたコンタクトホールを介して、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１と、上面側実装配線５７，５６，５２，５３，５８とが電気的に接続されている。電気的な接続を達成するために、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の上のコンタクトホールには、それぞれコンタクトプラグ６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４が埋め込まれている。
【０１３８】
第１の実施の形態とは異なり、マルチ・チップ・モジュールの上層基板となる実装チップ１１ijの裏面には、機能素子２を構成する機能素子チップ２１の底面、機能素子３を構成する機能素子チップ３１の切断面、機能素子４を構成する機能素子チップ４１の底面が露出し、これらの機能素子チップ２１の底面、機能素子チップ３１の切断面、機能素子チップ４１の底面を被服するように、下面側配線用絶縁膜１５３が設けられ、下面側配線用絶縁膜１５３の下面には下面側実装配線１５１ｂ，１５１ｄ，１５１ｅ，１５１ｇ、１５１ｈ，……が設けられている。下面側配線用絶縁膜１５３に開口されたコンタクトホールを介して、機能素子チップ３１を貫通する貫通配線３１１ａと、下面側実装配線１５１ｄとが、貫通配線３１１ｂiと、下面側実装配線１５１ｅとが、貫通配線３１１ｃと下面側実装配線とが電気的に接続されている。なお、図３７に示す断面図では接続関係が示されていないが、下面側配線用絶縁膜１５３の下面には他の下面側実装配線１５１ｂ，１５１ｈが配置され、紙面の奥（若しくは手前）で、機能素子チップ３１を貫通する他の貫通配線に、それぞれ独立した配線として電気的に接続されている。電気的な接続を達成するために、貫通配線３１１ａ，３１１ｂi，３１１ｃの直下のコンタクトホールには、それぞれコンタクトプラグ１５２ａ，１５２ｂi，１５２ｃが埋め込まれている。図３７に示す断面図上で図示を省略した、他の貫通配線の直下にも、同様に、コンタクトホールが設けられ、それぞれのコンタクトホールには、それぞれコンタクトプラグが埋め込まれている。下面側実装配線１５１ｂ，１５１ｄ，１５１ｅ，１５１ｇ、１５１ｈ，……が、第６の実施の形態に係る３次元構造のマルチ・チップ・モジュールを構成する上層基板の入出力配線として機能している。
【０１３９】
一方、第６の実施の形態に係る３次元構造のマルチ・チップ・モジュールを構成する下層基板は、図３７に示すように、厚さ６００μｍ〜１０００μｍの第１導電型（ｐ型）の半導体基板（Ｓｉ基板）であるＵＬＳＩチップ１４と、ＵＬＳＩチップ１４の上部の表面近傍に埋め込まれた多数の第２導電型（ｎ型）の半導体領域１４１ａ，１４１ｂ，１４１ｃ，……を備える。半導体領域１４１ａ，１４１ｂ，１４１ｃ，……は、例えばＭＯＳトランジスタのソース領域若しくはドレイン領域である。ＵＬＳＩチップ１４としては、多数の第１導電型（ｐ型）及び第２導電型（ｎ型）の半導体領域が、ＵＬＳＩチップ１４の表面近傍に埋め込まれているが、図３７においては、便宜上、１個の半導体領域１４１ａ，１４１ｂ，１４１ｃ，……のみを模式的に図示している。又、周知のようにＭＯＳトランジスタのソース領域やドレイン領域はｐウェルやｎウェルに形成されるが、ｐウェルやｎウェル等の表示や素子分離領域の表示等も、省略している。
【０１４０】
周知のように、実際のＵＬＳＩチップは、７層〜８層以上の層間絶縁膜からなる多層配線構造が設けられているが、図３７に例示するマルチ・チップ・モジュールを構成する下層基板となるＵＬＳＩチップ１４では、素子分離絶縁膜として機能するシリコン酸化膜（ＳｉＯ2）からなるフィールド絶縁膜を含めて、層間絶縁膜の多層構造をまとめて多層積層絶縁膜１４９として模式的に表示している。そして、図３７に示した下層基板としてのＵＬＳＩチップ１４の例では、半導体領域１４１ａ，１４１ｂ，１４１ｃ，……の上には高融点金属のシリサイドからなるコンタクト領域１４２ａ，１４２ｂ，１４２ｃ；１４２ｄ，１４２ｅ，１４２ｆ；１４２ｇ，１４２ｈ，１４２ｉが設けられ、このコンタクト領域１４２ａ，１４２ｂ，１４２ｃ；１４２ｄ，１４２ｅ，１４２ｆ；１４２ｇ，１４２ｈ，１４２ｉを含むように、ＵＬＳＩチップ１４の上面には多層積層絶縁膜１４９が形成されている。図３７において、多層積層絶縁膜１４９を構成する絶縁膜中、最下層の絶縁膜中に設けられたコンタクトプラグ１４３ａ，１４３ｂ，１４３ｃ；１４３ｄ，１４３ｅ，１４３ｆ；１４３ｇ，１４３ｈ，１４３ｉがそれぞれコンタクト領域１４２ａ，１４２ｂ，１４２ｃ；１４２ｄ，１４２ｅ，１４２ｆ；１４２ｇ，１４２ｈ，１４２ｉに接続されている。多層積層絶縁膜１４９の上面には、第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈが設けられ、第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈがそれぞれコンタクトプラグ１４３ａ，１４３ｂ，１４３ｃ；１４３ｄ，１４３ｅ，１４３ｆ；１４３ｇ，１４３ｈ，１４３ｉに接続されることにより、第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈがそれぞれ、半導体領域１４１ａ，１４１ｂ，１４１ｃ，……に電気的に接続されている。第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈの上には多層積層絶縁膜１４９を構成する２層目の絶縁膜となる層間絶縁膜（（図３７の例では最上層の絶縁膜）が形成され、最上層の層間絶縁膜中に設けられたコンタクトプラグ１４５ａ，１４５ｂ，１４５ｄ，１４５ｅ，１４５ｇ，１４５ｈがそれぞれ第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈに接続されている。最上層の層間絶縁膜の上面には、第２層の表面配線（最上層の表面配線）となる上層基板接続配線１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……が設けられ、上層基板接続配線１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……がそれぞれコンタクトプラグ１４５ａ，１４５ｂ，１４５ｄ，１４５ｅ，１４５ｇ，１４５ｈに接続されることにより、上層基板接続配線１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……がそれぞれ、第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈに接続され、更に、第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈが半導体領域１４１ａ，１４１ｂ，１４１ｃ，……に電気的に接続されている。図３７では、上層基板接続配線１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……が、最上層の表面配線になっているが、図面を簡略化（模式化）しているための便宜上の表現であり、上述したように、実際のＵＬＳＩチップであれば、７層〜８層以上の多層配線構造が設けられているのであるから、実際には、図３７に模式的に例示した下層基板となるＵＬＳＩチップ１４では、上層基板に接続するためのバンプ１４７ｂ，１４７ｄ，１４７ｅ，１４７ｇ，１４７ｈ，……が配置されるランドとなる上層基板接続配線１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……と第１層の表面配線１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈとの間には、多数の表面配線層が存在する。
【０１４１】
なお、図示を省略しているが、第１の実施の形態の図１に示したのと同様に、３次元構造のマルチ・チップ・モジュールを構成する上層基板では、機能素子チップ２１，３１，４１のそれぞれの上に設けられた多層配線や、更にその上の上面側実装配線５１，５２，５３，……，５７，５８等は、樹脂を接着層として用いて、実装チップ１１ijの上に封止キャップチップを接合して、実装チップ１１ijとの封止キャップチップとの間を密閉空間として、封止した構造を、上層基板として用いても構わない。上層基板として機能する実装チップ１１ijとしては、第１の実施の形態で説明したとおり、半導体チップや、セラミック、樹脂又は耐熱ガラス等の高比抵抗材料チップ、半絶縁性材料チップ若しくは絶縁体材料チップ等が採用可能である。
【０１４２】
第６の実施の形態に係る実装体としての３次元構造のマルチ・チップ・モジュールによれば、図３７に示すように、上層基板の上面側実装配線５１，５２，５３、……，５７，５８のパターンを微細化できるので、上層基板の全体の大きさを従来のパッケージやモジュールよりも小型化し、寄生インピーダンスを最小化することにより、高周波特性を改善するとともに、上層基板と下層基板とを、バンプ１４７ｂ，１４７ｄ，１４７ｅ，１４７ｇ，１４７ｈ，……を用いて最短距離で電気的に接続して、縦方向に積層しているので、マルチ・チップ・モジュールの全体としても、寄生インピーダンスが抑制され、マルチ・チップ・モジュールの全体としての高周波特性が高い。しかも、上層基板と下層基板とを縦方向に積層した３次元構造の実装体（マルチ・チップ・モジュール）によれば、従来のマルチ・チップ・モジュールより小型化が容易であり、低コストでマルチ・チップ・モジュールを製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能なマルチ・チップ・モジュールを提供できる。
【０１４３】
−−第６の実施の形態に係るマルチ・チップ・モジュールの製造方法−−
図３８〜図３９を用いて、本発明の第６の実施の形態に係る実装体であるマルチ・チップ・モジュールの製造方法を説明する。なお、以下に述べるマルチ・チップ・モジュールの製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である：
（イ）先ず、上層基板を作製するための基板用ウェハ１１Ｗを用意し、この基板用ウェハ１１Ｗの表面（上面）上に、フォトレジストを塗布し、フォトレジストを逐次露光して、チップ収納凹部開口用のパターンを基板用ウェハ１１Ｗの表面に形成する。次いで、このフォトレジストをマスクにして基板用ウェハ１１ＷをイオンミリングやＲＩＥ法等でエッチングして、基板用ウェハ１１Ｗの上面から内部に向かうチップ収納凹部を形成する。そして、チップ収納凹部の底部の上面に、導電性ペースト等の接着層１７６，１７０，１７７を塗布し、機能素子２，３，４を、それぞれ、図３８（ａ）に示すようにチップ収納凹部の内部に収納する。その後、チップ収納凹部の内部に収納された機能素子２，３，４の上に上面側配線用絶縁膜１１１を形成する。上面側配線用絶縁膜１１１としては、感光性ドライフィルム等の樹脂層の他、真空蒸着法、スパッタリング法、ＳＯＧ法若しくは低温ＣＶＤで形成した酸化膜層等の絶縁膜でも構わない。
【０１４４】
（ロ）上面側配線用絶縁膜１１１として感光性ドライフィルムを用いた場合は、この感光性ドライフィルムに対し、直接、逐次露光して、基板用ウェハ１１Ｗの上に割り当てられた各チップ領域のそれぞれにおいて、感光性ドライフィルムに機能素子２の最上層の配線２２５ａ，２２５ｃ、機能素子３の最上層の配線３１４ａ，３１４ｂi，３１４ｃ、機能素子４の最上層の配線４４２，４４１の一部をそれぞれ露出するコンタクトホールを開口する。上面側配線用絶縁膜１１１として、ＳＯＧ法等による絶縁膜を形成した場合は、上面側配線用絶縁膜１１１上に、フォトレジストを塗布し、フォトレジストを、逐次露光して、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして上面側配線用絶縁膜１１１をＲＩＥ法等でエッチングして、上面側配線用絶縁膜１１１に、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の一部をそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、上面側配線用絶縁膜１１１の上に、真空蒸着法、スパッタリング法等の周知の手法を用いて金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光して、複数の機能素子２，３，４の相互を電気的に接続する実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、金属膜をパターニングして、図３８（ａ）に示すような、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１にそれぞれ接続される上面側実装配線５７，５６，５２，５３，５８を形成する。この際、上面側実装配線５７，５６，５２，５３，５８と同一の金属膜によって、配線２２５ａ，２２５ｃ、配線３１４ａ，３１４ｂi，３１４ｃ、及び配線４４２，４４１の上のコンタクトホールには、それぞれコンタクトプラグ６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４が埋め込まれる。
【０１４５】
（ハ）その度、基板用ウェハ１１Ｗの下部を、機能素子２，３，４の底部が露出するまで、研削及びＣＭＰ等の研磨を用いて除去し、図３８（ｂ）に示すように、基板用ウェハ１１Ｗの厚さを薄くして上層基板に必要な厚さにする。そして、基板用ウェハ１１Ｗの表裏を逆にするように、裏返し、露出した機能素子２，３，４の底部の上に、下面側配線用絶縁膜１５３を形成する。下面側配線用絶縁膜１５３としては、感光性ドライフィルム等の樹脂層の他、真空蒸着法、スパッタリング法、ＳＯＧ法若しくは低温ＣＶＤで形成した酸化膜層等の絶縁膜が使用可能である。下面側配線用絶縁膜１５３として感光性ドライフィルムを用いた場合は、上面側と同様に、感光性ドライフィルムに対し、直接、逐次露光して、機能素子３の貫通配線３１１ａ，３１１ｂi，３１１ｃをそれぞれ露出するコンタクトホールを開口する。下面側配線用絶縁膜１５３として、ＳＯＧ法等による絶縁膜を形成した場合は、上面側と同様に、下面側配線用絶縁膜１５３上に、フォトレジストを塗布し、フォトレジストを、逐次露光して、コンタクトホール開口用のパターンを形成する。次いで、このフォトレジストをマスクにして下面側配線用絶縁膜１５３をＲＩＥ法等でエッチングして、下面側配線用絶縁膜１５３に、貫通配線３１１ａ，３１１ｂi，３１１ｃをそれぞれ露出するコンタクトホールを開口する。コンタクトホールの開口後、上面側と同様に、下面側配線用絶縁膜１５３の上に、真空蒸着法、スパッタリング法等の周知の手法を用いて金属膜を全面に堆積する。そして、 金属膜上に、フォトレジストを塗布し、フォトレジストを、逐次露光して、下面側実装配線形成用のパターンを形成する。次いで、このフォトレジストをマスクにして金属膜をＲＩＥ法等でエッチングして、金属膜をパターニングして、図３９（ａ）に示すような、貫通配線３１１ａ，３１１ｂi，３１１ｃにそれぞれ接続される下面側実装配線１５１ｄ，１５１ｅ，１５１ｇを形成する。なお、図３９（ａ）に示す断面図では接続関係が示されていないが、下面側配線用絶縁膜１５３の下面には他の下面側実装配線１５１ｂ，１５１ｈが配置され、紙面の奥（若しくは手前）で、機能素子チップ３１を貫通する他の貫通配線に、それぞれ独立した配線として電気的に接続されている。この際、下面側実装配線１５１ｂ，１５１ｄ，１５１ｅ，１５１ｇ，１５１ｈと同一の金属膜によって、貫通配線３１１ａ，３１１ｂi，３１１ｃ，……の直下のコンタクトホールには、それぞれコンタクトプラグ１５２ａ，１５２ｂi，１５２ｃ，……が埋め込まれる。
【０１４６】
（ニ）上面側実装配線５７，５６，５２，５３，５８の上をパッシベーション膜や封止用の樹脂によって保護した後、或いは図１と同様にキャップ用ウェハで封止して保護した後、基板用ウェハ１１Ｗの表面にグリッド状に設定されたダイシングラインＧ11に沿ってダイヤモンドブレード等のダイシング手段により、各チップ領域に設定されたチップサイズに切り分ければ、上層基板が完成する。そして、最上層に、上層基板接続配線１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……を備えたＵＬＳＩチップ１４を下層基板として用意する。この下層基板の上層基板接続配線１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……をそれぞれランドとして、図３９（ｂ）に示すように、上層基板接続配線１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……のそれぞれの上に、上層基板との電気的接続を達成するためのバンプ１４７ｂ，１４７ｄ，１４７ｅ，１４７ｇ，１４７ｈ，……を配置する。そして、バンプ１４７ｂ，１４７ｄ，１４７ｅ，１４７ｇ，１４７ｈ，……を介して、上層基板と下層基板とを接続すれば、図３７に示すようなマルチ・チップ・モジュールが完成する。
【０１４７】
第６の実施の形態に係るマルチ・チップ・モジュールの製造方法によれば、従来よりも低コストで、マルチ・チップ・モジュールを製造することが可能であり、更に、多品種小量製品や多品種小ロット製品の迅速対応化が可能である。特に、第６の実施の形態に係るマルチ・チップ・モジュールの製造方法において、上層基板を製造する基板用ウェハ１１Ｗに、多品種の製品を小ロット毎にグループ分けして同時に配置すれば、１ロットの製造工程で、実質的に複数のロットの上層基板の製造工程を、一度に実現でき、短納期で上層基板が製造できる。多種類の上層基板を小ロットずつ生産すれば、それだけ多種類の製品を早く顧客に届けることができるので、工業的に極めて重要な効果を奏するものである。このように、第６の実施の形態に係るマルチ・チップ・モジュールの製造方法によれば、顧客の多品種・短納期・低価格の要求を満たし、同時に売上増加、低コストという製造側の要求も満たすことができ、又、生産管理も容易になり、歩留まりが向上する。
【０１４８】
（その他の実施の形態）
上記のように、本発明は第１〜第６の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１４９】
例えば、既に述べた第６の実施の形態においては、第１の実施の形態で説明した実装チップ１１ijとして示した構造のチップの厚さを薄くして上層基板を構成し、この薄くした上層基板の下面に下面側実装配線１５１ｂ，１５１ｄ，１５１ｅ，１５１ｇ，１５１ｈを形成し、下層基板となるＵＬＳＩチップ１４の上面側の上層基板接続配線（ランド）１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，……とを、バンプ１４７ｂ，１４７ｄ，１４７ｅ，１４７ｇ，１４７ｈ，……を用いて電気的に接続して縦方向に積層したが、下層基板として上層基板と同様な、第１の実施の形態で説明した実装チップ１１ijを薄くした構造のチップを用いれば、貫通配線３１１ａ，３１１ｂi，３１１ｃ，……によって、上層基板と下層基板の接続ができるので、３層以上に積層したマルチ・チップ・モジュールが簡単に実現可能である。
【０１５０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に記載された発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【０１５１】
本発明の実装体は、携帯電話、高精細デジタルＴＶ、３Ｄ−ＴＶ、４−１０Ｇビット光通信モジュール等のＩＴ産業の技術分野を始め、半導体産業やＭＥＭＳ産業から得られるデバイスを取りいれた全産業用モジュールの技術分野に利用可能である。更に、環境保護や、安全・安心環境センシング、或いは、安全・安心社会のワイヤレスセンシング等の技術分野に利用可能である。特に食品・医療・プラント等の技術分野において、高信頼性を有するＬＳＩ単体、ＭＥＭＳ単体等の機能素子をコンパクトに搭載したモジュールやシステムが提供できる。更には、健康、福祉、環境等の技術分野を快適にするＬＳＩ単体、ＭＥＭＳ単体等の機能素子をコンパクトに搭載したモジュールやシステムが提供できる。又、工場、ビル、オフィース、家等を高効率にするＬＳＩ単体、ＭＥＭＳ単体等の機能素子をコンパクトに搭載したモジュールやシステムが提供できる。
【符号の説明】
【０１５２】
２ij，３ij，４ij，２，３，４…機能素子
２ａ，３ａ，４ａ…ハードウェアライブラリー
２ｈij，３ｈij，４ｈij，２ｈ，３ｈ，４ｈ，１１dr，１１sr，１１s…チップ収納凹部
１１ij…実装チップ
１１pa，１１pb，１１tp…貫通孔
１１…実装チップ
１１ＣＡij…チップ領域
１１Ｗ…基板用ウェハ
１２ij…樹脂
１３ij…封止キャップチップ
１３…封止キャップ基板
１４…ＵＬＳＩチップ
２１ij，３１ij，４１ij，２１，３１，４１…機能素子チップ
２１Ｗ…ＬＳＩ用半導体ウェハ
３１s…凹部
３１Ｗ…ＭＥＭＳ関連部品用ウェハ
４１Ｗ…ＭＥＭＳデバイス用ウェハ
５１，５２，５３，５４，５５，５６，５７，５８，１６７ａ，１６７ｂ，…上面側実装配線
６１ij…貫通配線部品チップ
６１，６２，６３，１５１ｂ，１５１ｄ，１５１ｅ，１５１ｇ，１５１ｈ，…下面側実装配線
９５…プレスヘッド
１０１ａ，１０２ａ…補強用樹脂
１１１，１６９…上面側配線用絶縁膜
１１２，１５３…下面側配線用絶縁膜
１１３，１１７，１１９ａ，３２１，６１２…上面保護絶縁膜
１１４，１１８，１１９ｂ，１１９ｃ，３２３，６１３…下面保護絶縁膜
１１５，１７１…カソード配線
１１６…アノードランド配線
１１９，１６９…架橋絶縁膜
１２０ａ…第１層間絶縁膜
１２０ｂ…第２層間絶縁膜（上面側配線用絶縁膜）
１２１ｂ，１２１ａ，１４３ａ，１４３ｂ，１４３ｃ，１４５ａ，１４５ｂ，１４５ｄ，１４５ｅ，１４５ｇ，１４５ｈ，１５２ａ，１５２ｂi，１５２ｃ，１６５ａ，１６５ｂ，２２２ａ，２２２ｂ，２２２ｃ，２２４ａ，２２４ｃ，３１３ａ，３１３ｂi，３１３ｃ，３１６ａ，３１６ｂi，３１６ｃ，３２７ａ，３２７ｂi，３２７ｃ，３４２ａ，３４２ｂ，３４２ｃ，３４４ａ，３４４ｂ，３４４ｃ，３４４ｄ，３５２ａ，３５２ｂ，３５２ｃ，３５２ｄ，３５４ａ，３５４ｂ，３５４ｄ，６０１，６０２，３２４ａ，３２４ｂ，３２４ｃ，６０３，６０４…コンタクトプラグ
１２２ｂ，１２２ａ，１７４，１７５ａ，１７５ｂ，１７５ｃ，１７５ｄ…実装配線
１３１ij，１３５ij…封止キャップチップ
１３１Ｗ…キャップ用ウェハ
１３２，１３３…キャップ絶縁膜
１３５…キャップ用ウェハ
１３６ij…アノード配線
１３７ij，１３８ij…コンタクトバンプ
１４１ａ，１４１ｂ，１４１ｃ，２１１…半導体領域
１４２ａ，１４２ｂ，１４２ｃ，２２１ａ，２２１ｂ，２２１ｃ…コンタクト領域
１４４ａ，１４４ｂ，１４４ｄ，１４４ｅ，１４４ｇ，１４４ｈ，２２３ａ，２２３ｂ，２２５ａ，２２５ｃ，３１４ａ，３１４ｂi，３１４ｃ，３４３ａ，３４３ｂ，３４５ａ，３４５ｂ，３４５ｃ，３４５ｄ，３５１ａ，３５１ｂ，３５１ｃ，３５１ｄ，３５３ａ，３５３ｂ，３５３ｃ，３５３ｄ，３５５ａ，３５５ｄ…表面配線
１４６ａ，１４６ｂ，１４６ｄ，１４６ｅ，１４６ｇ，１４６ｈ，…上層基板接続配線
１４７ｂ，１４７ｄ，１４７ｅ，１４７ｇ，１４７ｈ，…バンプ
１４９…多層積層絶縁膜
１６１ａ，１６１ｂ，１８１ａ，１８１ｂ，１８１ｃ，３１１ａ，３１１ｂi，３１１ｃ，６１１…貫通配線
１６３ａ，１６３ｂ，１７３，１８２ａ，１８２ｂ，１８２ｃ，６２２…下面ランド
１６２ａ，１６２ｂ，１７１，１８３ａ，１８３ｂ，１８３ｃ，６２１…上面ランド
１６４…パッド配線
１６６，１６６ａ，１６６ｂ…下地金属膜
１６８…ダマシン配線用絶縁膜
２１３…層間絶縁膜
１７２…アノードプラグ
１７２，１７３，１７４，１７６，１７０，１７７，１７８，１７９…接着層
２１２，３３１，３３５…フィールド絶縁膜
２２５ａ，２２５ｃ，３１４ａ，３１４ｂi，３１４ｃ，４４２，４４１…配線
３１２ａ，３１２ｂi，３１２ｃ，３１５ａ，３１５ｂi，３１５ｃ…コンタクト端子
３１７ａ，３１７ｂi，３１７ｃ…裏面配線
３２２…上部層間絶縁膜
３２４…下部層間絶縁膜
３３２…第１の層間絶縁膜
３３３…第２の層間絶縁膜
３３４…抵抗配線層
３４１…第１のキャパシタ電極層
３４３ｄ…第２のキャパシタ電極層
３４６…段差配線
３４７…上面配線
４１１…下地絶縁膜
４１２，４２１…スペーサ金属層
４２２…固定端接続層
４２３，４２４…導体層
４２５…コンタクト電極層
４２６…自由端側可動接点層
４３１…自由端側配線層
４３２…スーサ配線層
４３３…自由端側固定接点層
５１１…アノード絶縁膜
５１２…カソード電極
５１３…電流制限領域
５２１…カソードコンタクト層
５２２…ｎ側ブラッグ反射膜層
５２３…活性層
５２３…ｐ側ブラッグ反射膜層
５２４…ｐ側ブラッグ反射膜層
５２５…アノードコンタクト層
５３１…アノード電極
５３２…アノード接続配線
Ｇ11，Ｇ21，Ｇ31，Ｇ41…ダイシングライン
ＬＤij…面発光レーザ
【特許請求の範囲】
【請求項１】
実装チップと、
該実装チップの上面側に設けられたチップ収納凹部の内部に、上面が前記実装チップの上面と同一レベルとなるように埋め込まれた機能素子チップと、
該機能素子チップの前記上面を含んで、前記実装チップの前記上面の上に設けられた上面側配線用絶縁膜と、
該上面側配線用絶縁膜上に配置され、前記機能素子チップと電気的に接続された上面側実装配線
とを備えることを特徴とする実装体。
【請求項２】
前記実装チップの上面側には、複数の前記チップ収納凹部が設けられ、複数の前記チップ収納凹部の内部に、それぞれの上面が前記実装チップの上面と同一レベルとなるように複数の機能素子チップが埋め込まれていることを特徴とする請求項１に記載の実装体。
【請求項３】
複数の前記チップ収納凹部の内、少なくとも一つが、前記実装チップを貫通する貫通孔であり、該貫通孔の内部に前記機能素子チップとして貫通配線を内蔵した貫通部品が収納
されていることを特徴とする請求項２に記載の実装体。
【請求項４】
前記チップ収納凹部が、前記実装チップを貫通する貫通孔であり、該貫通孔の内部に前記機能素子チップとして貫通配線を内蔵した貫通部品が収納されていることを特徴とする請求項１に記載の実装体。
【請求項５】
前記実装チップの前記下面の下に設けられた下面側配線用絶縁膜と、
該下面側配線用絶縁膜の下面に配置され、前記貫通配線と電気的に接続された下面側実装配線
とを、更に備えることを特徴とする請求項３又は４に記載の実装体。
【請求項６】
前記下面側実装配線に電気的に接続される下層基板を更に備え、
前記実装チップが上層基板として、前記下層基板の上に積層されることを特徴とする請求項５に記載の実装体。
【請求項７】
前記実装チップの上面側を、前記実装チップの間に空隙を有して覆う封止キャップチップと、
前記実装チップの周辺において、前記実装チップと前記封止キャップチップとを接続し、前記空隙を密閉空間として封止する樹脂
とを、更に備えることを特徴とする請求項１〜６のいずれか１項に記載の実装体。
【請求項８】
上面が、複数のチップ領域を割り当て可能な面積を有する基板用ウェハの前記上面側に、チップ収納凹部を形成する工程と、
前記チップ収納凹部の内部に、上面が前記基板用ウェハの上面と同一レベルとなるように機能素子チップを埋め込む工程と、
該機能素子チップの前記上面を含んで、前記基板用ウェハの前記上面の上に上面側配線用絶縁膜を形成する工程と、
該上面側配線用絶縁膜上に、前記機能素子チップと電気的に接続される上面側実装配線を形成する工程と、
前記チップ領域毎に、前記を複数のチップ領域を分割して、前記基板用ウェハから複数の実装チップを切り出して実装体とする工程
とを含むことを特徴とする実装体の製造方法。
【請求項９】
前記チップ収納凹部の内部に埋め込まれる機能素子チップが、予めハードウェアライブラリーとして、他品種用意されていることを特徴とする請求項８に記載の実装体の製造方法。
【請求項１０】
前記実装チップの周辺に配置された封止用の樹脂を接着材として、前記実装チップの上面側を、前記実装チップの間に空隙を有するように封止キャップチップで覆い、前記実装チップ、前記封止キャップチップ及び前記樹脂で前記空隙を密閉空間として封止する工程を更に含むことを特徴とする請求項８又は９に記載の実装体の製造方法。
【請求項１】
実装チップと、
該実装チップの上面側に設けられたチップ収納凹部の内部に、上面が前記実装チップの上面と同一レベルとなるように埋め込まれた機能素子チップと、
該機能素子チップの前記上面を含んで、前記実装チップの前記上面の上に設けられた上面側配線用絶縁膜と、
該上面側配線用絶縁膜上に配置され、前記機能素子チップと電気的に接続された上面側実装配線
とを備えることを特徴とする実装体。
【請求項２】
前記実装チップの上面側には、複数の前記チップ収納凹部が設けられ、複数の前記チップ収納凹部の内部に、それぞれの上面が前記実装チップの上面と同一レベルとなるように複数の機能素子チップが埋め込まれていることを特徴とする請求項１に記載の実装体。
【請求項３】
複数の前記チップ収納凹部の内、少なくとも一つが、前記実装チップを貫通する貫通孔であり、該貫通孔の内部に前記機能素子チップとして貫通配線を内蔵した貫通部品が収納
されていることを特徴とする請求項２に記載の実装体。
【請求項４】
前記チップ収納凹部が、前記実装チップを貫通する貫通孔であり、該貫通孔の内部に前記機能素子チップとして貫通配線を内蔵した貫通部品が収納されていることを特徴とする請求項１に記載の実装体。
【請求項５】
前記実装チップの前記下面の下に設けられた下面側配線用絶縁膜と、
該下面側配線用絶縁膜の下面に配置され、前記貫通配線と電気的に接続された下面側実装配線
とを、更に備えることを特徴とする請求項３又は４に記載の実装体。
【請求項６】
前記下面側実装配線に電気的に接続される下層基板を更に備え、
前記実装チップが上層基板として、前記下層基板の上に積層されることを特徴とする請求項５に記載の実装体。
【請求項７】
前記実装チップの上面側を、前記実装チップの間に空隙を有して覆う封止キャップチップと、
前記実装チップの周辺において、前記実装チップと前記封止キャップチップとを接続し、前記空隙を密閉空間として封止する樹脂
とを、更に備えることを特徴とする請求項１〜６のいずれか１項に記載の実装体。
【請求項８】
上面が、複数のチップ領域を割り当て可能な面積を有する基板用ウェハの前記上面側に、チップ収納凹部を形成する工程と、
前記チップ収納凹部の内部に、上面が前記基板用ウェハの上面と同一レベルとなるように機能素子チップを埋め込む工程と、
該機能素子チップの前記上面を含んで、前記基板用ウェハの前記上面の上に上面側配線用絶縁膜を形成する工程と、
該上面側配線用絶縁膜上に、前記機能素子チップと電気的に接続される上面側実装配線を形成する工程と、
前記チップ領域毎に、前記を複数のチップ領域を分割して、前記基板用ウェハから複数の実装チップを切り出して実装体とする工程
とを含むことを特徴とする実装体の製造方法。
【請求項９】
前記チップ収納凹部の内部に埋め込まれる機能素子チップが、予めハードウェアライブラリーとして、他品種用意されていることを特徴とする請求項８に記載の実装体の製造方法。
【請求項１０】
前記実装チップの周辺に配置された封止用の樹脂を接着材として、前記実装チップの上面側を、前記実装チップの間に空隙を有するように封止キャップチップで覆い、前記実装チップ、前記封止キャップチップ及び前記樹脂で前記空隙を密閉空間として封止する工程を更に含むことを特徴とする請求項８又は９に記載の実装体の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【公開番号】特開２０１２−４３１４（Ｐ２０１２−４３１４Ａ）
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願番号】特願２０１０−１３７５６０（Ｐ２０１０−１３７５６０）
【出願日】平成２２年６月１６日（２０１０．６．１６）
【出願人】（３０２００００８１）株式会社メムス・コア (19)
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願日】平成２２年６月１６日（２０１０．６．１６）
【出願人】（３０２００００８１）株式会社メムス・コア (19)
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