情報再生装置
【課題】ビタビ復号における基準値を再生信号に適応化させる回路での電力消費を抑える。
【解決手段】情報再生装置は、アナログ信号処理部と、クロック生成部と、ビタビ復号回路とを含む。上記ビタビ復号器は基準値制御回路（６２）を含む。上記基準値制御回路は、クロック信号に同期して、基準値をアナログ信号処理部の出力に適応するように更新する基準値適応化部（６４）と、基準値適応化部における上記基準値の適用化状況を判定し、その判定結果に応じて、基準値適応化部でのクロック信号の使用を制限するための判定部（６５）とを含む。判定部によって、上記基準値適応化部での上記クロック信号の使用が制限されることにより、クロック信号の充放電が少なくなって、電力消費が抑えられる。
【解決手段】情報再生装置は、アナログ信号処理部と、クロック生成部と、ビタビ復号回路とを含む。上記ビタビ復号器は基準値制御回路（６２）を含む。上記基準値制御回路は、クロック信号に同期して、基準値をアナログ信号処理部の出力に適応するように更新する基準値適応化部（６４）と、基準値適応化部における上記基準値の適用化状況を判定し、その判定結果に応じて、基準値適応化部でのクロック信号の使用を制限するための判定部（６５）とを含む。判定部によって、上記基準値適応化部での上記クロック信号の使用が制限されることにより、クロック信号の充放電が少なくなって、電力消費が抑えられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報再生装置、さらには、再生信号の振幅変動に応じて基準値を更新することによって基準値を再生信号に適応化させる場合の電力消費を図るための技術に関する。
【背景技術】
【０００２】
特許文献１には、光磁気ディスク装置等の情報再生装置、特にパーシャルレスポンス最尤復号処理（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）を用いた情報再生装置が示される。このような情報再生装置において、記録媒体から再生される再生信号を復号する方法として、ビタビ復号方法が用いられる。このビタビ復号方法では、記録媒体に対する記録方法に応じて複数個の状態を予め特定し、記録媒体から再生される再生信号に基づいて、リードクロックに従うタイミングでなされる計算処理によって、最も確からしい（確率の高い）状態遷移を選択する。そして、このような選択の結果に対応して、論理値“１”又は論理値“０”の復号データ値の系列としての復号データを生成する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−３１２６４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ビタビ復号は最尤復号化の一種であり、送信側で畳み込み符号化を行った時に通過したトレリス線図上の経路に最も近いパスが選ばれることになる。このようなビタビ復号は、基準値に基づいて行われる。特許文献１（明細書段落０００７）にも記載されているように、再生信号を精度良く復号するためには基準値を変動させる必要がある。通常は、再生信号の振幅変動に応じて基準値を更新することによって基準値を再生信号に適応化させている。つまり、再生信号の振幅を検出し、その検出結果に基づいて基準値を所定の時間間隔で更新される。基準値の更新は、再生信号に同期されるクロック信号に基づいて行われる。このように再生信号の振幅に基準値を追従させることにより、再生信号を精度良く復号することができる。
【０００５】
しかしながら、基準値を適応化させる技術について本願発明者が検討したところ、基準値が安定した後も、基準値を再生信号に適応化させる処理を延々と続けるのは電力の無駄であることが見いだされた。
【０００６】
本発明の目的は、ビタビ復号における基準値を再生信号に適応化させる回路での電力消費を抑えるための技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、記録媒体から読み出された情報をデジタル信号に変換可能なアナログ信号処理部と、上記アナログ信号処理部の出力に同期するクロック信号を生成するクロック生成部と、上記アナログ信号処理部の出力信号を、基準値に基づいてビタビ復号するビタビ復号回路とを含んで情報再生装置を構成する。上記ビタビ復号器は、上記基準値を更新可能な基準値制御回路を含む。上記基準値制御回路は、上記クロック信号に同期して、上記基準値を上記アナログ信号処理部の出力に適応するように更新する基準値適応化部と、上記基準値適応化部における上記基準値の適用化状況を判定し、その判定結果に応じて、上記基準値適応化部での上記クロック信号の使用を制限するための判定部とを含む。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、ビタビ復号における基準値を再生信号に適応化させる回路での電力消費を抑えることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明にかかる情報再生装置の一例とされる光ディスク装置の構成例ブロック図である。
【図２】図１に示される光ディスク装置におけるビタビ復号器の構成例ブロック図である。
【図３】図２に示されるビタビ復号器における基準値適応化部の構成例ブロック図である。
【図４】図２に示されるビタビ復号器における判定部の構成例ブロック図である。
【図５】図４に示される判定部におけるクロック供給制御回路の構成例ブロック図である。
【図６】基準値生成回路における適応動作の説明図である。
【図７】基準値生成回路における適応動作の別の説明図である。
【図８】クロック停止信号がアサートされる場合とネゲートされる場合とのヒステリシス特性の説明図である。
【発明を実施するための形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕本発明の代表的な実施の形態に係る情報再生装置（１０）は、記録媒体から読み出された情報をデジタル信号に変換可能なアナログ信号処理部（１）と、上記アナログ信号処理部の出力に同期するクロック信号を生成するクロック生成部（７）と、上記アナログ信号処理部の出力信号を、基準値に基づいてビタビ復号するビタビ復号回路（６）とを含む。上記ビタビ復号器は、上記基準値を更新可能な基準値制御回路（６２）を含む。上記基準値制御回路は、上記クロック信号に同期して、上記基準値を上記アナログ信号処理部の出力に適応するように更新する基準値適応化部（６４）と、上記基準値適応化部における上記基準値の適用化状況を判定し、その判定結果に応じて、上記基準値適応化部での上記クロック信号の使用を制限するための判定部（６５）とを含む。
【００１５】
上記の構成によれば、判定部は、上記基準値適応化部における上記基準値の適用化状況を判定し、その判定結果に応じて、上記基準値適応化部での上記クロック信号の使用を制限する。クロック信号の使用が少なくなると、その分、クロック信号の充放電が少なくなり、電力消費が抑えられる。このことが、上記基準値適応化部での電力消費の低減を達成する。
【００１６】
〔２〕上記〔１〕において、上記基準値適応化部は、クロック信号（ＣＬＫ）に基づいて、互いに異なるレベルの基準値を発生するための複数の基準値生成回路（３０１〜３０８）と、上記基準値適応化部における上記基準値の適用化状況の判定結果に応じて、上記基準値生成回路に対する上記クロック信号の供給を停止するため制御論理（３１）とを含んで構成することができる。制御論理は、上記基準値適応化部における上記基準値の適用化状況の判定結果に応じて、上記基準値生成回路に対する上記クロック信号の供給を停止させる。これにより、クロック信号の充放電が少なくなるので、電力消費を抑えることができる。
【００１７】
〔３〕上記〔２〕において、上記複数の基準値生成回路のうち、上記アナログ信号処理部の出力信号の振幅モニタに用いられる基準値を発生するための基準値生成回路については、上記基準値適応化部における上記基準値の適用化状況の判定結果にかかわらず、上記クロック信号の供給停止の対象から除外される。これにより、上記アナログ信号処理部の出力信号の振幅モニタに支障を与えないで済む。
【００１８】
〔４〕上記〔３〕における判定部は、以下のように構成することができる。
【００１９】
すなわち、上記判定部には、ビタビ復号回路でのビタビ復号に使用される上記基準値と上記アナログ信号処理部の出力信号との差分を検出する差分検出回路（４０２）と、上記差分検出回路の差分検出結果を積分するための積分回路（４０３）と、上記制御論理に対してクロック供給停止を指示するためのクロック供給停止信号を上記積分回路の出力に基づいて形成するクロック供給制御回路（４０４）とを設ける。上記積分回路が介在されることにより、差分検出回路での検出結果にノイズ等が含まれている場合でも、それを無視することができる。
【００２０】
〔５〕上記〔４〕において、上記クロック供給制御回路には、上記アナログ信号処理部の出力信号の振幅モニタに用いられる基準値を発生するための基準値生成回路の出力に基づいて、上記アナログ信号処理部の最大振幅幅を算出する最大振幅算出回路（５１）と、予め設定された固定値を保持可能な固定値レジスタ（５２）と、上記最大振幅算出回路の出力とを設けることができる。また、上記クロック供給制御回路には、上記固定値レジスタの出力とを選択可能な第１選択回路（５３）と、上記最大振幅算出回路の出力と、上記固定値レジスタの出力とを選択可能な第２選択回路（５４）とを設けることができる。さらに、上記クロック供給制御回路には、上記第１選択回路の出力レベルに基づいてクロック供給用閾値を決定するための第１閾値倍率設定回路（５５）と、上記第２選択回路の出力レベルに基づいてクロック停止用閾値を決定するための第２閾値倍率設定回路（５６）とを設けることができる。そして上記クロック供給制御回路には、上記積分回路の出力と上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号をアサートし、上記積分回路の出力と上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号をネゲートするための比較回路（５７）とを設けることができる。この場合、最大振幅算出回路（５１）の出力、又は固定値レジスタ（５２）に予め設定された固定値に基づいて、クロック供給用閾値や、クロック停止用閾値の設定を行うことができる。
【００２１】
〔６〕上記〔５〕において、上記クロック停止信号がアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるように、上記クロック停止用閾値及び上記クロック供給用閾値を設定することができる。このような設定によれば、積分回路（４０３）の出力（Ｉ−ＯＵＴ）がクロック停止用閾値以下になった場合にクロック停止信号がアサートされることでクロック信号の供給が停止され、積分回路（４０３）の出力（Ｉ−ＯＵＴ）がクロック停止用閾値を越えた場合にクロック停止信号がネゲートされることでクロック信号の供給が開始される。このようにクロック停止信号がアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるようになっているため、クロック信号の供給停止と、クロック信号の供給開始との切り替えを安定に行うことができる。
【００２２】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２３】
《実施の形態１》
図１には、本発明に係る情報再生装置の一例である光ディスク装置が示される。この光ディスク装置１０は、特に制限されないが、光ピックアップ８と、再生部１２とを含む。光ピックアップ８は、記録媒体の一例とされる光ディスク９にレーザ光を照射し、それによって生ずる反射光を受光して再生信号を得る。再生部１２は、特に制限されないが、アナログ信号処理部１、サーボ制御部２、外部インタフェース（Ｉ／Ｆ）、デジタル信号処理部４、高周波（ＲＦ）部５、及びクロック生成部７とを含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。アナログ信号処理部１は、光ピックアップ８によって得られた再生信号をデジタル信号に変換する。クロック生成部７は、アナログ信号処理部１の出力信号Ａ−ＯＵＴに同期するクロック信号ＣＬＫを形成するＰＬＬ（Phase Locked Loop；位相ロックループ）回路を含む。クロック生成部７で形成されたクロック信号ＣＬＫは、サーボ制御部２、外部インタフェース３、デジタル信号処理部４、高周波部５などに供給される。高周波部５は、アナログ信号処理部１の出力信号Ａ−ＯＵＴをビタビ復号するためのビタビ復号器６を含む。ビタビ復号器６での復号結果は、後段のデジタル信号処理部４に伝達され、そこで信号処理されてから、後段の外部インタフェース３を介して例えばシリアルＡＴＡ（Ｓ−ＡＴＡ）規格をサポートするホストシステムに伝達される。また、デジタル信号処理部４は、例えば所定のプログラムを実行するマイクロコンピュータによって形成され、ビタビ復号化処理、や再生の各モードの制御、さらにはホストシステムとの交信等の動作を行う。サーボ制御部２は、良好な再生動作を得るために、記録情報を読取る光ピックアップ８を所望の読取位置に制御するためのトラッキングサーボ、フォーカスサーボ等のサーボ制御を行う。
【００２４】
図２には、ビタビ復号器６の構成例が示される。
【００２５】
図２に示されるビタビ復号器６は、特に制限されないが、遅延器６１、基準値制御回路６２、及びビタビ復号回路６３を含む。
【００２６】
ビタビ復号回路６３は、再生信号（アナログログ部１の出力信号）を取り込んで、ビタビ復号化方法によって復号データを生成する。この復号データは、光ディスク９に記録されているデータに対する最尤復号系列である。遅延器６１は、アナログ信号処理部１の出力信号Ａ−ＯＵＴを所定時間だけ遅延してから基準値制御回路６２に供給する。このようにアナログ信号処理部１の出力信号Ａ−ＯＵＴを遅延器６１で遅延するのは、ビタビ復号回路６３の出力が基準値制御回路６２にフィードバックされて基準値選択に使用されることを考慮したもので、遅延器６１での遅延時間は、ビタビ復号回路６３でのビタビ復号の処理時間を勘案して決定される。基準値制御回路６２は、ビタビ復号回路６３でのビタビ復号に用いられる基準値を調整する機能を有し、基準値適応化部６４及び判定部６５を含む。基準値適応化部６４では、基準値と遅延器６１の出力Ｄ−ＯＵＴとの差分が小さくなるように基準値が調整される。判定回路６５は、上記基準値適応化部６４における上記基準値の適用化状況を判定し、その判定結果に応じて、基準値適応化部６４でのクロック信号ＣＬＫの使用を制限するためのクロック停止信号ＣＫＳＴＰを形成する。
【００２７】
図３には、基準値適応化部６４の構成例が示される。
【００２８】
図３に示される基準値適応化部６４は、特に制限されないが、入力されるクロック信号ＣＬＫ１に基づいて、互いに異なるレベルの基準値を発生するための複数の基準値生成回路３０１〜３０８を含む。基準値生成回路３０１は、＋３レベル基準値を生成し、基準値生成回路３０２は、＋２レベル基準値を生成する。基準値生成回路３０３は、＋１レベル基準値を生成し、基準値生成回路３０４は、＋０レベル基準値を生成する。基準値生成回路３０５は、−０レベル基準値を生成し、基準値生成回路３０６は、−１レベル基準値を生成する。基準値生成回路３０７は、−２レベル基準値を生成し、基準値生成回路３０８は、−３レベル基準値を生成する。上記各基準値の具体的なレベルは、特に制限されないが、４ビット信号によって表現することができる。
【００２９】
基準値生成回路３０１は、演算回路３２、積分回路３３、及びレジスタ３４を含んで成る。演算回路３２は、遅延器６１の出力信号Ｄ−ＯＵＴと＋３レベル基準値との差分が小さくなるように、＋３レベル基準値を更新する。このような動作を適応動作と呼ぶ。積分回路３３は、演算回路３２の演算結果に含まれるノイズ成分を除去する。レジスタ３４は＋３レベル基準値を保持する。レジスタ３４には、例えば電源投入直後のパワーオンリセット処理等において、＋３レベルの初期値が設定され、その後、演算器３２での演算結果に従って保持値（＋３レベル基準値）が更新される。他の基準値生成回路３０２〜３０８は、基準値生成回路３０１と同様に構成される。ただし、基準値生成回路３０２内のレジスタには＋２レベルの初期値が設定され、基準値生成回路３０３内のレジスタには＋１レベルの初期値が設定され、基準値生成回路３０３内のレジスタには＋１レベルの初期値が設定され、基準値生成回路３０４内のレジスタには＋０レベルの初期値が設定される。同様に基準値生成回路３０５内のレジスタには−０レベルの初期値が設定され、基準値生成回路３０６内のレジスタには−１レベルの初期値が設定され、基準値生成回路３０７内のレジスタには−２レベルの初期値が設定され、基準値生成回路３０８内のレジスタには−３レベルの初期値が設定される。
【００３０】
遅延器６１の出力信号Ｄ−ＯＵＴは、それぞれ対応するスイッチ３５〜４２を介して基準値生成回路３０１〜３０８に伝達される。スイッチ３５〜４２は、ビタビ復号回路６３の出力信号Ｖ−ＯＵＴに応じて選択的にオンされることによって、遅延器６１の出力信号Ｄ−ＯＵＴを、対応する基準値生成回路３０１〜３０８に伝達するための選択回路を形成する。これにより、基準値生成回路３０１〜３０８では、対応するスイッチ３５〜４２を介して遅延器６１の出力信号Ｄ−ＯＵＴが取り込まれた場合にのみ、基準値の更新が行われる。
【００３１】
基準値生成回路３０１，３０８には、クロック生成部７から供給されたクロックＣＬＫが供給され、基準値生成回路３０１，３０８における演算回路３２や積分回路３３は、このクロックＣＬＫに同期動作される。これに対して基準値生成回路３０２〜３０７には、クロック信号ＣＬＫがアンドゲート３１を介して伝達される。アンドゲート３１は、本発明における制御論理の一例とされ、クロック信号ＣＬＫと、クロック停止信号ＣＫＳＴＰとのアンド論理を得る。これにより、クロック停止信号ＣＫＳＴＰがローレベルにアサートされた場合には、基準値生成回路３０２〜３０７へのクロック信号ＣＬＫの供給は行われない。これに対してクロック停止信号ＣＫＳＴＰがハイレベルにネゲートされた場合には、基準値生成回路３０２〜３０７へのクロック信号ＣＬＫの供給が行われる。
【００３２】
図６には、基準値生成回路３０１〜３０８での適応動作の様子が示される。図６において、縦軸は信号の振幅、横軸は時間である。基準値生成回路３０１〜３０８での適応動作は、対応するレジスタ３４に設定された初期値から開始される。つまり、基準値生成回路３０１〜３０８では、遅延器６１の出力Ｄ−ＯＵＴに適応して基準値が順次更新され、時間の経過により、やがて収束状態に至る。つまり、基準値生成回路３０１〜３０８における演算回路３２での演算処理により、遅延器６１の出力Ｄ−ＯＵＴと、そのときのレジスタ３４の設定値との誤差が求められ、この誤差が小さくなるように、基準値が順次更新されることによって基準値が収束される。例えば基準値生成回路３０１での適応動作は、図７に示されるようになる。すなわち、基準値生成回路３０１における演算回路３２での演算処理により、遅延器６１の出力Ｄ−ＯＵＴと、そのときのレジスタ３４の設定値との誤差量が求められ、この誤差量が小さくなるように、基準値が順次更新されることによって、＋３レベル基準値は、実際の＋３レベル入力に追従する。このような適応動作が行われることにより、ビタビ復号回路６３においては、再生信号を精度良く復号することができる。
【００３３】
上記のように基準値生成回路３０１〜３０８での適応動作により、基準値が収束状態に至った場合には、基本的に基準値を更新する必要が無くなる。そこで、判定部６５によってクロック停止信号ＣＫＳＴＰがローレベルにアサートされることによって、基準値生成回路３０２〜３０７へのクロック信号ＣＬＫの供給が停止される。この結果、基準値生成回路３０２〜３０７での適応動作は行われないため、＋２レベル基準値、＋１レベル基準値、＋０レベル基準値、−０レベル基準値、−１レベル基準値、−２レベル基準値の更新は行われない。つまり、基準値生成回路３０２〜３０７内のレジスタ３４は、そのときの基準値を維持する。
【００３４】
図４には、判定部６５の構成例が示される。尚、基準値生成回路３０１，３０８へのクロック信号ＣＬＫの供給は停止されない。これは、この基準値生成回路３０１，３０８の出力が、後述するクロック供給制御回路において振幅モニタに用いられるためである。
【００３５】
図４に示される判定部６５は、選択回路４０１、差分検出回路４０２、積分回路４０３、クロック供給制御回路４０４、及びレジスタ４０５を含む。
【００３６】
選択回路４０１は、ビタビ復号回路６３の出力信号Ｖ−ＯＵＴに従って、図３に示される基準値生成回路３０１〜３０８の出力（基準値）を選択する。選択回路４０１の選択動作は、図３におけるスイッチ３５〜４２による選択動作に連動される。例えばビタビ復号回路６３の出力信号Ｖ−ＯＵＴに対応してスイッチ３５が選択的にオンされた場合には、このスイッチ３５に対応する基準値生成回路３０１の出力（基準値）が選択される。選択回路４０１で選択された基準値は、ビタビ復号回路６３及び差分検出回路４０２に伝達される。つまり、基準値生成回路３０１〜３０８の出力の中から、適切なものが選択回路４０１によって選択される。差分検出回路４０２は、選択回路４０１の出力と遅延器６１の出力との差分を検出する。積分回路４０３は、差分検出回路４０２の出力に含まれるノイズ成分を除去する。積分回路４０３での積分期間はレジスタ４０５の出力値によって決定される。レジスタ４０５は、特に制限されないが、デジタル信号処理部４を構成するマイクロコンピュータによって設定される。クロック供給制御回路４０４は、積分回路４０３の出力信号Ｉ−ＯＵＴに基づいてクロック停止信号ＣＫＳＴＰを形成する。
【００３７】
図６に示されるように基準値が収束状態に至った場合、差分検出回路４０２で得られる差分は、十分に小さな値とされる。差分検出回路４０２で得られる差分が、予め設定された閾値よりも小さい場合、クロック供給制御回路４０４は、クロック停止信号ＣＫＳＴＰをローレベルにアサートする。これにより、基準値生成回路３０２〜３０７へのクロック信号ＣＬＫの供給が停止される。
【００３８】
図５には、クロック供給制御回路４０４の構成例が示される。
【００３９】
図５に示されるクロック供給制御回路４０４は、最大振幅算出回路５１、固定値レジスタ５２、選択回路５３，５４、閾値倍率設定回路５５，５６、及び比較回路５７を含む。
【００４０】
最大振幅算出回路５１は、基準値生成回路３０１の出力（＋３レベル基準値）と、基準値生成回路３０８の出力（−３レベル基準値）とに基づいて、遅延器６１の出力信号Ｄ−ＯＵＴの最大振幅を算出する。
【００４１】
固定値レジスタ５２には、閾値として用いられる固定値が設定されている。この固定値レジスタ５２には、特に制限されないが、デジタル信号処理部４を構成するマイクロコンピュータによって設定される。
【００４２】
選択回路５３，５４は、最大振幅算出回路５１の出力と、固定値レジスタ５２の出力とを選択する。この選択回路５３，５４の選択状態は、デジタル信号処理部４を構成するマイクロコンピュータによって設定される。
【００４３】
閾値倍率設定回路５５は、選択回路５３の出力に対する所定の閾値倍率に従ってクロック供給用閾値を決定する。閾値倍率設定回路５６は、選択回路５４の出力に対する所定の閾値倍率に従ってクロック停止用閾値を決定する。上記閾値倍率は、デジタル信号処理部４を構成するマイクロコンピュータによって設定される。比較回路５７は、積分回路４０３の出力Ｉ−ＯＵＴと上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号ＣＫＳＴＰをローレベルにアサートし、積分回路４０３の出力Ｉ−ＯＵＴと上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号ＣＫＳＴＰをハイレベルにネゲートする。上記クロック停止用閾値及び上記クロック供給用閾値は、上記クロック停止信号がアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるように、上記クロック停止用閾値及び上記クロック供給用閾値が設定される。具体的には、図８に示されるように、クロック停止用閾値は、クロック供給用閾値よりも小さくなるように設定される。このような設定によれば、積分回路４０３の出力Ｉ−ＯＵＴがクロック停止用閾値以下になった場合にクロック停止信号ＣＫＳＴＰがアサートされることでクロック信号の供給が停止され、積分回路４０３の出力Ｉ−ＯＵＴがクロック停止用閾値を越えた場合にクロック停止信号ＣＫＳＴＰがネゲートされることでクロック信号の供給が開始される。このようにクロック停止信号がアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるようになっているため、クロック信号の供給停止と、クロック信号の供給開始との切り替えを安定に行うことができる。
【００４４】
この実施の形態によれば以下の作用効果が得られる。
【００４５】
（１）基準値適応化部６４における基準値の適用化状況が判定され、その判定結果に応じて、基準値適応化部６４における基準値生成回路３０１〜３０７へのクロック信号ＣＬＫの供給が停止されるため、基準値生成回路３０１〜３０７へのクロック供給が停止されない場合に比べて、基準値生成回路３０１〜３０７での消費電力の低減を図ることができる。
【００４６】
（２）選択回路５３，５４によって最大振幅算出回路５１の出力が選択される場合には、遅延回路６１の出力の最大振幅に応じた閾値設定が可能になる。例えば遅延回路６１の出力の最大振幅の２０％のレベルがクロック供給用閾値となり、遅延回路６１の出力の最大振幅の１０％のレベルがクロック停止用閾値となるように、閾値倍率設定回路５５，５６での閾値倍率を設定すればよい。このようにすれば、再生信号（遅延回路６１の出力）の最大振幅に応じて適切な閾値設定を行うことができる。また、選択回路５３，５４によって固定値レジスタ５２の出力が選択される場合には、固定値レジスタ５２に予め設定されている固定値に基づいて設定を行うことができる。
【００４７】
（３）クロック停止信号ＣＫＳＴＰがアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるように、クロック停止用閾値は、クロック供給用閾値よりも小さくなるように設定される。このような設定によれば、積分回路４０３の出力Ｉ−ＯＵＴがクロック停止用閾値以下になった場合にクロック停止信号ＣＫＳＴＰがアサートされることでクロック信号の供給が停止され、積分回路４０３の出力Ｉ−ＯＵＴがクロック停止用閾値を越えた場合にクロック停止信号ＣＫＳＴＰがネゲートされることでクロック信号の供給が開始される。このようにヒステリシス特性が得られることにより、クロック信号の供給停止と、クロック信号の供給開始との切り替えを安定に行うことができる。
【００４８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４９】
例えば、アンドゲート３１に代えて、他の論理ゲートを適用することができる。また、基準値生成回路３０１〜３０８の構成などは、一例であり、図３に示される構成に限定されるものではない。
【符号の説明】
【００５０】
１ アナログ信号処理部
２ サーボ制御部
３ 外部インタフェース
４ デジタル信号処理部
５ 高周波部
６ ビタビ復号器
７ クロック生成部
８ 光ピックアップ
９ 光ディスク
１０ 光ディスク装置
３１ アンドゲート
３２ 演算回路
３３ 積分回路
３４ レジスタ
３５〜４２ スイッチ
５１ 最大振幅算出回路
５２ 固定値レジスタ
５３，５４ 選択回路
５５，５６ 閾値倍率設定回路
５７ 比較回路
６１ 遅延器
６２ 基準値制御回路
６３ ビタビ復号回路
６４ 基準値適応化部
６５ 判定部
３０１〜３０８ 基準値生成回路
４０１ 選択回路
４０２ 差分検出回路
４０３ 積分回路
４０４ クロック供給制御回路
４０５ レジスタ
【技術分野】
【０００１】
本発明は、情報再生装置、さらには、再生信号の振幅変動に応じて基準値を更新することによって基準値を再生信号に適応化させる場合の電力消費を図るための技術に関する。
【背景技術】
【０００２】
特許文献１には、光磁気ディスク装置等の情報再生装置、特にパーシャルレスポンス最尤復号処理（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）を用いた情報再生装置が示される。このような情報再生装置において、記録媒体から再生される再生信号を復号する方法として、ビタビ復号方法が用いられる。このビタビ復号方法では、記録媒体に対する記録方法に応じて複数個の状態を予め特定し、記録媒体から再生される再生信号に基づいて、リードクロックに従うタイミングでなされる計算処理によって、最も確からしい（確率の高い）状態遷移を選択する。そして、このような選択の結果に対応して、論理値“１”又は論理値“０”の復号データ値の系列としての復号データを生成する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−３１２６４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ビタビ復号は最尤復号化の一種であり、送信側で畳み込み符号化を行った時に通過したトレリス線図上の経路に最も近いパスが選ばれることになる。このようなビタビ復号は、基準値に基づいて行われる。特許文献１（明細書段落０００７）にも記載されているように、再生信号を精度良く復号するためには基準値を変動させる必要がある。通常は、再生信号の振幅変動に応じて基準値を更新することによって基準値を再生信号に適応化させている。つまり、再生信号の振幅を検出し、その検出結果に基づいて基準値を所定の時間間隔で更新される。基準値の更新は、再生信号に同期されるクロック信号に基づいて行われる。このように再生信号の振幅に基準値を追従させることにより、再生信号を精度良く復号することができる。
【０００５】
しかしながら、基準値を適応化させる技術について本願発明者が検討したところ、基準値が安定した後も、基準値を再生信号に適応化させる処理を延々と続けるのは電力の無駄であることが見いだされた。
【０００６】
本発明の目的は、ビタビ復号における基準値を再生信号に適応化させる回路での電力消費を抑えるための技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、記録媒体から読み出された情報をデジタル信号に変換可能なアナログ信号処理部と、上記アナログ信号処理部の出力に同期するクロック信号を生成するクロック生成部と、上記アナログ信号処理部の出力信号を、基準値に基づいてビタビ復号するビタビ復号回路とを含んで情報再生装置を構成する。上記ビタビ復号器は、上記基準値を更新可能な基準値制御回路を含む。上記基準値制御回路は、上記クロック信号に同期して、上記基準値を上記アナログ信号処理部の出力に適応するように更新する基準値適応化部と、上記基準値適応化部における上記基準値の適用化状況を判定し、その判定結果に応じて、上記基準値適応化部での上記クロック信号の使用を制限するための判定部とを含む。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、ビタビ復号における基準値を再生信号に適応化させる回路での電力消費を抑えることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明にかかる情報再生装置の一例とされる光ディスク装置の構成例ブロック図である。
【図２】図１に示される光ディスク装置におけるビタビ復号器の構成例ブロック図である。
【図３】図２に示されるビタビ復号器における基準値適応化部の構成例ブロック図である。
【図４】図２に示されるビタビ復号器における判定部の構成例ブロック図である。
【図５】図４に示される判定部におけるクロック供給制御回路の構成例ブロック図である。
【図６】基準値生成回路における適応動作の説明図である。
【図７】基準値生成回路における適応動作の別の説明図である。
【図８】クロック停止信号がアサートされる場合とネゲートされる場合とのヒステリシス特性の説明図である。
【発明を実施するための形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕本発明の代表的な実施の形態に係る情報再生装置（１０）は、記録媒体から読み出された情報をデジタル信号に変換可能なアナログ信号処理部（１）と、上記アナログ信号処理部の出力に同期するクロック信号を生成するクロック生成部（７）と、上記アナログ信号処理部の出力信号を、基準値に基づいてビタビ復号するビタビ復号回路（６）とを含む。上記ビタビ復号器は、上記基準値を更新可能な基準値制御回路（６２）を含む。上記基準値制御回路は、上記クロック信号に同期して、上記基準値を上記アナログ信号処理部の出力に適応するように更新する基準値適応化部（６４）と、上記基準値適応化部における上記基準値の適用化状況を判定し、その判定結果に応じて、上記基準値適応化部での上記クロック信号の使用を制限するための判定部（６５）とを含む。
【００１５】
上記の構成によれば、判定部は、上記基準値適応化部における上記基準値の適用化状況を判定し、その判定結果に応じて、上記基準値適応化部での上記クロック信号の使用を制限する。クロック信号の使用が少なくなると、その分、クロック信号の充放電が少なくなり、電力消費が抑えられる。このことが、上記基準値適応化部での電力消費の低減を達成する。
【００１６】
〔２〕上記〔１〕において、上記基準値適応化部は、クロック信号（ＣＬＫ）に基づいて、互いに異なるレベルの基準値を発生するための複数の基準値生成回路（３０１〜３０８）と、上記基準値適応化部における上記基準値の適用化状況の判定結果に応じて、上記基準値生成回路に対する上記クロック信号の供給を停止するため制御論理（３１）とを含んで構成することができる。制御論理は、上記基準値適応化部における上記基準値の適用化状況の判定結果に応じて、上記基準値生成回路に対する上記クロック信号の供給を停止させる。これにより、クロック信号の充放電が少なくなるので、電力消費を抑えることができる。
【００１７】
〔３〕上記〔２〕において、上記複数の基準値生成回路のうち、上記アナログ信号処理部の出力信号の振幅モニタに用いられる基準値を発生するための基準値生成回路については、上記基準値適応化部における上記基準値の適用化状況の判定結果にかかわらず、上記クロック信号の供給停止の対象から除外される。これにより、上記アナログ信号処理部の出力信号の振幅モニタに支障を与えないで済む。
【００１８】
〔４〕上記〔３〕における判定部は、以下のように構成することができる。
【００１９】
すなわち、上記判定部には、ビタビ復号回路でのビタビ復号に使用される上記基準値と上記アナログ信号処理部の出力信号との差分を検出する差分検出回路（４０２）と、上記差分検出回路の差分検出結果を積分するための積分回路（４０３）と、上記制御論理に対してクロック供給停止を指示するためのクロック供給停止信号を上記積分回路の出力に基づいて形成するクロック供給制御回路（４０４）とを設ける。上記積分回路が介在されることにより、差分検出回路での検出結果にノイズ等が含まれている場合でも、それを無視することができる。
【００２０】
〔５〕上記〔４〕において、上記クロック供給制御回路には、上記アナログ信号処理部の出力信号の振幅モニタに用いられる基準値を発生するための基準値生成回路の出力に基づいて、上記アナログ信号処理部の最大振幅幅を算出する最大振幅算出回路（５１）と、予め設定された固定値を保持可能な固定値レジスタ（５２）と、上記最大振幅算出回路の出力とを設けることができる。また、上記クロック供給制御回路には、上記固定値レジスタの出力とを選択可能な第１選択回路（５３）と、上記最大振幅算出回路の出力と、上記固定値レジスタの出力とを選択可能な第２選択回路（５４）とを設けることができる。さらに、上記クロック供給制御回路には、上記第１選択回路の出力レベルに基づいてクロック供給用閾値を決定するための第１閾値倍率設定回路（５５）と、上記第２選択回路の出力レベルに基づいてクロック停止用閾値を決定するための第２閾値倍率設定回路（５６）とを設けることができる。そして上記クロック供給制御回路には、上記積分回路の出力と上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号をアサートし、上記積分回路の出力と上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号をネゲートするための比較回路（５７）とを設けることができる。この場合、最大振幅算出回路（５１）の出力、又は固定値レジスタ（５２）に予め設定された固定値に基づいて、クロック供給用閾値や、クロック停止用閾値の設定を行うことができる。
【００２１】
〔６〕上記〔５〕において、上記クロック停止信号がアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるように、上記クロック停止用閾値及び上記クロック供給用閾値を設定することができる。このような設定によれば、積分回路（４０３）の出力（Ｉ−ＯＵＴ）がクロック停止用閾値以下になった場合にクロック停止信号がアサートされることでクロック信号の供給が停止され、積分回路（４０３）の出力（Ｉ−ＯＵＴ）がクロック停止用閾値を越えた場合にクロック停止信号がネゲートされることでクロック信号の供給が開始される。このようにクロック停止信号がアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるようになっているため、クロック信号の供給停止と、クロック信号の供給開始との切り替えを安定に行うことができる。
【００２２】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２３】
《実施の形態１》
図１には、本発明に係る情報再生装置の一例である光ディスク装置が示される。この光ディスク装置１０は、特に制限されないが、光ピックアップ８と、再生部１２とを含む。光ピックアップ８は、記録媒体の一例とされる光ディスク９にレーザ光を照射し、それによって生ずる反射光を受光して再生信号を得る。再生部１２は、特に制限されないが、アナログ信号処理部１、サーボ制御部２、外部インタフェース（Ｉ／Ｆ）、デジタル信号処理部４、高周波（ＲＦ）部５、及びクロック生成部７とを含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。アナログ信号処理部１は、光ピックアップ８によって得られた再生信号をデジタル信号に変換する。クロック生成部７は、アナログ信号処理部１の出力信号Ａ−ＯＵＴに同期するクロック信号ＣＬＫを形成するＰＬＬ（Phase Locked Loop；位相ロックループ）回路を含む。クロック生成部７で形成されたクロック信号ＣＬＫは、サーボ制御部２、外部インタフェース３、デジタル信号処理部４、高周波部５などに供給される。高周波部５は、アナログ信号処理部１の出力信号Ａ−ＯＵＴをビタビ復号するためのビタビ復号器６を含む。ビタビ復号器６での復号結果は、後段のデジタル信号処理部４に伝達され、そこで信号処理されてから、後段の外部インタフェース３を介して例えばシリアルＡＴＡ（Ｓ−ＡＴＡ）規格をサポートするホストシステムに伝達される。また、デジタル信号処理部４は、例えば所定のプログラムを実行するマイクロコンピュータによって形成され、ビタビ復号化処理、や再生の各モードの制御、さらにはホストシステムとの交信等の動作を行う。サーボ制御部２は、良好な再生動作を得るために、記録情報を読取る光ピックアップ８を所望の読取位置に制御するためのトラッキングサーボ、フォーカスサーボ等のサーボ制御を行う。
【００２４】
図２には、ビタビ復号器６の構成例が示される。
【００２５】
図２に示されるビタビ復号器６は、特に制限されないが、遅延器６１、基準値制御回路６２、及びビタビ復号回路６３を含む。
【００２６】
ビタビ復号回路６３は、再生信号（アナログログ部１の出力信号）を取り込んで、ビタビ復号化方法によって復号データを生成する。この復号データは、光ディスク９に記録されているデータに対する最尤復号系列である。遅延器６１は、アナログ信号処理部１の出力信号Ａ−ＯＵＴを所定時間だけ遅延してから基準値制御回路６２に供給する。このようにアナログ信号処理部１の出力信号Ａ−ＯＵＴを遅延器６１で遅延するのは、ビタビ復号回路６３の出力が基準値制御回路６２にフィードバックされて基準値選択に使用されることを考慮したもので、遅延器６１での遅延時間は、ビタビ復号回路６３でのビタビ復号の処理時間を勘案して決定される。基準値制御回路６２は、ビタビ復号回路６３でのビタビ復号に用いられる基準値を調整する機能を有し、基準値適応化部６４及び判定部６５を含む。基準値適応化部６４では、基準値と遅延器６１の出力Ｄ−ＯＵＴとの差分が小さくなるように基準値が調整される。判定回路６５は、上記基準値適応化部６４における上記基準値の適用化状況を判定し、その判定結果に応じて、基準値適応化部６４でのクロック信号ＣＬＫの使用を制限するためのクロック停止信号ＣＫＳＴＰを形成する。
【００２７】
図３には、基準値適応化部６４の構成例が示される。
【００２８】
図３に示される基準値適応化部６４は、特に制限されないが、入力されるクロック信号ＣＬＫ１に基づいて、互いに異なるレベルの基準値を発生するための複数の基準値生成回路３０１〜３０８を含む。基準値生成回路３０１は、＋３レベル基準値を生成し、基準値生成回路３０２は、＋２レベル基準値を生成する。基準値生成回路３０３は、＋１レベル基準値を生成し、基準値生成回路３０４は、＋０レベル基準値を生成する。基準値生成回路３０５は、−０レベル基準値を生成し、基準値生成回路３０６は、−１レベル基準値を生成する。基準値生成回路３０７は、−２レベル基準値を生成し、基準値生成回路３０８は、−３レベル基準値を生成する。上記各基準値の具体的なレベルは、特に制限されないが、４ビット信号によって表現することができる。
【００２９】
基準値生成回路３０１は、演算回路３２、積分回路３３、及びレジスタ３４を含んで成る。演算回路３２は、遅延器６１の出力信号Ｄ−ＯＵＴと＋３レベル基準値との差分が小さくなるように、＋３レベル基準値を更新する。このような動作を適応動作と呼ぶ。積分回路３３は、演算回路３２の演算結果に含まれるノイズ成分を除去する。レジスタ３４は＋３レベル基準値を保持する。レジスタ３４には、例えば電源投入直後のパワーオンリセット処理等において、＋３レベルの初期値が設定され、その後、演算器３２での演算結果に従って保持値（＋３レベル基準値）が更新される。他の基準値生成回路３０２〜３０８は、基準値生成回路３０１と同様に構成される。ただし、基準値生成回路３０２内のレジスタには＋２レベルの初期値が設定され、基準値生成回路３０３内のレジスタには＋１レベルの初期値が設定され、基準値生成回路３０３内のレジスタには＋１レベルの初期値が設定され、基準値生成回路３０４内のレジスタには＋０レベルの初期値が設定される。同様に基準値生成回路３０５内のレジスタには−０レベルの初期値が設定され、基準値生成回路３０６内のレジスタには−１レベルの初期値が設定され、基準値生成回路３０７内のレジスタには−２レベルの初期値が設定され、基準値生成回路３０８内のレジスタには−３レベルの初期値が設定される。
【００３０】
遅延器６１の出力信号Ｄ−ＯＵＴは、それぞれ対応するスイッチ３５〜４２を介して基準値生成回路３０１〜３０８に伝達される。スイッチ３５〜４２は、ビタビ復号回路６３の出力信号Ｖ−ＯＵＴに応じて選択的にオンされることによって、遅延器６１の出力信号Ｄ−ＯＵＴを、対応する基準値生成回路３０１〜３０８に伝達するための選択回路を形成する。これにより、基準値生成回路３０１〜３０８では、対応するスイッチ３５〜４２を介して遅延器６１の出力信号Ｄ−ＯＵＴが取り込まれた場合にのみ、基準値の更新が行われる。
【００３１】
基準値生成回路３０１，３０８には、クロック生成部７から供給されたクロックＣＬＫが供給され、基準値生成回路３０１，３０８における演算回路３２や積分回路３３は、このクロックＣＬＫに同期動作される。これに対して基準値生成回路３０２〜３０７には、クロック信号ＣＬＫがアンドゲート３１を介して伝達される。アンドゲート３１は、本発明における制御論理の一例とされ、クロック信号ＣＬＫと、クロック停止信号ＣＫＳＴＰとのアンド論理を得る。これにより、クロック停止信号ＣＫＳＴＰがローレベルにアサートされた場合には、基準値生成回路３０２〜３０７へのクロック信号ＣＬＫの供給は行われない。これに対してクロック停止信号ＣＫＳＴＰがハイレベルにネゲートされた場合には、基準値生成回路３０２〜３０７へのクロック信号ＣＬＫの供給が行われる。
【００３２】
図６には、基準値生成回路３０１〜３０８での適応動作の様子が示される。図６において、縦軸は信号の振幅、横軸は時間である。基準値生成回路３０１〜３０８での適応動作は、対応するレジスタ３４に設定された初期値から開始される。つまり、基準値生成回路３０１〜３０８では、遅延器６１の出力Ｄ−ＯＵＴに適応して基準値が順次更新され、時間の経過により、やがて収束状態に至る。つまり、基準値生成回路３０１〜３０８における演算回路３２での演算処理により、遅延器６１の出力Ｄ−ＯＵＴと、そのときのレジスタ３４の設定値との誤差が求められ、この誤差が小さくなるように、基準値が順次更新されることによって基準値が収束される。例えば基準値生成回路３０１での適応動作は、図７に示されるようになる。すなわち、基準値生成回路３０１における演算回路３２での演算処理により、遅延器６１の出力Ｄ−ＯＵＴと、そのときのレジスタ３４の設定値との誤差量が求められ、この誤差量が小さくなるように、基準値が順次更新されることによって、＋３レベル基準値は、実際の＋３レベル入力に追従する。このような適応動作が行われることにより、ビタビ復号回路６３においては、再生信号を精度良く復号することができる。
【００３３】
上記のように基準値生成回路３０１〜３０８での適応動作により、基準値が収束状態に至った場合には、基本的に基準値を更新する必要が無くなる。そこで、判定部６５によってクロック停止信号ＣＫＳＴＰがローレベルにアサートされることによって、基準値生成回路３０２〜３０７へのクロック信号ＣＬＫの供給が停止される。この結果、基準値生成回路３０２〜３０７での適応動作は行われないため、＋２レベル基準値、＋１レベル基準値、＋０レベル基準値、−０レベル基準値、−１レベル基準値、−２レベル基準値の更新は行われない。つまり、基準値生成回路３０２〜３０７内のレジスタ３４は、そのときの基準値を維持する。
【００３４】
図４には、判定部６５の構成例が示される。尚、基準値生成回路３０１，３０８へのクロック信号ＣＬＫの供給は停止されない。これは、この基準値生成回路３０１，３０８の出力が、後述するクロック供給制御回路において振幅モニタに用いられるためである。
【００３５】
図４に示される判定部６５は、選択回路４０１、差分検出回路４０２、積分回路４０３、クロック供給制御回路４０４、及びレジスタ４０５を含む。
【００３６】
選択回路４０１は、ビタビ復号回路６３の出力信号Ｖ−ＯＵＴに従って、図３に示される基準値生成回路３０１〜３０８の出力（基準値）を選択する。選択回路４０１の選択動作は、図３におけるスイッチ３５〜４２による選択動作に連動される。例えばビタビ復号回路６３の出力信号Ｖ−ＯＵＴに対応してスイッチ３５が選択的にオンされた場合には、このスイッチ３５に対応する基準値生成回路３０１の出力（基準値）が選択される。選択回路４０１で選択された基準値は、ビタビ復号回路６３及び差分検出回路４０２に伝達される。つまり、基準値生成回路３０１〜３０８の出力の中から、適切なものが選択回路４０１によって選択される。差分検出回路４０２は、選択回路４０１の出力と遅延器６１の出力との差分を検出する。積分回路４０３は、差分検出回路４０２の出力に含まれるノイズ成分を除去する。積分回路４０３での積分期間はレジスタ４０５の出力値によって決定される。レジスタ４０５は、特に制限されないが、デジタル信号処理部４を構成するマイクロコンピュータによって設定される。クロック供給制御回路４０４は、積分回路４０３の出力信号Ｉ−ＯＵＴに基づいてクロック停止信号ＣＫＳＴＰを形成する。
【００３７】
図６に示されるように基準値が収束状態に至った場合、差分検出回路４０２で得られる差分は、十分に小さな値とされる。差分検出回路４０２で得られる差分が、予め設定された閾値よりも小さい場合、クロック供給制御回路４０４は、クロック停止信号ＣＫＳＴＰをローレベルにアサートする。これにより、基準値生成回路３０２〜３０７へのクロック信号ＣＬＫの供給が停止される。
【００３８】
図５には、クロック供給制御回路４０４の構成例が示される。
【００３９】
図５に示されるクロック供給制御回路４０４は、最大振幅算出回路５１、固定値レジスタ５２、選択回路５３，５４、閾値倍率設定回路５５，５６、及び比較回路５７を含む。
【００４０】
最大振幅算出回路５１は、基準値生成回路３０１の出力（＋３レベル基準値）と、基準値生成回路３０８の出力（−３レベル基準値）とに基づいて、遅延器６１の出力信号Ｄ−ＯＵＴの最大振幅を算出する。
【００４１】
固定値レジスタ５２には、閾値として用いられる固定値が設定されている。この固定値レジスタ５２には、特に制限されないが、デジタル信号処理部４を構成するマイクロコンピュータによって設定される。
【００４２】
選択回路５３，５４は、最大振幅算出回路５１の出力と、固定値レジスタ５２の出力とを選択する。この選択回路５３，５４の選択状態は、デジタル信号処理部４を構成するマイクロコンピュータによって設定される。
【００４３】
閾値倍率設定回路５５は、選択回路５３の出力に対する所定の閾値倍率に従ってクロック供給用閾値を決定する。閾値倍率設定回路５６は、選択回路５４の出力に対する所定の閾値倍率に従ってクロック停止用閾値を決定する。上記閾値倍率は、デジタル信号処理部４を構成するマイクロコンピュータによって設定される。比較回路５７は、積分回路４０３の出力Ｉ−ＯＵＴと上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号ＣＫＳＴＰをローレベルにアサートし、積分回路４０３の出力Ｉ−ＯＵＴと上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号ＣＫＳＴＰをハイレベルにネゲートする。上記クロック停止用閾値及び上記クロック供給用閾値は、上記クロック停止信号がアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるように、上記クロック停止用閾値及び上記クロック供給用閾値が設定される。具体的には、図８に示されるように、クロック停止用閾値は、クロック供給用閾値よりも小さくなるように設定される。このような設定によれば、積分回路４０３の出力Ｉ−ＯＵＴがクロック停止用閾値以下になった場合にクロック停止信号ＣＫＳＴＰがアサートされることでクロック信号の供給が停止され、積分回路４０３の出力Ｉ−ＯＵＴがクロック停止用閾値を越えた場合にクロック停止信号ＣＫＳＴＰがネゲートされることでクロック信号の供給が開始される。このようにクロック停止信号がアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるようになっているため、クロック信号の供給停止と、クロック信号の供給開始との切り替えを安定に行うことができる。
【００４４】
この実施の形態によれば以下の作用効果が得られる。
【００４５】
（１）基準値適応化部６４における基準値の適用化状況が判定され、その判定結果に応じて、基準値適応化部６４における基準値生成回路３０１〜３０７へのクロック信号ＣＬＫの供給が停止されるため、基準値生成回路３０１〜３０７へのクロック供給が停止されない場合に比べて、基準値生成回路３０１〜３０７での消費電力の低減を図ることができる。
【００４６】
（２）選択回路５３，５４によって最大振幅算出回路５１の出力が選択される場合には、遅延回路６１の出力の最大振幅に応じた閾値設定が可能になる。例えば遅延回路６１の出力の最大振幅の２０％のレベルがクロック供給用閾値となり、遅延回路６１の出力の最大振幅の１０％のレベルがクロック停止用閾値となるように、閾値倍率設定回路５５，５６での閾値倍率を設定すればよい。このようにすれば、再生信号（遅延回路６１の出力）の最大振幅に応じて適切な閾値設定を行うことができる。また、選択回路５３，５４によって固定値レジスタ５２の出力が選択される場合には、固定値レジスタ５２に予め設定されている固定値に基づいて設定を行うことができる。
【００４７】
（３）クロック停止信号ＣＫＳＴＰがアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるように、クロック停止用閾値は、クロック供給用閾値よりも小さくなるように設定される。このような設定によれば、積分回路４０３の出力Ｉ−ＯＵＴがクロック停止用閾値以下になった場合にクロック停止信号ＣＫＳＴＰがアサートされることでクロック信号の供給が停止され、積分回路４０３の出力Ｉ−ＯＵＴがクロック停止用閾値を越えた場合にクロック停止信号ＣＫＳＴＰがネゲートされることでクロック信号の供給が開始される。このようにヒステリシス特性が得られることにより、クロック信号の供給停止と、クロック信号の供給開始との切り替えを安定に行うことができる。
【００４８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４９】
例えば、アンドゲート３１に代えて、他の論理ゲートを適用することができる。また、基準値生成回路３０１〜３０８の構成などは、一例であり、図３に示される構成に限定されるものではない。
【符号の説明】
【００５０】
１ アナログ信号処理部
２ サーボ制御部
３ 外部インタフェース
４ デジタル信号処理部
５ 高周波部
６ ビタビ復号器
７ クロック生成部
８ 光ピックアップ
９ 光ディスク
１０ 光ディスク装置
３１ アンドゲート
３２ 演算回路
３３ 積分回路
３４ レジスタ
３５〜４２ スイッチ
５１ 最大振幅算出回路
５２ 固定値レジスタ
５３，５４ 選択回路
５５，５６ 閾値倍率設定回路
５７ 比較回路
６１ 遅延器
６２ 基準値制御回路
６３ ビタビ復号回路
６４ 基準値適応化部
６５ 判定部
３０１〜３０８ 基準値生成回路
４０１ 選択回路
４０２ 差分検出回路
４０３ 積分回路
４０４ クロック供給制御回路
４０５ レジスタ
【特許請求の範囲】
【請求項１】
記録媒体から読み出された情報をデジタル信号に変換可能なアナログ信号処理部と、
上記アナログ信号処理部の出力に同期するクロック信号を生成するクロック生成部と、
上記アナログ信号処理部の出力信号を、基準値に基づいてビタビ復号するビタビ復号回路と、
を含む情報再生装置であって、
上記ビタビ復号器は、上記基準値を更新可能な基準値制御回路を含み、
上記基準値制御回路は、上記クロック信号に同期して、上記基準値を上記アナログ信号処理部の出力に適応するように更新する基準値適応化部と、
上記基準値適応化部における上記基準値の適用化状況を判定し、その判定結果に応じて、上記基準値適応化部での上記クロック信号の使用を制限するための判定部と、を含むことを特徴とする情報再生装置。
【請求項２】
上記基準値適応化部は、クロック信号に基づいて、互いに異なるレベルの基準値を発生するための複数の基準値生成回路と、
上記基準値適応化部における上記基準値の適用化状況の判定結果に応じて、上記基準値生成回路に対する上記クロック信号の供給を停止するため制御論理と、を含む請求項１記載の情報再生装置。
【請求項３】
上記複数の基準値生成回路のうち、上記アナログ信号処理部の出力信号の振幅モニタに用いられる基準値を発生するための基準値生成回路については、上記基準値適応化部における上記基準値の適用化状況の判定結果にかかわらず、上記クロック信号の供給停止の対象から除外される請求項２記載の情報再生装置。
【請求項４】
上記判定部は、上記ビタビ復号回路でのビタビ復号に使用される上記基準値と、上記アナログ信号処理部の出力信号との差分を検出する差分検出回路と、
上記差分検出回路の差分検出結果を積分するための積分回路と、
上記制御論理に対してクロック供給停止を指示するためのクロック供給停止信号を上記積分回路の出力に基づいて形成するクロック供給制御回路と、を含む請求項３記載の情報再生装置。
【請求項５】
上記クロック供給制御回路は、上記アナログ信号処理部の出力信号の振幅モニタに用いられる基準値を発生するための基準値生成回路の出力に基づいて、上記アナログ信号処理部の最大振幅幅を算出する最大振幅算出回路と、
予め設定された固定値を保持可能な固定値レジスタと、
上記最大振幅算出回路の出力と、上記固定値レジスタの出力とを選択可能な第１選択回路と、
上記最大振幅算出回路の出力と、上記固定値レジスタの出力とを選択可能な第２選択回路と、
上記第１選択回路の出力レベルに基づいてクロック供給用閾値を決定するための第１閾値倍率設定回路と、
上記第２選択回路の出力レベルに基づいてクロック停止用閾値を決定するための第２閾値倍率設定回路と、
上記積分回路の出力と上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号をアサートし、上記積分回路の出力と上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号をネゲートするための比較回路と、を含む請求項４記載の情報再生装置。
【請求項６】
上記クロック停止信号がアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるように、上記クロック停止用閾値及び上記クロック供給用閾値が設定された請求項５記載の情報再生装置。
【請求項１】
記録媒体から読み出された情報をデジタル信号に変換可能なアナログ信号処理部と、
上記アナログ信号処理部の出力に同期するクロック信号を生成するクロック生成部と、
上記アナログ信号処理部の出力信号を、基準値に基づいてビタビ復号するビタビ復号回路と、
を含む情報再生装置であって、
上記ビタビ復号器は、上記基準値を更新可能な基準値制御回路を含み、
上記基準値制御回路は、上記クロック信号に同期して、上記基準値を上記アナログ信号処理部の出力に適応するように更新する基準値適応化部と、
上記基準値適応化部における上記基準値の適用化状況を判定し、その判定結果に応じて、上記基準値適応化部での上記クロック信号の使用を制限するための判定部と、を含むことを特徴とする情報再生装置。
【請求項２】
上記基準値適応化部は、クロック信号に基づいて、互いに異なるレベルの基準値を発生するための複数の基準値生成回路と、
上記基準値適応化部における上記基準値の適用化状況の判定結果に応じて、上記基準値生成回路に対する上記クロック信号の供給を停止するため制御論理と、を含む請求項１記載の情報再生装置。
【請求項３】
上記複数の基準値生成回路のうち、上記アナログ信号処理部の出力信号の振幅モニタに用いられる基準値を発生するための基準値生成回路については、上記基準値適応化部における上記基準値の適用化状況の判定結果にかかわらず、上記クロック信号の供給停止の対象から除外される請求項２記載の情報再生装置。
【請求項４】
上記判定部は、上記ビタビ復号回路でのビタビ復号に使用される上記基準値と、上記アナログ信号処理部の出力信号との差分を検出する差分検出回路と、
上記差分検出回路の差分検出結果を積分するための積分回路と、
上記制御論理に対してクロック供給停止を指示するためのクロック供給停止信号を上記積分回路の出力に基づいて形成するクロック供給制御回路と、を含む請求項３記載の情報再生装置。
【請求項５】
上記クロック供給制御回路は、上記アナログ信号処理部の出力信号の振幅モニタに用いられる基準値を発生するための基準値生成回路の出力に基づいて、上記アナログ信号処理部の最大振幅幅を算出する最大振幅算出回路と、
予め設定された固定値を保持可能な固定値レジスタと、
上記最大振幅算出回路の出力と、上記固定値レジスタの出力とを選択可能な第１選択回路と、
上記最大振幅算出回路の出力と、上記固定値レジスタの出力とを選択可能な第２選択回路と、
上記第１選択回路の出力レベルに基づいてクロック供給用閾値を決定するための第１閾値倍率設定回路と、
上記第２選択回路の出力レベルに基づいてクロック停止用閾値を決定するための第２閾値倍率設定回路と、
上記積分回路の出力と上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号をアサートし、上記積分回路の出力と上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号をネゲートするための比較回路と、を含む請求項４記載の情報再生装置。
【請求項６】
上記クロック停止信号がアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるように、上記クロック停止用閾値及び上記クロック供給用閾値が設定された請求項５記載の情報再生装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−２２６８１７（Ｐ２０１２−２２６８１７Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９５８１８（Ｐ２０１１−９５８１８）
【出願日】平成２３年４月２２日（２０１１．４．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月２２日（２０１１．４．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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