映像信号伝送方法及び映像信号伝送装置
【課題】複数の映像データの伝送を行った場合であっても、画面のこま飛びやフリーズ等が発生することのない映像信号伝送方法及び映像信号伝送装置を提供する。
【解決手段】送信手段１５０は、複数の非同期の並列信号データを、共通のクロックであるＢＣＬＫ１に同期した並列信号データに同期させた上で、所定のビット幅の並列信号に変換し、さらに、直列信号データに変換して送信する。受信手段１６０は、受信した直列信号データを所定のビット幅の並列信号データに復元し、さらに、任意のビット幅を有する並列信号データに復元した上で、それぞれ所定のクロックに同期した信号に変換するようにした。
【解決手段】送信手段１５０は、複数の非同期の並列信号データを、共通のクロックであるＢＣＬＫ１に同期した並列信号データに同期させた上で、所定のビット幅の並列信号に変換し、さらに、直列信号データに変換して送信する。受信手段１６０は、受信した直列信号データを所定のビット幅の並列信号データに復元し、さらに、任意のビット幅を有する並列信号データに復元した上で、それぞれ所定のクロックに同期した信号に変換するようにした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信側において映像信号をパラレルシリアル変換し、映像信号をシリアル信号として送信し、受信側において受信したシリアル信号をシリアルパラレル変換し、元の映像信号に復元する映像信号伝送方法及び映像信号伝送装置に関するものである。
【背景技術】
【０００２】
近年、インターネットの普及により、大容量のデジタルデータをシリアルデータに変換して、高速で伝送するシステムが必要不可欠となっている（例えば、特許文献１参照）。このような高速シリアルデータの伝送システムの一つとして、ＳＥＲＤＥＳ（Ｓｅｒｉａｌｉｚｅｒ Ｄｅｓｉｒｉａｌｉｚｅｒ：シリアル−パラレル変換）技術が知られている。図１２は、ＳＥＲＤＥＳ技術を説明するための図である。ＳＥＲＤＥＳ技術の規格として、ＳＥＲＤＥＳエンコード部００１は、送信すべき８ビット×４（＝３２ビット）のデジタルデータが入力される入力端子と、４ビットのＣＯＭＭＡ（コンマ）符号が入力される入力端子と、これらの信号から変換されたシリアル差動信号を出力する出力端子とを有している。また、ＳＥＲＤＥＳデコード部００２は、前記シリアル差動信号が入力される入力端子と、このシリアル差動信号から変換された８ビット×４（＝３２ビット）のデジタルデータを出力する出力端子と、４ビットのＣＯＭＭＡ符号を出力する出力端子とを有している。
【０００３】
シリアル差動信号のデータ送受信を正しく行うために、送信すべき８ビット×４のデジタルデータに、定期的にＫコードと呼ばれる３２ビットの符号を挿入している。ＣＯＭＭＡ符号は、このＫコードが挿入されたタイミングと同じタイミングで、４ビットの符号“１０００”として伝送される。ＣＯＭＭＡ符号は、Ｋコードが挿入されていない通常のデータの場合は、符号“００００”となる。Ｋコードは、データを受信する際にエラー検出などに用いられるコードであり、ＣＯＭＭＡ符号は、このＫコードが挿入されているポイントをＳＥＲＤＥＳデコード部００２において、検索するときに使用されるものである。
【０００４】
【特許文献１】特開２００３−３２２５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上のように、ＳＥＲＤＥＳ技術は主にインターネットにおけるデータ伝送を前提にしたもの（３２ビットのデータ伝送を前提にしたもの）であるが、映像信号のデータ幅は通常２４ビットであるので、符号化時の効率がよくないという問題があった。また、上記した従来のデータ伝送システムにおいては、入力されるソースに依存してドットクロックが異なるため、連続する映像データの伝送を行うと、データの連続性が失われ、画面のこま飛びやフリーズ等が発生するという問題があった。
【０００６】
そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、その目的は、連続する映像データの伝送を行った場合であっても、画面のこま飛びやフリーズ等が発生することのない映像信号伝送方法及び映像信号伝送装置を提供することにある。
【０００７】
また、本発明の他の目的は、符号化時の効率を向上させることができる映像信号伝送方法及び映像信号伝送装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の映像信号伝送方法は、
任意のビット幅を有する複数の並列信号データを第１のクロックに同期した並列信号データにそれぞれ変換する工程、前記第１のクロックに同期した並列信号データを所定のビット幅の並列信号データにそれぞれ変換する工程、前記所定のビット幅に変換された並列信号データをそれぞれ直列信号データに変換する工程、を有する送信ステップと、
前記直列信号データを受信して前記所定のビット幅の並列信号データにそれぞれ復元する工程、前記所定のビット幅に復元された並列信号データを前記任意のビット幅を有する複数の並列信号データにそれぞれ復元する工程、前記任意のビット幅に復元された並列信号データをそれぞれ所定のクロックに同期した信号にそれぞれ変換する工程、を有する受信ステップと、
を備えたものである。
【０００９】
本発明の映像信号伝送装置は、
任意の並列ビット幅を有する複数の並列信号データを第1のクロックに同期した並列信号データにそれぞれ変換する第１のレートの変換手段、前記第１のクロックに同期した並列信号データを所定のビット幅の並列信号データにそれぞれ変換するビット幅変換手段、
前記所定のビット幅に変換された並列信号データをそれぞれ直列信号データに変換するパラレル／シリアル変換手段、を有する送信手段と、
前記直列信号データを受信して前記所定のビット幅の並列信号データにそれぞれ復元するシリアル／パラレル変換手段、前記所定のビット幅に復元された並列信号データを前記任意のビット幅を有する複数の並列信号データにそれぞれ復元するビット幅復元手段、前記任意のビット幅に復元された並列信号データをそれぞれ所定のクロックに同期した信号にそれぞれ変換する第２のレート変換手段、を有する受信手段と、
を備えたものである。
【発明の効果】
【００１０】
本発明によれば、送信側で、複数の異種類の（同期系が異なる）データを同一の同期系に変換してから直列送信し、受信側で、受信したデータを復号するように構成しているので、連続する映像信号の有効エリアを途切れることがないように、伝送することができるという効果がある。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
先ず、ＳＥＲＤＥＳ技術を利用した映像信号伝送装置の概要について説明する。パーソナルコンピュータ（ＰＣ）のビデオカード等から出力されるアナログＲＧＢ映像信号をＡＤ変換した場合、通常、ＲＧＢそれぞれの映像信号を８ビット（すなわち、８ビット×３＝２４ビット）に変換することが一般的となっている。しかし、ＳＥＲＤＥＳ技術を用いて最も効率よく映像信号を伝送するためには、８ビット×４（＝３２ビット）に変換する必要があり、送信側では８ビット×３（＝２４ビット）から８ビット×４（＝３２ビット）への変換、すなわち、２４−３２変換が必要となる。また、受信側では８ビット×４（＝３２ビット）から８ビット×３（＝２４ビット）への変換、すなわち、３２−２４変換が必要となる。
【００１２】
ここで、２４−３２変換において、２４ビットの映像信号に同期したクロックをＸＣＬＫとすると、３２ビットに変換する場合は、クロックＸＣＬＫの３／４倍の周波数のクロックＹＣＬＫが必要となる。データを欠落なく、また、順番を損なうことなく３２ビットに変換するためには、クロックＸＣＬＫでデータをＤＲＡＭ等のメモリに書き込み、クロックＹＣＬＫでメモリからデータを読み出す構成が必要となる。
【００１３】
例えば、ＸＧＡ（ドットクロック６５ＭＨｚ、水平総画素数１３４４、垂直総ライン数８０６）の信号に、２４−３２変換を行うとすると、仮にクロックＸＣＬＫとクロックＹＣＬＫが非同期であった場合、データを欠落なく読み出すためには、水平走査周期（Ｈ周期）で１ライン分のデータをメモリに書き込んだ後、１ライン分のデータをメモリから読み出すという動作が必要となる。したがって、ＸＧＡの信号の場合、水平総画素数は１３４４（２進数で表すと‘１０１０１００００００’）であるから、メモリには最低でも１１ビットの深さ方向の容量が必要となる。書き込む信号は３２ビットの映像データの他に、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣも必要であるため３４ビットが必要となり、メモリの容量としては、１１×３４ビットが必要である。同様に、３２−２４変換においても、同容量のメモリが必要となる。
【００１４】
図１は、ＳＥＲＤＥＳ技術を用いる映像信号伝送装置の構成を概略的に示すブロック図である。図１に示されるように、映像信号伝送装置は、一定周期の基準クロックＲＥＦＣＬＫを発生する基準クロック発生部１００と、入力される様々な周波数の映像信号を一定周波数の映像信号に変換した後、シリアル差動信号に変換して出力する送信手段１１０と、送信手段１１０から出力されたシリアル差動信号を受信し、映像信号に変換する受信手段１２０とを有している。
【００１５】
図１に示されるように、送信手段１１０は、クロック発生部（Ａ）１１１と、クロック発生部（Ｂ）１１２と、クロック発生部（Ｃ）１１３と、画像入力部１０１と、レート変換部１１４と、２４−３２変換部１１５と、記憶装置であるＤＲＡＭ部（Ａ）１１６と、書き込み制御部であるＷ制御部（Ａ）と、読み出し制御部であるＲ制御部（Ａ）１１８と、同期信号エンコード部１１９と、ＳＥＲＤＥＳエンコード部００１とを有している。
【００１６】
クロック発生部（Ａ）１１１は、入力される基準クロックＲＥＦＣＬＫに同期して、例えば、６５ＭＨｚのクロックＢＣＬＫ１を発生させる。クロック発生部（Ｂ）１１２は、入力される基準クロックＲＥＦＣＬＫに同期して、クロックＢＣＬＫ１の３／４の周波数のクロックＲＣＬＫを発生させる。クロック発生部（Ｃ）１１３は、基準クロックＲＥＦＣＬＫに同期して、クロックＢＣＬＫ１の３／２の周波数のクロックＴＳＣＬＫを発生させる。
【００１７】
画像入力部１０１は、入力されるアナログ映像信号又はＴＭＤＳ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）信号を、ドットクロックＤＣＬＫと、これに同期した２４ビットのＲＧＢデジタルデータ（ＲＧＢ２４ｂｉｔ）、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣに変換して出力するＡＤコンバータやデジタルビデオインターフェース（ＤＶＩ）レシーバ等で構成される。レート変換部１１４は、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、２４ビットＲＧＢデータをクロックＢＣＬＫ１に同期して、一定レートの映像信号に変換する。２４−３２変換部１１５は、２４ビットのＲＧＢデータを３２ビットの映像データ（Ｗ−Ｄ３２ｂｉｔ）に変換する。
【００１８】
ＤＲＡＭ部（Ａ）１１６は、４×３２ビット容量を持ち、書き込み用のクロック入力端子、２ビットの書き込み用のアドレス端子、入力信号が“Ｈ”（ハイレベル）のときに書き込み有効となる書き込み制御端子（ライトイネーブル（ＷＥ）端子）、及び読み出し用のクロック端子、２ビットの読み出しアドレス端子、入力信号が“Ｈ”のときに読み出し有効となる読み出し制御端子（リードイネーブル（ＲＥ）端子）とを有する。ＤＲＡＭ部（Ａ）１１６は、データの書き込みと読み出しを、それぞれのクロックに従って、非同期に行うことができる。Ｗ制御部（Ａ）１１７は、ＤＲＡＭ部（Ａ）１１６へのデータの書き込みを制御する。Ｒ制御部（Ａ）１１８は、ＤＲＡＭ部（Ａ）１１６からのデータの読み出しを制御する。
【００１９】
同期信号エンコード部１１９は、ＤＲＡＭ部（Ａ）１１６から出力された水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣを符号化し、映像信号のブランキング期間を利用して符号化信号を挿入する。ＳＥＲＤＥＳエンコード部００１は、３２ビットのデジタルデータと４ビットのＣＯＭＭＡ符号からシリアル差動信号を生成する。
【００２０】
また、図１に示されるように、受信手段１２０は、クロック発生部（Ｄ）１２１と、クロック発生部（Ｆ）１２２と、クロック発生部（Ｅ）１２３と、ＳＥＲＤＥＳデコード部００２と、同期信号デコード部１２５と、記憶装置であるＤＲＡＭ部（Ｂ）１２６と、書き込み制御部であるＷ制御部（Ｂ）１２７と、読み出し制御部であるＲ制御部（Ｂ）１２８と、３２−２４変換部１２９と、リサイズ部１３０と、画像出力部１３１とを有している。
【００２１】
クロック発生部（Ｆ）１２２は、送信手段１１０のクロック発生部（Ａ）１１１が生成するクロックＢＣＬＫ１と同じ周波数のクロックＢＣＬＫ２を発生させる。クロック発生部（Ｆ）１２２は、基準クロックＲＥＦＣＬＫに同期して、例えば、６５ＭＨｚのクロックＢＣＬＫ２を発生させる。クロック発生部（Ｄ）１２１は、送信手段１１０のクロック発生部（Ｃ）１１３と同様に、基準クロックＲＥＦＣＬＫに同期して、クロックＢＣＬＫ２の３／２の周波数のクロックＲＳＣＬＫを発生させる。クロック発生部（Ｅ）１２３は、基準クロックＲＥＦＣＬＫに同期して、クロックＢＣＬＫ２の３／４の周波数のクロックＷＣＬＫを発生させる。
【００２２】
ＳＥＲＤＥＳデコード部００２は、入力されたシリアル差動信号を、３２ビットの映像データ（ＲＳＤ３２ｂｉｔ）と４ビットのＣＯＭＭＡ符号に変換する。同期信号デコード部１２５は、ＳＥＲＤＥＳデコード部００２によりデコードされた３２ビットの映像データからＣＯＭＭＡ符号を検知して同期信号を再生成する。ＤＲＡＭ部（Ｂ）１２６は、送信手段１１０のＤＲＡＭ部（Ａ）１１６と同様の構成を有し、同様の動作をする。Ｗ制御部（Ｂ）１２７は、ＤＲＡＭ部（Ｂ）１２６の書き込みを制御する。Ｒ制御部（Ｂ）１２８は、ＤＲＡＭ部（Ｂ）１２６の読み出しを制御する。
【００２３】
３２−２４変換部１２９は、３２ビットの映像データ（Ｒ−Ｄ３２ｂｉｔ）を２４ビット（ＲＧＢ２４ｂｉｔ）に変換する。リサイズ部１３０は、３２−２４変換部１２９から出力される水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、２４ビットのＲＧＢデータを、ＶＧＡやＸＧＡなど様々なフォーマットに変換する。画像出力部１３１は、リサイズ部１３０から出力されるドットクロックＤＣＬＫや水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、２４ビットのＲＧＢデータから、アナログ映像信号や、ＴＭＤＳ信号に変換して出力するＤＡコンバータやＤＶＩトランスミッタ等で構成される。
【００２４】
次に、図１に示される映像信号伝送装置の送信手段１１０の動作を図１〜図５を用いて説明する。
【００２５】
先ず、図１を用いて、送信手段１１０の全体の動作の概要を説明する。クロック発生部（Ａ）１１１は、基準クロックＲＥＦＣＬＫに同期してクロックＢＣＬＫ１を出力し、クロック発生部（Ｂ）１１２は、基準クロックＲＥＦＣＬＫに同期してクロックＢＣＬＫ１の３／４倍の周波数のクロックＲＣＫを出力し、クロック発生部（Ｃ）１１３は、基準クロックＲＥＦＣＬＫに同期してクロックＢＣＬＫ１の３／２倍の周波数のクロックＴＳＣＬＫを出力する。ここで、ＰＣ等のビデオカードから出力される映像信号には様々なフォーマットのものが存在する。したがって、画像入力部１０１において入力された画像は、２４ビットのＲＧＢ映像データと、これに同期した垂直同期信号ＶＳＹＮＣ，水平同期信号ＨＳＹＮＣ及びドットクロックＤＣＬＫに変換されるが、そのドットクロックＤＣＬＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣの周波数は様々である。
【００２６】
次に、２４ビットのＲＧＢ映像データ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、及びドットクロックＤＣＬＫは、レート変換部１１４に入力され、レート変換部１１４でクロックＢＣＬＫ１に同期した一定レートの信号にレート変換された後、２４ビットのＲＧＢ映像データと水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣがレート変換部１１４から２４−３２変換部１１５に入力される。また、水平同期信号ＨＳＹＮＣは、レート変換部１１４からＷ制御部（Ａ）１１７にも同時に入力される。
【００２７】
２４−３２変換部１１５から出力された３２ビットの映像データ（Ｗ−Ｄ３２ｂｉｔ）は、ＤＲＡＭ部（Ａ）１１６に、Ｗ制御部（Ａ）１１７による書き込み制御により、クロックＢＣＬＫ１に同期してデータが書き込まれる。ＤＲＡＭ部（Ａ）１１６は、Ｒ制御部（Ａ）１１８により読み出しの制御が行われ、クロックＲＣＬＫに同期してデータが読み出される。
【００２８】
次に、３２ビットの映像データ（Ｒ−Ｄ３２ｂｉｔ）は、同じくＤＲＡＭ部（Ａ）１１６から読み出された同期信号（Ｒ−Ｈ、Ｒ−Ｖ）とともに同期信号エンコード部１１９に入力される。同期信号は符号化され、３２ビットの映像データに挿入され、４ビットのＣＯＭＭＡ符号とともに、ＳＥＲＤＥＳエンコード部００１に入力された後、クロック信号発生部（Ｃ）１１３からのクロックＴＳＣＬＫを用いて、シリアルデータに変換され、シリアル差動信号となって出力される。
【００２９】
次に、図２（ａ）〜（ｄ）及び図３を用いて、２４−３２変換部１１５及びＤＲＡＭ部（Ａ）１１６の動作についてさらに詳しく説明する。図２（ａ）〜（ｄ）は、送信手段１１０において２４ビットＲＧＢ映像データがＤＲＡＭ変換部（Ａ）１１６から読み出されるまでの動作を示したタイミングチャートである。ここで、垂直同期信号ＶＳＹＮＣは、図１に示される装置の制御に直接関係するものではないので、図２（ａ）〜（ｄ）には図示していない。また、図３は、２４−３２変換１１５、Ｗ制御部（Ａ）１１７、Ｒ制御部（Ａ）１１８、及びＤＲＡＭ部（Ａ）１１６の構成を概略的に示すブロック図である。
【００３０】
図３に示されるように、２４−３２変換１１５は、８ビットのＤフリップフロップ回路（８ＤＦＦ回路）３０１〜３１０と、タイミング調整器（Ａ）３１１と、６入力４出力セレクタ３１７とを有している。また、Ｗ制御部（Ａ）１１７は、制御カウンタ発生器（Ａ）３１８と、ライトイネーブル信号を発生するＷＥ発生器３１９と、書き込みアドレスを発生するＷ−アドレス発生器（Ａ）３２０とを有している。また、Ｒ制御部（Ａ）１１８は、遅延回路（Ａ）３２１と、読み出しアドレスを発生するＲ−アドレス発生器（Ａ）を有している。
【００３１】
８ＤＦＦ回路３０１〜３１０は、クロックの立ち上がりエッジを基準に１クロック分入力データを遅延させるラッチ動作を行う。タイミング調整器（Ａ）３１１は、同期信号のＤＲＡＭ部（Ａ）１１６への書き込みタイミングを調整する。６入力４出力セレクタ３１７は、８ビット単位で、６つの入力から４つを選択する。
【００３２】
制御カウンタ発生器（Ａ）３１８は、２４−３２変換１１５の６入力４出力セレクタ３１７を制御する。ＷＥ発生器３１９は、制御カウンタ発生器（Ａ）３１８から出力される制御カウンタ信号によって、ＤＲＡＭ部（Ａ）１１６のＷＥ端子を制御する。Ｗ−アドレス発生器（Ａ）３２０は、２ビットの書き込みアドレスであるＷ−アドレスＷＡＤＤ［１：０］を発生する。なお、［ａ：ｂ］は、左側が上位桁、右側が下位桁を示すａ−ｂ＋１ビットのデータを表すものとする。
【００３３】
遅延回路（Ａ）３２１は、水平同期信号ＨＳＹＮＣを４クロック分ラッチして遅延させる。Ｒ−アドレス発生器（Ａ）３２２は、２ビットの読み出しアドレスであるＲ−アドレスＲＡＤＤ［１：０］を発生する。
【００３４】
２４−３２変換１１５に入力される２４ビットのＲＧＢ映像データは、図２（ａ）に示されるようなタイミングで、データＲ［７：０］、Ｇ［７：０］、Ｂ［７：０］とＲＧＢ個別に８ビット単位で、８ＤＦＦ回路３０１〜３０３に入力され、クロックＢＣＬＫ１によりラッチされ、各８ビッドのデータＲＤ［７：０］、ＧＤ［７：０］、ＢＤ［７：０］として出力される。
【００３５】
さらに、２４ビットのＲＧＢ映像データＲＤ［７：０］、ＧＤ［７：０］、ＢＤ［７：０］は、８ＤＦＦ回路３０４〜３０６に入力され、クロックＢＣＬＫ１によりラッチされ、各８ビッドのデータＲＤ２［７：０］、ＧＤ２［７：０］、ＢＤ２［７：０］として出力される。また、水平同期信号ＨＳＹＮＣは、Ｗ制御部（Ａ）１１７の制御カウンタ発生器（Ａ）３１８に入力され、水平同期信号ＨＳＹＮＣを基準に、図２（ｂ）に示されるようなタイミングで、制御カウンタ発生器（Ａ）３１８から制御カウンタ信号が出力される。この制御カウンタ信号の値に基づいて、６入力４出力セレクタ３１６において、ＲＤ［７：０］、ＧＤ［７：０］、ＢＤ［７：０］、ＲＤ２［７：０］、ＧＤ２［７：０］、ＢＤ２［７：０］のデータが８ビット単位で選ばれた後、８ＤＦＦ回路３０７〜３１０によってラッチされ、データＷ−Ｄ［３１：２４］、Ｗ−Ｄ［２３：１６］、Ｗ−Ｄ［１５：８］、Ｗ−Ｄ［７：０］として出力される。
【００３６】
ここで、制御カウンタ発生器（Ａ）３１８から出力される各制御カウンタ信号の値（図２（ｂ））に対する６入力４出力セレクタ回路３１７の動作について、下記に示す。
【００３７】
制御カウンタ信号の値が０のときには、６入力４出力セレクタ回路３１７は、８ＤＦＦ回路３１０の入力へ８ＤＦＦ回路３０４の出力データＲＤ２［７：０］を、８ＤＦＦ回路３０９の入力へ８ＤＦＦ回路３０５の出力データＧＤ２［７：０］を、８ＤＦＦ回路３０８の入力へ８ＤＦＦ回路３０６の出力データＢＤ２［７：０］を、８ＤＦＦ回路３０７の入力へ８ＤＦＦ回路３０１の出力データＢＤ［７：０］を与える。
【００３８】
制御カウンタ信号の値が１のときには、６入力４出力セレクタ回路３１７は、８ＤＦＦ回路３１０の入力へ８ＤＦＦ回路３０１の出力データＢＤ［７：０］を、８ＤＦＦ回路３０９の入力へ８ＤＦＦ回路３０５の出力データＧＤ２［７：０］を、８ＤＦＦ回路３０８の入力へ８ＤＦＦ回路３０６の出力データＢＤ２［７：０］を、８ＤＦＦ回路３０７の入力へ８ＤＦＦ回路３０２の出力データＧＤ［７：０］を与える。
【００３９】
制御カウンタ信号の値が２のときには、６入力４出力セレクタ回路３１７は、８ＤＦＦ回路３１０の入力へ８ＤＦＦ回路３０１の出力データＢＤ［７：０］を、８ＤＦＦ回路３０９の入力へ８ＤＦＦ回路３０２の出力データＧＤ［７：０］を、８ＤＦＦ回路３０８の入力へ８ＤＦＦ回路３０６の出力データＢＤ２［７：０］を、８ＤＦＦ回路３０７の入力へ８ＤＦＦ回路３０３の出力データＲＤ［７：０］を与える。
【００４０】
制御カウンタ信号の値が３のときには、６入力４出力セレクタ回路３１７は、書き込みを行わないため、出力は何であってもかまわない、すなわち、Ｄｏｎ’ｔ Ｃａｒｅである。
【００４１】
このように、制御カウンタ信号の値によって、６入力４出力セレクタ回路３１７により選択される信号が定められており、その結果、図２（ｃ）に示されたＷ−Ｄ［７：０］、Ｗ−Ｄ［１５：８］、Ｗ−Ｄ［２３：１６］、Ｗ−Ｄ［３１：２４］の書き込みタイミングで、ＤＲＡＭ部（Ａ）１１６にデータが出力される。このとき、ＤＲＡＭ部（Ａ）１１６には、ＷＥ発生器３１９から３クロック連続して書き込み、１クロック書き込みを止めるライトイネーブル信号ＷＥと、Ｗアドレス発生器（Ａ）３２０から２ビットのＷ−アドレスＷＡＤＤ［１：０］が図２（ｃ）に示されるようなタイミングで出力され、ＤＲＡＭ部（Ａ）１１６にはクロックＢＣＬＫ１に同期してデータが書き込まれる。
【００４２】
また、同時に、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣも、タイミング調整器（Ａ）３１１により調整され、ＤＲＡＭ部（Ａ）１１６にクロックＢＣＬＫ１に同期して書き込まれる。
【００４３】
一方、Ｒ制御部（Ａ）１１８では、クロックＲＣＬＫにおいて、水平同期信号ＨＳＹＮＣが遅延回路（Ａ）３２１によって４クロック分遅延した同期信号ＨＳＹＮＣＲＤがＲ−アドレス発生器（Ａ）３２２に出力される。読み出しクロックのクロックＲＣＬＫは書き込みクロックであるクロックＢＣＬＫ１の３／４の周波数となっており、読み出しアドレスが書き込みアドレスを追い越さないようにするためである。これを基準にＲ−アドレス発生器（Ａ）３２２において、２ビットのＲ−アドレスＲＡＤＤ［１：０］を生成する。さらに、ＤＲＡＭ部（Ａ）１１６のＲＥ端子は常に有効になるように“Ｈ”固定されており、このＲ−アドレスＲＡＤＤ［１：０］に基づいて、図２（ｄ）に示すようなタイミングで、クロックＲＣＬＫに同期して、３２ビットのＲ−Ｄ［３１：０］と水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣである信号Ｒ−Ｈ、Ｒ−Ｖを同期信号エンコード部１１９に出力する。
【００４４】
次に、図４及び図５を用いて、送信手段１１０の同期信号エンコード部１１９についてさらに詳しく説明する。図４は、同期信号エンコード部１１９の構成を概略的に示すブロック図であり、図５は、同期信号エンコード部１１９の動作を説明するためのタイミングチャートである。
【００４５】
図４に示されるように、同期信号エンコード部１１９は、シンク検出回路４００と、シンクコード生成回路４０１と、シンクコード挿入回路４０２と、ＣＯＭＭＡ生成回路４０３とを有している。シンク検出回路４００は、入力される同期信号の立下りエッジを検出する。シンクコード生成回路４０１は、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣを符号化するためのシンクコードを生成する。シンクコード挿入回路４０２は、シンク検出回路４００の制御に基づき、シンクコードを生成する。ＣＯＭＭＡ生成回路４０３は、シンク検出回路４００の制御に基づき、ＣＯＭＭＡ符号を生成する。
【００４６】
ＳＥＲＤＥＳ規格において、ＳＥＲＤＥＳエンコード部００１の入力インターフェースとして、３２ビットのデータ入力部と、エラー検出等に使用されるＫコードを挿入した箇所を示す４ビットのＣＯＭＭＡ符号ビットから成り立っていることが規格化されている。映像信号を表示する場合、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣなどの同期信号が不可欠となっているため、３２ビットの映像データに同期信号を符号化して挿入する必要がある。図４におけるシンク検出回路４００は、同期信号Ｒ−Ｈ又はＲ−Ｖを検出すると、例えば、その立ち下がりエッジを基準にシンクコードを生成して、３２ビットのデジタルデータに挿入する。また、同時に、シンク検出回路４００は、ＣＯＭＭＡ符号ビットも生成し、ＳＥＲＤＥＳエンコード部００１へ出力する。映像データは、通常、同期信号の前後はブランキング期間となっており、有効映像データは存在しない領域となっている。したがって、このブランキング期間を利用して、信号Ｒ−Ｈ、Ｒ−Ｖを符号化したＨコード又はＶコードを挿入する。
【００４７】
図５に、水平同期信号ＨＹＳＮＣを基準にしてＨコードを挿入しＣＯＭＭＡ符号を生成する一例を示した。ＤＲＡＭ部（Ａ）１１６から出力される水平同期信号Ｒ−Ｈの立下りエッジを検出して、ＣＯＭＭＡ符号を“１０００”に生成する。また、同じクロックタイミングで、シリアル差動信号伝送時のエラー検出に必要なＫコードを挿入する。次に、ＣＯＭＭＡ符号が“１０００”の次のクロックタイミングで、Ｈコードを挿入する。例えば、Ｈコードは３２ビットの０ｘＤＤＤＤなどとする。
【００４８】
このタイミングは、受信側でシリアル差動信号がデコードされたときも、同じ関係を保ってデコードされるため、ＣＯＭＭＡ符号が“１０００”を検出した後、次のクロックタイミングでＨコードをデコードすれば容易に水平同期信号ＨＳＹＮＣを再生成できる。垂直同期信号ＶＳＹＮＣを検出したときも同様にＨコードとは違う値、例えば、３２ビットの０ｘＥＥＥＥなどという値をＶコードとして挿入する。これらの同期信号の再生成方法については後に詳しく説明する。こうして３２ビットの符号化されたデジタルデータと４ビットのＣＯＭＭＡ符号はＳＥＲＤＥＳエンコード部００１に入力され、クロックＴＳＣＬＫによりパラレルシリアル変換が行われ、シリアル差動信号として出力される。
【００４９】
次に、受信手段１２０の動作について図１、図６（ａ）〜（ｅ）、図７、図８、及び図９（ａ），（ｂ）を用いて説明する。
【００５０】
先ず、図１を用いて、受信手段１２０の動作の概要を説明する。基準クロックＲＥＦＣＬＫに同期して、クロック発生部（Ｆ）１２２は、映像表示用のクロックとしてクロックＢＣＬＫ２を発生する。このクロックＢＣＬＫ２の周波数は、クロックＢＣＬＫ１と同じ周波数である。また、クロック発生部（Ｄ）１２１は、基準クロックＲＥＦＣＬＫに同期して、クロックＢＣＬＫ２の３／２倍の周波数のクロックＲＳＣＬＫを、クロック発生部（Ｅ）は、クロックＢＣＬＫ２の３／４倍の周波数のクロックＷＣＬＫを発生する。クロックＲＳＣＬＫは、ＳＥＲＤＥＳデコード部００２においてシリアル差動信号を受信し、かつシリアルパラレル変換を行うために使用される。
【００５１】
ＳＥＲＤＥＳデコード部００２から出力された３２ビットのデジタルデータＲＳＤ［３１：０］（図１においては、ＲＳＤ３２ｂｉｔ）は、４ビットのＣＯＭＭＡ符号（図１においては、ＣＯＭＭＡ４ｂｉｔ）とともに、同期信号デコード部１２５に入力され、水平同期信号、垂直同期信号である信号Ｗ−Ｈ、Ｗ−Ｖが生成される。その後、同期信号デコード部１２５から出力された３２ビットのデジタルデータＷ−Ｄ［３１：０］は、Ｗ制御部（Ｂ）１２７により、クロックＷＣＬＫにより書き込まれた後、Ｒ制御部（Ｂ）１２８により、クロックＢＣＬＫ２に同期したＲ−Ｄ［３１：０］として読み出される。Ｒ−Ｄ［３１：０］は、３２−２４変換部１２９に入力され、送信手段１１０から伝送された、元の２４ビットのＲＧＢ映像データに復元される。
【００５２】
復元された映像データは、リサイズ部１３０に入力され、ＶＧＡやＸＧＡ等の様々なフォーマットの信号に変換することが可能となる。使用者の要求に応じた信号フォーマットに変換された後、画像出力部１３１によって、アナログ映像信号やＴＭＤＳ信号に変換された、その後、ＤＬＰ（デジタル ライト プロセシング）プロジェクタや液晶モニタ等の映像表示機器へ出力される。
【００５３】
ここで、図８と図９（ａ），（ｂ）を用いて、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣを再生成する同期信号デコード部１２５の詳細な動作について説明する。
【００５４】
図８は、受信手段１２０の同期信号デコード部１２５の構成を概略的に示すブロック図である。図８に示されるように、同期信号デコード部１２５は、ＣＯＭＭＡ検出回路６００と、同期信号生成回路６０１とを有している。ＣＯＭＭＡ検出回路６００は、ＣＯＭＭＡ符号が“１０００”であることを検知する。同期信号生成回路６０１は、ＣＯＭＭＡ検出回路６００から出力される検出信号に基づいて同期信号Ｗ−Ｈ，Ｗ−Ｖを生成する。
【００５５】
図９（ａ），（ｂ）は、受信手段１２０の同期信号デコード部１２５の動作を説明するためのタイミングチャートである。ここで、垂直同期信号ＶＳＹＮＣは、図１に示される装置の制御に直接関係するものではないので、図９（ａ），（ｂ）には図示していない。
【００５６】
ＳＥＲＤＥＳデコード部００２から出力される３２ビットの映像データＲＳＤ［３１：０］と４ビットのＣＯＭＭＡ符号信号は、同期信号デコード部１２５に図９（ａ）に示したようなタイミングで入力される。ＣＯＭＭＡ検出回路６００は、ＣＯＭＭＡ符号が“１０００”であることを検出し、その検出信号を同期信号生成回路６０１へ出力する。図９（ａ）が示すようなタイミングで、ＣＯＭＭＡ検出回路６００は、ＲＳＤ［３１：０］の値から、水平同期信号を示すＨコードの値か垂直同期信号を示すＶコードの値であるかを判断する。
【００５７】
図９（ｂ）は、Ｈコードの値であると判断して、水平同期信号ＨＳＹＮＣを生成し、信号Ｗ−Ｈとして出力する様子を示している。同様に、Ｖコードの値と判断した場合は、垂直同期信号ＶＳＹＮＣを生成し、信号Ｗ−Ｖとして出力する。また、ＲＳＤ［３１：０］に挿入されたままになっているＫコード、Ｈコード、Ｖコードについては、ブランキング期間に挿入されているため、削除する必要はなく、ＲＧＢ映像信号として取り扱うものとする。こうして、同期信号デコード部１２５から出力される信号Ｗ−Ｈ，Ｗ−Ｖ，Ｗ−Ｄ［３１：０］は、ＤＲＡＭ部（Ｂ）１２６に入力される。
【００５８】
次に、図６（ａ）〜（ｅ）と図７を用いて、ＤＲＡＭ部（Ｂ）１２６から３２−２４変換部１２９までの構成の詳細な動作について説明する。図６（ａ）〜（ｅ）は、ＤＲＡＭ部（Ｂ）１２６から３２−２４変換部１２９までの構成の動作を説明するためのタイミングチャートであり、図７は、受信手段１２０の３２−２４変換１２９、Ｗ制御部（Ｂ）１２７、Ｒ制御部（Ｂ）１２８、及びＤＲＡＭ部（Ｂ）１２６の構成を概略的に示すブロック図である。
【００５９】
図７に示されるように、Ｗ制御部（Ｂ）１２７は、２ビットのＷ−アドレスを発生するＷ−アドレス発生器（Ｂ）５００を有している。
【００６０】
また、図７に示されるように、Ｒ制御部（Ｂ）１２８は、遅延回路（Ｂ）５０１と、制御カウンタ発生器（Ｂ）５０２と、ＲＥ発生器５０３と、Ｒ−アドレス発生器（Ｂ）５０４とを有している。遅延回路（Ｂ）５０１は、信号Ｗ−ＨをクロックＢＣＬＫ２に同期して３クロック遅延させる。制御カウンタ発生器（Ｂ）５０２は、６入力３出力セレクタ５１３を制御する。ＲＥ発生器５０３は、ＤＲＡＭ部（Ｂ）１２６の読み出しを制御する。Ｒ−アドレス発生器（Ｂ）５０４は、ＤＲＡＭ部１２６の２ビットの読み出しアドレスであるＲ−アドレスを発生する。
【００６１】
また、図７に示されるように、３２−２４変換１２９は、６入力３出力セレクタ５１３と、８ビットの８ＤＦＦ回路５０５〜５１２、５１４〜５１６と、タイミング調整器（Ｂ）５１７とを有している。６入力３出力セレクタ５１３は、８ビット単位で、６つの入力から３つを選択する。８ＤＦＦ回路５０５〜５１２、５１４〜５１６は、クロックＢＣＬＫ２の立ち上がりエッジを基準に１クロック分入力データを遅延させるいわゆるラッチ動作を行う。タイミング調整器（Ｂ）５１７は、同期信号の出力タイミングを調整する。
【００６２】
図６（ａ）に示されるように、同期信号デコード部１２５から３２ビットの映像データＷ−Ｄ［３１：０］と、信号Ｗ−Ｈ、Ｗ−ＶがＤＲＡＭ部（Ｂ）１２６に入力される。ここで、図７に示したように、Ｗ制御部（Ｂ）１２７に構成されたＷ−アドレス発生器（Ｂ）５００により、信号Ｗ−Ｈを基準にしてＤＲＡＭ部（Ｂ）１２６に書き込みアドレスであるＷ−アドレスＷＡＤＤ［１：０］を発生して出力する。この出力タイミングは、図６（ｂ）に示している。ＤＲＡＭ部（Ｂ）１２６のＷＥ端子は、常にライト有効となっており、Ｗ−アドレスＷＡＤＤ［１：０］にしたがって、順次データが書き込まれる。同時に、Ｒ制御部（Ｂ）１２８にも信号Ｗ−Ｈが入力され、遅延回路（Ｂ）５０１にて、クロックＢＣＬＫ２によって３クロック分遅延が行われた後、制御カウンタ発生器（Ｂ）５０２、及びＲＥ発生器５０１、Ｒ−アドレス発生器（Ｂ）５０４の基準信号として使用される。
【００６３】
Ｒ−アドレスＲＡＤＤ［１：０］の発生タイミングとして、読み出しの基準となるクロックＢＣＬＫ２の周波数は、書き込みの基準となるクロックＷＣＬＫの４／３倍であるため、Ｗ−アドレスＷＡＤＤ［１：０］を追い越さないようにする必要がある。このため、ＲＥ発生器５０３から出力されるＲＥにより、３クロック連続して読み出して、１クロック読み出しを止めるというようにＲＥ端子を制御している。また、クロックＢＣＬＫ２とクロックＷＣＬＫは前述したように基準クロックＲＥＦＣＬＫを基準に発生させたものであるため、同期したクロックとなっており、図６（ｃ）からも明らかなように、基準となる信号を、信号Ｗ−ＨをクロックＢＣＬＫ２の３クロック分遅延した信号Ｗ−ＨＢＤとすれば、Ｒ−アドレスＲＡＤＤ［１：０］がＷ−アドレスＷＡＤＤ［１：０］を追い越すことはなく、書き込まれたデータを欠落することなく、順次読み出すことが可能となる。このようにして、図６（ｄ）が示されるように、ＤＲＡＭ部（Ｂ）から３２ビットの映像データＲ−Ｄ［３１：０］と同期信号である信号Ｒ−Ｈ，Ｒ−Ｖが読み出される。
【００６４】
映像データＲ−Ｄ［３１：０］は、データＲ−Ｄ［７：０］、Ｒ−Ｄ［１５：８］、Ｒ−Ｄ［２３：１６］、Ｒ−Ｄ［３１：２４］の８ビット単位で、図７に示されるように、８ＤＦＦ回路５０５〜５０８に入力され、クロックＢＣＬＫ２によって１クロック分ラッチされた後、データＲ−ＤＤ［７：０］、Ｒ−ＤＤ［１５：８］、Ｒ−ＤＤ［２３：１６］、Ｒ−ＤＤ［３１：２４］として出力される。データＲ−ＤＤ［７：０］、Ｒ−ＤＤ［１５：８］、Ｒ−ＤＤ［２３：１６］、Ｒ−ＤＤ［３１：２４］は、８ＤＦＦ回路５０９〜５１２に入力され、クロックＢＣＬＫ２によって１クロック分ラッチされた後、データＲ−ＤＤ２［７：０］、Ｒ−ＤＤ２［１５：８］、Ｒ−ＤＤ２［２３：１６］、Ｒ−ＤＤ２［３１：２４］として出力される。６入力３出力セレクタ回路５１３は、データＲ−ＤＤ［７：０］、Ｒ−ＤＤ［１５：８］、Ｒ−ＤＤ［２３：１６］と、データＲ−ＤＤ２［７：０］、Ｒ−ＤＤ２［１５：８］、Ｒ−ＤＤ２［３１：２４］とを受け取り、制御カウンタ信号の値に基づき、６個の入力端子から選択して３個の出力端子へ８ビット単位でデータを出力する。
【００６５】
ここで、制御カウンタ信号の各値に対する６入力３出力セレクタ回路５１３の動作について、下記に示す。
【００６６】
制御カウンタ値が１のときには、６入力３出力セレクタ回路５１３は、８ＤＦＦ回路５１４の入力へ８ＤＦＦ回路５０５の出力データＲ−ＤＤ［７：０］を、８ＤＦＦ回路５１５の入力へ８ＤＦＦ回路５０６の出力データＲ−ＤＤ［１５：８］を、８ＤＦＦ回路５１６の入力へ８ＤＦＦ回路５０７の出力データＲ−ＤＤ［２３：１６］をそれぞれ与える。
【００６７】
制御カウンタ値が２のときには、６入力３出力セレクタ回路５１３は、８ＤＦＦ回路５１４の入力へ８ＤＦＦ回路５１２の出力データＲ−ＤＤ２［３１：２４］を、８ＤＦＦ回路５１５の入力へ８ＤＦＦ回路５０６の出力データＲ−ＤＤ［１５：８］を、８ＤＦＦ回路５１６の入力へ８ＤＦＦ回路５０７の出力データＲ−ＤＤ［２３：１６］をそれぞれ与える。
【００６８】
制御カウンタ値が３のときには、６入力３出力セレクタ回路５１３は、８ＤＦＦ回路５１４の入力へ８ＤＦＦ回路５０９の出力データＲ−ＤＤ２［７：０］を、８ＤＦＦ回路５１５の入力へ８ＤＦＦ回路５１２の出力データＲ−ＤＤ２［３１：２４］を、８ＤＦＦ回路５１６の入力へ８ＤＦＦ回路５０７の出力データＲ−ＤＤ［２３：１６］をそれぞれ与える。
【００６９】
制御カウンタ値が０のときには、６入力３出力セレクタ回路５１３は、８ＤＦＦ回路５１４の入力へ８ＤＦＦ回路５０９の出力データＲ−ＤＤ２［７：０］を、８ＤＦＦ回路５１５の入力へ８ＤＦＦ回路５１０の出力データＲ−ＤＤ２［１５：８］を、８ＤＦＦ回路５１６の入力へ８ＤＦＦ回路５１２の出力データＲ−ＤＤ２［３１：２４］をそれぞれ与える。
【００７０】
このように、制御カウンタ値によって８ＤＦＦ回路５１４〜５１６に選ばれる入力データが定められおり、図６（ｅ）が示されるように、８ＤＦＦ回路５１４〜５１６の出力からは最終的に、送信手段１１０において３２ビットに変換される以前の２４ビット時のデータ配列の順番に復元され出力される。また、同期信号である信号Ｒ−Ｈ，Ｒ−Ｖに関しては、データとのタイミング合わせのため、タイミング調整器（Ｂ）５１７において、クロックＢＣＬＫ２を基準に調整され、３２−２４変換器１２９から出力される。
【００７１】
以上のように、送信手段１１０側において、入力される様々な周波数のドットクロックに同期した映像信号を一定のドットクロックにレート変換し、２４ビットから３２ビットにビット幅を変換し、さらに、受信手段１２０側において、３２ビットから２４ビットにビット幅変換を行う構成としたので、ＳＥＲＤＥＳにおける伝送レートを落とすことなく、効率よく画像データを伝送することが可能となった。
【００７２】
また、画像処理の基準となる各クロックを、基準クロックＲＥＦＣＬＫにすべて同期して発生させるようにしたため、各クロックを非同期に発生させる場合にはＤＲＡＭ部の容量が１１×３４ビット必要であったのに対し、ＤＲＡＭ部の容量を４×３２ビットの容量で構成することが可能となった。
【００７３】
さらに、ＤＲＡＭ部の書き込み及び読み出しを制御するアドレス発生器についても、１１ビットのアドレスを発生させる必要があったのに対して、２ビットのアドレスを発生させるだけでよく、アドレス発生器の回路の削減も行うことが可能となった。
【００７４】
上記説明においては、送信手段１１０側において２４−３２変換を行い、受信手段１２０側において３２−２４変換を行って、最も伝送効率のよい方法について説明したが、必ずしも２４−３２変換、３２−２４変換を行う必要がなく、レート変換部１１４において、一定レートの映像信号に変換が行われていれば、伝送効率は悪くなるが、映像信号のデータの連続性を失うことはなく、画面のこま飛びやフリーズ等が発生することなく、安定して映像の伝送を行うことができる。
【００７５】
また、上記説明においては、ＤＲＡＭ部を用いる構成について説明したが、ＦＩＦＯ等、他の記憶装置でも同様の効果を得ることができる。
【００７６】
また、上記説明においては、ＲＧＢ映像信号を２４ビットのデータに変換した場合について説明したが、４８ビットのビット幅でもよく、また、ＹＣｂＣＲなど他の形式の映像信号でも、デジタルデータに変換してデータを伝送するものであれば、同様の効果を得ることができる。
【００７７】
また、上記説明においては、負極性の水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣを一例に説明したが、正極性の同期信号でもよい。また、立下りエッジを基準についての動作について説明したが、立ち上がりエッジを基準にした動作についても同様の効果を得ることができる。
【００７８】
また、上記説明においては、水平同期信号ＨＳＹＮＣや垂直同期信号ＶＳＹＮＣを、符号化して３２ビットの映像信号のブランキング期間に挿入する例について説明したが、本発明はこれに限るものではなく、有効映像期間を示すデータイネーブル信号や、インターレース信号時に奇数／偶数フィールドの判別に使用するフィールド信号など、その他の情報についても、ブランキング期間であれば符号化して挿入し伝送することが可能である。
【００７９】
次に、図１０を用いて実施の形態１に係る映像信号伝送装置について説明する。図１０は、本発明の実施の形態１に係る映像信号伝送装置の構成を概略的に示すブロック図である。図１０において、図１の構成と同一又は対応する構成には、同じ符号を付す。１００〜１１３、１２１〜１２３は、図１に示される映像信号伝送装置の構成として説明したものと同等である。
【００８０】
実施の形態１に係る映像信号伝送装置は、基準クロック発生部１００と、４チャンネルの送信が可能な送信ボード１５０と、４チャンネルの受信が可能な受信ボード１６０とを有している。
【００８１】
図１０に示されるように、送信ボード１５０は、４チャンネルＳＥＲＤＥＳエンコード部００３と、クロック発生部（Ａ）１１１と、クロック発生部（Ｂ）１１２と、クロック発生部（Ｃ）１１３と、ＣＨ１画像送信処理部１５１と、ＣＨ２画像送信処理部１５２と、ＣＨ３画像送信処理部１５３と、ＣＨ４画像送信処理部１５４とを有している。
【００８２】
４チャンネルＳＥＲＤＥＳエンコード部００３は、図１に示されるＳＥＲＤＥＳエンコード部００１を４チャンネル有している。ＣＨ１画像送信処理部１５１は、図１に示される画像入力部１０１と、レート変換部１１４と、２４−３２変換部１１５と、ＤＲＡＭ部（Ａ）１１６と、Ｗ制御部（Ａ）１１７と、Ｒ制御部（Ａ）１１８と、同期信号デコード部１１９とを有している。ＣＨ２画像送信処理部１５２、ＣＨ３画像送信処理部１５３、及びＣＨ４画像送信処理部１５４は、ＣＨ１画像送信処理部１５１と同等の構成を有している。
【００８３】
図１０に示されるように、受信ボード１６０は、４チャンネルＳＥＲＤＥＳデコード部００４と、クロック発生部（Ｄ）１２１と、クロック発生部（Ｆ）１２２と、クロック発生部（Ｅ）１２３と、ＣＨ１画像受信処理部１６１と、ＣＨ２画像受信処理部１６２と、ＣＨ３画像受信処理部１６３と、ＣＨ４画像受信処理部１６４とを有している。
【００８４】
４チャンネルＳＥＲＤＥＳデコード部００４は、図１に示されるＳＥＲＤＥＳデコード部００２を４チャンネル有している。ＣＨ１画像受信処理部１６１は、図１に示される同期信号デコード部１２５と、ＤＲＡＭ部（Ｂ）１２６と、Ｗ制御部（Ｂ）１２７と、Ｒ制御部（Ｂ）１２８と、３２−２４変換部１２９と、リサイズ部１３０と、画像出力部１３１とを有している。ＣＨ２画像受信処理部１６２、ＣＨ３画像受信処理部１６３、及びＣＨ４画像受信処理部１６４は、ＣＨ１画像受信処理部１６１と同等の構成を有している。
【００８５】
ここでは、４チャンネル分の画像を処理して送信する基板を想定した送信ボードとして、また、４チャンネル分の画像を受信して出力する基板を想定した受信ボードとして、説明するものとする。
【００８６】
一般に、１系統のクロック（本実施の形態の場合はクロックＴＳＣＬＫがこれに相当する）で複数のチャンネルを送信することが多く、また、ＳＥＲＤＥＳデコード部についても、１系統のクロック（本実施の形態の場合はクロックＲＳＣＬＫがこれに相当する）で複数のチャンネルを受信できるものが一般的である。
【００８７】
一方、各画像送信処理部１５１〜１５４において、図１に示すように基準クロックを含めたクロック部を個別に備えると、これらの画像送信処理部から出力される直列信号データは同期していないため、チャンネルの切り換え等によりデータの連続性が失われ、画像のこま飛びやフリーズ等が発生することがあるが、本実施の形態１のように、各画像送信処理部において共通する第１のクロックであるＢＣＬＫ１を用いてレート変換することにより、同期した並列信号データを得ることができ、上記課題を解決することができる。勿論、クロックを共通に供給することでクロック発生部を各画像送信処理部に個別に設ける必要がないという効果もある。その他の構成及び動作は、図１のものと同様であるため、その説明を省略する。
【００８８】
また、受信ボード１６０においても同様に、基準クロック発生部１００から出力される基準クロックＲＥＦＣＬＫに同期したクロックＲＳＣＬＫ、クロックＢＣＬＫ２、及びクロックＷＣＬＫを発生させ、ＣＨ１画像受信処理部１６１〜ＣＨ４画像受信処理部１６４に、クロックＢＣＬＫ２及びクロックＷＣＬＫを分配するような構成にすると、クロックＢＣＬＫ２及びクロックＷＣＬＫを発生させるクロック発生部を、各チャンネルの画像送信処理部１６１〜１６４毎に設ける必要はなく、受信ボード内１６０において、それぞれ１系統のクロック発生部を設けるだけで本システムを構成することができる。また、送信ボード１５０で、複数の異種類の（同期系が異なる）データを同一の同期系に変換してから直列送信し、受信ボード１６０で、受信したデータを復号するように構成しているので、連続する映像信号の有効エリアを途切れることがないように、伝送することができるという効果がある。
【００８９】
上記説明においてはでは、４チャンネル分の画像を送受信するボードについて説明したが、本発明はこれに限るものではなく、複数のチャンネルを要するシステムであれば、４チャンネル以外の送受信ボードを備えたシステムにおいても、同等の効果を得ることができる。
【００９０】
実施の形態２．
次に、図１１を用いて実施の形態２について説明する。図１１は、本発明の実施の形態２に係る映像信号伝送装置の構成を概略的に示すブロック図である。
【００９１】
図１１に示されるように、実施の形態２に係る映像信号伝送装置は、基準クロック発生部１００と、送信ボード（Ａ）７０１と、送信ボード（Ｂ）７０２と、送信ボード（Ｃ）７０３と、受信ボード（Ａ）７０４と、受信ボード（Ｂ）７０５と、受信ボード（Ｃ）７０６と、マトリクススイッチ７０９と、マイコン部７１０とを有している。
【００９２】
送信ボード（Ａ）７０１、送信ボード（Ｂ）７０２、及び送信ボード（Ｃ）７０３のそれぞれは、図１０（実施の形態１）に示される送信ボード１５０と同様の構成を有している。受信ボード（Ａ）７０４、受信ボード（Ｂ）７０５、及び受信ボード（Ｃ）７０６のそれぞれは、図１０（実施の形態１）に示される受信ボード１６０と同様の構成を有している。
【００９３】
マトリクススイッチ７０９は、送信ボード（Ａ）７０１、送信ボード（Ｂ）７０２、及び送信ボード（Ｃ）７０３から出力される計１２組のシリアル差動信号を切り換えて、受信ボード（Ａ）７０４、受信ボード（Ｂ）７０５、及び受信ボード（Ｃ）７０６の計１２組のシリアル差動信号の入力端子に選択的に出力する。
【００９４】
図１１における構成は、実施の形態１で示した送信ボードから受信ボードへの１対１の信号の受け渡しを、マトリクススイッチ７０９を用いて、複数の送信ボードから複数の受信ボードへの受け渡しに拡張したものである。マイコン部７１０からの制御信号により、例えば、送信ボード（Ａ）７０１のＣＨ１の出力先を受信ボード（Ｃ）７０６のＣＨ３にしたり、例えば、送信ボード（Ｃ）７０３のＣＨ２出力先を受信ボード（Ａ）７０４のＣＨ１にしたりというように、自由に制御することが可能となっている。また、基準クロック発生部１００から出力される基準クロックＲＥＦＣＬＫが各ボードに分配される構成となっており、これに基づいて図１で示したように、各ボード内のクロックＴＳＣＬＫ、クロックＲＳＣＬＫ、第１のクロックであるクロックＢＣＬＫ１、クロックＢＣＬＫ２、クロックＷＣＬＫ、クロックＲＣＬＫなどが発生される。
【００９５】
実施の形態２においては、上記構成を採用することによって、マトリクススイッチ７０９を切り換える際等により、シリアル差動信号が入力されない場合においても、画像を制御するクロックが受信ボード上で途切れることはないため、受信ボード側でミュート画像を生成することが可能であり、画像にフリーズ等が発生した場合に、フリーズ等の起きた見苦しい画像ではなく、ミュート画像を表示させるどの制御を簡単に行うことができる。
【００９６】
また、マトリクススイッチ７０９を切り換えた際に生じるノイズ等により、ＳＥＲＤＥＳ技術を用いた受信システムにおけるデータ受信が破綻し、ＳＥＲＤＥＳデコード部００４からＣＯＭＭＡ符号が出力されないような異常事態が発生しても、常に安定した周期のクロックＲＳＣＬＫ、クロックＷＣＬＫ、クロックＢＣＬＫ２が供給されているため、ある一定期間、ＣＯＭＭＡ符号が“１０００”を検知しなかった場合にエラー信号を発生させるような回路を簡単に追加することができる。このため、エラー信号をトリガにして、ＳＥＲＤＥＳデコード部００４をリセットして、ＳＥＲＤＥＳの受信システムを復活させるようなシーケンスを取り入れることも可能である。
【００９７】
なお、上記説明においては、３つの送受信ボードについての組み合わせについて説明したが、本発明はこれに限るものではなく、複数の送受信ボードであれば、３つ以外の送受信ボードを有する場合にも、同等の効果を得ることができる。
【００９８】
また、本発明の活用例として、ＤＬＰプロジェクタ等で構成されるマルチ表示システムに、複数の映像信号を入力して、画面の重ね合わせや、拡大・縮小などを施して出力する映像信号処理装置等に利用することができる。
【図面の簡単な説明】
【００９９】
【図１】ＳＥＲＤＥＳ技術を利用した映像信号伝送装置の構成を概略的に示すブロック図である。
【図２】（ａ）〜（ｄ）は、図１に示される映像信号伝送装置の送信手段の動作を説明するためのタイミングチャートである。
【図３】図１に示される映像信号伝送装置の送信手段の２４−３２変換部、ＤＲＡＭ部、Ｗ制御部、及びＲ制御部の構成を概略的に示すブロック図である。
【図４】図１に示される映像信号伝送装置の送信手段の同期信号エンコード部の構成を概略的に示すブロック図である。
【図５】図１に示される映像信号伝送装置の送信手段の同期信号エンコード部の動作を説明するためのタイミングチャートである。
【図６】（ａ）〜（ｅ）は、図１に示される映像信号伝送装置の受信手段の動作を説明するためのタイミングチャートである。
【図７】図１に示される映像信号伝送装置の受信手段の動作を説明するためのブロック図である。
【図８】図１に示される映像信号伝送装置の受信手段のＤＲＡＭ部、３２−２４変換部、Ｗ制御部、及びＲ制御部の構成を概略的に示すブロック図である。
【図９】（ａ）及び（ｂ）は、図１に示される映像信号伝送装置の動作を説明するためのタイミングチャートである。
【図１０】本発明の実施の形態１に係る映像信号伝送装置の構成を概略的に示すブロック図である。
【図１１】本発明の実施の形態２に係る映像信号伝送装置の構成を概略的に示すブロック図である。
【図１２】ＳＥＲＤＥＳ技術を説明するための図である。
【符号の説明】
【０１００】
００１ ＳＥＲＤＥＳエンコード部、 ００２ ＳＥＲＤＥＳデコード部、 ００３ ４チャンネルＳＥＲＤＥＳエンコード部、 ００４ ４チャンネルＳＥＲＤＥＳデコード部、 １００ 基準クロック発生部、 １０１ 画像入力部、 １１０ 送信手段、 １１１ クロック発生部（Ａ）、 １１２ クロック発生部（Ｂ）、 １１３ １／２分周部（Ａ）、 １１４ レート変換部、 １１５ ２４−３２変換部、 １１６ ＤＲＡＭ部（Ａ）、 １１７ Ｗ制御部（Ａ）、 １１８ Ｒ制御部（Ａ）、 １１９ 同期信号エンコード部、 １２０ 受信手段、 １２１ クロック発生部（Ｃ）、 １２２ クロック発生部（Ｄ）、 １２３ １／２分周部（Ｂ）、 １２５ 同期信号デコード部、 １２６ ＤＲＡＭ部（Ｂ）、 １２７ Ｗ制御部（Ｂ）、 １２８ Ｒ制御部（Ｂ）、 １２９ ３２−２４変換部、 １３０ リサイズ部、 １３１ 画像出力部、 １５０ 送信ボード、 １５１ ＣＨ１画像送信処理部、 １５２ ＣＨ２画像送信処理部、 １５３ ＣＨ３画像送信処理部、 １５４ ＣＨ４画像送信処理部、 １６０ 受信ボード、 １６１ ＣＨ１画像受信処理部、 １６２ ＣＨ２画像受信処理部、 １６３ ＣＨ３画像受信処理部、 １６４ ＣＨ４画像受信処理部、 ３０１〜３１０ ８ＤＦＦ回路、 ３１１ タイミング調整器（Ａ）、 ３１７ ６入力４出力セレクタ、 ３１８ 制御カウンタ発生器（Ａ）、 ３１９ ＷＥ発生器、 ３２０ Ｗ−アドレス発生器（Ａ）、 ３２１ 遅延回路（Ａ）、 ３２２ Ｒ−アドレス発生器（Ａ）、 ４００ シンク検出回路、 ４０１ シンクコード生成回路、 ４０２ シンクコード挿入回路、 ４０３ ＣＯＭＭＡ生成回路、 ５００ Ｗ−アドレス発生器（Ｂ）、 ５０１ 遅延回路（Ｂ）、 ５０２ 制御カウンタ発生器（Ｂ）、 ５０３ ＲＥ発生器、 ５０４ Ｒ−アドレス発生器（Ｂ）、 ５０５〜５１２ ８ＤＦＦ回路、 ５１３ ６入力３出力セレクタ回路、 ５１４〜５１６ ８ＤＦＦ回路、 ５１７ タイミング調整器、 ６００ ＣＯＭＭＡ検出回路、 ６０１ 同期信号生成回路、 ７０１ 送信ボード（Ａ）、 ７０２ 送信ボード（Ｂ）、 ７０３ 送信ボード（Ｃ）、 ７０４ 受信ボード（Ａ）、 ７０５ 受信ボード（Ｂ）、 ７０６ 受信ボード（Ｃ）、 ７０９ マトリクススイッチ、 ７１０ マイコン部。
【技術分野】
【０００１】
本発明は、送信側において映像信号をパラレルシリアル変換し、映像信号をシリアル信号として送信し、受信側において受信したシリアル信号をシリアルパラレル変換し、元の映像信号に復元する映像信号伝送方法及び映像信号伝送装置に関するものである。
【背景技術】
【０００２】
近年、インターネットの普及により、大容量のデジタルデータをシリアルデータに変換して、高速で伝送するシステムが必要不可欠となっている（例えば、特許文献１参照）。このような高速シリアルデータの伝送システムの一つとして、ＳＥＲＤＥＳ（Ｓｅｒｉａｌｉｚｅｒ Ｄｅｓｉｒｉａｌｉｚｅｒ：シリアル−パラレル変換）技術が知られている。図１２は、ＳＥＲＤＥＳ技術を説明するための図である。ＳＥＲＤＥＳ技術の規格として、ＳＥＲＤＥＳエンコード部００１は、送信すべき８ビット×４（＝３２ビット）のデジタルデータが入力される入力端子と、４ビットのＣＯＭＭＡ（コンマ）符号が入力される入力端子と、これらの信号から変換されたシリアル差動信号を出力する出力端子とを有している。また、ＳＥＲＤＥＳデコード部００２は、前記シリアル差動信号が入力される入力端子と、このシリアル差動信号から変換された８ビット×４（＝３２ビット）のデジタルデータを出力する出力端子と、４ビットのＣＯＭＭＡ符号を出力する出力端子とを有している。
【０００３】
シリアル差動信号のデータ送受信を正しく行うために、送信すべき８ビット×４のデジタルデータに、定期的にＫコードと呼ばれる３２ビットの符号を挿入している。ＣＯＭＭＡ符号は、このＫコードが挿入されたタイミングと同じタイミングで、４ビットの符号“１０００”として伝送される。ＣＯＭＭＡ符号は、Ｋコードが挿入されていない通常のデータの場合は、符号“００００”となる。Ｋコードは、データを受信する際にエラー検出などに用いられるコードであり、ＣＯＭＭＡ符号は、このＫコードが挿入されているポイントをＳＥＲＤＥＳデコード部００２において、検索するときに使用されるものである。
【０００４】
【特許文献１】特開２００３−３２２５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上のように、ＳＥＲＤＥＳ技術は主にインターネットにおけるデータ伝送を前提にしたもの（３２ビットのデータ伝送を前提にしたもの）であるが、映像信号のデータ幅は通常２４ビットであるので、符号化時の効率がよくないという問題があった。また、上記した従来のデータ伝送システムにおいては、入力されるソースに依存してドットクロックが異なるため、連続する映像データの伝送を行うと、データの連続性が失われ、画面のこま飛びやフリーズ等が発生するという問題があった。
【０００６】
そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、その目的は、連続する映像データの伝送を行った場合であっても、画面のこま飛びやフリーズ等が発生することのない映像信号伝送方法及び映像信号伝送装置を提供することにある。
【０００７】
また、本発明の他の目的は、符号化時の効率を向上させることができる映像信号伝送方法及び映像信号伝送装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の映像信号伝送方法は、
任意のビット幅を有する複数の並列信号データを第１のクロックに同期した並列信号データにそれぞれ変換する工程、前記第１のクロックに同期した並列信号データを所定のビット幅の並列信号データにそれぞれ変換する工程、前記所定のビット幅に変換された並列信号データをそれぞれ直列信号データに変換する工程、を有する送信ステップと、
前記直列信号データを受信して前記所定のビット幅の並列信号データにそれぞれ復元する工程、前記所定のビット幅に復元された並列信号データを前記任意のビット幅を有する複数の並列信号データにそれぞれ復元する工程、前記任意のビット幅に復元された並列信号データをそれぞれ所定のクロックに同期した信号にそれぞれ変換する工程、を有する受信ステップと、
を備えたものである。
【０００９】
本発明の映像信号伝送装置は、
任意の並列ビット幅を有する複数の並列信号データを第1のクロックに同期した並列信号データにそれぞれ変換する第１のレートの変換手段、前記第１のクロックに同期した並列信号データを所定のビット幅の並列信号データにそれぞれ変換するビット幅変換手段、
前記所定のビット幅に変換された並列信号データをそれぞれ直列信号データに変換するパラレル／シリアル変換手段、を有する送信手段と、
前記直列信号データを受信して前記所定のビット幅の並列信号データにそれぞれ復元するシリアル／パラレル変換手段、前記所定のビット幅に復元された並列信号データを前記任意のビット幅を有する複数の並列信号データにそれぞれ復元するビット幅復元手段、前記任意のビット幅に復元された並列信号データをそれぞれ所定のクロックに同期した信号にそれぞれ変換する第２のレート変換手段、を有する受信手段と、
を備えたものである。
【発明の効果】
【００１０】
本発明によれば、送信側で、複数の異種類の（同期系が異なる）データを同一の同期系に変換してから直列送信し、受信側で、受信したデータを復号するように構成しているので、連続する映像信号の有効エリアを途切れることがないように、伝送することができるという効果がある。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
先ず、ＳＥＲＤＥＳ技術を利用した映像信号伝送装置の概要について説明する。パーソナルコンピュータ（ＰＣ）のビデオカード等から出力されるアナログＲＧＢ映像信号をＡＤ変換した場合、通常、ＲＧＢそれぞれの映像信号を８ビット（すなわち、８ビット×３＝２４ビット）に変換することが一般的となっている。しかし、ＳＥＲＤＥＳ技術を用いて最も効率よく映像信号を伝送するためには、８ビット×４（＝３２ビット）に変換する必要があり、送信側では８ビット×３（＝２４ビット）から８ビット×４（＝３２ビット）への変換、すなわち、２４−３２変換が必要となる。また、受信側では８ビット×４（＝３２ビット）から８ビット×３（＝２４ビット）への変換、すなわち、３２−２４変換が必要となる。
【００１２】
ここで、２４−３２変換において、２４ビットの映像信号に同期したクロックをＸＣＬＫとすると、３２ビットに変換する場合は、クロックＸＣＬＫの３／４倍の周波数のクロックＹＣＬＫが必要となる。データを欠落なく、また、順番を損なうことなく３２ビットに変換するためには、クロックＸＣＬＫでデータをＤＲＡＭ等のメモリに書き込み、クロックＹＣＬＫでメモリからデータを読み出す構成が必要となる。
【００１３】
例えば、ＸＧＡ（ドットクロック６５ＭＨｚ、水平総画素数１３４４、垂直総ライン数８０６）の信号に、２４−３２変換を行うとすると、仮にクロックＸＣＬＫとクロックＹＣＬＫが非同期であった場合、データを欠落なく読み出すためには、水平走査周期（Ｈ周期）で１ライン分のデータをメモリに書き込んだ後、１ライン分のデータをメモリから読み出すという動作が必要となる。したがって、ＸＧＡの信号の場合、水平総画素数は１３４４（２進数で表すと‘１０１０１００００００’）であるから、メモリには最低でも１１ビットの深さ方向の容量が必要となる。書き込む信号は３２ビットの映像データの他に、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣも必要であるため３４ビットが必要となり、メモリの容量としては、１１×３４ビットが必要である。同様に、３２−２４変換においても、同容量のメモリが必要となる。
【００１４】
図１は、ＳＥＲＤＥＳ技術を用いる映像信号伝送装置の構成を概略的に示すブロック図である。図１に示されるように、映像信号伝送装置は、一定周期の基準クロックＲＥＦＣＬＫを発生する基準クロック発生部１００と、入力される様々な周波数の映像信号を一定周波数の映像信号に変換した後、シリアル差動信号に変換して出力する送信手段１１０と、送信手段１１０から出力されたシリアル差動信号を受信し、映像信号に変換する受信手段１２０とを有している。
【００１５】
図１に示されるように、送信手段１１０は、クロック発生部（Ａ）１１１と、クロック発生部（Ｂ）１１２と、クロック発生部（Ｃ）１１３と、画像入力部１０１と、レート変換部１１４と、２４−３２変換部１１５と、記憶装置であるＤＲＡＭ部（Ａ）１１６と、書き込み制御部であるＷ制御部（Ａ）と、読み出し制御部であるＲ制御部（Ａ）１１８と、同期信号エンコード部１１９と、ＳＥＲＤＥＳエンコード部００１とを有している。
【００１６】
クロック発生部（Ａ）１１１は、入力される基準クロックＲＥＦＣＬＫに同期して、例えば、６５ＭＨｚのクロックＢＣＬＫ１を発生させる。クロック発生部（Ｂ）１１２は、入力される基準クロックＲＥＦＣＬＫに同期して、クロックＢＣＬＫ１の３／４の周波数のクロックＲＣＬＫを発生させる。クロック発生部（Ｃ）１１３は、基準クロックＲＥＦＣＬＫに同期して、クロックＢＣＬＫ１の３／２の周波数のクロックＴＳＣＬＫを発生させる。
【００１７】
画像入力部１０１は、入力されるアナログ映像信号又はＴＭＤＳ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）信号を、ドットクロックＤＣＬＫと、これに同期した２４ビットのＲＧＢデジタルデータ（ＲＧＢ２４ｂｉｔ）、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣに変換して出力するＡＤコンバータやデジタルビデオインターフェース（ＤＶＩ）レシーバ等で構成される。レート変換部１１４は、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、２４ビットＲＧＢデータをクロックＢＣＬＫ１に同期して、一定レートの映像信号に変換する。２４−３２変換部１１５は、２４ビットのＲＧＢデータを３２ビットの映像データ（Ｗ−Ｄ３２ｂｉｔ）に変換する。
【００１８】
ＤＲＡＭ部（Ａ）１１６は、４×３２ビット容量を持ち、書き込み用のクロック入力端子、２ビットの書き込み用のアドレス端子、入力信号が“Ｈ”（ハイレベル）のときに書き込み有効となる書き込み制御端子（ライトイネーブル（ＷＥ）端子）、及び読み出し用のクロック端子、２ビットの読み出しアドレス端子、入力信号が“Ｈ”のときに読み出し有効となる読み出し制御端子（リードイネーブル（ＲＥ）端子）とを有する。ＤＲＡＭ部（Ａ）１１６は、データの書き込みと読み出しを、それぞれのクロックに従って、非同期に行うことができる。Ｗ制御部（Ａ）１１７は、ＤＲＡＭ部（Ａ）１１６へのデータの書き込みを制御する。Ｒ制御部（Ａ）１１８は、ＤＲＡＭ部（Ａ）１１６からのデータの読み出しを制御する。
【００１９】
同期信号エンコード部１１９は、ＤＲＡＭ部（Ａ）１１６から出力された水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣを符号化し、映像信号のブランキング期間を利用して符号化信号を挿入する。ＳＥＲＤＥＳエンコード部００１は、３２ビットのデジタルデータと４ビットのＣＯＭＭＡ符号からシリアル差動信号を生成する。
【００２０】
また、図１に示されるように、受信手段１２０は、クロック発生部（Ｄ）１２１と、クロック発生部（Ｆ）１２２と、クロック発生部（Ｅ）１２３と、ＳＥＲＤＥＳデコード部００２と、同期信号デコード部１２５と、記憶装置であるＤＲＡＭ部（Ｂ）１２６と、書き込み制御部であるＷ制御部（Ｂ）１２７と、読み出し制御部であるＲ制御部（Ｂ）１２８と、３２−２４変換部１２９と、リサイズ部１３０と、画像出力部１３１とを有している。
【００２１】
クロック発生部（Ｆ）１２２は、送信手段１１０のクロック発生部（Ａ）１１１が生成するクロックＢＣＬＫ１と同じ周波数のクロックＢＣＬＫ２を発生させる。クロック発生部（Ｆ）１２２は、基準クロックＲＥＦＣＬＫに同期して、例えば、６５ＭＨｚのクロックＢＣＬＫ２を発生させる。クロック発生部（Ｄ）１２１は、送信手段１１０のクロック発生部（Ｃ）１１３と同様に、基準クロックＲＥＦＣＬＫに同期して、クロックＢＣＬＫ２の３／２の周波数のクロックＲＳＣＬＫを発生させる。クロック発生部（Ｅ）１２３は、基準クロックＲＥＦＣＬＫに同期して、クロックＢＣＬＫ２の３／４の周波数のクロックＷＣＬＫを発生させる。
【００２２】
ＳＥＲＤＥＳデコード部００２は、入力されたシリアル差動信号を、３２ビットの映像データ（ＲＳＤ３２ｂｉｔ）と４ビットのＣＯＭＭＡ符号に変換する。同期信号デコード部１２５は、ＳＥＲＤＥＳデコード部００２によりデコードされた３２ビットの映像データからＣＯＭＭＡ符号を検知して同期信号を再生成する。ＤＲＡＭ部（Ｂ）１２６は、送信手段１１０のＤＲＡＭ部（Ａ）１１６と同様の構成を有し、同様の動作をする。Ｗ制御部（Ｂ）１２７は、ＤＲＡＭ部（Ｂ）１２６の書き込みを制御する。Ｒ制御部（Ｂ）１２８は、ＤＲＡＭ部（Ｂ）１２６の読み出しを制御する。
【００２３】
３２−２４変換部１２９は、３２ビットの映像データ（Ｒ−Ｄ３２ｂｉｔ）を２４ビット（ＲＧＢ２４ｂｉｔ）に変換する。リサイズ部１３０は、３２−２４変換部１２９から出力される水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、２４ビットのＲＧＢデータを、ＶＧＡやＸＧＡなど様々なフォーマットに変換する。画像出力部１３１は、リサイズ部１３０から出力されるドットクロックＤＣＬＫや水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、２４ビットのＲＧＢデータから、アナログ映像信号や、ＴＭＤＳ信号に変換して出力するＤＡコンバータやＤＶＩトランスミッタ等で構成される。
【００２４】
次に、図１に示される映像信号伝送装置の送信手段１１０の動作を図１〜図５を用いて説明する。
【００２５】
先ず、図１を用いて、送信手段１１０の全体の動作の概要を説明する。クロック発生部（Ａ）１１１は、基準クロックＲＥＦＣＬＫに同期してクロックＢＣＬＫ１を出力し、クロック発生部（Ｂ）１１２は、基準クロックＲＥＦＣＬＫに同期してクロックＢＣＬＫ１の３／４倍の周波数のクロックＲＣＫを出力し、クロック発生部（Ｃ）１１３は、基準クロックＲＥＦＣＬＫに同期してクロックＢＣＬＫ１の３／２倍の周波数のクロックＴＳＣＬＫを出力する。ここで、ＰＣ等のビデオカードから出力される映像信号には様々なフォーマットのものが存在する。したがって、画像入力部１０１において入力された画像は、２４ビットのＲＧＢ映像データと、これに同期した垂直同期信号ＶＳＹＮＣ，水平同期信号ＨＳＹＮＣ及びドットクロックＤＣＬＫに変換されるが、そのドットクロックＤＣＬＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣの周波数は様々である。
【００２６】
次に、２４ビットのＲＧＢ映像データ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、及びドットクロックＤＣＬＫは、レート変換部１１４に入力され、レート変換部１１４でクロックＢＣＬＫ１に同期した一定レートの信号にレート変換された後、２４ビットのＲＧＢ映像データと水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣがレート変換部１１４から２４−３２変換部１１５に入力される。また、水平同期信号ＨＳＹＮＣは、レート変換部１１４からＷ制御部（Ａ）１１７にも同時に入力される。
【００２７】
２４−３２変換部１１５から出力された３２ビットの映像データ（Ｗ−Ｄ３２ｂｉｔ）は、ＤＲＡＭ部（Ａ）１１６に、Ｗ制御部（Ａ）１１７による書き込み制御により、クロックＢＣＬＫ１に同期してデータが書き込まれる。ＤＲＡＭ部（Ａ）１１６は、Ｒ制御部（Ａ）１１８により読み出しの制御が行われ、クロックＲＣＬＫに同期してデータが読み出される。
【００２８】
次に、３２ビットの映像データ（Ｒ−Ｄ３２ｂｉｔ）は、同じくＤＲＡＭ部（Ａ）１１６から読み出された同期信号（Ｒ−Ｈ、Ｒ−Ｖ）とともに同期信号エンコード部１１９に入力される。同期信号は符号化され、３２ビットの映像データに挿入され、４ビットのＣＯＭＭＡ符号とともに、ＳＥＲＤＥＳエンコード部００１に入力された後、クロック信号発生部（Ｃ）１１３からのクロックＴＳＣＬＫを用いて、シリアルデータに変換され、シリアル差動信号となって出力される。
【００２９】
次に、図２（ａ）〜（ｄ）及び図３を用いて、２４−３２変換部１１５及びＤＲＡＭ部（Ａ）１１６の動作についてさらに詳しく説明する。図２（ａ）〜（ｄ）は、送信手段１１０において２４ビットＲＧＢ映像データがＤＲＡＭ変換部（Ａ）１１６から読み出されるまでの動作を示したタイミングチャートである。ここで、垂直同期信号ＶＳＹＮＣは、図１に示される装置の制御に直接関係するものではないので、図２（ａ）〜（ｄ）には図示していない。また、図３は、２４−３２変換１１５、Ｗ制御部（Ａ）１１７、Ｒ制御部（Ａ）１１８、及びＤＲＡＭ部（Ａ）１１６の構成を概略的に示すブロック図である。
【００３０】
図３に示されるように、２４−３２変換１１５は、８ビットのＤフリップフロップ回路（８ＤＦＦ回路）３０１〜３１０と、タイミング調整器（Ａ）３１１と、６入力４出力セレクタ３１７とを有している。また、Ｗ制御部（Ａ）１１７は、制御カウンタ発生器（Ａ）３１８と、ライトイネーブル信号を発生するＷＥ発生器３１９と、書き込みアドレスを発生するＷ−アドレス発生器（Ａ）３２０とを有している。また、Ｒ制御部（Ａ）１１８は、遅延回路（Ａ）３２１と、読み出しアドレスを発生するＲ−アドレス発生器（Ａ）を有している。
【００３１】
８ＤＦＦ回路３０１〜３１０は、クロックの立ち上がりエッジを基準に１クロック分入力データを遅延させるラッチ動作を行う。タイミング調整器（Ａ）３１１は、同期信号のＤＲＡＭ部（Ａ）１１６への書き込みタイミングを調整する。６入力４出力セレクタ３１７は、８ビット単位で、６つの入力から４つを選択する。
【００３２】
制御カウンタ発生器（Ａ）３１８は、２４−３２変換１１５の６入力４出力セレクタ３１７を制御する。ＷＥ発生器３１９は、制御カウンタ発生器（Ａ）３１８から出力される制御カウンタ信号によって、ＤＲＡＭ部（Ａ）１１６のＷＥ端子を制御する。Ｗ−アドレス発生器（Ａ）３２０は、２ビットの書き込みアドレスであるＷ−アドレスＷＡＤＤ［１：０］を発生する。なお、［ａ：ｂ］は、左側が上位桁、右側が下位桁を示すａ−ｂ＋１ビットのデータを表すものとする。
【００３３】
遅延回路（Ａ）３２１は、水平同期信号ＨＳＹＮＣを４クロック分ラッチして遅延させる。Ｒ−アドレス発生器（Ａ）３２２は、２ビットの読み出しアドレスであるＲ−アドレスＲＡＤＤ［１：０］を発生する。
【００３４】
２４−３２変換１１５に入力される２４ビットのＲＧＢ映像データは、図２（ａ）に示されるようなタイミングで、データＲ［７：０］、Ｇ［７：０］、Ｂ［７：０］とＲＧＢ個別に８ビット単位で、８ＤＦＦ回路３０１〜３０３に入力され、クロックＢＣＬＫ１によりラッチされ、各８ビッドのデータＲＤ［７：０］、ＧＤ［７：０］、ＢＤ［７：０］として出力される。
【００３５】
さらに、２４ビットのＲＧＢ映像データＲＤ［７：０］、ＧＤ［７：０］、ＢＤ［７：０］は、８ＤＦＦ回路３０４〜３０６に入力され、クロックＢＣＬＫ１によりラッチされ、各８ビッドのデータＲＤ２［７：０］、ＧＤ２［７：０］、ＢＤ２［７：０］として出力される。また、水平同期信号ＨＳＹＮＣは、Ｗ制御部（Ａ）１１７の制御カウンタ発生器（Ａ）３１８に入力され、水平同期信号ＨＳＹＮＣを基準に、図２（ｂ）に示されるようなタイミングで、制御カウンタ発生器（Ａ）３１８から制御カウンタ信号が出力される。この制御カウンタ信号の値に基づいて、６入力４出力セレクタ３１６において、ＲＤ［７：０］、ＧＤ［７：０］、ＢＤ［７：０］、ＲＤ２［７：０］、ＧＤ２［７：０］、ＢＤ２［７：０］のデータが８ビット単位で選ばれた後、８ＤＦＦ回路３０７〜３１０によってラッチされ、データＷ−Ｄ［３１：２４］、Ｗ−Ｄ［２３：１６］、Ｗ−Ｄ［１５：８］、Ｗ−Ｄ［７：０］として出力される。
【００３６】
ここで、制御カウンタ発生器（Ａ）３１８から出力される各制御カウンタ信号の値（図２（ｂ））に対する６入力４出力セレクタ回路３１７の動作について、下記に示す。
【００３７】
制御カウンタ信号の値が０のときには、６入力４出力セレクタ回路３１７は、８ＤＦＦ回路３１０の入力へ８ＤＦＦ回路３０４の出力データＲＤ２［７：０］を、８ＤＦＦ回路３０９の入力へ８ＤＦＦ回路３０５の出力データＧＤ２［７：０］を、８ＤＦＦ回路３０８の入力へ８ＤＦＦ回路３０６の出力データＢＤ２［７：０］を、８ＤＦＦ回路３０７の入力へ８ＤＦＦ回路３０１の出力データＢＤ［７：０］を与える。
【００３８】
制御カウンタ信号の値が１のときには、６入力４出力セレクタ回路３１７は、８ＤＦＦ回路３１０の入力へ８ＤＦＦ回路３０１の出力データＢＤ［７：０］を、８ＤＦＦ回路３０９の入力へ８ＤＦＦ回路３０５の出力データＧＤ２［７：０］を、８ＤＦＦ回路３０８の入力へ８ＤＦＦ回路３０６の出力データＢＤ２［７：０］を、８ＤＦＦ回路３０７の入力へ８ＤＦＦ回路３０２の出力データＧＤ［７：０］を与える。
【００３９】
制御カウンタ信号の値が２のときには、６入力４出力セレクタ回路３１７は、８ＤＦＦ回路３１０の入力へ８ＤＦＦ回路３０１の出力データＢＤ［７：０］を、８ＤＦＦ回路３０９の入力へ８ＤＦＦ回路３０２の出力データＧＤ［７：０］を、８ＤＦＦ回路３０８の入力へ８ＤＦＦ回路３０６の出力データＢＤ２［７：０］を、８ＤＦＦ回路３０７の入力へ８ＤＦＦ回路３０３の出力データＲＤ［７：０］を与える。
【００４０】
制御カウンタ信号の値が３のときには、６入力４出力セレクタ回路３１７は、書き込みを行わないため、出力は何であってもかまわない、すなわち、Ｄｏｎ’ｔ Ｃａｒｅである。
【００４１】
このように、制御カウンタ信号の値によって、６入力４出力セレクタ回路３１７により選択される信号が定められており、その結果、図２（ｃ）に示されたＷ−Ｄ［７：０］、Ｗ−Ｄ［１５：８］、Ｗ−Ｄ［２３：１６］、Ｗ−Ｄ［３１：２４］の書き込みタイミングで、ＤＲＡＭ部（Ａ）１１６にデータが出力される。このとき、ＤＲＡＭ部（Ａ）１１６には、ＷＥ発生器３１９から３クロック連続して書き込み、１クロック書き込みを止めるライトイネーブル信号ＷＥと、Ｗアドレス発生器（Ａ）３２０から２ビットのＷ−アドレスＷＡＤＤ［１：０］が図２（ｃ）に示されるようなタイミングで出力され、ＤＲＡＭ部（Ａ）１１６にはクロックＢＣＬＫ１に同期してデータが書き込まれる。
【００４２】
また、同時に、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣも、タイミング調整器（Ａ）３１１により調整され、ＤＲＡＭ部（Ａ）１１６にクロックＢＣＬＫ１に同期して書き込まれる。
【００４３】
一方、Ｒ制御部（Ａ）１１８では、クロックＲＣＬＫにおいて、水平同期信号ＨＳＹＮＣが遅延回路（Ａ）３２１によって４クロック分遅延した同期信号ＨＳＹＮＣＲＤがＲ−アドレス発生器（Ａ）３２２に出力される。読み出しクロックのクロックＲＣＬＫは書き込みクロックであるクロックＢＣＬＫ１の３／４の周波数となっており、読み出しアドレスが書き込みアドレスを追い越さないようにするためである。これを基準にＲ−アドレス発生器（Ａ）３２２において、２ビットのＲ−アドレスＲＡＤＤ［１：０］を生成する。さらに、ＤＲＡＭ部（Ａ）１１６のＲＥ端子は常に有効になるように“Ｈ”固定されており、このＲ−アドレスＲＡＤＤ［１：０］に基づいて、図２（ｄ）に示すようなタイミングで、クロックＲＣＬＫに同期して、３２ビットのＲ−Ｄ［３１：０］と水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣである信号Ｒ−Ｈ、Ｒ−Ｖを同期信号エンコード部１１９に出力する。
【００４４】
次に、図４及び図５を用いて、送信手段１１０の同期信号エンコード部１１９についてさらに詳しく説明する。図４は、同期信号エンコード部１１９の構成を概略的に示すブロック図であり、図５は、同期信号エンコード部１１９の動作を説明するためのタイミングチャートである。
【００４５】
図４に示されるように、同期信号エンコード部１１９は、シンク検出回路４００と、シンクコード生成回路４０１と、シンクコード挿入回路４０２と、ＣＯＭＭＡ生成回路４０３とを有している。シンク検出回路４００は、入力される同期信号の立下りエッジを検出する。シンクコード生成回路４０１は、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣを符号化するためのシンクコードを生成する。シンクコード挿入回路４０２は、シンク検出回路４００の制御に基づき、シンクコードを生成する。ＣＯＭＭＡ生成回路４０３は、シンク検出回路４００の制御に基づき、ＣＯＭＭＡ符号を生成する。
【００４６】
ＳＥＲＤＥＳ規格において、ＳＥＲＤＥＳエンコード部００１の入力インターフェースとして、３２ビットのデータ入力部と、エラー検出等に使用されるＫコードを挿入した箇所を示す４ビットのＣＯＭＭＡ符号ビットから成り立っていることが規格化されている。映像信号を表示する場合、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣなどの同期信号が不可欠となっているため、３２ビットの映像データに同期信号を符号化して挿入する必要がある。図４におけるシンク検出回路４００は、同期信号Ｒ−Ｈ又はＲ−Ｖを検出すると、例えば、その立ち下がりエッジを基準にシンクコードを生成して、３２ビットのデジタルデータに挿入する。また、同時に、シンク検出回路４００は、ＣＯＭＭＡ符号ビットも生成し、ＳＥＲＤＥＳエンコード部００１へ出力する。映像データは、通常、同期信号の前後はブランキング期間となっており、有効映像データは存在しない領域となっている。したがって、このブランキング期間を利用して、信号Ｒ−Ｈ、Ｒ−Ｖを符号化したＨコード又はＶコードを挿入する。
【００４７】
図５に、水平同期信号ＨＹＳＮＣを基準にしてＨコードを挿入しＣＯＭＭＡ符号を生成する一例を示した。ＤＲＡＭ部（Ａ）１１６から出力される水平同期信号Ｒ−Ｈの立下りエッジを検出して、ＣＯＭＭＡ符号を“１０００”に生成する。また、同じクロックタイミングで、シリアル差動信号伝送時のエラー検出に必要なＫコードを挿入する。次に、ＣＯＭＭＡ符号が“１０００”の次のクロックタイミングで、Ｈコードを挿入する。例えば、Ｈコードは３２ビットの０ｘＤＤＤＤなどとする。
【００４８】
このタイミングは、受信側でシリアル差動信号がデコードされたときも、同じ関係を保ってデコードされるため、ＣＯＭＭＡ符号が“１０００”を検出した後、次のクロックタイミングでＨコードをデコードすれば容易に水平同期信号ＨＳＹＮＣを再生成できる。垂直同期信号ＶＳＹＮＣを検出したときも同様にＨコードとは違う値、例えば、３２ビットの０ｘＥＥＥＥなどという値をＶコードとして挿入する。これらの同期信号の再生成方法については後に詳しく説明する。こうして３２ビットの符号化されたデジタルデータと４ビットのＣＯＭＭＡ符号はＳＥＲＤＥＳエンコード部００１に入力され、クロックＴＳＣＬＫによりパラレルシリアル変換が行われ、シリアル差動信号として出力される。
【００４９】
次に、受信手段１２０の動作について図１、図６（ａ）〜（ｅ）、図７、図８、及び図９（ａ），（ｂ）を用いて説明する。
【００５０】
先ず、図１を用いて、受信手段１２０の動作の概要を説明する。基準クロックＲＥＦＣＬＫに同期して、クロック発生部（Ｆ）１２２は、映像表示用のクロックとしてクロックＢＣＬＫ２を発生する。このクロックＢＣＬＫ２の周波数は、クロックＢＣＬＫ１と同じ周波数である。また、クロック発生部（Ｄ）１２１は、基準クロックＲＥＦＣＬＫに同期して、クロックＢＣＬＫ２の３／２倍の周波数のクロックＲＳＣＬＫを、クロック発生部（Ｅ）は、クロックＢＣＬＫ２の３／４倍の周波数のクロックＷＣＬＫを発生する。クロックＲＳＣＬＫは、ＳＥＲＤＥＳデコード部００２においてシリアル差動信号を受信し、かつシリアルパラレル変換を行うために使用される。
【００５１】
ＳＥＲＤＥＳデコード部００２から出力された３２ビットのデジタルデータＲＳＤ［３１：０］（図１においては、ＲＳＤ３２ｂｉｔ）は、４ビットのＣＯＭＭＡ符号（図１においては、ＣＯＭＭＡ４ｂｉｔ）とともに、同期信号デコード部１２５に入力され、水平同期信号、垂直同期信号である信号Ｗ−Ｈ、Ｗ−Ｖが生成される。その後、同期信号デコード部１２５から出力された３２ビットのデジタルデータＷ−Ｄ［３１：０］は、Ｗ制御部（Ｂ）１２７により、クロックＷＣＬＫにより書き込まれた後、Ｒ制御部（Ｂ）１２８により、クロックＢＣＬＫ２に同期したＲ−Ｄ［３１：０］として読み出される。Ｒ−Ｄ［３１：０］は、３２−２４変換部１２９に入力され、送信手段１１０から伝送された、元の２４ビットのＲＧＢ映像データに復元される。
【００５２】
復元された映像データは、リサイズ部１３０に入力され、ＶＧＡやＸＧＡ等の様々なフォーマットの信号に変換することが可能となる。使用者の要求に応じた信号フォーマットに変換された後、画像出力部１３１によって、アナログ映像信号やＴＭＤＳ信号に変換された、その後、ＤＬＰ（デジタル ライト プロセシング）プロジェクタや液晶モニタ等の映像表示機器へ出力される。
【００５３】
ここで、図８と図９（ａ），（ｂ）を用いて、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣを再生成する同期信号デコード部１２５の詳細な動作について説明する。
【００５４】
図８は、受信手段１２０の同期信号デコード部１２５の構成を概略的に示すブロック図である。図８に示されるように、同期信号デコード部１２５は、ＣＯＭＭＡ検出回路６００と、同期信号生成回路６０１とを有している。ＣＯＭＭＡ検出回路６００は、ＣＯＭＭＡ符号が“１０００”であることを検知する。同期信号生成回路６０１は、ＣＯＭＭＡ検出回路６００から出力される検出信号に基づいて同期信号Ｗ−Ｈ，Ｗ−Ｖを生成する。
【００５５】
図９（ａ），（ｂ）は、受信手段１２０の同期信号デコード部１２５の動作を説明するためのタイミングチャートである。ここで、垂直同期信号ＶＳＹＮＣは、図１に示される装置の制御に直接関係するものではないので、図９（ａ），（ｂ）には図示していない。
【００５６】
ＳＥＲＤＥＳデコード部００２から出力される３２ビットの映像データＲＳＤ［３１：０］と４ビットのＣＯＭＭＡ符号信号は、同期信号デコード部１２５に図９（ａ）に示したようなタイミングで入力される。ＣＯＭＭＡ検出回路６００は、ＣＯＭＭＡ符号が“１０００”であることを検出し、その検出信号を同期信号生成回路６０１へ出力する。図９（ａ）が示すようなタイミングで、ＣＯＭＭＡ検出回路６００は、ＲＳＤ［３１：０］の値から、水平同期信号を示すＨコードの値か垂直同期信号を示すＶコードの値であるかを判断する。
【００５７】
図９（ｂ）は、Ｈコードの値であると判断して、水平同期信号ＨＳＹＮＣを生成し、信号Ｗ−Ｈとして出力する様子を示している。同様に、Ｖコードの値と判断した場合は、垂直同期信号ＶＳＹＮＣを生成し、信号Ｗ−Ｖとして出力する。また、ＲＳＤ［３１：０］に挿入されたままになっているＫコード、Ｈコード、Ｖコードについては、ブランキング期間に挿入されているため、削除する必要はなく、ＲＧＢ映像信号として取り扱うものとする。こうして、同期信号デコード部１２５から出力される信号Ｗ−Ｈ，Ｗ−Ｖ，Ｗ−Ｄ［３１：０］は、ＤＲＡＭ部（Ｂ）１２６に入力される。
【００５８】
次に、図６（ａ）〜（ｅ）と図７を用いて、ＤＲＡＭ部（Ｂ）１２６から３２−２４変換部１２９までの構成の詳細な動作について説明する。図６（ａ）〜（ｅ）は、ＤＲＡＭ部（Ｂ）１２６から３２−２４変換部１２９までの構成の動作を説明するためのタイミングチャートであり、図７は、受信手段１２０の３２−２４変換１２９、Ｗ制御部（Ｂ）１２７、Ｒ制御部（Ｂ）１２８、及びＤＲＡＭ部（Ｂ）１２６の構成を概略的に示すブロック図である。
【００５９】
図７に示されるように、Ｗ制御部（Ｂ）１２７は、２ビットのＷ−アドレスを発生するＷ−アドレス発生器（Ｂ）５００を有している。
【００６０】
また、図７に示されるように、Ｒ制御部（Ｂ）１２８は、遅延回路（Ｂ）５０１と、制御カウンタ発生器（Ｂ）５０２と、ＲＥ発生器５０３と、Ｒ−アドレス発生器（Ｂ）５０４とを有している。遅延回路（Ｂ）５０１は、信号Ｗ−ＨをクロックＢＣＬＫ２に同期して３クロック遅延させる。制御カウンタ発生器（Ｂ）５０２は、６入力３出力セレクタ５１３を制御する。ＲＥ発生器５０３は、ＤＲＡＭ部（Ｂ）１２６の読み出しを制御する。Ｒ−アドレス発生器（Ｂ）５０４は、ＤＲＡＭ部１２６の２ビットの読み出しアドレスであるＲ−アドレスを発生する。
【００６１】
また、図７に示されるように、３２−２４変換１２９は、６入力３出力セレクタ５１３と、８ビットの８ＤＦＦ回路５０５〜５１２、５１４〜５１６と、タイミング調整器（Ｂ）５１７とを有している。６入力３出力セレクタ５１３は、８ビット単位で、６つの入力から３つを選択する。８ＤＦＦ回路５０５〜５１２、５１４〜５１６は、クロックＢＣＬＫ２の立ち上がりエッジを基準に１クロック分入力データを遅延させるいわゆるラッチ動作を行う。タイミング調整器（Ｂ）５１７は、同期信号の出力タイミングを調整する。
【００６２】
図６（ａ）に示されるように、同期信号デコード部１２５から３２ビットの映像データＷ−Ｄ［３１：０］と、信号Ｗ−Ｈ、Ｗ−ＶがＤＲＡＭ部（Ｂ）１２６に入力される。ここで、図７に示したように、Ｗ制御部（Ｂ）１２７に構成されたＷ−アドレス発生器（Ｂ）５００により、信号Ｗ−Ｈを基準にしてＤＲＡＭ部（Ｂ）１２６に書き込みアドレスであるＷ−アドレスＷＡＤＤ［１：０］を発生して出力する。この出力タイミングは、図６（ｂ）に示している。ＤＲＡＭ部（Ｂ）１２６のＷＥ端子は、常にライト有効となっており、Ｗ−アドレスＷＡＤＤ［１：０］にしたがって、順次データが書き込まれる。同時に、Ｒ制御部（Ｂ）１２８にも信号Ｗ−Ｈが入力され、遅延回路（Ｂ）５０１にて、クロックＢＣＬＫ２によって３クロック分遅延が行われた後、制御カウンタ発生器（Ｂ）５０２、及びＲＥ発生器５０１、Ｒ−アドレス発生器（Ｂ）５０４の基準信号として使用される。
【００６３】
Ｒ−アドレスＲＡＤＤ［１：０］の発生タイミングとして、読み出しの基準となるクロックＢＣＬＫ２の周波数は、書き込みの基準となるクロックＷＣＬＫの４／３倍であるため、Ｗ−アドレスＷＡＤＤ［１：０］を追い越さないようにする必要がある。このため、ＲＥ発生器５０３から出力されるＲＥにより、３クロック連続して読み出して、１クロック読み出しを止めるというようにＲＥ端子を制御している。また、クロックＢＣＬＫ２とクロックＷＣＬＫは前述したように基準クロックＲＥＦＣＬＫを基準に発生させたものであるため、同期したクロックとなっており、図６（ｃ）からも明らかなように、基準となる信号を、信号Ｗ−ＨをクロックＢＣＬＫ２の３クロック分遅延した信号Ｗ−ＨＢＤとすれば、Ｒ−アドレスＲＡＤＤ［１：０］がＷ−アドレスＷＡＤＤ［１：０］を追い越すことはなく、書き込まれたデータを欠落することなく、順次読み出すことが可能となる。このようにして、図６（ｄ）が示されるように、ＤＲＡＭ部（Ｂ）から３２ビットの映像データＲ−Ｄ［３１：０］と同期信号である信号Ｒ−Ｈ，Ｒ−Ｖが読み出される。
【００６４】
映像データＲ−Ｄ［３１：０］は、データＲ−Ｄ［７：０］、Ｒ−Ｄ［１５：８］、Ｒ−Ｄ［２３：１６］、Ｒ−Ｄ［３１：２４］の８ビット単位で、図７に示されるように、８ＤＦＦ回路５０５〜５０８に入力され、クロックＢＣＬＫ２によって１クロック分ラッチされた後、データＲ−ＤＤ［７：０］、Ｒ−ＤＤ［１５：８］、Ｒ−ＤＤ［２３：１６］、Ｒ−ＤＤ［３１：２４］として出力される。データＲ−ＤＤ［７：０］、Ｒ−ＤＤ［１５：８］、Ｒ−ＤＤ［２３：１６］、Ｒ−ＤＤ［３１：２４］は、８ＤＦＦ回路５０９〜５１２に入力され、クロックＢＣＬＫ２によって１クロック分ラッチされた後、データＲ−ＤＤ２［７：０］、Ｒ−ＤＤ２［１５：８］、Ｒ−ＤＤ２［２３：１６］、Ｒ−ＤＤ２［３１：２４］として出力される。６入力３出力セレクタ回路５１３は、データＲ−ＤＤ［７：０］、Ｒ−ＤＤ［１５：８］、Ｒ−ＤＤ［２３：１６］と、データＲ−ＤＤ２［７：０］、Ｒ−ＤＤ２［１５：８］、Ｒ−ＤＤ２［３１：２４］とを受け取り、制御カウンタ信号の値に基づき、６個の入力端子から選択して３個の出力端子へ８ビット単位でデータを出力する。
【００６５】
ここで、制御カウンタ信号の各値に対する６入力３出力セレクタ回路５１３の動作について、下記に示す。
【００６６】
制御カウンタ値が１のときには、６入力３出力セレクタ回路５１３は、８ＤＦＦ回路５１４の入力へ８ＤＦＦ回路５０５の出力データＲ−ＤＤ［７：０］を、８ＤＦＦ回路５１５の入力へ８ＤＦＦ回路５０６の出力データＲ−ＤＤ［１５：８］を、８ＤＦＦ回路５１６の入力へ８ＤＦＦ回路５０７の出力データＲ−ＤＤ［２３：１６］をそれぞれ与える。
【００６７】
制御カウンタ値が２のときには、６入力３出力セレクタ回路５１３は、８ＤＦＦ回路５１４の入力へ８ＤＦＦ回路５１２の出力データＲ−ＤＤ２［３１：２４］を、８ＤＦＦ回路５１５の入力へ８ＤＦＦ回路５０６の出力データＲ−ＤＤ［１５：８］を、８ＤＦＦ回路５１６の入力へ８ＤＦＦ回路５０７の出力データＲ−ＤＤ［２３：１６］をそれぞれ与える。
【００６８】
制御カウンタ値が３のときには、６入力３出力セレクタ回路５１３は、８ＤＦＦ回路５１４の入力へ８ＤＦＦ回路５０９の出力データＲ−ＤＤ２［７：０］を、８ＤＦＦ回路５１５の入力へ８ＤＦＦ回路５１２の出力データＲ−ＤＤ２［３１：２４］を、８ＤＦＦ回路５１６の入力へ８ＤＦＦ回路５０７の出力データＲ−ＤＤ［２３：１６］をそれぞれ与える。
【００６９】
制御カウンタ値が０のときには、６入力３出力セレクタ回路５１３は、８ＤＦＦ回路５１４の入力へ８ＤＦＦ回路５０９の出力データＲ−ＤＤ２［７：０］を、８ＤＦＦ回路５１５の入力へ８ＤＦＦ回路５１０の出力データＲ−ＤＤ２［１５：８］を、８ＤＦＦ回路５１６の入力へ８ＤＦＦ回路５１２の出力データＲ−ＤＤ２［３１：２４］をそれぞれ与える。
【００７０】
このように、制御カウンタ値によって８ＤＦＦ回路５１４〜５１６に選ばれる入力データが定められおり、図６（ｅ）が示されるように、８ＤＦＦ回路５１４〜５１６の出力からは最終的に、送信手段１１０において３２ビットに変換される以前の２４ビット時のデータ配列の順番に復元され出力される。また、同期信号である信号Ｒ−Ｈ，Ｒ−Ｖに関しては、データとのタイミング合わせのため、タイミング調整器（Ｂ）５１７において、クロックＢＣＬＫ２を基準に調整され、３２−２４変換器１２９から出力される。
【００７１】
以上のように、送信手段１１０側において、入力される様々な周波数のドットクロックに同期した映像信号を一定のドットクロックにレート変換し、２４ビットから３２ビットにビット幅を変換し、さらに、受信手段１２０側において、３２ビットから２４ビットにビット幅変換を行う構成としたので、ＳＥＲＤＥＳにおける伝送レートを落とすことなく、効率よく画像データを伝送することが可能となった。
【００７２】
また、画像処理の基準となる各クロックを、基準クロックＲＥＦＣＬＫにすべて同期して発生させるようにしたため、各クロックを非同期に発生させる場合にはＤＲＡＭ部の容量が１１×３４ビット必要であったのに対し、ＤＲＡＭ部の容量を４×３２ビットの容量で構成することが可能となった。
【００７３】
さらに、ＤＲＡＭ部の書き込み及び読み出しを制御するアドレス発生器についても、１１ビットのアドレスを発生させる必要があったのに対して、２ビットのアドレスを発生させるだけでよく、アドレス発生器の回路の削減も行うことが可能となった。
【００７４】
上記説明においては、送信手段１１０側において２４−３２変換を行い、受信手段１２０側において３２−２４変換を行って、最も伝送効率のよい方法について説明したが、必ずしも２４−３２変換、３２−２４変換を行う必要がなく、レート変換部１１４において、一定レートの映像信号に変換が行われていれば、伝送効率は悪くなるが、映像信号のデータの連続性を失うことはなく、画面のこま飛びやフリーズ等が発生することなく、安定して映像の伝送を行うことができる。
【００７５】
また、上記説明においては、ＤＲＡＭ部を用いる構成について説明したが、ＦＩＦＯ等、他の記憶装置でも同様の効果を得ることができる。
【００７６】
また、上記説明においては、ＲＧＢ映像信号を２４ビットのデータに変換した場合について説明したが、４８ビットのビット幅でもよく、また、ＹＣｂＣＲなど他の形式の映像信号でも、デジタルデータに変換してデータを伝送するものであれば、同様の効果を得ることができる。
【００７７】
また、上記説明においては、負極性の水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣを一例に説明したが、正極性の同期信号でもよい。また、立下りエッジを基準についての動作について説明したが、立ち上がりエッジを基準にした動作についても同様の効果を得ることができる。
【００７８】
また、上記説明においては、水平同期信号ＨＳＹＮＣや垂直同期信号ＶＳＹＮＣを、符号化して３２ビットの映像信号のブランキング期間に挿入する例について説明したが、本発明はこれに限るものではなく、有効映像期間を示すデータイネーブル信号や、インターレース信号時に奇数／偶数フィールドの判別に使用するフィールド信号など、その他の情報についても、ブランキング期間であれば符号化して挿入し伝送することが可能である。
【００７９】
次に、図１０を用いて実施の形態１に係る映像信号伝送装置について説明する。図１０は、本発明の実施の形態１に係る映像信号伝送装置の構成を概略的に示すブロック図である。図１０において、図１の構成と同一又は対応する構成には、同じ符号を付す。１００〜１１３、１２１〜１２３は、図１に示される映像信号伝送装置の構成として説明したものと同等である。
【００８０】
実施の形態１に係る映像信号伝送装置は、基準クロック発生部１００と、４チャンネルの送信が可能な送信ボード１５０と、４チャンネルの受信が可能な受信ボード１６０とを有している。
【００８１】
図１０に示されるように、送信ボード１５０は、４チャンネルＳＥＲＤＥＳエンコード部００３と、クロック発生部（Ａ）１１１と、クロック発生部（Ｂ）１１２と、クロック発生部（Ｃ）１１３と、ＣＨ１画像送信処理部１５１と、ＣＨ２画像送信処理部１５２と、ＣＨ３画像送信処理部１５３と、ＣＨ４画像送信処理部１５４とを有している。
【００８２】
４チャンネルＳＥＲＤＥＳエンコード部００３は、図１に示されるＳＥＲＤＥＳエンコード部００１を４チャンネル有している。ＣＨ１画像送信処理部１５１は、図１に示される画像入力部１０１と、レート変換部１１４と、２４−３２変換部１１５と、ＤＲＡＭ部（Ａ）１１６と、Ｗ制御部（Ａ）１１７と、Ｒ制御部（Ａ）１１８と、同期信号デコード部１１９とを有している。ＣＨ２画像送信処理部１５２、ＣＨ３画像送信処理部１５３、及びＣＨ４画像送信処理部１５４は、ＣＨ１画像送信処理部１５１と同等の構成を有している。
【００８３】
図１０に示されるように、受信ボード１６０は、４チャンネルＳＥＲＤＥＳデコード部００４と、クロック発生部（Ｄ）１２１と、クロック発生部（Ｆ）１２２と、クロック発生部（Ｅ）１２３と、ＣＨ１画像受信処理部１６１と、ＣＨ２画像受信処理部１６２と、ＣＨ３画像受信処理部１６３と、ＣＨ４画像受信処理部１６４とを有している。
【００８４】
４チャンネルＳＥＲＤＥＳデコード部００４は、図１に示されるＳＥＲＤＥＳデコード部００２を４チャンネル有している。ＣＨ１画像受信処理部１６１は、図１に示される同期信号デコード部１２５と、ＤＲＡＭ部（Ｂ）１２６と、Ｗ制御部（Ｂ）１２７と、Ｒ制御部（Ｂ）１２８と、３２−２４変換部１２９と、リサイズ部１３０と、画像出力部１３１とを有している。ＣＨ２画像受信処理部１６２、ＣＨ３画像受信処理部１６３、及びＣＨ４画像受信処理部１６４は、ＣＨ１画像受信処理部１６１と同等の構成を有している。
【００８５】
ここでは、４チャンネル分の画像を処理して送信する基板を想定した送信ボードとして、また、４チャンネル分の画像を受信して出力する基板を想定した受信ボードとして、説明するものとする。
【００８６】
一般に、１系統のクロック（本実施の形態の場合はクロックＴＳＣＬＫがこれに相当する）で複数のチャンネルを送信することが多く、また、ＳＥＲＤＥＳデコード部についても、１系統のクロック（本実施の形態の場合はクロックＲＳＣＬＫがこれに相当する）で複数のチャンネルを受信できるものが一般的である。
【００８７】
一方、各画像送信処理部１５１〜１５４において、図１に示すように基準クロックを含めたクロック部を個別に備えると、これらの画像送信処理部から出力される直列信号データは同期していないため、チャンネルの切り換え等によりデータの連続性が失われ、画像のこま飛びやフリーズ等が発生することがあるが、本実施の形態１のように、各画像送信処理部において共通する第１のクロックであるＢＣＬＫ１を用いてレート変換することにより、同期した並列信号データを得ることができ、上記課題を解決することができる。勿論、クロックを共通に供給することでクロック発生部を各画像送信処理部に個別に設ける必要がないという効果もある。その他の構成及び動作は、図１のものと同様であるため、その説明を省略する。
【００８８】
また、受信ボード１６０においても同様に、基準クロック発生部１００から出力される基準クロックＲＥＦＣＬＫに同期したクロックＲＳＣＬＫ、クロックＢＣＬＫ２、及びクロックＷＣＬＫを発生させ、ＣＨ１画像受信処理部１６１〜ＣＨ４画像受信処理部１６４に、クロックＢＣＬＫ２及びクロックＷＣＬＫを分配するような構成にすると、クロックＢＣＬＫ２及びクロックＷＣＬＫを発生させるクロック発生部を、各チャンネルの画像送信処理部１６１〜１６４毎に設ける必要はなく、受信ボード内１６０において、それぞれ１系統のクロック発生部を設けるだけで本システムを構成することができる。また、送信ボード１５０で、複数の異種類の（同期系が異なる）データを同一の同期系に変換してから直列送信し、受信ボード１６０で、受信したデータを復号するように構成しているので、連続する映像信号の有効エリアを途切れることがないように、伝送することができるという効果がある。
【００８９】
上記説明においてはでは、４チャンネル分の画像を送受信するボードについて説明したが、本発明はこれに限るものではなく、複数のチャンネルを要するシステムであれば、４チャンネル以外の送受信ボードを備えたシステムにおいても、同等の効果を得ることができる。
【００９０】
実施の形態２．
次に、図１１を用いて実施の形態２について説明する。図１１は、本発明の実施の形態２に係る映像信号伝送装置の構成を概略的に示すブロック図である。
【００９１】
図１１に示されるように、実施の形態２に係る映像信号伝送装置は、基準クロック発生部１００と、送信ボード（Ａ）７０１と、送信ボード（Ｂ）７０２と、送信ボード（Ｃ）７０３と、受信ボード（Ａ）７０４と、受信ボード（Ｂ）７０５と、受信ボード（Ｃ）７０６と、マトリクススイッチ７０９と、マイコン部７１０とを有している。
【００９２】
送信ボード（Ａ）７０１、送信ボード（Ｂ）７０２、及び送信ボード（Ｃ）７０３のそれぞれは、図１０（実施の形態１）に示される送信ボード１５０と同様の構成を有している。受信ボード（Ａ）７０４、受信ボード（Ｂ）７０５、及び受信ボード（Ｃ）７０６のそれぞれは、図１０（実施の形態１）に示される受信ボード１６０と同様の構成を有している。
【００９３】
マトリクススイッチ７０９は、送信ボード（Ａ）７０１、送信ボード（Ｂ）７０２、及び送信ボード（Ｃ）７０３から出力される計１２組のシリアル差動信号を切り換えて、受信ボード（Ａ）７０４、受信ボード（Ｂ）７０５、及び受信ボード（Ｃ）７０６の計１２組のシリアル差動信号の入力端子に選択的に出力する。
【００９４】
図１１における構成は、実施の形態１で示した送信ボードから受信ボードへの１対１の信号の受け渡しを、マトリクススイッチ７０９を用いて、複数の送信ボードから複数の受信ボードへの受け渡しに拡張したものである。マイコン部７１０からの制御信号により、例えば、送信ボード（Ａ）７０１のＣＨ１の出力先を受信ボード（Ｃ）７０６のＣＨ３にしたり、例えば、送信ボード（Ｃ）７０３のＣＨ２出力先を受信ボード（Ａ）７０４のＣＨ１にしたりというように、自由に制御することが可能となっている。また、基準クロック発生部１００から出力される基準クロックＲＥＦＣＬＫが各ボードに分配される構成となっており、これに基づいて図１で示したように、各ボード内のクロックＴＳＣＬＫ、クロックＲＳＣＬＫ、第１のクロックであるクロックＢＣＬＫ１、クロックＢＣＬＫ２、クロックＷＣＬＫ、クロックＲＣＬＫなどが発生される。
【００９５】
実施の形態２においては、上記構成を採用することによって、マトリクススイッチ７０９を切り換える際等により、シリアル差動信号が入力されない場合においても、画像を制御するクロックが受信ボード上で途切れることはないため、受信ボード側でミュート画像を生成することが可能であり、画像にフリーズ等が発生した場合に、フリーズ等の起きた見苦しい画像ではなく、ミュート画像を表示させるどの制御を簡単に行うことができる。
【００９６】
また、マトリクススイッチ７０９を切り換えた際に生じるノイズ等により、ＳＥＲＤＥＳ技術を用いた受信システムにおけるデータ受信が破綻し、ＳＥＲＤＥＳデコード部００４からＣＯＭＭＡ符号が出力されないような異常事態が発生しても、常に安定した周期のクロックＲＳＣＬＫ、クロックＷＣＬＫ、クロックＢＣＬＫ２が供給されているため、ある一定期間、ＣＯＭＭＡ符号が“１０００”を検知しなかった場合にエラー信号を発生させるような回路を簡単に追加することができる。このため、エラー信号をトリガにして、ＳＥＲＤＥＳデコード部００４をリセットして、ＳＥＲＤＥＳの受信システムを復活させるようなシーケンスを取り入れることも可能である。
【００９７】
なお、上記説明においては、３つの送受信ボードについての組み合わせについて説明したが、本発明はこれに限るものではなく、複数の送受信ボードであれば、３つ以外の送受信ボードを有する場合にも、同等の効果を得ることができる。
【００９８】
また、本発明の活用例として、ＤＬＰプロジェクタ等で構成されるマルチ表示システムに、複数の映像信号を入力して、画面の重ね合わせや、拡大・縮小などを施して出力する映像信号処理装置等に利用することができる。
【図面の簡単な説明】
【００９９】
【図１】ＳＥＲＤＥＳ技術を利用した映像信号伝送装置の構成を概略的に示すブロック図である。
【図２】（ａ）〜（ｄ）は、図１に示される映像信号伝送装置の送信手段の動作を説明するためのタイミングチャートである。
【図３】図１に示される映像信号伝送装置の送信手段の２４−３２変換部、ＤＲＡＭ部、Ｗ制御部、及びＲ制御部の構成を概略的に示すブロック図である。
【図４】図１に示される映像信号伝送装置の送信手段の同期信号エンコード部の構成を概略的に示すブロック図である。
【図５】図１に示される映像信号伝送装置の送信手段の同期信号エンコード部の動作を説明するためのタイミングチャートである。
【図６】（ａ）〜（ｅ）は、図１に示される映像信号伝送装置の受信手段の動作を説明するためのタイミングチャートである。
【図７】図１に示される映像信号伝送装置の受信手段の動作を説明するためのブロック図である。
【図８】図１に示される映像信号伝送装置の受信手段のＤＲＡＭ部、３２−２４変換部、Ｗ制御部、及びＲ制御部の構成を概略的に示すブロック図である。
【図９】（ａ）及び（ｂ）は、図１に示される映像信号伝送装置の動作を説明するためのタイミングチャートである。
【図１０】本発明の実施の形態１に係る映像信号伝送装置の構成を概略的に示すブロック図である。
【図１１】本発明の実施の形態２に係る映像信号伝送装置の構成を概略的に示すブロック図である。
【図１２】ＳＥＲＤＥＳ技術を説明するための図である。
【符号の説明】
【０１００】
００１ ＳＥＲＤＥＳエンコード部、 ００２ ＳＥＲＤＥＳデコード部、 ００３ ４チャンネルＳＥＲＤＥＳエンコード部、 ００４ ４チャンネルＳＥＲＤＥＳデコード部、 １００ 基準クロック発生部、 １０１ 画像入力部、 １１０ 送信手段、 １１１ クロック発生部（Ａ）、 １１２ クロック発生部（Ｂ）、 １１３ １／２分周部（Ａ）、 １１４ レート変換部、 １１５ ２４−３２変換部、 １１６ ＤＲＡＭ部（Ａ）、 １１７ Ｗ制御部（Ａ）、 １１８ Ｒ制御部（Ａ）、 １１９ 同期信号エンコード部、 １２０ 受信手段、 １２１ クロック発生部（Ｃ）、 １２２ クロック発生部（Ｄ）、 １２３ １／２分周部（Ｂ）、 １２５ 同期信号デコード部、 １２６ ＤＲＡＭ部（Ｂ）、 １２７ Ｗ制御部（Ｂ）、 １２８ Ｒ制御部（Ｂ）、 １２９ ３２−２４変換部、 １３０ リサイズ部、 １３１ 画像出力部、 １５０ 送信ボード、 １５１ ＣＨ１画像送信処理部、 １５２ ＣＨ２画像送信処理部、 １５３ ＣＨ３画像送信処理部、 １５４ ＣＨ４画像送信処理部、 １６０ 受信ボード、 １６１ ＣＨ１画像受信処理部、 １６２ ＣＨ２画像受信処理部、 １６３ ＣＨ３画像受信処理部、 １６４ ＣＨ４画像受信処理部、 ３０１〜３１０ ８ＤＦＦ回路、 ３１１ タイミング調整器（Ａ）、 ３１７ ６入力４出力セレクタ、 ３１８ 制御カウンタ発生器（Ａ）、 ３１９ ＷＥ発生器、 ３２０ Ｗ−アドレス発生器（Ａ）、 ３２１ 遅延回路（Ａ）、 ３２２ Ｒ−アドレス発生器（Ａ）、 ４００ シンク検出回路、 ４０１ シンクコード生成回路、 ４０２ シンクコード挿入回路、 ４０３ ＣＯＭＭＡ生成回路、 ５００ Ｗ−アドレス発生器（Ｂ）、 ５０１ 遅延回路（Ｂ）、 ５０２ 制御カウンタ発生器（Ｂ）、 ５０３ ＲＥ発生器、 ５０４ Ｒ−アドレス発生器（Ｂ）、 ５０５〜５１２ ８ＤＦＦ回路、 ５１３ ６入力３出力セレクタ回路、 ５１４〜５１６ ８ＤＦＦ回路、 ５１７ タイミング調整器、 ６００ ＣＯＭＭＡ検出回路、 ６０１ 同期信号生成回路、 ７０１ 送信ボード（Ａ）、 ７０２ 送信ボード（Ｂ）、 ７０３ 送信ボード（Ｃ）、 ７０４ 受信ボード（Ａ）、 ７０５ 受信ボード（Ｂ）、 ７０６ 受信ボード（Ｃ）、 ７０９ マトリクススイッチ、 ７１０ マイコン部。
【特許請求の範囲】
【請求項１】
任意のビット幅を有する複数の並列信号データを第１のクロックに同期した並列信号データにそれぞれ変換する工程、
前記第１のクロックに同期した並列信号データを所定のビット幅の並列信号データにそれぞれ変換する工程、
前記所定のビット幅に変換された並列信号データをそれぞれ直列信号データに変換する工程、を有する送信ステップと、
前記直列信号データを受信して前記所定のビット幅の並列信号データにそれぞれ復元する工程、
前記所定のビット幅に復元された並列信号データを前記任意のビット幅を有する複数の並列信号データにそれぞれ復元する工程、
前記任意のビット幅に復元された並列信号データをそれぞれ所定のクロックに同期した信号にそれぞれ変換する工程、を有する受信ステップと、
を備えたことを特徴とする映像信号伝送方法。
【請求項２】
送信ステップから出力される直列信号データを所定の制御信号により選択的に切換えて受信ステップに出力する工程を更に備えたことを特徴とする請求項１に記載の映像信号伝送方法。
【請求項３】
任意の並列ビット幅を有する複数の並列信号データを第1のクロックに同期した並列信号データにそれぞれ変換する第１のレートの変換手段、
前記第１のクロックに同期した並列信号データを所定のビット幅の並列信号データにそれぞれ変換するビット幅変換手段、
前記所定のビット幅に変換された並列信号データをそれぞれ直列信号データに変換するパラレル／シリアル変換手段、を有する送信手段と、
前記直列信号データを受信して前記所定のビット幅の並列信号データにそれぞれ復元するシリアル／パラレル変換手段、
前記所定のビット幅に復元された並列信号データを前記任意のビット幅を有する複数の並列信号データにそれぞれ復元するビット幅復元手段、
前記任意のビット幅に復元された並列信号データをそれぞれ所定のクロックに同期した信号にそれぞれ変換する第２のレート変換手段、を有する受信手段と、
を備えたことを特徴とする映像信号伝送装置。
【請求項４】
送信手段から出力される直列信号を所定の制御信号により選択的に切換えて受信手段に出力する信号切換手段を更に備えたことを特徴とする請求項３に記載の映像信号伝送装置。
【請求項１】
任意のビット幅を有する複数の並列信号データを第１のクロックに同期した並列信号データにそれぞれ変換する工程、
前記第１のクロックに同期した並列信号データを所定のビット幅の並列信号データにそれぞれ変換する工程、
前記所定のビット幅に変換された並列信号データをそれぞれ直列信号データに変換する工程、を有する送信ステップと、
前記直列信号データを受信して前記所定のビット幅の並列信号データにそれぞれ復元する工程、
前記所定のビット幅に復元された並列信号データを前記任意のビット幅を有する複数の並列信号データにそれぞれ復元する工程、
前記任意のビット幅に復元された並列信号データをそれぞれ所定のクロックに同期した信号にそれぞれ変換する工程、を有する受信ステップと、
を備えたことを特徴とする映像信号伝送方法。
【請求項２】
送信ステップから出力される直列信号データを所定の制御信号により選択的に切換えて受信ステップに出力する工程を更に備えたことを特徴とする請求項１に記載の映像信号伝送方法。
【請求項３】
任意の並列ビット幅を有する複数の並列信号データを第1のクロックに同期した並列信号データにそれぞれ変換する第１のレートの変換手段、
前記第１のクロックに同期した並列信号データを所定のビット幅の並列信号データにそれぞれ変換するビット幅変換手段、
前記所定のビット幅に変換された並列信号データをそれぞれ直列信号データに変換するパラレル／シリアル変換手段、を有する送信手段と、
前記直列信号データを受信して前記所定のビット幅の並列信号データにそれぞれ復元するシリアル／パラレル変換手段、
前記所定のビット幅に復元された並列信号データを前記任意のビット幅を有する複数の並列信号データにそれぞれ復元するビット幅復元手段、
前記任意のビット幅に復元された並列信号データをそれぞれ所定のクロックに同期した信号にそれぞれ変換する第２のレート変換手段、を有する受信手段と、
を備えたことを特徴とする映像信号伝送装置。
【請求項４】
送信手段から出力される直列信号を所定の制御信号により選択的に切換えて受信手段に出力する信号切換手段を更に備えたことを特徴とする請求項３に記載の映像信号伝送装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−２２９４３１（Ｐ２００６−２２９４３１Ａ）
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願番号】特願２００５−３９１１３（Ｐ２００５−３９１１３）
【出願日】平成１７年２月１６日（２００５．２．１６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願日】平成１７年２月１６日（２００５．２．１６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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