映像表示装置
【課題】ＦＨＤの映像表示装置では、ＬＶＤＳレシーバ部と左右分割処理部と偶奇合成処理部を持つＩＣと、映像処理部を有する左側映像処理用ＩＣと右側映像処理用ＩＣの３石構成となり、ＨＤの映像表示装置では、ＬＶＤＳレシーバ部と左右分割処理部と偶奇合成処理部を持つＩＣと映像処理部を有する映像処理用ＩＣの２石構成となりＩＣ数が多い。
【解決手段】本発明では、ＦＨＤの映像表示装置では、ＬＶＤＳレシーバ部と左右分割処理部と偶奇合成処理部と映像処理部を有する映像表示用ＩＣを、左側映像処理用と右側映像処理用に２石で構成し、ＨＤの映像表示装置では、映像表示用に１石で構成とすることが可能とすることを目的とする。
【解決手段】本発明では、ＦＨＤの映像表示装置では、ＬＶＤＳレシーバ部と左右分割処理部と偶奇合成処理部と映像処理部を有する映像表示用ＩＣを、左側映像処理用と右側映像処理用に２石で構成し、ＨＤの映像表示装置では、映像表示用に１石で構成とすることが可能とすることを目的とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テレビジョン受信機などで利用される映像信号のノイズ低減に関するものであり、特にはデジタル放送などで送信されるＨＤ映像信号のノイズ低減に関するものである。
【背景技術】
【０００２】
従来の映像表示装置の一例について、特許文献１を参照しながら、従来技術をフルハイビジョンに応用した場合の構成に説明する。図２のように従来の映像表示装置は水平方向に一画素毎すなわち偶奇画素毎に分離して作られた偶画素信号と奇画素信号に画素分割し送信されるフルハイビジョン（以下、ＦＨＤとする。）のＬＶＤＳ（ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）信号の内、偶画素信号を受信する第１のＬＶＤＳレシーバ部２０２と、奇画素信号を受信する第２のＬＶＤＳレシーバ部２１２と、第２のＬＶＤＳレシーバ部２１２でシリアルパラレル変換（以下、ＳＰ変換とする。）された奇画素出力信号を入力とし、分割された偶画素信号と奇画素信号を元の順に戻す偶奇合成処理部２０４と、偶奇合成処理部２０４の出力信号を入力とし、水平方向に左側の信号と右側の信号に分割する左右分割処理部２０６と、左右分割処理部２０６の左側の信号出力を入力とする第１の映像処理部２０８と、左右分割処理部の右側の信号出力を入力とする第２の映像処理部２１８において、第１のＬＶＤＳレシーバ部２０２と第２のＬＶＤＳレシーバ部２１２と偶奇合成処理部２０４と左右分割処理部２０６から構成される第１の半導体集積回路（以下、ＩＣとする。）と、第１の映像処理部２０８から構成される第２のＩＣ２２０と、第２の映像処理部２１８から構成される第３のＩＣ２３０から構成されることが考えられる。
【特許文献１】特開平９−１７９５３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記のような構成では、ＦＨＤの映像表示装置では、第１のＬＶＤＳレシーバ部と、第２のＬＶＤＳレシーバ部と、偶奇合成処理部と、左右分割処理部と、第１の映像処理部と第２の映像処理部が必要であり、第１のＩＣと第２のＩＣと第３のＩＣの３石構成となる。
【０００４】
一方ハイビジョン（以下ＨＤ）など水平方向に一画素毎すなわち偶奇画素毎に分離や左右分割する必要がない映像表示装置では、第１のＬＶＤＳレシーバ部と第１の映像処理部のみが必要であり、第１のＩＣと第２のＩＣの２石構成となり、各映像表示装置を構成するＩＣ数が多く基板面積や装置全体のコストへの影響が問題となっていた。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の映像表示装置は、水平方向に一画素毎すなわち偶奇画素毎に分離して作られた偶画素信号と奇画素信号に画素分割し送信されたＦＨＤのＬＶＤＳ信号の内、偶画素信号を受信する第１のＬＶＤＳレシーバ部と、奇画素信号を受信する第２のＬＶＤＳレシーバ部と、上記第１のＬＶＤＳレシーバ部でＳＰ変換された偶画素出力信号を入力とし、水平方向に左側の信号と右側の信号に分割する第１の左右分割処理部と、上記第２のＬＶＤＳレシーバ部でＳＰ変換された奇画素出力信号を入力とし、水平方向に左側の信号と右側の信号に分割する第２の左右分割処理部と、上記第１の左右分割処理部の偶画素の左側の信号出力と上記第２の左右分割処理部の奇画素の左側の信号出力とを入力し、分割された偶画素信号と奇画素信号を元の順に戻す第１の偶奇合成処理部と、上記第１の左右分割処理部の偶画素の右側の信号出力と上記第２の左右分割処理部の奇画素の右側の信号出力とを入力し、分割された偶画素信号と奇画素信号を元の順に戻す第２の偶奇合成処理部と、上記第１の偶奇合成処理部の出力信号を入力とする第１の映像処理部と、上記第２の偶奇合成処理部の出力信号を入力とする第２の映像処理部において、上記第１のＬＶＤＳレシーバ部と第１の左右分割処理部と第１の偶奇合成処理部と第１の映像処理部から構成される第１のＩＣと、上記第２のＬＶＤＳレシーバ部と第２の左右分割処理部と第２の偶奇合成処理部と第２の映像処理部から構成される第２のＩＣを備えたものである。
【発明の効果】
【０００６】
本発明によると、ＦＨＤ（Ｆｕｌｌ Ｈｉｇｈ Ｄｉｆｉｎｉｔｉｏｎ）とＨＤ（Ｈｉｇｈ Ｄｉｆｉｎｉｔｉｏｎ）のどちらの場合でもＩＣ数を削減した映像表示装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下本発明の実施の形態について、図面を参照しながら説明する。
【０００８】
（実施の形態１）
図１は、本発明の第１の実施形態による映像表示装置のブロック構成図である。図１において映像表示装置は、第１のＬＶＤＳレシーバ部１０２と、第２のＬＶＤＳレシーバ部１１２と、第１の左右分割処理部１０４と、第２の左右分割処理部１１４と、第１の偶奇合成処理部１０６と、第２の偶奇合成処理部１１６と、第１の映像処理部１０８と、第２の映像処理部１１８において、第１のＬＶＤＳレシーバ部１０２と第１の左右分割処理部１０４と第１の偶奇合成処理部１０６と第１の映像処理部１０８から構成される第１のＩＣ１００と、第２のＬＶＤＳレシーバ部１１２と第２の左右分割処理部１１４と第２の偶奇合成処理部１１６と第２の映像処理部１１８から構成される第２のＩＣ１１０から構成される。
【０００９】
ＦＨＤの映像表示装置の場合、第１のＬＶＤＳレシーバ部１０２は、水平方向に一画素毎すなわち偶奇画素毎に分離して作られた偶画素信号と奇画素信号に画素分割し送信されたＦＨＤのＬＶＤＳ信号の内、偶画素信号を受信する。第２のＬＶＤＳレシーバ部１１２は、ＦＨＤのＬＶＤＳ信号の内、奇画素信号を受信する。
【００１０】
第１の左右分割処理部１０４は、第１のＬＶＤＳレシーバ部１０２でＳＰ変換された偶画素出力信号を入力とし、水平方向に画面の左側の信号と右側の信号に分割する。さらに、第２の左右分割処理部１１４は、第２のＬＶＤＳレシーバ部１１２でＳＰ変換された奇画素出力信号を入力とし、水平方向に画面の左側の信号と右側の信号に分割する。
【００１１】
第１の偶奇合成処理部１０６は、第１の左右分割処理部１０４の偶画素の左側の信号出力と第２の左右分割処理部１１４の奇画素の左側の信号出力とを入力し、分割された偶画素信号と奇画素信号を元の順に戻す。さらに、第２の偶奇合成処理部１１６は、第１の左右分割処理部１０４の偶画素の右側の信号出力と第２の左右分割処理部１１４の奇画素の右側の信号出力とを入力し、分割された偶画素信号と奇画素信号を元の順に戻す。
【００１２】
第１の映像処理部１０８は、第１の偶奇合成処理部１０６の出力信号を入力とする。さらに、第２の映像処理部１１８は、第２の偶奇合成処理部１１６の出力信号を入力とする。
【００１３】
第１のＩＣ１００は、第１のＬＶＤＳレシーバ部１０２と第１の左右分割処理部１０４と第１の偶奇合成処理部１０６と第１の映像処理部１０８から構成される。第２のＩＣ１１０は、第２のＬＶＤＳレシーバ部１１２と第２の左右分割処理部１１４と第２の偶奇合成処理部１１６と第２の映像処理部１１８から構成される。
【００１４】
第１のＩＣ１００の第１の左右分割処理部１０４の偶画素の右側の信号出力と、第２のＩＣ１１０の第２の左右分割処理部１１４の奇画素の左側の信号出力が、１対１で接続される同一の信号バス構造を持ち、第１の左右分割処理部１０４と第２の左右分割処理部１１４は時分割で出力状態となり信号バスの競合しないよう調停し、第１の左右分割処理部１０４が出力状態の時は第２の左右分割処理部１１４が信号を受信し、第２の左右分割処理部１１４が出力状態の時は第１の左右分割処理部１０４が信号を受信する。
【００１５】
またＨＤの映像表示装置の場合、水平方向に一画素毎すなわち偶奇画素毎に分離がなされていないため第１のＬＶＤＳレシーバ部１０２のみあればよく、また左右分割も行わないため映像処理部は第１の映像処理部１０８があればよい。そのためＨＤの映像表示装置は、第１のＩＣ１００のみで構成できる。ＨＤの映像表示装置として使用する場合、第１の左右分割処理部１０４と第１の偶奇合成処理部１０６の機能は使わない。
【００１６】
以上に説明したように、本発明の映像表示装置によれば、ＦＨＤの映像表示装置では、左側映像処理用と右側映像処理用にそれぞれ第１のＩＣと第２のＩＣの２石で構成し、ＨＤの映像表示装置では、第１のＩＣのみ１石で構成とすることで、ＦＨＤとＨＤのどちらの場合でもＩＣ数を削減した映像表示装置を提供することができる。基板面積や装置全体のコストの削減への影響が問題となっていた。
【産業上の利用可能性】
【００１７】
本発明は、一つの画面上に複数の画像を表示する映像表示装置に利用可能である。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施例における映像表示装置のブロック構成図
【図２】従来の複合映像信号の映像表示装置のブロック構成図
【符号の説明】
【００１９】
１００ 第１のＩＣ
１０２ 第１のＬＶＤＳレシーバ部
１０４ 第１の左右分割処理部
１０６ 第１の偶奇合成処理部
１０８ 第１の映像処理部
１１０ 第２のＩＣ
１１２ 第２のＬＶＤＳレシーバ部
１１４ 第２の左右分割処理部
１１６ 第２の偶奇合成処理部
１１８ 第２の映像処理部
【技術分野】
【０００１】
本発明は、テレビジョン受信機などで利用される映像信号のノイズ低減に関するものであり、特にはデジタル放送などで送信されるＨＤ映像信号のノイズ低減に関するものである。
【背景技術】
【０００２】
従来の映像表示装置の一例について、特許文献１を参照しながら、従来技術をフルハイビジョンに応用した場合の構成に説明する。図２のように従来の映像表示装置は水平方向に一画素毎すなわち偶奇画素毎に分離して作られた偶画素信号と奇画素信号に画素分割し送信されるフルハイビジョン（以下、ＦＨＤとする。）のＬＶＤＳ（ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）信号の内、偶画素信号を受信する第１のＬＶＤＳレシーバ部２０２と、奇画素信号を受信する第２のＬＶＤＳレシーバ部２１２と、第２のＬＶＤＳレシーバ部２１２でシリアルパラレル変換（以下、ＳＰ変換とする。）された奇画素出力信号を入力とし、分割された偶画素信号と奇画素信号を元の順に戻す偶奇合成処理部２０４と、偶奇合成処理部２０４の出力信号を入力とし、水平方向に左側の信号と右側の信号に分割する左右分割処理部２０６と、左右分割処理部２０６の左側の信号出力を入力とする第１の映像処理部２０８と、左右分割処理部の右側の信号出力を入力とする第２の映像処理部２１８において、第１のＬＶＤＳレシーバ部２０２と第２のＬＶＤＳレシーバ部２１２と偶奇合成処理部２０４と左右分割処理部２０６から構成される第１の半導体集積回路（以下、ＩＣとする。）と、第１の映像処理部２０８から構成される第２のＩＣ２２０と、第２の映像処理部２１８から構成される第３のＩＣ２３０から構成されることが考えられる。
【特許文献１】特開平９−１７９５３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記のような構成では、ＦＨＤの映像表示装置では、第１のＬＶＤＳレシーバ部と、第２のＬＶＤＳレシーバ部と、偶奇合成処理部と、左右分割処理部と、第１の映像処理部と第２の映像処理部が必要であり、第１のＩＣと第２のＩＣと第３のＩＣの３石構成となる。
【０００４】
一方ハイビジョン（以下ＨＤ）など水平方向に一画素毎すなわち偶奇画素毎に分離や左右分割する必要がない映像表示装置では、第１のＬＶＤＳレシーバ部と第１の映像処理部のみが必要であり、第１のＩＣと第２のＩＣの２石構成となり、各映像表示装置を構成するＩＣ数が多く基板面積や装置全体のコストへの影響が問題となっていた。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の映像表示装置は、水平方向に一画素毎すなわち偶奇画素毎に分離して作られた偶画素信号と奇画素信号に画素分割し送信されたＦＨＤのＬＶＤＳ信号の内、偶画素信号を受信する第１のＬＶＤＳレシーバ部と、奇画素信号を受信する第２のＬＶＤＳレシーバ部と、上記第１のＬＶＤＳレシーバ部でＳＰ変換された偶画素出力信号を入力とし、水平方向に左側の信号と右側の信号に分割する第１の左右分割処理部と、上記第２のＬＶＤＳレシーバ部でＳＰ変換された奇画素出力信号を入力とし、水平方向に左側の信号と右側の信号に分割する第２の左右分割処理部と、上記第１の左右分割処理部の偶画素の左側の信号出力と上記第２の左右分割処理部の奇画素の左側の信号出力とを入力し、分割された偶画素信号と奇画素信号を元の順に戻す第１の偶奇合成処理部と、上記第１の左右分割処理部の偶画素の右側の信号出力と上記第２の左右分割処理部の奇画素の右側の信号出力とを入力し、分割された偶画素信号と奇画素信号を元の順に戻す第２の偶奇合成処理部と、上記第１の偶奇合成処理部の出力信号を入力とする第１の映像処理部と、上記第２の偶奇合成処理部の出力信号を入力とする第２の映像処理部において、上記第１のＬＶＤＳレシーバ部と第１の左右分割処理部と第１の偶奇合成処理部と第１の映像処理部から構成される第１のＩＣと、上記第２のＬＶＤＳレシーバ部と第２の左右分割処理部と第２の偶奇合成処理部と第２の映像処理部から構成される第２のＩＣを備えたものである。
【発明の効果】
【０００６】
本発明によると、ＦＨＤ（Ｆｕｌｌ Ｈｉｇｈ Ｄｉｆｉｎｉｔｉｏｎ）とＨＤ（Ｈｉｇｈ Ｄｉｆｉｎｉｔｉｏｎ）のどちらの場合でもＩＣ数を削減した映像表示装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下本発明の実施の形態について、図面を参照しながら説明する。
【０００８】
（実施の形態１）
図１は、本発明の第１の実施形態による映像表示装置のブロック構成図である。図１において映像表示装置は、第１のＬＶＤＳレシーバ部１０２と、第２のＬＶＤＳレシーバ部１１２と、第１の左右分割処理部１０４と、第２の左右分割処理部１１４と、第１の偶奇合成処理部１０６と、第２の偶奇合成処理部１１６と、第１の映像処理部１０８と、第２の映像処理部１１８において、第１のＬＶＤＳレシーバ部１０２と第１の左右分割処理部１０４と第１の偶奇合成処理部１０６と第１の映像処理部１０８から構成される第１のＩＣ１００と、第２のＬＶＤＳレシーバ部１１２と第２の左右分割処理部１１４と第２の偶奇合成処理部１１６と第２の映像処理部１１８から構成される第２のＩＣ１１０から構成される。
【０００９】
ＦＨＤの映像表示装置の場合、第１のＬＶＤＳレシーバ部１０２は、水平方向に一画素毎すなわち偶奇画素毎に分離して作られた偶画素信号と奇画素信号に画素分割し送信されたＦＨＤのＬＶＤＳ信号の内、偶画素信号を受信する。第２のＬＶＤＳレシーバ部１１２は、ＦＨＤのＬＶＤＳ信号の内、奇画素信号を受信する。
【００１０】
第１の左右分割処理部１０４は、第１のＬＶＤＳレシーバ部１０２でＳＰ変換された偶画素出力信号を入力とし、水平方向に画面の左側の信号と右側の信号に分割する。さらに、第２の左右分割処理部１１４は、第２のＬＶＤＳレシーバ部１１２でＳＰ変換された奇画素出力信号を入力とし、水平方向に画面の左側の信号と右側の信号に分割する。
【００１１】
第１の偶奇合成処理部１０６は、第１の左右分割処理部１０４の偶画素の左側の信号出力と第２の左右分割処理部１１４の奇画素の左側の信号出力とを入力し、分割された偶画素信号と奇画素信号を元の順に戻す。さらに、第２の偶奇合成処理部１１６は、第１の左右分割処理部１０４の偶画素の右側の信号出力と第２の左右分割処理部１１４の奇画素の右側の信号出力とを入力し、分割された偶画素信号と奇画素信号を元の順に戻す。
【００１２】
第１の映像処理部１０８は、第１の偶奇合成処理部１０６の出力信号を入力とする。さらに、第２の映像処理部１１８は、第２の偶奇合成処理部１１６の出力信号を入力とする。
【００１３】
第１のＩＣ１００は、第１のＬＶＤＳレシーバ部１０２と第１の左右分割処理部１０４と第１の偶奇合成処理部１０６と第１の映像処理部１０８から構成される。第２のＩＣ１１０は、第２のＬＶＤＳレシーバ部１１２と第２の左右分割処理部１１４と第２の偶奇合成処理部１１６と第２の映像処理部１１８から構成される。
【００１４】
第１のＩＣ１００の第１の左右分割処理部１０４の偶画素の右側の信号出力と、第２のＩＣ１１０の第２の左右分割処理部１１４の奇画素の左側の信号出力が、１対１で接続される同一の信号バス構造を持ち、第１の左右分割処理部１０４と第２の左右分割処理部１１４は時分割で出力状態となり信号バスの競合しないよう調停し、第１の左右分割処理部１０４が出力状態の時は第２の左右分割処理部１１４が信号を受信し、第２の左右分割処理部１１４が出力状態の時は第１の左右分割処理部１０４が信号を受信する。
【００１５】
またＨＤの映像表示装置の場合、水平方向に一画素毎すなわち偶奇画素毎に分離がなされていないため第１のＬＶＤＳレシーバ部１０２のみあればよく、また左右分割も行わないため映像処理部は第１の映像処理部１０８があればよい。そのためＨＤの映像表示装置は、第１のＩＣ１００のみで構成できる。ＨＤの映像表示装置として使用する場合、第１の左右分割処理部１０４と第１の偶奇合成処理部１０６の機能は使わない。
【００１６】
以上に説明したように、本発明の映像表示装置によれば、ＦＨＤの映像表示装置では、左側映像処理用と右側映像処理用にそれぞれ第１のＩＣと第２のＩＣの２石で構成し、ＨＤの映像表示装置では、第１のＩＣのみ１石で構成とすることで、ＦＨＤとＨＤのどちらの場合でもＩＣ数を削減した映像表示装置を提供することができる。基板面積や装置全体のコストの削減への影響が問題となっていた。
【産業上の利用可能性】
【００１７】
本発明は、一つの画面上に複数の画像を表示する映像表示装置に利用可能である。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施例における映像表示装置のブロック構成図
【図２】従来の複合映像信号の映像表示装置のブロック構成図
【符号の説明】
【００１９】
１００ 第１のＩＣ
１０２ 第１のＬＶＤＳレシーバ部
１０４ 第１の左右分割処理部
１０６ 第１の偶奇合成処理部
１０８ 第１の映像処理部
１１０ 第２のＩＣ
１１２ 第２のＬＶＤＳレシーバ部
１１４ 第２の左右分割処理部
１１６ 第２の偶奇合成処理部
１１８ 第２の映像処理部
【特許請求の範囲】
【請求項１】
水平方向に一画素毎すなわち偶奇画素毎に分離して作られた偶数の画素信号と奇数の画素信号に画素分割し送信されたフルハイビジョンＬＶＤＳ（ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）信号の内、偶数の画素信号を受信する第１のＬＶＤＳレシーバ部と、奇数の画素信号を受信する第２のＬＶＤＳレシーバ部と、上記第１のＬＶＤＳレシーバ部でシリアルパラレル変換された偶数の画素出力信号を入力とし、水平方向に左側の信号と右側の信号に分割する第１の左右分割処理部と、上記第２のＬＶＤＳレシーバ部でシリアルパラレル変換された奇数の画素出力信号を入力とし、水平方向に左側の信号と右側の信号に分割する第２の左右分割処理部と、上記第１の左右分割処理部の偶画素の左側の信号出力と上記第２の左右分割処理部の奇画素の左側の信号出力とを入力し、分割された偶画素信号と奇画素信号を元の順に戻す第１の偶奇合成処理部と、上記第１の左右分割処理部の偶画素の右側の信号出力と上記第２の左右分割処理部の奇画素の右側の信号出力とを入力し、分割された偶画素信号と奇画素信号を元の順に戻す第２の偶奇合成処理部と、上記第１の偶奇合成処理部の出力信号を入力とする第１の映像処理部と、上記第２の偶奇合成処理部の出力信号を入力とする第２の映像処理部において、上記第１のＬＶＤＳレシーバ部と第１の左右分割処理部と第１の偶奇合成処理部と第１の映像処理部から構成される第１の半導体集積回路と、上記第２のＬＶＤＳレシーバ部と第２の左右分割処理部と第２の偶奇合成処理部と第２の映像処理部から構成される第２の半導体集積回路から構成される映像表示装置。
【請求項２】
請求項１に記載された映像表示装置であって、上記第１の半導体集積回路の上記第１の左右分割処理部の偶画素の右側の信号出力と、上記第２の半導体集積回路の上記第２の左右分割処理部の奇画素の左側の信号出力が、１対１で接続される同一の信号バス構造を持ち、第１の半導体集積回路と第２の半導体集積回路間の左右信号の遣り取りで使用する線の本数を少なくすることを特徴とした映像表示装置。
【請求項３】
請求項２に記載された映像表示装置であって、第１の左右分割処理部が出力状態の時は、上記の第２の左右分割処理部が信号を受信し、第２の左右分割処理部が出力状態の時は、第１の左右分割処理部が信号を受信することを特徴とする映像表示装置。
【請求項１】
水平方向に一画素毎すなわち偶奇画素毎に分離して作られた偶数の画素信号と奇数の画素信号に画素分割し送信されたフルハイビジョンＬＶＤＳ（ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）信号の内、偶数の画素信号を受信する第１のＬＶＤＳレシーバ部と、奇数の画素信号を受信する第２のＬＶＤＳレシーバ部と、上記第１のＬＶＤＳレシーバ部でシリアルパラレル変換された偶数の画素出力信号を入力とし、水平方向に左側の信号と右側の信号に分割する第１の左右分割処理部と、上記第２のＬＶＤＳレシーバ部でシリアルパラレル変換された奇数の画素出力信号を入力とし、水平方向に左側の信号と右側の信号に分割する第２の左右分割処理部と、上記第１の左右分割処理部の偶画素の左側の信号出力と上記第２の左右分割処理部の奇画素の左側の信号出力とを入力し、分割された偶画素信号と奇画素信号を元の順に戻す第１の偶奇合成処理部と、上記第１の左右分割処理部の偶画素の右側の信号出力と上記第２の左右分割処理部の奇画素の右側の信号出力とを入力し、分割された偶画素信号と奇画素信号を元の順に戻す第２の偶奇合成処理部と、上記第１の偶奇合成処理部の出力信号を入力とする第１の映像処理部と、上記第２の偶奇合成処理部の出力信号を入力とする第２の映像処理部において、上記第１のＬＶＤＳレシーバ部と第１の左右分割処理部と第１の偶奇合成処理部と第１の映像処理部から構成される第１の半導体集積回路と、上記第２のＬＶＤＳレシーバ部と第２の左右分割処理部と第２の偶奇合成処理部と第２の映像処理部から構成される第２の半導体集積回路から構成される映像表示装置。
【請求項２】
請求項１に記載された映像表示装置であって、上記第１の半導体集積回路の上記第１の左右分割処理部の偶画素の右側の信号出力と、上記第２の半導体集積回路の上記第２の左右分割処理部の奇画素の左側の信号出力が、１対１で接続される同一の信号バス構造を持ち、第１の半導体集積回路と第２の半導体集積回路間の左右信号の遣り取りで使用する線の本数を少なくすることを特徴とした映像表示装置。
【請求項３】
請求項２に記載された映像表示装置であって、第１の左右分割処理部が出力状態の時は、上記の第２の左右分割処理部が信号を受信し、第２の左右分割処理部が出力状態の時は、第１の左右分割処理部が信号を受信することを特徴とする映像表示装置。
【図１】
【図２】
【図２】
【公開番号】特開２００９−１７１１８３（Ｐ２００９−１７１１８３Ａ）
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願番号】特願２００８−６５８０（Ｐ２００８−６５８０）
【出願日】平成２０年１月１６日（２００８．１．１６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願日】平成２０年１月１６日（２００８．１．１６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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