格子状レイアウトを有するトランジスタのゲート金属ルーティング
【課題】半導体デバイス構造、及び高電圧トランジスタを作製するためのプロセスに関する。
【解決手段】1つの実施形態において、半導体ダイ上に作製されたトランジスタは、細長いトランジスタセグメントのセクションに配列される。当該セクションは、当該半導体ダイの実質的に全体にわたって列及び行で配列される。列内又は行で隣接するセクションは、隣接するセクションの第1のスタブライン中のトランジスタセグメントの長さが第1の方向に延び、隣接するセクションの第2のスタブライン中のトランジスタセグメントの長さが第2の方向に延びるような向きにされ、該第1の方向は第2の方向に実質的に直交する。この要約は、サーチャ又は他の閲覧者が本技術的開示事項の対象を迅速に調査できるようになる要約を必要とする規則に適合するように提供される点は強調される。
【解決手段】1つの実施形態において、半導体ダイ上に作製されたトランジスタは、細長いトランジスタセグメントのセクションに配列される。当該セクションは、当該半導体ダイの実質的に全体にわたって列及び行で配列される。列内又は行で隣接するセクションは、隣接するセクションの第1のスタブライン中のトランジスタセグメントの長さが第1の方向に延び、隣接するセクションの第2のスタブライン中のトランジスタセグメントの長さが第2の方向に延びるような向きにされ、該第1の方向は第2の方向に実質的に直交する。この要約は、サーチャ又は他の閲覧者が本技術的開示事項の対象を迅速に調査できるようになる要約を必要とする規則に適合するように提供される点は強調される。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は半導体デバイス構造、及び高電圧トランジスタを作製するためのプロセスに関する。
【背景技術】
【0002】
高電圧電界効果トランジスタ(HVFET)は、半導体技術分野においてよく知られている。多くのHVFETは、デバイスが「オフ」状態にあるときに印加される高電圧(例えば数百ボルト)を維持又は遮断する拡張ドレイン領域を含むデバイス構造を利用する。従来の垂直HVFET構造においては、半導体材料のメサ又はピラーは、オン状態での電流フローのための拡張ドレイン又はドリフト領域を形成する。トレンチゲート構造は、拡張ドレイン領域の上方にボディ領域が配置されたメサの側壁領域に隣接し、基板の上部付近で形成される。ゲートに適切な電圧電位を印加することによりボディ領域の垂直側壁部分に沿って導電チャンネルが形成され、その結果、電流は、半導体材料を通って垂直に流れ、すなわちソース領域が配置される基板の上面からドレイン領域が位置する基板の底部まで下方に流れることができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2006−216927号公報
【特許文献2】特開平11−233765号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来のレイアウトにおいては、垂直HVFETは、半導体ダイ全体に延びる長い連続したシリコンピラー構造からなり、該ピラー構造は、ピラー長さに対して垂直方向で繰り返される。しかしながら、このレイアウトに伴って生じる1つの問題は、高温加工段階中にシリコンウェーハの大きな反りを生じる傾向がある点である。多くのプロセスにおいて、この反りは恒久的であり、後続の加工段階中にウェーハのツールハンドリングを妨げるほど十分大きい。
【課題を解決するための手段】
【0005】
上記課題は、
基板と、
複数のセクションに編成された複数のトランジスタセグメントと、
を備えたトランジスタであって、
前記各トランジスタセグメントが長さ及び幅を有し、前記各セクションのトランジスタセグメントが前記幅に沿って並列関係で配列され、前記セクションが列及び行の形態で配列され、前記セクション間で前記トランジスタセグメントの長さが第1の横方向と該第1の横方向と直交する第2の横方向とで交互に整列されるように前記各列のセクションが配列されており、前記各トランジスタセグメントが、
前記基板の上面又はその近傍に配置されたソース領域を有する半導体材料のピラーと、
前記ピラーの両側にそれぞれ配置された、前記ピラーによって横方向に囲まれた第1の誘電領域及び前記ピラーを横方向に囲む第2の誘電領域と、
前記第1及び第2の誘電領域内にそれぞれ配置された第1及び第2のフィールドプレートと、
ボディ領域に隣接する前記ピラーの上部又はその近傍で前記第1及び第2の誘電領域内にそれぞれ配置された第1及び第2のゲート部材と、
含み、前記トランジスタが更に、
前記各トランジスタセグメントのソース領域に結合されたソースバスと、各トランジスタセグメントの前記第1及び第2のゲート部材に結合されたゲートバスとの両方を含む第1の金属層を備え、前記ゲートバス及び前記ソースバスの両方が同じ平面レベル上に設置されていることを特徴とするトランジスタ及び該トランジスタの製造方法により解決される。
【0006】
本開示は、以下の詳細な説明及び添付図面からより完全に理解されるであろうが、これらは、図示される特定の実施形態に本発明を限定するものと解釈すべきでなく、単に説明及び理解を目的とする。
【図面の簡単な説明】
【0007】
【図1】垂直HVFET構造体の例示的な側断面図である。
【図2A】図1に示された垂直HVFET構造体の例示的なレイアウトを示す図である。
【図2B】図2Aに示された例示的なレイアウトの一部分の拡大図である。
【図3A】図1に示された垂直HVFET構造体の別の例示的なレイアウトを示す図である。
【図3B】図3Aに示された例示的なレイアウトの一部分の拡大図である。
【図4A】図1に示された垂直HVFET構造体の更に別の例示的なレイアウトを示す図である。
【図4B】図4Aに示された例示的なレイアウトの一部分の拡大図である。
【図5】HVFETのダイ間格子状配列を有するウェーハの例示的なレイアウトを示す図である。
【図6】セグメント化されたHVFETのダイ間格子状配列を有するウェーハの例示的なレイアウトを示す図である。
【図7】HVFETセグメントの格子状ブロックを有する矩形ダイの例示的なレイアウトを示す図である。
【図8】図7に示されたダイの例示的なゲート金属ルーティングのレイアウトを示す図である。
【図9】図7に示されたダイの例示的なゲート及びソース金属ルーティングのレイアウトを示す図である。
【図10】図9に示された例示的なレイアウトの拡大部分を示す図である。
【発明を実施するための形態】
【0008】
以下の説明においては、本発明を完全に理解できるようにするために、材料の種類、寸法、構造上の特徴、加工ステップ、その他などの特定の詳細が記載される。しかしながら、当業者であれば、これらの特定の詳細は、本発明を実施するのに必須ではない場合があることは理解されるであろう。また、各図における要素は説明上のものであり、分かりやすくするために縮尺通りには描かれていないことも理解すべきである。
【0009】
図1は、N+ドープシリコン基板11上に形成されたN型シリコンの拡張ドレイン領域12を含む構造を有する垂直HVFET10の例示的な側断面を示している。基板11は、高濃度にドープされ、完成デバイス内の基板の底部に位置するドレイン電極に流れる電流に対する抵抗を最小にする。1つの実施形態において、拡張ドレイン領域12は、基板11からシリコンウェーハの上面に延びるエピタキシャル層の一部である。P型ボディ領域13と、P型領域16によって横方向に分離されたN+ドープのソース領域14a及び14bとが、エピタキシャル層の上面近くに形成される。図に示すように、P型ボディ領域13は拡張ドレイン領域12の上方に配置されて、当該拡張ドレイン領域をN+ソース領域14a及び14b並びにP型領域16から垂直に分離する。
【0010】
1つの実施形態において、拡張ドレイン領域12を含むエピタキシャル層の一部分のドープ濃度は、実質的に均一な電界分布を示す拡張ドレイン領域を生成するために線形的に漸変される。この線形的漸変は、エピタキシャル層12の上面下の或るポイントで終わることができる。
【0011】
拡張ドレイン領域12、ボディ領域13、ソース領域14a及び14b並びにP型領域16は、集合的に、図1の例示的な垂直トランジスタ内のシリコン材料のメサ又はピラー17(両用語は、本出願において同意語として使用される)を構成する。ピラー17の両側に形成された垂直トレンチは、誘電領域15を構成する誘電材料(例えば酸化物)の層で満たされる。ピラー17の高さ及び幅、並びに隣接する垂直トレンチ間の間隔は、デバイスの降伏電圧要件によって決定付けることができる。様々な実施形態において、メサ17は、約30μm〜120μm厚の範囲の垂直高さ(厚み)を有する。例えば、凡そ1mm×1mmの寸法のダイ上に形成されたHVFETは、約60μmの垂直厚みを備えたピラー17を有することができる。更なる実施例として、各辺が約2mm〜4mmのダイ上に形成されたトランジスタ構造体は、凡そ30μm厚のピラー構造体を有することができる。或る実施形態において、ピラー17の横幅は、極めて高い降伏電圧(例えば600〜800V)を達成するために、確実に製造できる限り狭く(例えば、約0.4μm〜0.8μm幅)される。
【0012】
別の実施形態においては、ピラー17の横幅全体にわたってN+ソース領域14a及び14bの間にP型領域16を配列する(図1に示されるように)代わりに、ピラー17の横方向長さにわたってピラー17の上部にN+ソース領域とP型領域とを交互に形成することができる。換言すれば、図1に示されたような所与の断面図は、断面が取られた場所に応じて、ピラー17の横幅全体にわたって延びるN+ソース領域14又はP型領域16の何れかを有することになる。こうした実施形態において、各N+ソース領域14は、P型領域16の両側(ピラーの横方向長さに沿って)に隣接する。同様に、各P型領域16は、N+ソース領域14の両側(ピラーの横方向長さに沿って)に隣接する。
【0013】
誘電領域15a及び15bは、二酸化シリコン、窒化シリコン、又は他の適切な誘電材料を含むことができる。誘電領域15は、熱成長及び化学蒸着法を含む様々な公知の方法を用いて形成することができる。フィールドプレート19は、誘電層15の各々内に配置され、基板11及びピラー17から完全に絶縁される。フィールドプレート19を形成するのに使用される導電材料は、高濃度ドープのポリシリコン、金属(又は金属合金)、シリサイド、又は他の適切な材料を含むことができる。完成デバイス構造体において、フィールドプレート19a及び19bは、容量性プレートとして通常機能し、これを用いて、HVFETがオフ状態にあるとき(すなわち、ドレインが高電圧電位にまで高くなったとき)に拡張ドレイン領域の電荷を空乏化することができる。1つの実施形態において、各フィールドプレート19をピラー17の側壁から分離する酸化物領域15の横方向厚みは凡そ4μmである。
【0014】
垂直HVFETトランジスタ80のトレンチゲート構造体は、ゲート部材18a及び18bを備え、各ゲート部材は、フィールドプレート19a及び19bとボディ領域13との間のピラー17の両側の酸化物領域15a及び15b内にそれぞれ配置される。高品質の薄い(例えば〜500Å)ゲート酸化物層が、ゲート部材18をボディ領域13に隣接したピラー17の側壁から分離する。ゲート部材18は、ポリシリコン、又は何らかの他の適切な材料を含むことができる。1つの実施形態において、各ゲート部材18は、横幅が凡そ1.5μm及び深さが約3.5μmである。
【0015】
ピラー17の上部近くのN+ソース領域14及びP型ボディ領域13は各々、通常の堆積、拡散、及び/又はインプラント処理を用いて形成できることは、当業者であれば理解するであろう。N+ソース領域38の形成後、HVFET10は、従来の製造方法を用いて、ソース、ドレイン、ゲート、及びデバイスのそれぞれの領域/材料に電気的に接続するフィールドプレートを形成することによって完成することができる(明瞭にするために図示せず)。
【0016】
図2Aは、図1に示された垂直HVFET構造体の例示的なレイアウトを示している。図2Aの平面図は、半導体ダイ21上に上側トランジスタセクション30a及び下側トランジスタセクション30bを含む単一のディスクリートの垂直HVFETを示す。2つのセクションは、ダミーシリコンピラー32によって分離される。各セクション30は、複数の「レーストラック」形のトランジスタ構造体又はセグメントを含み、各トランジスタセグメントは、誘電領域15a及び15bによって両側を囲まれたシリコンピラー17を含む細長いリング又は楕円体を備える。ピラー17自体は、x及びy方向に横方向に延びて、連続した細長いレーストラック形のリング又は楕円体を形成する。誘電領域15a及び15b内には、それぞれのゲート部材18a及び18b並びにフィールドプレート19a及び19bが配置される。フィールドプレート19aは、丸みのあるフィンガーチップ区域で何れの端部も終端する単一の細長い部材を備える。他方、フィールドプレート19bは、ピラー17を囲む拡大リング又は楕円体を備える。隣接するレーストラック構造体のフィールドプレート19bは、これらが共通部材を側部で共有するように併合されて示されている。参照として、図1の断面図は、図2Aの例示的なレイアウトの切断ラインA−A’により得ることができる。
【0017】
図2Aの実施例において、レーストラック・トランジスタセグメントの各々は、凡そ13μmのy方向の幅(すなわちピッチ)、約400μm〜1000μmの範囲のx方向の長さ、並びに約60μmのピラー高さを有する。換言すれば、セクション30a及び30bを備える個々のレーストラック・トランジスタセグメントの長さ対幅の比率は、約30〜最大80の範囲である。1つの実施形態において、各レーストラック形セグメントの長さは、そのピッチ又は幅よりも少なくとも20倍大きい。
【0018】
完成デバイスにおいて、個々のトランジスタセグメントのシリコンピラー17の各々を相互接続するために、パターン形成された金属層を用いていることは当業者であれば理解されるであろう。すなわち、実際の実施形態においては、ソース領域、ゲート部材、及びフィールドプレートの全ては、それぞれダイ上の対応する電極に互いに配線される。図示の実施形態において、各セクション30内のトランジスタセグメントは、ダイ21の幅の実質的に全体にわたってy方向に並列関係で配列される。同様に、x方向において、セクション30a及び30bのトランジスタセグメントの付加的な長さは、実質的にダイ21の長さを超えて延びる。図2Aの例示的なレイアウトにおいて、シリコンピラーを分離する誘電領域15の幅、並びにフィールドプレートの幅は、半導体ダイ21全体にわたって実質的に均一である。均一な幅及び分離距離を有するトランジスタセグメントのレイアウトは、誘電領域15及びフィールドプレート19を備える層を一致して堆積させるのに使用される加工ステップの後での空隙又は孔の形成を防止する。
【0019】
図2Bは、図2Aに示された例示的なレイアウトの一部分の拡大図である。明瞭にするために、トランジスタセグメントの各々のピラー17及び誘電領域15bのみが表されている。それぞれのトランジスタセグメント・セクション30a及び30bの誘電領域15bの丸みのある端部区域を分離するダミーシリコンピラー32が示されている。換言すれば、ピラー17を定めるために半導体基板内にエッチングされる深い垂直トレンチは、ダミーシリコンピラー32もまた定める。1つの実施形態においては、ダミーシリコンピラー32は、確実に製造できる限り小さくされたx方向の幅を有するように作らされる(すなわち、トランジスタセグメント・セクションを分離する)。
【0020】
単一ダイHVFETをダミーシリコンピラー32によって分離されたセクションに区分化する目的は、細長いレーストラック形のトランジスタセグメント内の長さ方向(x方向)の応力緩和をもたらすことである。トランジスタデバイス構造体を2つ又はそれ以上のセクションに区分化又は分割すると、ダイの長さ全体にわたる機械的応力が緩和される。この応力は、ピラーの側面にある酸化物領域によって誘起され、通常、各レーストラックセグメントの丸みのある端部に集中する。従って、トランジスタデバイス構造を2つ又はそれ以上のセクションに区分化することで機械的応力を緩和することにより、シリコンピラーの望ましくない反り、及び応力によって引き起こされるシリコンへの損傷(例えば転位)が回避される。
【0021】
高度に区分化されたレイアウトにより得られる応力緩和と、導電面積の損失との間にトレードオフが存在することは理解される。区分化をより多くすると応力緩和がより大きくなるが、導電面積が犠牲になる。一般に、ピラーの垂直高さが高くなり、半導体ダイがより大きくなるほど、より多くのトランジスタセクション又はセグメントの数が必要となる。1つの実施形態においては、60μmの高さのピラーを有する2mm×2mmダイでは、適正な応力緩和は、ダミーシリコンピラーによって分離された4つのレーストラック・トランジスタセクションを備え、各々が約13μmのピッチ(y方向)及び約450μmの長さ(x方向)を有するレイアウトを利用して、約1オームのオン抵抗を有するHVFETで提供される。
【0022】
別の実施形態においては、各ペアが異なるセクションに位置するレーストラック・トランジスタセグメントのペアを分離するためのシリコンのダミーピラーに換えて、異なる材料を含むダミーピラーを利用してもよい。ダミーピラーに使用される材料は、シリコンに近い熱膨張係数を有するか、シリコンピラーの側面にある誘電領域によって誘起される長さ方向の応力を緩和するように誘電領域の熱膨張係数と十分に異なる熱膨張係数を有する必要がある。
【0023】
図3Aは、図1に示された垂直HVFET構造体の別の例示的なレイアウトを示している。図3Bは、図3Aに示された例示的なレイアウトの一部の拡大図であり、ピラー17、酸化物領域15b、及び任意的なダミーシリコンピラー33だけを示している。図2A及び図2Bの実施形態と同様に、図3A及び図3Bは、半導体ダイ21上に上側トランジスタセクション30a及び下側トランジスタセクション30bを備えた、単一のディスクリートの垂直HVFETを示す。しかしながら、図3A及び図3Bの実施例においては、トランジスタセクション30a及び30bの酸化物領域15b及びフィールドプレート19bで充填された深い垂直トレンチは重なり合い又は併合されて、区分化トランジスタセクションの間に小さい菱形のダミーシリコンピラー33を残す。この実施形態においては、単一のダミーピラーが、2つのセクションにわたるトランジスタセグメントの隣接するペアの4つの丸みのある端部間の中心に配置される。図示の実施形態において、ダイ21を含むトランジスタのセクション30内のN個(Nは1より大きい整数)のレーストラックセグメント又は構造体毎に、合計N−1個のダミーピラー33が存在する。
【0024】
図4Aは、図1に示された垂直HVFET構造体の更に別の例示的なレイアウトを示している。図4Bは、図4Aに示された例示的なレイアウトの一部分の拡大図である。図4Bの拡大図においては明瞭にするために、ピラー17及び酸化物領域15bのみが示されている。この実施例においては、半導体ダイ21のHVFETを備えるトランジスタセグメントは、各レーストラックセグメントの長さの半分だけ交互にシフトされた結果、上側トランジスタセクション40aと下側トランジスタセクション40bとに交互に関連付けられたレーストラック・トランジスタセグメントが得られる。換言すれば、セクション40aの列のトランジスタセグメントの各々は、セクション40bのトランジスタセグメントのペアによって分離され、当該ペアはx方向に端と端とが接した関係で配列される。
【0025】
セグメントの交互シフトは、セグメント長さのどのような割合でもよい点は理解される。換言すれば、セグメントのシフトは、長さの50%すなわち半分に限定されない。種々の実施形態は、トランジスタセグメントの長さの0%より大きく100%より小さい範囲の何れかのパーセンテージ又は割合だけ交互にシフトしたセグメントを備えることができる。
【0026】
図4A及び図4Bの実施例において、それぞれのセクション40a及び40b内のトランジスタセグメントの交互するセグメントの誘電領域15bが併合されている。図示の特定の実施形態において、異なる隣接セクションに関連するトランジスタセグメントの丸みのある端部は、隣接するセクションのフィールドプレート19bが端部で併合(x方向において)されるように重なり合い又は併合される。また、異なるセクションの交互するトランジスタセグメントのフィールドプレート19bの延長された直線側面部分は、各セグメントの実質的な長さに沿って併合される。領域15b及び19bは、それぞれのセクション間にダミーピラー(又は分離されたダミーシリコンピラー)の有無に関わらず併合することができる点は理解される。
【0027】
図5は、半導体ダイ21a〜21d上にそれぞれHVFET10a〜10dがダイ間で格子状にされた、ウェーハ50の例示的なレイアウトを示す。HVFET10の各々は、幅に沿って並列に実質的に方形ブロックに配列された、図1に示すようなレーストラック形トランジスタセグメントを複数備えている。この実施例において、HVFET10a−10dは各々、それぞれのダイ21a−21dの長さの実質的に全体にわたって延びる長さを有するトランジスタセグメントを含む。1つの実施形態において、各セグメントの幅は約13μmであり、長さは約500μm〜2000μmの範囲にある。他の実施形態では、2000μmを超える長さを有することができる。セグメントのブロック又はスタック配列はまた、各ダイの幅の実質的に全体にわたって延びる(各ダイ21の縁取り方形は、隣接する半導体ダイの間のスクライブ区域の縁部を表す点に留意されたい)。図5では、HVFET10の2つの列と2つの行とを示しているが、図示のダイ間格子状配列は、ウェーハ基板全体にわたって反復することができる点は理解される。
【0028】
図5の実施例において、列又は行の形態の隣接ダイは、1つのダイでのトランジスタセグメントの長さが1つの方向に延びており、隣接するダイでのトランジスタセグメントの長さが第2の直交方向で延びるように配向される。例えば、HVFET10aは、トランジスタセグメントの長さがx方向に向いて示され、他方、HVFET10b及び10cと隣接する。ウェーハ50全体にわたって各個々のダイ21でトランジスタセグメントの方向を直交方向で交互にすることにより(すなわち格子状)、長い誘電領域によって生じる機械的応力が2つの直交する方向に分散され、従って、ウェーハ50の反りが低減される。
【0029】
図6は、区分化されたHVFETのダイ間格子状配列を有するウェーハの別の例示的なレイアウトを示している。図6の実施例は、トランジスタ構造体のダイ間の方向を交互にする図5と同じ手法を利用するが、図6の実施形態では、HVFET構造体は複数(例えば2つ)のセクションに区分化されている。例えば、半導体ダイ21の長さ及び幅の実質的に全体にわたって延びる各HVFETは、ダミーピラー32によって分離された2つのセクション30a及び30bに区分化される。
【0030】
図6に示された半導体ダイ21の各々は、実質的に方形のダイで図2Aに示されたものと同じレイアウトを有する。図5に示された実施例と同様に、隣接するダイはウェーハ50全体にわたり交互に直交するトランジスタセグメントを有する。すなわち、ダイ21a及びダイ21dのセクション30a及び30bのトランジスタセグメントは、x方向に向けられた長さを有し、ダイ21b及びダイ21cのセクション30a及び30bのトランジスタセグメントは、y方向に向けられた長さを有する。
【0031】
各ダイ21のHVFETは、各々が1つ又はそれ以上のダミーピラーによって分離された、例えば2を超える複数のトランジスタセクションで形成することができる点は理解される。更にまた、図2A−図4Bの実施例に示された複数のトランジスタセクションを有する単一ダイレイアウトの何れもが、図6に示されたダイ21の各々で利用することができ、セグメントの向きは、ウェーハ50全体にわたってダイ間で交互にされる。
【0032】
図7は、実質的に方形のブロック又はセクション36の並列配置でスタックされたレーストラック形HVFETセグメントの格子状ブロックを備えた、ダイ25の例示的な矩形レイアウトを示す。列及び行の形態の隣接セクションは、1つのセクションでのトランジスタセグメントの長さが1つの方向に延びており、他の隣接するセクションでのトランジスタセグメントの長さが第2の直交方向で延びるように配向される。例えば、ダイ25の列及び行の各々は、細長いトランジスタセグメントがx方向に整列して配向されたトランジスタセクション36aと、細長いトランジスタセグメントがy方向に整列して配向さられた別のトランジスタセクション36bとを含む。セクション36aとセクション36bとの間の間隔は、ダミーシリコンピラーから構成され、すなわちダミーピラーを形成するシリコンはアクティブなトランジスタ領域ではない。
【0033】
図示の実施形態において、ダイ25は、トランジスタセクション36の3つの列と4つの行を含む。図7の実施例に示された格子状レイアウト手法を用いて、事実上あらゆる(実用的限界内で)直線形状のダイ上の単一のディスクリートHVFETを製造することができる。
【0034】
図8は、図7に示されたダイの例示的なゲート金属・ルーティングのレイアウトを示す。図8のゲート金属・ルーティング方式は、同じ平面レベル上に配置されたソースメタル及びゲート金属双方と共に単一金属層プロセスを使用して作製される。図示の実施例は、レーストラック形HVFETセグメントの格子状ブロックの各列の間に延びる水平ゲート金属バスライン41a−41dを含む。例えば、図7の格子状セクション36の第1の(上方の)列の上部と下部とに沿って水平方向に延びるゲート金属バスライン41a及び41bが示されている。(ゲート金属バスライン41bが、格子状セクションの第1及び第2の列両方のポリシリコンゲート部材に共用の導電経路を提供することに起因して、メタルバスライン41bは、バスライン41aの2倍の幅とすることができる点は理解される)。
【0035】
各列内部で、x方向に整列したこれらのトランジスタセグメントの長さを有するセクション36は、上部バスラインに結合されたポリシリコンゲート部材の半分と、下部バスラインに結合されたポリシリコンゲート部材の第2の半分とを有する。例えば、図8の上側左ブロック又はセクション36は、コンタクト45aを介してゲート金属バスライン41bに接続されたライン44aで示されるポリシリコンゲート部材を有するように示され、同じセクション内のライン44bで示されたポリシリコンゲート部材は、コンタクト45bを介してゲート金属バスライン41aに接続される。各ライン44a又は44bは、実際には、単一のレーストラック形HVFETセグメントの2つのゲート部材18a及び18b(図1を参照)を表している。従って、同じセクション内において、ライン44aは最も左の2つのHVFETセグメントのゲート部材を表し、ライン44bは最も右の2つのHVFETセグメントのゲート部材を表す。各ゲート部材は1つの端部でのみバスライン(上部又は下部)に接続されている点に更に留意されたい。
【0036】
図8に示されたゲート金属・ルーティングのパターンはまた、格子状ブロックの各列の凡そ半分にわたって延びる垂直ゲート金属スタブライン42を含む。HVFETセグメントの長さがy方向で整列している各セクション内では、ポリシリコンゲート部材の半分が1つのスタブラインに結合され、ポリシリコンゲート部材の他の半分がポリシリコンゲート部材の別のスタブラインに結合される。例えば、図8の上側の列の第2のセクション(左から)は、コンタクト45cを介して左側ゲート金属スタブライン42aに接続されたゲート部材の下側半分(ライン44cで表された)と、並びにコンタクト45dを介して右側ゲート金属スタブライン42bに接続されたゲート部材の上側半分(ライン44dによって表される)を示している。同様に、図8の上側の列での第4のセクション(最も右の)は、ゲート金属スタブライン42cに接続されたゲート部材の下側半分と、ゲート金属スタブライン42dに接続されたゲート部材の上側半分とを示す。水平に整列したセグメントの各ゲート部材は、1つの端部でのみスタブライン(左側又は右側)に接続される点に留意されたい。
【0037】
ゲート金属スタブライン42が、y方向(すなわち水平方向)に整列したこれらのセグメントを有するセクションの半分にわたってのみ延びている理由は、ソースメタルバスラインが各列全体にわたって延びており、各トランジスタセグメントのソース領域に接触できるようにするためである。このことは、図9の実施例によって例証され、この図は、上部及び下部ゲート金属トレース51間のトランジスタセクション36の各列全体に連続して延びる個々のソースバスライン61を有するダイ25を示す(メタルトレース51は、併合したメタルバスライン41及び各列に関連するスタブライン42を表す)。例えば、ソースバスライン61aは、ダイ25上のセクションの上側列全体にわたって連続的に延びて、列内の各HVFETセグメントのためのシリコンピラー17の上部でソース領域14の各々に接触する。その際、ソースバスライン61aは、スタブライン42の間及びその周り、並びにバスライン41の間で「蛇行し」、これらの全ては金属の同じ単層上にパターン形成される。
【0038】
当業者であれば、スタブライン42を各列のほぼ半分にわたって延びることによって、各ソースバスライン61の電流処理能力が最大になる(すなわちライン61のノッチ生成が最小化される)点は理解されるであろう。言い換えれば、スタブライン42が各列の半分以外の距離を垂直方向に(x方向に)延びることにより、スタブライン42の周りのライン61のノッチ生成に起因して、ソースバスライン61全体にわたる電流フローを不必要に抑制又は阻止されることになる。同様に、セクション内のゲート部材の半分を1つのゲート金属バス(又はスタブ)ラインに接続し、他の半分を別のゲート金属バス(又はスタブ)ラインに接続することによって、エレクトロマイグレーション及び抵抗問題が最小化される点を理解されたい。
【0039】
図10は、図9に示された例示的なレイアウトの拡大部分を示しており、これは、ゲート金属トレース51をゲート部材18a及び18bに接続するための1つの実施可能な方式を示す。この実施例において、トレース51をゲート部材18a及び18bの丸みのあるフィンガーチップ部分とそれぞれ接続するバイアコンタクト55a及び55bが示される。コンタクト75を介してソースメタルバス61に接続された、ゲート部材18a及び18bの間に位置するピラー17の上部のソース領域が示されている(明瞭にするために、2つのコンタクト75のみが示されていることは理解される)。代替の実施形態においては、ゲート金属トレース51は、ゲート部材の丸みのあるフィンガーチップ部分に接触するのではなく、当該丸みのあるフィンガーチップ部分の近くのゲート部材18a及び18bの真直ぐな直線部分に沿って接続することができる(図10の実施例においては、瞭にするためにフィールドプレートが示されていない点に留意されたい)。
【0040】
上記の実施形態は特定のデバイスタイプに関連して説明してきたが、多くの修正及び変形が十分に本発明の範囲内に十分にあることを当業者であれば理解するであろう。例えば、HVFETが説明されたが、図示の方法、レイアウト及び構造は、ショットキー、ダイオード、IGBT及びバイポーラ構造を含む他の構造及びデバイスタイプにも等しく適用することができる。従って、当該明細書及び図面は、限定を意味するものではなく例証とみなすべきである。
【符号の説明】
【0041】
15a、15b 誘電領域
17 シリコンピラー
18a、18b ゲート部材
19a、19b フィールドプレート
21 半導体ダイ
30a 上側トランジスタセクション
30b 下側トランジスタセクション
32 ダミーシリコンピラー
【技術分野】
【0001】
本開示は半導体デバイス構造、及び高電圧トランジスタを作製するためのプロセスに関する。
【背景技術】
【0002】
高電圧電界効果トランジスタ(HVFET)は、半導体技術分野においてよく知られている。多くのHVFETは、デバイスが「オフ」状態にあるときに印加される高電圧(例えば数百ボルト)を維持又は遮断する拡張ドレイン領域を含むデバイス構造を利用する。従来の垂直HVFET構造においては、半導体材料のメサ又はピラーは、オン状態での電流フローのための拡張ドレイン又はドリフト領域を形成する。トレンチゲート構造は、拡張ドレイン領域の上方にボディ領域が配置されたメサの側壁領域に隣接し、基板の上部付近で形成される。ゲートに適切な電圧電位を印加することによりボディ領域の垂直側壁部分に沿って導電チャンネルが形成され、その結果、電流は、半導体材料を通って垂直に流れ、すなわちソース領域が配置される基板の上面からドレイン領域が位置する基板の底部まで下方に流れることができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2006−216927号公報
【特許文献2】特開平11−233765号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来のレイアウトにおいては、垂直HVFETは、半導体ダイ全体に延びる長い連続したシリコンピラー構造からなり、該ピラー構造は、ピラー長さに対して垂直方向で繰り返される。しかしながら、このレイアウトに伴って生じる1つの問題は、高温加工段階中にシリコンウェーハの大きな反りを生じる傾向がある点である。多くのプロセスにおいて、この反りは恒久的であり、後続の加工段階中にウェーハのツールハンドリングを妨げるほど十分大きい。
【課題を解決するための手段】
【0005】
上記課題は、
基板と、
複数のセクションに編成された複数のトランジスタセグメントと、
を備えたトランジスタであって、
前記各トランジスタセグメントが長さ及び幅を有し、前記各セクションのトランジスタセグメントが前記幅に沿って並列関係で配列され、前記セクションが列及び行の形態で配列され、前記セクション間で前記トランジスタセグメントの長さが第1の横方向と該第1の横方向と直交する第2の横方向とで交互に整列されるように前記各列のセクションが配列されており、前記各トランジスタセグメントが、
前記基板の上面又はその近傍に配置されたソース領域を有する半導体材料のピラーと、
前記ピラーの両側にそれぞれ配置された、前記ピラーによって横方向に囲まれた第1の誘電領域及び前記ピラーを横方向に囲む第2の誘電領域と、
前記第1及び第2の誘電領域内にそれぞれ配置された第1及び第2のフィールドプレートと、
ボディ領域に隣接する前記ピラーの上部又はその近傍で前記第1及び第2の誘電領域内にそれぞれ配置された第1及び第2のゲート部材と、
含み、前記トランジスタが更に、
前記各トランジスタセグメントのソース領域に結合されたソースバスと、各トランジスタセグメントの前記第1及び第2のゲート部材に結合されたゲートバスとの両方を含む第1の金属層を備え、前記ゲートバス及び前記ソースバスの両方が同じ平面レベル上に設置されていることを特徴とするトランジスタ及び該トランジスタの製造方法により解決される。
【0006】
本開示は、以下の詳細な説明及び添付図面からより完全に理解されるであろうが、これらは、図示される特定の実施形態に本発明を限定するものと解釈すべきでなく、単に説明及び理解を目的とする。
【図面の簡単な説明】
【0007】
【図1】垂直HVFET構造体の例示的な側断面図である。
【図2A】図1に示された垂直HVFET構造体の例示的なレイアウトを示す図である。
【図2B】図2Aに示された例示的なレイアウトの一部分の拡大図である。
【図3A】図1に示された垂直HVFET構造体の別の例示的なレイアウトを示す図である。
【図3B】図3Aに示された例示的なレイアウトの一部分の拡大図である。
【図4A】図1に示された垂直HVFET構造体の更に別の例示的なレイアウトを示す図である。
【図4B】図4Aに示された例示的なレイアウトの一部分の拡大図である。
【図5】HVFETのダイ間格子状配列を有するウェーハの例示的なレイアウトを示す図である。
【図6】セグメント化されたHVFETのダイ間格子状配列を有するウェーハの例示的なレイアウトを示す図である。
【図7】HVFETセグメントの格子状ブロックを有する矩形ダイの例示的なレイアウトを示す図である。
【図8】図7に示されたダイの例示的なゲート金属ルーティングのレイアウトを示す図である。
【図9】図7に示されたダイの例示的なゲート及びソース金属ルーティングのレイアウトを示す図である。
【図10】図9に示された例示的なレイアウトの拡大部分を示す図である。
【発明を実施するための形態】
【0008】
以下の説明においては、本発明を完全に理解できるようにするために、材料の種類、寸法、構造上の特徴、加工ステップ、その他などの特定の詳細が記載される。しかしながら、当業者であれば、これらの特定の詳細は、本発明を実施するのに必須ではない場合があることは理解されるであろう。また、各図における要素は説明上のものであり、分かりやすくするために縮尺通りには描かれていないことも理解すべきである。
【0009】
図1は、N+ドープシリコン基板11上に形成されたN型シリコンの拡張ドレイン領域12を含む構造を有する垂直HVFET10の例示的な側断面を示している。基板11は、高濃度にドープされ、完成デバイス内の基板の底部に位置するドレイン電極に流れる電流に対する抵抗を最小にする。1つの実施形態において、拡張ドレイン領域12は、基板11からシリコンウェーハの上面に延びるエピタキシャル層の一部である。P型ボディ領域13と、P型領域16によって横方向に分離されたN+ドープのソース領域14a及び14bとが、エピタキシャル層の上面近くに形成される。図に示すように、P型ボディ領域13は拡張ドレイン領域12の上方に配置されて、当該拡張ドレイン領域をN+ソース領域14a及び14b並びにP型領域16から垂直に分離する。
【0010】
1つの実施形態において、拡張ドレイン領域12を含むエピタキシャル層の一部分のドープ濃度は、実質的に均一な電界分布を示す拡張ドレイン領域を生成するために線形的に漸変される。この線形的漸変は、エピタキシャル層12の上面下の或るポイントで終わることができる。
【0011】
拡張ドレイン領域12、ボディ領域13、ソース領域14a及び14b並びにP型領域16は、集合的に、図1の例示的な垂直トランジスタ内のシリコン材料のメサ又はピラー17(両用語は、本出願において同意語として使用される)を構成する。ピラー17の両側に形成された垂直トレンチは、誘電領域15を構成する誘電材料(例えば酸化物)の層で満たされる。ピラー17の高さ及び幅、並びに隣接する垂直トレンチ間の間隔は、デバイスの降伏電圧要件によって決定付けることができる。様々な実施形態において、メサ17は、約30μm〜120μm厚の範囲の垂直高さ(厚み)を有する。例えば、凡そ1mm×1mmの寸法のダイ上に形成されたHVFETは、約60μmの垂直厚みを備えたピラー17を有することができる。更なる実施例として、各辺が約2mm〜4mmのダイ上に形成されたトランジスタ構造体は、凡そ30μm厚のピラー構造体を有することができる。或る実施形態において、ピラー17の横幅は、極めて高い降伏電圧(例えば600〜800V)を達成するために、確実に製造できる限り狭く(例えば、約0.4μm〜0.8μm幅)される。
【0012】
別の実施形態においては、ピラー17の横幅全体にわたってN+ソース領域14a及び14bの間にP型領域16を配列する(図1に示されるように)代わりに、ピラー17の横方向長さにわたってピラー17の上部にN+ソース領域とP型領域とを交互に形成することができる。換言すれば、図1に示されたような所与の断面図は、断面が取られた場所に応じて、ピラー17の横幅全体にわたって延びるN+ソース領域14又はP型領域16の何れかを有することになる。こうした実施形態において、各N+ソース領域14は、P型領域16の両側(ピラーの横方向長さに沿って)に隣接する。同様に、各P型領域16は、N+ソース領域14の両側(ピラーの横方向長さに沿って)に隣接する。
【0013】
誘電領域15a及び15bは、二酸化シリコン、窒化シリコン、又は他の適切な誘電材料を含むことができる。誘電領域15は、熱成長及び化学蒸着法を含む様々な公知の方法を用いて形成することができる。フィールドプレート19は、誘電層15の各々内に配置され、基板11及びピラー17から完全に絶縁される。フィールドプレート19を形成するのに使用される導電材料は、高濃度ドープのポリシリコン、金属(又は金属合金)、シリサイド、又は他の適切な材料を含むことができる。完成デバイス構造体において、フィールドプレート19a及び19bは、容量性プレートとして通常機能し、これを用いて、HVFETがオフ状態にあるとき(すなわち、ドレインが高電圧電位にまで高くなったとき)に拡張ドレイン領域の電荷を空乏化することができる。1つの実施形態において、各フィールドプレート19をピラー17の側壁から分離する酸化物領域15の横方向厚みは凡そ4μmである。
【0014】
垂直HVFETトランジスタ80のトレンチゲート構造体は、ゲート部材18a及び18bを備え、各ゲート部材は、フィールドプレート19a及び19bとボディ領域13との間のピラー17の両側の酸化物領域15a及び15b内にそれぞれ配置される。高品質の薄い(例えば〜500Å)ゲート酸化物層が、ゲート部材18をボディ領域13に隣接したピラー17の側壁から分離する。ゲート部材18は、ポリシリコン、又は何らかの他の適切な材料を含むことができる。1つの実施形態において、各ゲート部材18は、横幅が凡そ1.5μm及び深さが約3.5μmである。
【0015】
ピラー17の上部近くのN+ソース領域14及びP型ボディ領域13は各々、通常の堆積、拡散、及び/又はインプラント処理を用いて形成できることは、当業者であれば理解するであろう。N+ソース領域38の形成後、HVFET10は、従来の製造方法を用いて、ソース、ドレイン、ゲート、及びデバイスのそれぞれの領域/材料に電気的に接続するフィールドプレートを形成することによって完成することができる(明瞭にするために図示せず)。
【0016】
図2Aは、図1に示された垂直HVFET構造体の例示的なレイアウトを示している。図2Aの平面図は、半導体ダイ21上に上側トランジスタセクション30a及び下側トランジスタセクション30bを含む単一のディスクリートの垂直HVFETを示す。2つのセクションは、ダミーシリコンピラー32によって分離される。各セクション30は、複数の「レーストラック」形のトランジスタ構造体又はセグメントを含み、各トランジスタセグメントは、誘電領域15a及び15bによって両側を囲まれたシリコンピラー17を含む細長いリング又は楕円体を備える。ピラー17自体は、x及びy方向に横方向に延びて、連続した細長いレーストラック形のリング又は楕円体を形成する。誘電領域15a及び15b内には、それぞれのゲート部材18a及び18b並びにフィールドプレート19a及び19bが配置される。フィールドプレート19aは、丸みのあるフィンガーチップ区域で何れの端部も終端する単一の細長い部材を備える。他方、フィールドプレート19bは、ピラー17を囲む拡大リング又は楕円体を備える。隣接するレーストラック構造体のフィールドプレート19bは、これらが共通部材を側部で共有するように併合されて示されている。参照として、図1の断面図は、図2Aの例示的なレイアウトの切断ラインA−A’により得ることができる。
【0017】
図2Aの実施例において、レーストラック・トランジスタセグメントの各々は、凡そ13μmのy方向の幅(すなわちピッチ)、約400μm〜1000μmの範囲のx方向の長さ、並びに約60μmのピラー高さを有する。換言すれば、セクション30a及び30bを備える個々のレーストラック・トランジスタセグメントの長さ対幅の比率は、約30〜最大80の範囲である。1つの実施形態において、各レーストラック形セグメントの長さは、そのピッチ又は幅よりも少なくとも20倍大きい。
【0018】
完成デバイスにおいて、個々のトランジスタセグメントのシリコンピラー17の各々を相互接続するために、パターン形成された金属層を用いていることは当業者であれば理解されるであろう。すなわち、実際の実施形態においては、ソース領域、ゲート部材、及びフィールドプレートの全ては、それぞれダイ上の対応する電極に互いに配線される。図示の実施形態において、各セクション30内のトランジスタセグメントは、ダイ21の幅の実質的に全体にわたってy方向に並列関係で配列される。同様に、x方向において、セクション30a及び30bのトランジスタセグメントの付加的な長さは、実質的にダイ21の長さを超えて延びる。図2Aの例示的なレイアウトにおいて、シリコンピラーを分離する誘電領域15の幅、並びにフィールドプレートの幅は、半導体ダイ21全体にわたって実質的に均一である。均一な幅及び分離距離を有するトランジスタセグメントのレイアウトは、誘電領域15及びフィールドプレート19を備える層を一致して堆積させるのに使用される加工ステップの後での空隙又は孔の形成を防止する。
【0019】
図2Bは、図2Aに示された例示的なレイアウトの一部分の拡大図である。明瞭にするために、トランジスタセグメントの各々のピラー17及び誘電領域15bのみが表されている。それぞれのトランジスタセグメント・セクション30a及び30bの誘電領域15bの丸みのある端部区域を分離するダミーシリコンピラー32が示されている。換言すれば、ピラー17を定めるために半導体基板内にエッチングされる深い垂直トレンチは、ダミーシリコンピラー32もまた定める。1つの実施形態においては、ダミーシリコンピラー32は、確実に製造できる限り小さくされたx方向の幅を有するように作らされる(すなわち、トランジスタセグメント・セクションを分離する)。
【0020】
単一ダイHVFETをダミーシリコンピラー32によって分離されたセクションに区分化する目的は、細長いレーストラック形のトランジスタセグメント内の長さ方向(x方向)の応力緩和をもたらすことである。トランジスタデバイス構造体を2つ又はそれ以上のセクションに区分化又は分割すると、ダイの長さ全体にわたる機械的応力が緩和される。この応力は、ピラーの側面にある酸化物領域によって誘起され、通常、各レーストラックセグメントの丸みのある端部に集中する。従って、トランジスタデバイス構造を2つ又はそれ以上のセクションに区分化することで機械的応力を緩和することにより、シリコンピラーの望ましくない反り、及び応力によって引き起こされるシリコンへの損傷(例えば転位)が回避される。
【0021】
高度に区分化されたレイアウトにより得られる応力緩和と、導電面積の損失との間にトレードオフが存在することは理解される。区分化をより多くすると応力緩和がより大きくなるが、導電面積が犠牲になる。一般に、ピラーの垂直高さが高くなり、半導体ダイがより大きくなるほど、より多くのトランジスタセクション又はセグメントの数が必要となる。1つの実施形態においては、60μmの高さのピラーを有する2mm×2mmダイでは、適正な応力緩和は、ダミーシリコンピラーによって分離された4つのレーストラック・トランジスタセクションを備え、各々が約13μmのピッチ(y方向)及び約450μmの長さ(x方向)を有するレイアウトを利用して、約1オームのオン抵抗を有するHVFETで提供される。
【0022】
別の実施形態においては、各ペアが異なるセクションに位置するレーストラック・トランジスタセグメントのペアを分離するためのシリコンのダミーピラーに換えて、異なる材料を含むダミーピラーを利用してもよい。ダミーピラーに使用される材料は、シリコンに近い熱膨張係数を有するか、シリコンピラーの側面にある誘電領域によって誘起される長さ方向の応力を緩和するように誘電領域の熱膨張係数と十分に異なる熱膨張係数を有する必要がある。
【0023】
図3Aは、図1に示された垂直HVFET構造体の別の例示的なレイアウトを示している。図3Bは、図3Aに示された例示的なレイアウトの一部の拡大図であり、ピラー17、酸化物領域15b、及び任意的なダミーシリコンピラー33だけを示している。図2A及び図2Bの実施形態と同様に、図3A及び図3Bは、半導体ダイ21上に上側トランジスタセクション30a及び下側トランジスタセクション30bを備えた、単一のディスクリートの垂直HVFETを示す。しかしながら、図3A及び図3Bの実施例においては、トランジスタセクション30a及び30bの酸化物領域15b及びフィールドプレート19bで充填された深い垂直トレンチは重なり合い又は併合されて、区分化トランジスタセクションの間に小さい菱形のダミーシリコンピラー33を残す。この実施形態においては、単一のダミーピラーが、2つのセクションにわたるトランジスタセグメントの隣接するペアの4つの丸みのある端部間の中心に配置される。図示の実施形態において、ダイ21を含むトランジスタのセクション30内のN個(Nは1より大きい整数)のレーストラックセグメント又は構造体毎に、合計N−1個のダミーピラー33が存在する。
【0024】
図4Aは、図1に示された垂直HVFET構造体の更に別の例示的なレイアウトを示している。図4Bは、図4Aに示された例示的なレイアウトの一部分の拡大図である。図4Bの拡大図においては明瞭にするために、ピラー17及び酸化物領域15bのみが示されている。この実施例においては、半導体ダイ21のHVFETを備えるトランジスタセグメントは、各レーストラックセグメントの長さの半分だけ交互にシフトされた結果、上側トランジスタセクション40aと下側トランジスタセクション40bとに交互に関連付けられたレーストラック・トランジスタセグメントが得られる。換言すれば、セクション40aの列のトランジスタセグメントの各々は、セクション40bのトランジスタセグメントのペアによって分離され、当該ペアはx方向に端と端とが接した関係で配列される。
【0025】
セグメントの交互シフトは、セグメント長さのどのような割合でもよい点は理解される。換言すれば、セグメントのシフトは、長さの50%すなわち半分に限定されない。種々の実施形態は、トランジスタセグメントの長さの0%より大きく100%より小さい範囲の何れかのパーセンテージ又は割合だけ交互にシフトしたセグメントを備えることができる。
【0026】
図4A及び図4Bの実施例において、それぞれのセクション40a及び40b内のトランジスタセグメントの交互するセグメントの誘電領域15bが併合されている。図示の特定の実施形態において、異なる隣接セクションに関連するトランジスタセグメントの丸みのある端部は、隣接するセクションのフィールドプレート19bが端部で併合(x方向において)されるように重なり合い又は併合される。また、異なるセクションの交互するトランジスタセグメントのフィールドプレート19bの延長された直線側面部分は、各セグメントの実質的な長さに沿って併合される。領域15b及び19bは、それぞれのセクション間にダミーピラー(又は分離されたダミーシリコンピラー)の有無に関わらず併合することができる点は理解される。
【0027】
図5は、半導体ダイ21a〜21d上にそれぞれHVFET10a〜10dがダイ間で格子状にされた、ウェーハ50の例示的なレイアウトを示す。HVFET10の各々は、幅に沿って並列に実質的に方形ブロックに配列された、図1に示すようなレーストラック形トランジスタセグメントを複数備えている。この実施例において、HVFET10a−10dは各々、それぞれのダイ21a−21dの長さの実質的に全体にわたって延びる長さを有するトランジスタセグメントを含む。1つの実施形態において、各セグメントの幅は約13μmであり、長さは約500μm〜2000μmの範囲にある。他の実施形態では、2000μmを超える長さを有することができる。セグメントのブロック又はスタック配列はまた、各ダイの幅の実質的に全体にわたって延びる(各ダイ21の縁取り方形は、隣接する半導体ダイの間のスクライブ区域の縁部を表す点に留意されたい)。図5では、HVFET10の2つの列と2つの行とを示しているが、図示のダイ間格子状配列は、ウェーハ基板全体にわたって反復することができる点は理解される。
【0028】
図5の実施例において、列又は行の形態の隣接ダイは、1つのダイでのトランジスタセグメントの長さが1つの方向に延びており、隣接するダイでのトランジスタセグメントの長さが第2の直交方向で延びるように配向される。例えば、HVFET10aは、トランジスタセグメントの長さがx方向に向いて示され、他方、HVFET10b及び10cと隣接する。ウェーハ50全体にわたって各個々のダイ21でトランジスタセグメントの方向を直交方向で交互にすることにより(すなわち格子状)、長い誘電領域によって生じる機械的応力が2つの直交する方向に分散され、従って、ウェーハ50の反りが低減される。
【0029】
図6は、区分化されたHVFETのダイ間格子状配列を有するウェーハの別の例示的なレイアウトを示している。図6の実施例は、トランジスタ構造体のダイ間の方向を交互にする図5と同じ手法を利用するが、図6の実施形態では、HVFET構造体は複数(例えば2つ)のセクションに区分化されている。例えば、半導体ダイ21の長さ及び幅の実質的に全体にわたって延びる各HVFETは、ダミーピラー32によって分離された2つのセクション30a及び30bに区分化される。
【0030】
図6に示された半導体ダイ21の各々は、実質的に方形のダイで図2Aに示されたものと同じレイアウトを有する。図5に示された実施例と同様に、隣接するダイはウェーハ50全体にわたり交互に直交するトランジスタセグメントを有する。すなわち、ダイ21a及びダイ21dのセクション30a及び30bのトランジスタセグメントは、x方向に向けられた長さを有し、ダイ21b及びダイ21cのセクション30a及び30bのトランジスタセグメントは、y方向に向けられた長さを有する。
【0031】
各ダイ21のHVFETは、各々が1つ又はそれ以上のダミーピラーによって分離された、例えば2を超える複数のトランジスタセクションで形成することができる点は理解される。更にまた、図2A−図4Bの実施例に示された複数のトランジスタセクションを有する単一ダイレイアウトの何れもが、図6に示されたダイ21の各々で利用することができ、セグメントの向きは、ウェーハ50全体にわたってダイ間で交互にされる。
【0032】
図7は、実質的に方形のブロック又はセクション36の並列配置でスタックされたレーストラック形HVFETセグメントの格子状ブロックを備えた、ダイ25の例示的な矩形レイアウトを示す。列及び行の形態の隣接セクションは、1つのセクションでのトランジスタセグメントの長さが1つの方向に延びており、他の隣接するセクションでのトランジスタセグメントの長さが第2の直交方向で延びるように配向される。例えば、ダイ25の列及び行の各々は、細長いトランジスタセグメントがx方向に整列して配向されたトランジスタセクション36aと、細長いトランジスタセグメントがy方向に整列して配向さられた別のトランジスタセクション36bとを含む。セクション36aとセクション36bとの間の間隔は、ダミーシリコンピラーから構成され、すなわちダミーピラーを形成するシリコンはアクティブなトランジスタ領域ではない。
【0033】
図示の実施形態において、ダイ25は、トランジスタセクション36の3つの列と4つの行を含む。図7の実施例に示された格子状レイアウト手法を用いて、事実上あらゆる(実用的限界内で)直線形状のダイ上の単一のディスクリートHVFETを製造することができる。
【0034】
図8は、図7に示されたダイの例示的なゲート金属・ルーティングのレイアウトを示す。図8のゲート金属・ルーティング方式は、同じ平面レベル上に配置されたソースメタル及びゲート金属双方と共に単一金属層プロセスを使用して作製される。図示の実施例は、レーストラック形HVFETセグメントの格子状ブロックの各列の間に延びる水平ゲート金属バスライン41a−41dを含む。例えば、図7の格子状セクション36の第1の(上方の)列の上部と下部とに沿って水平方向に延びるゲート金属バスライン41a及び41bが示されている。(ゲート金属バスライン41bが、格子状セクションの第1及び第2の列両方のポリシリコンゲート部材に共用の導電経路を提供することに起因して、メタルバスライン41bは、バスライン41aの2倍の幅とすることができる点は理解される)。
【0035】
各列内部で、x方向に整列したこれらのトランジスタセグメントの長さを有するセクション36は、上部バスラインに結合されたポリシリコンゲート部材の半分と、下部バスラインに結合されたポリシリコンゲート部材の第2の半分とを有する。例えば、図8の上側左ブロック又はセクション36は、コンタクト45aを介してゲート金属バスライン41bに接続されたライン44aで示されるポリシリコンゲート部材を有するように示され、同じセクション内のライン44bで示されたポリシリコンゲート部材は、コンタクト45bを介してゲート金属バスライン41aに接続される。各ライン44a又は44bは、実際には、単一のレーストラック形HVFETセグメントの2つのゲート部材18a及び18b(図1を参照)を表している。従って、同じセクション内において、ライン44aは最も左の2つのHVFETセグメントのゲート部材を表し、ライン44bは最も右の2つのHVFETセグメントのゲート部材を表す。各ゲート部材は1つの端部でのみバスライン(上部又は下部)に接続されている点に更に留意されたい。
【0036】
図8に示されたゲート金属・ルーティングのパターンはまた、格子状ブロックの各列の凡そ半分にわたって延びる垂直ゲート金属スタブライン42を含む。HVFETセグメントの長さがy方向で整列している各セクション内では、ポリシリコンゲート部材の半分が1つのスタブラインに結合され、ポリシリコンゲート部材の他の半分がポリシリコンゲート部材の別のスタブラインに結合される。例えば、図8の上側の列の第2のセクション(左から)は、コンタクト45cを介して左側ゲート金属スタブライン42aに接続されたゲート部材の下側半分(ライン44cで表された)と、並びにコンタクト45dを介して右側ゲート金属スタブライン42bに接続されたゲート部材の上側半分(ライン44dによって表される)を示している。同様に、図8の上側の列での第4のセクション(最も右の)は、ゲート金属スタブライン42cに接続されたゲート部材の下側半分と、ゲート金属スタブライン42dに接続されたゲート部材の上側半分とを示す。水平に整列したセグメントの各ゲート部材は、1つの端部でのみスタブライン(左側又は右側)に接続される点に留意されたい。
【0037】
ゲート金属スタブライン42が、y方向(すなわち水平方向)に整列したこれらのセグメントを有するセクションの半分にわたってのみ延びている理由は、ソースメタルバスラインが各列全体にわたって延びており、各トランジスタセグメントのソース領域に接触できるようにするためである。このことは、図9の実施例によって例証され、この図は、上部及び下部ゲート金属トレース51間のトランジスタセクション36の各列全体に連続して延びる個々のソースバスライン61を有するダイ25を示す(メタルトレース51は、併合したメタルバスライン41及び各列に関連するスタブライン42を表す)。例えば、ソースバスライン61aは、ダイ25上のセクションの上側列全体にわたって連続的に延びて、列内の各HVFETセグメントのためのシリコンピラー17の上部でソース領域14の各々に接触する。その際、ソースバスライン61aは、スタブライン42の間及びその周り、並びにバスライン41の間で「蛇行し」、これらの全ては金属の同じ単層上にパターン形成される。
【0038】
当業者であれば、スタブライン42を各列のほぼ半分にわたって延びることによって、各ソースバスライン61の電流処理能力が最大になる(すなわちライン61のノッチ生成が最小化される)点は理解されるであろう。言い換えれば、スタブライン42が各列の半分以外の距離を垂直方向に(x方向に)延びることにより、スタブライン42の周りのライン61のノッチ生成に起因して、ソースバスライン61全体にわたる電流フローを不必要に抑制又は阻止されることになる。同様に、セクション内のゲート部材の半分を1つのゲート金属バス(又はスタブ)ラインに接続し、他の半分を別のゲート金属バス(又はスタブ)ラインに接続することによって、エレクトロマイグレーション及び抵抗問題が最小化される点を理解されたい。
【0039】
図10は、図9に示された例示的なレイアウトの拡大部分を示しており、これは、ゲート金属トレース51をゲート部材18a及び18bに接続するための1つの実施可能な方式を示す。この実施例において、トレース51をゲート部材18a及び18bの丸みのあるフィンガーチップ部分とそれぞれ接続するバイアコンタクト55a及び55bが示される。コンタクト75を介してソースメタルバス61に接続された、ゲート部材18a及び18bの間に位置するピラー17の上部のソース領域が示されている(明瞭にするために、2つのコンタクト75のみが示されていることは理解される)。代替の実施形態においては、ゲート金属トレース51は、ゲート部材の丸みのあるフィンガーチップ部分に接触するのではなく、当該丸みのあるフィンガーチップ部分の近くのゲート部材18a及び18bの真直ぐな直線部分に沿って接続することができる(図10の実施例においては、瞭にするためにフィールドプレートが示されていない点に留意されたい)。
【0040】
上記の実施形態は特定のデバイスタイプに関連して説明してきたが、多くの修正及び変形が十分に本発明の範囲内に十分にあることを当業者であれば理解するであろう。例えば、HVFETが説明されたが、図示の方法、レイアウト及び構造は、ショットキー、ダイオード、IGBT及びバイポーラ構造を含む他の構造及びデバイスタイプにも等しく適用することができる。従って、当該明細書及び図面は、限定を意味するものではなく例証とみなすべきである。
【符号の説明】
【0041】
15a、15b 誘電領域
17 シリコンピラー
18a、18b ゲート部材
19a、19b フィールドプレート
21 半導体ダイ
30a 上側トランジスタセクション
30b 下側トランジスタセクション
32 ダミーシリコンピラー
【特許請求の範囲】
【請求項1】
基板と、
複数のセクションに編成された複数のトランジスタセグメントと、
を備えたトランジスタであって、
前記各トランジスタセグメントが長さ及び幅を有し、前記各セクションのトランジスタセグメントが前記幅に沿って並列関係で配列され、前記セクションが列及び行の形態で配列され、前記セクション間で前記トランジスタセグメントの長さが第1の横方向と該第1の横方向と直交する第2の横方向とで交互に整列されるように前記各列のセクションが配列されており、前記各トランジスタセグメントが、
前記基板の上面又はその近傍に配置されたソース領域を有する半導体材料のピラーと、
前記ピラーの両側にそれぞれ配置された、前記ピラーによって横方向に囲まれた第1の誘電領域及び前記ピラーを横方向に囲む第2の誘電領域と、
前記第1及び第2の誘電領域内にそれぞれ配置された第1及び第2のフィールドプレートと、
ボディ領域に隣接する前記ピラーの上部又はその近傍で前記第1及び第2の誘電領域内にそれぞれ配置された第1及び第2のゲート部材と、
含み、前記トランジスタが更に、
前記各トランジスタセグメントのソース領域に結合されたソースバスと、各トランジス
タセグメントの前記第1及び第2のゲート部材に結合されたゲートバスとを含む第1の金属層を備える、
ことを特徴とするトランジスタ。
【請求項2】
前記ピラーが、前記第1及び第2の横方向に延びてレーストラック形リング又は楕円を形成する、
ことを特徴とする請求項1に記載のトランジスタ。
【請求項3】
前記ピラーが前記基板を通って垂直に延びており、前記ピラーが更に、
拡張ドレイン領域と、
前記ソース領域と前記拡張ドレイン領域とを垂直方向に分離するボディ領域と、
を更に含む
ことを特徴とする請求項1に記載のトランジスタ。
【請求項4】
前記ゲートバスが各列に関連する上部ライン及び下部ラインを備え、前記第1の横方向で整列された前記セグメントの長さを備えた前記セクションが、前記上部ラインに結合された前記セグメントの第1の半分の前記第1及び第2のゲート部材を有し、前記セグメントの第2の半分の前記第1及び第2のゲート部材が前記下部ラインに結合されている、
ことを特徴とする請求項1に記載のトランジスタ。
【請求項5】
前記ゲートバスが更にスタブラインのペアを備え、前記セグメントの長さが前記第2の横方向で整列された各セクションについて、前記セグメントの第1の半分の前記第1及び第2のゲート部材が前記スタブラインのペアのうちの第1のスタブラインに結合され、前記セグメントの第2の半分の前記第1及び第2のゲート部材が前記スタブラインのペアのうちの第2のスタブラインに結合される、
ことを特徴とする請求項4に記載のトランジスタ。
【請求項6】
前記スタブラインのペアの前記第1のスタブライン及び第2のスタブラインが、各列の凡そ半分にわたって前記第1の横方向に延びる、
ことを特徴とする請求項5に記載のトランジスタ。
【請求項7】
前記上部及び下部ラインが、前記第2の横方向に実質的に整列し、前記スタブラインのうちの前記第1及び第2のスタブラインが、前記第1の横方向に実質的に整列する、
ことを特徴とする請求項5に記載のトランジスタ。
【請求項8】
前記ソースバスが、前記上部及び下部ラインの間の各列の全体にわたって連続的に延びる、
ことを特徴とする請求項4に記載のトランジスタ。
【請求項9】
前記ソースバスが、前記上部及び下部ラインの間の各列の全体にわたり且つ前記スタブラインのペアの前記第1及び第2のスタブラインの周りに連続的に延びる、
ことを特徴とする請求項5に記載のトランジスタ。
【請求項10】
基板と、
複数のセクションに編成された複数のトランジスタセグメントと、
を備えたトランジスタであって、
前記各トランジスタセグメントが長さ及び幅を有し、前記各セクションのトランジスタセグメントが前記幅に沿って並列関係で配列され、前記セクションが列及び行の形態で配列され、前記セクション間で前記トランジスタセグメントの長さが第1の横方向と該第1の横方向と直交する第2の横方向とで交互に整列されるように前記各列のセクションが配列されており、前記各トランジスタセグメントが、
前記基板の上面又はその近傍に配置されたソース領域を有する半導体材料のピラーと、
前記ピラーの両側にそれぞれ配置された、前記ピラーによって横方向に囲まれた第1の誘電領域及び前記ピラーを横方向に囲む第2の誘電領域と、
前記第1及び第2の誘電領域内にそれぞれ配置された第1及び第2のフィールドプレートと、
ボディ領域に隣接する前記ピラーの上部又はその近傍で前記第1及び第2の誘電領域内にそれぞれ配置された第1及び第2のゲート部材と、
含み、前記トランジスタが更に、
前記各トランジスタセグメントのソース領域に結合されたソースバスと、各トランジスタセグメントの前記第1及び第2のゲート部材に結合されたゲートバスとを含む第1の金属層を備え、
前記ゲートバスが各列に関連する上部ライン及び下部ラインを含み、前記第1の横方向に整列された前記セグメントの長さを備えたセクションが各々、前記上部ラインに結合された前記第1及び第2のゲート部材の第1のセットと、前記下部ラインに結合された前記第1及び第2のゲート部材の第2のセットとを有する、
ことを特徴とするトランジスタ。
【請求項11】
前記ピラーが、前記第1及び第2の横方向内に延びてレーストラック形のリング又は楕円を形成する、
ことを特徴とする請求項10に記載のトランジスタ。
【請求項12】
前記第1のセットが、前記セグメントの前記第1及び第2のゲート部材の半分を含む、
ことを特徴とする請求項10に記載のトランジスタ。
【請求項13】
前記ピラーが前記基板を通って垂直に延びており、前記ピラーが更に、
拡張ドレイン領域と、
前記ソース領域と前記拡張ドレイン領域とを垂直方向に分離するボディ領域と、
を含む、
ことを特徴とする請求項10に記載のトランジスタ。
【請求項14】
前記ゲートバスが更に、スタブラインのペアを備え、前記セグメントの長さが前記第2の横方向で整列された各セクションについて、前記第1及び第2のゲート部材の第3のセットが前記スタブラインのペアのうちの第1のスタブラインに結合され、前記第1及び第2のゲート部材の第4のセットが前記スタブラインのペアのうちの第2のスタブラインに結合される、
ことを特徴とする請求項10に記載のトランジスタ。
【請求項15】
前記スタブラインのペアのうちの前記第1のスタブラインが、前記上部ラインに結合され、前記スタブラインのペアのうちの前記第2のスタブラインが、前記下部ラインに結合される、
ことを特徴とする請求項14に記載のトランジスタ。
【請求項16】
前記第3のセットが、前記セグメントの第1及び第2のゲート部材の半分を含む、
ことを特徴とする請求項15に記載のトランジスタ。
【請求項17】
前記ソースバスが、前記上部ラインと下部ラインとの間の各列の全体にわたって連続的に延びる、
ことを特徴とする請求項10に記載のトランジスタ。
【請求項18】
前記ソースバスが、前記上部及び下部ラインの間の各列の全体にわたり且つ前記スタブラインのペアの前記第1及び第2のスタブラインの周りに連続的に延びる、
ことを特徴とする請求項14に記載のトランジスタ。
【請求項19】
基板と、
複数のセクションに編成された複数のトランジスタセグメントと、
を備えたトランジスタであって、
前記各トランジスタセグメントが長さ及び幅を有し、前記各セクションのトランジスタセグメントが前記幅に沿って並列関係で配列され、前記セクションが列及び行の形態で配列され、前記セクション間で前記トランジスタセグメントの長さが第1の横方向と該第1の横方向と直交する第2の横方向とで交互に整列されるように前記各列のセクションが配列されており、前記各トランジスタセグメントが、
前記基板の上面又はその近傍に配置された、半導体材料のレーストラック形ピラーと、
前記ボディ領域に隣接する前記ピラーの両側にそれぞれ配置された第1及び第2のゲート部材と、
含み、前記トランジスタが更に、
前記各トランジスタセグメントのソース領域に結合されたソースバスと、前記各トランジスタセグメントの前記第1及び第2のゲート部材に結合されたゲートバスとを含む第1の金属層を備え、
前記ゲートバスが各列に関連する上部ライン及び下部ラインを含み、前記ソースバスが、前記上部ラインと下部ラインとの間の各列の全体にわたって連続的に延びる、
ことを特徴とするトランジスタ。
【請求項20】
前記第1の横方向に整列した前記セグメントの長さを有するセクションが各々、前記上部ラインに結合された前記第1及び第2のゲート部材の第1のセットと、前記下部ラインに結合された前記第1及び第2のゲート部材の第2のセットとを有する、
ことを特徴とする請求項19に記載のトランジスタ。
【請求項21】
前記ゲートバスが更にスタブラインのペアを備え、前記セグメントの長さが前記第2の横方向で整列された各セクションについて、前記第1及び第2のゲート部材の第3のセットが前記スタブラインのペアのうちの第1のスタブラインに結合され、前記第1及び第2のゲート部材の第4のセットが前記スタブラインのペアのうちの第2のスタブラインに結合される、
ことを特徴とする請求項19に記載のトランジスタ。
【請求項22】
前記スタブラインのペアのうちの前記第1のスタブラインが、前記上部ラインに結合され、前記スタブラインのペアのうちの前記第2のスタブラインが、前記下部ラインに結合される、
ことを特徴とする請求項21に記載のトランジスタ。
【請求項23】
前記第3のセットが、前記セグメントの第1及び第2のゲート部材の半分を含む、
ことを特徴とする請求項21に記載のトランジスタ。
【請求項24】
前記各セグメントが更に、
前記ピラーの両側にそれぞれ配置された、前記ピラーによって横方向に囲まれた第1の誘電領域と、前記ピラーを横方向に囲む第2の誘電領域と、
前記第1及び第2の誘電領域内にそれぞれ配置された第1及び第2のフィールドプレートと、
を備える、
ことを特徴とする請求項19に記載のトランジスタ。
【請求項1】
基板と、
複数のセクションに編成された複数のトランジスタセグメントと、
を備えたトランジスタであって、
前記各トランジスタセグメントが長さ及び幅を有し、前記各セクションのトランジスタセグメントが前記幅に沿って並列関係で配列され、前記セクションが列及び行の形態で配列され、前記セクション間で前記トランジスタセグメントの長さが第1の横方向と該第1の横方向と直交する第2の横方向とで交互に整列されるように前記各列のセクションが配列されており、前記各トランジスタセグメントが、
前記基板の上面又はその近傍に配置されたソース領域を有する半導体材料のピラーと、
前記ピラーの両側にそれぞれ配置された、前記ピラーによって横方向に囲まれた第1の誘電領域及び前記ピラーを横方向に囲む第2の誘電領域と、
前記第1及び第2の誘電領域内にそれぞれ配置された第1及び第2のフィールドプレートと、
ボディ領域に隣接する前記ピラーの上部又はその近傍で前記第1及び第2の誘電領域内にそれぞれ配置された第1及び第2のゲート部材と、
含み、前記トランジスタが更に、
前記各トランジスタセグメントのソース領域に結合されたソースバスと、各トランジス
タセグメントの前記第1及び第2のゲート部材に結合されたゲートバスとを含む第1の金属層を備える、
ことを特徴とするトランジスタ。
【請求項2】
前記ピラーが、前記第1及び第2の横方向に延びてレーストラック形リング又は楕円を形成する、
ことを特徴とする請求項1に記載のトランジスタ。
【請求項3】
前記ピラーが前記基板を通って垂直に延びており、前記ピラーが更に、
拡張ドレイン領域と、
前記ソース領域と前記拡張ドレイン領域とを垂直方向に分離するボディ領域と、
を更に含む
ことを特徴とする請求項1に記載のトランジスタ。
【請求項4】
前記ゲートバスが各列に関連する上部ライン及び下部ラインを備え、前記第1の横方向で整列された前記セグメントの長さを備えた前記セクションが、前記上部ラインに結合された前記セグメントの第1の半分の前記第1及び第2のゲート部材を有し、前記セグメントの第2の半分の前記第1及び第2のゲート部材が前記下部ラインに結合されている、
ことを特徴とする請求項1に記載のトランジスタ。
【請求項5】
前記ゲートバスが更にスタブラインのペアを備え、前記セグメントの長さが前記第2の横方向で整列された各セクションについて、前記セグメントの第1の半分の前記第1及び第2のゲート部材が前記スタブラインのペアのうちの第1のスタブラインに結合され、前記セグメントの第2の半分の前記第1及び第2のゲート部材が前記スタブラインのペアのうちの第2のスタブラインに結合される、
ことを特徴とする請求項4に記載のトランジスタ。
【請求項6】
前記スタブラインのペアの前記第1のスタブライン及び第2のスタブラインが、各列の凡そ半分にわたって前記第1の横方向に延びる、
ことを特徴とする請求項5に記載のトランジスタ。
【請求項7】
前記上部及び下部ラインが、前記第2の横方向に実質的に整列し、前記スタブラインのうちの前記第1及び第2のスタブラインが、前記第1の横方向に実質的に整列する、
ことを特徴とする請求項5に記載のトランジスタ。
【請求項8】
前記ソースバスが、前記上部及び下部ラインの間の各列の全体にわたって連続的に延びる、
ことを特徴とする請求項4に記載のトランジスタ。
【請求項9】
前記ソースバスが、前記上部及び下部ラインの間の各列の全体にわたり且つ前記スタブラインのペアの前記第1及び第2のスタブラインの周りに連続的に延びる、
ことを特徴とする請求項5に記載のトランジスタ。
【請求項10】
基板と、
複数のセクションに編成された複数のトランジスタセグメントと、
を備えたトランジスタであって、
前記各トランジスタセグメントが長さ及び幅を有し、前記各セクションのトランジスタセグメントが前記幅に沿って並列関係で配列され、前記セクションが列及び行の形態で配列され、前記セクション間で前記トランジスタセグメントの長さが第1の横方向と該第1の横方向と直交する第2の横方向とで交互に整列されるように前記各列のセクションが配列されており、前記各トランジスタセグメントが、
前記基板の上面又はその近傍に配置されたソース領域を有する半導体材料のピラーと、
前記ピラーの両側にそれぞれ配置された、前記ピラーによって横方向に囲まれた第1の誘電領域及び前記ピラーを横方向に囲む第2の誘電領域と、
前記第1及び第2の誘電領域内にそれぞれ配置された第1及び第2のフィールドプレートと、
ボディ領域に隣接する前記ピラーの上部又はその近傍で前記第1及び第2の誘電領域内にそれぞれ配置された第1及び第2のゲート部材と、
含み、前記トランジスタが更に、
前記各トランジスタセグメントのソース領域に結合されたソースバスと、各トランジスタセグメントの前記第1及び第2のゲート部材に結合されたゲートバスとを含む第1の金属層を備え、
前記ゲートバスが各列に関連する上部ライン及び下部ラインを含み、前記第1の横方向に整列された前記セグメントの長さを備えたセクションが各々、前記上部ラインに結合された前記第1及び第2のゲート部材の第1のセットと、前記下部ラインに結合された前記第1及び第2のゲート部材の第2のセットとを有する、
ことを特徴とするトランジスタ。
【請求項11】
前記ピラーが、前記第1及び第2の横方向内に延びてレーストラック形のリング又は楕円を形成する、
ことを特徴とする請求項10に記載のトランジスタ。
【請求項12】
前記第1のセットが、前記セグメントの前記第1及び第2のゲート部材の半分を含む、
ことを特徴とする請求項10に記載のトランジスタ。
【請求項13】
前記ピラーが前記基板を通って垂直に延びており、前記ピラーが更に、
拡張ドレイン領域と、
前記ソース領域と前記拡張ドレイン領域とを垂直方向に分離するボディ領域と、
を含む、
ことを特徴とする請求項10に記載のトランジスタ。
【請求項14】
前記ゲートバスが更に、スタブラインのペアを備え、前記セグメントの長さが前記第2の横方向で整列された各セクションについて、前記第1及び第2のゲート部材の第3のセットが前記スタブラインのペアのうちの第1のスタブラインに結合され、前記第1及び第2のゲート部材の第4のセットが前記スタブラインのペアのうちの第2のスタブラインに結合される、
ことを特徴とする請求項10に記載のトランジスタ。
【請求項15】
前記スタブラインのペアのうちの前記第1のスタブラインが、前記上部ラインに結合され、前記スタブラインのペアのうちの前記第2のスタブラインが、前記下部ラインに結合される、
ことを特徴とする請求項14に記載のトランジスタ。
【請求項16】
前記第3のセットが、前記セグメントの第1及び第2のゲート部材の半分を含む、
ことを特徴とする請求項15に記載のトランジスタ。
【請求項17】
前記ソースバスが、前記上部ラインと下部ラインとの間の各列の全体にわたって連続的に延びる、
ことを特徴とする請求項10に記載のトランジスタ。
【請求項18】
前記ソースバスが、前記上部及び下部ラインの間の各列の全体にわたり且つ前記スタブラインのペアの前記第1及び第2のスタブラインの周りに連続的に延びる、
ことを特徴とする請求項14に記載のトランジスタ。
【請求項19】
基板と、
複数のセクションに編成された複数のトランジスタセグメントと、
を備えたトランジスタであって、
前記各トランジスタセグメントが長さ及び幅を有し、前記各セクションのトランジスタセグメントが前記幅に沿って並列関係で配列され、前記セクションが列及び行の形態で配列され、前記セクション間で前記トランジスタセグメントの長さが第1の横方向と該第1の横方向と直交する第2の横方向とで交互に整列されるように前記各列のセクションが配列されており、前記各トランジスタセグメントが、
前記基板の上面又はその近傍に配置された、半導体材料のレーストラック形ピラーと、
前記ボディ領域に隣接する前記ピラーの両側にそれぞれ配置された第1及び第2のゲート部材と、
含み、前記トランジスタが更に、
前記各トランジスタセグメントのソース領域に結合されたソースバスと、前記各トランジスタセグメントの前記第1及び第2のゲート部材に結合されたゲートバスとを含む第1の金属層を備え、
前記ゲートバスが各列に関連する上部ライン及び下部ラインを含み、前記ソースバスが、前記上部ラインと下部ラインとの間の各列の全体にわたって連続的に延びる、
ことを特徴とするトランジスタ。
【請求項20】
前記第1の横方向に整列した前記セグメントの長さを有するセクションが各々、前記上部ラインに結合された前記第1及び第2のゲート部材の第1のセットと、前記下部ラインに結合された前記第1及び第2のゲート部材の第2のセットとを有する、
ことを特徴とする請求項19に記載のトランジスタ。
【請求項21】
前記ゲートバスが更にスタブラインのペアを備え、前記セグメントの長さが前記第2の横方向で整列された各セクションについて、前記第1及び第2のゲート部材の第3のセットが前記スタブラインのペアのうちの第1のスタブラインに結合され、前記第1及び第2のゲート部材の第4のセットが前記スタブラインのペアのうちの第2のスタブラインに結合される、
ことを特徴とする請求項19に記載のトランジスタ。
【請求項22】
前記スタブラインのペアのうちの前記第1のスタブラインが、前記上部ラインに結合され、前記スタブラインのペアのうちの前記第2のスタブラインが、前記下部ラインに結合される、
ことを特徴とする請求項21に記載のトランジスタ。
【請求項23】
前記第3のセットが、前記セグメントの第1及び第2のゲート部材の半分を含む、
ことを特徴とする請求項21に記載のトランジスタ。
【請求項24】
前記各セグメントが更に、
前記ピラーの両側にそれぞれ配置された、前記ピラーによって横方向に囲まれた第1の誘電領域と、前記ピラーを横方向に囲む第2の誘電領域と、
前記第1及び第2の誘電領域内にそれぞれ配置された第1及び第2のフィールドプレートと、
を備える、
ことを特徴とする請求項19に記載のトランジスタ。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2013−80976(P2013−80976A)
【公開日】平成25年5月2日(2013.5.2)
【国際特許分類】
【出願番号】特願2013−19567(P2013−19567)
【出願日】平成25年2月4日(2013.2.4)
【分割の表示】特願2008−64895(P2008−64895)の分割
【原出願日】平成20年2月15日(2008.2.15)
【出願人】(501315784)パワー・インテグレーションズ・インコーポレーテッド (125)
【公開日】平成25年5月2日(2013.5.2)
【国際特許分類】
【出願日】平成25年2月4日(2013.2.4)
【分割の表示】特願2008−64895(P2008−64895)の分割
【原出願日】平成20年2月15日(2008.2.15)
【出願人】(501315784)パワー・インテグレーションズ・インコーポレーテッド (125)
[ Back to top ]