無線通信用半導体装置
【課題】電力漏れを低減し、電力効率の向上を実現可能な無線通信用半導体装置を提供する。
【解決手段】例えば、外部端子Ｐｔｐ，Ｐｔｍに、アンテナＡＮＴを駆動するアンテナドライバ部ＡＤＲＶと、ＡＮＴからの入力電力を整流する整流部ＲＥＣＴを接続する。ＡＤＲＶは、プルアップ用ＰＭＯＳトランジスタＭＰｕｐ，ＭＰｕｍと、プルダウン用ＮＭＯＳトランジスタＭＮｄｐ，ＭＮｄｍを含んでいる。ＲＥＣＴでは、全波整流回路ＦＷＲＣＴによって生成された電源が昇圧回路ＵＰＣによって昇圧される。例えば、バッテリーからの電源電圧（ｔｘｖｃｃ）の供給が停止した際には、ＵＰＣによって昇圧した電源電圧（ｖｃｃｒｅｃｔ２）がＭＰｕｐ，ＭＰｕｍのバルクに供給される。
【解決手段】例えば、外部端子Ｐｔｐ，Ｐｔｍに、アンテナＡＮＴを駆動するアンテナドライバ部ＡＤＲＶと、ＡＮＴからの入力電力を整流する整流部ＲＥＣＴを接続する。ＡＤＲＶは、プルアップ用ＰＭＯＳトランジスタＭＰｕｐ，ＭＰｕｍと、プルダウン用ＮＭＯＳトランジスタＭＮｄｐ，ＭＮｄｍを含んでいる。ＲＥＣＴでは、全波整流回路ＦＷＲＣＴによって生成された電源が昇圧回路ＵＰＣによって昇圧される。例えば、バッテリーからの電源電圧（ｔｘｖｃｃ）の供給が停止した際には、ＵＰＣによって昇圧した電源電圧（ｖｃｃｒｅｃｔ２）がＭＰｕｐ，ＭＰｕｍのバルクに供給される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信用半導体装置に関し、特に、携帯電話機においてＮＦＣ（Near Field Communication）機能を実現する無線通信用半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、特許文献１には、アンテナコイルの両端に対して、整流回路と、２個の復調回路と、変調回路が並列接続された非接触ＩＣカードが示されている。また、特許文献２には、アンテナコイルに対して、整流回路および信号受信ノードを接続するか、送信ノードを接続するかを選択可能な非接触データ記憶システムが示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１７２８０６号公報
【特許文献２】特開平５−２９８４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、日本を代表として海外においても、携帯電話システムにＮＦＣ（Near Field Communication）機能の搭載が進んでいる。携帯電話システムに搭載されるＮＦＣ機能では、携帯電話システムがＩＣカード（ＵＩＣＣ：Universal Integrated Circuit Card）として動作するカードモードと、リーダライタ（ＲＷ）として動作するＲＷモードが存在する。このカードモードならびにＲＷモードとしての無線通信動作は、携帯電話システム内に搭載された無線通信用の半導体チップ（ＮＦＣチップと呼ぶ）によって実現される。
【０００５】
ここで、ＩＣカードは、ＲＷから出力される磁界から電力供給を受けて動作を行うため、基本的に、ＩＣカード自体には電池などを搭載する必要は無い。しかし、携帯電話システムに搭載されるＮＦＣチップは、通常、電池等の外部電源が不可欠となる。例えば、ＲＷモードで動作する際には、外部から入力される磁界が無いため、外部電源からの電力供給を受ける必要がある。また、カードモードで動作する際にも、一般的な単機能のＩＣカード（例えばＳｕｉｃａ（登録商標）カード）と異なり、多機能（例えばＳｕｉｃａ（登録商標）カードとＥｄｙ（登録商標）カードの実現）が必要とされ、消費電力の増大と共に磁界からの電力供給では不足する恐れがある。更に、カードモードで動作する際、ＮＦＣチップは、携帯電話システムのセキュリティを保つ必要性などから携帯電話システム内の他のチップ（ＵＩＭ（User Identity Module）チップ等）を駆動する必要性があり、ＮＦＣチップ自体が磁界からの電力供給で動作しても、システムとして動作しないということも起こり得る。
【０００６】
しかし、ＮＦＣチップがカードモードで動作する際にも外部電源が不可欠であるものとすると、実使用上の問題が生じる恐れがある。例えば、携帯電話システムに搭載されたＳｕｉｃａ（登録商標）機能で電車に乗った後、携帯電話システムの電池が消耗し、Ｓｕｉｃａ（登録商標）機能が使用できなくなった場合、改札を通過することが出来なくなってしまう。そのほかにも、ＮＦＣ機能が社会インフラとしての重要性を増すに従って、電池等の外部電源に頼ったシステムでは問題があるということになってきている。
【０００７】
このような問題を解決するため、例えば、Ｌｏｗバッテリーモードに対応したＮＦＣチップが考えられる。これは、携帯電話システムのシステム自体が動作できなくなる電圧より低い電圧でもＮＦＣチップの動作を可能にするものである。すなわち、携帯電話システムの電池が消耗し、電池の出力電圧が低下すると、システム自体が停止する。携帯電話システムは、実際に使用（通話、メール等）しているとき以外も、基地局と通信を行っており、電池の消耗が激しい。したがって、システム自体が停止すると、それ以上の電池の消耗がほぼ抑えられ、ＮＦＣ機能をこの状態でも動作可能なように構成することで、ＮＦＣ機能としての電池寿命を格段に延ばすことが出来る。
【０００８】
しかしながら、Ｌｏｗバッテリーモードを用いた場合、ＮＦＣ機能としての電池寿命を長くすることは可能であるが、無限ではないため本質的な解決が図れる訳ではない。携帯電話システムのシステム自体が停止しているといっても、漏れ電流による電池の消耗、電池の自己放電などで、電池の電圧は徐々に下がっていき最後にはＬｏｗバッテリーモードでも対応不可になる。また、携帯電話システムで使用される電池（リチウム電池等）は、過放電が起こると２次電池としての機能が損なわれるため、Ｌｏｗバッテリーモードで対応不可になるまで電池の電圧が下がった際には完全に電池の出力を遮断する必要がある。この場合、２段階の閾値電圧が必要となるため、携帯電話システムの構成が複雑化する恐れがある。
【０００９】
そこで、ＮＦＣチップにアンテナから入力電力を整流することで電力生成を行う機能を設け、携帯電話システムのバッテリーからの電力供給が行われない場合でも使用できる（バッテリーレス動作）システムが望まれる。この際には、前述したように、ＮＦＣチップがそれ以外のチップ（ＵＩＭチップ等）を駆動する必要性があるため、電力生成機能には、例えば高効率化等が求められる。図２３は、本発明の前提として検討した無線通信用半導体装置において、その構成の一例を示す概略図である。図２３に示す無線通信用半導体装置（ＮＦＣチップ）ＮＦＣＩＣ’は、整流回路ＲＥＣＴＣ’、受信ブロックＲＸＢＫ、および送信ブロックＴＸＢＫ’を備えている。
【００１０】
ＴＸＢＫ’は、送信用の外部端子Ｐｔｐ，Ｐｔｍならびに外部のインピーダンス整合回路ＭＡＣＨを介して外部のアンテナＡＮＴに結合される。ＡＮＴは、インダクタやＱ値調整用の抵抗等から構成される。ＲＸＢＫは、受信用の外部端子Ｐｒｐ，Ｐｒｎ、振幅制限用の外部抵抗Ｒｒｐ，Ｒｒｎ、ならびに直流カット用の外部容量Ｃｒｐ，Ｃｒｎを介してＡＮＴに結合される。ＲＥＣＴＣ’は、電力入力用の外部端子Ｐｖｐ，Ｐｖｎならびに直流カット用の外部容量Ｃｖｐ，Ｃｖｎを介してＡＮＴに結合される。ＮＦＣＩＣ’は、ＲＷモードで動作する場合、バッテリー（図示せず）によって動作し、ＴＸＢＫ’からＡＮＴに向けて送信信号を出力し、またＡＮＴからの入力信号をＲＸＢＫで受信する。一方、ＮＦＣＩＣ’は、バッテリーレスモード（バッテリーの電力を用いずにカード動作するモード）で動作する場合、外部のＲＷからＡＮＴに供給された入力電力を用いてＲＥＣＴＣ’が電力を生成し、当該電力を用いてＲＸＢＫやＴＸＢＫ’が動作する。具体的には、ＲＸＢＫがＡＮＴからの入力信号を適宜処理することで外部のＲＷからの命令を認識し、また、ＮＦＣＩＣ’が外部のＲＷに向けて返信を行う際には、ＴＸＢＫ’がＰｔｐとＰｔｍ間の負荷を変調し、これに伴いＡＮＴに生じた磁界の変化を外部のＲＷに認識させる。
【００１１】
しかしながら、図２３のような構成を用いた場合、次のようなことが懸念される。まず、整流回路ＲＥＣＴＣ’に伴う外部端子Ｐｖｐ，Ｐｖｎの増加が挙げられる。この端子は、電力用の端子であるため、チップ内部の配線も含めて面積増大（コスト増大）に対する影響が大きい。次に、電力漏れに伴う電力効率の低下が挙げられる。外部端子Ｐｔｐ，ＰｔｍからＡＮＴまでは、ＮＦＣＩＣ’の送信時におけるロスを低減するため、インピーダンスが十分に整合されるように設計される。また、ＡＮＴから外部端子Ｐｖｐ，Ｐｖｎまでも、入力電力のロスを低減するためインピーダンスが十分に整合されるように設計される。ただし、これらを両立させると、ＲＷモードにおいては、ＮＦＣＩＣ’からの送信電力が整流回路ＲＥＣＴＣ’側に漏洩してしまい、アンテナ駆動用トランジスタの効率が落ちる恐れがある。逆に、バッテリーレスモードでは、ＡＮＴからの入力電力がＴＸＢＫ’側に漏洩してしまい、整流効率が落ちる恐れがある。
【００１２】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、電力漏れを低減し、電力効率の向上を実現可能な無線通信用半導体装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１４】
本実施の形態による無線通信用半導体装置は、アンテナ接続用端子となる第１端子と、第１端子を外部電源となる第１電源電圧でプルアップするｐチャネル型の第１ＭＩＳＦＥＴと、第１端子を外部電源となる第２電源電圧でプルダウンするｎチャネル型の第２ＭＩＳＦＥＴと、第１端子に接続された整流回路部とを備える。整流回路部は、アンテナを介して第１端子に入力された交流信号を用いて、第１電源電圧よりも高くかつ前記交流信号の最大振幅時に第１端子に生じる高電位側の電圧値よりも高い電圧値を持つ第３電源電圧を生成する。そして、この第３電源電圧は、第１ＭＩＳＦＥＴのバルク電圧として使用される。これによって、第１ＭＩＳＦＥＴの寄生ＰＮＰバイポーラトランジスタを通して第１端子の整流用電力が接地電源電圧に漏れることを防止することができ、電力効率の向上が図れる。
【００１５】
また、本実施の形態による無線通信用半導体装置は、更に、第２ＭＩＳＦＥＴが３重ウエル構造を備え、３重ウエル構造内の中間層となるｎ型の半導体層に第２電源電圧と同電位の電圧レベルが供給されるものとなっている。これによって、第２ＭＩＳＦＥＴの寄生ＮＰＮバイポーラトランジスタを通して、電源から第１端子に電流が漏れることを防止することができ、電力効率の向上が図れる。
【００１６】
そして、これらによって、アンテナ駆動用の端子と整流用の端子を第１端子で兼用できるようになることから、アンテナ駆動用の端子と整流用の端子を分離する場合と比較して、面積やコストの低減が図れ、加えて、各端子間での電力漏れが無くなることから電力効率の向上が図れる。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、リーダライタ機能とＩＣカード等の機能を兼ね備えた無線通信用半導体装置において、電力漏れを低減し、電力効率の向上が実現可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態による無線通信用半導体装置において、その全体構成の一例を示す概略図である。
【図２】（ａ）〜（ｃ）は、図１の無線通信用半導体装置において、アンテナ駆動用の外部端子に整流部を単純に接続した場合の問題点を示す説明図である。
【図３】図１の無線通信用半導体装置において、その主要部の詳細な構成例を示す回路ブロック図である。
【図４】（ａ）〜（ｃ）は、図３の無線通信用半導体装置において、そのバッテリーレスモード時の動作例を示す説明図である。
【図５】本発明の一実施の形態による無線通信用半導体装置において、それを適用した携帯電話システムの構成例を示すブロック図である。
【図６】図１の無線通信用半導体装置における全体のより詳細な構成例を示すブロック図である。
【図７】図６の無線通信用半導体装置において、その送信ブロックの詳細な構成例を示すブロック図である。
【図８】図７の送信ブロックにおいて、そのアンテナドライバ部の詳細な構成例を示す回路図である。
【図９】図８の補足図である。
【図１０】図７の送信ブロックにおいて、そのアンテナドライバ駆動部の詳細な構成例を示す回路図である。
【図１１】図１０のアンテナドライバ駆動部の動作例を示すものであり、（ａ）はＲＷモード時における波形図、（ｂ）はカードモード（バッテリーレスモード）時における波形図を示すものである。
【図１２】図７の送信ブロックにおいて、その送信制御部の詳細な構成例を示す回路図である。
【図１３】図７の送信ブロックにおいて、その整流部の詳細な構成例を示す回路図である。
【図１４】図７の送信ブロックにおいて、その整流レギュレータおよび整流レギュレータドライバの詳細な構成例を示す回路図である。
【図１５】図１４の整流レギュレータにおけるスタートアップ回路の動作例を示す説明図である。
【図１６】図１４の整流レギュレータにおいて、そのロジック回路部の動作例を示す真理値表である。
【図１７】図７の送信ブロックにおいて、そのクロック抽出部の詳細な構成例を示す回路図である。
【図１８】図７の送信ブロックにおけるキャリア検出部の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。
【図１９】図７の送信ブロックにおいて、その内部電流源の詳細な構成例を示す回路図である。
【図２０】図６の電源制御部において、その主要部の詳細な構成例を示す回路図である。
【図２１】図２０の補足図である。
【図２２】図２０の他の補足図である。
【図２３】本発明の前提として検討した無線通信用半導体装置において、その構成の一例を示す概略図である。
【図２４】図３の比較例として検討したプルアップ用ＰＭＯＳトランジスタの構成例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
《ＮＦＣチップ全体の概略構成》
図１は、本発明の一実施の形態による無線通信用半導体装置において、その全体構成の一例を示す概略図である。図１に示す無線通信用半導体装置（ＮＦＣチップ）ＮＦＣＩＣは、送信ブロックＴＸＢＫおよび受信ブロックＲＸＢＫを備え、ＴＸＢＫ内に整流部ＲＥＣＴが備わった構成となっている。ＴＸＢＫは、送信用（アンテナ駆動用）の外部端子Ｐｔｐ，Ｐｔｍならびに外部のインピーダンス整合回路ＭＡＣＨを介して外部のアンテナＡＮＴに結合される。ＡＮＴは、インダクタやＱ値調整用の抵抗等から構成される。ＲＸＢＫは、受信用の外部端子Ｐｒｐ，Ｐｒｎ、振幅制限用の外部抵抗Ｒｒｐ，Ｒｒｎ、ならびに直流カット用の外部容量Ｃｒｐ，Ｃｒｎを介してＡＮＴに結合される。ＮＦＣＩＣは、バッテリー（図示せず）の電力を用いてリーダライタ（ＲＷ）として動作するＲＷモードと、ＩＣカードとして動作するカードモードおよびバッテリーレスモードとを備えている。カードモードでは、バッテリーの電力を用いるが、バッテリーレスモードではバッテリーの電力を用いない。
【００２４】
ＴＸＢＫは、整流部ＲＥＣＴとアンテナドライバ部ＡＤＲＶを備えている。ＲＷモードのライト時（送信時）には、ＴＸＢＫ内のＡＤＲＶが、Ｐｔｐ，Ｐｔｍに向けて送信信号（ｔｐ，ｔｍ）を出力し、それがＭＡＣＨを介してＡＮＴから出力される。ＲＷモードのリード時（受信時）には、ＡＮＴからの入力信号（相手先からの返信信号）がＣｒｐ，Ｃｒｎ等を介してＰｒｐ，Ｐｒｎに伝送され、それをＲＸＢＫが受信信号（ｒｘｉｎｐ，ｒｘｉｎｎ）として適宜処理する。一方、バッテリーレスモードで動作する場合、外部のリーダライタ（ＲＷ）からＡＮＴに供給された入力電力がＰｔｐ，Ｐｔｍに電力信号（ｔｐ，ｔｍ）として伝送され、これを用いてＲＥＣＴが電力を生成し、当該電力を用いてＲＸＢＫやＡＤＲＶが動作する。具体的には、ＲＸＢＫがＡＮＴからの入力信号を適宜処理することで外部のＲＷからの命令を認識し、また、ＮＦＣＩＣが外部のＲＷに向けて返信を行う際には、ＡＤＲＶが、ＰｔｐとＰｔｍ間の負荷を変調し、これに伴いＡＮＴに生じた磁界の変化を外部のＲＷに認識させる。なお、カードモードで動作する場合は、ＲＸＢＫやＡＤＲＶの動作電力がバッテリーに代わることを除いて前述したバッテリーレスモードと同様である。
【００２５】
このような構成例を用いると、前述した図２３の構成例と比較して、外部端子数を削減できることがＮＦＣチップ（ならびにそれを適用したシステム）の小型化や低コスト化が図れる。更に、図２３で述べたような、ＲＷモードの送信時におけるアンテナドライバ部ＡＤＲＶでの送信電力漏れや、バッテリーレスモード時においてＡＮＴからの入力電力が整流部ＲＥＣＴではなくＡＤＲＶ側に漏れるのを低減することができる。
【００２６】
前者のＡＤＲＶでの送信電力漏れに関して説明すると、図２３のような構成例を用いた場合、例えば、外部端子Ｐｖｐ，Ｐｖｎを無負荷状態（開放状態）などに設定できれば送信電力漏れ（有効電力のロス）を低減することができる。しかし、実際には、仮にＰｖｐ，Ｐｖｎを無負荷状態などにすると、例えば外付け部品のＬＣ共振等によってＰｖｐ，Ｐｖｎにおける振幅が過大となりトランジスタの耐圧を超える恐れがある。したがって、実際には、何らかの抵抗負荷によって振幅を制限する必要があり、有効電力のロスが生じてしまう。また、Ｐｔｐ，ＰｔｍからＰｖｐ，Ｐｖｎに到るまでの各種外付け部品には、実際には抵抗成分が存在するため、これによっても有効電力のロスが生じ得る。
【００２７】
そこで、図１の構成例のように、送信用（アンテナ駆動用）の外部端子Ｐｔｐ，Ｐｔｍを整流用の外部端子として兼用させると、ＲＷモード時には、例えば整流部ＲＥＣＴがオフ状態となることで、送信電力漏れ（有効電力のロス）を低減することができる。すなわち、ＲＷモード時にはＰｔｐ，Ｐｔｍの電位は、内部回路によって駆動され、電源電圧もしくは接地電圧にされる。よって、Ｐｔｐ，Ｐｔｍの電位は接地電源電圧から電源電圧までに制限される。ダイオードブリッジを使用した整流回路によって生成された整流電源は、原理的に入力振幅を越えることはできない。よって、整流電源を開放とするとある程度の電位に達した後は、整流動作が行われなくなるため、整流部ＲＥＣＴがオフとなる。この際に、トランジスタの耐圧に関しては、ＲＷモード時には、前記のとおりＰｔｐ，Ｐｔｍに対して自らが送信電力を発生しているため、アンテナドライバ部ＡＤＲＶの電源電圧を超えることはない。
【００２８】
一方、後者のバッテリーレスモード時に関しても同様に、アンテナドライバ部ＡＤＲＶをオフ状態に制御することで、整流部ＲＥＣＴがアンテナ駆動用の外部端子Ｐｔｐ，Ｐｔｍに入力された電力をロス無く整流することができる。ただし、単純に、外部端子Ｐｔｐ，Ｐｔｍに整流部ＲＥＣＴを接続しただけでは、図２に説明するように、整流動作時にＴＸＢＫ内で大きな電力漏れが生じる場合がある。本実施の形態による無線通信用半導体装置では、この問題を見出すと共に、それに対して対策（詳細は後述）を行ったことが主要な特徴の一つとなっている。
【００２９】
《送信ブロックのおける問題点の一例》
図２（ａ）〜（ｃ）は、図１の無線通信用半導体装置において、アンテナ駆動用の外部端子に整流部を単純に接続した場合の問題点を示す説明図である。図２（ａ）では、バッテリーレスモード時において、アンテナドライバ部ＡＤＲＶ内のプルアップ用ＰＭＯＳトランジスタの状態が模式的に示されている。この例では、プルアップ用ＰＭＯＳトランジスタは、図２（ａ）、（ｃ）に示すように、整流部ＲＥＣＴ内の全波整流回路ＦＷＲＣＴによって生成された電源電圧（ｖｃｃｒｆ（例えば２．７Ｖ））でオフにされている。バッテリーレスモード時なので、アンテナ駆動用としてバッテリーから供給される外部電源電圧（ｔｘｖｃｃ）は０Ｖである。この時、ｖｃｃｒｆは電力信号（ｔｐ，ｔｍ）を整流して得られるため、図２（ｃ）に示すように、ｔｐ，ｔｍの電位はｖｃｃｒｆを超えることがある。この場合、プルアップ用ＰＭＯＳトランジスタは、ｔｐ，ｔｍをソース、ｔｘｖｃｃをドレインとして動作する。このとき、「ｔｐ（又はｔｍ）−ｖｃｃｒｆ＞Ｖｔｈｐ」であれば、ｔｐ，ｔｍからｔｘｖｃｃ（＝０Ｖ）に電流が逆流し、整流動作が阻害される。
【００３０】
また、図２（ａ）に示すように、プルアップ用ＰＭＯＳトランジスタには、ｐ＋型拡散層（ｐ＋）をエミッタ、ｎ型ウエル（ｎｗｅｌｌ）をベース、ｐ型半導体基板（ｐｓｕｂ）をコレクタとする寄生ＰＮＰバイポーラトランジスタが存在する。ｐ＋型拡散層（ｐ＋）にはｔｐ，ｔｍが印加され、ｐ型半導体基板（ｐｓｕｂ）にはｔｘｖｃｃに対する接地電源電圧ｔｘｖｓｓ（＝０Ｖ）が印加される。通常時では、ｎ型ウエル（ｎｗｅｌｌ）に最高電位であるｖｃｃｒｆをプルアップ用ＰＭＯＳトランジスタのバックバイアス（バルク電圧）として供給することで問題は生じない。しかしながら、実際には、図２（ｃ）に示すように、「ｔｐ（又はｔｍ）−ｖｃｃｒｆ＞０．６Ｖ」になり得るため、寄生ＰＮＰバイポーラトランジスタがオンとなり、ｔｐ，ｔｍからｐ型基板（ｐｓｕｂ）の電位となるｔｘｖｓｓ（＝０Ｖ）に電流が流れ、整流動作を阻害する。
【００３１】
また、図２（ｂ）に示すように、同様の問題がアンテナドライバ部ＡＤＲＶ内のプルダウン用ＮＭＯＳトランジスタ側でも起こる。図２（ｂ）では、バッテリーレスモード時において、ＡＤＲＶ内のプルダウン用ＮＭＯＳトランジスタの状態が模式的に示されている。この例では、プルダウン用ＮＭＯＳトランジスタは、接地電源電圧（ｔｘｖｓｓ（＝０Ｖ））でオフにされている。現在のＣＭＯＳプロセスでは、３重ウエル構造が基本となっており、プルダウン用ＮＭＯＳトランジスタのｐ型ウエル（ｐｗｅｌｌ）は、それを覆うディープｎ型ウエル（ｄｅｅｐ ｎｗｅｌｌ）によってｐ型半導体基板（ｐｓｕｂ）から分離されている。この場合、プルダウン用ＮＭＯＳトランジスタには、ｎ＋型拡散層（ｎ＋）をエミッタ、ｐ型ウエル（ｐｗｅｌｌ）をベース、ディープｎ型ウエル（ｄｅｅｐ ｎｗｅｌｌ）をコレクタとする寄生ＮＰＮバイポーラトランジスタが存在する。
【００３２】
ｎ＋型拡散層（ｎ＋）にはｔｐ，ｔｍが印加され、ｐ型ウエル（ｐｗｅｌｌ）にはプルダウン用ＮＭＯＳトランジスタのバックバイアス（バルク電圧）として最低電位であるｔｘｖｓｓ（＝０Ｖ）が印加される。一般的に、ディープｎ型ウエル（ｄｅｅｐ ｎｗｅｌｌ）は、電源電圧（ｖｃｃｒｆ）に接続される。しかしながら、図２（ｃ）に示すように、整流動作を行っているとき、ｔｐ，ｔｍは−０．６Ｖ程度まで低下することがある。そうすると、寄生ＮＰＮバイポーラトランジスタのコレクタに大電流が流れ、ｖｃｃｒｆから電流を引き抜いてしまう。
【００３３】
このように、アンテナ駆動用の外部端子Ｐｔｐ（信号ｔｐ），Ｐｔｍ（信号ｔｍ）に整流部ＲＥＣＴを単純に接続した場合、バッテリーレスモード時においてＰｔｐ，Ｐｔｍとアンテナドライバ部ＡＤＲＶ内のトランジスタとの間でリークパスが生成されるため、ＲＥＣＴの動作が阻害されることになる。なお、例えば図２３のような構成例を用いた場合には、整流用の外部端子（Ｐｖｎ，Ｐｖｐ）とアンテナ駆動用のＰｔｐ，Ｐｔｍが外部容量Ｃｖｐ，Ｃｖｎ等で分離されており、Ｐｖｎ，Ｐｖｐにアンテナドライバ部が直接接続される訳ではないため図２のような問題は生じない。ただし、図２３の構成例では前述したように他の問題があるため、図１の構成例において図２の問題を解決することが望まれる。
【００３４】
《ＮＦＣチップ（主要部）の概略構成》
図３は、図１の無線通信用半導体装置において、その主要部の詳細な構成例を示す回路ブロック図であり、図２で述べた問題点を解決する構成例である。図３に示すＮＦＣチップＮＦＣＩＣは、送信ブロックＴＸＢＫ内に、整流部ＲＥＣＴ、アンテナドライバ部ＡＤＲＶ、整流レギュレータドライバＲＣＴＲＧＤＲＶ、および整流レギュレータＲＥＣＴＲＥＧを備えている。
【００３５】
整流部ＲＥＣＴは、全波整流回路ＦＷＲＣＴ、昇圧回路ＵＰＣ、スイッチＳＷ１ａ，ＳＷ１ｂ、および容量Ｃｍ，Ｃｐを含んでいる。ＦＷＲＣＴは、アンテナＡＮＴから入力された電力信号（ｔｐ，ｔｍ）を接地電源電圧を基準として全波整流することで電源電圧（ｖｃｃｒｅｃｔ）を生成する。ＵＰＣは、前述した電力信号（ｔｐ，ｔｍ）をＣｍ，Ｃｐを介して受け、それをＦＷＲＣＴからの電源電圧（ｖｃｃｒｅｃｔ）を基準として全波整流することで電源電圧（ｖｃｃｒｅｃｔ２）を生成する。ＳＷ１ａ，ＳＷ１ｂは、相補的にオン・オフが制御され、バッテリーレスモードの場合には電源電圧（ｖｃｃｒｆ）としてｖｃｃｒｅｃｔを出力し、そうでない場合（カードモード、ＲＷモード）にはｖｃｃｒｆとしてバッテリーからの電源電圧（ｍｖｄｄ）を出力する。
【００３６】
アンテナドライバ部ＡＤＲＶは、ＰＭＯＳトランジスタＭＰｕｐ，ＭＰｕｍ、ＮＭＯＳトランジスタＭＮｄｐ，ＭＮｄｍ、およびスイッチＳＷ２ａ，ＳＷ２ｂを含んでいる。ＭＰｕｐは、アンテナＡＮＴの一端（外部端子Ｐｔｐ）をバッテリーからのアンテナ駆動用電源電圧（ｔｘｖｃｃ）でプルアップし、ＭＮｄｐはＰｔｐをバッテリーからのアンテナ駆動用接地電源電圧（ｔｘｖｓｓ）でプルダウンする。ＭＰｕｍは、ＡＮＴの他端（外部端子Ｐｔｍ）をｔｘｖｃｃでプルアップし、ＭＮｄｐはＰｔｍをｔｘｖｓｓでプルダウンする。ＳＷ２ａ，ＳＷ２ｂは、相補的に動作し、バッテリーレスモードの際には整流部ＲＥＣＴからの昇圧電源電圧（ｖｃｃｒｅｃｔ２）をＭＰｕｐ，ＭＰｕｍのバックバイアス（バルク電圧）として供給し、そうでない場合（カードモード、ＲＷモード）にはｔｘｖｃｃをＭＰｕｐ，ＭＰｕｍのバックバイアスとして供給する。
【００３７】
整流レギュレータＲＥＣＴＲＥＧは、オペアンプ回路ＯＰＡＭＰ１０を含み、整流レギュレータドライバＲＣＴＲＧＤＲＶは、ＮＭＯＳトランジスタＭＮｒｇを含む。ＯＰＡＭＰ１０は、電源電圧（ｖｃｃｒｆ）の抵抗分圧値と基準電圧（ｂｇｒ０８）を比較し、その比較結果でＭＮｒｇのゲートを駆動する。ＭＮｒｇは、ソースが接地電源電圧に、ドレインが電源電圧（ｖｃｃｒｅｃｔ）に接続される。したがって、例えば、ｖｃｃｒｆが所定の電圧（例えば２．７Ｖ）よりも高い場合、ＯＰＡＭＰ１０は、ＭＮｒｇを介してｖｃｃｒｅｃｔの電圧を低下させ、その結果、ＳＷ１ｂを介してｖｃｃｒｆの電圧を低下させる。
【００３８】
図４（ａ）〜（ｃ）は、図３の無線通信用半導体装置において、そのバッテリーレスモード時の動作例を示す説明図である。図４（ａ）では、バッテリーレスモード時において、アンテナドライバ部ＡＤＲＶ内のプルアップ用ＰＭＯＳトランジスタ（ＭＰｕｐ，ＭＰｕｍ）の状態が模式的に示されている。この例では、プルアップ用ＰＭＯＳトランジスタは、図４（ａ）、（ｃ）に示すように、整流部ＲＥＣＴ内の昇圧回路ＵＰＣによって生成された電源電圧（ｖｃｃｒｅｃｔ２（例えば５Ｖ））でオフにされている。バッテリーレスモード時なので、アンテナ駆動用としてバッテリーから供給される外部電源電圧（ｔｘｖｃｃ）は０Ｖである。この時、図２（ｃ）に示すように、ｔｐ，ｔｍの電位は全波整流回路ＦＷＲＥＣＴからのｖｃｃｒｆ（＝２．７Ｖ）を超えることはあるが、ｖｃｃｒｅｃｔ２を超えることは無い。したがって、図２（ａ）の場合と異なり、プルアップ用ＰＭＯＳトランジスタがオンすることはないため、整流動作の阻害を防止することができる。
【００３９】
また、図４（ａ）に示すように、プルアップ用ＰＭＯＳトランジスタには、ｐ＋型拡散層（ｐ＋）をエミッタ、ｎ型ウエル（ｎｗｅｌｌ）をベース、ｐ型半導体基板（ｐｓｕｂ）をコレクタとする寄生ＰＮＰバイポーラトランジスタが存在する。ｐ＋型拡散層（ｐ＋）にはｔｐ，ｔｍが印加され、ｐ型半導体基板（ｐｓｕｂ）にはｔｘｖｃｃに対する接地電源電圧ｔｘｖｓｓ（＝０Ｖ）が印加される。ここで、ｎ型ウエル（ｎｗｅｌｌ）には、図２（ａ）の場合と異なり昇圧電源電圧（ｖｃｃｒｅｃｔ２（例えば５Ｖ））が供給されている。この場合、エミッタとなるｔｐ，ｔｍの電位がベースとなるｖｃｃｒｅｃｔ２の電位を超えることは無く、寄生ＰＮＰバイポーラトランジスタはオフ状態を維持するため、整流動作の阻害を防止することができる。
【００４０】
一方、図４（ｂ）では、バッテリーレスモード時において、ＡＤＲＶ内のプルダウン用ＮＭＯＳトランジスタ（ＭＮｄｐ，ＭＮｄｍ）の状態が模式的に示されている。この例では、プルダウン用ＮＭＯＳトランジスタは、接地電源電圧（ｔｘｖｓｓ（＝０Ｖ））でオフにされている。プルダウン用ＮＭＯＳトランジスタは、３重ウエル構造で形成され、チャネル領域となるｐ型ウエル（ｐｗｅｌｌ）が、それを覆うディープｎ型ウエル（ｄｅｅｐ ｎｗｅｌｌ）によってｐ型半導体基板（ｐｓｕｂ）から分離されている。この場合、プルダウン用ＮＭＯＳトランジスタには、ｎ＋型拡散層（ｎ＋）をエミッタ、ｐ型ウエル（ｐｗｅｌｌ）をベース、ディープｎ型ウエル（ｄｅｅｐ ｎｗｅｌｌ）をコレクタとする寄生ＮＰＮバイポーラトランジスタが存在する。
【００４１】
ｎ＋型拡散層（ｎ＋）にはｔｐ，ｔｍが印加され、ｐ型ウエル（ｐｗｅｌｌ）にはプルダウン用ＮＭＯＳトランジスタのバックバイアス（バルク電圧）として最低電位であるｔｘｖｓｓ（＝０Ｖ）が印加される。ここで、ディープｎ型ウエル（ｄｅｅｐ ｎｗｅｌｌ）には、図２（ｂ）の場合と異なり、接地電源電圧（ｔｘｖｓｓ（＝０Ｖ））が供給されている。これによって、図４（ｃ）に示すように、整流動作を行っている際に仮にｔｐ，ｔｍが−０．６Ｖ程度まで低下した場合でも、寄生ＮＰＮバイポーラトランジスタのコレクタが０Ｖであるため大電流が流れることはなく、またｖｃｃｒｆから電流を引き抜くことも無いため整流動作の阻害を防止できる。なお、ディープｎ型ウエル（ｄｅｅｐ ｎｗｅｌｌ）を０Ｖに接続した場合でも、ディープｎ型ウエル内にＰＭＯＳトランジスタが存在しなければ特に問題は生じない。
【００４２】
以上のように、図１ならびに図３の無線通信用半導体装置（ＮＦＣチップ）を用いることで、整流動作時ならびに送信動作時の電力漏れを低減でき、電力効率の向上が実現可能になる。なお、図３のアンテナドライバ部ＡＤＲＶにおいて、スイッチＳＷ２ａ，ＳＷ２ｂを設けているのは、ここでは、バッテリーレスモード以外では整流動作の停止に伴い電源電圧（ｖｃｃｒｅｃｔ２）が０Ｖ付近に固定されるためである。すなわち、この際には、プルアップ用ＰＭＯＳトランジスタのバックバイアスおよびオフ電圧となるｖｃｃｎｗｅｌｌは、バッテリーからの電源電圧（ｔｘｖｃｃ）に切り替えられる。
【００４３】
また、図３の構成例は、電源電圧（ｖｃｃｒｆ）の値を整流レギュレータＲＥＣＴＲＥＧで検出し、整流レギュレータドライバＲＣＴＲＧＤＲＶで全波整流回路ＦＷＲＣＴの電源電圧（ｖｃｃｒｅｃｔ）を制御することで、間接的にｖｃｃｒｆの値を制御する構成となっている。これは、スイッチＳＷ１ｂの抵抗とｖｃｃｒｆに対する外付け容量Ｃ１とのロウパスフィルタ効果により、ｖｃｃｒｅｃｔを直接的に制御する場合と比べて電源制御が容易となり、結果的にｖｃｃｒｆの安定化が図れるためである。すなわち、ｖｃｃｒｆの変動量はｖｃｃｒｅｃｔに比べてロウパスフィルタ効果により小さくなるため、ｖｃｃｒｆを制御対象とする方が結果的にｖｃｃｒｆの安定化が図れる。
【００４４】
《プルアップ用ＰＭＯＳトランジスタの比較例》
図２４は、図３の比較例として検討したプルアップ用ＰＭＯＳトランジスタの構成例を示す回路図である。図３においては、プルアップ用ＰＭＯＳトランジスタＭＰｕｐ，ＭＰｕｍのバックバイアスを制御することで整流動作時の電力漏れを防止したが、各プルアップ用ＰＭＯＳトランジスタを図２４に示すような構成とすることでも電力漏れの防止が図れる。図２４では、各プルアップ用ＰＭＯＳトランジスタが、直列接続された２個のＰＭＯＳトランジスタで構成され、そのバックバイアスが共通接続ノードに接続されることで最高電位がバックバイアスとして供給される。しかしながら、このような構成例を用いた場合、図３のプルアップ用ＰＭＯＳトランジスタと同一の駆動能力を確保するためには、直列接続に伴いゲート長が２倍になるためゲート幅も２倍にする必要があり、結果的に図３の場合と比較して４倍のトランジスタ面積が必要になる。特に、図３のＭＰｕｐ，ＭＰｕｍ等は、アンテナ駆動用であるため元々サイズが大きく、図２４のような構成例ではデメリットが大きい。
【００４５】
《携帯電話システムの概略構成》
図５は、本発明の一実施の形態による無線通信用半導体装置において、それを適用した携帯電話システムの構成例を示すブロック図である。図５に示す携帯電話システムは、バッテリーＢＡＴ、電源回路ＶＧＥＮ、ＮＦＣチップＮＦＣＩＣ、近距離用のアンテナＡＮＴ、ＵＩＭチップＵＩＭ、携帯通信用高周波処理部ＲＦＩＣ、遠距離用のアンテナＡＮＴｒｆ、メインプロセッサＣＰＵ、およびヒューマンインターフェースＨＭＩＦ等を備えている。電源回路ＶＧＥＮは、バッテリーＢＡＴあるいはその他の外部電源が供給され、ＮＦＣ電源、ＵＩＭ電源、ＲＦ電源、その他の各種電源を生成する。携帯通信用高周波処理部ＲＦＩＣは、ＲＦ電源によって動作し、ＡＮＴにおける例えば数百ＭＨｚ〜数ＧＨｚの電波信号を介してＣＰＵと携帯電話システム外部との間の通信を適宜制御する。ヒューマンインターフェースＨＭＩＦは、ＶＧＥＮからの電源によって動作し、例えば各種ボタン等から入力された情報をＣＰＵに通知したり、あるいはＣＰＵからの情報に応じてディスプレイに所定の表示を行ったり等の各種ユーザ処理を行う。
【００４６】
ＮＦＣチップＮＦＣＩＣは、本実施の形態による無線通信用半導体装置に該当するものである。ＮＦＣＩＣは、前述したＲＷモードあるいはカードモードの際にはＶＧＥＮからのＮＦＣ電源によって動作し、ＡＮＴにおける例えば１３．５６ＭＨｚの電磁界信号を介してＣＰＵと携帯電話システム外部との間の通信を適宜制御する。一方、バッテリーレスモードの際には、ＡＮＴから入力された電力から電源を生成し、これによって動作を行う。ここで、カードモードまたはバッテリーレスモードの際、ＮＦＣＩＣは、ＵＩＭ（例えばＳＩＭカード（Subscriber Identity Module Card））との間で所定の通信を行う。この際に、ＮＦＣＩＣはＵＩＭに向けて動作用の電源を供給する必要がある。そこで、ＮＦＣＩＣは、カードモードの場合にはＶＧＥＮからのＵＩＭ電源を供給し、バッテリーレスモードの場合にはＡＮＴから入力された電力によって生成した電源を供給する。したがって、バッテリーレスモードの場合には、特に前述した整流部ＲＥＣＴでの整流効率が重要となるため、本実施の形態によるＮＦＣチップを用いることが有益となる。
【００４７】
《ＮＦＣチップ（全体）の詳細構成》
図６は、図１の無線通信用半導体装置における全体のより詳細な構成例を示すブロック図である。図６に示す無線通信用半導体装置（ＮＦＣチップ）ＮＦＣＩＣは、例えば、１個の半導体チップ上に形成され、送信ブロックＴＸＢＫ、電源制御部ＶＣＴＬ、受信ブロックＲＸＢＫと、マイクロプロセッサＭＰＵを中心としてＴＸＢＫ，ＲＸＢＫを介した通信や、ＴＸＢＫ，ＲＸＢＫ，ＶＣＴＬの制御を行う各種制御ブロックから構成される。ＭＰＵには内部バス（図示せず）等を介して各種周辺回路が接続される。各種周辺回路の中には、揮発性メモリＲＡＭ、不揮発性メモリＲＯＭ、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、フェーズロックドループ回路ＰＬＬ、発振回路ＯＳＣ、外部入出力回路ＩＯ、セキュリティ関連回路ＳＥＣＵ等が含まれている。
【００４８】
ＯＳＣは、外部の水晶発振器ＸＴＡＬ等に基づいて基準クロック信号を生成し、ＰＬＬは、当該基準クロック信号を用いて所定の周波数の内部クロック信号を生成する。ＩＯは、ＭＰＵと外部との間で例えばＵＡＲＴ（Universal Asynchronous Receiver Transmitter）、ＳＷＰ（Single Wire Protocol）、ＵＳＢ（Universal Serial Bus）等を介した通信を制御する。この内、ＭＰＵとＵＩＭチップ（ＵＩＭ）との間の通信はＳＷＰを介して行われる。ＭＰＵは、ＲＡＭ，ＲＯＭ，ＥＥＰＲＯＭを用いて所定のプログラム（ＲＷモード用制御プログラムやＩＣカード用制御プログラム等）を実行し、また、その過程でＳＥＣＵを用いてセキュリティの確保を行う。
【００４９】
送信ブロックＴＸＢＫは、バッテリーから生成された電源電圧（アンテナドライバ用（ｔｘｖｃｃ／ｔｘｖｓｓ），送信ブロック全体用（ｍｖｄｄ／ｍｖｓｓ））が供給され、ＭＰＵとの間で各種信号を用いた通信を行いながらアンテナ駆動用の送信信号（ｔｐ，ｔｍ）を生成する。また、ＴＸＢＫは、バッテリーレスモード時には、前述したように、アンテナ（図示せず）からの電力信号（ｔｐ，ｔｍ）を整流して電源電圧（ｖｃｃｒｆ，ｖｃｃｎｗｅｌｌ）を生成する。更に、ＴＸＢＫには、受信ブロック用の電源電圧（ｒｘｖｃｃ／ｒｘｖｓｓ）や、リファレンス生成回路ＲＥＦＧからの基準電圧（バンドギャップ電圧）（ｂｇｒ０８）ならびに基準電流（ｔｘ＿ｉｒｅｆ）等も供給される。
【００５０】
受信ブロックＲＸＢＫは、アンテナからの受信信号（ｒｘｉｎｐ，ｒｘｉｎｎ）や受信用の基準電圧（ｒｘｉｎｐとｒｘｉｎｎのコモン電圧）（ｒｘｖｍｉｄ）が入力され、ＡＳＫ（Amplitude shift keying）変調された受信信号を復調したのちＭＰＵに出力する。この際に、ＲＸＢＫは、ｒｘｖｍｉｄのレベル制御や、受信信号の振幅制御等も行う。電源制御部ＶＣＴＬは、バッテリーからのＳＷＰ用の電源電圧（ｓｗｖｃｃｉｎ）が入力され、ＭＰＵからの制御信号（ｓｗｖｃｃｏｕｔ＿ｏｎ）に応じて外部入出力回路ＩＯに接続されるＳＷＰ用デバイス（すなわちＵＩＭチップ）に向けてＳＷＰ用の電源電圧（ｓｗｖｃｃｏｕｔ）を供給する。この際に、ＶＣＴＬは、バッテリーレスモードの場合には、ＴＸＢＫから供給された電源電圧（ｖｃｃｒｆ，ｖｃｃｎｗｅｌｌ）に基づいてｓｗｖｃｃｏｕｔを生成し、そうでない場合にはｓｗｖｃｃｉｎに基づいてｓｗｖｃｃｏｕｔを生成する。なお、ＶＣＴＬからの制御信号（ｓｗｅｘｔ）は、例えば、ｓｗｖｃｃｉｎとｓｗｖｃｃｏｕｔを外付けのスイッチで接続する際などで、当該スイッチのオン・オフ信号等として使用される。また、ＶＣＴＬは、前述した受信ブロック用の電源電圧（ｒｘｖｃｃ）をＴＸＢＫに向けて供給する。
【００５１】
このような構成において、ＴＸＢＫは、前述したＲＷモード、カードモード、バッテリーレスモードに応じて所定の動作を行うと共に、ＲＦセンサモード（ＲＦＳモード）での動作や、クロック抽出動作等も行う。これらの動作概要について簡単に説明すると、まず、ＲＷモードにおいて、ＴＸＢＫは、ＭＰＵからの制御信号（ｃａｒｒ＿ｏｎ）の‘Ｈ’レベルを受け、ＭＰＵからの制御信号（ｍｏｄｐ［５：０］，ｍｏｄｎ［５：０］）により設定された駆動力で、外付けのアンテナを駆動する。この際に、ＭＰＵからの制御信号（ｍｏｄｐ［５：０］，ｍｏｄｐ２＿［５：０］，ｍｏｄｎ［５：０］）が適宜制御されることで、ＴＸＢＫはＡＳＫ変調信号を生成する。制御信号（ｍｏｄｐ［５：０］，ｍｏｄｐ２＿［５：０］，ｍｏｄｎ［５：０］）の値は、ＭＰＵ内の設けられたレジスタ回路（図示せず）によって適宜変更可能である。また、ＴＸＢＫは、ｃａｒｒ＿ｏｎが‘Ｈ’レベルである時に、送信信号（ｔｐ／ｔｍ）に高電圧（例えばｔｘｖｃｃ＋０．６Ｖ程度）が発生した場合（すなわちアンテナからの電力逆流やアンテナ出力中に強磁界が入力された場合等）には検出信号（ｅｍｅｒ）を出力する。
【００５２】
次にカードモードにおいて、ＴＸＢＫは、ＭＰＵからの制御信号（ｌｄ＿ｏｎ）が‘Ｈ’レベルの際にｍｏｄｎ［５：０］により設定された強度で、負荷変調動作（すなわち外部のＲＷに向けた返信）を行う。続いて、バッテリーレスモードにおいて、ＴＸＢＫは、アンテナからの電力信号（ｔｐ，ｔｍ）を整流（ならびに電圧制御）することで例えば２．７Ｖ等の電源電源（ｖｃｃｒｆ）を生成し、加えて、それを昇圧することで例えば５Ｖ程度の電源電圧（ｖｃｃｎｗｅｌｌ）を生成する。また、カードモードと同様に、ＭＰＵからの制御信号（ｌｄ＿ｏｎ）に応じて負荷変調動作を行う。更に、バッテリーレスモードである（すなわち外部電源が供給されていない）ことを判定し、検出信号（ｂｌｅｓｓ）を出力する。
【００５３】
次にＲＦＳモードにおいて、ＴＸＢＫは、受信信号（ｒｘｉｎｐ，ｒｘｉｎｎ）の振幅が一定以上となったとき（すなわちキャリアの入力を検出したとき）、検出信号（ｃｄｅｔ）を立ち下げる。このキャリア検出の際の感度には、ヒステリシス特性を持たせている。ＴＸＢＫは、検出信号（ｃｄｅｔ）を立ち下げた際には、それを例えば１００〜５００μｓ期間保持する。すなわち、本実施の形態によるＮＦＣチップでは、カードモードやバッテリーレスモードの際、省電力化のためキャリア検出を行う回路ブロック以外は基本的に非活性状態とされており、キャリア検出を受けて各回路ブロックが活性化される構成となっている。ここで、検出されるキャリアは、ＡＳＫ変調が行われているため、検出信号（ｃｄｅｔ）が不必要に切り替わらないように、前述したヒステリシス特性やレベル保持などの機能が備わっている。続いてクロック抽出動作において、ＴＸＢＫは、受信信号（ｒｘｉｎｐ）からクロック信号を抽出する。ｒｘｉｎｐに振幅が存在しないときは、‘Ｌ’レベルを出力する。
【００５４】
《送信ブロックＴＸＢＫ（全体）の詳細構成》
図７は、図６の無線通信用半導体装置において、その送信ブロックＴＸＢＫの詳細な構成例を示すブロック図である。図７において、アンテナドライバ部ＡＤＲＶは、外付けアンテナを送信信号（ｔｐ，ｔｍ）で駆動するブロックであり、プルアップ用ＰＭＯＳトランジスタ、プルダウン用ＮＭＯＳトランジスタ、変調率補正用プルダウンＰＭＯＳトランジスタを備えている。また、図３、図４で説明したように、バッテリーレスモード時に、プルアップ用ＰＭＯＳトランジスタの寄生ＰＮＰトランジスタが整流動作を阻害することを防ぐために、バックバイアスを制御するスイッチを備えている。さらに、ＲＷモード時に、外部端子（送信信号（ｔｐ，ｔｍ））に異常電圧が発生した際に検出信号（ｅｍｅｒ）を出力する。
【００５５】
アンテナドライバ駆動部ＡＤＲＶＣＴＬｐ，ＡＤＲＶＣＴＬｍは、前述したＡＤＲＶ内の各アンテナ駆動用のＭＯＳトランジスタを駆動する。この際には、駆動するＭＯＳトランジスタの数を制御する。また、この駆動の際にアンテナからの出力波形を整形するため、ＡＤＲＶ内の各ＭＯＳトランジスタのゲート電位の変化を鈍らせるＣＲフィードバック回路が存在する。送信制御部ＴＸＣＴＬは、主としてアンテナ駆動機能の制御を行う。また、ディジタル入力信号をバッファする機能も持つ。整流部ＲＥＣＴは、アンテナから入力された波形を整流し、電源電圧を生成する。また、ＡＤＲＶ内のプルアップ用ＰＭＯＳトランジスタのバルク電圧を生成するための２段昇圧回路を備える。さらに、外部電源（ｍｖｄｄ）と整流電源の切り替え機能や、バッテリーレスモードの判定機能を持つ。
【００５６】
整流レギュレータＲＥＣＴＲＥＧは、整流部ＲＥＣＴで生成された電源電圧の大きさを制御するために、整流レギュレータドライバＲＣＴＲＧＤＲＶを駆動する。整流電源が立ち上がる前には、図６のリファレンス生成回路ＲＥＦＧからの基準電圧（ｂｇｒ０８）が立ち上がらないため、内部電流源ＩＲＥＧからの基準電圧（ｖｒｅｆ＿ｖｃｃｒｆ）で整流電源を立ち上げる。整流レギュレータドライバＲＣＴＲＧＤＲＶは、整流レギュレータＲＥＣＴＲＥＧからの出力を受け、整流電源から電流を引き抜く。また、カードモード時は、外部端子（信号ｔｐ，ｔｍ）の振幅を制限し、外部端子（信号ｔｐ，ｔｍ）からの電流逆流を防ぐため、電源電圧（ｖｃｃｒｅｃｔ）から電流を最大限に引き抜く。
【００５７】
キャリア検出部ＴＸＣＤＥＴは、ＲＦＳモード時に、外部端子（受信信号ｒｘｉｎｐ，ｒｘｉｎｎ）に生じた振幅を検出する。検出信号は、１００〜５００μｓ保持される。他のモード時もキャリアの検出は停止しない。クロック抽出部ＣＬＫＥＸＴは、受信信号（ｒｘｉｎｐ）に入力された信号からクロックを抽出し、クロック信号（ｅｘｃｌｋ１３５６）を出力する。クロック停止時は、ｅｘｃｌｋ１３５６として‘Ｌ’レベルを出力する。内部電流源ＩＲＥＧは、整流レギュレータＲＥＣＴＲＥＧ及び、キャリア検出部ＴＸＣＤＥＴに基準電流を供給する。また、整流電源の立ち上がり時のために、ＭＯＳトランジスタのＶｔｈ差を用いた低精度の基準電圧を出力する。
【００５８】
《アンテナドライバ部ＡＤＲＶの詳細構成》
図８は、図７の送信ブロックＴＸＢＫにおいて、そのアンテナドライバ部ＡＤＲＶの詳細な構成例を示す回路図である。ＡＤＲＶは、ＴＰ／ＴＭ駆動部ＴＰＴＭＤＶと、ｖｃｃｎｗｅｌｌ生成部ＶＣＮＷＥＬＧと、エマージェンシ検出部ＥＭＥＲＤＥＴを備えている。ＴＰ／ＴＭ駆動部ＴＰＴＭＤＶは、一方の外部端子（信号ｔｐ）を対象として、６個のプルアップ用ＰＭＯＳトランジスタＭＰｕｐ＿ｘと、６個のプルダウン用ＮＭＯＳトランジスタＭＮｄｐ＿ｘと、６個の変調率補正用プルダウンＰＭＯＳトランジスタＭＰｄｐ＿ｘを備えている。ここで「ｘ」は、１，２，４，８，１６，３２の値を持ち、この値に応じた駆動力（すなわちトランジスタサイズ比）を持っている。６個のＭＰｕｐ＿ｘは６本の駆動信号ｄｒｖ＿ｐｐ［５：０］によってそれぞれ駆動され、６個のＭＮｄｐ＿ｘは６本の駆動信号ｄｒｖ＿ｐｎ［５：０］によってそれぞれ駆動され、６個のＭＰｄｐ＿ｘは６本の駆動信号ｄｒｖ＿ｐｐ２［５：０］によってそれぞれ駆動される。それぞれの駆動信号の動作／非動作を切り替えることで、プルアップ用ＰＭＯＳトランジスタ、プルダウン用ＮＭＯＳトランジスタ、変調率補正用プルダウンＰＭＯＳトランジスタの駆動力を６４段階で調整できる。
【００５９】
同様に、ＴＰＴＭＤＶは、他方の外部端子（信号ｔｍ）を対象として、６個のプルアップ用ＰＭＯＳトランジスタＭＰｕｍ＿ｘと、６個のプルダウン用ＮＭＯＳトランジスタＭＮｄｍ＿ｘと、６個の変調率補正用プルダウンＰＭＯＳトランジスタＭＰｄｍ＿ｘを備えている。６個のＭＰｕｍ＿ｘは６本の制御信号ｄｒｖ＿ｍｐ［５：０］によってそれぞれ駆動され、６個のＭＮｄｍ＿ｘは６本の制御信号ｄｒｖ＿ｍｎ［５：０］によってそれぞれ駆動され、６個のＭＰｄｍ＿ｘは６本の制御信号ｄｒｖ＿ｍｐ２［５：０］によってそれぞれ駆動される。ここで、プルアップ用ＰＭＯＳトランジスタＭＰｕｐ＿ｘ，ＭＰｕｍ＿ｘおよびプルダウン用ＮＭＯＳトランジスタＭＮｄｐ＿ｘ，ＭＰｄｍ＿ｘにおける各ノードの詳細な電位は、図３および図４に示したものとなる。変調率補正用プルダウンＰＭＯＳトランジスタＭＰｄｐ＿ｘ，ＭＰｄｍ＿ｘは、「Ｔｙｐｅ Ｂ」規格のＡＳＫ変調時に、ＰＶＴ（プロセス、電圧、温度）ばらつきに対し変調率を８．５〜１３．５％の範囲のばらつきに抑えるために使用するトランジスタである。それぞれの信号の制御方法は後述する。
【００６０】
図８において、ｖｃｃｎｗｅｌｌ生成部ＶＣＮＷＥＬＧは、クロススイッチ回路ＣＲＳＳＷ１０と、選択スイッチ回路ＳＥＬＳＷ１０と、３個のインバータ回路ＩＶ１０〜ＩＶ１２を備えている。ＣＲＳＳＷ１０は、ソース・ドレイン間が直列接続されたと２個のＰＭＯＳトランジスタからなり、その共通接続ノードが電源電圧（ｖｃｃｎｗｅｌｌ）に接続されている。ｖｃｃｎｗｅｌｌは、前述したように、アンテナドライバ部ＡＤＲＶにおけるプルアップ用ＰＭＯＳトランジスタのゲート電圧やバルク電圧等で使用される。ＣＲＳＳＷ１０内の２個のＰＭＯＳトランジスタは、一方のトランジスタにおけるｖｃｃｎｗｅｌｌでない方のノードが他方のトランジスタのゲートにクロス接続され、整流部ＲＥＣＴで生成した昇圧電源電圧（ｖｃｃｒｅｃｔ２）と外部電源電圧（ｔｘｖｃｃ）を比較して高電位な方をｖｃｃｎｗｅｌｌとして出力する。なお、２個のＰＭＯＳトランジスタのバックバイアスは、ｖｃｃｎｗｅｌｌに接続される。
【００６１】
選択スイッチ回路ＳＥＬＳＷ１０は、直列接続された２個のＰＭＯＳトランジスタからなり、その共通接続ノードがＣＲＳＳＷ１０と同じくｖｃｃｎｗｅｌｌに接続されている。また、２個のＰＭＯＳトランジスタのバックバイアスも、ｖｃｃｎｗｅｌｌに接続される。ＳＥＬＳＷ１０は、単純に、バッテリーレスモードか否かを示す検出信号（ｂｌｅｓｓ）に従ってｔｘｖｃｃかｖｃｃｒｅｃｔ２を選択してｖｃｃｎｗｅｌｌに正しい電位を供給する。このときＳＥＬＳＷ１０を駆動する各インバータＩＶ１０〜ＩＶ１２の電源電位を工夫する。図９は、図８の補足図であり、ｖｃｃｎｗｅｌｌ生成部ＶＣＮＷＥＬＧにおける各ノードの電位例を示すものである。
【００６２】
通常、バッテリーレスモード時にはｂｌｅｓｓは２．７Ｖを出力している。このとき、要求されるｖｃｃｎｗｅｌｌ≒５Ｖであり、ＳＥＬＳＷ１０をオフにするためには、２．７→５．０Ｖのレベルシフタが必要である。ただし、その実動作を考慮し、レベルシフタよりも簡単な回路で実現可能なインバータ回路ＩＶ１０〜ＩＶ１２を用いている。ＩＶ１０は、ｖｃｃｒｆを電源として例えば‘Ｈ’レベルのｂｌｅｓｓを反転駆動し、０Ｖを出力する。この出力を入力としてＩＶ１１は、ｖｃｃｎｗｅｌｌを電源として反転駆動し、例えば５Ｖ等の信号を出力する。通常このような方法では、ｂｌｅｓｓが‘Ｌ’レベルの場合にうまく動作しない。しかし、ｂｌｅｓｓが‘Ｌ’レベル（すなわちバッテリーレスモード以外）では、ｖｃｃｎｗｅｌｌ＝ｔｘｖｃｃ＝３．０Ｖである。この場合、ｂｌｅｓｓの‘Ｌ’レベルをｖｃｃｒｆで駆動するＩＶ１０で信号を反転させると、出力電位はｖｃｃｒｆ＝ｍｖｄｄ−０．１＝ｔｘｖｃｃ−０．２＝２．８Ｖとなる（最悪値）。この２．８Ｖの電位をｖｃｃｎｗｅｌｌ駆動のＩＶ１１に入力した場合、問題なく‘Ｌ’レベルを出力することができ、ＳＥＬＳＷ１０を正しく動作させることができる。
【００６３】
なお、電源電圧（ｖｃｃｎｗｅｌｌ）を生成するにあたり、２種類のスイッチ回路（ＣＲＳＳＷ１０，ＳＥＬＳＷ１０）を設けているのは、次のような理由による。まず、ＣＲＳＳＷ１０を設けているのは、整流部ＲＥＣＴの起動直後等で電源電圧（ｖｃｃｒｆ，ｖｃｃｒｅｃｔ２）が完全に立ち上がっておらず、これを電源とするインバータ回路ＩＶ１０〜ＩＶ１２によるｂｌｅｓｓの駆動が不完全な場合でも、正しい電位をｖｃｃｎｗｅｌｌに生成するためである。また、ＣＲＳＳＷ１０に加えて、ＳＥＬＳＷ１０を設けているのは、例えば何らかの原因でｖｃｃｒｅｃｔ２とｔｘｖｃｃが同等の電位となった場合には、ＣＲＳＳＷ１０のＰＭＯＳトランジスタは共にオフとなるため、より安全性を確保するためである。
【００６４】
図８において、エマージェンシ検出部ＥＭＥＲＤＥＴは、バルク電圧がｖｃｃｎｗｅｌｌとなるＰＭＯＳトランジスタを使用するので、アンテナドライバ部ＡＤＲＶに設けている。ＥＭＥＲＤＥＴは、制御信号（ｃａｒｒ＿ｏｎ）が‘Ｈ’レベルかつ制御信号（ｅｍｅｒ＿ｏｆｆ）が‘Ｌ’レベルの際にノア演算回路ＮＯＲ１０を介して起動が行われる。ＥＭＥＲＤＥＴが起動すると、カレントミラー回路ＣＭ１０がクロック抽出部ＣＬＫＥＸＴ（図７）からのｉｒｅｆ＿ｅｍｅｒ＝１０μＡを用いてバイアス用のＰＭＯＳトランジスタＭＰｍ１に２０μＡのバイアス電流を供給し、これに伴いｅｍｅｒ検出用のＰＭＯＳトランジスタＭＰｍ２，ＭＰｍ３のゲートがバイアスされる。
【００６５】
ここで、信号ｔｐ，ｔｍがｔｘｖｃｃを超えると、ＭＰｍ２，ＭＰｍ３のＶｇｓがＭＰｍ１のＶｇｓを上回り、ＭＰｍ２，ＭＰｍ３に２０μＡを超える過剰な電流が流れる。ＭＰｍ２，ＭＰｍ３に流れる電流の過剰分は、ＮＭＯＳトランジスタＭＮｃ１に流れ込む。これにより、信号（ｅｍｅｒ＿ｓｅｎｓｅ）の電位が上昇し、アンド演算回路ＡＤ１０の出力が‘Ｌ’レベルから‘Ｈ’レベルに反転し、検出信号（ｅｍｅｒ）が出力される。なお、ＥＭＥＲＤＥＴが起動していない場合には、ｅｍｅｒ＿ｓｅｎｓｅが不定となるが、ＡＤ１０の一方には‘Ｌ’レベルが入力されるため問題はない。
【００６６】
《アンテナドライバ駆動部ＡＤＲＶＣＴＬの詳細構成》
図１０は、図７の送信ブロックＴＸＢＫにおいて、そのアンテナドライバ駆動部ＡＤＲＶＣＴＬの詳細な構成例を示す回路図である。アンテナドライバ駆動部ＡＤＲＶＣＴＬｐ，ＡＤＲＶＣＴＬｍは、前述したＡＤＲＶ内のアンテナ駆動用の各ＭＯＳトランジスタ（プルアップ用、プルダウン用、変調率補正用）を駆動し、駆動するＭＯＳトランジスタの数を制御する回路である。図１０において、６個のナンド演算回路ＮＤ２０＿ｘは、ｖｃｃｎｗｅｌｌを電源として動作し、それぞれｄｒｖ＿ｐ２［０］〜ｄｒｖ＿ｐ２［５］を出力する。ここで、「ｘ」は１，２，４，８，１６，３２であり、この値に応じた比でＮＤ２０＿ｘの駆動力が調整されている。ｄｒｖ＿ｐ２［０］〜ｄｒｖ＿ｐ２［５］は、変調率補正用プルダウンＰＭＯＳトランジスタの駆動信号となる。なお、図１０と図８の関係において、ｄｒｖ＿ｐ２［０］〜ｄｒｖ＿ｐ２［５］は、図１０がＡＤＲＶＣＴＬｐの場合には図８のｄｒｖ＿ｐｐ２［０］〜ｄｒｖ＿ｐｐ２［５］に対応し、図１０がＡＤＲＶＣＴＬｍの場合には図８のｄｒｖ＿ｍｐ２［０］〜ｄｒｖ＿ｍｐ２［５］に対応する。
【００６７】
同様に６個のナンド演算回路ＮＤ２１＿ｘは、ｖｃｃｎｗｅｌｌを電源として動作し、それぞれｄｒｖ＿ｐ［０］〜ｄｒｖ＿ｐ［５］を出力する。ｄｒｖ＿ｐ［０］〜ｄｒｖ＿ｐ［５］は、プルアップ用ＰＭＯＳトランジスタの駆動信号となる。また、６個のノア演算回路ＮＲ２０＿ｘは、ｖｃｃｒｆを電源として動作し、それぞれｄｒｖ＿ｎ［０］〜ｄｒｖ＿ｎ［５］を出力する。ｄｒｖ＿ｎ［０］〜ｄｒｖ＿ｎ［５］は、プルダウン用ＮＭＯＳトランジスタの駆動信号となる。ここで、プルアップ用／プルダウン用のＭＯＳトランジスタに向けた駆動信号には、出力波形整形（具体的には高調波成分の低減）のためにゲート電位の変化を鈍らせるＣＲフィードバック回路が付加されている。
【００６８】
例えば、プルアップ用ＰＭＯＳトランジスタの駆動信号（ｄｒｖ＿ｐ［０］〜ｄｒｖ＿ｐ［５］）は、それぞれ容量Ｃ１０＿ｘ（ｘ＝１，２，４，８，１６，３２であり、容量値の比率を表す）を介して共通に接続され、この共通接続ノードがスイッチ回路ＭＳＷ１０および抵抗Ｒ１０を介してｔｐ（又はｔｍ）に接続される。すなわち、ｔｐ（又はｔｍ）が、ＣＲ回路を介してｄｒｖ＿ｐ［０］〜ｄｒｖ＿ｐ［５］にフィードバックされている。なお、変調率補正用のＭＯＳトランジスタでは、特に電位変化を鈍らせてはいない。ＣＲフィードバック回路は、ＲＷモードにおける送信動作時以外はスイッチ回路（ＭＳＷ１０，ＭＳＷ１１）を介してオフとなり、特に整流動作時においてアンテナ駆動用の各ＭＯＳトランジスタを誤って駆動することで漏れ電流が発生する等の事態を防いでいる。
【００６９】
図１１は、図１０のアンテナドライバ駆動部ＡＤＲＶＣＴＬの動作例を示すものであり、図１１（ａ）はＲＷモード時における波形図、図１１（ｂ）はカードモード（バッテリーレスモード）時における波形図を示すものである。図１１（ａ）において、ＲＷモードでは、ＡＤＲＶＣＴＬは主に１３．５６ＭＨｚでアンテナを駆動し、ＡＳＫ変調を行う。ＲＷモード時は、ｖｃｃｎｗｅｌｌ＝ｔｘｖｃｃ≒ｖｃｃｒｆであるため、電源電圧の不一致は問題ない。制御信号（ｃａｒｒ＿ｏｎ）が‘Ｌ’レベルの場合、送信制御部ＴＸＣＴＬ（図７）からｇａｔｅ＿ｐｐ＝‘Ｌ’、ｇａｔｅ＿ｐｎ＝ｖｃｃｒｆ、ｇａｔｅ＿ｍｐ＝‘Ｌ’、ｇａｔｅ＿ｍｎ＝ｖｃｃｒｆが出力される。よって、ｄｒｖ＿ｐｐ２（ｍｐ２）［５：０］はすべてｖｃｃｎｗｅｌｌとなり、ｄｒｖ＿ｐｐ（ｍｐ）［５：０］はすべてｖｃｃｎｗｅｌｌとなり、ｄｒｖ＿ｐｎ（ｍｎ）［５：０］はすべて‘Ｌ’レベルを出力する。これにより、アンテナドライバ部ＡＤＲＶ内の各ＭＯＳトランジスタはすべてオフ状態となり、ｔｐ，ｔｍはハイインピーダンス状態となる。
【００７０】
一方、ｃａｒｒ＿ｏｎに‘Ｈ’レベルが入力されると、ＴＸＣＴＬ（図７）からｇａｔｅ＿ｐｐ，ｇａｔｅ＿ｐｎ，ｇａｔｅ＿ｍｐ，ｇａｔｅ＿ｍｎが１３．５６ＭＨｚのクロックとして入力される。この時、ｇａｔｅ＿ｐｐとｇａｔｅ＿ｐｎは同位相であり、同じく、ｇａｔｅ＿ｍｐとｇａｔｅ＿ｍｎも同位相である。そして、ｇａｔｅ＿ｐｐとｇａｔｅ＿ｍｐ（ｇａｔｅ＿ｐｎとｇａｔｅ＿ｍｎ）が逆位相となる。この時、ＴＸＣＴＬ（図７）からのｍｏｄｐ＿ｔ［５：０］のうち、‘Ｈ’レベルが入力されているビットに対応するｄｒｖ＿ｐｐ（ｍｐ）［５：０］はクロックが出力され、‘Ｌ’レベルが入力されているビットに対応するｄｒｖ＿ｐｐ（ｍｐ）［５：０］はｖｃｃｎｗｅｌｌに固定される。これにより、図６のＭＰＵから入力されるｍｏｄｐ［５：０］に従って、プルアップ用ＰＭＯＳトランジスタの駆動力が調整される。
【００７１】
同じく、ＴＸＣＴＬからのｍｏｄｐ２＿ｔ［５：０］のうち、‘Ｈ’レベルが入力されているビットに対応するｄｒｖ＿ｐｐ２（ｍｐ２）［５：０］はクロックが出力され、‘Ｌ’レベルが入力されているビットに対応するｄｒｖ＿ｐｐ２（ｍｐ２）［５：０］はｖｃｃｎｗｅｌｌに固定される。これにより、ＭＰＵから入力されるｍｏｄｐ２［５：０］に従って、変調率補正用プルダウンＰＭＯＳトランジスタの駆動力を調整できる。また、ＴＸＣＴＬからのｍｏｄｎ＿ｂ［５：０］のうち、‘Ｌ’レベルが入力されているビットに対応するｄｒｖ＿ｐｎ（ｍｎ）［５：０］はクロックが出力され、‘Ｈ’レベルが入力されているビットに対応するｄｒｖ＿ｐｎ（ｍｎ）［５：０］は‘Ｌ’レベルに固定される。これにより、ＭＰＵから入力されるｍｏｄｎ［５：０］に従って、プルダウン用ＮＭＯＳトランジスタの駆動力が調整される。なお、キャリア出力時にはＣＲで構成されたフィードバック回路が有効になり、ｄｒｖ＿ｐｐ（ｍｐ），ｄｒｖ＿ｐｎ（ｍｎ）の波形が鈍っている。それ以外の動作時は、特にバッテリーレスモード時に整流動作を阻害するので、フィードバック回路はオフになっている。
【００７２】
図１１（ｂ）において、カードモードでは、アンテナドライバ駆動部ＡＤＲＶＣＴＬは主に負荷変調用の制御信号（ｌｄ＿ｏｎ）に従って負荷変調動作を行う。カードモード時は、ｖｃｃｎｗｅｌｌ＝ｔｘｖｃｃ≒ｖｃｃｒｆであるため、電源電圧の不一致は問題ない。ｌｄ＿ｏｎ＝‘Ｌ’の時は、ＲＷモード時でのｃａｒｒ＿ｏｎ＝‘Ｌ’の時と同様に、送信制御部ＴＸＣＴＬ（図７）からｇａｔｅ＿ｐｐ＝‘Ｌ’、ｇａｔｅ＿ｐｎ＝ｖｃｃｒｆ、ｇａｔｅ＿ｍｐ＝‘Ｌ’、ｇａｔｅ＿ｍｎ＝ｖｃｃｒｆが出力される。よって、ｄｒｖ＿ｐｐ２（ｍｐ２）［５：０］はすべてｖｃｃｎｗｅｌｌとなり、ｄｒｖ＿ｐｐ（ｍｐ）［５：０］はすべてｖｃｃｎｗｅｌｌとなり、ｄｒｖ＿ｐｎ（ｍｎ）［５：０］はすべて‘Ｌ’レベルとなる。これにより、アンテナドライバ部ＡＤＲＶの各ＭＯＳトランジスタはすべてオフ状態となり、ｔｐ，ｔｍはハイインピーダンス状態となる。
【００７３】
一方、図６のＭＰＵよりｌｄ＿ｏｎ＝‘Ｈ’が入力されると、ｇａｔｅ＿ｐｎ，ｇａｔｅ＿ｍｎが‘Ｌ’レベルに遷移する。これにより、ｍｏｄｎ＿ｂ［５：０］のうち、‘Ｌ’レベルが入力されているビットに対応するｄｒｖ＿ｎ［５：０］ではｖｃｃｒｆが出力され、‘Ｈ’レベルが入力されているビットに対応するｄｒｖ＿ｎ［５：０］は‘Ｌ’レベルに固定される。これにより、ＭＰＵから入力されるｍｏｄｎ［５：０］に従った駆動力で、アンテナドライバ部ＡＤＲＶのプルダウン用ＮＭＯＳトランジスタがオンとなり、ｌｄ＿ｏｎに応じた負荷変調動作が行われる。この際に、ｇａｔｅ＿ｐｐ，ｇａｔｅ＿ｍｐはｌｄ＿ｏｎにかかわらず‘Ｌ’レベルのままであるため、ｄｒｖ＿ｐｐ（ｍｐ）［５：０］，ｄｒｖ＿ｐｐ２（ｍｐ２）［５：０］はすべてｖｃｃｎｗｅｌｌに固定され、アンテナ駆動部ＡＤＲＶのプルアップ用ＰＭＯＳトランジスタ及び変調率補正用プルダウンＰＭＯＳトランジスタはオフ状態のままである。
【００７４】
また、バッテリーレスモードにおいては、基本的に、負荷変調動作を行うだけなので、前述したカードモード時と動作自体は変わらない。唯一変化するのは、電源電圧設定であり、ｖｃｃｎｗｅｌｌ≒５Ｖとなり、入力信号のｖｃｃｒｆでの電圧振幅に対し、電源電圧の不一致が起こる。しかし、図１１（ｂ）で示したとおり、ｇａｔｅ＿ｐｐ，ｇａｔｅ＿ｍｐ＝‘Ｌ’で終始固定されるため、この信号は電源電圧の変化に対して問題は起こらない。また、ｍｏｄｐ＿ｔ［５：０］とｍｏｄｐ２＿ｔ［５：０］は‘Ｈ’／‘Ｌ’のどちらも有りえるが、ｇａｔｅ＿ｐｐ，ｇａｔｅ＿ｍｐ＝‘Ｌ’である限り、ナンド演算回路ＮＤ２０＿ｘ，ＮＤ２１＿ｘ（ｘ＝１，２，４，８，１６，３２）に貫通電流が流れることはないため問題ない。しかし、念のためｍｏｄｐ＿ｔ［５：０］とｍｏｄｐ２＿ｔ［５：０］はすべて‘Ｌ’レベルに設定しておいたほうがより安全である。
【００７５】
《送信制御部ＴＸＣＴＬの詳細構成》
図１２は、図７の送信ブロックＴＸＢＫにおいて、その送信制御部ＴＸＣＴＬの詳細な構成例を示す回路図である。ＴＸＢＫは、主として図６のＭＰＵからの各種制御信号を受けて、アンテナ駆動機能の制御を行う。また、ディジタル入力信号をバッファする機能も持つ。図１２において、ｖｍｉｄｐｏｒもしくはｔｘ＿ｓｔｏｐが‘Ｈ’レベルの場合、送信動作を行わない（ｔｘ＿ｅｎ＝‘Ｌ’）。一方、ｔｘ＿ｅｎ＝‘Ｈ’でｃａｒｒ＿ｏｎ＝‘Ｈ’の場合、ｔｘ＿ｅｎ＿ｍｏｄｔ＿ｔ＝‘Ｈ’となり、ｒｆｃｌｋ１３５６ｔおよびｒｆｃｌｋ１３５６ｂが有効となり、ｇａｔｅ＿ｐｐ（ｍｎ，ｍｐ，ｐｎ）へクロック信号が出力される。ｒｆｃｌｋ１３５６ｔとｒｆｃｌｋ１３５６ｂはトランスファーゲートＴＦＧ１０を用いて位相を一致させており、ｇａｔｅ＿ｐｐ（ｍｎ，ｍｐ，ｐｎ）もトランスファーゲートＴＦＧ１１，ＴＦＧ１２を用いて位相を一致させている。
【００７６】
ｔｘ＿ｅｎ＝‘Ｌ’の場合、ｇａｔｅ＿ｐｐ（ｍｐ）が‘Ｈ’レベル固定、ｇａｔｅ＿ｐｎ（ｍｎ）が‘Ｌ’レベル固定になり、ｔｘ＿ｅｎ＿ｍｏｄｔ＿ｔ＝‘Ｈ’の場合はｇａｔｅ＿ｐｐ，ｇａｔｅ＿ｐｎに出力されるクロックが同位相、ｇａｔｅ＿ｍｐ，ｇａｔｅ＿ｍｎも同位相、ｇａｔｅ＿ｐｐ，ｇａｔｅ＿ｍｐが逆位相となるように適宜正極信号（ｔｒｕｅ）／負極信号（ｂａｒ）が使用されている。また、ｔｘ＿ｅｎ＝‘Ｈ’でｃａｒｒ＿ｏｎ＝‘Ｌ’の場合、ｔｘ＿ｅｎ＿ｍｏｄｂ＿ｔ＝‘Ｈ’となり、ｌｄ＿ｏｎが有効となり、ｇａｔｅ＿ｐｎ（ｍｎ）へｌｄ＿ｏｎが出力される。この際に、ｇａｔｅ＿ｐｐ（ｍｐ）は‘Ｈ’レベル固定となる。また、ｍｏｄｐ２［５：０］，ｍｏｄｐ［５：０］，ｍｏｄｎ［５：０］はそれぞれｔｒｕｅ／ｂａｒを考慮に入れてバッファリングされ、ｍｏｄｐ２＿ｔ［５：０］，ｍｏｄｐ＿ｔ［５：０］，ｍｏｄｎ＿ｂ［５：０］として出力される。
【００７７】
《整流部ＲＥＣＴの詳細構成》
図１３は、図７の送信ブロックＴＸＢＫにおいて、その整流部ＲＥＣＴの詳細な構成例を示す回路図である。整流部ＲＥＣＴは、整流回路ＲＥＣＴＣ、電源切替部ＰＳＷＢＫ、およびバッテリーレス判定部ＢＬＳＪＧを備えている。整流回路ＲＥＣＴＣは、主として、整流電圧出力である電源電圧（ｖｃｃｒｅｃｔ）を生成する初段の全波整流回路ＦＷＲＣＴと、昇圧電圧である電源電圧（ｖｃｃｒｅｃｔ２）を生成する２段目の昇圧回路ＵＰＣから構成される。ＦＷＲＣＴは、ダイオード接続された４個のＮＭＯＳトランジスタによるダイオードブリッジで構成される。
【００７８】
ダイオードブリッジの２個の入力ノードはそれぞれｔｐ，ｔｍに接続され、２個の出力ノードの一方は接地電源電圧に接続され、２個の出力ノードの他方からｔｐ，ｔｍを全波整流した信号が出力される。バッテリーレスモードの際、出力ノードからの信号は、ｖｃｃｒｅｃｔと接地電源電圧の間に接続されたＮＭＯＳトランジスタＭＮｃ１によるＭＯＳ容量で平滑化され、これによって電源電圧（ｖｃｃｒｅｃｔ）が生成される。なお、ダイオードブリッジを構成する各ＮＭＯＳトランジスタは、ここでは、低しきい値電圧仕様となっている。また、ＦＷＲＣＴは、カードモード時およびＲＷモード時でキャリア出力が行われていない時には、後述する整流レギュレータＲＥＣＴＲＥＧ及び整流レギュレータドライバＲＣＴＲＧＤＲＶの働きでｖｃｃｒｅｃｔが‘Ｌ’レベルに固定される。これにより、整流回路ＲＥＣＴＣは、ｔｐ，ｔｍの振幅を制限するシャント回路として動作する。
【００７９】
２段目の昇圧回路ＵＰＣは、ＦＷＲＣＴと同様に、４個の低しきい値電圧仕様のＮＭＯＳトランジスタによるダイオードブリッジで構成され、ｔｐ，ｔｍから容量Ｃｐ，Ｃｍを介して入力されたｔｐ＿ｈ，ｔｍ＿ｈを全波整流し、その出力をＮＭＯＳトランジスタＭＮｃ２で構成した容量に蓄える。ＵＰＣにおける２個の出力ノードの一方ならびに容量（ＭＮｃ２）の一端はｖｃｃｒｅｃｔに接続されており、これによって、ＵＰＣは、２個の出力ノードの他方において、ｖｃｃｒｅｃｔからさらに１段分高い電源電圧（ｖｃｃｒｅｃｔ２）を生成する。なお、このＦＷＲＣＴ，ＵＰＣ，および各種容量（Ｃｐ，Ｃｍ，ＭＮｃ１，ＭＮｃ２）からなる構成は、ディクソン型チャージポンプをｔｒｕｅ／ｂａｒの両方で駆動している構成として見ることもできる。ｖｃｃｒｅｃｔ２はバッテリーレスモード時に、アンテナドライバ部ＡＤＲＶのプルアップ用ＰＭＯＳトランジスタのバルク電圧等として使用される電圧である。
【００８０】
また、整流回路ＲＥＣＴＣには、ｖｃｃｒｅｃｔ２が破壊電圧に達しないように、リミット回路ＬＭＴが備わっている。ＬＭＴは、ｖｃｃｒｅｃｔ２をｖｃｃｒｆからＮＭＯＳトランジスタ２段分の電位に制限する。また、ＲＥＣＴＣには、前述したようにＲＥＣＴＣがシャント回路として動作しているときに、ｖｃｃｒｅｃｔ２も‘Ｌ’レベルに固定するために、シャント用のＮＭＯＳトランジスタＭＮｓｈ１０が備わっている。ＭＮｓｈ１０は、ｓｈｕｎｔ＿ｄｒｖ＿ｇａｔｅ＝‘Ｈ’の時は、ｖｃｃｒｅｃｔ２から接地電源電圧に電流を引き抜く。
【００８１】
電源切替部ＰＳＷＢＫは、電源電圧（ｖｃｃｒｆ）を生成し、バッテリーレスモードの場合にはｖｃｃｒｆをｖｃｃｒｅｃｔから生成し、それ以外の場合にはｖｃｃｒｆを外部電源電圧（ｍｖｄｄ）から生成する。ＰＳＷＢＫは、選択スイッチ回路ＳＥＬＳＷ２０，ＳＥＬＳＷ２１と、クロススイッチ回路ＣＲＳＳＷ２０と、ＮＭＯＳダイオードスイッチ回路ＤＮＳＷ２１を備えている。ＳＥＬＳＷ２１は、直列接続された２個のＰＭＯＳトランジスタからなるメインスイッチであり、その共通接続ノードがｖｃｃｒｆに接続される。ＳＥＬＳＷ２１は、バッテリーレス判定部ＢＬＳＪＧでの判定結果に基づいて一方のＰＭＯＳトランジスタをオンに制御し、ｖｃｃｒｆをｖｃｃｒｅｃｔあるいはｍｖｄｄに接続する。
【００８２】
ここで、ｖｃｃｒｆの電位が低い場合、バッテリーレス判定部ＢＬＳＪＧがうまく動作せず、ＳＥＬＳＷ２１が正確に動作できない場合がある。これを防ぐため（ｖｃｃｒｆを早期に立ち上げるため）、ＮＭＯＳダイオードスイッチ回路ＤＮＳＷ２１が設けられる。ＤＮＳＷ２１は、直列接続された２個のＮＭＯＳトランジスタで構成され、その共通接続ノードがｖｃｃｒｆに接続されている。各ＮＭＯＳトランジスタは、低しきい値電圧仕様であり、それぞれｖｃｃｒｅｃｔ側およびｍｖｄｄ側がアノードとなるようにダイオード接続されている。ｖｃｃｒｆがｖｃｃｒｅｃｔもしくはｍｖｄｄの電位に近づくと、ＤＮＳＷ２１は電流駆動力が弱くなるが、その頃にはＢＬＳＪＧが動作し、ＳＥＬＳＷ２１が動作するので問題ない。
【００８３】
また、ＳＥＬＳＷ２１を動作させる上で更に問題となるのが、ＳＥＬＳＷ２１内のＰＭＯＳトランジスタのバルク（ｎｗｅｌｌ）電位である。そこで、図８に示したクロススイッチ回路ＣＲＳＳＷ１０と同様に、図１３のＣＲＳＳＷ２０は、ｖｃｃｒｅｃｔとｍｖｄｄのうち、高いほうの電圧を電源電圧（ｈｎｗｅｌｌ＿ｒｅｃｔ）とし、ＳＥＬＳＷ２１におけるバルク電圧に供給する。更に、ＳＥＬＳＷ２０は、ＢＬＳＪＧの判定結果を基に、ｖｃｃｒｅｃｔとｍｖｄｄのどちらかをｈｎｗｅｌｌ＿ｒｅｃｔとし、ＳＥＬＳＷ２１におけるバルク電圧に供給する。
【００８４】
バッテリーレス判定部ＢＬＳＪＧは、それぞれ、ｖｃｃｒｆを電源とする回路によって構成される。ＢＬＳＪＧは、起動時に外部電源電圧（ｍｖｄｄ）の電位を見て、バッテリーレスモードか否かを判定している。バッテリーレスモード時は、ｍｖｄｄが‘Ｌ’レベルに落ちているはずであり、ｍｖｄｄが‘Ｌ’レベルの場合にインバータ回路ＩＶ２０の論理しきい値によってバッテリーレスモードと判定される。ＩＶ２０による判定結果は、反転リセット信号（ｒｓｔｂ）が‘Ｈ’レベルに遷移することでラッチ回路ＬＴ１０によってラッチされ、以後ｒｓｔｂが‘Ｌ’レベルに落ちるまで（ｒｘｖｃｃが‘Ｌ’レベルに落ちるまで）保持される。ただし、ＩＶ２０によってバッテリーレスモードと判定されてから、ｒｓｔｂが立ち上がるまでの間に、ｖｃｃｒｅｃｔ→ｖｃｃｒｆ→ｍｖｄｄと漏れ電流が発生し、この判定結果が反転する恐れがある。そこで、バッテリーレスモードと判定された際にオンとなるＮＭＯＳトランジスタＭＮ１０を設け、ｍｖｄｄから弱く電流を引き抜いている。
【００８５】
《整流レギュレータＲＥＣＴＲＥＧおよび整流レギュレータドライバＲＣＴＲＧＤＲＶの詳細構成》
図１４は、図７の送信ブロックＴＸＢＫにおいて、その整流レギュレータＲＥＣＴＲＥＧおよび整流レギュレータドライバＲＣＴＲＧＤＲＶの詳細な構成例を示す回路図である。整流レギュレータＲＥＣＴＲＥＧは、整流部ＲＥＣＴＣで生成された電源電圧の値を制御するために、整流レギュレータドライバＲＣＴＲＧＤＲＶを駆動する。ＲＣＴＲＧＤＲＶは、ＲＥＣＴＲＥＧからの出力を受け、整流電源（ｖｃｃｒｅｃｔ）から電流を引き抜く。なお、整流電源が立ち上がる前には図６のリファレンス生成回路ＲＥＦＧからの基準電圧（ｂｇｒ０８）が立ち上がらないため、ＲＥＣＴＲＥＧは、図７の内部電流源ＩＲＥＧからの基準電圧（ｖｒｅｆ＿ｖｃｃｒｆ）を用いて整流電源電圧を立ち上げる。
【００８６】
また、カードモード時に、外部端子（信号ｔｐ，ｔｍ）の振幅を制限し、ｔｐ，ｔｍからの電流逆流を防ぐため、ＲＣＴＲＧＤＲＶは、ｖｃｃｒｅｃｔから電流を最大限に引き抜く。すなわち、カードモード時には、例えば受信系の動作に影響を与えないように、送信系の外部端子（信号ｔｐ，ｔｍ）の振幅をできるだけ制限することが望ましいが、過剰に制限すると外部のＲＷに向けた返信が困難となる。そこで、ここでは、ｖｃｃｒｅｃｔから電流を最大限に引き抜くことで図１３の整流回路ＲＥＣＴＣをシャント回路として動作させ、外部端子（信号ｔｐ，ｔｍ）の振幅をダイオードブリッジの順方向電圧内に制限する。
【００８７】
図１４に示すように、整流レギュレータＲＥＣＴＲＥＧは、基本的には、オペアンプ回路ＯＰＡＭＰ１０を含む単純なシャントレギュレータとなっている。ＯＰＡＭＰ１０は、差動対となるＰＭＯＳトランジスタＭＰ２０，ＭＰ２１、テール電流源となるＰＭＯＳトランジスタＭＰ２３、負荷トランジスタとなるＮＭＯＳトランジスタＭＮ２５，ＭＮ２６等を含む。ＯＰＡＭＰ１０は、自身の電源電圧（ｖｃｃｒｆ）を抵抗Ｒ２０〜Ｒ２２からなる抵抗分圧で検知し、それを基準電圧（ｂｇｒ０８）（例えば８００ｍＶ）と比較して制御信号（ｄｒｖ＿ｇａｔｅ）を生成する。ｖｃｃｒｆが２．７Ｖより高電位であればｄｒｖ＿ｇａｔｅの電位がより高くなり、これに応じて、整流レギュレータドライバＲＣＴＲＧＤＲＶは、ＮＭＯＳトランジスタＭＮｒｇを介して電源電圧（ｖｃｃｒｅｃｔ）から接地電源電圧（ｔｘｖｓｓ）に向けて電流をより多く引き抜く。逆に、ｖｃｃｒｆが２．７Ｖより低電位であればｄｒｖ＿ｇａｔｅの電位がより低くなり、これに応じて、ＲＣＴＲＧＤＲＶは、ＭＮｒｇを介してｖｃｃｒｅｃｔから引き抜く電流を減少させる。
【００８８】
ここで、ｖｃｃｒｆから直接ではなく、ｖｃｃｒｅｃｔから電流を引き抜いている理由は、図３で述べたように、ｖｃｃｒｅｃｔとｖｃｃｒｆを接続するスイッチ回路（図１３のＰＳＷＢＫにおけるＳＥＬＳＷ２１等）の抵抗があるため、ＡＳＫ １００％などでアンテナからの入力電力が激しく変動した場合でもｖｃｃｒｆの変化量が抑えられるためである。また、ＲＣＴＲＧＤＲＶにおいて、電流をｍｖｓｓ（送信ブロック全般用）ではなくｔｘｖｓｓ（主としてアンテナドライバ部用）に流している理由は、最大で２００ｍＡ以上の電流を流す必要があるため、他の回路に影響しにくく大電流に対応した端子（ｔｘｖｓｓ）に流すためである。ＲＥＣＴＲＥＧとＲＣＴＲＧＤＲＶは、カレントミラーではないため接地電源電圧の電位が違っていても問題はない。
【００８９】
また、図１４に示すように、位相補償にはＮＭＯＳトランジスタＭＮｃｐからなるＭＯＳ容量を用いることで面積の縮小を行っている。図１４を一見すると、支配極補償に見えるが、ｄｒｖ＿ｇａｔｅが上昇すると、ｖｃｃｒｅｃｔから引き抜く電流が増加し、ｖｃｃｒｆが降下する。よって、ｄｒｖ＿ｇａｔｅ→ｖｃｃｒｆにはゲインがあるため、ミラー補償となっており、ＭＯＳ容量のサイズは最小限に抑えられている。一般的なシリーズレギュレータにおけるミラー補償は、電源からの高周波ノイズを通しやすいためＰＳＲＲ（Power Supply Rejection Ratio）が悪化するが、このような構成にすると、ｖｃｃｒｅｃｔの降下→キャパシタカップリングによるｄｒｖ＿ｇａｔｅの降下→引き抜き電流の減少→ｖｃｃｒｆの上昇、とスピードアップコンデンサの役割も兼ねているため、ＰＳＲＲは改善する。
【００９０】
さらに、ｖｃｃｒｆとｄｒｖ＿ｇａｔｅがキャパシタカップリングされているため、ｖｃｃｒｆの立ち上がり時にオペアンプ回路ＯＰＡＭＰ１０が完全に起動する前でも、ｄｒｖ＿ｇａｔｅを引き上げることができ、ｖｃｃｒｆ立ち上がり時の跳ね上がりも抑えることが出来る。このように、位相補償容量により、ｖｃｃｒｆの跳ね上がりを抑えることが出来るが、逆にｖｃｃｒｆの立ち上がりは遅くなる傾向にある。特に、ｖｃｃｒｆが低い→ＯＰＡＭＰ１０が起動しない→ｄｒｖ＿ｇａｔｅが動作しない→ｖｃｃｒｆが低いまま、というデッドロックは避ける必要がある。そこで、整流レギュレータＲＥＣＴＲＥＧには、ＭＯＳトランジスタＭＮ２１〜ＭＮ２３からなるスタートアップ回路が備わっている。
【００９１】
図１５は、図１４の整流レギュレータにおけるスタートアップ回路の動作例を示す説明図である。スタートアップ時において、まずｔｐ，ｔｍに電力が入力されると、ｖｃｃｒｆは立ち上がり、整流レギュレータドライバＲＣＴＲＧＤＲＶの電流駆動力と釣り合う電位で安定する（Ｓ１５０）。このとき、ｄｒｖ＿ｇａｔｅはｖｃｃｒｆとカップリングされているため、ｖｃｃｒｆとほぼ等しい電位となる。この時に、ＯＰＡＭＰ１０の動作有無に関わらずＯＰＡＭＰ１０内のＭＮ２５に電流は流れないため、これとカレントミラー回路を構成するスタートアップ用のＭＮ２１にも電流は流れない。これにより、スタートアップ用のＭＮ２３のゲートはキャパシタカップリングされたまま、ｖｃｃｒｆにほぼ等しい電位となっている。
【００９２】
一方、詳細は後述するが、図７の内部電流源ＩＲＥＧは、ごく低電圧でも起動するように構成されている。したがって、スタートアップ用のＭＮ２２は、ＩＲＥＧからの基準電流（ｉｒｅｆ＿ｖｃｃｒｆ＿ｒｆｒｅｇ）をバイアス回路ＢＩＡＳ１０を介してカレントミラーすることで電流が流れ、スタートアップ用のＭＮ２３を通してｄｒｖ＿ｇａｔｅから電流を引き抜く。ｄｒｖ＿ｇａｔｅから電流が引き抜かれることで、ｄｒｖ＿ｇａｔｅの電位が下降し、ｖｃｃｒｆが上昇を始める（Ｓ１５１）。ｖｃｃｒｆが充分に上昇し、ＯＰＡＭＰ１０の制御が行われる領域に電圧が入ると、ＯＰＡＭＰ１０内のＭＮ２５及びスタートアップ用のＭＮ２１に電流が流れ、スタートアップ用のＭＮ２３のゲートから電流が引き抜かれる（Ｓ１５２）。ＭＮ２３のゲート電圧が充分に下降した後は、スタートアップ回路は不活性化され、ＯＰＡＭＰ１０の動作を妨げない。
【００９３】
また、本実施の形態によるＮＦＣチップでは、ｖｃｃｒｆが立ち上がった後、図６のリファレンス生成回路ＲＥＦＧからの基準電圧（ｂｇｒ０８）が立ち上がるため、基準電圧が無い状態でｖｃｃｒｆを立ち上げる必要がある。そのため、図７の内部電流源ＩＲＥＧでＭＯＳトランジスタのＶｔｈ差を利用した基準電圧（ｖｒｅｆ＿ｖｃｃｒｆ）を生成し、これを利用してｖｃｃｒｆを立ち上げる。図６のＭＰＵからの制御信号（ｓｐｏｒ５ｖ）が‘Ｈ’レベルの状態では、選択回路ＳＥＬ１０によって、ＯＰＡＭＰ１０の比較電圧がｖｒｅｆ＿ｖｃｃｒｆに設定される。ｖｒｅｆ＿ｖｃｃｒｆは約２００ｍＶなので、選択回路ＳＥＬ１１を用いて、抵抗分圧値も同時に切り替えられる。その後、ｓｐｏｒ５ｖが‘Ｌ’レベルに遷移した際には、ＯＰＡＭＰ１０の比較電圧としてｂｇｒ０８が選択され、抵抗分圧値が切り替えられると共にｂｇｒ０８を基準としてｖｃｃｒｆが制御される。
【００９４】
さらに図１３の整流部ＲＥＣＴでも説明したが、カードモード時およびＲＷモード時でキャリア出力が行われていない時は、ｖｃｃｒｅｃｔが‘Ｌ’レベルに固定され、整流回路ＲＥＣＴＣがｔｐ，ｔｍのシャント回路として動作する。逆に、ＲＷモードでキャリアを出力している時は、ｖｃｃｒｅｃｔをハイインピーダンス状態とすることで、図１で述べたように整流回路ＲＥＣＴＣをオフ状態とし、キャリアの出力を阻害しないようにする（すなわち送信電力漏れを防止する）。そこで、整流レギュレータＲＥＣＴＲＥＧは、ｄｒｖ＿ｇａｔｅをプルアップするＰＭＯＳトランジスタＭＰｐｕと、ｄｒｖ＿ｇａｔｅをプルダウンするＮＭＯＳトランジスタＭＮｐｄを備え、ロジック回路部を用いてこれらのオン・オフを適宜切り替える構成となっている。図１６は、図１４の整流レギュレータＲＥＣＴＲＥＧにおいて、そのロジック回路部の動作例を示す真理値表である。
【００９５】
図１６において、図６のＭＰＵからの制御信号（ｔｘｒｅｇ＿ｏｆｆ）が‘Ｈ’レベルの時、ＯＰＡＭＰ１０は動作を停止し、ｄｒｖ＿ｇａｔｅはプルアップされる。ｔｘｒｅｇ＿ｏｆｆ＝‘Ｌ’で図１３のＢＬＳＪＧからの検出信号（ｂｌｅｓｓ）が‘Ｈ’レベルの時、ＯＰＡＭＰ１０は動作し、ｄｒｖ＿ｇａｔｅはプルアップ／ダウンされない。ｔｘｒｅｇ＿ｏｆｆ＝‘Ｌ’、ｂｌｅｓｓ＝‘Ｌ’であり図６のＭＰＵからの制御信号（ｃａｒｒ＿ｏｎ）が‘Ｈ’レベルの時（すなわちＲＷモードでキャリア出力中の時）、ＯＰＡＭＰ１０は動作を停止し、ｄｒｖ＿ｇａｔｅはプルダウンされる。その結果、ｖｃｃｒｅｃｔはハイインピーダンス状態となる。ｔｘｒｅｇ＿ｏｆｆ＝‘Ｌ’、ｂｌｅｓｓ＝‘Ｌ’，ｃａｒｒ＿ｏｎ＝‘Ｌ’の時（すなわちカードモードもしくはＲＷモードでキャリア出力が行われていない時）、ＯＰＡＭＰ１０は動作を停止し、ｄｒｖ＿ｇａｔｅはプルアップされている。
【００９６】
ｄｒｖ＿ｇａｔｅがプルアップされている時は、信号（ｓｈｕｎｔ＿ｄｒｖ＿ｇａｔｅ）が‘Ｈ’レベルとなり、ｖｃｃｒｆに加えてさらに強い駆動力でｖｃｃｒｅｃｔを‘Ｌ’レベルに固定している。すなわち、ＲＣＴＲＧＤＲＶ内でＭＮｒｇと並列にシャント用のＮＭＯＳトランジスタＭＮｓｈ２０を設け、ＭＮｓｈ２０をｓｈｕｎｔ＿ｄｒｖ＿ｇａｔｅで駆動している。これは、図１４のレギュレータ（ＲＥＣＴＲＥＧおよびＲＣＴＲＧＤＲＶ内のＭＮｒｇ）は、通常の制御動作を前提として最大電力入力時にｖｃｃｒｆ＝２．７Ｖに制御できるだけの電流駆動力を備えているが、シャント動作時にはさらに低い電位にｖｃｃｒｅｃｔを落とす必要があるためである。なお、図１３に示したように、ｓｈｕｎｔ＿ｄｒｖ＿ｇａｔｅ＝‘Ｈ’の場合、整流回路ＲＥＣＴＣにおいてｖｃｃｒｅｃｔ２も‘Ｌ’レベルに固定される。ｖｃｃｒｅｃｔ，ｖｃｃｒｅｃｔ２が‘Ｌ’レベルに固定されると、図１３の整流回路ＲＥＣＴＣにおける各ダイオードブリッジは、ｔｐ，ｔｍの振幅をその順方向電圧（ダイオード接続されたＭＯＳトランジスタのしきい値電圧）内に制限する。
【００９７】
《クロック抽出部ＣＬＫＥＸＴの詳細構成》
図１７は、図７の送信ブロックＴＸＢＫにおいて、そのクロック抽出部ＣＬＫＥＸＴの詳細な構成例を示す回路図である。クロック抽出部ＣＬＫＥＸＴは、図６における受信側の外部端子に入力された受信信号（ｒｘｉｎｐ，ｒｘｉｎｎ）からクロックを抽出する回路である。また、クロック停止時は‘Ｌ’レベルを出力する。なお、図１７では予備素子が省いてある。
【００９８】
クロック抽出部ＣＬＫＥＸＴの本体は、オペアンプ回路ＯＰＡＭＰ２０を用いた単純なコンパレータである。コンパレータ（オペアンプ回路ＯＰＡＭＰ２０）の２入力をＰＭＯＳトランジスタＭＰ３０，ＭＰ３１で受けているのは、バッテリーレスモード時にｒｘｖｍｉｄ＝‘Ｌ’となることから、低電圧入力に対応できる構成とするためである。コンパレータの２入力の一方は、ｒｘｖｍｉｄより２５ｍＶ高い電位となる。この２５ｍＶは、図６のリファレンス生成回路ＲＥＦＧからの基準電流（ｔｘ＿ｉｒｅｆ）をカレントミラーすることで生成した１０μＡの電流と２．５ｋΩの抵抗によって生成される。コンパレータの２入力の他方は、ｒｘｉｎｐをｒｘｖｍｉｄを基準にＤＣ成分を除去した信号となる。
【００９９】
コンパレータは、この２入力を比較し、アンド演算回路ＡＤ２０を介してクロック信号（ｅｘｃｌｋ１３５６）を出力する。なお、ｒｘｉｎｐに入力振幅が無い場合にはｅｘｃｌｋ１３５６として‘Ｌ’レベルが出力されるように、前述した２５ｍＶのオフセットが加えられている。また、ｔｘ＿ｉｒｅｆをカレントミラーすることでｉｒｅｆ＿ｅｍｅｒが出力されているのは、ｔｘ＿ｉｒｅｆをクロック抽出部ＣＬＫＥＸＴと図８に示したＡＤＲＶ内のエマージェンシ検出部ＥＭＥＲＤＥＴの両方で使用するためである。そのため、ｔｘ＿ｉｒｅｆをカレントミラーするバイアス回路ＢＩＡＳ２０は、ｅｘｃｌｋ＿ｏｆｆ＝‘Ｈ’かつｅｍｅｒ＿ｏｆｆ＝‘Ｈ’の場合にのみ停止する。また、ｓｐｏｒ５ｖが解除されると、コンパレータが起動し、ｖｍｉｄｐｏｒが解除されるとクロックが出力されるようになる。
【０１００】
《キャリア検出部ＴＸＣＤＥＴの詳細構成》
図１８は、図７の送信ブロックＴＸＢＫにおけるキャリア検出部ＴＸＣＤＥＴの詳細を示すものであり、図１８（ａ）はその構成例を示す回路図、図１８（ｂ）は図１８（ａ）の動作例を示す波形図である。キャリア検出部ＴＸＣＤＥＴは、ＲＦＳモード時に受信用の外部端子（受信信号ｒｘｉｎｐ，ｒｘｉｎｎ）に生じた振幅を検出する。検出した信号は１００〜５００μｓ保持される。他のモード時もキャリアの検出は停止しない。図１８（ａ）において、まず、図７の内部電流源ＩＲＥＧから例えば２０ｎＡの基準電流（ｉｒｅｆ＿ｖｃｃｒｆ＿ｃｄｅｔ２）が入力され、ダイオード接続されたバイアス用のＮＭＯＳトランジスタＭＮ４０がバイアスされる。流れる電流が少ないため、ＭＮ４０のＶｇｓはほぼＶｔｈである。
【０１０１】
ｒｘｉｎｐ，ｒｘｉｎｎは、それぞれ２種類のハイパスフィルタに入力される。１種類目のハイパスフィルタＨＰＦｐｌ，ＨＰＦｎｌは、ＤＣレベルが接地電源電圧（ｒｘｖｓｓ）レベルに設定されており、２種類目のハイパスフィルタＨＰＦｐｈ，ＨＰＦｎｈはＤＣレベルがＶｔｈレベルに設定されている。ＨＰＦｐｌ，ＨＰＦｎｌにはそれぞれｒｘｉｎｐ，ｒｘｉｎｎが入力され、ＨＰＦｐｈ，ＨＰＦｎｈにもそれぞれｒｘｉｎｐ，ｒｘｉｎｎが入力される。ここで、ｒｘｉｎｐ，ｒｘｉｎｎにＡＣ信号が入力されていない場合（ＤＣレベルは問題にならない）、ＨＰＦｐｈ，ＨＰＦｎｈの出力信号となるｔｐ＿ａｃ＿ｈ，ｔｍ＿ａｃ＿ｈはＶｔｈレベルとなり、ＨＰＦｐｌ，ＨＰＦｎｌの出力信号となるｔｐ＿ａｃ，ｔｍ＿ａｃは０Ｖレベルとなる。
【０１０２】
検出用のＮＭＯＳトランジスタＭＮｃｄ１は、ソースがｔｍ＿ａｃに、ゲートがｔｐ＿ａｃ＿ｈに接続され、検出用のＮＭＯＳトランジスタＭＮｃｄ２は、ソースがｔｐ＿ａｃに、ゲートがｔｍ＿ａｃ＿ｈに接続される。したがって、ＡＣ信号が入力されていない場合には、ＭＮｃｄ１，ＭＮｃｄ２のＶｇｓはほぼＶｔｈにバイアスされる。この状態では、バイアス用のＭＮ４０と検出用のＭＮｃｄ１，ＭＮｃｄ２はカレントミラーであると言って良く、ミラー比に応じた電流が検出用のＭＮｃｄ１，ＭＮｃｄ２に流れることになる（約４ｎＡに設定されている）。なお、低電流のカレントミラーは誤差が大きいが、この回路ではほとんど電流が流れない状態を設定しているに過ぎないため、カレントミラー誤差は問題にならない。
【０１０３】
ここで、ｒｘｉｎｐ，ｒｘｉｎｎにＡＣ信号が入力した場合、検出用のＭＮｃｄ１，ＭＮｃｄ２のソースとゲートにＡＣ信号が伝達される。ここで、ＭＮｃｄ１，ＭＮｃｄ２のゲートとソースには、それぞれ逆位相のＡＣ信号が伝達されるように接続されるため、ＭＮｃｄ１，ＭＮｃｄ２においてＶｇｓ＞Ｖｔｈとなる瞬間が存在する。Ｖｇｓ＞Ｖｔｈ状態の時にはＭＮｃｄ１，ＭＮｃｄ２から電流が流れ、電流比較用のＰＭＯＳトランジスタＭＰｒ１，ＭＰｒ２との間で信号（ｃｄｅｔ＿ｓｅｎｓｅ）を介して電流駆動力の比較が行われる。ｒｘｉｎｐ，ｒｘｉｎｎの振幅が大きくなるに従って、検出用のＭＮｃｄ１，ＭＮｃｄ２に流れる電流が大きくなり、電流比較用のＭＰｒ１，ＭＰｒ２の電流値を超えたときに、その後段の各回路を介して検出信号（ｃｄｅｔ）が‘Ｈ’レベル→‘Ｌ’レベルに遷移し、キャリアの入力が検出される。
【０１０４】
キャリア非検出時にはＭＰｒ１に直列接続されたＰＭＯＳトランジスタＭＰｓｗ２０がオンに駆動されることで、電流比較用のＭＰｒ１，ＭＰｒ２の両方が有効になっており、より大きな電流が閾値となる。すなわち、より大きい振幅を検出する設定となっている。一方、キャリア検出時には、ＭＰｒ２のみが有効となっており、より小さい振幅を検出する設定となっている。この電流比較用のＭＰｒ１，ＭＰｒ２の切替により、キャリア検出振幅にヒステリシスを持たせている。また、ノード（ｓｅｎｓｅ＿ｈｏｌｄ）は、その出力段のプルアップ側に直列接続された複数のＰＭＯＳトランジスタＭＰｇに伴い、‘Ｈ’レベル→‘Ｌ’レベルへの駆動力は大きいが、‘Ｌ’レベル→‘Ｈ’レベルへの駆動力は小さく設定されている。これとノード（ｓｅｎｓｅ＿ｈｏｌｄ）に接続されたＭＯＳ容量（ＭＰｃ１）の働きにより、ｃｄｅｔは‘Ｈ’レベル→‘Ｌ’レベルは一瞬で遷移するが、‘Ｌ’レベル→‘Ｈ’レベルは１００〜５００μｓ程度保持するように構成されている。
【０１０５】
《内部電流源ＩＲＥＧの詳細構成》
図１９は、図７の送信ブロックＴＸＢＫにおいて、その内部電流源ＩＲＥＧの詳細な構成例を示す回路図である。内部電流源ＩＲＥＧは、整流レギュレータＲＥＣＴＲＥＧ及び、キャリア検出部ＴＸＣＤＥＴに電流源を供給する回路である。また、整流電源立ち上がり時のために、ＭＯＳトランジスタのＶｔｈ差を利用した基準電圧（低精度）を出力する。図１９に示すように、内部電流源ＩＲＥＧの本体となる電流源回路ＣＳＣは、基本的なワイドラーカレントミラー回路ＷＣＭ１０を用いて各種基準電流（ｉｒｅｆ＿ｖｃｃｒｆ＿ｃｄｅｔ１，ｉｒｅｆ＿ｖｃｃｒｆ＿ｃｄｅｔ２，ｉｒｅｆ＿ｖｃｃｒｆ＿ｒｆｒｅｇ）を生成している。ここで、起動時には、スタートアップ回路ＳＴＲＣが、ＷＣＭ１０に付加されたＭＯＳトランジスタＭＰｓｕ１，ＭＮｓｕ１をオンすることで、高速起動及び電流源停止を防止している。また、基準電位発生回路ＶＴＨＲＥＦＧは、低しきい値電圧仕様のＮＭＯＳトランジスタＭＮｌｖと、標準しきい値電圧仕様のＮＭＯＳトランジスタＭＮｎｌに同じ電流を流し、そのＶｔｈの差を基準電圧（ｖｒｅｆ＿ｖｃｃｒｆ）として出力する。
【０１０６】
《電源制御部ＶＣＴＬ（主要部）の詳細構成》
図２０は、図６の電源制御部ＶＣＴＬにおいて、その主要部の詳細な構成例を示す回路図である。図２０に示すように、電源制御部ＶＣＴＬは、ＳＷＰ電源切り替え部ＳＷＰＰＳＷを含んでいる。ＳＷＰＰＳＷは、図５、図６等で説明したように、ＵＩＭチップに対して適切な電源電圧（ｓｗｖｃｃｏｕｔ）を供給する回路である。前述したように、携帯電話システム上でＮＦＣチップを動作させるためには、セキュリティのためＵＩＭとの通信が必要となる。ここで、バッテリーレス動作を実現する際に問題となるのがバッテリーレス動作時のＵＩＭへの電力供給である。直接ＵＩＭの電源端子に電力を供給すると、レギュレータを通して、バッテリーに電力が逆流する可能性がある。外部スイッチで逆流を防ぐという方法もあるが、電源無しでの制御が難しいことと、携帯電話システムの複雑さが増すことを避けたいという要求がある。それを防ぐためには、ＮＦＣチップ内に電源スイッチを内蔵し、携帯電話システムからの電力供給とバッテリーレスモード時の整流電力供給とを切り替える必要がある。そのとき問題となるのが、電源スイッチのバルク電圧である。
【０１０７】
図２１は、図２０の補足図であり、入力される電源と信号に対して期待されるｓｗｖｃｃｏｕｔの状態を示すものである。図２０および図２１において、ｓｗｖｃｃｉｎは携帯電話システムから供給されるＳＷＰ用電源、ｓｗｖｃｃｏｕｔはＵＩＭチップに供給するＳＷＰ用電源、ｓｗｒｅｇｏｕｔは図１３の整流部ＲＥＣＴで生成された電源電圧（ｖｃｃｒｆ）をもとに生成したＳＷＰ用電源である。すなわち、図２０に示すように、降圧レギュレータ回路ＤＷＲＥＧが、ｖｃｃｒｆ（＝２．７Ｖ等）を降圧することで１．８Ｖ等のｓｗｒｅｇｏｕｔを生成する。ここで、本実施の形態のＮＦＣチップは、ＳＷＰ規格に基づいて複数の動作モードに対応しており、その各モード毎の動作は以下のようになる。
【０１０８】
まず、「Ｃｌａｓｓ Ｂ」モードでは、ｓｗｖｃｃｉｎに３．０Ｖが入力され、ｓｗｖｃｃｏｕｔにｓｗｖｃｃｉｎが出力される。「Ｃｌａｓｓ Ｃ」モードでは、ｓｗｖｃｃｉｎに１．８Ｖが入力され、ｓｗｖｃｃｏｕｔにｓｗｖｃｃｉｎが出力される。バッテリレスモード（ＢＬＥＳＳ）では、ｓｗｖｃｃｉｎには電源が供給されず（０Ｖ）、ｓｗｖｃｃｏｕｔにｓｗｒｅｇｏｕｔが出力される。「Ｐｏｗｅｒ Ｏｆｆ」モードでは、ｖｃｃｒｆ及びｓｗｒｅｇｏｕｔには電源が供給されず（０Ｖ）、ｓｗｖｃｃｏｕｔにｓｗｖｃｃｉｎが出力される。
【０１０９】
これらの仕様を満足するため、図２０のＳＷＰＰＳＷは、ｓｗｖｃｃｏｕｔをｓｗｒｅｇｏｕｔに接続するＰＭＯＳトランジスタＭＰｓｗ１１と、ｓｗｖｃｃｉｎに接続するＰＭＯＳトランジスタＭＰｓｗ１０と、ｓｗｖｃｃｏｕｔを接地電源電圧に接続するＮＭＯＳトランジスタＭＮｓｗ１０を備えている。これら各トランジスタのオン・オフは、図１３の整流部ＲＥＣＴからの検出信号（ｂｌｅｓｓ）および図６のＭＰＵからの信号（ｓｗｖｃｃｏｕｔ＿ｏｎ）に応じて適宜制御される。なお、図２１に示すように、ｓｗｖｃｃｉｎの電圧値はｓｗｒｅｇｏｕｔ以上であるため、ここでは、ＭＰｓｗ１１よりもＭＰｓｗ１０の方が駆動能力が大きくなっている。また、ＭＰｓｗ１０，ＭＰｓｗ１１は、電源スイッチであるため比較的サイズが大きくなり、それを駆動するため複数段のインバータ回路ＩＶＢＫが設けられている。
【０１１０】
このような電源スイッチ（ＭＰｓｗ１０，ＭＰｓｗ１１）では、前述したアンテナドライバ部ＡＤＲＶ内のプルアップ用ＰＭＯＳトランジスタ等と同様に、バルク電圧（ｎｗｅｌｌ＿ｓｗｐｐｓｗ）を適切に制御する必要がある。一例として、例えばＭＰｓｗ１０のバルク電圧をｓｗｖｃｃｉｎに接続すると、バッテリーレスモード時にはｓｗｖｃｃｉｎ＝０Ｖであることからｓｗｖｃｃｏｕｔからｓｗｖｃｃｉｎに向けた電力漏れが発生する。また、例えばＭＰｓｗ１１のバルク電圧をｓｗｒｅｇｏｕｔに接続すると、ｓｗｖｃｃｏｕｔがｓｗｖｃｃｉｎを出力している際に電力漏れが発生する。そこで、ここでは、ＮＭＯＳダイオードスイッチ回路ＤＮＳＷ３０、クロススイッチ回路ＣＲＳＳＷ３０、および選択スイッチ回路ＳＥＬＳＷ３０を設けている。各スイッチ回路は、図１３の電源切替部ＰＳＷＢＫ等で説明した構成と同様であり、基本的に、ｓｗｖｃｃｉｎとｓｗｒｅｇｏｕｔのうちの高電位側、もしくはバッテリーレスモードではｓｗｒｅｇｏｕｔ、それ以外はｓｗｖｃｃｉｎがｎｗｅｌｌ＿ｓｗｐｐｓｗに供給される。
【０１１１】
また、ｓｗｖｃｃｏｕｔ＿ｏｎが‘Ｌ’レベルの際には、ＵＩＭに向けた電源供給が遮断され、この場合には、ＭＮｓｗ１０がオン、ＭＰｓｗ１０，ＭＰｓｗ１１が共にオフに駆動される。一方、ｓｗｖｃｃｏｕｔ＿ｏｎが‘Ｈ’レベルの際には、ＵＩＭに向けた電源供給が行われ、ＭＮｓｗ１０がオフになり、ｂｌｅｓｓのレベルに応じてＭＰｓｗ１０，ＭＰｓｗ１１の一方がオンとなる。この際に、ｓｗｖｃｃｉｎ用となるＭＮｓｗ１０は、信号（ｓｗｅｘｔ）が‘Ｌ’レベルの際にオンとなる仕様になっている。この信号（ｓｗｅｘｔ）は、ＮＦＣチップ外部に出力され、例えば図２２に示すように、外部においてＭＰｓｗ１０と並列接続される外部スイッチＯＳＷの駆動用として用いられる。
【０１１２】
ＮＦＣチップでは、バッテリーレスモード時に整流電力で生成された電力をレギュレータで降圧した電源をＵＩＭに対して供給する必要があるため、バッテリーレスモード以外の動作モードでも一旦ＮＦＣチップを通してＵＩＭに電源を供給する構成となっている。しかし、ＮＦＣチップ内部のスイッチでは、比較的高抵抗のスイッチとなってしまうため、外部スイッチＯＳＷを使用して、スイッチ抵抗を低減することができる。図２２に示したとおり、外部スイッチＯＳＷはＭＰｓｗ１０と同じ動作をする必要がある。そのため、外部スイッチＯＳＷの構成としては、ＰＭＯＳトランジスタを使用することが望ましい。またバッテリーレスモードでｓｗｖｃｃｉｎからの電源供給が途絶えるため、単純なＰＭＯＳスイッチでは電源が逆流する。そのため、図２４で示したようなＰＭＯＳを２段構成とし、バルクからの電流の逆流を防ぐ必要がある。
【０１１３】
以上に説明したように、本実施の形態のＮＦＣチップが備える主要な特徴を纏めると以下のようになる。
【０１１４】
（１）本実施の形態のＮＦＣチップでは、アンテナ駆動端子と整流電力入力端子を共用化するため、アンテナ駆動用ＰＭＯＳトランジスタのバルク電圧を整流動作時に高い電圧に接続する。その高い電圧は、２段整流回路（又はディクソン型チャージポンプ回路）を使用して生成される。すなわち、単純に、アンテナ駆動端子と整流電力入力端子を共用化すると、アンテナ駆動用ＰＭＯＳトランジスタの寄生ＰＮＰバイポーラトランジスタを通して整流電力が接地電源電圧に流出する恐れがある。そこで、当該ＰＭＯＳトランジスタのバルク電圧を２段昇圧電圧に接続することで、寄生ＰＮＰトランジスタがオフ状態となり、整流電力の流出がなくなる。
【０１１５】
（２）同じく、アンテナ駆動用ＮＭＯＳトランジスタに３重ウエルプロセスを使用している場合、「ｄｅｅｐ ｎｗｅｌｌ」層が接地電源電圧に接続される。すなわち、当該ＮＭＯＳトランジスタに３重ウエルプロセスを用いている場合、寄生ＮＰＮバイポーラトランジスタを通して、電源からアンテナ駆動端子に電流が流出する恐れがある。そこで、「ｄｅｅｐ ｎｗｅｌｌ」層の電位を接地電源電圧とすることで、電源からの電流流出がなくなる。
【０１１６】
（３）前記（１）、（２）により、アンテナ駆動端子と整流電力入力端子を共用できる。すなわち、アンテナ駆動端子と整流電力入力端子は、ともに大電力を流す端子であるため、並列に配置すると面積やコストの増大が発生し、加えて電力漏れが生じる恐れもある。そこで、アンテナ駆動端子と整流電力入力端子を共用化することで、面積やコストを低減すると共に、電力の漏れを防ぐことができる。
【０１１７】
（４）本実施の形態のＮＦＣチップでは、整流動作を妨げないように、アンテナ駆動端子からアンテナ駆動用の各ＭＯＳトランジスタのゲートにフィードバック接続される、高調波低減用のフィードバックＣＲ回路を、整流動作時は切断する。すなわち、整流動作中は、フィードバックＣＲ回路がアンテナ駆動用の各ＭＯＳトランジスタのゲートをわずかながら駆動し、アンテナからの入力電力がアンテナ駆動用のＭＯＳトランジスタから漏れるため、整流効率が悪化する恐れがある。そこで、フィードバックＣＲ回路を遮断することで、アンテナ駆動用の各ＭＯＳトランジスタのゲート電圧が動かなくなり、整流動作を阻害することがなくなる。
【０１１８】
（５）本実施の形態のＮＦＣチップでは、ＰＭＯＳトランジスタのバルク電圧を切り替えるため、スイッチを含んだ電源切替部が設けられる。電源切替部のスイッチは、電源が無くなった状態でも逆流しない、面積はなるべく小さく、整流動作開始時の低電圧状態でも確実に動作するなどの課題が存在する。そこで、電源切替部において、ＰＭＯＳトランジスタのバルク電圧を、例えば外部電源（ｍｖｄｄ）か整流電源（ｖｃｃｒｅｃｔ）かに切り替えることで、ｍｖｄｄのオン／オフにかかわらず当該ＰＭＯＳトランジスタを介した電流の逆流を防ぐ。これにより、例えば図２４に示したように、ＰＭＯＳトランジスタを２段構成にする必要がなくなり、面積の縮小が図れる。
【０１１９】
電源切替部のスイッチとしては、例えばダイオード接続のＮＭＯＳスイッチを用いることで、低電圧時にバッテリーレスか否か示す信号（ｂｌｅｓｓ）が不定の時にでも確実に出力電源電圧（ｖｃｃｒｆ）を立ち上げることができる。また、ある程度ｖｃｃｒｆの電圧が上昇し、ｂｌｅｓｓが定まった際には、メインスイッチとしてＰＭＯＳスイッチを用い、これをｂｌｅｓｓで制御することで、確実な動作で電源の接続を行うことができる。ＰＭＯＳスイッチを用いる場合には、その他に、クロスカップル型のＰＭＯＳスイッチを用いることが有益である。クロスカップル型のＰＭＯＳスイッチは、２種類の電源電圧の内のどちらか高い方の電源電圧を出力することができる。これにより、低電圧時にｂｌｅｓｓが不定の時にでも確実に出力電源電圧を立ち上げることが可能になる。
【０１２０】
（６）本実施の形態のＮＦＣチップでは、ＡＳＫの変調率が、アンテナ駆動用のプルアップ用ＰＭＯＳ、プルダウン用ＮＭＯＳ、変調率補正用プルダウンＰＭＯＳで制御され、ＭＰＵ内のレジスタ設定などを用いて、外部アンテナの構成などに最適な設定を選択可能となっている。例えばＡＳＫ振幅を８０％に落としたい場合、アンテナ駆動用ＭＯＳの電流駆動力を８０％にすれば良いというわけではない。アンテナ電流駆動力とＡＳＫ振幅とは非線形の関係にあり、さらにアンテナ毎に関係が変化する。さらにＰＶＴ変動により、ＭＯＳの電流駆動力が変化した場合、電流駆動力の変化が同じでもＡＳＫ変調率が変化してしまう。
【０１２１】
そこで、ＡＳＫ変調率としてプルアップ用ＰＭＯＳ／プルダウン用ＮＭＯＳの設定をレジスタで設定できるようにすることで、アンテナの種類にかかわらず、ＡＳＫ変調に伴う最適な電流駆動力の変化を設定することができ、安定したＡＳＫ変調率を得ることができる。さらに、変調率補正用プルダウンＰＭＯＳはオンすることでＡＳＫ振幅を下げる事ができる。すなわち、プルアップ用ＰＭＯＳ／プルダウン用ＮＭＯＳはオンするＭＯＳの数を減少させてＡＳＫ振幅を下げる。そのため、ＰＶＴ変動でＭＯＳの電流駆動力が変動した場合のＡＳＫ変調率の変動は、プルアップ用ＰＭＯＳ／プルダウン用ＮＭＯＳと変調率補正用プルダウンＰＭＯＳとで逆方向になる。よって、変調率補正用プルダウンＰＭＯＳを適宜使用することで、ＰＶＴ変動によらず安定したＡＳＫ変調率を得ることができる。ただし、変調率補正用プルダウンＰＭＯＳの効果もアンテナ毎に違うため、レジスタ設定できるようにする。
【０１２２】
（７）本実施の形態のＮＦＣチップでは、バッテリーレスモードの判定信号により、バッテリーレス動作を行っていることをチップが認識し、チップ全体を低消費電力動作モードに移行し、バッテリーレスモードにおいて通信距離を稼ぐことが可能な構成となっている。すなわち、ＮＦＣチップは携帯電話システムから電力を得ているため、通常のＮＦＣ対応ＩＣカード（アンテナ電力のみで動作）と比較して、より大きな電力で動作することができる。しかしながら、その反面、バッテリーレスモードで動作する時には大きな電力を必要とされるため、ＩＣカードと比較して通信距離が極端に短くなってしまう。そのため、バッテリーレス動作を検知して、低消費電力モードに移行することが望まれるが、例えば外部電源に整流電力を直接供給するような構成とすると、ＮＦＣチップ自体はバッテリーレスモードを検知することが困難になってしまう。そこで、外部電源と整流電源を切り離すことで、ＮＦＣチップ自体がバッテリーレスモードで動作していることを検知することができる（外部電源が低下していればバッテリーレスモード）。これにより、ＮＦＣチップ全体を低消費電力モードで動作させ、ＩＣカードほどではないものの通信距離を伸ばすことができる。
【０１２３】
（８）本実施の形態のＮＦＣチップは、外部から入力されたキャリアを検出するキャリア検出部を備え、当該キャリア検出部は、ハイパスフィルタを用いてＭＯＳトランジスタのＶｔｈを補正することでＭＯＳトランジスタのＶｔｈばらつきによらず安定したキャリア感度が得られる構成となっている。キャリア検出部は、ＮＦＣチップがＲＦセンサモードでも動作する。ＲＦセンサモードとは、アンテナからの信号入力の有る無しを監視するモードであり、この際に、キャリア検出部を除いたＮＦＣチップ全体はスタンバイ状態（電源遮断状態）である。そのため、キャリア検出部の電力消費は、携帯電話の待受時間に関係する。そのため、複雑な回路を使用することは難しく、Ｖｔｈのばらつきや温度変化等により、キャリア検出の閾値が大きく変動するという問題があった。そこで、ハイパスフィルタを用いてＭＯＳのＶｔｈを補正することで、Ｖｔｈの変化に関係なくキャリア振幅を監視することができるため、ＰＶＴ変動に比較的強い回路構成が実現できる。
【０１２４】
（９）本実施の形態のＮＦＣチップは、ＳＷＰ電源切り替え部を備え、当該ＳＷＰ電源切り替え部では、各ＭＯＳスイッチのバルク電圧を適宜切り替える構成となっている。通常、電源スイッチは、入力側と出力側の電源がオンであるかオフであるか分からない。電源スイッチとして、例えばＰＭＯＳトランジスタ１段構成のスイッチを用いた場合、バルクを通して電流が逆流してしまう。これを防ぐため、前述した図２４のような構成例が挙げられるが、面積の増大を招いてしまう。特に、電源スイッチは、流れる電流が大きく電圧降下が低いことが要求されるため、非常に大きなスイッチになってしまう。そこで、ＭＯＳスイッチのバルク電圧を適宜切り替えることで、バルクを通した電流逆流を防止することができる。これにより、ＰＭＯＳトランジスタ１段構成のスイッチを使用することができるため、面積を削減することができる。
【０１２５】
（１０）本実施の形態のＮＦＣチップは、ＳＷＰ電源切り替え部を備え、当該ＳＷＰ電源切り替え部では、携帯電話システムからの供給電源をＵＩＭに供給するか、遮断するかを切り替える制御信号が‘Ｌ’レベル時に遮断を示す信号となっている。携帯電話システムの立ち上げ時には、すべての制御信号が‘Ｌ’レベルとなっている。携帯電話システムからの供給電源をＵＩＭに供給するか、遮断するかを切り替える制御信号を‘Ｈ’レベル時に遮断とすると、携帯電話システムの立ち上げ時にＵＩＭに電力が供給されたまま立ち上がってしまう。そこで、携帯電話システムからの供給電源をＵＩＭに供給するか、遮断するかを切り替える制御信号を‘Ｌ’レベルで遮断とすることで、携帯電話システムの立ち上げ時にＵＩＭには電力が供給されず、システム立ち上げのシーケンスを正しく制御することができる。
【０１２６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【０１２７】
本実施の形態による無線通信用半導体装置は、特に、リーダライタ機能とＩＣカード機能を併せ持つ製品に適用して有益なものであるが、勿論これに限定されず、例えばＲＦＩＤ（Radio Frequency IDentification）におけるリーダライタ機能とタグ機能を併せ持つ製品等といった各種無線通信用半導体装置全般に対しても同様に適用可能である。
【符号の説明】
【０１２８】
ＡＤ アンド演算回路
ＡＤＲＶ アンテナドライバ部
ＡＤＲＶＣＴＬ アンテナドライバ駆動部
ＡＮＴ アンテナ
ＢＡＴ バッテリー
ＢＩＡＳ バイアス回路
ＢＬＳＪＧ バッテリーレス判定部
Ｃ 容量
ＣＬＫＥＸＴ クロック抽出部
ＣＭ カレントミラー回路
ＣＰＵ メインプロセッサ
ＣＲＳＳＷ クロススイッチ回路
ＣＳＣ 電流源回路
ＤＮＳＷ ＮＭＯＳダイオードスイッチ回路
ＤＷＲＥＧ 降圧レギュレータ回路
ＥＭＥＲＤＥＴ エマージェンシ検出部
ＦＷＲＣＴ 全波整流回路
ＨＭＩＦ ヒューマンインターフェース
ＨＰＦ ハイパスフィルタ
ＩＯ 外部入出力回路
ＩＲＥＧ 内部電流源
ＩＶ インバータ回路
ＩＶＢＫ インバータ回路
ＬＭＴ リミット回路
ＬＴ ラッチ回路
ＭＡＣＨ インピーダンス整合回路
ＭＮ ＮＭＯＳトランジスタ
ＭＰ ＰＭＯＳトランジスタ
ＭＰＵ マイクロプロセッサ
ＭＳＷ スイッチ回路
ＮＤ ナンド演算回路
ＮＦＣＩＣ ＮＦＣチップ
ＮＯＲ ノア演算回路
ＯＰＡＭＰ オペアンプ回路
ＯＳＣ 発振回路
ＯＳＷ 外部スイッチ
Ｐ 外部端子
ＰＬＬ フェーズロックドループ回路
ＰＳＷＢＫ 電源切替部
Ｒ 抵抗
ＲＡＭ 揮発性メモリ
ＲＣＴＲＧＤＲＶ 整流レギュレータドライバ
ＲＥＣＴ 整流部
ＲＥＣＴＣ 整流回路
ＲＥＣＴＲＥＧ 整流レギュレータ
ＲＥＦＧ リファレンス生成回路
ＲＦＩＣ 携帯通信用高周波処理部
ＲＯＭ 不揮発性メモリ
ＲＸＢＫ 受信ブロック
ＳＥＣＵ セキュリティ関連回路
ＳＥＬ 選択回路
ＳＥＬＳＷ 選択スイッチ回路
ＳＴＲＣ スタートアップ回路
ＳＷ スイッチ
ＴＦＧ トランスファーゲート
ＴＰＴＭＤＶ ＴＰ／ＴＭ駆動部
ＴＸＢＫ 送信ブロック
ＴＸＣＤＥＴ キャリア検出部
ＴＸＣＴＬ 送信制御部
ＵＩＭ ＵＩＭチップ
ＵＰＣ 昇圧回路
ＶＣＮＷＥＬＧ ｖｃｃｎｗｅｌｌ生成部
ＶＣＴＬ 電源制御部
ＶＧＥＮ 電源回路
ＶＴＨＲＥＦＧ 基準電位発生回路
ＷＣＭ ワイドラーカレントミラー回路
ＸＴＡＬ 水晶発振器
【技術分野】
【０００１】
本発明は、無線通信用半導体装置に関し、特に、携帯電話機においてＮＦＣ（Near Field Communication）機能を実現する無線通信用半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、特許文献１には、アンテナコイルの両端に対して、整流回路と、２個の復調回路と、変調回路が並列接続された非接触ＩＣカードが示されている。また、特許文献２には、アンテナコイルに対して、整流回路および信号受信ノードを接続するか、送信ノードを接続するかを選択可能な非接触データ記憶システムが示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１７２８０６号公報
【特許文献２】特開平５−２９８４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、日本を代表として海外においても、携帯電話システムにＮＦＣ（Near Field Communication）機能の搭載が進んでいる。携帯電話システムに搭載されるＮＦＣ機能では、携帯電話システムがＩＣカード（ＵＩＣＣ：Universal Integrated Circuit Card）として動作するカードモードと、リーダライタ（ＲＷ）として動作するＲＷモードが存在する。このカードモードならびにＲＷモードとしての無線通信動作は、携帯電話システム内に搭載された無線通信用の半導体チップ（ＮＦＣチップと呼ぶ）によって実現される。
【０００５】
ここで、ＩＣカードは、ＲＷから出力される磁界から電力供給を受けて動作を行うため、基本的に、ＩＣカード自体には電池などを搭載する必要は無い。しかし、携帯電話システムに搭載されるＮＦＣチップは、通常、電池等の外部電源が不可欠となる。例えば、ＲＷモードで動作する際には、外部から入力される磁界が無いため、外部電源からの電力供給を受ける必要がある。また、カードモードで動作する際にも、一般的な単機能のＩＣカード（例えばＳｕｉｃａ（登録商標）カード）と異なり、多機能（例えばＳｕｉｃａ（登録商標）カードとＥｄｙ（登録商標）カードの実現）が必要とされ、消費電力の増大と共に磁界からの電力供給では不足する恐れがある。更に、カードモードで動作する際、ＮＦＣチップは、携帯電話システムのセキュリティを保つ必要性などから携帯電話システム内の他のチップ（ＵＩＭ（User Identity Module）チップ等）を駆動する必要性があり、ＮＦＣチップ自体が磁界からの電力供給で動作しても、システムとして動作しないということも起こり得る。
【０００６】
しかし、ＮＦＣチップがカードモードで動作する際にも外部電源が不可欠であるものとすると、実使用上の問題が生じる恐れがある。例えば、携帯電話システムに搭載されたＳｕｉｃａ（登録商標）機能で電車に乗った後、携帯電話システムの電池が消耗し、Ｓｕｉｃａ（登録商標）機能が使用できなくなった場合、改札を通過することが出来なくなってしまう。そのほかにも、ＮＦＣ機能が社会インフラとしての重要性を増すに従って、電池等の外部電源に頼ったシステムでは問題があるということになってきている。
【０００７】
このような問題を解決するため、例えば、Ｌｏｗバッテリーモードに対応したＮＦＣチップが考えられる。これは、携帯電話システムのシステム自体が動作できなくなる電圧より低い電圧でもＮＦＣチップの動作を可能にするものである。すなわち、携帯電話システムの電池が消耗し、電池の出力電圧が低下すると、システム自体が停止する。携帯電話システムは、実際に使用（通話、メール等）しているとき以外も、基地局と通信を行っており、電池の消耗が激しい。したがって、システム自体が停止すると、それ以上の電池の消耗がほぼ抑えられ、ＮＦＣ機能をこの状態でも動作可能なように構成することで、ＮＦＣ機能としての電池寿命を格段に延ばすことが出来る。
【０００８】
しかしながら、Ｌｏｗバッテリーモードを用いた場合、ＮＦＣ機能としての電池寿命を長くすることは可能であるが、無限ではないため本質的な解決が図れる訳ではない。携帯電話システムのシステム自体が停止しているといっても、漏れ電流による電池の消耗、電池の自己放電などで、電池の電圧は徐々に下がっていき最後にはＬｏｗバッテリーモードでも対応不可になる。また、携帯電話システムで使用される電池（リチウム電池等）は、過放電が起こると２次電池としての機能が損なわれるため、Ｌｏｗバッテリーモードで対応不可になるまで電池の電圧が下がった際には完全に電池の出力を遮断する必要がある。この場合、２段階の閾値電圧が必要となるため、携帯電話システムの構成が複雑化する恐れがある。
【０００９】
そこで、ＮＦＣチップにアンテナから入力電力を整流することで電力生成を行う機能を設け、携帯電話システムのバッテリーからの電力供給が行われない場合でも使用できる（バッテリーレス動作）システムが望まれる。この際には、前述したように、ＮＦＣチップがそれ以外のチップ（ＵＩＭチップ等）を駆動する必要性があるため、電力生成機能には、例えば高効率化等が求められる。図２３は、本発明の前提として検討した無線通信用半導体装置において、その構成の一例を示す概略図である。図２３に示す無線通信用半導体装置（ＮＦＣチップ）ＮＦＣＩＣ’は、整流回路ＲＥＣＴＣ’、受信ブロックＲＸＢＫ、および送信ブロックＴＸＢＫ’を備えている。
【００１０】
ＴＸＢＫ’は、送信用の外部端子Ｐｔｐ，Ｐｔｍならびに外部のインピーダンス整合回路ＭＡＣＨを介して外部のアンテナＡＮＴに結合される。ＡＮＴは、インダクタやＱ値調整用の抵抗等から構成される。ＲＸＢＫは、受信用の外部端子Ｐｒｐ，Ｐｒｎ、振幅制限用の外部抵抗Ｒｒｐ，Ｒｒｎ、ならびに直流カット用の外部容量Ｃｒｐ，Ｃｒｎを介してＡＮＴに結合される。ＲＥＣＴＣ’は、電力入力用の外部端子Ｐｖｐ，Ｐｖｎならびに直流カット用の外部容量Ｃｖｐ，Ｃｖｎを介してＡＮＴに結合される。ＮＦＣＩＣ’は、ＲＷモードで動作する場合、バッテリー（図示せず）によって動作し、ＴＸＢＫ’からＡＮＴに向けて送信信号を出力し、またＡＮＴからの入力信号をＲＸＢＫで受信する。一方、ＮＦＣＩＣ’は、バッテリーレスモード（バッテリーの電力を用いずにカード動作するモード）で動作する場合、外部のＲＷからＡＮＴに供給された入力電力を用いてＲＥＣＴＣ’が電力を生成し、当該電力を用いてＲＸＢＫやＴＸＢＫ’が動作する。具体的には、ＲＸＢＫがＡＮＴからの入力信号を適宜処理することで外部のＲＷからの命令を認識し、また、ＮＦＣＩＣ’が外部のＲＷに向けて返信を行う際には、ＴＸＢＫ’がＰｔｐとＰｔｍ間の負荷を変調し、これに伴いＡＮＴに生じた磁界の変化を外部のＲＷに認識させる。
【００１１】
しかしながら、図２３のような構成を用いた場合、次のようなことが懸念される。まず、整流回路ＲＥＣＴＣ’に伴う外部端子Ｐｖｐ，Ｐｖｎの増加が挙げられる。この端子は、電力用の端子であるため、チップ内部の配線も含めて面積増大（コスト増大）に対する影響が大きい。次に、電力漏れに伴う電力効率の低下が挙げられる。外部端子Ｐｔｐ，ＰｔｍからＡＮＴまでは、ＮＦＣＩＣ’の送信時におけるロスを低減するため、インピーダンスが十分に整合されるように設計される。また、ＡＮＴから外部端子Ｐｖｐ，Ｐｖｎまでも、入力電力のロスを低減するためインピーダンスが十分に整合されるように設計される。ただし、これらを両立させると、ＲＷモードにおいては、ＮＦＣＩＣ’からの送信電力が整流回路ＲＥＣＴＣ’側に漏洩してしまい、アンテナ駆動用トランジスタの効率が落ちる恐れがある。逆に、バッテリーレスモードでは、ＡＮＴからの入力電力がＴＸＢＫ’側に漏洩してしまい、整流効率が落ちる恐れがある。
【００１２】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、電力漏れを低減し、電力効率の向上を実現可能な無線通信用半導体装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１４】
本実施の形態による無線通信用半導体装置は、アンテナ接続用端子となる第１端子と、第１端子を外部電源となる第１電源電圧でプルアップするｐチャネル型の第１ＭＩＳＦＥＴと、第１端子を外部電源となる第２電源電圧でプルダウンするｎチャネル型の第２ＭＩＳＦＥＴと、第１端子に接続された整流回路部とを備える。整流回路部は、アンテナを介して第１端子に入力された交流信号を用いて、第１電源電圧よりも高くかつ前記交流信号の最大振幅時に第１端子に生じる高電位側の電圧値よりも高い電圧値を持つ第３電源電圧を生成する。そして、この第３電源電圧は、第１ＭＩＳＦＥＴのバルク電圧として使用される。これによって、第１ＭＩＳＦＥＴの寄生ＰＮＰバイポーラトランジスタを通して第１端子の整流用電力が接地電源電圧に漏れることを防止することができ、電力効率の向上が図れる。
【００１５】
また、本実施の形態による無線通信用半導体装置は、更に、第２ＭＩＳＦＥＴが３重ウエル構造を備え、３重ウエル構造内の中間層となるｎ型の半導体層に第２電源電圧と同電位の電圧レベルが供給されるものとなっている。これによって、第２ＭＩＳＦＥＴの寄生ＮＰＮバイポーラトランジスタを通して、電源から第１端子に電流が漏れることを防止することができ、電力効率の向上が図れる。
【００１６】
そして、これらによって、アンテナ駆動用の端子と整流用の端子を第１端子で兼用できるようになることから、アンテナ駆動用の端子と整流用の端子を分離する場合と比較して、面積やコストの低減が図れ、加えて、各端子間での電力漏れが無くなることから電力効率の向上が図れる。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、リーダライタ機能とＩＣカード等の機能を兼ね備えた無線通信用半導体装置において、電力漏れを低減し、電力効率の向上が実現可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態による無線通信用半導体装置において、その全体構成の一例を示す概略図である。
【図２】（ａ）〜（ｃ）は、図１の無線通信用半導体装置において、アンテナ駆動用の外部端子に整流部を単純に接続した場合の問題点を示す説明図である。
【図３】図１の無線通信用半導体装置において、その主要部の詳細な構成例を示す回路ブロック図である。
【図４】（ａ）〜（ｃ）は、図３の無線通信用半導体装置において、そのバッテリーレスモード時の動作例を示す説明図である。
【図５】本発明の一実施の形態による無線通信用半導体装置において、それを適用した携帯電話システムの構成例を示すブロック図である。
【図６】図１の無線通信用半導体装置における全体のより詳細な構成例を示すブロック図である。
【図７】図６の無線通信用半導体装置において、その送信ブロックの詳細な構成例を示すブロック図である。
【図８】図７の送信ブロックにおいて、そのアンテナドライバ部の詳細な構成例を示す回路図である。
【図９】図８の補足図である。
【図１０】図７の送信ブロックにおいて、そのアンテナドライバ駆動部の詳細な構成例を示す回路図である。
【図１１】図１０のアンテナドライバ駆動部の動作例を示すものであり、（ａ）はＲＷモード時における波形図、（ｂ）はカードモード（バッテリーレスモード）時における波形図を示すものである。
【図１２】図７の送信ブロックにおいて、その送信制御部の詳細な構成例を示す回路図である。
【図１３】図７の送信ブロックにおいて、その整流部の詳細な構成例を示す回路図である。
【図１４】図７の送信ブロックにおいて、その整流レギュレータおよび整流レギュレータドライバの詳細な構成例を示す回路図である。
【図１５】図１４の整流レギュレータにおけるスタートアップ回路の動作例を示す説明図である。
【図１６】図１４の整流レギュレータにおいて、そのロジック回路部の動作例を示す真理値表である。
【図１７】図７の送信ブロックにおいて、そのクロック抽出部の詳細な構成例を示す回路図である。
【図１８】図７の送信ブロックにおけるキャリア検出部の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。
【図１９】図７の送信ブロックにおいて、その内部電流源の詳細な構成例を示す回路図である。
【図２０】図６の電源制御部において、その主要部の詳細な構成例を示す回路図である。
【図２１】図２０の補足図である。
【図２２】図２０の他の補足図である。
【図２３】本発明の前提として検討した無線通信用半導体装置において、その構成の一例を示す概略図である。
【図２４】図３の比較例として検討したプルアップ用ＰＭＯＳトランジスタの構成例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
《ＮＦＣチップ全体の概略構成》
図１は、本発明の一実施の形態による無線通信用半導体装置において、その全体構成の一例を示す概略図である。図１に示す無線通信用半導体装置（ＮＦＣチップ）ＮＦＣＩＣは、送信ブロックＴＸＢＫおよび受信ブロックＲＸＢＫを備え、ＴＸＢＫ内に整流部ＲＥＣＴが備わった構成となっている。ＴＸＢＫは、送信用（アンテナ駆動用）の外部端子Ｐｔｐ，Ｐｔｍならびに外部のインピーダンス整合回路ＭＡＣＨを介して外部のアンテナＡＮＴに結合される。ＡＮＴは、インダクタやＱ値調整用の抵抗等から構成される。ＲＸＢＫは、受信用の外部端子Ｐｒｐ，Ｐｒｎ、振幅制限用の外部抵抗Ｒｒｐ，Ｒｒｎ、ならびに直流カット用の外部容量Ｃｒｐ，Ｃｒｎを介してＡＮＴに結合される。ＮＦＣＩＣは、バッテリー（図示せず）の電力を用いてリーダライタ（ＲＷ）として動作するＲＷモードと、ＩＣカードとして動作するカードモードおよびバッテリーレスモードとを備えている。カードモードでは、バッテリーの電力を用いるが、バッテリーレスモードではバッテリーの電力を用いない。
【００２４】
ＴＸＢＫは、整流部ＲＥＣＴとアンテナドライバ部ＡＤＲＶを備えている。ＲＷモードのライト時（送信時）には、ＴＸＢＫ内のＡＤＲＶが、Ｐｔｐ，Ｐｔｍに向けて送信信号（ｔｐ，ｔｍ）を出力し、それがＭＡＣＨを介してＡＮＴから出力される。ＲＷモードのリード時（受信時）には、ＡＮＴからの入力信号（相手先からの返信信号）がＣｒｐ，Ｃｒｎ等を介してＰｒｐ，Ｐｒｎに伝送され、それをＲＸＢＫが受信信号（ｒｘｉｎｐ，ｒｘｉｎｎ）として適宜処理する。一方、バッテリーレスモードで動作する場合、外部のリーダライタ（ＲＷ）からＡＮＴに供給された入力電力がＰｔｐ，Ｐｔｍに電力信号（ｔｐ，ｔｍ）として伝送され、これを用いてＲＥＣＴが電力を生成し、当該電力を用いてＲＸＢＫやＡＤＲＶが動作する。具体的には、ＲＸＢＫがＡＮＴからの入力信号を適宜処理することで外部のＲＷからの命令を認識し、また、ＮＦＣＩＣが外部のＲＷに向けて返信を行う際には、ＡＤＲＶが、ＰｔｐとＰｔｍ間の負荷を変調し、これに伴いＡＮＴに生じた磁界の変化を外部のＲＷに認識させる。なお、カードモードで動作する場合は、ＲＸＢＫやＡＤＲＶの動作電力がバッテリーに代わることを除いて前述したバッテリーレスモードと同様である。
【００２５】
このような構成例を用いると、前述した図２３の構成例と比較して、外部端子数を削減できることがＮＦＣチップ（ならびにそれを適用したシステム）の小型化や低コスト化が図れる。更に、図２３で述べたような、ＲＷモードの送信時におけるアンテナドライバ部ＡＤＲＶでの送信電力漏れや、バッテリーレスモード時においてＡＮＴからの入力電力が整流部ＲＥＣＴではなくＡＤＲＶ側に漏れるのを低減することができる。
【００２６】
前者のＡＤＲＶでの送信電力漏れに関して説明すると、図２３のような構成例を用いた場合、例えば、外部端子Ｐｖｐ，Ｐｖｎを無負荷状態（開放状態）などに設定できれば送信電力漏れ（有効電力のロス）を低減することができる。しかし、実際には、仮にＰｖｐ，Ｐｖｎを無負荷状態などにすると、例えば外付け部品のＬＣ共振等によってＰｖｐ，Ｐｖｎにおける振幅が過大となりトランジスタの耐圧を超える恐れがある。したがって、実際には、何らかの抵抗負荷によって振幅を制限する必要があり、有効電力のロスが生じてしまう。また、Ｐｔｐ，ＰｔｍからＰｖｐ，Ｐｖｎに到るまでの各種外付け部品には、実際には抵抗成分が存在するため、これによっても有効電力のロスが生じ得る。
【００２７】
そこで、図１の構成例のように、送信用（アンテナ駆動用）の外部端子Ｐｔｐ，Ｐｔｍを整流用の外部端子として兼用させると、ＲＷモード時には、例えば整流部ＲＥＣＴがオフ状態となることで、送信電力漏れ（有効電力のロス）を低減することができる。すなわち、ＲＷモード時にはＰｔｐ，Ｐｔｍの電位は、内部回路によって駆動され、電源電圧もしくは接地電圧にされる。よって、Ｐｔｐ，Ｐｔｍの電位は接地電源電圧から電源電圧までに制限される。ダイオードブリッジを使用した整流回路によって生成された整流電源は、原理的に入力振幅を越えることはできない。よって、整流電源を開放とするとある程度の電位に達した後は、整流動作が行われなくなるため、整流部ＲＥＣＴがオフとなる。この際に、トランジスタの耐圧に関しては、ＲＷモード時には、前記のとおりＰｔｐ，Ｐｔｍに対して自らが送信電力を発生しているため、アンテナドライバ部ＡＤＲＶの電源電圧を超えることはない。
【００２８】
一方、後者のバッテリーレスモード時に関しても同様に、アンテナドライバ部ＡＤＲＶをオフ状態に制御することで、整流部ＲＥＣＴがアンテナ駆動用の外部端子Ｐｔｐ，Ｐｔｍに入力された電力をロス無く整流することができる。ただし、単純に、外部端子Ｐｔｐ，Ｐｔｍに整流部ＲＥＣＴを接続しただけでは、図２に説明するように、整流動作時にＴＸＢＫ内で大きな電力漏れが生じる場合がある。本実施の形態による無線通信用半導体装置では、この問題を見出すと共に、それに対して対策（詳細は後述）を行ったことが主要な特徴の一つとなっている。
【００２９】
《送信ブロックのおける問題点の一例》
図２（ａ）〜（ｃ）は、図１の無線通信用半導体装置において、アンテナ駆動用の外部端子に整流部を単純に接続した場合の問題点を示す説明図である。図２（ａ）では、バッテリーレスモード時において、アンテナドライバ部ＡＤＲＶ内のプルアップ用ＰＭＯＳトランジスタの状態が模式的に示されている。この例では、プルアップ用ＰＭＯＳトランジスタは、図２（ａ）、（ｃ）に示すように、整流部ＲＥＣＴ内の全波整流回路ＦＷＲＣＴによって生成された電源電圧（ｖｃｃｒｆ（例えば２．７Ｖ））でオフにされている。バッテリーレスモード時なので、アンテナ駆動用としてバッテリーから供給される外部電源電圧（ｔｘｖｃｃ）は０Ｖである。この時、ｖｃｃｒｆは電力信号（ｔｐ，ｔｍ）を整流して得られるため、図２（ｃ）に示すように、ｔｐ，ｔｍの電位はｖｃｃｒｆを超えることがある。この場合、プルアップ用ＰＭＯＳトランジスタは、ｔｐ，ｔｍをソース、ｔｘｖｃｃをドレインとして動作する。このとき、「ｔｐ（又はｔｍ）−ｖｃｃｒｆ＞Ｖｔｈｐ」であれば、ｔｐ，ｔｍからｔｘｖｃｃ（＝０Ｖ）に電流が逆流し、整流動作が阻害される。
【００３０】
また、図２（ａ）に示すように、プルアップ用ＰＭＯＳトランジスタには、ｐ＋型拡散層（ｐ＋）をエミッタ、ｎ型ウエル（ｎｗｅｌｌ）をベース、ｐ型半導体基板（ｐｓｕｂ）をコレクタとする寄生ＰＮＰバイポーラトランジスタが存在する。ｐ＋型拡散層（ｐ＋）にはｔｐ，ｔｍが印加され、ｐ型半導体基板（ｐｓｕｂ）にはｔｘｖｃｃに対する接地電源電圧ｔｘｖｓｓ（＝０Ｖ）が印加される。通常時では、ｎ型ウエル（ｎｗｅｌｌ）に最高電位であるｖｃｃｒｆをプルアップ用ＰＭＯＳトランジスタのバックバイアス（バルク電圧）として供給することで問題は生じない。しかしながら、実際には、図２（ｃ）に示すように、「ｔｐ（又はｔｍ）−ｖｃｃｒｆ＞０．６Ｖ」になり得るため、寄生ＰＮＰバイポーラトランジスタがオンとなり、ｔｐ，ｔｍからｐ型基板（ｐｓｕｂ）の電位となるｔｘｖｓｓ（＝０Ｖ）に電流が流れ、整流動作を阻害する。
【００３１】
また、図２（ｂ）に示すように、同様の問題がアンテナドライバ部ＡＤＲＶ内のプルダウン用ＮＭＯＳトランジスタ側でも起こる。図２（ｂ）では、バッテリーレスモード時において、ＡＤＲＶ内のプルダウン用ＮＭＯＳトランジスタの状態が模式的に示されている。この例では、プルダウン用ＮＭＯＳトランジスタは、接地電源電圧（ｔｘｖｓｓ（＝０Ｖ））でオフにされている。現在のＣＭＯＳプロセスでは、３重ウエル構造が基本となっており、プルダウン用ＮＭＯＳトランジスタのｐ型ウエル（ｐｗｅｌｌ）は、それを覆うディープｎ型ウエル（ｄｅｅｐ ｎｗｅｌｌ）によってｐ型半導体基板（ｐｓｕｂ）から分離されている。この場合、プルダウン用ＮＭＯＳトランジスタには、ｎ＋型拡散層（ｎ＋）をエミッタ、ｐ型ウエル（ｐｗｅｌｌ）をベース、ディープｎ型ウエル（ｄｅｅｐ ｎｗｅｌｌ）をコレクタとする寄生ＮＰＮバイポーラトランジスタが存在する。
【００３２】
ｎ＋型拡散層（ｎ＋）にはｔｐ，ｔｍが印加され、ｐ型ウエル（ｐｗｅｌｌ）にはプルダウン用ＮＭＯＳトランジスタのバックバイアス（バルク電圧）として最低電位であるｔｘｖｓｓ（＝０Ｖ）が印加される。一般的に、ディープｎ型ウエル（ｄｅｅｐ ｎｗｅｌｌ）は、電源電圧（ｖｃｃｒｆ）に接続される。しかしながら、図２（ｃ）に示すように、整流動作を行っているとき、ｔｐ，ｔｍは−０．６Ｖ程度まで低下することがある。そうすると、寄生ＮＰＮバイポーラトランジスタのコレクタに大電流が流れ、ｖｃｃｒｆから電流を引き抜いてしまう。
【００３３】
このように、アンテナ駆動用の外部端子Ｐｔｐ（信号ｔｐ），Ｐｔｍ（信号ｔｍ）に整流部ＲＥＣＴを単純に接続した場合、バッテリーレスモード時においてＰｔｐ，Ｐｔｍとアンテナドライバ部ＡＤＲＶ内のトランジスタとの間でリークパスが生成されるため、ＲＥＣＴの動作が阻害されることになる。なお、例えば図２３のような構成例を用いた場合には、整流用の外部端子（Ｐｖｎ，Ｐｖｐ）とアンテナ駆動用のＰｔｐ，Ｐｔｍが外部容量Ｃｖｐ，Ｃｖｎ等で分離されており、Ｐｖｎ，Ｐｖｐにアンテナドライバ部が直接接続される訳ではないため図２のような問題は生じない。ただし、図２３の構成例では前述したように他の問題があるため、図１の構成例において図２の問題を解決することが望まれる。
【００３４】
《ＮＦＣチップ（主要部）の概略構成》
図３は、図１の無線通信用半導体装置において、その主要部の詳細な構成例を示す回路ブロック図であり、図２で述べた問題点を解決する構成例である。図３に示すＮＦＣチップＮＦＣＩＣは、送信ブロックＴＸＢＫ内に、整流部ＲＥＣＴ、アンテナドライバ部ＡＤＲＶ、整流レギュレータドライバＲＣＴＲＧＤＲＶ、および整流レギュレータＲＥＣＴＲＥＧを備えている。
【００３５】
整流部ＲＥＣＴは、全波整流回路ＦＷＲＣＴ、昇圧回路ＵＰＣ、スイッチＳＷ１ａ，ＳＷ１ｂ、および容量Ｃｍ，Ｃｐを含んでいる。ＦＷＲＣＴは、アンテナＡＮＴから入力された電力信号（ｔｐ，ｔｍ）を接地電源電圧を基準として全波整流することで電源電圧（ｖｃｃｒｅｃｔ）を生成する。ＵＰＣは、前述した電力信号（ｔｐ，ｔｍ）をＣｍ，Ｃｐを介して受け、それをＦＷＲＣＴからの電源電圧（ｖｃｃｒｅｃｔ）を基準として全波整流することで電源電圧（ｖｃｃｒｅｃｔ２）を生成する。ＳＷ１ａ，ＳＷ１ｂは、相補的にオン・オフが制御され、バッテリーレスモードの場合には電源電圧（ｖｃｃｒｆ）としてｖｃｃｒｅｃｔを出力し、そうでない場合（カードモード、ＲＷモード）にはｖｃｃｒｆとしてバッテリーからの電源電圧（ｍｖｄｄ）を出力する。
【００３６】
アンテナドライバ部ＡＤＲＶは、ＰＭＯＳトランジスタＭＰｕｐ，ＭＰｕｍ、ＮＭＯＳトランジスタＭＮｄｐ，ＭＮｄｍ、およびスイッチＳＷ２ａ，ＳＷ２ｂを含んでいる。ＭＰｕｐは、アンテナＡＮＴの一端（外部端子Ｐｔｐ）をバッテリーからのアンテナ駆動用電源電圧（ｔｘｖｃｃ）でプルアップし、ＭＮｄｐはＰｔｐをバッテリーからのアンテナ駆動用接地電源電圧（ｔｘｖｓｓ）でプルダウンする。ＭＰｕｍは、ＡＮＴの他端（外部端子Ｐｔｍ）をｔｘｖｃｃでプルアップし、ＭＮｄｐはＰｔｍをｔｘｖｓｓでプルダウンする。ＳＷ２ａ，ＳＷ２ｂは、相補的に動作し、バッテリーレスモードの際には整流部ＲＥＣＴからの昇圧電源電圧（ｖｃｃｒｅｃｔ２）をＭＰｕｐ，ＭＰｕｍのバックバイアス（バルク電圧）として供給し、そうでない場合（カードモード、ＲＷモード）にはｔｘｖｃｃをＭＰｕｐ，ＭＰｕｍのバックバイアスとして供給する。
【００３７】
整流レギュレータＲＥＣＴＲＥＧは、オペアンプ回路ＯＰＡＭＰ１０を含み、整流レギュレータドライバＲＣＴＲＧＤＲＶは、ＮＭＯＳトランジスタＭＮｒｇを含む。ＯＰＡＭＰ１０は、電源電圧（ｖｃｃｒｆ）の抵抗分圧値と基準電圧（ｂｇｒ０８）を比較し、その比較結果でＭＮｒｇのゲートを駆動する。ＭＮｒｇは、ソースが接地電源電圧に、ドレインが電源電圧（ｖｃｃｒｅｃｔ）に接続される。したがって、例えば、ｖｃｃｒｆが所定の電圧（例えば２．７Ｖ）よりも高い場合、ＯＰＡＭＰ１０は、ＭＮｒｇを介してｖｃｃｒｅｃｔの電圧を低下させ、その結果、ＳＷ１ｂを介してｖｃｃｒｆの電圧を低下させる。
【００３８】
図４（ａ）〜（ｃ）は、図３の無線通信用半導体装置において、そのバッテリーレスモード時の動作例を示す説明図である。図４（ａ）では、バッテリーレスモード時において、アンテナドライバ部ＡＤＲＶ内のプルアップ用ＰＭＯＳトランジスタ（ＭＰｕｐ，ＭＰｕｍ）の状態が模式的に示されている。この例では、プルアップ用ＰＭＯＳトランジスタは、図４（ａ）、（ｃ）に示すように、整流部ＲＥＣＴ内の昇圧回路ＵＰＣによって生成された電源電圧（ｖｃｃｒｅｃｔ２（例えば５Ｖ））でオフにされている。バッテリーレスモード時なので、アンテナ駆動用としてバッテリーから供給される外部電源電圧（ｔｘｖｃｃ）は０Ｖである。この時、図２（ｃ）に示すように、ｔｐ，ｔｍの電位は全波整流回路ＦＷＲＥＣＴからのｖｃｃｒｆ（＝２．７Ｖ）を超えることはあるが、ｖｃｃｒｅｃｔ２を超えることは無い。したがって、図２（ａ）の場合と異なり、プルアップ用ＰＭＯＳトランジスタがオンすることはないため、整流動作の阻害を防止することができる。
【００３９】
また、図４（ａ）に示すように、プルアップ用ＰＭＯＳトランジスタには、ｐ＋型拡散層（ｐ＋）をエミッタ、ｎ型ウエル（ｎｗｅｌｌ）をベース、ｐ型半導体基板（ｐｓｕｂ）をコレクタとする寄生ＰＮＰバイポーラトランジスタが存在する。ｐ＋型拡散層（ｐ＋）にはｔｐ，ｔｍが印加され、ｐ型半導体基板（ｐｓｕｂ）にはｔｘｖｃｃに対する接地電源電圧ｔｘｖｓｓ（＝０Ｖ）が印加される。ここで、ｎ型ウエル（ｎｗｅｌｌ）には、図２（ａ）の場合と異なり昇圧電源電圧（ｖｃｃｒｅｃｔ２（例えば５Ｖ））が供給されている。この場合、エミッタとなるｔｐ，ｔｍの電位がベースとなるｖｃｃｒｅｃｔ２の電位を超えることは無く、寄生ＰＮＰバイポーラトランジスタはオフ状態を維持するため、整流動作の阻害を防止することができる。
【００４０】
一方、図４（ｂ）では、バッテリーレスモード時において、ＡＤＲＶ内のプルダウン用ＮＭＯＳトランジスタ（ＭＮｄｐ，ＭＮｄｍ）の状態が模式的に示されている。この例では、プルダウン用ＮＭＯＳトランジスタは、接地電源電圧（ｔｘｖｓｓ（＝０Ｖ））でオフにされている。プルダウン用ＮＭＯＳトランジスタは、３重ウエル構造で形成され、チャネル領域となるｐ型ウエル（ｐｗｅｌｌ）が、それを覆うディープｎ型ウエル（ｄｅｅｐ ｎｗｅｌｌ）によってｐ型半導体基板（ｐｓｕｂ）から分離されている。この場合、プルダウン用ＮＭＯＳトランジスタには、ｎ＋型拡散層（ｎ＋）をエミッタ、ｐ型ウエル（ｐｗｅｌｌ）をベース、ディープｎ型ウエル（ｄｅｅｐ ｎｗｅｌｌ）をコレクタとする寄生ＮＰＮバイポーラトランジスタが存在する。
【００４１】
ｎ＋型拡散層（ｎ＋）にはｔｐ，ｔｍが印加され、ｐ型ウエル（ｐｗｅｌｌ）にはプルダウン用ＮＭＯＳトランジスタのバックバイアス（バルク電圧）として最低電位であるｔｘｖｓｓ（＝０Ｖ）が印加される。ここで、ディープｎ型ウエル（ｄｅｅｐ ｎｗｅｌｌ）には、図２（ｂ）の場合と異なり、接地電源電圧（ｔｘｖｓｓ（＝０Ｖ））が供給されている。これによって、図４（ｃ）に示すように、整流動作を行っている際に仮にｔｐ，ｔｍが−０．６Ｖ程度まで低下した場合でも、寄生ＮＰＮバイポーラトランジスタのコレクタが０Ｖであるため大電流が流れることはなく、またｖｃｃｒｆから電流を引き抜くことも無いため整流動作の阻害を防止できる。なお、ディープｎ型ウエル（ｄｅｅｐ ｎｗｅｌｌ）を０Ｖに接続した場合でも、ディープｎ型ウエル内にＰＭＯＳトランジスタが存在しなければ特に問題は生じない。
【００４２】
以上のように、図１ならびに図３の無線通信用半導体装置（ＮＦＣチップ）を用いることで、整流動作時ならびに送信動作時の電力漏れを低減でき、電力効率の向上が実現可能になる。なお、図３のアンテナドライバ部ＡＤＲＶにおいて、スイッチＳＷ２ａ，ＳＷ２ｂを設けているのは、ここでは、バッテリーレスモード以外では整流動作の停止に伴い電源電圧（ｖｃｃｒｅｃｔ２）が０Ｖ付近に固定されるためである。すなわち、この際には、プルアップ用ＰＭＯＳトランジスタのバックバイアスおよびオフ電圧となるｖｃｃｎｗｅｌｌは、バッテリーからの電源電圧（ｔｘｖｃｃ）に切り替えられる。
【００４３】
また、図３の構成例は、電源電圧（ｖｃｃｒｆ）の値を整流レギュレータＲＥＣＴＲＥＧで検出し、整流レギュレータドライバＲＣＴＲＧＤＲＶで全波整流回路ＦＷＲＣＴの電源電圧（ｖｃｃｒｅｃｔ）を制御することで、間接的にｖｃｃｒｆの値を制御する構成となっている。これは、スイッチＳＷ１ｂの抵抗とｖｃｃｒｆに対する外付け容量Ｃ１とのロウパスフィルタ効果により、ｖｃｃｒｅｃｔを直接的に制御する場合と比べて電源制御が容易となり、結果的にｖｃｃｒｆの安定化が図れるためである。すなわち、ｖｃｃｒｆの変動量はｖｃｃｒｅｃｔに比べてロウパスフィルタ効果により小さくなるため、ｖｃｃｒｆを制御対象とする方が結果的にｖｃｃｒｆの安定化が図れる。
【００４４】
《プルアップ用ＰＭＯＳトランジスタの比較例》
図２４は、図３の比較例として検討したプルアップ用ＰＭＯＳトランジスタの構成例を示す回路図である。図３においては、プルアップ用ＰＭＯＳトランジスタＭＰｕｐ，ＭＰｕｍのバックバイアスを制御することで整流動作時の電力漏れを防止したが、各プルアップ用ＰＭＯＳトランジスタを図２４に示すような構成とすることでも電力漏れの防止が図れる。図２４では、各プルアップ用ＰＭＯＳトランジスタが、直列接続された２個のＰＭＯＳトランジスタで構成され、そのバックバイアスが共通接続ノードに接続されることで最高電位がバックバイアスとして供給される。しかしながら、このような構成例を用いた場合、図３のプルアップ用ＰＭＯＳトランジスタと同一の駆動能力を確保するためには、直列接続に伴いゲート長が２倍になるためゲート幅も２倍にする必要があり、結果的に図３の場合と比較して４倍のトランジスタ面積が必要になる。特に、図３のＭＰｕｐ，ＭＰｕｍ等は、アンテナ駆動用であるため元々サイズが大きく、図２４のような構成例ではデメリットが大きい。
【００４５】
《携帯電話システムの概略構成》
図５は、本発明の一実施の形態による無線通信用半導体装置において、それを適用した携帯電話システムの構成例を示すブロック図である。図５に示す携帯電話システムは、バッテリーＢＡＴ、電源回路ＶＧＥＮ、ＮＦＣチップＮＦＣＩＣ、近距離用のアンテナＡＮＴ、ＵＩＭチップＵＩＭ、携帯通信用高周波処理部ＲＦＩＣ、遠距離用のアンテナＡＮＴｒｆ、メインプロセッサＣＰＵ、およびヒューマンインターフェースＨＭＩＦ等を備えている。電源回路ＶＧＥＮは、バッテリーＢＡＴあるいはその他の外部電源が供給され、ＮＦＣ電源、ＵＩＭ電源、ＲＦ電源、その他の各種電源を生成する。携帯通信用高周波処理部ＲＦＩＣは、ＲＦ電源によって動作し、ＡＮＴにおける例えば数百ＭＨｚ〜数ＧＨｚの電波信号を介してＣＰＵと携帯電話システム外部との間の通信を適宜制御する。ヒューマンインターフェースＨＭＩＦは、ＶＧＥＮからの電源によって動作し、例えば各種ボタン等から入力された情報をＣＰＵに通知したり、あるいはＣＰＵからの情報に応じてディスプレイに所定の表示を行ったり等の各種ユーザ処理を行う。
【００４６】
ＮＦＣチップＮＦＣＩＣは、本実施の形態による無線通信用半導体装置に該当するものである。ＮＦＣＩＣは、前述したＲＷモードあるいはカードモードの際にはＶＧＥＮからのＮＦＣ電源によって動作し、ＡＮＴにおける例えば１３．５６ＭＨｚの電磁界信号を介してＣＰＵと携帯電話システム外部との間の通信を適宜制御する。一方、バッテリーレスモードの際には、ＡＮＴから入力された電力から電源を生成し、これによって動作を行う。ここで、カードモードまたはバッテリーレスモードの際、ＮＦＣＩＣは、ＵＩＭ（例えばＳＩＭカード（Subscriber Identity Module Card））との間で所定の通信を行う。この際に、ＮＦＣＩＣはＵＩＭに向けて動作用の電源を供給する必要がある。そこで、ＮＦＣＩＣは、カードモードの場合にはＶＧＥＮからのＵＩＭ電源を供給し、バッテリーレスモードの場合にはＡＮＴから入力された電力によって生成した電源を供給する。したがって、バッテリーレスモードの場合には、特に前述した整流部ＲＥＣＴでの整流効率が重要となるため、本実施の形態によるＮＦＣチップを用いることが有益となる。
【００４７】
《ＮＦＣチップ（全体）の詳細構成》
図６は、図１の無線通信用半導体装置における全体のより詳細な構成例を示すブロック図である。図６に示す無線通信用半導体装置（ＮＦＣチップ）ＮＦＣＩＣは、例えば、１個の半導体チップ上に形成され、送信ブロックＴＸＢＫ、電源制御部ＶＣＴＬ、受信ブロックＲＸＢＫと、マイクロプロセッサＭＰＵを中心としてＴＸＢＫ，ＲＸＢＫを介した通信や、ＴＸＢＫ，ＲＸＢＫ，ＶＣＴＬの制御を行う各種制御ブロックから構成される。ＭＰＵには内部バス（図示せず）等を介して各種周辺回路が接続される。各種周辺回路の中には、揮発性メモリＲＡＭ、不揮発性メモリＲＯＭ、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、フェーズロックドループ回路ＰＬＬ、発振回路ＯＳＣ、外部入出力回路ＩＯ、セキュリティ関連回路ＳＥＣＵ等が含まれている。
【００４８】
ＯＳＣは、外部の水晶発振器ＸＴＡＬ等に基づいて基準クロック信号を生成し、ＰＬＬは、当該基準クロック信号を用いて所定の周波数の内部クロック信号を生成する。ＩＯは、ＭＰＵと外部との間で例えばＵＡＲＴ（Universal Asynchronous Receiver Transmitter）、ＳＷＰ（Single Wire Protocol）、ＵＳＢ（Universal Serial Bus）等を介した通信を制御する。この内、ＭＰＵとＵＩＭチップ（ＵＩＭ）との間の通信はＳＷＰを介して行われる。ＭＰＵは、ＲＡＭ，ＲＯＭ，ＥＥＰＲＯＭを用いて所定のプログラム（ＲＷモード用制御プログラムやＩＣカード用制御プログラム等）を実行し、また、その過程でＳＥＣＵを用いてセキュリティの確保を行う。
【００４９】
送信ブロックＴＸＢＫは、バッテリーから生成された電源電圧（アンテナドライバ用（ｔｘｖｃｃ／ｔｘｖｓｓ），送信ブロック全体用（ｍｖｄｄ／ｍｖｓｓ））が供給され、ＭＰＵとの間で各種信号を用いた通信を行いながらアンテナ駆動用の送信信号（ｔｐ，ｔｍ）を生成する。また、ＴＸＢＫは、バッテリーレスモード時には、前述したように、アンテナ（図示せず）からの電力信号（ｔｐ，ｔｍ）を整流して電源電圧（ｖｃｃｒｆ，ｖｃｃｎｗｅｌｌ）を生成する。更に、ＴＸＢＫには、受信ブロック用の電源電圧（ｒｘｖｃｃ／ｒｘｖｓｓ）や、リファレンス生成回路ＲＥＦＧからの基準電圧（バンドギャップ電圧）（ｂｇｒ０８）ならびに基準電流（ｔｘ＿ｉｒｅｆ）等も供給される。
【００５０】
受信ブロックＲＸＢＫは、アンテナからの受信信号（ｒｘｉｎｐ，ｒｘｉｎｎ）や受信用の基準電圧（ｒｘｉｎｐとｒｘｉｎｎのコモン電圧）（ｒｘｖｍｉｄ）が入力され、ＡＳＫ（Amplitude shift keying）変調された受信信号を復調したのちＭＰＵに出力する。この際に、ＲＸＢＫは、ｒｘｖｍｉｄのレベル制御や、受信信号の振幅制御等も行う。電源制御部ＶＣＴＬは、バッテリーからのＳＷＰ用の電源電圧（ｓｗｖｃｃｉｎ）が入力され、ＭＰＵからの制御信号（ｓｗｖｃｃｏｕｔ＿ｏｎ）に応じて外部入出力回路ＩＯに接続されるＳＷＰ用デバイス（すなわちＵＩＭチップ）に向けてＳＷＰ用の電源電圧（ｓｗｖｃｃｏｕｔ）を供給する。この際に、ＶＣＴＬは、バッテリーレスモードの場合には、ＴＸＢＫから供給された電源電圧（ｖｃｃｒｆ，ｖｃｃｎｗｅｌｌ）に基づいてｓｗｖｃｃｏｕｔを生成し、そうでない場合にはｓｗｖｃｃｉｎに基づいてｓｗｖｃｃｏｕｔを生成する。なお、ＶＣＴＬからの制御信号（ｓｗｅｘｔ）は、例えば、ｓｗｖｃｃｉｎとｓｗｖｃｃｏｕｔを外付けのスイッチで接続する際などで、当該スイッチのオン・オフ信号等として使用される。また、ＶＣＴＬは、前述した受信ブロック用の電源電圧（ｒｘｖｃｃ）をＴＸＢＫに向けて供給する。
【００５１】
このような構成において、ＴＸＢＫは、前述したＲＷモード、カードモード、バッテリーレスモードに応じて所定の動作を行うと共に、ＲＦセンサモード（ＲＦＳモード）での動作や、クロック抽出動作等も行う。これらの動作概要について簡単に説明すると、まず、ＲＷモードにおいて、ＴＸＢＫは、ＭＰＵからの制御信号（ｃａｒｒ＿ｏｎ）の‘Ｈ’レベルを受け、ＭＰＵからの制御信号（ｍｏｄｐ［５：０］，ｍｏｄｎ［５：０］）により設定された駆動力で、外付けのアンテナを駆動する。この際に、ＭＰＵからの制御信号（ｍｏｄｐ［５：０］，ｍｏｄｐ２＿［５：０］，ｍｏｄｎ［５：０］）が適宜制御されることで、ＴＸＢＫはＡＳＫ変調信号を生成する。制御信号（ｍｏｄｐ［５：０］，ｍｏｄｐ２＿［５：０］，ｍｏｄｎ［５：０］）の値は、ＭＰＵ内の設けられたレジスタ回路（図示せず）によって適宜変更可能である。また、ＴＸＢＫは、ｃａｒｒ＿ｏｎが‘Ｈ’レベルである時に、送信信号（ｔｐ／ｔｍ）に高電圧（例えばｔｘｖｃｃ＋０．６Ｖ程度）が発生した場合（すなわちアンテナからの電力逆流やアンテナ出力中に強磁界が入力された場合等）には検出信号（ｅｍｅｒ）を出力する。
【００５２】
次にカードモードにおいて、ＴＸＢＫは、ＭＰＵからの制御信号（ｌｄ＿ｏｎ）が‘Ｈ’レベルの際にｍｏｄｎ［５：０］により設定された強度で、負荷変調動作（すなわち外部のＲＷに向けた返信）を行う。続いて、バッテリーレスモードにおいて、ＴＸＢＫは、アンテナからの電力信号（ｔｐ，ｔｍ）を整流（ならびに電圧制御）することで例えば２．７Ｖ等の電源電源（ｖｃｃｒｆ）を生成し、加えて、それを昇圧することで例えば５Ｖ程度の電源電圧（ｖｃｃｎｗｅｌｌ）を生成する。また、カードモードと同様に、ＭＰＵからの制御信号（ｌｄ＿ｏｎ）に応じて負荷変調動作を行う。更に、バッテリーレスモードである（すなわち外部電源が供給されていない）ことを判定し、検出信号（ｂｌｅｓｓ）を出力する。
【００５３】
次にＲＦＳモードにおいて、ＴＸＢＫは、受信信号（ｒｘｉｎｐ，ｒｘｉｎｎ）の振幅が一定以上となったとき（すなわちキャリアの入力を検出したとき）、検出信号（ｃｄｅｔ）を立ち下げる。このキャリア検出の際の感度には、ヒステリシス特性を持たせている。ＴＸＢＫは、検出信号（ｃｄｅｔ）を立ち下げた際には、それを例えば１００〜５００μｓ期間保持する。すなわち、本実施の形態によるＮＦＣチップでは、カードモードやバッテリーレスモードの際、省電力化のためキャリア検出を行う回路ブロック以外は基本的に非活性状態とされており、キャリア検出を受けて各回路ブロックが活性化される構成となっている。ここで、検出されるキャリアは、ＡＳＫ変調が行われているため、検出信号（ｃｄｅｔ）が不必要に切り替わらないように、前述したヒステリシス特性やレベル保持などの機能が備わっている。続いてクロック抽出動作において、ＴＸＢＫは、受信信号（ｒｘｉｎｐ）からクロック信号を抽出する。ｒｘｉｎｐに振幅が存在しないときは、‘Ｌ’レベルを出力する。
【００５４】
《送信ブロックＴＸＢＫ（全体）の詳細構成》
図７は、図６の無線通信用半導体装置において、その送信ブロックＴＸＢＫの詳細な構成例を示すブロック図である。図７において、アンテナドライバ部ＡＤＲＶは、外付けアンテナを送信信号（ｔｐ，ｔｍ）で駆動するブロックであり、プルアップ用ＰＭＯＳトランジスタ、プルダウン用ＮＭＯＳトランジスタ、変調率補正用プルダウンＰＭＯＳトランジスタを備えている。また、図３、図４で説明したように、バッテリーレスモード時に、プルアップ用ＰＭＯＳトランジスタの寄生ＰＮＰトランジスタが整流動作を阻害することを防ぐために、バックバイアスを制御するスイッチを備えている。さらに、ＲＷモード時に、外部端子（送信信号（ｔｐ，ｔｍ））に異常電圧が発生した際に検出信号（ｅｍｅｒ）を出力する。
【００５５】
アンテナドライバ駆動部ＡＤＲＶＣＴＬｐ，ＡＤＲＶＣＴＬｍは、前述したＡＤＲＶ内の各アンテナ駆動用のＭＯＳトランジスタを駆動する。この際には、駆動するＭＯＳトランジスタの数を制御する。また、この駆動の際にアンテナからの出力波形を整形するため、ＡＤＲＶ内の各ＭＯＳトランジスタのゲート電位の変化を鈍らせるＣＲフィードバック回路が存在する。送信制御部ＴＸＣＴＬは、主としてアンテナ駆動機能の制御を行う。また、ディジタル入力信号をバッファする機能も持つ。整流部ＲＥＣＴは、アンテナから入力された波形を整流し、電源電圧を生成する。また、ＡＤＲＶ内のプルアップ用ＰＭＯＳトランジスタのバルク電圧を生成するための２段昇圧回路を備える。さらに、外部電源（ｍｖｄｄ）と整流電源の切り替え機能や、バッテリーレスモードの判定機能を持つ。
【００５６】
整流レギュレータＲＥＣＴＲＥＧは、整流部ＲＥＣＴで生成された電源電圧の大きさを制御するために、整流レギュレータドライバＲＣＴＲＧＤＲＶを駆動する。整流電源が立ち上がる前には、図６のリファレンス生成回路ＲＥＦＧからの基準電圧（ｂｇｒ０８）が立ち上がらないため、内部電流源ＩＲＥＧからの基準電圧（ｖｒｅｆ＿ｖｃｃｒｆ）で整流電源を立ち上げる。整流レギュレータドライバＲＣＴＲＧＤＲＶは、整流レギュレータＲＥＣＴＲＥＧからの出力を受け、整流電源から電流を引き抜く。また、カードモード時は、外部端子（信号ｔｐ，ｔｍ）の振幅を制限し、外部端子（信号ｔｐ，ｔｍ）からの電流逆流を防ぐため、電源電圧（ｖｃｃｒｅｃｔ）から電流を最大限に引き抜く。
【００５７】
キャリア検出部ＴＸＣＤＥＴは、ＲＦＳモード時に、外部端子（受信信号ｒｘｉｎｐ，ｒｘｉｎｎ）に生じた振幅を検出する。検出信号は、１００〜５００μｓ保持される。他のモード時もキャリアの検出は停止しない。クロック抽出部ＣＬＫＥＸＴは、受信信号（ｒｘｉｎｐ）に入力された信号からクロックを抽出し、クロック信号（ｅｘｃｌｋ１３５６）を出力する。クロック停止時は、ｅｘｃｌｋ１３５６として‘Ｌ’レベルを出力する。内部電流源ＩＲＥＧは、整流レギュレータＲＥＣＴＲＥＧ及び、キャリア検出部ＴＸＣＤＥＴに基準電流を供給する。また、整流電源の立ち上がり時のために、ＭＯＳトランジスタのＶｔｈ差を用いた低精度の基準電圧を出力する。
【００５８】
《アンテナドライバ部ＡＤＲＶの詳細構成》
図８は、図７の送信ブロックＴＸＢＫにおいて、そのアンテナドライバ部ＡＤＲＶの詳細な構成例を示す回路図である。ＡＤＲＶは、ＴＰ／ＴＭ駆動部ＴＰＴＭＤＶと、ｖｃｃｎｗｅｌｌ生成部ＶＣＮＷＥＬＧと、エマージェンシ検出部ＥＭＥＲＤＥＴを備えている。ＴＰ／ＴＭ駆動部ＴＰＴＭＤＶは、一方の外部端子（信号ｔｐ）を対象として、６個のプルアップ用ＰＭＯＳトランジスタＭＰｕｐ＿ｘと、６個のプルダウン用ＮＭＯＳトランジスタＭＮｄｐ＿ｘと、６個の変調率補正用プルダウンＰＭＯＳトランジスタＭＰｄｐ＿ｘを備えている。ここで「ｘ」は、１，２，４，８，１６，３２の値を持ち、この値に応じた駆動力（すなわちトランジスタサイズ比）を持っている。６個のＭＰｕｐ＿ｘは６本の駆動信号ｄｒｖ＿ｐｐ［５：０］によってそれぞれ駆動され、６個のＭＮｄｐ＿ｘは６本の駆動信号ｄｒｖ＿ｐｎ［５：０］によってそれぞれ駆動され、６個のＭＰｄｐ＿ｘは６本の駆動信号ｄｒｖ＿ｐｐ２［５：０］によってそれぞれ駆動される。それぞれの駆動信号の動作／非動作を切り替えることで、プルアップ用ＰＭＯＳトランジスタ、プルダウン用ＮＭＯＳトランジスタ、変調率補正用プルダウンＰＭＯＳトランジスタの駆動力を６４段階で調整できる。
【００５９】
同様に、ＴＰＴＭＤＶは、他方の外部端子（信号ｔｍ）を対象として、６個のプルアップ用ＰＭＯＳトランジスタＭＰｕｍ＿ｘと、６個のプルダウン用ＮＭＯＳトランジスタＭＮｄｍ＿ｘと、６個の変調率補正用プルダウンＰＭＯＳトランジスタＭＰｄｍ＿ｘを備えている。６個のＭＰｕｍ＿ｘは６本の制御信号ｄｒｖ＿ｍｐ［５：０］によってそれぞれ駆動され、６個のＭＮｄｍ＿ｘは６本の制御信号ｄｒｖ＿ｍｎ［５：０］によってそれぞれ駆動され、６個のＭＰｄｍ＿ｘは６本の制御信号ｄｒｖ＿ｍｐ２［５：０］によってそれぞれ駆動される。ここで、プルアップ用ＰＭＯＳトランジスタＭＰｕｐ＿ｘ，ＭＰｕｍ＿ｘおよびプルダウン用ＮＭＯＳトランジスタＭＮｄｐ＿ｘ，ＭＰｄｍ＿ｘにおける各ノードの詳細な電位は、図３および図４に示したものとなる。変調率補正用プルダウンＰＭＯＳトランジスタＭＰｄｐ＿ｘ，ＭＰｄｍ＿ｘは、「Ｔｙｐｅ Ｂ」規格のＡＳＫ変調時に、ＰＶＴ（プロセス、電圧、温度）ばらつきに対し変調率を８．５〜１３．５％の範囲のばらつきに抑えるために使用するトランジスタである。それぞれの信号の制御方法は後述する。
【００６０】
図８において、ｖｃｃｎｗｅｌｌ生成部ＶＣＮＷＥＬＧは、クロススイッチ回路ＣＲＳＳＷ１０と、選択スイッチ回路ＳＥＬＳＷ１０と、３個のインバータ回路ＩＶ１０〜ＩＶ１２を備えている。ＣＲＳＳＷ１０は、ソース・ドレイン間が直列接続されたと２個のＰＭＯＳトランジスタからなり、その共通接続ノードが電源電圧（ｖｃｃｎｗｅｌｌ）に接続されている。ｖｃｃｎｗｅｌｌは、前述したように、アンテナドライバ部ＡＤＲＶにおけるプルアップ用ＰＭＯＳトランジスタのゲート電圧やバルク電圧等で使用される。ＣＲＳＳＷ１０内の２個のＰＭＯＳトランジスタは、一方のトランジスタにおけるｖｃｃｎｗｅｌｌでない方のノードが他方のトランジスタのゲートにクロス接続され、整流部ＲＥＣＴで生成した昇圧電源電圧（ｖｃｃｒｅｃｔ２）と外部電源電圧（ｔｘｖｃｃ）を比較して高電位な方をｖｃｃｎｗｅｌｌとして出力する。なお、２個のＰＭＯＳトランジスタのバックバイアスは、ｖｃｃｎｗｅｌｌに接続される。
【００６１】
選択スイッチ回路ＳＥＬＳＷ１０は、直列接続された２個のＰＭＯＳトランジスタからなり、その共通接続ノードがＣＲＳＳＷ１０と同じくｖｃｃｎｗｅｌｌに接続されている。また、２個のＰＭＯＳトランジスタのバックバイアスも、ｖｃｃｎｗｅｌｌに接続される。ＳＥＬＳＷ１０は、単純に、バッテリーレスモードか否かを示す検出信号（ｂｌｅｓｓ）に従ってｔｘｖｃｃかｖｃｃｒｅｃｔ２を選択してｖｃｃｎｗｅｌｌに正しい電位を供給する。このときＳＥＬＳＷ１０を駆動する各インバータＩＶ１０〜ＩＶ１２の電源電位を工夫する。図９は、図８の補足図であり、ｖｃｃｎｗｅｌｌ生成部ＶＣＮＷＥＬＧにおける各ノードの電位例を示すものである。
【００６２】
通常、バッテリーレスモード時にはｂｌｅｓｓは２．７Ｖを出力している。このとき、要求されるｖｃｃｎｗｅｌｌ≒５Ｖであり、ＳＥＬＳＷ１０をオフにするためには、２．７→５．０Ｖのレベルシフタが必要である。ただし、その実動作を考慮し、レベルシフタよりも簡単な回路で実現可能なインバータ回路ＩＶ１０〜ＩＶ１２を用いている。ＩＶ１０は、ｖｃｃｒｆを電源として例えば‘Ｈ’レベルのｂｌｅｓｓを反転駆動し、０Ｖを出力する。この出力を入力としてＩＶ１１は、ｖｃｃｎｗｅｌｌを電源として反転駆動し、例えば５Ｖ等の信号を出力する。通常このような方法では、ｂｌｅｓｓが‘Ｌ’レベルの場合にうまく動作しない。しかし、ｂｌｅｓｓが‘Ｌ’レベル（すなわちバッテリーレスモード以外）では、ｖｃｃｎｗｅｌｌ＝ｔｘｖｃｃ＝３．０Ｖである。この場合、ｂｌｅｓｓの‘Ｌ’レベルをｖｃｃｒｆで駆動するＩＶ１０で信号を反転させると、出力電位はｖｃｃｒｆ＝ｍｖｄｄ−０．１＝ｔｘｖｃｃ−０．２＝２．８Ｖとなる（最悪値）。この２．８Ｖの電位をｖｃｃｎｗｅｌｌ駆動のＩＶ１１に入力した場合、問題なく‘Ｌ’レベルを出力することができ、ＳＥＬＳＷ１０を正しく動作させることができる。
【００６３】
なお、電源電圧（ｖｃｃｎｗｅｌｌ）を生成するにあたり、２種類のスイッチ回路（ＣＲＳＳＷ１０，ＳＥＬＳＷ１０）を設けているのは、次のような理由による。まず、ＣＲＳＳＷ１０を設けているのは、整流部ＲＥＣＴの起動直後等で電源電圧（ｖｃｃｒｆ，ｖｃｃｒｅｃｔ２）が完全に立ち上がっておらず、これを電源とするインバータ回路ＩＶ１０〜ＩＶ１２によるｂｌｅｓｓの駆動が不完全な場合でも、正しい電位をｖｃｃｎｗｅｌｌに生成するためである。また、ＣＲＳＳＷ１０に加えて、ＳＥＬＳＷ１０を設けているのは、例えば何らかの原因でｖｃｃｒｅｃｔ２とｔｘｖｃｃが同等の電位となった場合には、ＣＲＳＳＷ１０のＰＭＯＳトランジスタは共にオフとなるため、より安全性を確保するためである。
【００６４】
図８において、エマージェンシ検出部ＥＭＥＲＤＥＴは、バルク電圧がｖｃｃｎｗｅｌｌとなるＰＭＯＳトランジスタを使用するので、アンテナドライバ部ＡＤＲＶに設けている。ＥＭＥＲＤＥＴは、制御信号（ｃａｒｒ＿ｏｎ）が‘Ｈ’レベルかつ制御信号（ｅｍｅｒ＿ｏｆｆ）が‘Ｌ’レベルの際にノア演算回路ＮＯＲ１０を介して起動が行われる。ＥＭＥＲＤＥＴが起動すると、カレントミラー回路ＣＭ１０がクロック抽出部ＣＬＫＥＸＴ（図７）からのｉｒｅｆ＿ｅｍｅｒ＝１０μＡを用いてバイアス用のＰＭＯＳトランジスタＭＰｍ１に２０μＡのバイアス電流を供給し、これに伴いｅｍｅｒ検出用のＰＭＯＳトランジスタＭＰｍ２，ＭＰｍ３のゲートがバイアスされる。
【００６５】
ここで、信号ｔｐ，ｔｍがｔｘｖｃｃを超えると、ＭＰｍ２，ＭＰｍ３のＶｇｓがＭＰｍ１のＶｇｓを上回り、ＭＰｍ２，ＭＰｍ３に２０μＡを超える過剰な電流が流れる。ＭＰｍ２，ＭＰｍ３に流れる電流の過剰分は、ＮＭＯＳトランジスタＭＮｃ１に流れ込む。これにより、信号（ｅｍｅｒ＿ｓｅｎｓｅ）の電位が上昇し、アンド演算回路ＡＤ１０の出力が‘Ｌ’レベルから‘Ｈ’レベルに反転し、検出信号（ｅｍｅｒ）が出力される。なお、ＥＭＥＲＤＥＴが起動していない場合には、ｅｍｅｒ＿ｓｅｎｓｅが不定となるが、ＡＤ１０の一方には‘Ｌ’レベルが入力されるため問題はない。
【００６６】
《アンテナドライバ駆動部ＡＤＲＶＣＴＬの詳細構成》
図１０は、図７の送信ブロックＴＸＢＫにおいて、そのアンテナドライバ駆動部ＡＤＲＶＣＴＬの詳細な構成例を示す回路図である。アンテナドライバ駆動部ＡＤＲＶＣＴＬｐ，ＡＤＲＶＣＴＬｍは、前述したＡＤＲＶ内のアンテナ駆動用の各ＭＯＳトランジスタ（プルアップ用、プルダウン用、変調率補正用）を駆動し、駆動するＭＯＳトランジスタの数を制御する回路である。図１０において、６個のナンド演算回路ＮＤ２０＿ｘは、ｖｃｃｎｗｅｌｌを電源として動作し、それぞれｄｒｖ＿ｐ２［０］〜ｄｒｖ＿ｐ２［５］を出力する。ここで、「ｘ」は１，２，４，８，１６，３２であり、この値に応じた比でＮＤ２０＿ｘの駆動力が調整されている。ｄｒｖ＿ｐ２［０］〜ｄｒｖ＿ｐ２［５］は、変調率補正用プルダウンＰＭＯＳトランジスタの駆動信号となる。なお、図１０と図８の関係において、ｄｒｖ＿ｐ２［０］〜ｄｒｖ＿ｐ２［５］は、図１０がＡＤＲＶＣＴＬｐの場合には図８のｄｒｖ＿ｐｐ２［０］〜ｄｒｖ＿ｐｐ２［５］に対応し、図１０がＡＤＲＶＣＴＬｍの場合には図８のｄｒｖ＿ｍｐ２［０］〜ｄｒｖ＿ｍｐ２［５］に対応する。
【００６７】
同様に６個のナンド演算回路ＮＤ２１＿ｘは、ｖｃｃｎｗｅｌｌを電源として動作し、それぞれｄｒｖ＿ｐ［０］〜ｄｒｖ＿ｐ［５］を出力する。ｄｒｖ＿ｐ［０］〜ｄｒｖ＿ｐ［５］は、プルアップ用ＰＭＯＳトランジスタの駆動信号となる。また、６個のノア演算回路ＮＲ２０＿ｘは、ｖｃｃｒｆを電源として動作し、それぞれｄｒｖ＿ｎ［０］〜ｄｒｖ＿ｎ［５］を出力する。ｄｒｖ＿ｎ［０］〜ｄｒｖ＿ｎ［５］は、プルダウン用ＮＭＯＳトランジスタの駆動信号となる。ここで、プルアップ用／プルダウン用のＭＯＳトランジスタに向けた駆動信号には、出力波形整形（具体的には高調波成分の低減）のためにゲート電位の変化を鈍らせるＣＲフィードバック回路が付加されている。
【００６８】
例えば、プルアップ用ＰＭＯＳトランジスタの駆動信号（ｄｒｖ＿ｐ［０］〜ｄｒｖ＿ｐ［５］）は、それぞれ容量Ｃ１０＿ｘ（ｘ＝１，２，４，８，１６，３２であり、容量値の比率を表す）を介して共通に接続され、この共通接続ノードがスイッチ回路ＭＳＷ１０および抵抗Ｒ１０を介してｔｐ（又はｔｍ）に接続される。すなわち、ｔｐ（又はｔｍ）が、ＣＲ回路を介してｄｒｖ＿ｐ［０］〜ｄｒｖ＿ｐ［５］にフィードバックされている。なお、変調率補正用のＭＯＳトランジスタでは、特に電位変化を鈍らせてはいない。ＣＲフィードバック回路は、ＲＷモードにおける送信動作時以外はスイッチ回路（ＭＳＷ１０，ＭＳＷ１１）を介してオフとなり、特に整流動作時においてアンテナ駆動用の各ＭＯＳトランジスタを誤って駆動することで漏れ電流が発生する等の事態を防いでいる。
【００６９】
図１１は、図１０のアンテナドライバ駆動部ＡＤＲＶＣＴＬの動作例を示すものであり、図１１（ａ）はＲＷモード時における波形図、図１１（ｂ）はカードモード（バッテリーレスモード）時における波形図を示すものである。図１１（ａ）において、ＲＷモードでは、ＡＤＲＶＣＴＬは主に１３．５６ＭＨｚでアンテナを駆動し、ＡＳＫ変調を行う。ＲＷモード時は、ｖｃｃｎｗｅｌｌ＝ｔｘｖｃｃ≒ｖｃｃｒｆであるため、電源電圧の不一致は問題ない。制御信号（ｃａｒｒ＿ｏｎ）が‘Ｌ’レベルの場合、送信制御部ＴＸＣＴＬ（図７）からｇａｔｅ＿ｐｐ＝‘Ｌ’、ｇａｔｅ＿ｐｎ＝ｖｃｃｒｆ、ｇａｔｅ＿ｍｐ＝‘Ｌ’、ｇａｔｅ＿ｍｎ＝ｖｃｃｒｆが出力される。よって、ｄｒｖ＿ｐｐ２（ｍｐ２）［５：０］はすべてｖｃｃｎｗｅｌｌとなり、ｄｒｖ＿ｐｐ（ｍｐ）［５：０］はすべてｖｃｃｎｗｅｌｌとなり、ｄｒｖ＿ｐｎ（ｍｎ）［５：０］はすべて‘Ｌ’レベルを出力する。これにより、アンテナドライバ部ＡＤＲＶ内の各ＭＯＳトランジスタはすべてオフ状態となり、ｔｐ，ｔｍはハイインピーダンス状態となる。
【００７０】
一方、ｃａｒｒ＿ｏｎに‘Ｈ’レベルが入力されると、ＴＸＣＴＬ（図７）からｇａｔｅ＿ｐｐ，ｇａｔｅ＿ｐｎ，ｇａｔｅ＿ｍｐ，ｇａｔｅ＿ｍｎが１３．５６ＭＨｚのクロックとして入力される。この時、ｇａｔｅ＿ｐｐとｇａｔｅ＿ｐｎは同位相であり、同じく、ｇａｔｅ＿ｍｐとｇａｔｅ＿ｍｎも同位相である。そして、ｇａｔｅ＿ｐｐとｇａｔｅ＿ｍｐ（ｇａｔｅ＿ｐｎとｇａｔｅ＿ｍｎ）が逆位相となる。この時、ＴＸＣＴＬ（図７）からのｍｏｄｐ＿ｔ［５：０］のうち、‘Ｈ’レベルが入力されているビットに対応するｄｒｖ＿ｐｐ（ｍｐ）［５：０］はクロックが出力され、‘Ｌ’レベルが入力されているビットに対応するｄｒｖ＿ｐｐ（ｍｐ）［５：０］はｖｃｃｎｗｅｌｌに固定される。これにより、図６のＭＰＵから入力されるｍｏｄｐ［５：０］に従って、プルアップ用ＰＭＯＳトランジスタの駆動力が調整される。
【００７１】
同じく、ＴＸＣＴＬからのｍｏｄｐ２＿ｔ［５：０］のうち、‘Ｈ’レベルが入力されているビットに対応するｄｒｖ＿ｐｐ２（ｍｐ２）［５：０］はクロックが出力され、‘Ｌ’レベルが入力されているビットに対応するｄｒｖ＿ｐｐ２（ｍｐ２）［５：０］はｖｃｃｎｗｅｌｌに固定される。これにより、ＭＰＵから入力されるｍｏｄｐ２［５：０］に従って、変調率補正用プルダウンＰＭＯＳトランジスタの駆動力を調整できる。また、ＴＸＣＴＬからのｍｏｄｎ＿ｂ［５：０］のうち、‘Ｌ’レベルが入力されているビットに対応するｄｒｖ＿ｐｎ（ｍｎ）［５：０］はクロックが出力され、‘Ｈ’レベルが入力されているビットに対応するｄｒｖ＿ｐｎ（ｍｎ）［５：０］は‘Ｌ’レベルに固定される。これにより、ＭＰＵから入力されるｍｏｄｎ［５：０］に従って、プルダウン用ＮＭＯＳトランジスタの駆動力が調整される。なお、キャリア出力時にはＣＲで構成されたフィードバック回路が有効になり、ｄｒｖ＿ｐｐ（ｍｐ），ｄｒｖ＿ｐｎ（ｍｎ）の波形が鈍っている。それ以外の動作時は、特にバッテリーレスモード時に整流動作を阻害するので、フィードバック回路はオフになっている。
【００７２】
図１１（ｂ）において、カードモードでは、アンテナドライバ駆動部ＡＤＲＶＣＴＬは主に負荷変調用の制御信号（ｌｄ＿ｏｎ）に従って負荷変調動作を行う。カードモード時は、ｖｃｃｎｗｅｌｌ＝ｔｘｖｃｃ≒ｖｃｃｒｆであるため、電源電圧の不一致は問題ない。ｌｄ＿ｏｎ＝‘Ｌ’の時は、ＲＷモード時でのｃａｒｒ＿ｏｎ＝‘Ｌ’の時と同様に、送信制御部ＴＸＣＴＬ（図７）からｇａｔｅ＿ｐｐ＝‘Ｌ’、ｇａｔｅ＿ｐｎ＝ｖｃｃｒｆ、ｇａｔｅ＿ｍｐ＝‘Ｌ’、ｇａｔｅ＿ｍｎ＝ｖｃｃｒｆが出力される。よって、ｄｒｖ＿ｐｐ２（ｍｐ２）［５：０］はすべてｖｃｃｎｗｅｌｌとなり、ｄｒｖ＿ｐｐ（ｍｐ）［５：０］はすべてｖｃｃｎｗｅｌｌとなり、ｄｒｖ＿ｐｎ（ｍｎ）［５：０］はすべて‘Ｌ’レベルとなる。これにより、アンテナドライバ部ＡＤＲＶの各ＭＯＳトランジスタはすべてオフ状態となり、ｔｐ，ｔｍはハイインピーダンス状態となる。
【００７３】
一方、図６のＭＰＵよりｌｄ＿ｏｎ＝‘Ｈ’が入力されると、ｇａｔｅ＿ｐｎ，ｇａｔｅ＿ｍｎが‘Ｌ’レベルに遷移する。これにより、ｍｏｄｎ＿ｂ［５：０］のうち、‘Ｌ’レベルが入力されているビットに対応するｄｒｖ＿ｎ［５：０］ではｖｃｃｒｆが出力され、‘Ｈ’レベルが入力されているビットに対応するｄｒｖ＿ｎ［５：０］は‘Ｌ’レベルに固定される。これにより、ＭＰＵから入力されるｍｏｄｎ［５：０］に従った駆動力で、アンテナドライバ部ＡＤＲＶのプルダウン用ＮＭＯＳトランジスタがオンとなり、ｌｄ＿ｏｎに応じた負荷変調動作が行われる。この際に、ｇａｔｅ＿ｐｐ，ｇａｔｅ＿ｍｐはｌｄ＿ｏｎにかかわらず‘Ｌ’レベルのままであるため、ｄｒｖ＿ｐｐ（ｍｐ）［５：０］，ｄｒｖ＿ｐｐ２（ｍｐ２）［５：０］はすべてｖｃｃｎｗｅｌｌに固定され、アンテナ駆動部ＡＤＲＶのプルアップ用ＰＭＯＳトランジスタ及び変調率補正用プルダウンＰＭＯＳトランジスタはオフ状態のままである。
【００７４】
また、バッテリーレスモードにおいては、基本的に、負荷変調動作を行うだけなので、前述したカードモード時と動作自体は変わらない。唯一変化するのは、電源電圧設定であり、ｖｃｃｎｗｅｌｌ≒５Ｖとなり、入力信号のｖｃｃｒｆでの電圧振幅に対し、電源電圧の不一致が起こる。しかし、図１１（ｂ）で示したとおり、ｇａｔｅ＿ｐｐ，ｇａｔｅ＿ｍｐ＝‘Ｌ’で終始固定されるため、この信号は電源電圧の変化に対して問題は起こらない。また、ｍｏｄｐ＿ｔ［５：０］とｍｏｄｐ２＿ｔ［５：０］は‘Ｈ’／‘Ｌ’のどちらも有りえるが、ｇａｔｅ＿ｐｐ，ｇａｔｅ＿ｍｐ＝‘Ｌ’である限り、ナンド演算回路ＮＤ２０＿ｘ，ＮＤ２１＿ｘ（ｘ＝１，２，４，８，１６，３２）に貫通電流が流れることはないため問題ない。しかし、念のためｍｏｄｐ＿ｔ［５：０］とｍｏｄｐ２＿ｔ［５：０］はすべて‘Ｌ’レベルに設定しておいたほうがより安全である。
【００７５】
《送信制御部ＴＸＣＴＬの詳細構成》
図１２は、図７の送信ブロックＴＸＢＫにおいて、その送信制御部ＴＸＣＴＬの詳細な構成例を示す回路図である。ＴＸＢＫは、主として図６のＭＰＵからの各種制御信号を受けて、アンテナ駆動機能の制御を行う。また、ディジタル入力信号をバッファする機能も持つ。図１２において、ｖｍｉｄｐｏｒもしくはｔｘ＿ｓｔｏｐが‘Ｈ’レベルの場合、送信動作を行わない（ｔｘ＿ｅｎ＝‘Ｌ’）。一方、ｔｘ＿ｅｎ＝‘Ｈ’でｃａｒｒ＿ｏｎ＝‘Ｈ’の場合、ｔｘ＿ｅｎ＿ｍｏｄｔ＿ｔ＝‘Ｈ’となり、ｒｆｃｌｋ１３５６ｔおよびｒｆｃｌｋ１３５６ｂが有効となり、ｇａｔｅ＿ｐｐ（ｍｎ，ｍｐ，ｐｎ）へクロック信号が出力される。ｒｆｃｌｋ１３５６ｔとｒｆｃｌｋ１３５６ｂはトランスファーゲートＴＦＧ１０を用いて位相を一致させており、ｇａｔｅ＿ｐｐ（ｍｎ，ｍｐ，ｐｎ）もトランスファーゲートＴＦＧ１１，ＴＦＧ１２を用いて位相を一致させている。
【００７６】
ｔｘ＿ｅｎ＝‘Ｌ’の場合、ｇａｔｅ＿ｐｐ（ｍｐ）が‘Ｈ’レベル固定、ｇａｔｅ＿ｐｎ（ｍｎ）が‘Ｌ’レベル固定になり、ｔｘ＿ｅｎ＿ｍｏｄｔ＿ｔ＝‘Ｈ’の場合はｇａｔｅ＿ｐｐ，ｇａｔｅ＿ｐｎに出力されるクロックが同位相、ｇａｔｅ＿ｍｐ，ｇａｔｅ＿ｍｎも同位相、ｇａｔｅ＿ｐｐ，ｇａｔｅ＿ｍｐが逆位相となるように適宜正極信号（ｔｒｕｅ）／負極信号（ｂａｒ）が使用されている。また、ｔｘ＿ｅｎ＝‘Ｈ’でｃａｒｒ＿ｏｎ＝‘Ｌ’の場合、ｔｘ＿ｅｎ＿ｍｏｄｂ＿ｔ＝‘Ｈ’となり、ｌｄ＿ｏｎが有効となり、ｇａｔｅ＿ｐｎ（ｍｎ）へｌｄ＿ｏｎが出力される。この際に、ｇａｔｅ＿ｐｐ（ｍｐ）は‘Ｈ’レベル固定となる。また、ｍｏｄｐ２［５：０］，ｍｏｄｐ［５：０］，ｍｏｄｎ［５：０］はそれぞれｔｒｕｅ／ｂａｒを考慮に入れてバッファリングされ、ｍｏｄｐ２＿ｔ［５：０］，ｍｏｄｐ＿ｔ［５：０］，ｍｏｄｎ＿ｂ［５：０］として出力される。
【００７７】
《整流部ＲＥＣＴの詳細構成》
図１３は、図７の送信ブロックＴＸＢＫにおいて、その整流部ＲＥＣＴの詳細な構成例を示す回路図である。整流部ＲＥＣＴは、整流回路ＲＥＣＴＣ、電源切替部ＰＳＷＢＫ、およびバッテリーレス判定部ＢＬＳＪＧを備えている。整流回路ＲＥＣＴＣは、主として、整流電圧出力である電源電圧（ｖｃｃｒｅｃｔ）を生成する初段の全波整流回路ＦＷＲＣＴと、昇圧電圧である電源電圧（ｖｃｃｒｅｃｔ２）を生成する２段目の昇圧回路ＵＰＣから構成される。ＦＷＲＣＴは、ダイオード接続された４個のＮＭＯＳトランジスタによるダイオードブリッジで構成される。
【００７８】
ダイオードブリッジの２個の入力ノードはそれぞれｔｐ，ｔｍに接続され、２個の出力ノードの一方は接地電源電圧に接続され、２個の出力ノードの他方からｔｐ，ｔｍを全波整流した信号が出力される。バッテリーレスモードの際、出力ノードからの信号は、ｖｃｃｒｅｃｔと接地電源電圧の間に接続されたＮＭＯＳトランジスタＭＮｃ１によるＭＯＳ容量で平滑化され、これによって電源電圧（ｖｃｃｒｅｃｔ）が生成される。なお、ダイオードブリッジを構成する各ＮＭＯＳトランジスタは、ここでは、低しきい値電圧仕様となっている。また、ＦＷＲＣＴは、カードモード時およびＲＷモード時でキャリア出力が行われていない時には、後述する整流レギュレータＲＥＣＴＲＥＧ及び整流レギュレータドライバＲＣＴＲＧＤＲＶの働きでｖｃｃｒｅｃｔが‘Ｌ’レベルに固定される。これにより、整流回路ＲＥＣＴＣは、ｔｐ，ｔｍの振幅を制限するシャント回路として動作する。
【００７９】
２段目の昇圧回路ＵＰＣは、ＦＷＲＣＴと同様に、４個の低しきい値電圧仕様のＮＭＯＳトランジスタによるダイオードブリッジで構成され、ｔｐ，ｔｍから容量Ｃｐ，Ｃｍを介して入力されたｔｐ＿ｈ，ｔｍ＿ｈを全波整流し、その出力をＮＭＯＳトランジスタＭＮｃ２で構成した容量に蓄える。ＵＰＣにおける２個の出力ノードの一方ならびに容量（ＭＮｃ２）の一端はｖｃｃｒｅｃｔに接続されており、これによって、ＵＰＣは、２個の出力ノードの他方において、ｖｃｃｒｅｃｔからさらに１段分高い電源電圧（ｖｃｃｒｅｃｔ２）を生成する。なお、このＦＷＲＣＴ，ＵＰＣ，および各種容量（Ｃｐ，Ｃｍ，ＭＮｃ１，ＭＮｃ２）からなる構成は、ディクソン型チャージポンプをｔｒｕｅ／ｂａｒの両方で駆動している構成として見ることもできる。ｖｃｃｒｅｃｔ２はバッテリーレスモード時に、アンテナドライバ部ＡＤＲＶのプルアップ用ＰＭＯＳトランジスタのバルク電圧等として使用される電圧である。
【００８０】
また、整流回路ＲＥＣＴＣには、ｖｃｃｒｅｃｔ２が破壊電圧に達しないように、リミット回路ＬＭＴが備わっている。ＬＭＴは、ｖｃｃｒｅｃｔ２をｖｃｃｒｆからＮＭＯＳトランジスタ２段分の電位に制限する。また、ＲＥＣＴＣには、前述したようにＲＥＣＴＣがシャント回路として動作しているときに、ｖｃｃｒｅｃｔ２も‘Ｌ’レベルに固定するために、シャント用のＮＭＯＳトランジスタＭＮｓｈ１０が備わっている。ＭＮｓｈ１０は、ｓｈｕｎｔ＿ｄｒｖ＿ｇａｔｅ＝‘Ｈ’の時は、ｖｃｃｒｅｃｔ２から接地電源電圧に電流を引き抜く。
【００８１】
電源切替部ＰＳＷＢＫは、電源電圧（ｖｃｃｒｆ）を生成し、バッテリーレスモードの場合にはｖｃｃｒｆをｖｃｃｒｅｃｔから生成し、それ以外の場合にはｖｃｃｒｆを外部電源電圧（ｍｖｄｄ）から生成する。ＰＳＷＢＫは、選択スイッチ回路ＳＥＬＳＷ２０，ＳＥＬＳＷ２１と、クロススイッチ回路ＣＲＳＳＷ２０と、ＮＭＯＳダイオードスイッチ回路ＤＮＳＷ２１を備えている。ＳＥＬＳＷ２１は、直列接続された２個のＰＭＯＳトランジスタからなるメインスイッチであり、その共通接続ノードがｖｃｃｒｆに接続される。ＳＥＬＳＷ２１は、バッテリーレス判定部ＢＬＳＪＧでの判定結果に基づいて一方のＰＭＯＳトランジスタをオンに制御し、ｖｃｃｒｆをｖｃｃｒｅｃｔあるいはｍｖｄｄに接続する。
【００８２】
ここで、ｖｃｃｒｆの電位が低い場合、バッテリーレス判定部ＢＬＳＪＧがうまく動作せず、ＳＥＬＳＷ２１が正確に動作できない場合がある。これを防ぐため（ｖｃｃｒｆを早期に立ち上げるため）、ＮＭＯＳダイオードスイッチ回路ＤＮＳＷ２１が設けられる。ＤＮＳＷ２１は、直列接続された２個のＮＭＯＳトランジスタで構成され、その共通接続ノードがｖｃｃｒｆに接続されている。各ＮＭＯＳトランジスタは、低しきい値電圧仕様であり、それぞれｖｃｃｒｅｃｔ側およびｍｖｄｄ側がアノードとなるようにダイオード接続されている。ｖｃｃｒｆがｖｃｃｒｅｃｔもしくはｍｖｄｄの電位に近づくと、ＤＮＳＷ２１は電流駆動力が弱くなるが、その頃にはＢＬＳＪＧが動作し、ＳＥＬＳＷ２１が動作するので問題ない。
【００８３】
また、ＳＥＬＳＷ２１を動作させる上で更に問題となるのが、ＳＥＬＳＷ２１内のＰＭＯＳトランジスタのバルク（ｎｗｅｌｌ）電位である。そこで、図８に示したクロススイッチ回路ＣＲＳＳＷ１０と同様に、図１３のＣＲＳＳＷ２０は、ｖｃｃｒｅｃｔとｍｖｄｄのうち、高いほうの電圧を電源電圧（ｈｎｗｅｌｌ＿ｒｅｃｔ）とし、ＳＥＬＳＷ２１におけるバルク電圧に供給する。更に、ＳＥＬＳＷ２０は、ＢＬＳＪＧの判定結果を基に、ｖｃｃｒｅｃｔとｍｖｄｄのどちらかをｈｎｗｅｌｌ＿ｒｅｃｔとし、ＳＥＬＳＷ２１におけるバルク電圧に供給する。
【００８４】
バッテリーレス判定部ＢＬＳＪＧは、それぞれ、ｖｃｃｒｆを電源とする回路によって構成される。ＢＬＳＪＧは、起動時に外部電源電圧（ｍｖｄｄ）の電位を見て、バッテリーレスモードか否かを判定している。バッテリーレスモード時は、ｍｖｄｄが‘Ｌ’レベルに落ちているはずであり、ｍｖｄｄが‘Ｌ’レベルの場合にインバータ回路ＩＶ２０の論理しきい値によってバッテリーレスモードと判定される。ＩＶ２０による判定結果は、反転リセット信号（ｒｓｔｂ）が‘Ｈ’レベルに遷移することでラッチ回路ＬＴ１０によってラッチされ、以後ｒｓｔｂが‘Ｌ’レベルに落ちるまで（ｒｘｖｃｃが‘Ｌ’レベルに落ちるまで）保持される。ただし、ＩＶ２０によってバッテリーレスモードと判定されてから、ｒｓｔｂが立ち上がるまでの間に、ｖｃｃｒｅｃｔ→ｖｃｃｒｆ→ｍｖｄｄと漏れ電流が発生し、この判定結果が反転する恐れがある。そこで、バッテリーレスモードと判定された際にオンとなるＮＭＯＳトランジスタＭＮ１０を設け、ｍｖｄｄから弱く電流を引き抜いている。
【００８５】
《整流レギュレータＲＥＣＴＲＥＧおよび整流レギュレータドライバＲＣＴＲＧＤＲＶの詳細構成》
図１４は、図７の送信ブロックＴＸＢＫにおいて、その整流レギュレータＲＥＣＴＲＥＧおよび整流レギュレータドライバＲＣＴＲＧＤＲＶの詳細な構成例を示す回路図である。整流レギュレータＲＥＣＴＲＥＧは、整流部ＲＥＣＴＣで生成された電源電圧の値を制御するために、整流レギュレータドライバＲＣＴＲＧＤＲＶを駆動する。ＲＣＴＲＧＤＲＶは、ＲＥＣＴＲＥＧからの出力を受け、整流電源（ｖｃｃｒｅｃｔ）から電流を引き抜く。なお、整流電源が立ち上がる前には図６のリファレンス生成回路ＲＥＦＧからの基準電圧（ｂｇｒ０８）が立ち上がらないため、ＲＥＣＴＲＥＧは、図７の内部電流源ＩＲＥＧからの基準電圧（ｖｒｅｆ＿ｖｃｃｒｆ）を用いて整流電源電圧を立ち上げる。
【００８６】
また、カードモード時に、外部端子（信号ｔｐ，ｔｍ）の振幅を制限し、ｔｐ，ｔｍからの電流逆流を防ぐため、ＲＣＴＲＧＤＲＶは、ｖｃｃｒｅｃｔから電流を最大限に引き抜く。すなわち、カードモード時には、例えば受信系の動作に影響を与えないように、送信系の外部端子（信号ｔｐ，ｔｍ）の振幅をできるだけ制限することが望ましいが、過剰に制限すると外部のＲＷに向けた返信が困難となる。そこで、ここでは、ｖｃｃｒｅｃｔから電流を最大限に引き抜くことで図１３の整流回路ＲＥＣＴＣをシャント回路として動作させ、外部端子（信号ｔｐ，ｔｍ）の振幅をダイオードブリッジの順方向電圧内に制限する。
【００８７】
図１４に示すように、整流レギュレータＲＥＣＴＲＥＧは、基本的には、オペアンプ回路ＯＰＡＭＰ１０を含む単純なシャントレギュレータとなっている。ＯＰＡＭＰ１０は、差動対となるＰＭＯＳトランジスタＭＰ２０，ＭＰ２１、テール電流源となるＰＭＯＳトランジスタＭＰ２３、負荷トランジスタとなるＮＭＯＳトランジスタＭＮ２５，ＭＮ２６等を含む。ＯＰＡＭＰ１０は、自身の電源電圧（ｖｃｃｒｆ）を抵抗Ｒ２０〜Ｒ２２からなる抵抗分圧で検知し、それを基準電圧（ｂｇｒ０８）（例えば８００ｍＶ）と比較して制御信号（ｄｒｖ＿ｇａｔｅ）を生成する。ｖｃｃｒｆが２．７Ｖより高電位であればｄｒｖ＿ｇａｔｅの電位がより高くなり、これに応じて、整流レギュレータドライバＲＣＴＲＧＤＲＶは、ＮＭＯＳトランジスタＭＮｒｇを介して電源電圧（ｖｃｃｒｅｃｔ）から接地電源電圧（ｔｘｖｓｓ）に向けて電流をより多く引き抜く。逆に、ｖｃｃｒｆが２．７Ｖより低電位であればｄｒｖ＿ｇａｔｅの電位がより低くなり、これに応じて、ＲＣＴＲＧＤＲＶは、ＭＮｒｇを介してｖｃｃｒｅｃｔから引き抜く電流を減少させる。
【００８８】
ここで、ｖｃｃｒｆから直接ではなく、ｖｃｃｒｅｃｔから電流を引き抜いている理由は、図３で述べたように、ｖｃｃｒｅｃｔとｖｃｃｒｆを接続するスイッチ回路（図１３のＰＳＷＢＫにおけるＳＥＬＳＷ２１等）の抵抗があるため、ＡＳＫ １００％などでアンテナからの入力電力が激しく変動した場合でもｖｃｃｒｆの変化量が抑えられるためである。また、ＲＣＴＲＧＤＲＶにおいて、電流をｍｖｓｓ（送信ブロック全般用）ではなくｔｘｖｓｓ（主としてアンテナドライバ部用）に流している理由は、最大で２００ｍＡ以上の電流を流す必要があるため、他の回路に影響しにくく大電流に対応した端子（ｔｘｖｓｓ）に流すためである。ＲＥＣＴＲＥＧとＲＣＴＲＧＤＲＶは、カレントミラーではないため接地電源電圧の電位が違っていても問題はない。
【００８９】
また、図１４に示すように、位相補償にはＮＭＯＳトランジスタＭＮｃｐからなるＭＯＳ容量を用いることで面積の縮小を行っている。図１４を一見すると、支配極補償に見えるが、ｄｒｖ＿ｇａｔｅが上昇すると、ｖｃｃｒｅｃｔから引き抜く電流が増加し、ｖｃｃｒｆが降下する。よって、ｄｒｖ＿ｇａｔｅ→ｖｃｃｒｆにはゲインがあるため、ミラー補償となっており、ＭＯＳ容量のサイズは最小限に抑えられている。一般的なシリーズレギュレータにおけるミラー補償は、電源からの高周波ノイズを通しやすいためＰＳＲＲ（Power Supply Rejection Ratio）が悪化するが、このような構成にすると、ｖｃｃｒｅｃｔの降下→キャパシタカップリングによるｄｒｖ＿ｇａｔｅの降下→引き抜き電流の減少→ｖｃｃｒｆの上昇、とスピードアップコンデンサの役割も兼ねているため、ＰＳＲＲは改善する。
【００９０】
さらに、ｖｃｃｒｆとｄｒｖ＿ｇａｔｅがキャパシタカップリングされているため、ｖｃｃｒｆの立ち上がり時にオペアンプ回路ＯＰＡＭＰ１０が完全に起動する前でも、ｄｒｖ＿ｇａｔｅを引き上げることができ、ｖｃｃｒｆ立ち上がり時の跳ね上がりも抑えることが出来る。このように、位相補償容量により、ｖｃｃｒｆの跳ね上がりを抑えることが出来るが、逆にｖｃｃｒｆの立ち上がりは遅くなる傾向にある。特に、ｖｃｃｒｆが低い→ＯＰＡＭＰ１０が起動しない→ｄｒｖ＿ｇａｔｅが動作しない→ｖｃｃｒｆが低いまま、というデッドロックは避ける必要がある。そこで、整流レギュレータＲＥＣＴＲＥＧには、ＭＯＳトランジスタＭＮ２１〜ＭＮ２３からなるスタートアップ回路が備わっている。
【００９１】
図１５は、図１４の整流レギュレータにおけるスタートアップ回路の動作例を示す説明図である。スタートアップ時において、まずｔｐ，ｔｍに電力が入力されると、ｖｃｃｒｆは立ち上がり、整流レギュレータドライバＲＣＴＲＧＤＲＶの電流駆動力と釣り合う電位で安定する（Ｓ１５０）。このとき、ｄｒｖ＿ｇａｔｅはｖｃｃｒｆとカップリングされているため、ｖｃｃｒｆとほぼ等しい電位となる。この時に、ＯＰＡＭＰ１０の動作有無に関わらずＯＰＡＭＰ１０内のＭＮ２５に電流は流れないため、これとカレントミラー回路を構成するスタートアップ用のＭＮ２１にも電流は流れない。これにより、スタートアップ用のＭＮ２３のゲートはキャパシタカップリングされたまま、ｖｃｃｒｆにほぼ等しい電位となっている。
【００９２】
一方、詳細は後述するが、図７の内部電流源ＩＲＥＧは、ごく低電圧でも起動するように構成されている。したがって、スタートアップ用のＭＮ２２は、ＩＲＥＧからの基準電流（ｉｒｅｆ＿ｖｃｃｒｆ＿ｒｆｒｅｇ）をバイアス回路ＢＩＡＳ１０を介してカレントミラーすることで電流が流れ、スタートアップ用のＭＮ２３を通してｄｒｖ＿ｇａｔｅから電流を引き抜く。ｄｒｖ＿ｇａｔｅから電流が引き抜かれることで、ｄｒｖ＿ｇａｔｅの電位が下降し、ｖｃｃｒｆが上昇を始める（Ｓ１５１）。ｖｃｃｒｆが充分に上昇し、ＯＰＡＭＰ１０の制御が行われる領域に電圧が入ると、ＯＰＡＭＰ１０内のＭＮ２５及びスタートアップ用のＭＮ２１に電流が流れ、スタートアップ用のＭＮ２３のゲートから電流が引き抜かれる（Ｓ１５２）。ＭＮ２３のゲート電圧が充分に下降した後は、スタートアップ回路は不活性化され、ＯＰＡＭＰ１０の動作を妨げない。
【００９３】
また、本実施の形態によるＮＦＣチップでは、ｖｃｃｒｆが立ち上がった後、図６のリファレンス生成回路ＲＥＦＧからの基準電圧（ｂｇｒ０８）が立ち上がるため、基準電圧が無い状態でｖｃｃｒｆを立ち上げる必要がある。そのため、図７の内部電流源ＩＲＥＧでＭＯＳトランジスタのＶｔｈ差を利用した基準電圧（ｖｒｅｆ＿ｖｃｃｒｆ）を生成し、これを利用してｖｃｃｒｆを立ち上げる。図６のＭＰＵからの制御信号（ｓｐｏｒ５ｖ）が‘Ｈ’レベルの状態では、選択回路ＳＥＬ１０によって、ＯＰＡＭＰ１０の比較電圧がｖｒｅｆ＿ｖｃｃｒｆに設定される。ｖｒｅｆ＿ｖｃｃｒｆは約２００ｍＶなので、選択回路ＳＥＬ１１を用いて、抵抗分圧値も同時に切り替えられる。その後、ｓｐｏｒ５ｖが‘Ｌ’レベルに遷移した際には、ＯＰＡＭＰ１０の比較電圧としてｂｇｒ０８が選択され、抵抗分圧値が切り替えられると共にｂｇｒ０８を基準としてｖｃｃｒｆが制御される。
【００９４】
さらに図１３の整流部ＲＥＣＴでも説明したが、カードモード時およびＲＷモード時でキャリア出力が行われていない時は、ｖｃｃｒｅｃｔが‘Ｌ’レベルに固定され、整流回路ＲＥＣＴＣがｔｐ，ｔｍのシャント回路として動作する。逆に、ＲＷモードでキャリアを出力している時は、ｖｃｃｒｅｃｔをハイインピーダンス状態とすることで、図１で述べたように整流回路ＲＥＣＴＣをオフ状態とし、キャリアの出力を阻害しないようにする（すなわち送信電力漏れを防止する）。そこで、整流レギュレータＲＥＣＴＲＥＧは、ｄｒｖ＿ｇａｔｅをプルアップするＰＭＯＳトランジスタＭＰｐｕと、ｄｒｖ＿ｇａｔｅをプルダウンするＮＭＯＳトランジスタＭＮｐｄを備え、ロジック回路部を用いてこれらのオン・オフを適宜切り替える構成となっている。図１６は、図１４の整流レギュレータＲＥＣＴＲＥＧにおいて、そのロジック回路部の動作例を示す真理値表である。
【００９５】
図１６において、図６のＭＰＵからの制御信号（ｔｘｒｅｇ＿ｏｆｆ）が‘Ｈ’レベルの時、ＯＰＡＭＰ１０は動作を停止し、ｄｒｖ＿ｇａｔｅはプルアップされる。ｔｘｒｅｇ＿ｏｆｆ＝‘Ｌ’で図１３のＢＬＳＪＧからの検出信号（ｂｌｅｓｓ）が‘Ｈ’レベルの時、ＯＰＡＭＰ１０は動作し、ｄｒｖ＿ｇａｔｅはプルアップ／ダウンされない。ｔｘｒｅｇ＿ｏｆｆ＝‘Ｌ’、ｂｌｅｓｓ＝‘Ｌ’であり図６のＭＰＵからの制御信号（ｃａｒｒ＿ｏｎ）が‘Ｈ’レベルの時（すなわちＲＷモードでキャリア出力中の時）、ＯＰＡＭＰ１０は動作を停止し、ｄｒｖ＿ｇａｔｅはプルダウンされる。その結果、ｖｃｃｒｅｃｔはハイインピーダンス状態となる。ｔｘｒｅｇ＿ｏｆｆ＝‘Ｌ’、ｂｌｅｓｓ＝‘Ｌ’，ｃａｒｒ＿ｏｎ＝‘Ｌ’の時（すなわちカードモードもしくはＲＷモードでキャリア出力が行われていない時）、ＯＰＡＭＰ１０は動作を停止し、ｄｒｖ＿ｇａｔｅはプルアップされている。
【００９６】
ｄｒｖ＿ｇａｔｅがプルアップされている時は、信号（ｓｈｕｎｔ＿ｄｒｖ＿ｇａｔｅ）が‘Ｈ’レベルとなり、ｖｃｃｒｆに加えてさらに強い駆動力でｖｃｃｒｅｃｔを‘Ｌ’レベルに固定している。すなわち、ＲＣＴＲＧＤＲＶ内でＭＮｒｇと並列にシャント用のＮＭＯＳトランジスタＭＮｓｈ２０を設け、ＭＮｓｈ２０をｓｈｕｎｔ＿ｄｒｖ＿ｇａｔｅで駆動している。これは、図１４のレギュレータ（ＲＥＣＴＲＥＧおよびＲＣＴＲＧＤＲＶ内のＭＮｒｇ）は、通常の制御動作を前提として最大電力入力時にｖｃｃｒｆ＝２．７Ｖに制御できるだけの電流駆動力を備えているが、シャント動作時にはさらに低い電位にｖｃｃｒｅｃｔを落とす必要があるためである。なお、図１３に示したように、ｓｈｕｎｔ＿ｄｒｖ＿ｇａｔｅ＝‘Ｈ’の場合、整流回路ＲＥＣＴＣにおいてｖｃｃｒｅｃｔ２も‘Ｌ’レベルに固定される。ｖｃｃｒｅｃｔ，ｖｃｃｒｅｃｔ２が‘Ｌ’レベルに固定されると、図１３の整流回路ＲＥＣＴＣにおける各ダイオードブリッジは、ｔｐ，ｔｍの振幅をその順方向電圧（ダイオード接続されたＭＯＳトランジスタのしきい値電圧）内に制限する。
【００９７】
《クロック抽出部ＣＬＫＥＸＴの詳細構成》
図１７は、図７の送信ブロックＴＸＢＫにおいて、そのクロック抽出部ＣＬＫＥＸＴの詳細な構成例を示す回路図である。クロック抽出部ＣＬＫＥＸＴは、図６における受信側の外部端子に入力された受信信号（ｒｘｉｎｐ，ｒｘｉｎｎ）からクロックを抽出する回路である。また、クロック停止時は‘Ｌ’レベルを出力する。なお、図１７では予備素子が省いてある。
【００９８】
クロック抽出部ＣＬＫＥＸＴの本体は、オペアンプ回路ＯＰＡＭＰ２０を用いた単純なコンパレータである。コンパレータ（オペアンプ回路ＯＰＡＭＰ２０）の２入力をＰＭＯＳトランジスタＭＰ３０，ＭＰ３１で受けているのは、バッテリーレスモード時にｒｘｖｍｉｄ＝‘Ｌ’となることから、低電圧入力に対応できる構成とするためである。コンパレータの２入力の一方は、ｒｘｖｍｉｄより２５ｍＶ高い電位となる。この２５ｍＶは、図６のリファレンス生成回路ＲＥＦＧからの基準電流（ｔｘ＿ｉｒｅｆ）をカレントミラーすることで生成した１０μＡの電流と２．５ｋΩの抵抗によって生成される。コンパレータの２入力の他方は、ｒｘｉｎｐをｒｘｖｍｉｄを基準にＤＣ成分を除去した信号となる。
【００９９】
コンパレータは、この２入力を比較し、アンド演算回路ＡＤ２０を介してクロック信号（ｅｘｃｌｋ１３５６）を出力する。なお、ｒｘｉｎｐに入力振幅が無い場合にはｅｘｃｌｋ１３５６として‘Ｌ’レベルが出力されるように、前述した２５ｍＶのオフセットが加えられている。また、ｔｘ＿ｉｒｅｆをカレントミラーすることでｉｒｅｆ＿ｅｍｅｒが出力されているのは、ｔｘ＿ｉｒｅｆをクロック抽出部ＣＬＫＥＸＴと図８に示したＡＤＲＶ内のエマージェンシ検出部ＥＭＥＲＤＥＴの両方で使用するためである。そのため、ｔｘ＿ｉｒｅｆをカレントミラーするバイアス回路ＢＩＡＳ２０は、ｅｘｃｌｋ＿ｏｆｆ＝‘Ｈ’かつｅｍｅｒ＿ｏｆｆ＝‘Ｈ’の場合にのみ停止する。また、ｓｐｏｒ５ｖが解除されると、コンパレータが起動し、ｖｍｉｄｐｏｒが解除されるとクロックが出力されるようになる。
【０１００】
《キャリア検出部ＴＸＣＤＥＴの詳細構成》
図１８は、図７の送信ブロックＴＸＢＫにおけるキャリア検出部ＴＸＣＤＥＴの詳細を示すものであり、図１８（ａ）はその構成例を示す回路図、図１８（ｂ）は図１８（ａ）の動作例を示す波形図である。キャリア検出部ＴＸＣＤＥＴは、ＲＦＳモード時に受信用の外部端子（受信信号ｒｘｉｎｐ，ｒｘｉｎｎ）に生じた振幅を検出する。検出した信号は１００〜５００μｓ保持される。他のモード時もキャリアの検出は停止しない。図１８（ａ）において、まず、図７の内部電流源ＩＲＥＧから例えば２０ｎＡの基準電流（ｉｒｅｆ＿ｖｃｃｒｆ＿ｃｄｅｔ２）が入力され、ダイオード接続されたバイアス用のＮＭＯＳトランジスタＭＮ４０がバイアスされる。流れる電流が少ないため、ＭＮ４０のＶｇｓはほぼＶｔｈである。
【０１０１】
ｒｘｉｎｐ，ｒｘｉｎｎは、それぞれ２種類のハイパスフィルタに入力される。１種類目のハイパスフィルタＨＰＦｐｌ，ＨＰＦｎｌは、ＤＣレベルが接地電源電圧（ｒｘｖｓｓ）レベルに設定されており、２種類目のハイパスフィルタＨＰＦｐｈ，ＨＰＦｎｈはＤＣレベルがＶｔｈレベルに設定されている。ＨＰＦｐｌ，ＨＰＦｎｌにはそれぞれｒｘｉｎｐ，ｒｘｉｎｎが入力され、ＨＰＦｐｈ，ＨＰＦｎｈにもそれぞれｒｘｉｎｐ，ｒｘｉｎｎが入力される。ここで、ｒｘｉｎｐ，ｒｘｉｎｎにＡＣ信号が入力されていない場合（ＤＣレベルは問題にならない）、ＨＰＦｐｈ，ＨＰＦｎｈの出力信号となるｔｐ＿ａｃ＿ｈ，ｔｍ＿ａｃ＿ｈはＶｔｈレベルとなり、ＨＰＦｐｌ，ＨＰＦｎｌの出力信号となるｔｐ＿ａｃ，ｔｍ＿ａｃは０Ｖレベルとなる。
【０１０２】
検出用のＮＭＯＳトランジスタＭＮｃｄ１は、ソースがｔｍ＿ａｃに、ゲートがｔｐ＿ａｃ＿ｈに接続され、検出用のＮＭＯＳトランジスタＭＮｃｄ２は、ソースがｔｐ＿ａｃに、ゲートがｔｍ＿ａｃ＿ｈに接続される。したがって、ＡＣ信号が入力されていない場合には、ＭＮｃｄ１，ＭＮｃｄ２のＶｇｓはほぼＶｔｈにバイアスされる。この状態では、バイアス用のＭＮ４０と検出用のＭＮｃｄ１，ＭＮｃｄ２はカレントミラーであると言って良く、ミラー比に応じた電流が検出用のＭＮｃｄ１，ＭＮｃｄ２に流れることになる（約４ｎＡに設定されている）。なお、低電流のカレントミラーは誤差が大きいが、この回路ではほとんど電流が流れない状態を設定しているに過ぎないため、カレントミラー誤差は問題にならない。
【０１０３】
ここで、ｒｘｉｎｐ，ｒｘｉｎｎにＡＣ信号が入力した場合、検出用のＭＮｃｄ１，ＭＮｃｄ２のソースとゲートにＡＣ信号が伝達される。ここで、ＭＮｃｄ１，ＭＮｃｄ２のゲートとソースには、それぞれ逆位相のＡＣ信号が伝達されるように接続されるため、ＭＮｃｄ１，ＭＮｃｄ２においてＶｇｓ＞Ｖｔｈとなる瞬間が存在する。Ｖｇｓ＞Ｖｔｈ状態の時にはＭＮｃｄ１，ＭＮｃｄ２から電流が流れ、電流比較用のＰＭＯＳトランジスタＭＰｒ１，ＭＰｒ２との間で信号（ｃｄｅｔ＿ｓｅｎｓｅ）を介して電流駆動力の比較が行われる。ｒｘｉｎｐ，ｒｘｉｎｎの振幅が大きくなるに従って、検出用のＭＮｃｄ１，ＭＮｃｄ２に流れる電流が大きくなり、電流比較用のＭＰｒ１，ＭＰｒ２の電流値を超えたときに、その後段の各回路を介して検出信号（ｃｄｅｔ）が‘Ｈ’レベル→‘Ｌ’レベルに遷移し、キャリアの入力が検出される。
【０１０４】
キャリア非検出時にはＭＰｒ１に直列接続されたＰＭＯＳトランジスタＭＰｓｗ２０がオンに駆動されることで、電流比較用のＭＰｒ１，ＭＰｒ２の両方が有効になっており、より大きな電流が閾値となる。すなわち、より大きい振幅を検出する設定となっている。一方、キャリア検出時には、ＭＰｒ２のみが有効となっており、より小さい振幅を検出する設定となっている。この電流比較用のＭＰｒ１，ＭＰｒ２の切替により、キャリア検出振幅にヒステリシスを持たせている。また、ノード（ｓｅｎｓｅ＿ｈｏｌｄ）は、その出力段のプルアップ側に直列接続された複数のＰＭＯＳトランジスタＭＰｇに伴い、‘Ｈ’レベル→‘Ｌ’レベルへの駆動力は大きいが、‘Ｌ’レベル→‘Ｈ’レベルへの駆動力は小さく設定されている。これとノード（ｓｅｎｓｅ＿ｈｏｌｄ）に接続されたＭＯＳ容量（ＭＰｃ１）の働きにより、ｃｄｅｔは‘Ｈ’レベル→‘Ｌ’レベルは一瞬で遷移するが、‘Ｌ’レベル→‘Ｈ’レベルは１００〜５００μｓ程度保持するように構成されている。
【０１０５】
《内部電流源ＩＲＥＧの詳細構成》
図１９は、図７の送信ブロックＴＸＢＫにおいて、その内部電流源ＩＲＥＧの詳細な構成例を示す回路図である。内部電流源ＩＲＥＧは、整流レギュレータＲＥＣＴＲＥＧ及び、キャリア検出部ＴＸＣＤＥＴに電流源を供給する回路である。また、整流電源立ち上がり時のために、ＭＯＳトランジスタのＶｔｈ差を利用した基準電圧（低精度）を出力する。図１９に示すように、内部電流源ＩＲＥＧの本体となる電流源回路ＣＳＣは、基本的なワイドラーカレントミラー回路ＷＣＭ１０を用いて各種基準電流（ｉｒｅｆ＿ｖｃｃｒｆ＿ｃｄｅｔ１，ｉｒｅｆ＿ｖｃｃｒｆ＿ｃｄｅｔ２，ｉｒｅｆ＿ｖｃｃｒｆ＿ｒｆｒｅｇ）を生成している。ここで、起動時には、スタートアップ回路ＳＴＲＣが、ＷＣＭ１０に付加されたＭＯＳトランジスタＭＰｓｕ１，ＭＮｓｕ１をオンすることで、高速起動及び電流源停止を防止している。また、基準電位発生回路ＶＴＨＲＥＦＧは、低しきい値電圧仕様のＮＭＯＳトランジスタＭＮｌｖと、標準しきい値電圧仕様のＮＭＯＳトランジスタＭＮｎｌに同じ電流を流し、そのＶｔｈの差を基準電圧（ｖｒｅｆ＿ｖｃｃｒｆ）として出力する。
【０１０６】
《電源制御部ＶＣＴＬ（主要部）の詳細構成》
図２０は、図６の電源制御部ＶＣＴＬにおいて、その主要部の詳細な構成例を示す回路図である。図２０に示すように、電源制御部ＶＣＴＬは、ＳＷＰ電源切り替え部ＳＷＰＰＳＷを含んでいる。ＳＷＰＰＳＷは、図５、図６等で説明したように、ＵＩＭチップに対して適切な電源電圧（ｓｗｖｃｃｏｕｔ）を供給する回路である。前述したように、携帯電話システム上でＮＦＣチップを動作させるためには、セキュリティのためＵＩＭとの通信が必要となる。ここで、バッテリーレス動作を実現する際に問題となるのがバッテリーレス動作時のＵＩＭへの電力供給である。直接ＵＩＭの電源端子に電力を供給すると、レギュレータを通して、バッテリーに電力が逆流する可能性がある。外部スイッチで逆流を防ぐという方法もあるが、電源無しでの制御が難しいことと、携帯電話システムの複雑さが増すことを避けたいという要求がある。それを防ぐためには、ＮＦＣチップ内に電源スイッチを内蔵し、携帯電話システムからの電力供給とバッテリーレスモード時の整流電力供給とを切り替える必要がある。そのとき問題となるのが、電源スイッチのバルク電圧である。
【０１０７】
図２１は、図２０の補足図であり、入力される電源と信号に対して期待されるｓｗｖｃｃｏｕｔの状態を示すものである。図２０および図２１において、ｓｗｖｃｃｉｎは携帯電話システムから供給されるＳＷＰ用電源、ｓｗｖｃｃｏｕｔはＵＩＭチップに供給するＳＷＰ用電源、ｓｗｒｅｇｏｕｔは図１３の整流部ＲＥＣＴで生成された電源電圧（ｖｃｃｒｆ）をもとに生成したＳＷＰ用電源である。すなわち、図２０に示すように、降圧レギュレータ回路ＤＷＲＥＧが、ｖｃｃｒｆ（＝２．７Ｖ等）を降圧することで１．８Ｖ等のｓｗｒｅｇｏｕｔを生成する。ここで、本実施の形態のＮＦＣチップは、ＳＷＰ規格に基づいて複数の動作モードに対応しており、その各モード毎の動作は以下のようになる。
【０１０８】
まず、「Ｃｌａｓｓ Ｂ」モードでは、ｓｗｖｃｃｉｎに３．０Ｖが入力され、ｓｗｖｃｃｏｕｔにｓｗｖｃｃｉｎが出力される。「Ｃｌａｓｓ Ｃ」モードでは、ｓｗｖｃｃｉｎに１．８Ｖが入力され、ｓｗｖｃｃｏｕｔにｓｗｖｃｃｉｎが出力される。バッテリレスモード（ＢＬＥＳＳ）では、ｓｗｖｃｃｉｎには電源が供給されず（０Ｖ）、ｓｗｖｃｃｏｕｔにｓｗｒｅｇｏｕｔが出力される。「Ｐｏｗｅｒ Ｏｆｆ」モードでは、ｖｃｃｒｆ及びｓｗｒｅｇｏｕｔには電源が供給されず（０Ｖ）、ｓｗｖｃｃｏｕｔにｓｗｖｃｃｉｎが出力される。
【０１０９】
これらの仕様を満足するため、図２０のＳＷＰＰＳＷは、ｓｗｖｃｃｏｕｔをｓｗｒｅｇｏｕｔに接続するＰＭＯＳトランジスタＭＰｓｗ１１と、ｓｗｖｃｃｉｎに接続するＰＭＯＳトランジスタＭＰｓｗ１０と、ｓｗｖｃｃｏｕｔを接地電源電圧に接続するＮＭＯＳトランジスタＭＮｓｗ１０を備えている。これら各トランジスタのオン・オフは、図１３の整流部ＲＥＣＴからの検出信号（ｂｌｅｓｓ）および図６のＭＰＵからの信号（ｓｗｖｃｃｏｕｔ＿ｏｎ）に応じて適宜制御される。なお、図２１に示すように、ｓｗｖｃｃｉｎの電圧値はｓｗｒｅｇｏｕｔ以上であるため、ここでは、ＭＰｓｗ１１よりもＭＰｓｗ１０の方が駆動能力が大きくなっている。また、ＭＰｓｗ１０，ＭＰｓｗ１１は、電源スイッチであるため比較的サイズが大きくなり、それを駆動するため複数段のインバータ回路ＩＶＢＫが設けられている。
【０１１０】
このような電源スイッチ（ＭＰｓｗ１０，ＭＰｓｗ１１）では、前述したアンテナドライバ部ＡＤＲＶ内のプルアップ用ＰＭＯＳトランジスタ等と同様に、バルク電圧（ｎｗｅｌｌ＿ｓｗｐｐｓｗ）を適切に制御する必要がある。一例として、例えばＭＰｓｗ１０のバルク電圧をｓｗｖｃｃｉｎに接続すると、バッテリーレスモード時にはｓｗｖｃｃｉｎ＝０Ｖであることからｓｗｖｃｃｏｕｔからｓｗｖｃｃｉｎに向けた電力漏れが発生する。また、例えばＭＰｓｗ１１のバルク電圧をｓｗｒｅｇｏｕｔに接続すると、ｓｗｖｃｃｏｕｔがｓｗｖｃｃｉｎを出力している際に電力漏れが発生する。そこで、ここでは、ＮＭＯＳダイオードスイッチ回路ＤＮＳＷ３０、クロススイッチ回路ＣＲＳＳＷ３０、および選択スイッチ回路ＳＥＬＳＷ３０を設けている。各スイッチ回路は、図１３の電源切替部ＰＳＷＢＫ等で説明した構成と同様であり、基本的に、ｓｗｖｃｃｉｎとｓｗｒｅｇｏｕｔのうちの高電位側、もしくはバッテリーレスモードではｓｗｒｅｇｏｕｔ、それ以外はｓｗｖｃｃｉｎがｎｗｅｌｌ＿ｓｗｐｐｓｗに供給される。
【０１１１】
また、ｓｗｖｃｃｏｕｔ＿ｏｎが‘Ｌ’レベルの際には、ＵＩＭに向けた電源供給が遮断され、この場合には、ＭＮｓｗ１０がオン、ＭＰｓｗ１０，ＭＰｓｗ１１が共にオフに駆動される。一方、ｓｗｖｃｃｏｕｔ＿ｏｎが‘Ｈ’レベルの際には、ＵＩＭに向けた電源供給が行われ、ＭＮｓｗ１０がオフになり、ｂｌｅｓｓのレベルに応じてＭＰｓｗ１０，ＭＰｓｗ１１の一方がオンとなる。この際に、ｓｗｖｃｃｉｎ用となるＭＮｓｗ１０は、信号（ｓｗｅｘｔ）が‘Ｌ’レベルの際にオンとなる仕様になっている。この信号（ｓｗｅｘｔ）は、ＮＦＣチップ外部に出力され、例えば図２２に示すように、外部においてＭＰｓｗ１０と並列接続される外部スイッチＯＳＷの駆動用として用いられる。
【０１１２】
ＮＦＣチップでは、バッテリーレスモード時に整流電力で生成された電力をレギュレータで降圧した電源をＵＩＭに対して供給する必要があるため、バッテリーレスモード以外の動作モードでも一旦ＮＦＣチップを通してＵＩＭに電源を供給する構成となっている。しかし、ＮＦＣチップ内部のスイッチでは、比較的高抵抗のスイッチとなってしまうため、外部スイッチＯＳＷを使用して、スイッチ抵抗を低減することができる。図２２に示したとおり、外部スイッチＯＳＷはＭＰｓｗ１０と同じ動作をする必要がある。そのため、外部スイッチＯＳＷの構成としては、ＰＭＯＳトランジスタを使用することが望ましい。またバッテリーレスモードでｓｗｖｃｃｉｎからの電源供給が途絶えるため、単純なＰＭＯＳスイッチでは電源が逆流する。そのため、図２４で示したようなＰＭＯＳを２段構成とし、バルクからの電流の逆流を防ぐ必要がある。
【０１１３】
以上に説明したように、本実施の形態のＮＦＣチップが備える主要な特徴を纏めると以下のようになる。
【０１１４】
（１）本実施の形態のＮＦＣチップでは、アンテナ駆動端子と整流電力入力端子を共用化するため、アンテナ駆動用ＰＭＯＳトランジスタのバルク電圧を整流動作時に高い電圧に接続する。その高い電圧は、２段整流回路（又はディクソン型チャージポンプ回路）を使用して生成される。すなわち、単純に、アンテナ駆動端子と整流電力入力端子を共用化すると、アンテナ駆動用ＰＭＯＳトランジスタの寄生ＰＮＰバイポーラトランジスタを通して整流電力が接地電源電圧に流出する恐れがある。そこで、当該ＰＭＯＳトランジスタのバルク電圧を２段昇圧電圧に接続することで、寄生ＰＮＰトランジスタがオフ状態となり、整流電力の流出がなくなる。
【０１１５】
（２）同じく、アンテナ駆動用ＮＭＯＳトランジスタに３重ウエルプロセスを使用している場合、「ｄｅｅｐ ｎｗｅｌｌ」層が接地電源電圧に接続される。すなわち、当該ＮＭＯＳトランジスタに３重ウエルプロセスを用いている場合、寄生ＮＰＮバイポーラトランジスタを通して、電源からアンテナ駆動端子に電流が流出する恐れがある。そこで、「ｄｅｅｐ ｎｗｅｌｌ」層の電位を接地電源電圧とすることで、電源からの電流流出がなくなる。
【０１１６】
（３）前記（１）、（２）により、アンテナ駆動端子と整流電力入力端子を共用できる。すなわち、アンテナ駆動端子と整流電力入力端子は、ともに大電力を流す端子であるため、並列に配置すると面積やコストの増大が発生し、加えて電力漏れが生じる恐れもある。そこで、アンテナ駆動端子と整流電力入力端子を共用化することで、面積やコストを低減すると共に、電力の漏れを防ぐことができる。
【０１１７】
（４）本実施の形態のＮＦＣチップでは、整流動作を妨げないように、アンテナ駆動端子からアンテナ駆動用の各ＭＯＳトランジスタのゲートにフィードバック接続される、高調波低減用のフィードバックＣＲ回路を、整流動作時は切断する。すなわち、整流動作中は、フィードバックＣＲ回路がアンテナ駆動用の各ＭＯＳトランジスタのゲートをわずかながら駆動し、アンテナからの入力電力がアンテナ駆動用のＭＯＳトランジスタから漏れるため、整流効率が悪化する恐れがある。そこで、フィードバックＣＲ回路を遮断することで、アンテナ駆動用の各ＭＯＳトランジスタのゲート電圧が動かなくなり、整流動作を阻害することがなくなる。
【０１１８】
（５）本実施の形態のＮＦＣチップでは、ＰＭＯＳトランジスタのバルク電圧を切り替えるため、スイッチを含んだ電源切替部が設けられる。電源切替部のスイッチは、電源が無くなった状態でも逆流しない、面積はなるべく小さく、整流動作開始時の低電圧状態でも確実に動作するなどの課題が存在する。そこで、電源切替部において、ＰＭＯＳトランジスタのバルク電圧を、例えば外部電源（ｍｖｄｄ）か整流電源（ｖｃｃｒｅｃｔ）かに切り替えることで、ｍｖｄｄのオン／オフにかかわらず当該ＰＭＯＳトランジスタを介した電流の逆流を防ぐ。これにより、例えば図２４に示したように、ＰＭＯＳトランジスタを２段構成にする必要がなくなり、面積の縮小が図れる。
【０１１９】
電源切替部のスイッチとしては、例えばダイオード接続のＮＭＯＳスイッチを用いることで、低電圧時にバッテリーレスか否か示す信号（ｂｌｅｓｓ）が不定の時にでも確実に出力電源電圧（ｖｃｃｒｆ）を立ち上げることができる。また、ある程度ｖｃｃｒｆの電圧が上昇し、ｂｌｅｓｓが定まった際には、メインスイッチとしてＰＭＯＳスイッチを用い、これをｂｌｅｓｓで制御することで、確実な動作で電源の接続を行うことができる。ＰＭＯＳスイッチを用いる場合には、その他に、クロスカップル型のＰＭＯＳスイッチを用いることが有益である。クロスカップル型のＰＭＯＳスイッチは、２種類の電源電圧の内のどちらか高い方の電源電圧を出力することができる。これにより、低電圧時にｂｌｅｓｓが不定の時にでも確実に出力電源電圧を立ち上げることが可能になる。
【０１２０】
（６）本実施の形態のＮＦＣチップでは、ＡＳＫの変調率が、アンテナ駆動用のプルアップ用ＰＭＯＳ、プルダウン用ＮＭＯＳ、変調率補正用プルダウンＰＭＯＳで制御され、ＭＰＵ内のレジスタ設定などを用いて、外部アンテナの構成などに最適な設定を選択可能となっている。例えばＡＳＫ振幅を８０％に落としたい場合、アンテナ駆動用ＭＯＳの電流駆動力を８０％にすれば良いというわけではない。アンテナ電流駆動力とＡＳＫ振幅とは非線形の関係にあり、さらにアンテナ毎に関係が変化する。さらにＰＶＴ変動により、ＭＯＳの電流駆動力が変化した場合、電流駆動力の変化が同じでもＡＳＫ変調率が変化してしまう。
【０１２１】
そこで、ＡＳＫ変調率としてプルアップ用ＰＭＯＳ／プルダウン用ＮＭＯＳの設定をレジスタで設定できるようにすることで、アンテナの種類にかかわらず、ＡＳＫ変調に伴う最適な電流駆動力の変化を設定することができ、安定したＡＳＫ変調率を得ることができる。さらに、変調率補正用プルダウンＰＭＯＳはオンすることでＡＳＫ振幅を下げる事ができる。すなわち、プルアップ用ＰＭＯＳ／プルダウン用ＮＭＯＳはオンするＭＯＳの数を減少させてＡＳＫ振幅を下げる。そのため、ＰＶＴ変動でＭＯＳの電流駆動力が変動した場合のＡＳＫ変調率の変動は、プルアップ用ＰＭＯＳ／プルダウン用ＮＭＯＳと変調率補正用プルダウンＰＭＯＳとで逆方向になる。よって、変調率補正用プルダウンＰＭＯＳを適宜使用することで、ＰＶＴ変動によらず安定したＡＳＫ変調率を得ることができる。ただし、変調率補正用プルダウンＰＭＯＳの効果もアンテナ毎に違うため、レジスタ設定できるようにする。
【０１２２】
（７）本実施の形態のＮＦＣチップでは、バッテリーレスモードの判定信号により、バッテリーレス動作を行っていることをチップが認識し、チップ全体を低消費電力動作モードに移行し、バッテリーレスモードにおいて通信距離を稼ぐことが可能な構成となっている。すなわち、ＮＦＣチップは携帯電話システムから電力を得ているため、通常のＮＦＣ対応ＩＣカード（アンテナ電力のみで動作）と比較して、より大きな電力で動作することができる。しかしながら、その反面、バッテリーレスモードで動作する時には大きな電力を必要とされるため、ＩＣカードと比較して通信距離が極端に短くなってしまう。そのため、バッテリーレス動作を検知して、低消費電力モードに移行することが望まれるが、例えば外部電源に整流電力を直接供給するような構成とすると、ＮＦＣチップ自体はバッテリーレスモードを検知することが困難になってしまう。そこで、外部電源と整流電源を切り離すことで、ＮＦＣチップ自体がバッテリーレスモードで動作していることを検知することができる（外部電源が低下していればバッテリーレスモード）。これにより、ＮＦＣチップ全体を低消費電力モードで動作させ、ＩＣカードほどではないものの通信距離を伸ばすことができる。
【０１２３】
（８）本実施の形態のＮＦＣチップは、外部から入力されたキャリアを検出するキャリア検出部を備え、当該キャリア検出部は、ハイパスフィルタを用いてＭＯＳトランジスタのＶｔｈを補正することでＭＯＳトランジスタのＶｔｈばらつきによらず安定したキャリア感度が得られる構成となっている。キャリア検出部は、ＮＦＣチップがＲＦセンサモードでも動作する。ＲＦセンサモードとは、アンテナからの信号入力の有る無しを監視するモードであり、この際に、キャリア検出部を除いたＮＦＣチップ全体はスタンバイ状態（電源遮断状態）である。そのため、キャリア検出部の電力消費は、携帯電話の待受時間に関係する。そのため、複雑な回路を使用することは難しく、Ｖｔｈのばらつきや温度変化等により、キャリア検出の閾値が大きく変動するという問題があった。そこで、ハイパスフィルタを用いてＭＯＳのＶｔｈを補正することで、Ｖｔｈの変化に関係なくキャリア振幅を監視することができるため、ＰＶＴ変動に比較的強い回路構成が実現できる。
【０１２４】
（９）本実施の形態のＮＦＣチップは、ＳＷＰ電源切り替え部を備え、当該ＳＷＰ電源切り替え部では、各ＭＯＳスイッチのバルク電圧を適宜切り替える構成となっている。通常、電源スイッチは、入力側と出力側の電源がオンであるかオフであるか分からない。電源スイッチとして、例えばＰＭＯＳトランジスタ１段構成のスイッチを用いた場合、バルクを通して電流が逆流してしまう。これを防ぐため、前述した図２４のような構成例が挙げられるが、面積の増大を招いてしまう。特に、電源スイッチは、流れる電流が大きく電圧降下が低いことが要求されるため、非常に大きなスイッチになってしまう。そこで、ＭＯＳスイッチのバルク電圧を適宜切り替えることで、バルクを通した電流逆流を防止することができる。これにより、ＰＭＯＳトランジスタ１段構成のスイッチを使用することができるため、面積を削減することができる。
【０１２５】
（１０）本実施の形態のＮＦＣチップは、ＳＷＰ電源切り替え部を備え、当該ＳＷＰ電源切り替え部では、携帯電話システムからの供給電源をＵＩＭに供給するか、遮断するかを切り替える制御信号が‘Ｌ’レベル時に遮断を示す信号となっている。携帯電話システムの立ち上げ時には、すべての制御信号が‘Ｌ’レベルとなっている。携帯電話システムからの供給電源をＵＩＭに供給するか、遮断するかを切り替える制御信号を‘Ｈ’レベル時に遮断とすると、携帯電話システムの立ち上げ時にＵＩＭに電力が供給されたまま立ち上がってしまう。そこで、携帯電話システムからの供給電源をＵＩＭに供給するか、遮断するかを切り替える制御信号を‘Ｌ’レベルで遮断とすることで、携帯電話システムの立ち上げ時にＵＩＭには電力が供給されず、システム立ち上げのシーケンスを正しく制御することができる。
【０１２６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【０１２７】
本実施の形態による無線通信用半導体装置は、特に、リーダライタ機能とＩＣカード機能を併せ持つ製品に適用して有益なものであるが、勿論これに限定されず、例えばＲＦＩＤ（Radio Frequency IDentification）におけるリーダライタ機能とタグ機能を併せ持つ製品等といった各種無線通信用半導体装置全般に対しても同様に適用可能である。
【符号の説明】
【０１２８】
ＡＤ アンド演算回路
ＡＤＲＶ アンテナドライバ部
ＡＤＲＶＣＴＬ アンテナドライバ駆動部
ＡＮＴ アンテナ
ＢＡＴ バッテリー
ＢＩＡＳ バイアス回路
ＢＬＳＪＧ バッテリーレス判定部
Ｃ 容量
ＣＬＫＥＸＴ クロック抽出部
ＣＭ カレントミラー回路
ＣＰＵ メインプロセッサ
ＣＲＳＳＷ クロススイッチ回路
ＣＳＣ 電流源回路
ＤＮＳＷ ＮＭＯＳダイオードスイッチ回路
ＤＷＲＥＧ 降圧レギュレータ回路
ＥＭＥＲＤＥＴ エマージェンシ検出部
ＦＷＲＣＴ 全波整流回路
ＨＭＩＦ ヒューマンインターフェース
ＨＰＦ ハイパスフィルタ
ＩＯ 外部入出力回路
ＩＲＥＧ 内部電流源
ＩＶ インバータ回路
ＩＶＢＫ インバータ回路
ＬＭＴ リミット回路
ＬＴ ラッチ回路
ＭＡＣＨ インピーダンス整合回路
ＭＮ ＮＭＯＳトランジスタ
ＭＰ ＰＭＯＳトランジスタ
ＭＰＵ マイクロプロセッサ
ＭＳＷ スイッチ回路
ＮＤ ナンド演算回路
ＮＦＣＩＣ ＮＦＣチップ
ＮＯＲ ノア演算回路
ＯＰＡＭＰ オペアンプ回路
ＯＳＣ 発振回路
ＯＳＷ 外部スイッチ
Ｐ 外部端子
ＰＬＬ フェーズロックドループ回路
ＰＳＷＢＫ 電源切替部
Ｒ 抵抗
ＲＡＭ 揮発性メモリ
ＲＣＴＲＧＤＲＶ 整流レギュレータドライバ
ＲＥＣＴ 整流部
ＲＥＣＴＣ 整流回路
ＲＥＣＴＲＥＧ 整流レギュレータ
ＲＥＦＧ リファレンス生成回路
ＲＦＩＣ 携帯通信用高周波処理部
ＲＯＭ 不揮発性メモリ
ＲＸＢＫ 受信ブロック
ＳＥＣＵ セキュリティ関連回路
ＳＥＬ 選択回路
ＳＥＬＳＷ 選択スイッチ回路
ＳＴＲＣ スタートアップ回路
ＳＷ スイッチ
ＴＦＧ トランスファーゲート
ＴＰＴＭＤＶ ＴＰ／ＴＭ駆動部
ＴＸＢＫ 送信ブロック
ＴＸＣＤＥＴ キャリア検出部
ＴＸＣＴＬ 送信制御部
ＵＩＭ ＵＩＭチップ
ＵＰＣ 昇圧回路
ＶＣＮＷＥＬＧ ｖｃｃｎｗｅｌｌ生成部
ＶＣＴＬ 電源制御部
ＶＧＥＮ 電源回路
ＶＴＨＲＥＦＧ 基準電位発生回路
ＷＣＭ ワイドラーカレントミラー回路
ＸＴＡＬ 水晶発振器
【特許請求の範囲】
【請求項１】
外部電源の一つとして高電位側の第１電源電圧および低電位側の第２電源電圧が供給され、
アンテナ接続用端子となる第１端子と、
前記第１端子と前記第１電源電圧の間にソース・ドレイン経路が接続され、前記アンテナを駆動するｐチャネル型の第１ＭＩＳＦＥＴと、
前記第１端子と前記第２電源電圧の間にソース・ドレイン経路が接続され、前記アンテナを駆動するｎチャネル型の第２ＭＩＳＦＥＴと、
前記第１端子に接続された整流回路部とを備え、
前記整流回路部は、前記アンテナを介して前記第１端子に入力された交流信号を用いて、前記第１電源電圧よりも高くかつ前記交流信号の最大振幅時に前記第１端子に生じる高電位側の電圧値よりも高い電圧値を持つ第３電源電圧を生成し、
前記第３電源電圧は、前記第１ＭＩＳＦＥＴのバルク電圧として使用されることを特徴とする無線通信用半導体装置。
【請求項２】
請求項１記載の無線通信用半導体装置において、
前記第１ＭＩＳＦＥＴは、
ｐ型である第１半導体層と、
ｎ型であり前記第１半導体層内に形成されると共に前記第１ＭＩＳＦＥＴのチャネルが生成される第２半導体層とを備え、
前記第１半導体層には、前記第２電源電圧と同電位の電圧レベルが供給されることを特徴とする無線通信用半導体装置。
【請求項３】
請求項１記載の無線通信用半導体装置において、
前記第２ＭＩＳＦＥＴは、
ｐ型である第３半導体層と、
ｎ型であり前記第３半導体層内に形成された第４半導体層と、
ｐ型であり前記第４半導体層内に形成されると共に前記第２ＭＩＳＦＥＴのチャネルが生成される第５半導体層とを備え、
前記第４半導体層には、前記第２電源電圧と同電位の電圧レベルが供給されることを特徴とする無線通信用半導体装置。
【請求項４】
請求項１記載の無線通信用半導体装置において、
前記第３電源電圧は、更に、前記第１ＭＩＳＦＥＴをオフに駆動する際のゲート電圧としても使用されることを特徴とする無線通信用半導体装置。
【請求項５】
請求項１記載の無線通信用半導体装置において、
前記整流回路部は、
前記交流信号を入力としてダイオード機能を持つ素子を介して整流動作を行う第１整流回路と、
前記第１整流回路の出力ノードと接地電源電圧の間に接続された第１容量と、
前記交流信号が一端に入力される第２容量と、
前記第２容量の他端を入力としてダイオード機能を持つ素子を介して整流動作を行う第２整流回路と、
前記第２整流回路の出力ノードと前記第１整流回路の出力ノードの間に接続された第３容量とを備え、
前記第２整流回路の出力ノードから前記第３電源電圧が生成され、
前記第１整流回路の出力ノードから第４電源電圧が生成されることを特徴とする無線通信用半導体装置。
【請求項６】
請求項５記載の無線通信用半導体装置において、更に、
前記第１ＭＩＳＦＥＴのバルク電圧として、前記第３電源電圧か前記第１電源電圧かを選択して供給する第１スイッチ回路を有することを特徴とする無線通信用半導体装置。
【請求項７】
請求項６記載の無線通信用半導体装置において、
前記無線通信用半導体装置は、更に、前記整流回路部によって生成された電源電圧を用いて動作し、前記外部電源の大きさを判定する判定回路を備え、
前記第１スイッチ回路は、
ソース・ドレインの一方が前記第１電源電圧に接続され、他方が前記第１ＭＩＳＦＥＴのバルク電圧に接続され、前記判定回路の判定結果に応じてオン・オフが制御されるｐチャネル型の第３ＭＩＳＦＥＴと、
ソース・ドレインの一方が前記第３電源電圧に接続され、他方が前記第１ＭＩＳＦＥＴのバルク電圧に接続され、前記判定回路の判定結果に応じて前記第３ＭＩＳＦＥＴと相補的にオン・オフが制御されるｐチャネル型の第４ＭＩＳＦＥＴとを有することを特徴とする無線通信用半導体装置。
【請求項８】
請求項７記載の無線通信用半導体装置において、
前記第１スイッチ回路は、更に、
ソース・ドレインの一方が前記第１電源電圧に接続され、他方が前記第１ＭＩＳＦＥＴのバルク電圧に接続され、ゲートが前記第３電源電圧に接続されたｐチャネル型の第５ＭＩＳＦＥＴと、
ソース・ドレインの一方が前記第３電源電圧に接続され、他方が前記第１ＭＩＳＦＥＴのバルク電圧に接続され、ゲートが前記第１電源電圧に接続されたｐチャネル型の第６ＭＩＳＦＥＴとを有することを特徴とする無線通信用半導体装置。
【請求項９】
請求項５記載の無線通信用半導体装置において、
更に、前記外部電源の他の一つとして高電位側の第５電源電圧および低電位側の第６電源電圧が供給され、
前記無線通信用半導体装置は、更に、内部電源電圧として、前記第４電源電圧か前記第５電源電圧かを選択して供給する第２スイッチ回路を有することを特徴とする無線通信用半導体装置。
【請求項１０】
請求項９記載の無線通信用半導体装置において、
前記無線通信用半導体装置は、更に、前記第４電源電圧の大きさを制御するレギュレータ回路を備え、
前記レギュレータ回路は、
前記第４電源電圧と接地電源電圧の間にソース・ドレイン経路が接続された第７ＭＩＳＦＥＴと、
前記第４電源電圧に前記第２スイッチ回路を介して接続された前記内部電源電圧を検出対象とし、前記内部電源電圧と予め設定した基準電圧とを比較して、その比較結果に応じて前記第７ＭＩＳＦＥＴのゲートを駆動するアンプ回路とを有することを特徴とする無線通信用半導体装置。
【請求項１１】
請求項５記載の無線通信用半導体装置において、
前記無線通信用半導体装置は、更に、
前記アンテナから入力された変調信号の受信端子となる第２端子と、
前記変調信号を復調する復調回路と、
前記復調回路の動作時に、前記第１および第２整流回路の出力ノードを接地電源電圧に短絡するシャントスイッチとを有することを特徴とする無線通信用半導体装置。
【請求項１２】
請求項１記載の無線通信用半導体装置において、
前記無線通信用半導体装置は、更に、
前記第１端子と前記第１ＭＩＳＦＥＴのゲートの間に設けられ、抵抗成分及び容量成分によって前記第１ＭＩＳＦＥＴのゲート電圧の遷移を鈍化させる第１フィードバック経路と、
前記第１端子と前記第２ＭＩＳＦＥＴのゲートの間に設けられ、抵抗成分及び容量成分によって前記第２ＭＩＳＦＥＴのゲート電圧の遷移を鈍化させる第２フィードバック経路とを備え、
前記第１フィードバック経路は、前記第１端子と前記第１ＭＩＳＦＥＴのゲートとの間の導通・非導通を制御する第１接続スイッチを備え、
前記第２フィードバック経路は、前記第１端子と前記第２ＭＩＳＦＥＴのゲートとの間の導通・非導通を制御する第２接続スイッチを備えることを特徴とする無線通信用半導体装置。
【請求項１３】
請求項１記載の無線通信用半導体装置において、
前記第１ＭＩＳＦＥＴは、それぞれ並列に接続され、それぞれ駆動能力が異なっている複数のＭＩＳＦＥＴによって構成され、
前記第２ＭＩＳＦＥＴは、それぞれ並列に接続され、それぞれ駆動能力が異なっている複数のＭＩＳＦＥＴによって構成され、
前記無線通信用半導体装置は、前記第１ＭＩＳＦＥＴをオンに駆動する際、前記第１ＭＩＳＦＥＴを構成する前記複数のＭＩＳＦＥＴの中から実際にオンに駆動するＭＩＳＦＥＴを選択し、前記第２ＭＩＳＦＥＴをオンに駆動する際に、前記第２ＭＩＳＦＥＴを構成する前記複数のＭＩＳＦＥＴの中から実際にオンに駆動するＭＩＳＦＥＴを選択することを特徴とする無線通信用半導体装置。
【請求項１４】
請求項１３記載の無線通信用半導体装置において、
前記無線通信用半導体装置は、更に、前記第１端子と前記第２電源電圧の間にソース・ドレイン経路が接続され、前記アンテナを駆動するｐチャネル型の第８ＭＩＳＦＥＴを備え、
前記第８ＭＩＳＦＥＴは、それぞれ並列に接続され、それぞれ駆動能力が異なっている複数のＭＩＳＦＥＴによって構成され、
前記無線通信用半導体装置は、前記第８ＭＩＳＦＥＴをオンに駆動する際、前記第８ＭＩＳＦＥＴを構成する前記複数のＭＩＳＦＥＴの中から実際にオンに駆動するＭＩＳＦＥＴを選択することを特徴とする無線通信用半導体装置。
【請求項１５】
外部電源の一つとして第１電源電圧が供給され、
アンテナを介して入力された交流信号が伝送される第１端子と、
前記第１端子に接続され、前記交流信号を整流することで第２電源電圧を生成する整流回路部と、
前記第２電源電圧から所定の値を持つ第３電源電圧を生成するレギュレータ回路と、
外部に向けた直流電源供給用の端子となる第２端子と、
前記第１電源電圧と前記第２端子の間にソース・ドレイン経路が接続されたｐチャネル型の第１ＭＩＳＦＥＴと、
前記第３電源電圧と前記第２端子の間にソース・ドレイン経路が接続されたｐチャネル型の第２ＭＩＳＦＥＴと、
前記第１電源電圧か第３電源電圧かを選択して第４電源電圧として出力するスイッチ回路とを備え、
前記第４電源電圧は、前記第１および第２ＭＩＳＦＥＴのバルクに供給されることを特徴とする無線通信用半導体装置。
【請求項１６】
請求項１５記載の無線通信用半導体装置において、
前記無線通信用半導体装置は、更に、前記整流回路部によって生成された前記第２電源電圧を用いて動作し、前記外部電源の大きさを判定する判定回路を備え、
前記スイッチ回路は、
ソース・ドレインの一方が前記第１電源電圧に接続され、他方が前記第４電源電圧に接続され、前記判定回路の判定結果に応じてオン・オフが制御されるｐチャネル型の第３ＭＩＳＦＥＴと、
ソース・ドレインの一方が前記第３電源電圧に接続され、他方が前記第４電源電圧に接続され、前記判定回路の判定結果に応じて前記第３ＭＩＳＦＥＴと相補的にオン・オフが制御されるｐチャネル型の第４ＭＩＳＦＥＴとを有することを特徴とする無線通信用半導体装置。
【請求項１７】
請求項１６記載の無線通信用半導体装置において、
前記スイッチ回路は、更に、
ソース・ドレインの一方が前記第１電源電圧に接続され、他方が前記第４電源電圧に接続され、ゲートが前記第３電源電圧に接続されたｐチャネル型の第５ＭＩＳＦＥＴと、
ソース・ドレインの一方が前記第３電源電圧に接続され、他方が前記第４電源電圧に接続され、ゲートが前記第１電源電圧に接続されたｐチャネル型の第６ＭＩＳＦＥＴとを有することを特徴とする無線通信用半導体装置。
【請求項１８】
請求項１６記載の無線通信用半導体装置において、
前記スイッチ回路は、更に、
ドレインおよびゲートが前記第１電源電圧に接続され、ソースが前記第４電源電圧に接続されたｎチャネル型の第７ＭＩＳＦＥＴと、
ドレインおよびゲートが前記第３電源電圧に接続され、ソースが前記第４電源電圧に接続されたｎチャネル型の第８ＭＩＳＦＥＴとを有することを特徴とする無線通信用半導体装置。
【請求項１】
外部電源の一つとして高電位側の第１電源電圧および低電位側の第２電源電圧が供給され、
アンテナ接続用端子となる第１端子と、
前記第１端子と前記第１電源電圧の間にソース・ドレイン経路が接続され、前記アンテナを駆動するｐチャネル型の第１ＭＩＳＦＥＴと、
前記第１端子と前記第２電源電圧の間にソース・ドレイン経路が接続され、前記アンテナを駆動するｎチャネル型の第２ＭＩＳＦＥＴと、
前記第１端子に接続された整流回路部とを備え、
前記整流回路部は、前記アンテナを介して前記第１端子に入力された交流信号を用いて、前記第１電源電圧よりも高くかつ前記交流信号の最大振幅時に前記第１端子に生じる高電位側の電圧値よりも高い電圧値を持つ第３電源電圧を生成し、
前記第３電源電圧は、前記第１ＭＩＳＦＥＴのバルク電圧として使用されることを特徴とする無線通信用半導体装置。
【請求項２】
請求項１記載の無線通信用半導体装置において、
前記第１ＭＩＳＦＥＴは、
ｐ型である第１半導体層と、
ｎ型であり前記第１半導体層内に形成されると共に前記第１ＭＩＳＦＥＴのチャネルが生成される第２半導体層とを備え、
前記第１半導体層には、前記第２電源電圧と同電位の電圧レベルが供給されることを特徴とする無線通信用半導体装置。
【請求項３】
請求項１記載の無線通信用半導体装置において、
前記第２ＭＩＳＦＥＴは、
ｐ型である第３半導体層と、
ｎ型であり前記第３半導体層内に形成された第４半導体層と、
ｐ型であり前記第４半導体層内に形成されると共に前記第２ＭＩＳＦＥＴのチャネルが生成される第５半導体層とを備え、
前記第４半導体層には、前記第２電源電圧と同電位の電圧レベルが供給されることを特徴とする無線通信用半導体装置。
【請求項４】
請求項１記載の無線通信用半導体装置において、
前記第３電源電圧は、更に、前記第１ＭＩＳＦＥＴをオフに駆動する際のゲート電圧としても使用されることを特徴とする無線通信用半導体装置。
【請求項５】
請求項１記載の無線通信用半導体装置において、
前記整流回路部は、
前記交流信号を入力としてダイオード機能を持つ素子を介して整流動作を行う第１整流回路と、
前記第１整流回路の出力ノードと接地電源電圧の間に接続された第１容量と、
前記交流信号が一端に入力される第２容量と、
前記第２容量の他端を入力としてダイオード機能を持つ素子を介して整流動作を行う第２整流回路と、
前記第２整流回路の出力ノードと前記第１整流回路の出力ノードの間に接続された第３容量とを備え、
前記第２整流回路の出力ノードから前記第３電源電圧が生成され、
前記第１整流回路の出力ノードから第４電源電圧が生成されることを特徴とする無線通信用半導体装置。
【請求項６】
請求項５記載の無線通信用半導体装置において、更に、
前記第１ＭＩＳＦＥＴのバルク電圧として、前記第３電源電圧か前記第１電源電圧かを選択して供給する第１スイッチ回路を有することを特徴とする無線通信用半導体装置。
【請求項７】
請求項６記載の無線通信用半導体装置において、
前記無線通信用半導体装置は、更に、前記整流回路部によって生成された電源電圧を用いて動作し、前記外部電源の大きさを判定する判定回路を備え、
前記第１スイッチ回路は、
ソース・ドレインの一方が前記第１電源電圧に接続され、他方が前記第１ＭＩＳＦＥＴのバルク電圧に接続され、前記判定回路の判定結果に応じてオン・オフが制御されるｐチャネル型の第３ＭＩＳＦＥＴと、
ソース・ドレインの一方が前記第３電源電圧に接続され、他方が前記第１ＭＩＳＦＥＴのバルク電圧に接続され、前記判定回路の判定結果に応じて前記第３ＭＩＳＦＥＴと相補的にオン・オフが制御されるｐチャネル型の第４ＭＩＳＦＥＴとを有することを特徴とする無線通信用半導体装置。
【請求項８】
請求項７記載の無線通信用半導体装置において、
前記第１スイッチ回路は、更に、
ソース・ドレインの一方が前記第１電源電圧に接続され、他方が前記第１ＭＩＳＦＥＴのバルク電圧に接続され、ゲートが前記第３電源電圧に接続されたｐチャネル型の第５ＭＩＳＦＥＴと、
ソース・ドレインの一方が前記第３電源電圧に接続され、他方が前記第１ＭＩＳＦＥＴのバルク電圧に接続され、ゲートが前記第１電源電圧に接続されたｐチャネル型の第６ＭＩＳＦＥＴとを有することを特徴とする無線通信用半導体装置。
【請求項９】
請求項５記載の無線通信用半導体装置において、
更に、前記外部電源の他の一つとして高電位側の第５電源電圧および低電位側の第６電源電圧が供給され、
前記無線通信用半導体装置は、更に、内部電源電圧として、前記第４電源電圧か前記第５電源電圧かを選択して供給する第２スイッチ回路を有することを特徴とする無線通信用半導体装置。
【請求項１０】
請求項９記載の無線通信用半導体装置において、
前記無線通信用半導体装置は、更に、前記第４電源電圧の大きさを制御するレギュレータ回路を備え、
前記レギュレータ回路は、
前記第４電源電圧と接地電源電圧の間にソース・ドレイン経路が接続された第７ＭＩＳＦＥＴと、
前記第４電源電圧に前記第２スイッチ回路を介して接続された前記内部電源電圧を検出対象とし、前記内部電源電圧と予め設定した基準電圧とを比較して、その比較結果に応じて前記第７ＭＩＳＦＥＴのゲートを駆動するアンプ回路とを有することを特徴とする無線通信用半導体装置。
【請求項１１】
請求項５記載の無線通信用半導体装置において、
前記無線通信用半導体装置は、更に、
前記アンテナから入力された変調信号の受信端子となる第２端子と、
前記変調信号を復調する復調回路と、
前記復調回路の動作時に、前記第１および第２整流回路の出力ノードを接地電源電圧に短絡するシャントスイッチとを有することを特徴とする無線通信用半導体装置。
【請求項１２】
請求項１記載の無線通信用半導体装置において、
前記無線通信用半導体装置は、更に、
前記第１端子と前記第１ＭＩＳＦＥＴのゲートの間に設けられ、抵抗成分及び容量成分によって前記第１ＭＩＳＦＥＴのゲート電圧の遷移を鈍化させる第１フィードバック経路と、
前記第１端子と前記第２ＭＩＳＦＥＴのゲートの間に設けられ、抵抗成分及び容量成分によって前記第２ＭＩＳＦＥＴのゲート電圧の遷移を鈍化させる第２フィードバック経路とを備え、
前記第１フィードバック経路は、前記第１端子と前記第１ＭＩＳＦＥＴのゲートとの間の導通・非導通を制御する第１接続スイッチを備え、
前記第２フィードバック経路は、前記第１端子と前記第２ＭＩＳＦＥＴのゲートとの間の導通・非導通を制御する第２接続スイッチを備えることを特徴とする無線通信用半導体装置。
【請求項１３】
請求項１記載の無線通信用半導体装置において、
前記第１ＭＩＳＦＥＴは、それぞれ並列に接続され、それぞれ駆動能力が異なっている複数のＭＩＳＦＥＴによって構成され、
前記第２ＭＩＳＦＥＴは、それぞれ並列に接続され、それぞれ駆動能力が異なっている複数のＭＩＳＦＥＴによって構成され、
前記無線通信用半導体装置は、前記第１ＭＩＳＦＥＴをオンに駆動する際、前記第１ＭＩＳＦＥＴを構成する前記複数のＭＩＳＦＥＴの中から実際にオンに駆動するＭＩＳＦＥＴを選択し、前記第２ＭＩＳＦＥＴをオンに駆動する際に、前記第２ＭＩＳＦＥＴを構成する前記複数のＭＩＳＦＥＴの中から実際にオンに駆動するＭＩＳＦＥＴを選択することを特徴とする無線通信用半導体装置。
【請求項１４】
請求項１３記載の無線通信用半導体装置において、
前記無線通信用半導体装置は、更に、前記第１端子と前記第２電源電圧の間にソース・ドレイン経路が接続され、前記アンテナを駆動するｐチャネル型の第８ＭＩＳＦＥＴを備え、
前記第８ＭＩＳＦＥＴは、それぞれ並列に接続され、それぞれ駆動能力が異なっている複数のＭＩＳＦＥＴによって構成され、
前記無線通信用半導体装置は、前記第８ＭＩＳＦＥＴをオンに駆動する際、前記第８ＭＩＳＦＥＴを構成する前記複数のＭＩＳＦＥＴの中から実際にオンに駆動するＭＩＳＦＥＴを選択することを特徴とする無線通信用半導体装置。
【請求項１５】
外部電源の一つとして第１電源電圧が供給され、
アンテナを介して入力された交流信号が伝送される第１端子と、
前記第１端子に接続され、前記交流信号を整流することで第２電源電圧を生成する整流回路部と、
前記第２電源電圧から所定の値を持つ第３電源電圧を生成するレギュレータ回路と、
外部に向けた直流電源供給用の端子となる第２端子と、
前記第１電源電圧と前記第２端子の間にソース・ドレイン経路が接続されたｐチャネル型の第１ＭＩＳＦＥＴと、
前記第３電源電圧と前記第２端子の間にソース・ドレイン経路が接続されたｐチャネル型の第２ＭＩＳＦＥＴと、
前記第１電源電圧か第３電源電圧かを選択して第４電源電圧として出力するスイッチ回路とを備え、
前記第４電源電圧は、前記第１および第２ＭＩＳＦＥＴのバルクに供給されることを特徴とする無線通信用半導体装置。
【請求項１６】
請求項１５記載の無線通信用半導体装置において、
前記無線通信用半導体装置は、更に、前記整流回路部によって生成された前記第２電源電圧を用いて動作し、前記外部電源の大きさを判定する判定回路を備え、
前記スイッチ回路は、
ソース・ドレインの一方が前記第１電源電圧に接続され、他方が前記第４電源電圧に接続され、前記判定回路の判定結果に応じてオン・オフが制御されるｐチャネル型の第３ＭＩＳＦＥＴと、
ソース・ドレインの一方が前記第３電源電圧に接続され、他方が前記第４電源電圧に接続され、前記判定回路の判定結果に応じて前記第３ＭＩＳＦＥＴと相補的にオン・オフが制御されるｐチャネル型の第４ＭＩＳＦＥＴとを有することを特徴とする無線通信用半導体装置。
【請求項１７】
請求項１６記載の無線通信用半導体装置において、
前記スイッチ回路は、更に、
ソース・ドレインの一方が前記第１電源電圧に接続され、他方が前記第４電源電圧に接続され、ゲートが前記第３電源電圧に接続されたｐチャネル型の第５ＭＩＳＦＥＴと、
ソース・ドレインの一方が前記第３電源電圧に接続され、他方が前記第４電源電圧に接続され、ゲートが前記第１電源電圧に接続されたｐチャネル型の第６ＭＩＳＦＥＴとを有することを特徴とする無線通信用半導体装置。
【請求項１８】
請求項１６記載の無線通信用半導体装置において、
前記スイッチ回路は、更に、
ドレインおよびゲートが前記第１電源電圧に接続され、ソースが前記第４電源電圧に接続されたｎチャネル型の第７ＭＩＳＦＥＴと、
ドレインおよびゲートが前記第３電源電圧に接続され、ソースが前記第４電源電圧に接続されたｎチャネル型の第８ＭＩＳＦＥＴとを有することを特徴とする無線通信用半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−９４０５１（Ｐ２０１２−９４０５１Ａ）
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願番号】特願２０１０−２４２２５７（Ｐ２０１０−２４２２５７）
【出願日】平成２２年１０月２８日（２０１０．１０．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願日】平成２２年１０月２８日（２０１０．１０．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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