画像スケーリング回路
【課題】4:2:0→4:2:2変換処理を採用することによるラインメモリの回路増大を避けつつ、ダブラ処理より画質を改善するための回路構成とクロマ信号の処理方法を提供する。
【解決手段】入力された画像データをスケーリングする回路であって、画像バッファメモリ05から画像データを読み出す手段と、読み出した画像データから任意の倍率に拡大・縮小するための設定手段と、水平方向のスケーリングを行うためのフィルタ手段と、スケーリングにおける垂直方向の処理を行うためのラインメモリ手段と、ラインメモリ15に保持されたデータから垂直方向のスケーリングを行うためのフィルタ手段と、入力される画像データが4:2:0フォーマットの場合に、クロマ信号処理を切り替えてスケーリングする手段とを具備する。
【解決手段】入力された画像データをスケーリングする回路であって、画像バッファメモリ05から画像データを読み出す手段と、読み出した画像データから任意の倍率に拡大・縮小するための設定手段と、水平方向のスケーリングを行うためのフィルタ手段と、スケーリングにおける垂直方向の処理を行うためのラインメモリ手段と、ラインメモリ15に保持されたデータから垂直方向のスケーリングを行うためのフィルタ手段と、入力される画像データが4:2:0フォーマットの場合に、クロマ信号処理を切り替えてスケーリングする手段とを具備する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、画像スケーリング回路であり、画像表示装置において画像データを表示する際の画像スケーリングに関し、具体的には4:2:0フォーマットの画像データをスケーリングする際の回路構成、特にクロマ信号データの処理方法に関する。
【背景技術】
【0002】
デジタル放送の普及に伴い、デジタル画像信号を受信しそれを表示する装置が注目されている。受信装置では、デジタル放送として送られて来た圧縮された画像信号から元の画像信号を復元し、表示サイズに合わせてスケーリングして表示装置に映し出す。
【0003】
図9にデジタル放送表示装置での信号の流れを示す。デジタル放送の受信信号はアンテナ01から入力され、チューナー02にて選局され、復号回路03にて目的のストリームが取り出される。取り出されたストリームはビデオデコーダ04に入力され圧縮前のデジタル画像信号が取り出される。取り出されたデジタル画像信号はバッファ制御回路06においてメモリ05に一時格納される。取り出されたデジタル画像信号は表示する前に表示するための拡大、縮小処理がスケーリング回路07にて行われる。最終的に表示装置08にて表示が行われる。
【0004】
一般に、デジタル画像信号は、コンポーネント信号として輝度信号Yと色差信号(以後、クロマ信号と表す)Cb,Crで表される。
【0005】
元となる信号は、それぞれを間引くことなくサンプリングした4:4:4フォーマットで表現される。
【0006】
デジタル放送等では、人間の視覚が色に敏感でないことを利用してクロマ信号の成分を間引いた4:2:2、4:2:0フォーマット等の画像信号を元に更に圧縮を行い、伝送のデータ量の削減を行っている。図10にそれぞれの例を示す。4:2:2はクロマ信号を水平方向に1/2に間引いた信号、4:2:0はクロマ信号を水平方向及び垂直方向にそれぞれ1/2に間引いた信号である。厳密に言うと、図に示すように、MPEG1とMPEG2で位置関係が違うが、本発明の本質には関係ないので、本発明の説明部分では特に区別していない。
【0007】
スケーリング回路07の中での画像フォーマットごとの処理の概要を図11に示す。特に図11(a)はスケーリング後の画像フォーマットに4:4:4フォーマットが要求される標準的な場合の処理を示す。4:2:0→4:2:2変換回路09、4:2:2→4:4:4変換回路10、4:4:4スケーリング回路11とセレクタからなる。
【0008】
入力されるデジタル画像信号が4:4:4フォーマットの場合、4:2:0→4:2:2変換回路09、4:2:2→4:4:4変換回路10は使用しないので、セレクタで迂回され、4:4:4スケーリング回路11に信号が入力される。4:4:4スケーリング回路11では設定された比率で拡大、縮小処理が行われる。
【0009】
入力されるデジタル画像信号が4:2:2フォーマット時の場合、4:2:0→4:2:2変換回路09は使用しないので、セレクタで迂回され、4:2:2→4:4:4変換回路10に信号が入力される。4:2:2→4:4:4変換回路10では入力された4:2:2フォーマットの信号からフィルタなどの処理により水平方向のクロマ信号の補間が行われ4:4:4フォーマットに変換され、4:4:4スケーリング回路11に信号が入力される。4:4:4スケーリング回路11では設定された比率で拡大、縮小処理が行われる。
【0010】
入力されるデジタル画像信号が4:2:0フォーマット時の場合、まず、4:2:0→4:2:2変換回路09に入力され、垂直方向のクロマ信号の補間が行われ4:2:2フォーマットの信号に変換され、4:2:2→4:4:4変換回路10に信号が入力される。4:4:4フォーマットに変換された信号は、4:4:4スケーリング回路11に入力される。4:4:4スケーリング回路11では設定された比率で拡大、縮小処理が行われる。
【0011】
図11(b)はスケーリング後の画像フォーマットに4:4:4フォーマットが要求されているが、特許文献1などの処理により、4:2:2フォーマットの画像データをスケーリングする技術を適用した場合を示す。4:2:2,4:4:4→4:4:4スケーリング回路12は、4:2:2フォーマット入力を直接スケーリングし4:4:4フォーマットにして出力するものである。そのため4:2:2→4:4:4変換回路10が不要となっている。
【0012】
図11(c)はスケーリング後の画像フォーマットに4:2:2フォーマットが要求される場合を示す。4:2:2→4:4:4変換回路09が不要となりスケーリング回路13は4:2:2フォーマット入力で4:2:2フォーマットの出力を行う。
【0013】
4:2:0→4:2:2変換処理のとして一つは、図に示していないがダブラ処理といわれるもので4:2:0に間引かれたクロマ信号1ラインの代わりとして隣り合うラインのクロマ信号データを2度読みして見かけ上、4:2:2フォーマットを入力しているようにする方法である。
【0014】
もう一つの例を実現する回路ブロック図を図12に、処理を説明する図を図13に示す。クロマ信号のCb、Crに共通する処理なので一つに示しているが、実際にはそれぞれに独立した回路が必要である。
【0015】
図12のIN(Cb、Cr)にクロマ信号が入力される。15はラインメモリで初期時に内容はリセットされ、入力された信号はクロックごとにシフトされていく。メモリの大きさは処理する画像データの1ライン分のデータが収まる分必要である。4:2:0のクロマ信号の有効なデータが存在するラインの処理時には入力信号IN(Cb、Cr)は加算回路16へ入力され、同時にsel1=’1’なのでセレクタ14を通してラインメモリ15に入力される。sel2=’1’のため、加算回路16にてラインメモリ15からの信号と加算された信号がセレクタ18で選択されOut(Cb、Cr)として出力される。
【0016】
初めのライン”C line 2N−1”ではラインメモリが初期化されているので実際はIN(Cb、Cr)がそのままOut(Cb、Cr)として出力される。続くライン”C line 2N”はクロマ信号が間引かれているので、入力はない。この場合、sel2=’0’なのでラインメモリ15に保持されていた”C line 2N−1”の内容がセレクタ18を通して出力されると同時に、sel1=’0’なのでセレクタ14を通して再び、ラインメモリ15に入力される。続くライン”C line 2N+1”では、入力された信号とラインメモリ15に保持されていた”C line 2N−1”でのクロマ信号が加算されセレクタ18から出力される。このようにラインメモリ15を使用することで隣り合うラインの信号から演算により間の信号を補完する。
【0017】
4:2:2→4:4:4変換処理の回路ブロック図を図14に、処理を説明する図を図15に示す。クロマ信号のCb、Crに共通する処理なので一つに示しているが、実際にはそれぞれに独立した回路が必要である。
【0018】
図14のIN(Cb、Cr)にクロマ信号が入力される。20はバッファメモリで、初期時に内容はリセットされ、入力された信号がクロックごとに順次シフトされていく。バッファ量はフィルタ処理するタップ数によって決まる。
【0019】
入力信号IN(Cb、Cr)は、セレクタ回路19にて有効データ時にバッファ回路20にそのまま入力され、無効データ時には0が選択されて入力される。
【0020】
データは順次シフトされる。バッファメモリの各FFからの出力は、フィルタタップゲイン回路21にてフィルタのタップに応じた係数で乗算される。それぞれの出力は、加算回路22で加算され出力される。フィルタは、間引かれたクロマ信号を0挿入した後の補間のためのポストフィルタとして動作する。0挿入による補間を行ったので全体的に信号レベルが1/2になり、これを補正するための2倍ゲイン回路を介して出力される。
【0021】
垂直処理、水平処理を順番に行う4:4:4スケーリング回路11の例を図16に示す。拡大を行う場合と縮小を行う場合で処理が異なる。
【0022】
拡大を行う場合は垂直補間器23で拡大後のデータ位置に合わせて元データを反映させる、また、不足する分は間のデータを補完する形で埋める。その後、垂直フィルタ24を行うことで不足するデータが正しい値で生成される。同じように水平方向も水平補間器25にてデータの補間が行われ、水平フィルタ26にてデータの生成が行われる。
【0023】
一方、縮小を行う場合は、まず間引きによる折り返し歪を回避するために垂直フィルタ27にて帯域制限が行われ、縮小後のデータ位置に合わせて垂直間引き28にて元データからのフィルタ後のデータを反省させる、また、余分なデータは間引かれる。同じように水平方向も垂直フィルタ29にて帯域制限が行われ、それから、水平間引き30にて余分なデータが間引かれる。
【0024】
拡大・縮小を行う回路の例を図17に示す。垂直補間器23、垂直間引き28、水平補間器25、水平間引き29は図16同様の形で示しており、拡大、縮小で必要な場合に機能し、不要の場合は処理が機能しない。
【0025】
フィルタは拡大・縮小で共用化して使用することが出来る。補間用の垂直フィルタ24と帯域制限用の垂直フィルタ27は共用化され、ラインメモリ31〜34、垂直フィルタタップゲイン回路35〜39、加算回路40でFIRフィルタが実現出来る。補間用の水平フィルタ26と帯域制限用の水平フィルタ29は共用化され、バッファメモリ41、水平フィルタタップゲイン回路42、加算回路43等でFIRフィルタが実現出来る。
【0026】
ラインメモリ31〜34では、図18に示すように入力されたIN(Y,Cb,Cr)の信号が順次1ラインずつ保持され、新しいラインが入力される度にラインごとにデータがシフトされて保持されていく。ラインメモリは垂直方向のフィルタ時のタップ数に相当する分だけの本数が必要となる。各ラインメモリからの出力は垂直フィルタタップゲイン回路35〜39によって拡大・縮小に必要なFIRフィルタの特性を実現するために設定されたゲインでそれぞれ乗算され、加算回路40にて加算される。結果は図18のMID(Y,Cb,Cr)に示すようになり、この図では縮小を示していて点線で示す空白のように垂直間引き27にて1ライン分のデータが間引かれたりする。
【0027】
水平方向の処理は、バッファメモリ41にデータが順次シフトされる。バッファメモリのシフトレジスタは、水平方向のフィルタ時のタップ数に相当する分だけのレジスタが必要となる。それぞれのレジスタからの出力は、水平フィルタタップゲイン回路42にて設定されたゲインでそれぞれ乗算され、加算回路43にて加算される。水平間引き29で間引かれたデータは、図18のOut(Y,Cb,Cr)に示すように間欠的に有効なデータを生成する。
【0028】
拡大時には縮小時と反対に補間器でデータが増えるような形で動作することで、フィルタ処理は同じように行われる。
【特許文献1】特開2006−115340号公報
【発明の開示】
【発明が解決しようとする課題】
【0029】
従来の4:2:0信号処理のうちダブラ処理は輝度信号とクロマ信号の垂直方向のずれが目立ち、ずれを目立たなくするためには、垂直方向のローパスフィルタのフィルタリング特性を、より低周波数方向にしてぼかすようにすることが考えられる。しかし、垂直方向の解像度が落ちている感覚を与える。4:2:0→4:2:2変換処理を採用する場合、画質に関しては良い結果を及ぼすが、変換処理のためには水平方向の1ライン分のメモリが必要となる。
【0030】
本発明は、4:2:0→4:2:2変換処理を採用することによるラインメモリの回路増大を避けつつ、ダブラ処理より画質を改善するための回路構成とクロマ信号の処理方法を提供することを目的とする。
【課題を解決するための手段】
【0031】
本発明はこうした課題を解決するための手段を提供するもので、各請求項の発明は、以下の技術手段を構成する。
上記目的を達成するために、本発明1の画像スケーリング回路は、入力された画像データをスケーリングする回路であって、a)画像バッファメモリから画像データを読み出す手段と、b)読み出した画像データから任意の倍率に拡大・縮小するための設定手段と、c)水平方向のスケーリングを行うためのフィルタ手段と、d)スケーリングにおける垂直方向の処理を行うためのラインメモリ手段と、e)ラインメモリに保持されたデータから垂直方向のスケーリングを行うためのフィルタ手段と、f)入力される画像データが4:2:0フォーマットの場合に、クロマ信号処理を切り替えてスケーリングする手段と、を具備したことを特徴とする。
【0032】
本発明2の画像スケーリング回路は、本発明1の画像スケーリング回路において、g)入力される画像データが4:2:0フォーマットの場合に、間引かれたクロマ信号ラインデータの代わりに1つ先のクロマ信号ラインデータを読み出す手段と、h)垂直ラインメモリから1つ前のクロマ信号データを入力データに合わせて参照する手段と、i)両データから間引かれた予想されるクロマ信号データを補完して生成する手段と、を具備し、スケーリング用のメモリを使った補完データを作成することを特徴とする。
【0033】
本発明3の画像スケーリング回路は、本発明1の画像スケーリング回路において、j)入力される画像データが4:2:0フォーマットの場合に、間引かれたクロマ信号ラインデータの代わりに0データとしてクロマ信号ラインデータを読み出す手段と、k)0データ挿入後のフィルタリング処理の結果、振幅が1/2になることを補償するゲイン調整手段と、を具備し、スケーリング用のフィルタを使って補間を含めて垂直スケーリングを行うことを特徴とする。
【0034】
本発明4の画像スケーリング回路は、本発明1の画像スケーリング回路において、l)入力される画像データが4:2:0フォーマットの場合に、有効なクロマ信号ラインデータのみをラインメモリに保持する手段と、m)有効なクロマ信号ラインデータと間引かれた位置に相当するラインデータを考慮し、見かけ上倍のタップ数でフィルタ処理を行っているように処理する垂直フィルタ手段と、を具備し、スケーリング用のフィルタを無駄なく使って補間を含めて垂直スケーリングを行うことを特徴とする。
【0035】
本発明5の画像スケーリング回路は、本発明2の画像スケーリング回路において、間引かれた予想されるクロマ信号データを補完して生成する手段として、線形補完処理を用いることを特徴とする。
【発明の効果】
【0036】
本発明により以下の効果がもたらされる。
本発明1の画像スケーリング回路は、上述したような構成としているので、4:2:0→4:2:2の変換回路のため余分なラインメモリを必要とせずにダブリングに比べて画質の改善をすることが可能となる。また、本発明2の画像スケーリング回路は、上述したような構成としているので、間引かれたデータをスケーリングに使用するラインメモリを使って補間するデータを生成するのでその後のスケーリング処理は共通化することが可能となる。そして、本発明3の画像スケーリング回路は、上述したような構成としているので、間引かれたデータに0データを挿入してからスケーリングすることでダブリング時のような余計なラインにじみを防止することが可能となる。更に、本発明4の画像スケーリング回路は、上述したような構成としているので、間引かれたデータに0データを挿入しつつフィルタのタップを有効に使用するのでより画質を向上することが可能となる。また、本発明5の画像スケーリング回路は、上述したような構成としているので、補間の方法に線形補間処理を適用するので比較的単純な回路で画質改善の効果を出すことが可能となる。
【発明を実施するための最良の形態】
【0037】
本発明を実施するための最良の形態を説明する。
本発明によるクロマ処理に関する画像スケーリング回路の実施形態の一例を、図1乃至図2に基づいて以下に説明する。
【0038】
図1は、本発明による画像スケーリング回路の実施形態例における構成の一例であり、従来のスケーリング回路に対して、補間データを生成するための加算回路44と、1/2ゲイン回路45と、入力データと補間データを切り替えるセレクタ46を加えることから構成されている。
【0039】
4:2:0フォーマットの画像信号が入力された場合のクロマ信号処理の動作を説明する。各ラインメモリは初期時にリセットされるが、図2のタイミング図では処理の途中を表している。クロマ信号Cb,Crは、ダブラ処理のように間引かれたラインの部分は同じデータを読み出すようにメモリから読み出す。
【0040】
まず一回目の”C line 2N−1”が入力される場合、sel=’1’に制御される。この時セレクタ回路46では、入力された信号”C line 2N−1”とそれ以前に入力されラインメモリ34に保存されていた“C line 2N−3”とが加算回路44と1/2ゲイン回路45にて加算平均された信号が選択され、垂直フィルタタップ回路39に供給される。
【0041】
2回目の”C line 2N−1”が入力される場合、sel=’0’に制御される。この時セレクタ回路46では入力された信号”C line 2N−1”が選択され垂直フィルタタップ回路39に供給される。
【0042】
これを繰り返すことで、垂直フィルタタップ回路39への供給信号は、”((C line 2N−3)+(C line 2N−1)/2)”、”C line 2N−1”、”((C line 2N−1)+(C line 2N+1)/2)”、”C line 2N+1”、...のようになる。間引かれた部分を前後のラインデータの平均値により線形補完処理が行われたことになる。
【0043】
輝度信号の処理は、従来の回路と同様になる。4:2:2、4:4:4フォーマット時のクロマ信号処理は、sel=‘0’にすることで、従来同様に動作する。
【0044】
本発明によるクロマ処理に関する画像スケーリング回路の実施形態の第2の実施例を、図3乃至図4に基づいて以下に説明する。
【0045】
図3は、本発明による画像スケーリング回路の実施形態例における構成の一例であり、従来のスケーリング回路に対して間引かれたラインを0データで補間するためのセレクタ回路47を設け、0補間することによるレベル低下を補償するための2倍ゲイン回路48を加えることから構成されている。
【0046】
4:2:0フォーマットの画像信号が入力された場合のクロマ信号処理の動作を説明する。各ラインメモリは初期時にリセットされるが図4のタイミング図では処理の途中を表している。
【0047】
まず、有効な”C line 2N−1”が入力される場合、sel=’1’に制御される。この時、セレクタ回路46では、入力された信号”C line 2N−1”が選択され、垂直フィルタタップ回路39に供給される。
【0048】
間引かれたラインに相当する次のラインでは、sel=’0’に制御される。この時、セレクタ回路46では、0に相当するデータが選択され、垂直フィルタタップ回路39に供給される。
【0049】
これを繰り返すことで、垂直フィルタタップ回路39への供給信号は、”C line 2N−1”、”0”、”C line 2N+1”、”0”、...のようになる。
【0050】
間引かれた部分は、0データで補間されたことになる。これが、垂直フィルタタップゲイン回路35〜39にてフィルタリングされる。0データ保管したので全体的にレベルが1/2になり、それを補償するために、2倍ゲイン回路48にて元のレベルに戻す。
【0051】
輝度信号の処理は、従来の回路と同様になる。4:2:2、4:4:4フォーマット時のクロマ信号処理は、sel=‘1’にすることで、従来同様に動作する。
【0052】
本発明によるクロマ処理に関する画像スケーリング回路の実施形態の第3の実施例を、図5乃至図7に基づいて以下に説明する。
【0053】
図5は、本発明による画像スケーリング回路の実施形態例における構成の一例であり、従来のスケーリング回路に対して垂直フィルタタップゲイン回路35〜39の代わりに垂直フィルタタップ切り替えゲイン回路49を用いて構成されている。
【0054】
垂直フィルタタップ切り替えゲイン回路49の概要は、図7を用いて説明する。図7[A]が実現すべき垂直フィルタのタップゲイン回路とした場合、図7[B]のように偶数系列が0入力の場合に半分のゲイン回路は機能しない、また、図7[C]のように奇数系列が0入力の場合も他方のゲイン回路が機能しない。全体で2N個のゲイン回路が必要としてこのようにデータの半分が間引かれたデータが入力される場合、図7[D]、図[E]のようにゲイン回路の係数を切り替えることで、N個のゲイン回路で2N個のタップ数を実現出来る。図5の切り替えゲイン回路49はこの考えを利用したもので、もともと4:4:4フォーマット入力に必要な垂直フィルタタップゲイン回路のタップ数を元に4:2:0の間引かれたデータを0と考えることでゲイン回路の係数を切り替えることで倍のタップ数を持っているように演算できる。
【0055】
4:2:0フォーマットの画像信号が入力された場合のクロマ信号処理の動作を説明する。各ラインメモリは初期時にリセットされるが図6のタイミング図では処理の途中を表している。
【0056】
まず有効な”C line 2N−1”が入力される場合、sel=’1’に制御される。この時切り替えゲイン回路49では図7[D]相当の動作をする。
【0057】
間引かれたラインに相当する次のラインではsel=’0’に制御される。この時垂直フィルタタップ切り替えゲイン回路49では図7[E]相当の動作をする。
【0058】
これを繰り返すことで垂直フィルタタップ切り替え回路49からの出力を加算された結果は実施例2の場合に比べ倍のタップ数でフィルタ処理したことに相当する。
【0059】
輝度信号の処理は従来の回路と同様になる。4:2:2、4:4:4フォーマット時のクロマ信号処理はselを固定し選択される係数に実現したいフィルタのタップ係数を設定することで従来同様に動作する。
【0060】
先の画像フォーマットごとの処理の概要を図11(a)〜(c)に、本発明を使用した場合を図8(A)〜(C)に示す。図8(A)では、4:2:0→4:2:2変換回路09が不要となり、4:4:4ケーリング回路11の代わりに4:2:0,4:4:4→4:4:4スケーリング回路50を用いる。図8(B)では、4:2:0→4:2:2変換回路09が不要となり、4:2:2,4:4:4→4:4:4ケーリング回路12の代わりに4:2:0,4:2:2,4:4:4→4:4:4スケーリング回路51を用いる。図8(C)では、4:2:0→4:2:2変換回路09が不要となり、4:2:2ケーリング回路13の代わりに4:2:0,4:2:2→4:2:2スケーリング回路52を用いる。
【図面の簡単な説明】
【0061】
【図1】本発明の画像スケーリング回路の第1の実施形態例を示すブロック図である。
【図2】本発明の画像スケーリング回路の第1の実施形態例を説明する図である。
【図3】本発明の画像スケーリング回路の第2の実施形態例を示すブロック図である。
【図4】本発明の画像スケーリング回路の第2の実施形態例を説明する図である。
【図5】本発明の画像スケーリング回路の第3の実施形態例を示すブロック図である。
【図6】本発明の画像スケーリング回路の第3の実施形態例を説明する図である。
【図7】本発明の画像スケーリング回路の第3の実施形態例を説明する図である。
【図8】本発明に画像スケーリング回路を説明するブロック図である。
【図9】従来のデジタル放送表示装置を示すブロック図である。
【図10】画像フォーマットを説明する図である。
【図11】従来の画像スケーリング回路の処理ブロック図である。
【図12】従来の4:2:0→4:2:2変換回路を示すブロック図である。
【図13】従来の4:2:0→4:2:2変換回路の動作を説明する図である。
【図14】従来の4:2:2→4:4:4変換回路を示すブロック図である。
【図15】従来の4:2:2→4:4:4変換回路の動作を説明する図である。
【図16】従来のスケーリング回路を示すブロック図である。
【図17】従来のスケーリング回路を示すブロック図である。
【図18】従来のスケーリング回路の動作を説明する図である。
【符号の説明】
【0062】
01: アンテナ
02: チューナー
03: 復号回路
04: VIDEOデコーダ
05: メモリ
06: バッファ制御
07: スケーリング回路
08: 表示装置
09: 4:2:0→4:2:2変換回路
10: 4:2:2→4:4:4変換回路
11: 4:4:4スケーリング回路
12: 4:2:2,4:4:4→4:4:4スケーリング回路
13: 4:2:2スケーリング回路
14: 入力セレクタ回路
15: ラインメモリ
16: 加算回路
17: 1/2ゲイン回路
18: 出力セレクタ回路
19: 入力セレクタ回路
20: バッファメモリ
21: フィルタタップゲイン回路
22: 加算回路
23: 垂直補間器
24: 垂直フィルタ(補間用)
25: 水平補間器
26: 水平フィルタ(補間用)
27: 垂直フィルタ(帯域制限用)
28: 垂直間引き
29: 水平フィルタ(帯域制限用)
30: 水平間引き
31,32,33,34: ラインメモリ
35,36,37,38,39: 垂直フィルタタップゲイン回路
40: 加算回路
41: バッファメモリ
42: 水平フィルタタップゲイン回路
43: 加算回路
44: 加算回路
45: 1/2ゲイン回路
46: セレクタ
47: セレクタ
48: 2倍ゲイン回路
49: 垂直フィルタタップ切り替えゲイン回路
50: 4:2:0,4:4:4→4:4:4スケーリング回路
51: 4:2:0,4:2:2,4:4:4→4:4:4スケーリング回路
52: 4:2:0,4:2:2→4:2:2スケーリング回路
【技術分野】
【0001】
本発明は、画像スケーリング回路であり、画像表示装置において画像データを表示する際の画像スケーリングに関し、具体的には4:2:0フォーマットの画像データをスケーリングする際の回路構成、特にクロマ信号データの処理方法に関する。
【背景技術】
【0002】
デジタル放送の普及に伴い、デジタル画像信号を受信しそれを表示する装置が注目されている。受信装置では、デジタル放送として送られて来た圧縮された画像信号から元の画像信号を復元し、表示サイズに合わせてスケーリングして表示装置に映し出す。
【0003】
図9にデジタル放送表示装置での信号の流れを示す。デジタル放送の受信信号はアンテナ01から入力され、チューナー02にて選局され、復号回路03にて目的のストリームが取り出される。取り出されたストリームはビデオデコーダ04に入力され圧縮前のデジタル画像信号が取り出される。取り出されたデジタル画像信号はバッファ制御回路06においてメモリ05に一時格納される。取り出されたデジタル画像信号は表示する前に表示するための拡大、縮小処理がスケーリング回路07にて行われる。最終的に表示装置08にて表示が行われる。
【0004】
一般に、デジタル画像信号は、コンポーネント信号として輝度信号Yと色差信号(以後、クロマ信号と表す)Cb,Crで表される。
【0005】
元となる信号は、それぞれを間引くことなくサンプリングした4:4:4フォーマットで表現される。
【0006】
デジタル放送等では、人間の視覚が色に敏感でないことを利用してクロマ信号の成分を間引いた4:2:2、4:2:0フォーマット等の画像信号を元に更に圧縮を行い、伝送のデータ量の削減を行っている。図10にそれぞれの例を示す。4:2:2はクロマ信号を水平方向に1/2に間引いた信号、4:2:0はクロマ信号を水平方向及び垂直方向にそれぞれ1/2に間引いた信号である。厳密に言うと、図に示すように、MPEG1とMPEG2で位置関係が違うが、本発明の本質には関係ないので、本発明の説明部分では特に区別していない。
【0007】
スケーリング回路07の中での画像フォーマットごとの処理の概要を図11に示す。特に図11(a)はスケーリング後の画像フォーマットに4:4:4フォーマットが要求される標準的な場合の処理を示す。4:2:0→4:2:2変換回路09、4:2:2→4:4:4変換回路10、4:4:4スケーリング回路11とセレクタからなる。
【0008】
入力されるデジタル画像信号が4:4:4フォーマットの場合、4:2:0→4:2:2変換回路09、4:2:2→4:4:4変換回路10は使用しないので、セレクタで迂回され、4:4:4スケーリング回路11に信号が入力される。4:4:4スケーリング回路11では設定された比率で拡大、縮小処理が行われる。
【0009】
入力されるデジタル画像信号が4:2:2フォーマット時の場合、4:2:0→4:2:2変換回路09は使用しないので、セレクタで迂回され、4:2:2→4:4:4変換回路10に信号が入力される。4:2:2→4:4:4変換回路10では入力された4:2:2フォーマットの信号からフィルタなどの処理により水平方向のクロマ信号の補間が行われ4:4:4フォーマットに変換され、4:4:4スケーリング回路11に信号が入力される。4:4:4スケーリング回路11では設定された比率で拡大、縮小処理が行われる。
【0010】
入力されるデジタル画像信号が4:2:0フォーマット時の場合、まず、4:2:0→4:2:2変換回路09に入力され、垂直方向のクロマ信号の補間が行われ4:2:2フォーマットの信号に変換され、4:2:2→4:4:4変換回路10に信号が入力される。4:4:4フォーマットに変換された信号は、4:4:4スケーリング回路11に入力される。4:4:4スケーリング回路11では設定された比率で拡大、縮小処理が行われる。
【0011】
図11(b)はスケーリング後の画像フォーマットに4:4:4フォーマットが要求されているが、特許文献1などの処理により、4:2:2フォーマットの画像データをスケーリングする技術を適用した場合を示す。4:2:2,4:4:4→4:4:4スケーリング回路12は、4:2:2フォーマット入力を直接スケーリングし4:4:4フォーマットにして出力するものである。そのため4:2:2→4:4:4変換回路10が不要となっている。
【0012】
図11(c)はスケーリング後の画像フォーマットに4:2:2フォーマットが要求される場合を示す。4:2:2→4:4:4変換回路09が不要となりスケーリング回路13は4:2:2フォーマット入力で4:2:2フォーマットの出力を行う。
【0013】
4:2:0→4:2:2変換処理のとして一つは、図に示していないがダブラ処理といわれるもので4:2:0に間引かれたクロマ信号1ラインの代わりとして隣り合うラインのクロマ信号データを2度読みして見かけ上、4:2:2フォーマットを入力しているようにする方法である。
【0014】
もう一つの例を実現する回路ブロック図を図12に、処理を説明する図を図13に示す。クロマ信号のCb、Crに共通する処理なので一つに示しているが、実際にはそれぞれに独立した回路が必要である。
【0015】
図12のIN(Cb、Cr)にクロマ信号が入力される。15はラインメモリで初期時に内容はリセットされ、入力された信号はクロックごとにシフトされていく。メモリの大きさは処理する画像データの1ライン分のデータが収まる分必要である。4:2:0のクロマ信号の有効なデータが存在するラインの処理時には入力信号IN(Cb、Cr)は加算回路16へ入力され、同時にsel1=’1’なのでセレクタ14を通してラインメモリ15に入力される。sel2=’1’のため、加算回路16にてラインメモリ15からの信号と加算された信号がセレクタ18で選択されOut(Cb、Cr)として出力される。
【0016】
初めのライン”C line 2N−1”ではラインメモリが初期化されているので実際はIN(Cb、Cr)がそのままOut(Cb、Cr)として出力される。続くライン”C line 2N”はクロマ信号が間引かれているので、入力はない。この場合、sel2=’0’なのでラインメモリ15に保持されていた”C line 2N−1”の内容がセレクタ18を通して出力されると同時に、sel1=’0’なのでセレクタ14を通して再び、ラインメモリ15に入力される。続くライン”C line 2N+1”では、入力された信号とラインメモリ15に保持されていた”C line 2N−1”でのクロマ信号が加算されセレクタ18から出力される。このようにラインメモリ15を使用することで隣り合うラインの信号から演算により間の信号を補完する。
【0017】
4:2:2→4:4:4変換処理の回路ブロック図を図14に、処理を説明する図を図15に示す。クロマ信号のCb、Crに共通する処理なので一つに示しているが、実際にはそれぞれに独立した回路が必要である。
【0018】
図14のIN(Cb、Cr)にクロマ信号が入力される。20はバッファメモリで、初期時に内容はリセットされ、入力された信号がクロックごとに順次シフトされていく。バッファ量はフィルタ処理するタップ数によって決まる。
【0019】
入力信号IN(Cb、Cr)は、セレクタ回路19にて有効データ時にバッファ回路20にそのまま入力され、無効データ時には0が選択されて入力される。
【0020】
データは順次シフトされる。バッファメモリの各FFからの出力は、フィルタタップゲイン回路21にてフィルタのタップに応じた係数で乗算される。それぞれの出力は、加算回路22で加算され出力される。フィルタは、間引かれたクロマ信号を0挿入した後の補間のためのポストフィルタとして動作する。0挿入による補間を行ったので全体的に信号レベルが1/2になり、これを補正するための2倍ゲイン回路を介して出力される。
【0021】
垂直処理、水平処理を順番に行う4:4:4スケーリング回路11の例を図16に示す。拡大を行う場合と縮小を行う場合で処理が異なる。
【0022】
拡大を行う場合は垂直補間器23で拡大後のデータ位置に合わせて元データを反映させる、また、不足する分は間のデータを補完する形で埋める。その後、垂直フィルタ24を行うことで不足するデータが正しい値で生成される。同じように水平方向も水平補間器25にてデータの補間が行われ、水平フィルタ26にてデータの生成が行われる。
【0023】
一方、縮小を行う場合は、まず間引きによる折り返し歪を回避するために垂直フィルタ27にて帯域制限が行われ、縮小後のデータ位置に合わせて垂直間引き28にて元データからのフィルタ後のデータを反省させる、また、余分なデータは間引かれる。同じように水平方向も垂直フィルタ29にて帯域制限が行われ、それから、水平間引き30にて余分なデータが間引かれる。
【0024】
拡大・縮小を行う回路の例を図17に示す。垂直補間器23、垂直間引き28、水平補間器25、水平間引き29は図16同様の形で示しており、拡大、縮小で必要な場合に機能し、不要の場合は処理が機能しない。
【0025】
フィルタは拡大・縮小で共用化して使用することが出来る。補間用の垂直フィルタ24と帯域制限用の垂直フィルタ27は共用化され、ラインメモリ31〜34、垂直フィルタタップゲイン回路35〜39、加算回路40でFIRフィルタが実現出来る。補間用の水平フィルタ26と帯域制限用の水平フィルタ29は共用化され、バッファメモリ41、水平フィルタタップゲイン回路42、加算回路43等でFIRフィルタが実現出来る。
【0026】
ラインメモリ31〜34では、図18に示すように入力されたIN(Y,Cb,Cr)の信号が順次1ラインずつ保持され、新しいラインが入力される度にラインごとにデータがシフトされて保持されていく。ラインメモリは垂直方向のフィルタ時のタップ数に相当する分だけの本数が必要となる。各ラインメモリからの出力は垂直フィルタタップゲイン回路35〜39によって拡大・縮小に必要なFIRフィルタの特性を実現するために設定されたゲインでそれぞれ乗算され、加算回路40にて加算される。結果は図18のMID(Y,Cb,Cr)に示すようになり、この図では縮小を示していて点線で示す空白のように垂直間引き27にて1ライン分のデータが間引かれたりする。
【0027】
水平方向の処理は、バッファメモリ41にデータが順次シフトされる。バッファメモリのシフトレジスタは、水平方向のフィルタ時のタップ数に相当する分だけのレジスタが必要となる。それぞれのレジスタからの出力は、水平フィルタタップゲイン回路42にて設定されたゲインでそれぞれ乗算され、加算回路43にて加算される。水平間引き29で間引かれたデータは、図18のOut(Y,Cb,Cr)に示すように間欠的に有効なデータを生成する。
【0028】
拡大時には縮小時と反対に補間器でデータが増えるような形で動作することで、フィルタ処理は同じように行われる。
【特許文献1】特開2006−115340号公報
【発明の開示】
【発明が解決しようとする課題】
【0029】
従来の4:2:0信号処理のうちダブラ処理は輝度信号とクロマ信号の垂直方向のずれが目立ち、ずれを目立たなくするためには、垂直方向のローパスフィルタのフィルタリング特性を、より低周波数方向にしてぼかすようにすることが考えられる。しかし、垂直方向の解像度が落ちている感覚を与える。4:2:0→4:2:2変換処理を採用する場合、画質に関しては良い結果を及ぼすが、変換処理のためには水平方向の1ライン分のメモリが必要となる。
【0030】
本発明は、4:2:0→4:2:2変換処理を採用することによるラインメモリの回路増大を避けつつ、ダブラ処理より画質を改善するための回路構成とクロマ信号の処理方法を提供することを目的とする。
【課題を解決するための手段】
【0031】
本発明はこうした課題を解決するための手段を提供するもので、各請求項の発明は、以下の技術手段を構成する。
上記目的を達成するために、本発明1の画像スケーリング回路は、入力された画像データをスケーリングする回路であって、a)画像バッファメモリから画像データを読み出す手段と、b)読み出した画像データから任意の倍率に拡大・縮小するための設定手段と、c)水平方向のスケーリングを行うためのフィルタ手段と、d)スケーリングにおける垂直方向の処理を行うためのラインメモリ手段と、e)ラインメモリに保持されたデータから垂直方向のスケーリングを行うためのフィルタ手段と、f)入力される画像データが4:2:0フォーマットの場合に、クロマ信号処理を切り替えてスケーリングする手段と、を具備したことを特徴とする。
【0032】
本発明2の画像スケーリング回路は、本発明1の画像スケーリング回路において、g)入力される画像データが4:2:0フォーマットの場合に、間引かれたクロマ信号ラインデータの代わりに1つ先のクロマ信号ラインデータを読み出す手段と、h)垂直ラインメモリから1つ前のクロマ信号データを入力データに合わせて参照する手段と、i)両データから間引かれた予想されるクロマ信号データを補完して生成する手段と、を具備し、スケーリング用のメモリを使った補完データを作成することを特徴とする。
【0033】
本発明3の画像スケーリング回路は、本発明1の画像スケーリング回路において、j)入力される画像データが4:2:0フォーマットの場合に、間引かれたクロマ信号ラインデータの代わりに0データとしてクロマ信号ラインデータを読み出す手段と、k)0データ挿入後のフィルタリング処理の結果、振幅が1/2になることを補償するゲイン調整手段と、を具備し、スケーリング用のフィルタを使って補間を含めて垂直スケーリングを行うことを特徴とする。
【0034】
本発明4の画像スケーリング回路は、本発明1の画像スケーリング回路において、l)入力される画像データが4:2:0フォーマットの場合に、有効なクロマ信号ラインデータのみをラインメモリに保持する手段と、m)有効なクロマ信号ラインデータと間引かれた位置に相当するラインデータを考慮し、見かけ上倍のタップ数でフィルタ処理を行っているように処理する垂直フィルタ手段と、を具備し、スケーリング用のフィルタを無駄なく使って補間を含めて垂直スケーリングを行うことを特徴とする。
【0035】
本発明5の画像スケーリング回路は、本発明2の画像スケーリング回路において、間引かれた予想されるクロマ信号データを補完して生成する手段として、線形補完処理を用いることを特徴とする。
【発明の効果】
【0036】
本発明により以下の効果がもたらされる。
本発明1の画像スケーリング回路は、上述したような構成としているので、4:2:0→4:2:2の変換回路のため余分なラインメモリを必要とせずにダブリングに比べて画質の改善をすることが可能となる。また、本発明2の画像スケーリング回路は、上述したような構成としているので、間引かれたデータをスケーリングに使用するラインメモリを使って補間するデータを生成するのでその後のスケーリング処理は共通化することが可能となる。そして、本発明3の画像スケーリング回路は、上述したような構成としているので、間引かれたデータに0データを挿入してからスケーリングすることでダブリング時のような余計なラインにじみを防止することが可能となる。更に、本発明4の画像スケーリング回路は、上述したような構成としているので、間引かれたデータに0データを挿入しつつフィルタのタップを有効に使用するのでより画質を向上することが可能となる。また、本発明5の画像スケーリング回路は、上述したような構成としているので、補間の方法に線形補間処理を適用するので比較的単純な回路で画質改善の効果を出すことが可能となる。
【発明を実施するための最良の形態】
【0037】
本発明を実施するための最良の形態を説明する。
本発明によるクロマ処理に関する画像スケーリング回路の実施形態の一例を、図1乃至図2に基づいて以下に説明する。
【0038】
図1は、本発明による画像スケーリング回路の実施形態例における構成の一例であり、従来のスケーリング回路に対して、補間データを生成するための加算回路44と、1/2ゲイン回路45と、入力データと補間データを切り替えるセレクタ46を加えることから構成されている。
【0039】
4:2:0フォーマットの画像信号が入力された場合のクロマ信号処理の動作を説明する。各ラインメモリは初期時にリセットされるが、図2のタイミング図では処理の途中を表している。クロマ信号Cb,Crは、ダブラ処理のように間引かれたラインの部分は同じデータを読み出すようにメモリから読み出す。
【0040】
まず一回目の”C line 2N−1”が入力される場合、sel=’1’に制御される。この時セレクタ回路46では、入力された信号”C line 2N−1”とそれ以前に入力されラインメモリ34に保存されていた“C line 2N−3”とが加算回路44と1/2ゲイン回路45にて加算平均された信号が選択され、垂直フィルタタップ回路39に供給される。
【0041】
2回目の”C line 2N−1”が入力される場合、sel=’0’に制御される。この時セレクタ回路46では入力された信号”C line 2N−1”が選択され垂直フィルタタップ回路39に供給される。
【0042】
これを繰り返すことで、垂直フィルタタップ回路39への供給信号は、”((C line 2N−3)+(C line 2N−1)/2)”、”C line 2N−1”、”((C line 2N−1)+(C line 2N+1)/2)”、”C line 2N+1”、...のようになる。間引かれた部分を前後のラインデータの平均値により線形補完処理が行われたことになる。
【0043】
輝度信号の処理は、従来の回路と同様になる。4:2:2、4:4:4フォーマット時のクロマ信号処理は、sel=‘0’にすることで、従来同様に動作する。
【0044】
本発明によるクロマ処理に関する画像スケーリング回路の実施形態の第2の実施例を、図3乃至図4に基づいて以下に説明する。
【0045】
図3は、本発明による画像スケーリング回路の実施形態例における構成の一例であり、従来のスケーリング回路に対して間引かれたラインを0データで補間するためのセレクタ回路47を設け、0補間することによるレベル低下を補償するための2倍ゲイン回路48を加えることから構成されている。
【0046】
4:2:0フォーマットの画像信号が入力された場合のクロマ信号処理の動作を説明する。各ラインメモリは初期時にリセットされるが図4のタイミング図では処理の途中を表している。
【0047】
まず、有効な”C line 2N−1”が入力される場合、sel=’1’に制御される。この時、セレクタ回路46では、入力された信号”C line 2N−1”が選択され、垂直フィルタタップ回路39に供給される。
【0048】
間引かれたラインに相当する次のラインでは、sel=’0’に制御される。この時、セレクタ回路46では、0に相当するデータが選択され、垂直フィルタタップ回路39に供給される。
【0049】
これを繰り返すことで、垂直フィルタタップ回路39への供給信号は、”C line 2N−1”、”0”、”C line 2N+1”、”0”、...のようになる。
【0050】
間引かれた部分は、0データで補間されたことになる。これが、垂直フィルタタップゲイン回路35〜39にてフィルタリングされる。0データ保管したので全体的にレベルが1/2になり、それを補償するために、2倍ゲイン回路48にて元のレベルに戻す。
【0051】
輝度信号の処理は、従来の回路と同様になる。4:2:2、4:4:4フォーマット時のクロマ信号処理は、sel=‘1’にすることで、従来同様に動作する。
【0052】
本発明によるクロマ処理に関する画像スケーリング回路の実施形態の第3の実施例を、図5乃至図7に基づいて以下に説明する。
【0053】
図5は、本発明による画像スケーリング回路の実施形態例における構成の一例であり、従来のスケーリング回路に対して垂直フィルタタップゲイン回路35〜39の代わりに垂直フィルタタップ切り替えゲイン回路49を用いて構成されている。
【0054】
垂直フィルタタップ切り替えゲイン回路49の概要は、図7を用いて説明する。図7[A]が実現すべき垂直フィルタのタップゲイン回路とした場合、図7[B]のように偶数系列が0入力の場合に半分のゲイン回路は機能しない、また、図7[C]のように奇数系列が0入力の場合も他方のゲイン回路が機能しない。全体で2N個のゲイン回路が必要としてこのようにデータの半分が間引かれたデータが入力される場合、図7[D]、図[E]のようにゲイン回路の係数を切り替えることで、N個のゲイン回路で2N個のタップ数を実現出来る。図5の切り替えゲイン回路49はこの考えを利用したもので、もともと4:4:4フォーマット入力に必要な垂直フィルタタップゲイン回路のタップ数を元に4:2:0の間引かれたデータを0と考えることでゲイン回路の係数を切り替えることで倍のタップ数を持っているように演算できる。
【0055】
4:2:0フォーマットの画像信号が入力された場合のクロマ信号処理の動作を説明する。各ラインメモリは初期時にリセットされるが図6のタイミング図では処理の途中を表している。
【0056】
まず有効な”C line 2N−1”が入力される場合、sel=’1’に制御される。この時切り替えゲイン回路49では図7[D]相当の動作をする。
【0057】
間引かれたラインに相当する次のラインではsel=’0’に制御される。この時垂直フィルタタップ切り替えゲイン回路49では図7[E]相当の動作をする。
【0058】
これを繰り返すことで垂直フィルタタップ切り替え回路49からの出力を加算された結果は実施例2の場合に比べ倍のタップ数でフィルタ処理したことに相当する。
【0059】
輝度信号の処理は従来の回路と同様になる。4:2:2、4:4:4フォーマット時のクロマ信号処理はselを固定し選択される係数に実現したいフィルタのタップ係数を設定することで従来同様に動作する。
【0060】
先の画像フォーマットごとの処理の概要を図11(a)〜(c)に、本発明を使用した場合を図8(A)〜(C)に示す。図8(A)では、4:2:0→4:2:2変換回路09が不要となり、4:4:4ケーリング回路11の代わりに4:2:0,4:4:4→4:4:4スケーリング回路50を用いる。図8(B)では、4:2:0→4:2:2変換回路09が不要となり、4:2:2,4:4:4→4:4:4ケーリング回路12の代わりに4:2:0,4:2:2,4:4:4→4:4:4スケーリング回路51を用いる。図8(C)では、4:2:0→4:2:2変換回路09が不要となり、4:2:2ケーリング回路13の代わりに4:2:0,4:2:2→4:2:2スケーリング回路52を用いる。
【図面の簡単な説明】
【0061】
【図1】本発明の画像スケーリング回路の第1の実施形態例を示すブロック図である。
【図2】本発明の画像スケーリング回路の第1の実施形態例を説明する図である。
【図3】本発明の画像スケーリング回路の第2の実施形態例を示すブロック図である。
【図4】本発明の画像スケーリング回路の第2の実施形態例を説明する図である。
【図5】本発明の画像スケーリング回路の第3の実施形態例を示すブロック図である。
【図6】本発明の画像スケーリング回路の第3の実施形態例を説明する図である。
【図7】本発明の画像スケーリング回路の第3の実施形態例を説明する図である。
【図8】本発明に画像スケーリング回路を説明するブロック図である。
【図9】従来のデジタル放送表示装置を示すブロック図である。
【図10】画像フォーマットを説明する図である。
【図11】従来の画像スケーリング回路の処理ブロック図である。
【図12】従来の4:2:0→4:2:2変換回路を示すブロック図である。
【図13】従来の4:2:0→4:2:2変換回路の動作を説明する図である。
【図14】従来の4:2:2→4:4:4変換回路を示すブロック図である。
【図15】従来の4:2:2→4:4:4変換回路の動作を説明する図である。
【図16】従来のスケーリング回路を示すブロック図である。
【図17】従来のスケーリング回路を示すブロック図である。
【図18】従来のスケーリング回路の動作を説明する図である。
【符号の説明】
【0062】
01: アンテナ
02: チューナー
03: 復号回路
04: VIDEOデコーダ
05: メモリ
06: バッファ制御
07: スケーリング回路
08: 表示装置
09: 4:2:0→4:2:2変換回路
10: 4:2:2→4:4:4変換回路
11: 4:4:4スケーリング回路
12: 4:2:2,4:4:4→4:4:4スケーリング回路
13: 4:2:2スケーリング回路
14: 入力セレクタ回路
15: ラインメモリ
16: 加算回路
17: 1/2ゲイン回路
18: 出力セレクタ回路
19: 入力セレクタ回路
20: バッファメモリ
21: フィルタタップゲイン回路
22: 加算回路
23: 垂直補間器
24: 垂直フィルタ(補間用)
25: 水平補間器
26: 水平フィルタ(補間用)
27: 垂直フィルタ(帯域制限用)
28: 垂直間引き
29: 水平フィルタ(帯域制限用)
30: 水平間引き
31,32,33,34: ラインメモリ
35,36,37,38,39: 垂直フィルタタップゲイン回路
40: 加算回路
41: バッファメモリ
42: 水平フィルタタップゲイン回路
43: 加算回路
44: 加算回路
45: 1/2ゲイン回路
46: セレクタ
47: セレクタ
48: 2倍ゲイン回路
49: 垂直フィルタタップ切り替えゲイン回路
50: 4:2:0,4:4:4→4:4:4スケーリング回路
51: 4:2:0,4:2:2,4:4:4→4:4:4スケーリング回路
52: 4:2:0,4:2:2→4:2:2スケーリング回路
【特許請求の範囲】
【請求項1】
入力された画像データをスケーリングする回路であって、
a)画像バッファメモリから画像データを読み出す手段と、
b)読み出した画像データから任意の倍率に拡大・縮小するための設定手段と、
c)水平方向のスケーリングを行うためのフィルタ手段と、
d)スケーリングにおける垂直方向の処理を行うためのラインメモリ手段と、
e)前記ラインメモリに保持されたデータから垂直方向のスケーリングを行うためのフィルタ手段と、
f)入力される画像データが4:2:0フォーマットの場合に、クロマ信号処理を切り替えてスケーリングする手段と、
を具備したことを特徴とする画像スケーリング回路。
【請求項2】
請求項1記載の画像スケーリング回路において、
g)入力される画像データが4:2:0フォーマットの場合に、間引かれたクロマ信号ラインデータの代わりに1つ先のクロマ信号ラインデータを読み出す手段と、
h)前記垂直ラインメモリから1つ前のクロマ信号データを入力画像データに合わせて参照する手段と、
i)両データから、間引かれたと予想されるクロマ信号データを補完して生成する手段と、
を具備し、スケーリング用のメモリを使った補完データを作成することを特徴とする画像スケーリング回路。
【請求項3】
請求項1記載の画像スケーリング回路において、
j)入力される画像データが4:2:0フォーマットの場合に、間引かれたクロマ信号ラインデータの代わりに0データとしてクロマ信号ラインデータを読み出す手段と、
k)0データ挿入後のフィルタリング処理の結果、振幅が1/2になることを補償するゲイン調整手段と、
を具備し、スケーリング用のフィルタを使って補間を含めて垂直スケーリングを行うことを特徴とする画像スケーリング回路。
【請求項4】
請求項1記載の画像スケーリング回路において、
l)入力される画像データが4:2:0フォーマットの場合に、有効なクロマ信号ラインデータのみをラインメモリに保持する手段と、
m)有効なクロマ信号ラインデータと間引かれた位置に相当するラインデータを考慮し、見かけ上2倍のタップ数でフィルタ処理を行っているように処理する垂直フィルタ手段と、
を具備し、スケーリング用のフィルタを無駄なく使って補間を含めて垂直スケーリングを行うことを特徴とする画像スケーリング回路。
【請求項5】
請求項2記載の画像スケーリング回路において、
間引かれた予想されるクロマ信号データを補完して生成する手段として、線形補完処理を用いることを特徴とする画像スケーリング回路。
【請求項1】
入力された画像データをスケーリングする回路であって、
a)画像バッファメモリから画像データを読み出す手段と、
b)読み出した画像データから任意の倍率に拡大・縮小するための設定手段と、
c)水平方向のスケーリングを行うためのフィルタ手段と、
d)スケーリングにおける垂直方向の処理を行うためのラインメモリ手段と、
e)前記ラインメモリに保持されたデータから垂直方向のスケーリングを行うためのフィルタ手段と、
f)入力される画像データが4:2:0フォーマットの場合に、クロマ信号処理を切り替えてスケーリングする手段と、
を具備したことを特徴とする画像スケーリング回路。
【請求項2】
請求項1記載の画像スケーリング回路において、
g)入力される画像データが4:2:0フォーマットの場合に、間引かれたクロマ信号ラインデータの代わりに1つ先のクロマ信号ラインデータを読み出す手段と、
h)前記垂直ラインメモリから1つ前のクロマ信号データを入力画像データに合わせて参照する手段と、
i)両データから、間引かれたと予想されるクロマ信号データを補完して生成する手段と、
を具備し、スケーリング用のメモリを使った補完データを作成することを特徴とする画像スケーリング回路。
【請求項3】
請求項1記載の画像スケーリング回路において、
j)入力される画像データが4:2:0フォーマットの場合に、間引かれたクロマ信号ラインデータの代わりに0データとしてクロマ信号ラインデータを読み出す手段と、
k)0データ挿入後のフィルタリング処理の結果、振幅が1/2になることを補償するゲイン調整手段と、
を具備し、スケーリング用のフィルタを使って補間を含めて垂直スケーリングを行うことを特徴とする画像スケーリング回路。
【請求項4】
請求項1記載の画像スケーリング回路において、
l)入力される画像データが4:2:0フォーマットの場合に、有効なクロマ信号ラインデータのみをラインメモリに保持する手段と、
m)有効なクロマ信号ラインデータと間引かれた位置に相当するラインデータを考慮し、見かけ上2倍のタップ数でフィルタ処理を行っているように処理する垂直フィルタ手段と、
を具備し、スケーリング用のフィルタを無駄なく使って補間を含めて垂直スケーリングを行うことを特徴とする画像スケーリング回路。
【請求項5】
請求項2記載の画像スケーリング回路において、
間引かれた予想されるクロマ信号データを補完して生成する手段として、線形補完処理を用いることを特徴とする画像スケーリング回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
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【図9】
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【図15】
【図16】
【図17】
【図18】
【公開番号】特開2008−98724(P2008−98724A)
【公開日】平成20年4月24日(2008.4.24)
【国際特許分類】
【出願番号】特願2006−274781(P2006−274781)
【出願日】平成18年10月6日(2006.10.6)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
【公開日】平成20年4月24日(2008.4.24)
【国際特許分類】
【出願日】平成18年10月6日(2006.10.6)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
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