画像表示装置
【課題】階調数が増加しても表示駆動制御回路を小型且つ安価とすることができる画像表示方法および装置を提供する。
【解決手段】多階調を表す表示データＤが、それを構成するビット列のうち連続しない順位の複数のビットを含む第１ビット群と、そのビット列のうちその第１ビット群を構成するビットを除く複数ビットを含む第２ビット群とに分割されて入力端子に交互に供給され、所定の発光体２２に繰り返し割り当てられる発光制御区間内に設定された第１区間Ｋ１において、第１ビット群に対応する輝度階調で所定の発光体２２を発光させ、さらに、発光制御区間内の第２区間Ｋ２において、第２ビット群に対応する相対的に細かな輝度階調でその所定の発光体２２を発光させる。階調数が増加しても表示駆動制御回路３０を小型且つ安価なものとすることができる。
【解決手段】多階調を表す表示データＤが、それを構成するビット列のうち連続しない順位の複数のビットを含む第１ビット群と、そのビット列のうちその第１ビット群を構成するビットを除く複数ビットを含む第２ビット群とに分割されて入力端子に交互に供給され、所定の発光体２２に繰り返し割り当てられる発光制御区間内に設定された第１区間Ｋ１において、第１ビット群に対応する輝度階調で所定の発光体２２を発光させ、さらに、発光制御区間内の第２区間Ｋ２において、第２ビット群に対応する相対的に細かな輝度階調でその所定の発光体２２を発光させる。階調数が増加しても表示駆動制御回路３０を小型且つ安価なものとすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、蛍光表示管、ＰＤＰ、ＬＣＤ等の制御電極と発光点電極群がＸ−Ｙマトリックスを構成する表示装置において、輝度階調表示を行うための画像表示方法および画像表示装置に関するものである。
【背景技術】
【０００２】
多数の画素をそれぞれ構成するために一面に多数配列された発光体と、その発光体を発光させるために供給される表示データのビット数に対応する複数の入力端子およびその入力端子に対応する複数の並列信号処理回路を有して表示データが示す輝度階調に対応したパルス幅で発光体を駆動する表示駆動制御回路とを備え、その表示データが示す輝度階調を有する画像を蛍光表示管に表示させるパルス幅変調階調表示方法が知られている。たとえば、特許文献１に記載されたものがそれである。
【特許文献１】特開２００３−１３１６２１号公報
【０００３】
上記パルス幅変調階調表示方法によれば、重み付けした期間により１表示周期当たりのデータ転送回数が大幅に減少し、制御回路の負担が軽減されるなどの特徴がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記従来のパルス幅変調階調表示方法に用いられる回路では、輝度階調を示す表示データを入力させるためにその表示データを構成するビット数に対応する数の入力端子と、それに続く複数の並列信号処理回路とを含む表示駆動制御回路が備えられている。しかしながら、表示データが示す輝度階調が増加してそのビット数が多くなるにしたがって、上記入力端子およびそれに続く複数の並列信号処理回路の数が比例的に増加することから、表示駆動制御回路の回路規模が大きくなるとともに、コストが高くなるという不都合があった。たとえば、８階調の表示データは３ビットで構成されるので、入力端子およびそれに続く複数の並列信号処理回路の数は３組あればよいのであるが、６４階調の表示データとなると６ビットで構成されるので、入力端子およびそれに続く複数の並列信号処理回路は６組必要となり、表示駆動制御回路の規模が約２倍となる。
【０００５】
また、上記表示駆動制御回路が集積回路( ＩＣ) 化される場合、多品種に対応できないためにそれぞれの階調数に応じた品種のための表示駆動制御回路を集積回路化しなければならず、この点においても、コストが高くなるという不都合があった。
【０００６】
上記に対し、多階調を表す表示データたとえば上記６４階調の輝度階調を表す表示データを構成する複数のビットすなわち６ビットを上位３ビットの上位ビット群と下位３ビットの下位ビット群とに２分して上記入力端子へ交互に入力させ、第１区間で上位ビット群に対応する相対的に粗い階調で表示させ、第２区間で下位ビット群に対応する相対的に細かな階調で表示させることにより、表示駆動制御回路の規模やコストを増加させないで、６４階調の輝度階調を表示させることが、未公知技術ではあるが考えられ得る。しかし、この場合には、第２区間が第１区間に比較して、６４階調で表示周期の１／８と短くなることから、この第２区間内に下位３ビットの表示データを送るための時間が不足するので、その第２区間を表示データを受け入れるために第２区間に続く付加期間を設けて下位３ビットの表示データを入力させざるを得ないが、その付加期間は発光に寄与しない無駄な時間となって、画像表示装置の輝度を低下させるという問題がある。なお、上記第２区間を表示させるための表示データを第２区間内に供給するためにクロックを高い周波数に設定することも考えられるが、このような場合には部品が高価となり、コストが高くなる。
【０００７】
本発明は以上の事情を背景として為されたものであり、その目的とするところは、階調数が増加しても画像表示装置の輝度を低下させることがなくしかも表示駆動制御回路を小型且つ安価とすることができる画像表示方法およびその方法を実施するための画像表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１に係る方法発明の要旨とするところは、(a) 多数の画素をそれぞれ構成するために一面に多数配列された発光体と、その発光体を発光させるために供給される表示データが入力される複数の入力端子およびその入力端子に対応する並列信号処理回路を有してその表示データが示す輝度階調に対応した時間割合でその発光体を駆動する表示駆動制御回路とを備え、その表示データが示す輝度階調を有する画像を表示する画像表示方法であって、(b) 前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを、その表示データを構成するビット列のうち連続しない順位の複数のビットを含む第１ビット群と、その表示データを構成するビット列のうち該第１ビット群を構成するビットを除く複数ビットを含む第２ビット群とに２分割して前記入力端子に交互に供給し、(c) 前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第１区間において、前記表示データの第１ビット群を前記入力端子に供給してその第１ビット群に対応する輝度階調でその所定の発光体を発光させ、(d) 前記発光制御区間内において前記第１区間に続いて設定された第２区間において、前記表示データの第２ビット群を前記入力端子に供給してその第２ビット群に対応する輝度階調で該所定の発光体を発光させることにある。
【０００９】
また、上記方法発明を好適に実施するための請求項２に係る装置発明の要旨とするところは、(a) 多数の画素をそれぞれ構成するために一面に多数配列された発光体と、その発光体を発光させるために供給される表示データが入力される複数の入力端子およびその入力端子に対応する並列信号処理回路を有してその表示データが示す輝度階調に対応した時間割合でその発光体を駆動する表示駆動制御回路とを備え、その表示データが示す輝度階調を有する画像を表示する画像表示装置であって、(b) 前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを、その表示データを構成するビット列のうち連続しない順位の複数のビットを含む第１ビット群と、その表示データを構成するビット列のうち該第１ビット群を構成するビットを除く複数ビットを含む第２ビット群とに２分割して前記入力端子に交互に供給する表示データ供給手段と、(c) 前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第１区間において、前記第１ビット群の表示データを前記入力端子に供給してその第１ビット群に対応する輝度階調でその所定の発光体を発光させる第１区間発光制御手段と、(d) 前記発光制御区間内において前記第１区間に続いて設定された第２区間において、前記第２ビット群の表示データを前記入力端子に供給してその第２ビット群に対応する輝度階調でその所定の発光体を発光させる第２区間発光制御手段とを、含むことにある。
【発明の効果】
【００１０】
請求項１に係る発明、および請求項２に係る発明によれば、入力端子の数に対応するビット数で表される階調数よりも多い階調を表すためにその入力端子の数に対応するビット数よりも多いビット数から成る表示データが、その表示データを構成するビット列のうち連続しない順位の複数のビットを含む第１ビット群と、その表示データを構成するビット列のうち該第１ビット群を構成するビットを除く複数ビットを含む第２ビット群とに２分割されて前記入力端子に交互に供給され、前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第１区間において、前記第１ビット群の表示データに対応する輝度階調で該所定の発光体を発光させ、前記発光制御区間内において前記第１区間の前或いは後に続いて設定された第２区間において、前記第２ビット群の表示データに対応する輝度階調で該所定の発光体を発光させることから、上記表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路でよいので、階調数が増加しても表示駆動制御回路を小型且つ安価なものとすることができる。また、第１区間の輝度階調を制御する第１ビット群は表示データを構成する複数のビットのうちのそのビット列のうち連続しない順位の複数のビットを含んで構成され、第２区間の輝度階調を制御する第２ビット群は表示データを構成する複数のビットのうち第１ビット群を構成するビットを除く複数ビットを含んで構成されることから、第２区間は、第２ビット群が表示データを構成する複数のビットのうちの下位ビット群で構成される場合に比較して、時間が長くなって第１表示区間の長さに近づくので、画像表示装置の輝度を低下させたり、その第２区間を表示させるための表示データを供給するためにクロックを高い周波数としたりする必要がなく、一層、表示駆動制御回路を小型且つ安価なものとすることができる。
【００１１】
ここで、好適には、第１区間の輝度階調を制御する第１ビット群は表示データを構成する複数のビットのうちの最上位ビットおよび最下位ビットを含んで構成され、第２区間の輝度階調を制御する第２ビット群は表示データを構成する複数のビットのうち第１ビット群を構成するビットに挟まれた中間位の複数ビットを含んで構成されることから、第２区間は、第２ビット群が表示データを構成する複数のビットのうちの下位ビット群で構成される場合に比較して、時間が長くなって第１表示区間の長さに近づくので、画像表示装置の輝度を低下させたり、その第２区間を表示させるための表示データを供給するためにクロックを高い周波数としたりする必要がなく、一層、表示駆動制御回路を小型且つ安価なものとすることができる。
【００１２】
また、好適には、(a) 前記第１区間発光制御手段は、前記第１区間内において時間経過とともに段階的に減少するタイミングを表す第１ＧＣＰ信号を出力するものであり、(b) 前記第２区間発光制御手段は、前記第２区間内において時間経過とともに段階的に減少するタイミングを表す第２ＧＣＰ信号を出力するものであり、(c) 前記表示駆動制御回路は、前記第１区間内において前記第１ＧＣＰ信号と前記第１ビット群とを比較して該第１ＧＣＰ信号が該第１ビット群が示す値以下となると比較信号を出力するとともに、前記第２区間において前記第２ＧＣＰ信号と前記第２ビット群とを比較してその第２ＧＣＰ信号がその第２ビット群が示す値以下となると比較信号を出力する発光パルス幅制御回路と、その発光パルス幅制御回路の比較信号の出力に応答して前記発光素子を点灯させる駆動回路とを、備えるものである。このようにすれば、第１区間において比較信号が出力されてからその第１区間が終了するまでの間と、第２区間において比較信号が出力されてからその第２区間が終了するまでの間とが加えられた区間が、前記発光素子の点灯区間となるので、表示データが示す階調数の表示が得られる。
【００１３】
また、好適には、(a) 前記第１区間発光制御手段は、前記第１区間内において時間経過とともに段階的に増加するタイミングを表す第１ＧＣＰ信号を出力するものであり、(b) 前記第２区間発光制御手段は、前記第２区間内において時間経過とともに段階的に増加するタイミングを表す第２ＧＣＰ信号を出力するものであり、(c) 前記表示駆動制御回路は、前記第１区間内において前記第１ＧＣＰ信号と前記第１ビット群とを比較して該第１ＧＣＰ信号が該第１ビット群が示す値を超えると比較信号を出力するとともに、前記第２区間において前記第２ＧＣＰ信号と前記第２ビット群とを比較して該第２ＧＣＰ信号が該第２ビット群が示す値を超えると比較信号を出力する発光パルス幅制御回路と、該発光パルス幅制御回路の比較信号の出力に応答して前記発光素子を消灯させる駆動回路とを、備えるものである。このようにすれば、第１区間においてその第１区間の開始から比較信号が出力されるまでの間と、第２区間においてその第２区間の開始から比較信号が出力されるまでの間とが加えられた区間が、前記発光素子の点灯区間となるので、表示データが示す階調数の表示が得られる。
【００１４】
また、好適には、(a) 前記多数配列された発光体は、蛍光表示管の陽極上に設けられてその蛍光表示管のカソードから発生し且つ複数の制御グリッドのいずれかを通して加速された電子が衝突させられることにより発光する蛍光体であり、(b) 前記所定の発光体に割り当てられた発光制御区間は、前記制御グリッドのうち該所定の発光体を覆う制御グリッドに加速電圧が印加される区間であり、(c) 前記複数の制御グリッドに制御電圧パルスを順次且つ繰り返し印加して前記多数配列された発光体のうちの発光可能な発光体を順次選択するグリッド切換手段をさらに含むものである。このようにすれば、蛍光表示管の蛍光体が、表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路を用いて、その表示データの階調数で表示される。
【００１５】
また、好適には、前記グリッド切換手段は、前記第１区間とそれに続く第２区間とに対応する時間幅の１つの制御電圧パルスを前記複数の制御グリッドに順次且つ繰り返し印加するものである。このようにすれば、発光体が、表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路を用いて、その表示データの階調数で表示される。
【００１６】
また、好適には、前記グリッド切換手段は、前記第１区間に対応する時間幅の第１制御電圧パルスを前記複数の制御グリッドに順次印加し、それに続いて前記第２区間に対応する時間幅の第２制御電圧パルスを前記複数の制御グリッドに順次印加することを、繰り返し行うものである。このようにしても、発光体が、表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路を用いて、その表示データの階調数で表示される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の一実施例の画像表示装置を図面を参照して詳細に説明する。
【実施例１】
【００１８】
図１は、本発明の一実施例の画像表示装置１０が、単純マトリックス駆動にて画像表示が行われる代表的な蛍光表示管１２を備えた例を示している。図１において、蛍光表示管１２は、画像表示器として機能するものであり、カソード電源１４にトランスを介して接続された電子源である図示しないカソードと、複数本のグリッド用リード線１６に接続された複数のグリッドＧｎと、複数本のアノード用リード線１８に接続された複数のアノードとを、たとえば一対のガラス板がスペーサを介して結合されることにより構成された図示しない真空容器内に備えている。図２において、一対のガラス板の一方であるガラス基板２０には、多数のアノード電極パターン上に形成された蛍光体層からなるドット状の多数の発光素子２２が一面に配設されている。その発光素子２２の上に所定の間隙を隔てた縦方向の複数のグリッドＧｎがガラス基板２０に固着されており、それら複数のグリッドＧｎの上に所定の間隙を隔てたカソードが交差する方向に架設されている。上記ガラス基板２０には、多数の発光素子２２のうち、横方向に配列されたものの中で所定の間隔に位置するもの、たとえば図２のａに示す複数のものに接続されたアノード端子Ａ1a、図２のｂに示す複数のものに接続されたアノード端子Ａ1b、図２のｃに示す複数のものに接続されたアノード端子Ａ1c等が、発光素子２２の横一列毎に設けられている。制御電圧が印加されたグリッドＧｎの下に位置する発光素子２２の中で加速( アノード) 電圧が印加されたものが発光するようになっている。上記画像表示器として機能する蛍光表示管１２では、１つの発光素子２２が１つの表示画素として機能している。
【００１９】
図１に戻って、表示制御装置２６は、ＣＰＵ、ＲＡＭ、ＲＯＭ、入出力Ｉ／Ｆを備えた所謂マイクロコンピュータから成る電子制御装置であり、ＲＡＭの一時記憶機能を利用しつつ予めＲＯＭに記憶されたプログラムに従って入力信号を処理し、表示制御サイクルの切換タイミングで僅かな時間区間の表示を禁止するためのＢＫ（ブランキング）信号、表示データＤが表す多段階の輝度階調に対応した発光時間( パルス幅）を形成するために時間経過に伴ってたとえば「３５」から「０」に向かって段階的に減少するタイミングパルスを示すＧＣＰ( グレースケールコントロールパルス）信号、ＬＡＴ（ラッチ）信号、複数のグリッドＧｎに予め設定された周波数且つ印加時間で制御( 加速) 電圧を順次且つ周期的に印加するグリッドスキャンを行うグリッド信号等を出力する。上記表示データＤは、蛍光表示管１２に表示させる画像が記憶される１フレームの画像メモリ内の１画素の輝度階調を示すデータであり、各発光素子２２毎に時分割で供給される。
【００２０】
表示駆動制御回路３０は、アノード端子Ａ1a、Ａ1b、Ａ1c等毎にそれぞれ設けられるものであるが、図３では、アノード端子Ａ1aに接続されたものを示している。図３において、表示駆動制御回路３０は、６４階調の輝度を発光素子２２に表示させるためのものであり、加速電圧Ｖccをアノード端子Ａ1aに印加するためにそのアノード端子Ａ1aに接続されたドライバ( トランジスタ）３２と、そのドライバ３２を駆動制御するためのＩＣ化された制御回路( ドライバＩＣ）３４とを備えている。
【００２１】
制御回路３４は、たとえば６４階調の輝度の発光を表す６ビットｂ5 〜ｂ0 から構成される表示データＤから２分された、最上位ビットｂ5 および最下位ビットｂ0 を含む第１ビット群たとえばｂ5 、ｂ1 、ｂ0 と、それら第１ビット群を構成するビットｂ5 、ｂ1 、ｂ0 に挟まれた中間位の複数ビットｂ４、ｂ３、ｂ２を含む第２ビット群とが交互に並列入力される３つの第１入力端子３６、第２入力端子３８、第３入力端子４０と、それら第１入力端子３６、第２入力端子３８、第３入力端子４０にそれぞれ供給された信号をＣＬＫ１（クロック）信号に応答して順次記憶するための第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６と、それら第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６の出力信号をＬＡＴ信号に応答して所定時間ラッチする第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２と、ＧＣＰ信号を３ビットパラレル信号に変換するパルス幅制御信号発生回路( ＧＣＰデコーダ) ５４と、その３ビットパラレル信号に変換されたＧＣＰ信号と上記３つの第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２からの３つのビット信号とを比較し、ＧＣＰ信号の値がその３つのビット信号が示す値以下となると比較出力( オン出力) をブランキング回路５８を介してドライバ３２へ出力する発光パルス幅変調回路５６とを備えている。ブランキング回路５８は、ＢＫ（ブランキング）信号に応答して発光パルス幅変調回路５６からドライバ３２へ供給される信号を遮断し、その間はドライバ３２を優先的にオフ状態とする。
【００２２】
図３において、タイミング制御手段６０、グリッド切換手段６２、表示データ供給手段６４、発光制御手段６６は、前述の表示制御装置２６の制御機能の要部を説明するための各機能ブロックである。図４は、表示データ供給手段６４の構成例を示す図である。図５は、タイミング制御手段６０の一部を構成する２進カウンタ６０a と、発光制御手段６６の第１区間発光制御手段６８および第２区間発光制御手段７０との構成を詳しく例示する図である。
【００２３】
図４において、表示データ供給手段６４は、発光データＤを構成する６ビットの信号のうちビットｂ5 、ｂ４、ｂ1 、ｂ３、ｂ0 、ｂ２が並列的に供給される６個の入力端子６４a 、６４b 、６４c 、６４d 、６４e 、６４f と、第１入力端子３６、第２入力端子３８、第３入力端子４０にそれぞれ接続された出力端子６４g 、６４h 、６４i とを備え、タイミング制御手段６０からのタイミング信号に応答して出力端子６４i を入力端子６４a 又は６４b に、出力端子６４h を入力端子６４c 又は６４d に、出力端子６４g を入力端子６４e 又は６４f にそれぞれ切換ることにより、６ビットの発光データＤをその最上位ビットｂ5 および最下位ビットｂ0 を含む第１ビット群ｂ5 、ｂ1 、ｂ0 と、それら第１ビット群を構成するビットｂ5 、ｂ1 、ｂ0 に挟まれた中間位の複数ビットｂ４、ｂ３、ｂ２を含む第２ビット群とに分割してそれを交互に並列出力する。
【００２４】
図５において、タイミング制御手段６０の一部を構成する２進カウンタ６０a からは4 ビットの並列信号である２進カウンタ出力ビットｃ3 、ｃ2 、ｃ1 、ｃ0 が出力され、その上位３ビットである２進カウンタ出力ビットｃ3 、ｃ2 、ｃ1 が第１区間発光制御手段６８へ供給される。この第１区間発光制御手段６８は、２進カウンタ出力ビットｃ3 、ｃ2 、ｃ1 がそれぞれ入力されるＯＲ素子Ｌ１および第１ＮＡＮＤ素子Ｌ２と、それらＯＲ素子Ｌ１および第１ＮＡＮＤ素子Ｌ２の出力が入力される第２ＮＡＮＤ素子Ｌ３とを備え、供給された２進カウンタ出力ビットｃ3 、ｃ2 、ｃ1 から、３５乃至３２の階調および３乃至０の階調に対応して７段階に減少するタイミングを示すパルスである第１区間Ｋ１用の第１ＧＣＰ信号ＳＧ１をパルス幅制御信号発生回路５４へ出力する。上記２進カウンタ出力ビットｃ3 、ｃ2 、ｃ1 、ｃ0 のうちの下位２ビットである２進カウンタ出力ビットｃ1 、ｃ0 がＮＯＲ素子Ｌ４を経て切換器Ｌ５へ供給される。この切換器Ｌ５は、タイミング信号にしたがって第１区間Ｋ１では第２ＮＡＮＤ素子Ｌ３側へ切換えられ、第２区間Ｋ２ではＮＯＲ素子Ｌ４側へ切り換えられる。このＮＯＲ素子Ｌ４からは、２８〜０の階調に対応して４階調毎の等間隔で７段階に減少するタイミングを示すパルスである第２区間用の第２ＧＣＰ信号ＳＧ２を出力するゲート信号が出力されるので、ＮＯＲ素子Ｌ４は第２区間発光制御手段７０に対応している。これにより、切換器Ｌ５からは、第１区間Ｋ１において第１ＧＣＰ信号ＳＧ１を出力するゲート信号が出力され、第２区間Ｋ２において第２のＧＣＰ信号ＳＧ２を出力するゲート信号が出力されて、ＣＬＫ信号ＣＬＫ２のゲートを開くＡＮＤ素子Ｌ６を通してそれぞれパルス幅制御信号発生回路５４へ供給される。
【００２５】
以下、各機能ブロックを図６のタイムチャートを用いて説明する。図６は、複数のグリッドＧｎに一通り順次グリッド電圧が印加される１表示サイクル内の、３縦列の発光素子２２を発光させるために１単位( １個または隣り合う２個) のグリッドに制御電圧が印加される１つの発光制御区間において、上記各信号のタイミングや発光制御作動を示すタイムチャートを示している。この１つの発光制御区間内において、表示データＤの最上位ビットｂ5 および最下位ビットｂ0 を含む第１ビット群ｂ5 、ｂ1 、ｂ0 が表す階調を形成するためのドライバパルス幅を形成する第１スキャンが行われる第１区間Ｋ１（ｔ3 時点乃至ｔ10時点）と、それら第１ビット群を構成するビットｂ5 、ｂ1 、ｂ0 に挟まれた中間位の複数ビットｂ４、ｂ３、ｂ２を含む第２ビット群が表す階調を形成するためのドライバパルス幅を形成する第２スキャンが行われる第２区間Ｋ２（ｔ12時点乃至ｔ19時点）とがＢＫ信号パルスを挟んで隣接するように設けられている。
【００２６】
タイミング制御手段６０は、図６のタイムチャートに示すように、１つの発光制御区間毎に、ＢＫ信号、ＬＡＴ信号、ＣＬＫ信号ＣＬＫ１を制御回路３４へそれぞれ出力するとともに、グリッド切換手段６２、表示データ供給手段６４、発光制御手段６６に対してそれらの作動開始等を制御するタイミング信号を供給する。
【００２７】
タイミング制御手段６０は、グリッド切換毎に実行される所定の発光素子２２の発光制御区間において、所定パルス幅の第１ＢＫ信号ＳＢ１を第１区間Ｋ１（ｔ3 時点乃至ｔ10時点）に先立つｔ1 時点で発生させ、第１ＢＫ信号ＳＢ１と同じパルス幅の第２ＢＫ信号ＳＢ２を第１区間Ｋ１の終了点すなわち第２区間Ｋ２（ｔ12時点乃至ｔ19時点）に先立つｔ10時点において発生させる。
【００２８】
前回の発光制御区間内の上記第１区間Ｋ１内では、表示データ供給手段６４は、今回の発光制御区間内において所定の発光素子２２の６４階調の点灯輝度を示す６ビットの発光データＤを、その最上位ビットｂ5 および最下位ビットｂ0 を含む第１ビット群ｂ5 、ｂ1 、ｂ0 と、それら第１ビット群を構成するビットｂ5 、ｂ1 、ｂ0 に挟まれた中間位の複数ビットｂ４、ｂ３、ｂ２を含む第２ビット群とに分割し、先ず第２ビット群ｂ４、ｂ３、ｂ２の信号を第１入力端子３６、 第２入力端子３８、第３入力端子４０にそれぞれ供給する。供給された第２ビット群ｂ４、ｂ３、ｂ２の信号は、第１表示データ供給区間ＴＤ１におけるＣＬＫ信号ＣＬＫ１の供給に同期して第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６に記憶される。次いで、前回の発光制御区間の第２区間Ｋ２では、表示データ供給手段６４は、残りの第１ビット群ｂ５、ｂ１、ｂ０の信号を第１入力端子３６、第２入力端子３８、第３入力端子４０にそれぞれ供給する。供給された第１ビット群ｂ５、ｂ１、ｂ０の信号は第２表示データ供給区間ＴＤ２におけるＣＬＫ信号ＣＬＫ１の供給に同期して第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に上記第２ビット群ｂ４、ｂ３、ｂ２の信号の次に記憶される。今回の発光制御区間内では、表示データ供給手段６４は、同様にして、次の発光制御区間内で点灯させるための発光データＤを分割し、第１区間Ｋ１内では第２ビット群ｂ４、ｂ３、ｂ２を、第２区間Ｋ２内では第１ビット群ｂ5 、ｂ1 、ｂ0 を、それぞれ順次第１入力端子３６、第２入力端子３８、第３入力端子４０にそれぞれ供給し、第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に順次記憶させる。
【００２９】
タイミング制御手段６０は、上記第１ＢＫ信号ＳＢ１の発生中において第１ＬＡＴ信号ＳＬ１を発生させ( ｔ2 時点) 、上記第２ＢＫ信号ＳＢ２の発生中において第２ＬＡＴ信号ＳＬ２を発生させる( ｔ11時点) 。この第１ＬＡＴ信号ＳＬ１の発生により、第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶された発光データＤの第１ビット群ｂ5 、ｂ1 、ｂ0 が第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２にラッチされ、それら第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２により保持された発光データＤの第１ビット群ｂ5 、ｂ1 、ｂ0 が第２ＬＡＴ信号ＳＬ２が供給されるまで発光パルス幅制御回路５６に供給される。また、この第２ＬＡＴ信号ＳＬ２の発生により、第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶された発光データＤの第２ビット群ｂ４、ｂ３、ｂ２が第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２にラッチされ、それら第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２により保持された発光データＤの第２ビット群ｂ４、ｂ３、ｂ２が次の第１ＬＡＴ信号ＳＬ１が供給されるまで発光パルス幅制御回路５６に供給される。
【００３０】
タイミング制御手段６０が第１ＢＫ信号ＳＢ１を立ち下げると( ｔ3 時点) 、グリッド切換手段６２は、次の発光制御区間が開始されるまで所定の発光素子２２を点灯させるためのグリットＧに制御電圧を印加するための信号をグリッドドライバに供給する。同時に、発光制御手段６６の第１区間発光制御手段６８が、第１ＧＣＰ信号ＳＧ１をパルス幅制御信号発生回路５４へ供給を開始し、そのパルス幅制御信号発生回路５４から第１ＧＣＰ信号ＳＧ１を３ビットの並列信号に変換させて発光パルス幅制御回路５６に供給させる。この第１ＧＣＰ信号ＳＧ１は、前記第１区間Ｋ１内において輝度が３５、３４、３３、３２、３、２、１、０の階調に対応して減少段階番号「７」、「６」、「５」、「４」、「３」、「２」、「１」、「０」という７段階で減少するタイミングを示すパルスである第１区間Ｋ１用の第１ＧＣＰ信号ＳＧ１を出力する。図６に示す例では、発光データＤが示す階調は「３７」であり、第１ビット群ｂ5 、ｂ1 、ｂ0 の信号は「１，０，１」、第２ビット群ｂ４、ｂ３、ｂ２は「０，０，１」である場合を示しているので、時刻ｔ5 に至ると、発光パルス幅制御回路５６で比較される第１ＧＣＰ信号ＳＧ１と発光データＤの第１ビット群ｂ5 、ｂ1 、ｂ0 との間では、第１ビット群ｂ5 、ｂ1 、ｂ0 が示す数が「５」となり、第１ＧＣＰ信号ＳＧ１の減少段階番号５を上まわらなくなってすなわち第１ＧＣＰ信号ＳＧ１の減少段階番号５が第１ビット群ｂ5 、ｂ1 、ｂ0 が示す値「５」以下となって比較信号が出力され、その比較信号に同期してドライバ３２が第２ＢＫ信号ＳＢ２が立ち上がるまでオン状態とされる。このドライバ３２のオン区間は６４階調の輝度のうちの３３に相当する。
【００３１】
タイミング制御手段６０が第２ＢＫ信号ＳＢ２を立ち上げ( ｔ10時点) 、その第２ＢＫ信号ＳＢ２の発生中において第２のＬＡＴ信号を発生させる( ｔ11時点) と、この第２のＬＡＴ信号の発生により、第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶された発光データＤの第２ビット群ｂ４、ｂ３、ｂ２の信号が第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２にラッチされ、それら第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２により保持された発光データＤの第２ビット群ｂ４、ｂ３、ｂ２の信号が次の発光制御区間の第１のＬＡＴ信号が供給されるまで発光パルス幅制御回路５６に供給される。同時に、発光制御手段６６の第２区間発光制御手段７０が、第２ＧＣＰ信号ＳＧ２をパルス幅制御信号発生回路５４へ供給し、そのパルス幅制御信号発生回路５４から第２ＧＣＰ信号ＳＧ２を３ビットの並列信号に変換させて発光パルス幅制御回路５６に供給させる。この第２ＧＣＰ信号ＳＧ２は、前記第２区間Ｋ２内を等分に７分割した時間毎に、輝度が２８、２４、２０、１６、１２、８、４、０の階調の等減少幅で減少段階番号「７」、「６」、「５」、「４」、「３」、「２」、「１」、「０」という７段階に第２区間Ｋ２内で値を減少させるタイミングを示すパルスである。図６に示す例では、発光データＤが示す階調は「３７」でありその第２ビット群ｂ４、ｂ３、ｂ２の信号は「０，０，１」で減少段階番号「１」である場合を示しているので、時刻ｔ18に至ると、発光パルス幅制御回路５６で比較される第２ＧＣＰ信号ＳＧ２ の減少段階番号と発光データＤの第２ビット群ｂ４、ｂ３、ｂ２の信号との間では、第２ビット群ｂ４、ｂ３、ｂ２が示す数が第２ＧＣＰ信号ＳＧ２を上まわらなくなってすなわち第２ＧＣＰ信号ＳＧ２が第２ビット群ｂ４、ｂ３、ｂ２が示す値以下となって比較信号が出力され、その比較信号に同期してドライバ３２が第２区間Ｋ２が終了するまでオン状態とされる。このドライバ３２のオン区間は６４階調の輝度のうちの４に相当する。
【００３２】
発光素子２２には、上記第１区間Ｋ１のドライバ３２のオン状態と第２区間Ｋ２のドライバ３２のオン状態とに対応する発光パルスである駆動電圧が印加されるので、その発光素子２２は上記発光データＤが示す、第１区間Ｋ１の階調「３３」と第２区間ｋ２の階調「４」の和である階調「３７」に対応するデューティ比で駆動され、その発光データＤが示す階調「３７」に対応する輝度で発光させられる。
【００３３】
図７は、表示制御装置２６の制御機能の要部を説明するためのフローチャートである。図７において、タイミング制御手段６０に対応するステップＳ１( 以下、ステップを省略する) およびＳ２では、一定時間幅の第１ＢＫ信号ＳＢ１が出力されるとともに、その第１ＢＫ信号ＳＢ１の発生中に第１のＬＡＴ信号が出力される( 図６のｔ1 時点乃至ｔ2 時点) 。次いで、グリッド切換手段６２に対応するＳ３では、第１区間Ｋ１において発光素子２２を発光させるためのグリッドに制御電圧が印加される。続いて、第１区間発光制御工程或いは前記第１区間発光制御手段６８に対応するＳ４において、第１ＧＣＰ信号ＳＧ１が出力され、この第１区間Ｋ１に先立つ前回の発光制御区間の第２区間Ｋ２において第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶された第１ビット群ｂ5 、ｂ1 、ｂ0 が示すパルス幅のドライバ３２の駆動パルス、発光パルスが得られるように第１スキャンが行われる( 図６のｔ3 時点乃至ｔ10時点) 。
【００３４】
上記Ｓ４と同時進行的に、表示データ供給工程或いは前記表示データ供給手段６４に対応するＳ５においては、上記第１区間Ｋ１において、次の発光制御区間Ｋ２において使用される表示データＤである第２ビット群ｂ４、ｂ３、ｂ２が第１入力端子３６、第２入力端子３８、第３入力端子４０に供給され、第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶されるようにする。上記第２ビット群ｂ４、ｂ３、ｂ２の供給は、図６の第１区間Ｋ１内すなわちｔ3 時点とｔ10時点との間の第１表示データ供給区間ＴＤ１において実行される。
【００３５】
このようにして第１区間Ｋ１が終了すると、タイミング制御手段６０に対応するステップＳ６およびＳ７では、一定時間幅の第２ＢＫ信号ＳＢ２が出力されるとともに、その第２ＢＫ信号ＳＢ２の発生中に第２のＬＡＴ信号が出力される( 図６のｔ10 時点乃至ｔ11時点) 。そして、第２区間発光制御工程或いは前記第２区間発光制御手段７０に対応するＳ８では、第２区間Ｋ２において、第２ＧＣＰ信号ＳＧ２が出力され、上記第１区間において第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶された発光データＤのうちの第２ビット群ｂ４、ｂ３、ｂ２が示すパルス幅のドライバ３２の駆動パルス、発光パルスが得られるように第２スキャンが行われる( 図６のｔ12時点乃至ｔ19時点) 。そして、上記Ｓ８と同時進行的に、表示データ供給工程或いは前記表示データ供給手段６４に対応するＳ９においては、上記第２区間Ｋ２において、次の第１区間Ｋ１において使用される表示データＤである第１ビット群ｂ５、ｂ１、ｂ０が第１入力端子３６、第２入力端子３８、第３入力端子４０に供給され、第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶されるようにする。この第１ビット群ｂ５、ｂ１、ｂ０の供給は、図６の第２区間Ｋ２内すなわちｔ12時点とｔ19時点との間の第２表示データ供給区間ＴＤ２において実行される。ここで、たとえば、蛍光表示管１２の縦方向の発光素子２２の数を６４個( ドット）であるとすると、発光素子２２の１個当たりの輝度を示すために３ビット必要であるので、発光素子２２の縦１列当たり合計４９２ビットの表示データが第１区間Ｋ１内或いは第２区間Ｋ２内において供給される。
【００３６】
上述のように、本実施例によれば、入力端子３６、３８、４０の数に対応する３ビットで表される階調数「８」よりも多い階調「６４」を表す表示データＤが第１ビット群ｂ5 、ｂ1 、ｂ0 と第２ビット群ｂ４、ｂ３、ｂ２とに分割されて第１入力端子３６、第２入力端子３８、第３入力端子４０に交互に供給され、多数の発光素子のうちの所定の発光素子２２に繰り返し割り当てられる発光制御区間内に設定された第１区間Ｋ１において、第２区間Ｋ２で記憶された第１ビット群ｂ5 、ｂ1 、ｂ0 の表示データに対応する輝度階調で所定の発光素子２２を発光させ、さらに、その第１区間Ｋ１に続く第２区間Ｋ２において、その第１区間Ｋ１で記憶された第２ビット群ｂ４、ｂ３、ｂ２の表示データに対応する輝度階調でその所定の発光素子２２を発光させることから、上記表示データＤの階調数を示すビット数よりも少ない数の入力端子３６、３８、４０およびそれに続く並列信号処理回路( 第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６、および第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２）とを含む表示駆動制御回路３０でよいので、階調数が増加しても表示駆動制御回路３０を小型且つ安価なものとすることができる。
【００３７】
また、本実施例によれば、第１区間Ｋ１において輝度階調を制御する第１ビット群ｂ5 、ｂ1 、ｂ0 は表示データＤを構成する複数のビットのうちの最上位ビットｂ5 および最下位ビットｂ0 を含んで構成され、第２区間Ｋ２において輝度階調を制御する第２ビット群ｂ４、ｂ３、ｂ２は表示データＤを構成する複数のビットのうち第１ビット群を構成するビットｂ5 、ｂ1 、ｂ0 に挟まれた中間位の複数ビットｂ４、ｂ３、ｂ２を含んで構成されることから、第２区間Ｋ２は、第２ビット群ｂ４、ｂ３、ｂ２が表示データＤを構成する複数のビットのうちの下位ビット群ｂ２、ｂ1 、ｂ0 で構成される場合に比較して、時間が長くなって第１区間Ｋ１の長さに近づくので、画像表示装置１０の輝度を低下させたり、その第２区間Ｋ２を表示させるための表示データＤを供給するためにクロックを高い周波数としたりする必要がなく、一層、表示駆動制御回路３０を小型且つ安価なものとすることができる。
【００３８】
因みに、表示駆動制御回路３０において、表示データＤが上位ビット群ｂ5 、ｂ４、ｂ３と下位ビット群ｂ２、ｂ1 、ｂ0 とに２分割されて第１入力端子３６、第２入力端子３８、第３入力端子４０へ交互に入力されるように構成されている場合は、輝度階調を表現するために下位ビット群ｂ２、ｂ1 、ｂ0 が表す輝度階調幅は小さくなることから、輝度階調表示制御に関しては第２ＢＫ信号ＳＢ２と第１ＢＫ信号ＳＢ１との間の第２区間Ｋ２が６４階調で表示周期の１／８と短くなる一方で、その第２区間Ｋ２内に下位ビット群ｂ２、ｂ1 、ｂ0 を第１入力端子３６、第２入力端子３８、第３入力端子４０を経て第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に順次記憶されるように供給しようとすると、比較的長い図６に示す第２表示データ供給区間ＴＤ２と同様の期間を必要とする。しかし、クロック等を高い周波数の置換しない限りその第２表示データ供給区間ＴＤ２は上記第２ＢＫ信号ＳＢ２と第１ＢＫ信号ＳＢ１との間の時間幅よりも大きくなることから、図８に示すように、下位ビット群ｂ２、ｂ1 、ｂ0 を供給するための付加期間ＴＦを第２区間Ｋ２に続けて設けて第２表示データ供給区間ＴＤ２を確保する必要があった。この付加期間ＴＦは、上位ビット群ｂ５、ｂ４、ｂ３を第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６へ供給するための期間であって蛍光表示管１２の発光に何ら寄与するものではないので、発光素子２２の発光デューティを低下させ、蛍光表示管１２の輝度を低下させていたのである。
【００３９】
また、本実施例によれば、(a) 第１区間発光制御手段６８は、第１区間Ｋ１内において時間経過とともに段階的に減少するタイミングを表す第１ＧＣＰ信号ＳＧ１を出力するものであり、(b) 第２区間発光制御手段７０は、第２区間Ｋ２内において時間経過とともに段階的に減少するタイミングを表す第２ＧＣＰ信号ＳＧ２を出力するものであり、(c) 表示駆動制御回路３０は、第１区間Ｋ１内において第１ＧＣＰ信号ＳＧ１が示す減少段階番号と第１ビット群ｂ5 、ｂ1 、ｂ0 とを比較してその第１ＧＣＰ信号ＳＧ１が示す減少段階番号がその第１ビット群ｂ5 、ｂ1 、ｂ0 が示す値以下となると比較信号を出力するとともに、第２区間Ｋ２において第２ＧＣＰ信号ＳＧ２が示す減少段階番号と第２ビット群ｂ４、ｂ３、ｂ２とを比較してその第２ＧＣＰ信号ＳＧ２が示す減少段階番号がその第２ビット群ｂ４、ｂ３、ｂ２が示す値以下となると比較信号を出力する発光パルス幅制御回路５６と、その発光パルス幅制御回路５６からの比較信号の出力に応答して発光素子２２を点灯させる発光パルスを出力するドライバ( 駆動回路) ３２とを、備えるものである。このため、第１区間Ｋ１において比較信号が出力されてからその第１区間Ｋ１が終了するまでの間と、第２区間Ｋ２において比較信号が出力されてからその第２区間２が終了するまでの間とが加えられた区間が、発光素子２２の点灯区間となるので、表示データＤが示す階調数の表示が得られる。
【００４０】
また、本実施例によれば、(a) 多数配列された発光素子２２は、蛍光表示管１２の陽極上に設けられてその蛍光表示管１２のカソードから発生し且つ複数の制御グリッドＧｎのいずれかを通して加速された電子が衝突させられることにより発光する蛍光体であり、(b) 所定の発光素子２２に割り当てられた発光制御区間は、制御グリッドＧｎのうち所定の発光素子２２を覆う制御グリッドＧに加速電圧が印加される区間であり、(c) 複数の制御グリッドＧｎに制御電圧パルスを順次且つ繰り返し印加して多数配列された発光素子２２のうちの発光可能な発光素子２２を順次選択するグリッド切換手段６２をさらに含むものである。このため、蛍光表示管１２の蛍光体が、表示データＤの階調数を示すビット数よりも少ない数の第１入力端子３６、第２入力端子３８、第３入力端子４０およびそれに続く並列信号処理回路( 第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６、および第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２）とを含む表示駆動制御回路３０を用いて、その表示データＤの階調数で表示される。
【００４１】
また、本実施例によれば、グリッド切換手段６２は、第１区間Ｋ１とそれに続く第２区間Ｋ２とに対応する時間幅の１つの制御電圧パルスを複数の制御グリッドＧｎに順次且つ繰り返し印加するものであることから、発光素子２２が、表示データＤの階調数を示すビット数よりも少ない数の第１入力端子３６、第２入力端子３８、第３入力端子４０およびそれに続く並列信号処理回路( 第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６、および第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２）とを含む表示駆動制御回路３０を用いて、表示データＤの階調数で表示される。
【００４２】
以上、本発明を図面を参照して詳細に説明したが、本発明はの他の態様でも実施できる。
【００４３】
たとえば、前述の実施例では、１回のグリッドスキャン内において所定の発光素子２２を発光させるための１単位のグリッドに制御電圧が印加される発光制御区間において、表示データＤの第１ビット群ｂ5 、ｂ1 、ｂ0 が示す階調に対応する発光パルスを発生させる第１スキャンを行う第１区間Ｋ１と、表示データＤの第２ビット群ｂ４、ｂ３、ｂ２が示す階調に対応する発光パルスを発生させる第２スキャンを行う第２区間Ｋ２とが設けられていたが、上位スキャンを行う第１区間Ｋ２が１画面分実行された後、下位スキャンを行う第２区間Ｋ２が１画面分実行されるようにしてもよい。
【００４４】
また、前述の実施例では、１つの発光制御区間においては図６に示されるように第１区間Ｋ１の後に続いて第２区間Ｋ２が設けられていたが、第２区間Ｋ２の後に続いて第１区間Ｋ１が設けられていてもよい。
【００４５】
また、前述の実施例では、６４階調を表示するための表示データＤが３ビット構成の第１ビット群ｂ5 、ｂ1 、ｂ0 と３ビット構成の第２ビット群ｂ４、ｂ３、ｂ２とに分割される例が示されていたが、たとえば、１２８段階の階調を表示するための表示データＤが３ビット構成の第１ビット群ｂ６、ｂ1 、ｂ0 と４ビット構成の第２ビット群ｂ５、ｂ４、ｂ３、ｂ２とに分割されてもよい。表示データＤとして機能するビットは第１ビット群と第２ビット群とは必ずしも同じビット数でなくてもよい。
【００４６】
また、前述の実施例では、表示データＤが、その表示データＤを構成するビット列ｂ5 、ｂ４、ｂ３、ｂ２、ｂ1 、ｂ0 の順のうちの最上位ビットｂ5 および最下位ビットｂ0 を含む３ビット構成の第１ビット群ｂ5 、ｂ1 、ｂ0 と、最上位ビットおよび最下位ビットの中間ビットを含む第２ビット群ｂ４、ｂ３、ｂ２とに分割されていたが、第１ビット群はｂ5 、ｂ２、ｂ0 から構成され、第２ビット群はｂ４、ｂ３、ｂ１から構成されてもよいし、第１ビット群はｂ5 、ｂ３、ｂ0 から構成され、第２ビット群はｂ４、ｂ２、ｂ１から構成されてもよい。要するに、第１ビット群は第１区間Ｋ１内において第１表示データ供給区間ＴＤ１を確保でき、第２ビット群は第２区間Ｋ２内において第２表示データ供給区間ＴＤ２を確保できるビット構成であればよい。このため、表示データＤは、それを構成するビット列のうち連続しない順位の複数のビットを含む第１ビット群と、その表示データを構成するビット列のうちその第１ビット群を構成するビットを除く複数ビットを含む第２ビット群とに２分割されればよい。
【００４７】
また、前述の実施例では、蛍光表示管１２が画像表示器として画像表示装置１０に備えられた例が示されていたが、基板の一面に多数のＬＥＤチップが配列されてそれらが単純マトリックス駆動で画像表示されるＬＥＤ画像表示装置であってもよい。また、画像表示器として、単純マトリックス駆動で画像表示されるＬＣＤ画像表示装置であってもよい。
【００４８】
また、前述の実施例では、第１区間発光制御手段６８が第１区間Ｋ１内において時間経過とともに段階的に減少する第１ＧＣＰ信号ＳＧ１を出力し、第２区間発光制御手段７０が第２区間Ｋ２内において時間経過とともに段階的に減少する第２ＧＣＰ信号ＳＧ２を出力するとともに、発光パルス幅制御回路５６が、第１区間Ｋ１内において、上記時間経過とともに段階的に減少する第１ＧＣＰ信号ＳＧ１と前記第１ビット群ｂ5 、ｂ1 、ｂ0 とを比較してその第１ＧＣＰ信号ＳＧ１がその第１ビット群ｂ5 、ｂ1 、ｂ0 が示す値以下となると比較信号を出力し、第２区間Ｋ２内において、上記時間経過とともに段階的に減少する第２ＧＣＰ信号ＳＧ２と前記第２ビット群ｂ４、ｂ３、ｂ２とを比較してその第２ＧＣＰ信号ＳＧ２がその第２ビット群ｂ４、ｂ３、ｂ２が示す値以下となると比較信号を出力していた。しかし、第１区間発光制御手段６８が第１区間Ｋ１内において時間経過とともに段階的に増加する第１ＧＣＰ信号ＳＧ１を出力し、第２区間発光制御手段７０が第２区間Ｋ２内において時間経過とともに段階的に増加する第２ＧＣＰ信号ＳＧ２を出力するとともに、発光パルス幅制御回路５６が、第１区間Ｋ１内において、上記時間経過とともに段階的に増加する第１ＧＣＰ信号ＳＧ１と前記第１ビット群ｂ5 、ｂ1 、ｂ0 とを比較してその第１ＧＣＰ信号ＳＧ１がその第１ビット群ｂ5 、ｂ1 、ｂ0 が示す値を超えると比較信号を出力し、第２区間Ｋ２内において、上記時間経過とともに段階的に増加する第２ＧＣＰ信号ＳＧ２と前記第２ビット群ｂ４、ｂ３、ｂ２とを比較してその第２ＧＣＰ信号ＳＧ２がその第２ビット群ｂ４、ｂ３、ｂ２が示す値を超えると比較信号を出力するものであってもよい。この場合には、ドライバ( 駆動回路) ３２はその比較信号の出力に応答して発光素子２２を消灯させることにより、第１区間Ｋ１においてその第１区間Ｋ１の開始から比較信号が出力されるまでの間と、第２区間Ｋ２においてその第２区間Ｋ１の開始から比較信号が出力されるまでの間とが加えられた区間が、前記発光素子の点灯区間となるので、表示データが示す階調数の表示が得られる。
【００４９】
なお、上述したのはあくまでも本発明の一実施例であり、本発明はその主旨を逸脱しない範囲で種々変更を加え得るものである。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施例の画像表示装置の構成を概略説明する図である。
【図２】図１の実施例の画像表示装置に備えられた蛍光表示管内の構成を説明する図である。
【図３】図１の実施例の画像表示装置に備えられた表示駆動制御回路の構成を説明する回路図である。
【図４】図３の表示データ供給手段の回路構成例を説明する回路図である。
【図５】図３のタイミング制御手段の一部および発光制御手段の回路構成例を説明する回路図である。
【図６】図１の実施例の画像表示装置に備えられた表示駆動制御回路および表示制御装置の機能および作動を説明するタイムチャートである。
【図７】図１の実施例の画像表示装置に備えられた表示制御装置の作動の要部を説明するフローチャートである。
【図８】表示データが上位ビットで構成された上位ビット群と下位ビットで構成された下位ビット群とに分割された場合における、表示駆動制御回路および表示制御装置の機能および作動を説明するタイムチャートであり、図６に相当する図である。
【符号の説明】
【００５１】
１０：画像表示
１２：蛍光表示管( 画像表示器)
２２：発光素子( 発光体、画素）
３０：表示駆動制御回路
３６：第１入力端子、３８：第２入力端子、４０：第３入力端子( 入力端子）
４２：第１シフトレジスタ( 並列信号処理回路)
４４：第２シフトレジスタ( 並列信号処理回路)
４６：第３シフトレジスタ( 並列信号処理回路)
４８：第１ラッチ回路( 並列信号処理回路)
５０：第２ラッチ回路( 並列信号処理回路)
５２：第３ラッチ回路( 並列信号処理回路)
６０：タイミング制御手段
６２：グリッド切換手段
６４：表示データ供給手段
６８：第１区間発光制御手段
７０：第２区間発光制御手段
Ｄ：表示データ
Ｋ１：第１区間
Ｋ２：第２区間
ＴＤ１：第１表示データ供給区間
ＴＤ２：第２表示データ供給区間
【技術分野】
【０００１】
本発明は、蛍光表示管、ＰＤＰ、ＬＣＤ等の制御電極と発光点電極群がＸ−Ｙマトリックスを構成する表示装置において、輝度階調表示を行うための画像表示方法および画像表示装置に関するものである。
【背景技術】
【０００２】
多数の画素をそれぞれ構成するために一面に多数配列された発光体と、その発光体を発光させるために供給される表示データのビット数に対応する複数の入力端子およびその入力端子に対応する複数の並列信号処理回路を有して表示データが示す輝度階調に対応したパルス幅で発光体を駆動する表示駆動制御回路とを備え、その表示データが示す輝度階調を有する画像を蛍光表示管に表示させるパルス幅変調階調表示方法が知られている。たとえば、特許文献１に記載されたものがそれである。
【特許文献１】特開２００３−１３１６２１号公報
【０００３】
上記パルス幅変調階調表示方法によれば、重み付けした期間により１表示周期当たりのデータ転送回数が大幅に減少し、制御回路の負担が軽減されるなどの特徴がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記従来のパルス幅変調階調表示方法に用いられる回路では、輝度階調を示す表示データを入力させるためにその表示データを構成するビット数に対応する数の入力端子と、それに続く複数の並列信号処理回路とを含む表示駆動制御回路が備えられている。しかしながら、表示データが示す輝度階調が増加してそのビット数が多くなるにしたがって、上記入力端子およびそれに続く複数の並列信号処理回路の数が比例的に増加することから、表示駆動制御回路の回路規模が大きくなるとともに、コストが高くなるという不都合があった。たとえば、８階調の表示データは３ビットで構成されるので、入力端子およびそれに続く複数の並列信号処理回路の数は３組あればよいのであるが、６４階調の表示データとなると６ビットで構成されるので、入力端子およびそれに続く複数の並列信号処理回路は６組必要となり、表示駆動制御回路の規模が約２倍となる。
【０００５】
また、上記表示駆動制御回路が集積回路( ＩＣ) 化される場合、多品種に対応できないためにそれぞれの階調数に応じた品種のための表示駆動制御回路を集積回路化しなければならず、この点においても、コストが高くなるという不都合があった。
【０００６】
上記に対し、多階調を表す表示データたとえば上記６４階調の輝度階調を表す表示データを構成する複数のビットすなわち６ビットを上位３ビットの上位ビット群と下位３ビットの下位ビット群とに２分して上記入力端子へ交互に入力させ、第１区間で上位ビット群に対応する相対的に粗い階調で表示させ、第２区間で下位ビット群に対応する相対的に細かな階調で表示させることにより、表示駆動制御回路の規模やコストを増加させないで、６４階調の輝度階調を表示させることが、未公知技術ではあるが考えられ得る。しかし、この場合には、第２区間が第１区間に比較して、６４階調で表示周期の１／８と短くなることから、この第２区間内に下位３ビットの表示データを送るための時間が不足するので、その第２区間を表示データを受け入れるために第２区間に続く付加期間を設けて下位３ビットの表示データを入力させざるを得ないが、その付加期間は発光に寄与しない無駄な時間となって、画像表示装置の輝度を低下させるという問題がある。なお、上記第２区間を表示させるための表示データを第２区間内に供給するためにクロックを高い周波数に設定することも考えられるが、このような場合には部品が高価となり、コストが高くなる。
【０００７】
本発明は以上の事情を背景として為されたものであり、その目的とするところは、階調数が増加しても画像表示装置の輝度を低下させることがなくしかも表示駆動制御回路を小型且つ安価とすることができる画像表示方法およびその方法を実施するための画像表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１に係る方法発明の要旨とするところは、(a) 多数の画素をそれぞれ構成するために一面に多数配列された発光体と、その発光体を発光させるために供給される表示データが入力される複数の入力端子およびその入力端子に対応する並列信号処理回路を有してその表示データが示す輝度階調に対応した時間割合でその発光体を駆動する表示駆動制御回路とを備え、その表示データが示す輝度階調を有する画像を表示する画像表示方法であって、(b) 前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを、その表示データを構成するビット列のうち連続しない順位の複数のビットを含む第１ビット群と、その表示データを構成するビット列のうち該第１ビット群を構成するビットを除く複数ビットを含む第２ビット群とに２分割して前記入力端子に交互に供給し、(c) 前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第１区間において、前記表示データの第１ビット群を前記入力端子に供給してその第１ビット群に対応する輝度階調でその所定の発光体を発光させ、(d) 前記発光制御区間内において前記第１区間に続いて設定された第２区間において、前記表示データの第２ビット群を前記入力端子に供給してその第２ビット群に対応する輝度階調で該所定の発光体を発光させることにある。
【０００９】
また、上記方法発明を好適に実施するための請求項２に係る装置発明の要旨とするところは、(a) 多数の画素をそれぞれ構成するために一面に多数配列された発光体と、その発光体を発光させるために供給される表示データが入力される複数の入力端子およびその入力端子に対応する並列信号処理回路を有してその表示データが示す輝度階調に対応した時間割合でその発光体を駆動する表示駆動制御回路とを備え、その表示データが示す輝度階調を有する画像を表示する画像表示装置であって、(b) 前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを、その表示データを構成するビット列のうち連続しない順位の複数のビットを含む第１ビット群と、その表示データを構成するビット列のうち該第１ビット群を構成するビットを除く複数ビットを含む第２ビット群とに２分割して前記入力端子に交互に供給する表示データ供給手段と、(c) 前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第１区間において、前記第１ビット群の表示データを前記入力端子に供給してその第１ビット群に対応する輝度階調でその所定の発光体を発光させる第１区間発光制御手段と、(d) 前記発光制御区間内において前記第１区間に続いて設定された第２区間において、前記第２ビット群の表示データを前記入力端子に供給してその第２ビット群に対応する輝度階調でその所定の発光体を発光させる第２区間発光制御手段とを、含むことにある。
【発明の効果】
【００１０】
請求項１に係る発明、および請求項２に係る発明によれば、入力端子の数に対応するビット数で表される階調数よりも多い階調を表すためにその入力端子の数に対応するビット数よりも多いビット数から成る表示データが、その表示データを構成するビット列のうち連続しない順位の複数のビットを含む第１ビット群と、その表示データを構成するビット列のうち該第１ビット群を構成するビットを除く複数ビットを含む第２ビット群とに２分割されて前記入力端子に交互に供給され、前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第１区間において、前記第１ビット群の表示データに対応する輝度階調で該所定の発光体を発光させ、前記発光制御区間内において前記第１区間の前或いは後に続いて設定された第２区間において、前記第２ビット群の表示データに対応する輝度階調で該所定の発光体を発光させることから、上記表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路でよいので、階調数が増加しても表示駆動制御回路を小型且つ安価なものとすることができる。また、第１区間の輝度階調を制御する第１ビット群は表示データを構成する複数のビットのうちのそのビット列のうち連続しない順位の複数のビットを含んで構成され、第２区間の輝度階調を制御する第２ビット群は表示データを構成する複数のビットのうち第１ビット群を構成するビットを除く複数ビットを含んで構成されることから、第２区間は、第２ビット群が表示データを構成する複数のビットのうちの下位ビット群で構成される場合に比較して、時間が長くなって第１表示区間の長さに近づくので、画像表示装置の輝度を低下させたり、その第２区間を表示させるための表示データを供給するためにクロックを高い周波数としたりする必要がなく、一層、表示駆動制御回路を小型且つ安価なものとすることができる。
【００１１】
ここで、好適には、第１区間の輝度階調を制御する第１ビット群は表示データを構成する複数のビットのうちの最上位ビットおよび最下位ビットを含んで構成され、第２区間の輝度階調を制御する第２ビット群は表示データを構成する複数のビットのうち第１ビット群を構成するビットに挟まれた中間位の複数ビットを含んで構成されることから、第２区間は、第２ビット群が表示データを構成する複数のビットのうちの下位ビット群で構成される場合に比較して、時間が長くなって第１表示区間の長さに近づくので、画像表示装置の輝度を低下させたり、その第２区間を表示させるための表示データを供給するためにクロックを高い周波数としたりする必要がなく、一層、表示駆動制御回路を小型且つ安価なものとすることができる。
【００１２】
また、好適には、(a) 前記第１区間発光制御手段は、前記第１区間内において時間経過とともに段階的に減少するタイミングを表す第１ＧＣＰ信号を出力するものであり、(b) 前記第２区間発光制御手段は、前記第２区間内において時間経過とともに段階的に減少するタイミングを表す第２ＧＣＰ信号を出力するものであり、(c) 前記表示駆動制御回路は、前記第１区間内において前記第１ＧＣＰ信号と前記第１ビット群とを比較して該第１ＧＣＰ信号が該第１ビット群が示す値以下となると比較信号を出力するとともに、前記第２区間において前記第２ＧＣＰ信号と前記第２ビット群とを比較してその第２ＧＣＰ信号がその第２ビット群が示す値以下となると比較信号を出力する発光パルス幅制御回路と、その発光パルス幅制御回路の比較信号の出力に応答して前記発光素子を点灯させる駆動回路とを、備えるものである。このようにすれば、第１区間において比較信号が出力されてからその第１区間が終了するまでの間と、第２区間において比較信号が出力されてからその第２区間が終了するまでの間とが加えられた区間が、前記発光素子の点灯区間となるので、表示データが示す階調数の表示が得られる。
【００１３】
また、好適には、(a) 前記第１区間発光制御手段は、前記第１区間内において時間経過とともに段階的に増加するタイミングを表す第１ＧＣＰ信号を出力するものであり、(b) 前記第２区間発光制御手段は、前記第２区間内において時間経過とともに段階的に増加するタイミングを表す第２ＧＣＰ信号を出力するものであり、(c) 前記表示駆動制御回路は、前記第１区間内において前記第１ＧＣＰ信号と前記第１ビット群とを比較して該第１ＧＣＰ信号が該第１ビット群が示す値を超えると比較信号を出力するとともに、前記第２区間において前記第２ＧＣＰ信号と前記第２ビット群とを比較して該第２ＧＣＰ信号が該第２ビット群が示す値を超えると比較信号を出力する発光パルス幅制御回路と、該発光パルス幅制御回路の比較信号の出力に応答して前記発光素子を消灯させる駆動回路とを、備えるものである。このようにすれば、第１区間においてその第１区間の開始から比較信号が出力されるまでの間と、第２区間においてその第２区間の開始から比較信号が出力されるまでの間とが加えられた区間が、前記発光素子の点灯区間となるので、表示データが示す階調数の表示が得られる。
【００１４】
また、好適には、(a) 前記多数配列された発光体は、蛍光表示管の陽極上に設けられてその蛍光表示管のカソードから発生し且つ複数の制御グリッドのいずれかを通して加速された電子が衝突させられることにより発光する蛍光体であり、(b) 前記所定の発光体に割り当てられた発光制御区間は、前記制御グリッドのうち該所定の発光体を覆う制御グリッドに加速電圧が印加される区間であり、(c) 前記複数の制御グリッドに制御電圧パルスを順次且つ繰り返し印加して前記多数配列された発光体のうちの発光可能な発光体を順次選択するグリッド切換手段をさらに含むものである。このようにすれば、蛍光表示管の蛍光体が、表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路を用いて、その表示データの階調数で表示される。
【００１５】
また、好適には、前記グリッド切換手段は、前記第１区間とそれに続く第２区間とに対応する時間幅の１つの制御電圧パルスを前記複数の制御グリッドに順次且つ繰り返し印加するものである。このようにすれば、発光体が、表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路を用いて、その表示データの階調数で表示される。
【００１６】
また、好適には、前記グリッド切換手段は、前記第１区間に対応する時間幅の第１制御電圧パルスを前記複数の制御グリッドに順次印加し、それに続いて前記第２区間に対応する時間幅の第２制御電圧パルスを前記複数の制御グリッドに順次印加することを、繰り返し行うものである。このようにしても、発光体が、表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路を用いて、その表示データの階調数で表示される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の一実施例の画像表示装置を図面を参照して詳細に説明する。
【実施例１】
【００１８】
図１は、本発明の一実施例の画像表示装置１０が、単純マトリックス駆動にて画像表示が行われる代表的な蛍光表示管１２を備えた例を示している。図１において、蛍光表示管１２は、画像表示器として機能するものであり、カソード電源１４にトランスを介して接続された電子源である図示しないカソードと、複数本のグリッド用リード線１６に接続された複数のグリッドＧｎと、複数本のアノード用リード線１８に接続された複数のアノードとを、たとえば一対のガラス板がスペーサを介して結合されることにより構成された図示しない真空容器内に備えている。図２において、一対のガラス板の一方であるガラス基板２０には、多数のアノード電極パターン上に形成された蛍光体層からなるドット状の多数の発光素子２２が一面に配設されている。その発光素子２２の上に所定の間隙を隔てた縦方向の複数のグリッドＧｎがガラス基板２０に固着されており、それら複数のグリッドＧｎの上に所定の間隙を隔てたカソードが交差する方向に架設されている。上記ガラス基板２０には、多数の発光素子２２のうち、横方向に配列されたものの中で所定の間隔に位置するもの、たとえば図２のａに示す複数のものに接続されたアノード端子Ａ1a、図２のｂに示す複数のものに接続されたアノード端子Ａ1b、図２のｃに示す複数のものに接続されたアノード端子Ａ1c等が、発光素子２２の横一列毎に設けられている。制御電圧が印加されたグリッドＧｎの下に位置する発光素子２２の中で加速( アノード) 電圧が印加されたものが発光するようになっている。上記画像表示器として機能する蛍光表示管１２では、１つの発光素子２２が１つの表示画素として機能している。
【００１９】
図１に戻って、表示制御装置２６は、ＣＰＵ、ＲＡＭ、ＲＯＭ、入出力Ｉ／Ｆを備えた所謂マイクロコンピュータから成る電子制御装置であり、ＲＡＭの一時記憶機能を利用しつつ予めＲＯＭに記憶されたプログラムに従って入力信号を処理し、表示制御サイクルの切換タイミングで僅かな時間区間の表示を禁止するためのＢＫ（ブランキング）信号、表示データＤが表す多段階の輝度階調に対応した発光時間( パルス幅）を形成するために時間経過に伴ってたとえば「３５」から「０」に向かって段階的に減少するタイミングパルスを示すＧＣＰ( グレースケールコントロールパルス）信号、ＬＡＴ（ラッチ）信号、複数のグリッドＧｎに予め設定された周波数且つ印加時間で制御( 加速) 電圧を順次且つ周期的に印加するグリッドスキャンを行うグリッド信号等を出力する。上記表示データＤは、蛍光表示管１２に表示させる画像が記憶される１フレームの画像メモリ内の１画素の輝度階調を示すデータであり、各発光素子２２毎に時分割で供給される。
【００２０】
表示駆動制御回路３０は、アノード端子Ａ1a、Ａ1b、Ａ1c等毎にそれぞれ設けられるものであるが、図３では、アノード端子Ａ1aに接続されたものを示している。図３において、表示駆動制御回路３０は、６４階調の輝度を発光素子２２に表示させるためのものであり、加速電圧Ｖccをアノード端子Ａ1aに印加するためにそのアノード端子Ａ1aに接続されたドライバ( トランジスタ）３２と、そのドライバ３２を駆動制御するためのＩＣ化された制御回路( ドライバＩＣ）３４とを備えている。
【００２１】
制御回路３４は、たとえば６４階調の輝度の発光を表す６ビットｂ5 〜ｂ0 から構成される表示データＤから２分された、最上位ビットｂ5 および最下位ビットｂ0 を含む第１ビット群たとえばｂ5 、ｂ1 、ｂ0 と、それら第１ビット群を構成するビットｂ5 、ｂ1 、ｂ0 に挟まれた中間位の複数ビットｂ４、ｂ３、ｂ２を含む第２ビット群とが交互に並列入力される３つの第１入力端子３６、第２入力端子３８、第３入力端子４０と、それら第１入力端子３６、第２入力端子３８、第３入力端子４０にそれぞれ供給された信号をＣＬＫ１（クロック）信号に応答して順次記憶するための第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６と、それら第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６の出力信号をＬＡＴ信号に応答して所定時間ラッチする第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２と、ＧＣＰ信号を３ビットパラレル信号に変換するパルス幅制御信号発生回路( ＧＣＰデコーダ) ５４と、その３ビットパラレル信号に変換されたＧＣＰ信号と上記３つの第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２からの３つのビット信号とを比較し、ＧＣＰ信号の値がその３つのビット信号が示す値以下となると比較出力( オン出力) をブランキング回路５８を介してドライバ３２へ出力する発光パルス幅変調回路５６とを備えている。ブランキング回路５８は、ＢＫ（ブランキング）信号に応答して発光パルス幅変調回路５６からドライバ３２へ供給される信号を遮断し、その間はドライバ３２を優先的にオフ状態とする。
【００２２】
図３において、タイミング制御手段６０、グリッド切換手段６２、表示データ供給手段６４、発光制御手段６６は、前述の表示制御装置２６の制御機能の要部を説明するための各機能ブロックである。図４は、表示データ供給手段６４の構成例を示す図である。図５は、タイミング制御手段６０の一部を構成する２進カウンタ６０a と、発光制御手段６６の第１区間発光制御手段６８および第２区間発光制御手段７０との構成を詳しく例示する図である。
【００２３】
図４において、表示データ供給手段６４は、発光データＤを構成する６ビットの信号のうちビットｂ5 、ｂ４、ｂ1 、ｂ３、ｂ0 、ｂ２が並列的に供給される６個の入力端子６４a 、６４b 、６４c 、６４d 、６４e 、６４f と、第１入力端子３６、第２入力端子３８、第３入力端子４０にそれぞれ接続された出力端子６４g 、６４h 、６４i とを備え、タイミング制御手段６０からのタイミング信号に応答して出力端子６４i を入力端子６４a 又は６４b に、出力端子６４h を入力端子６４c 又は６４d に、出力端子６４g を入力端子６４e 又は６４f にそれぞれ切換ることにより、６ビットの発光データＤをその最上位ビットｂ5 および最下位ビットｂ0 を含む第１ビット群ｂ5 、ｂ1 、ｂ0 と、それら第１ビット群を構成するビットｂ5 、ｂ1 、ｂ0 に挟まれた中間位の複数ビットｂ４、ｂ３、ｂ２を含む第２ビット群とに分割してそれを交互に並列出力する。
【００２４】
図５において、タイミング制御手段６０の一部を構成する２進カウンタ６０a からは4 ビットの並列信号である２進カウンタ出力ビットｃ3 、ｃ2 、ｃ1 、ｃ0 が出力され、その上位３ビットである２進カウンタ出力ビットｃ3 、ｃ2 、ｃ1 が第１区間発光制御手段６８へ供給される。この第１区間発光制御手段６８は、２進カウンタ出力ビットｃ3 、ｃ2 、ｃ1 がそれぞれ入力されるＯＲ素子Ｌ１および第１ＮＡＮＤ素子Ｌ２と、それらＯＲ素子Ｌ１および第１ＮＡＮＤ素子Ｌ２の出力が入力される第２ＮＡＮＤ素子Ｌ３とを備え、供給された２進カウンタ出力ビットｃ3 、ｃ2 、ｃ1 から、３５乃至３２の階調および３乃至０の階調に対応して７段階に減少するタイミングを示すパルスである第１区間Ｋ１用の第１ＧＣＰ信号ＳＧ１をパルス幅制御信号発生回路５４へ出力する。上記２進カウンタ出力ビットｃ3 、ｃ2 、ｃ1 、ｃ0 のうちの下位２ビットである２進カウンタ出力ビットｃ1 、ｃ0 がＮＯＲ素子Ｌ４を経て切換器Ｌ５へ供給される。この切換器Ｌ５は、タイミング信号にしたがって第１区間Ｋ１では第２ＮＡＮＤ素子Ｌ３側へ切換えられ、第２区間Ｋ２ではＮＯＲ素子Ｌ４側へ切り換えられる。このＮＯＲ素子Ｌ４からは、２８〜０の階調に対応して４階調毎の等間隔で７段階に減少するタイミングを示すパルスである第２区間用の第２ＧＣＰ信号ＳＧ２を出力するゲート信号が出力されるので、ＮＯＲ素子Ｌ４は第２区間発光制御手段７０に対応している。これにより、切換器Ｌ５からは、第１区間Ｋ１において第１ＧＣＰ信号ＳＧ１を出力するゲート信号が出力され、第２区間Ｋ２において第２のＧＣＰ信号ＳＧ２を出力するゲート信号が出力されて、ＣＬＫ信号ＣＬＫ２のゲートを開くＡＮＤ素子Ｌ６を通してそれぞれパルス幅制御信号発生回路５４へ供給される。
【００２５】
以下、各機能ブロックを図６のタイムチャートを用いて説明する。図６は、複数のグリッドＧｎに一通り順次グリッド電圧が印加される１表示サイクル内の、３縦列の発光素子２２を発光させるために１単位( １個または隣り合う２個) のグリッドに制御電圧が印加される１つの発光制御区間において、上記各信号のタイミングや発光制御作動を示すタイムチャートを示している。この１つの発光制御区間内において、表示データＤの最上位ビットｂ5 および最下位ビットｂ0 を含む第１ビット群ｂ5 、ｂ1 、ｂ0 が表す階調を形成するためのドライバパルス幅を形成する第１スキャンが行われる第１区間Ｋ１（ｔ3 時点乃至ｔ10時点）と、それら第１ビット群を構成するビットｂ5 、ｂ1 、ｂ0 に挟まれた中間位の複数ビットｂ４、ｂ３、ｂ２を含む第２ビット群が表す階調を形成するためのドライバパルス幅を形成する第２スキャンが行われる第２区間Ｋ２（ｔ12時点乃至ｔ19時点）とがＢＫ信号パルスを挟んで隣接するように設けられている。
【００２６】
タイミング制御手段６０は、図６のタイムチャートに示すように、１つの発光制御区間毎に、ＢＫ信号、ＬＡＴ信号、ＣＬＫ信号ＣＬＫ１を制御回路３４へそれぞれ出力するとともに、グリッド切換手段６２、表示データ供給手段６４、発光制御手段６６に対してそれらの作動開始等を制御するタイミング信号を供給する。
【００２７】
タイミング制御手段６０は、グリッド切換毎に実行される所定の発光素子２２の発光制御区間において、所定パルス幅の第１ＢＫ信号ＳＢ１を第１区間Ｋ１（ｔ3 時点乃至ｔ10時点）に先立つｔ1 時点で発生させ、第１ＢＫ信号ＳＢ１と同じパルス幅の第２ＢＫ信号ＳＢ２を第１区間Ｋ１の終了点すなわち第２区間Ｋ２（ｔ12時点乃至ｔ19時点）に先立つｔ10時点において発生させる。
【００２８】
前回の発光制御区間内の上記第１区間Ｋ１内では、表示データ供給手段６４は、今回の発光制御区間内において所定の発光素子２２の６４階調の点灯輝度を示す６ビットの発光データＤを、その最上位ビットｂ5 および最下位ビットｂ0 を含む第１ビット群ｂ5 、ｂ1 、ｂ0 と、それら第１ビット群を構成するビットｂ5 、ｂ1 、ｂ0 に挟まれた中間位の複数ビットｂ４、ｂ３、ｂ２を含む第２ビット群とに分割し、先ず第２ビット群ｂ４、ｂ３、ｂ２の信号を第１入力端子３６、 第２入力端子３８、第３入力端子４０にそれぞれ供給する。供給された第２ビット群ｂ４、ｂ３、ｂ２の信号は、第１表示データ供給区間ＴＤ１におけるＣＬＫ信号ＣＬＫ１の供給に同期して第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６に記憶される。次いで、前回の発光制御区間の第２区間Ｋ２では、表示データ供給手段６４は、残りの第１ビット群ｂ５、ｂ１、ｂ０の信号を第１入力端子３６、第２入力端子３８、第３入力端子４０にそれぞれ供給する。供給された第１ビット群ｂ５、ｂ１、ｂ０の信号は第２表示データ供給区間ＴＤ２におけるＣＬＫ信号ＣＬＫ１の供給に同期して第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に上記第２ビット群ｂ４、ｂ３、ｂ２の信号の次に記憶される。今回の発光制御区間内では、表示データ供給手段６４は、同様にして、次の発光制御区間内で点灯させるための発光データＤを分割し、第１区間Ｋ１内では第２ビット群ｂ４、ｂ３、ｂ２を、第２区間Ｋ２内では第１ビット群ｂ5 、ｂ1 、ｂ0 を、それぞれ順次第１入力端子３６、第２入力端子３８、第３入力端子４０にそれぞれ供給し、第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に順次記憶させる。
【００２９】
タイミング制御手段６０は、上記第１ＢＫ信号ＳＢ１の発生中において第１ＬＡＴ信号ＳＬ１を発生させ( ｔ2 時点) 、上記第２ＢＫ信号ＳＢ２の発生中において第２ＬＡＴ信号ＳＬ２を発生させる( ｔ11時点) 。この第１ＬＡＴ信号ＳＬ１の発生により、第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶された発光データＤの第１ビット群ｂ5 、ｂ1 、ｂ0 が第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２にラッチされ、それら第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２により保持された発光データＤの第１ビット群ｂ5 、ｂ1 、ｂ0 が第２ＬＡＴ信号ＳＬ２が供給されるまで発光パルス幅制御回路５６に供給される。また、この第２ＬＡＴ信号ＳＬ２の発生により、第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶された発光データＤの第２ビット群ｂ４、ｂ３、ｂ２が第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２にラッチされ、それら第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２により保持された発光データＤの第２ビット群ｂ４、ｂ３、ｂ２が次の第１ＬＡＴ信号ＳＬ１が供給されるまで発光パルス幅制御回路５６に供給される。
【００３０】
タイミング制御手段６０が第１ＢＫ信号ＳＢ１を立ち下げると( ｔ3 時点) 、グリッド切換手段６２は、次の発光制御区間が開始されるまで所定の発光素子２２を点灯させるためのグリットＧに制御電圧を印加するための信号をグリッドドライバに供給する。同時に、発光制御手段６６の第１区間発光制御手段６８が、第１ＧＣＰ信号ＳＧ１をパルス幅制御信号発生回路５４へ供給を開始し、そのパルス幅制御信号発生回路５４から第１ＧＣＰ信号ＳＧ１を３ビットの並列信号に変換させて発光パルス幅制御回路５６に供給させる。この第１ＧＣＰ信号ＳＧ１は、前記第１区間Ｋ１内において輝度が３５、３４、３３、３２、３、２、１、０の階調に対応して減少段階番号「７」、「６」、「５」、「４」、「３」、「２」、「１」、「０」という７段階で減少するタイミングを示すパルスである第１区間Ｋ１用の第１ＧＣＰ信号ＳＧ１を出力する。図６に示す例では、発光データＤが示す階調は「３７」であり、第１ビット群ｂ5 、ｂ1 、ｂ0 の信号は「１，０，１」、第２ビット群ｂ４、ｂ３、ｂ２は「０，０，１」である場合を示しているので、時刻ｔ5 に至ると、発光パルス幅制御回路５６で比較される第１ＧＣＰ信号ＳＧ１と発光データＤの第１ビット群ｂ5 、ｂ1 、ｂ0 との間では、第１ビット群ｂ5 、ｂ1 、ｂ0 が示す数が「５」となり、第１ＧＣＰ信号ＳＧ１の減少段階番号５を上まわらなくなってすなわち第１ＧＣＰ信号ＳＧ１の減少段階番号５が第１ビット群ｂ5 、ｂ1 、ｂ0 が示す値「５」以下となって比較信号が出力され、その比較信号に同期してドライバ３２が第２ＢＫ信号ＳＢ２が立ち上がるまでオン状態とされる。このドライバ３２のオン区間は６４階調の輝度のうちの３３に相当する。
【００３１】
タイミング制御手段６０が第２ＢＫ信号ＳＢ２を立ち上げ( ｔ10時点) 、その第２ＢＫ信号ＳＢ２の発生中において第２のＬＡＴ信号を発生させる( ｔ11時点) と、この第２のＬＡＴ信号の発生により、第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶された発光データＤの第２ビット群ｂ４、ｂ３、ｂ２の信号が第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２にラッチされ、それら第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２により保持された発光データＤの第２ビット群ｂ４、ｂ３、ｂ２の信号が次の発光制御区間の第１のＬＡＴ信号が供給されるまで発光パルス幅制御回路５６に供給される。同時に、発光制御手段６６の第２区間発光制御手段７０が、第２ＧＣＰ信号ＳＧ２をパルス幅制御信号発生回路５４へ供給し、そのパルス幅制御信号発生回路５４から第２ＧＣＰ信号ＳＧ２を３ビットの並列信号に変換させて発光パルス幅制御回路５６に供給させる。この第２ＧＣＰ信号ＳＧ２は、前記第２区間Ｋ２内を等分に７分割した時間毎に、輝度が２８、２４、２０、１６、１２、８、４、０の階調の等減少幅で減少段階番号「７」、「６」、「５」、「４」、「３」、「２」、「１」、「０」という７段階に第２区間Ｋ２内で値を減少させるタイミングを示すパルスである。図６に示す例では、発光データＤが示す階調は「３７」でありその第２ビット群ｂ４、ｂ３、ｂ２の信号は「０，０，１」で減少段階番号「１」である場合を示しているので、時刻ｔ18に至ると、発光パルス幅制御回路５６で比較される第２ＧＣＰ信号ＳＧ２ の減少段階番号と発光データＤの第２ビット群ｂ４、ｂ３、ｂ２の信号との間では、第２ビット群ｂ４、ｂ３、ｂ２が示す数が第２ＧＣＰ信号ＳＧ２を上まわらなくなってすなわち第２ＧＣＰ信号ＳＧ２が第２ビット群ｂ４、ｂ３、ｂ２が示す値以下となって比較信号が出力され、その比較信号に同期してドライバ３２が第２区間Ｋ２が終了するまでオン状態とされる。このドライバ３２のオン区間は６４階調の輝度のうちの４に相当する。
【００３２】
発光素子２２には、上記第１区間Ｋ１のドライバ３２のオン状態と第２区間Ｋ２のドライバ３２のオン状態とに対応する発光パルスである駆動電圧が印加されるので、その発光素子２２は上記発光データＤが示す、第１区間Ｋ１の階調「３３」と第２区間ｋ２の階調「４」の和である階調「３７」に対応するデューティ比で駆動され、その発光データＤが示す階調「３７」に対応する輝度で発光させられる。
【００３３】
図７は、表示制御装置２６の制御機能の要部を説明するためのフローチャートである。図７において、タイミング制御手段６０に対応するステップＳ１( 以下、ステップを省略する) およびＳ２では、一定時間幅の第１ＢＫ信号ＳＢ１が出力されるとともに、その第１ＢＫ信号ＳＢ１の発生中に第１のＬＡＴ信号が出力される( 図６のｔ1 時点乃至ｔ2 時点) 。次いで、グリッド切換手段６２に対応するＳ３では、第１区間Ｋ１において発光素子２２を発光させるためのグリッドに制御電圧が印加される。続いて、第１区間発光制御工程或いは前記第１区間発光制御手段６８に対応するＳ４において、第１ＧＣＰ信号ＳＧ１が出力され、この第１区間Ｋ１に先立つ前回の発光制御区間の第２区間Ｋ２において第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶された第１ビット群ｂ5 、ｂ1 、ｂ0 が示すパルス幅のドライバ３２の駆動パルス、発光パルスが得られるように第１スキャンが行われる( 図６のｔ3 時点乃至ｔ10時点) 。
【００３４】
上記Ｓ４と同時進行的に、表示データ供給工程或いは前記表示データ供給手段６４に対応するＳ５においては、上記第１区間Ｋ１において、次の発光制御区間Ｋ２において使用される表示データＤである第２ビット群ｂ４、ｂ３、ｂ２が第１入力端子３６、第２入力端子３８、第３入力端子４０に供給され、第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶されるようにする。上記第２ビット群ｂ４、ｂ３、ｂ２の供給は、図６の第１区間Ｋ１内すなわちｔ3 時点とｔ10時点との間の第１表示データ供給区間ＴＤ１において実行される。
【００３５】
このようにして第１区間Ｋ１が終了すると、タイミング制御手段６０に対応するステップＳ６およびＳ７では、一定時間幅の第２ＢＫ信号ＳＢ２が出力されるとともに、その第２ＢＫ信号ＳＢ２の発生中に第２のＬＡＴ信号が出力される( 図６のｔ10 時点乃至ｔ11時点) 。そして、第２区間発光制御工程或いは前記第２区間発光制御手段７０に対応するＳ８では、第２区間Ｋ２において、第２ＧＣＰ信号ＳＧ２が出力され、上記第１区間において第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶された発光データＤのうちの第２ビット群ｂ４、ｂ３、ｂ２が示すパルス幅のドライバ３２の駆動パルス、発光パルスが得られるように第２スキャンが行われる( 図６のｔ12時点乃至ｔ19時点) 。そして、上記Ｓ８と同時進行的に、表示データ供給工程或いは前記表示データ供給手段６４に対応するＳ９においては、上記第２区間Ｋ２において、次の第１区間Ｋ１において使用される表示データＤである第１ビット群ｂ５、ｂ１、ｂ０が第１入力端子３６、第２入力端子３８、第３入力端子４０に供給され、第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶されるようにする。この第１ビット群ｂ５、ｂ１、ｂ０の供給は、図６の第２区間Ｋ２内すなわちｔ12時点とｔ19時点との間の第２表示データ供給区間ＴＤ２において実行される。ここで、たとえば、蛍光表示管１２の縦方向の発光素子２２の数を６４個( ドット）であるとすると、発光素子２２の１個当たりの輝度を示すために３ビット必要であるので、発光素子２２の縦１列当たり合計４９２ビットの表示データが第１区間Ｋ１内或いは第２区間Ｋ２内において供給される。
【００３６】
上述のように、本実施例によれば、入力端子３６、３８、４０の数に対応する３ビットで表される階調数「８」よりも多い階調「６４」を表す表示データＤが第１ビット群ｂ5 、ｂ1 、ｂ0 と第２ビット群ｂ４、ｂ３、ｂ２とに分割されて第１入力端子３６、第２入力端子３８、第３入力端子４０に交互に供給され、多数の発光素子のうちの所定の発光素子２２に繰り返し割り当てられる発光制御区間内に設定された第１区間Ｋ１において、第２区間Ｋ２で記憶された第１ビット群ｂ5 、ｂ1 、ｂ0 の表示データに対応する輝度階調で所定の発光素子２２を発光させ、さらに、その第１区間Ｋ１に続く第２区間Ｋ２において、その第１区間Ｋ１で記憶された第２ビット群ｂ４、ｂ３、ｂ２の表示データに対応する輝度階調でその所定の発光素子２２を発光させることから、上記表示データＤの階調数を示すビット数よりも少ない数の入力端子３６、３８、４０およびそれに続く並列信号処理回路( 第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６、および第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２）とを含む表示駆動制御回路３０でよいので、階調数が増加しても表示駆動制御回路３０を小型且つ安価なものとすることができる。
【００３７】
また、本実施例によれば、第１区間Ｋ１において輝度階調を制御する第１ビット群ｂ5 、ｂ1 、ｂ0 は表示データＤを構成する複数のビットのうちの最上位ビットｂ5 および最下位ビットｂ0 を含んで構成され、第２区間Ｋ２において輝度階調を制御する第２ビット群ｂ４、ｂ３、ｂ２は表示データＤを構成する複数のビットのうち第１ビット群を構成するビットｂ5 、ｂ1 、ｂ0 に挟まれた中間位の複数ビットｂ４、ｂ３、ｂ２を含んで構成されることから、第２区間Ｋ２は、第２ビット群ｂ４、ｂ３、ｂ２が表示データＤを構成する複数のビットのうちの下位ビット群ｂ２、ｂ1 、ｂ0 で構成される場合に比較して、時間が長くなって第１区間Ｋ１の長さに近づくので、画像表示装置１０の輝度を低下させたり、その第２区間Ｋ２を表示させるための表示データＤを供給するためにクロックを高い周波数としたりする必要がなく、一層、表示駆動制御回路３０を小型且つ安価なものとすることができる。
【００３８】
因みに、表示駆動制御回路３０において、表示データＤが上位ビット群ｂ5 、ｂ４、ｂ３と下位ビット群ｂ２、ｂ1 、ｂ0 とに２分割されて第１入力端子３６、第２入力端子３８、第３入力端子４０へ交互に入力されるように構成されている場合は、輝度階調を表現するために下位ビット群ｂ２、ｂ1 、ｂ0 が表す輝度階調幅は小さくなることから、輝度階調表示制御に関しては第２ＢＫ信号ＳＢ２と第１ＢＫ信号ＳＢ１との間の第２区間Ｋ２が６４階調で表示周期の１／８と短くなる一方で、その第２区間Ｋ２内に下位ビット群ｂ２、ｂ1 、ｂ0 を第１入力端子３６、第２入力端子３８、第３入力端子４０を経て第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に順次記憶されるように供給しようとすると、比較的長い図６に示す第２表示データ供給区間ＴＤ２と同様の期間を必要とする。しかし、クロック等を高い周波数の置換しない限りその第２表示データ供給区間ＴＤ２は上記第２ＢＫ信号ＳＢ２と第１ＢＫ信号ＳＢ１との間の時間幅よりも大きくなることから、図８に示すように、下位ビット群ｂ２、ｂ1 、ｂ0 を供給するための付加期間ＴＦを第２区間Ｋ２に続けて設けて第２表示データ供給区間ＴＤ２を確保する必要があった。この付加期間ＴＦは、上位ビット群ｂ５、ｂ４、ｂ３を第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６へ供給するための期間であって蛍光表示管１２の発光に何ら寄与するものではないので、発光素子２２の発光デューティを低下させ、蛍光表示管１２の輝度を低下させていたのである。
【００３９】
また、本実施例によれば、(a) 第１区間発光制御手段６８は、第１区間Ｋ１内において時間経過とともに段階的に減少するタイミングを表す第１ＧＣＰ信号ＳＧ１を出力するものであり、(b) 第２区間発光制御手段７０は、第２区間Ｋ２内において時間経過とともに段階的に減少するタイミングを表す第２ＧＣＰ信号ＳＧ２を出力するものであり、(c) 表示駆動制御回路３０は、第１区間Ｋ１内において第１ＧＣＰ信号ＳＧ１が示す減少段階番号と第１ビット群ｂ5 、ｂ1 、ｂ0 とを比較してその第１ＧＣＰ信号ＳＧ１が示す減少段階番号がその第１ビット群ｂ5 、ｂ1 、ｂ0 が示す値以下となると比較信号を出力するとともに、第２区間Ｋ２において第２ＧＣＰ信号ＳＧ２が示す減少段階番号と第２ビット群ｂ４、ｂ３、ｂ２とを比較してその第２ＧＣＰ信号ＳＧ２が示す減少段階番号がその第２ビット群ｂ４、ｂ３、ｂ２が示す値以下となると比較信号を出力する発光パルス幅制御回路５６と、その発光パルス幅制御回路５６からの比較信号の出力に応答して発光素子２２を点灯させる発光パルスを出力するドライバ( 駆動回路) ３２とを、備えるものである。このため、第１区間Ｋ１において比較信号が出力されてからその第１区間Ｋ１が終了するまでの間と、第２区間Ｋ２において比較信号が出力されてからその第２区間２が終了するまでの間とが加えられた区間が、発光素子２２の点灯区間となるので、表示データＤが示す階調数の表示が得られる。
【００４０】
また、本実施例によれば、(a) 多数配列された発光素子２２は、蛍光表示管１２の陽極上に設けられてその蛍光表示管１２のカソードから発生し且つ複数の制御グリッドＧｎのいずれかを通して加速された電子が衝突させられることにより発光する蛍光体であり、(b) 所定の発光素子２２に割り当てられた発光制御区間は、制御グリッドＧｎのうち所定の発光素子２２を覆う制御グリッドＧに加速電圧が印加される区間であり、(c) 複数の制御グリッドＧｎに制御電圧パルスを順次且つ繰り返し印加して多数配列された発光素子２２のうちの発光可能な発光素子２２を順次選択するグリッド切換手段６２をさらに含むものである。このため、蛍光表示管１２の蛍光体が、表示データＤの階調数を示すビット数よりも少ない数の第１入力端子３６、第２入力端子３８、第３入力端子４０およびそれに続く並列信号処理回路( 第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６、および第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２）とを含む表示駆動制御回路３０を用いて、その表示データＤの階調数で表示される。
【００４１】
また、本実施例によれば、グリッド切換手段６２は、第１区間Ｋ１とそれに続く第２区間Ｋ２とに対応する時間幅の１つの制御電圧パルスを複数の制御グリッドＧｎに順次且つ繰り返し印加するものであることから、発光素子２２が、表示データＤの階調数を示すビット数よりも少ない数の第１入力端子３６、第２入力端子３８、第３入力端子４０およびそれに続く並列信号処理回路( 第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６、および第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２）とを含む表示駆動制御回路３０を用いて、表示データＤの階調数で表示される。
【００４２】
以上、本発明を図面を参照して詳細に説明したが、本発明はの他の態様でも実施できる。
【００４３】
たとえば、前述の実施例では、１回のグリッドスキャン内において所定の発光素子２２を発光させるための１単位のグリッドに制御電圧が印加される発光制御区間において、表示データＤの第１ビット群ｂ5 、ｂ1 、ｂ0 が示す階調に対応する発光パルスを発生させる第１スキャンを行う第１区間Ｋ１と、表示データＤの第２ビット群ｂ４、ｂ３、ｂ２が示す階調に対応する発光パルスを発生させる第２スキャンを行う第２区間Ｋ２とが設けられていたが、上位スキャンを行う第１区間Ｋ２が１画面分実行された後、下位スキャンを行う第２区間Ｋ２が１画面分実行されるようにしてもよい。
【００４４】
また、前述の実施例では、１つの発光制御区間においては図６に示されるように第１区間Ｋ１の後に続いて第２区間Ｋ２が設けられていたが、第２区間Ｋ２の後に続いて第１区間Ｋ１が設けられていてもよい。
【００４５】
また、前述の実施例では、６４階調を表示するための表示データＤが３ビット構成の第１ビット群ｂ5 、ｂ1 、ｂ0 と３ビット構成の第２ビット群ｂ４、ｂ３、ｂ２とに分割される例が示されていたが、たとえば、１２８段階の階調を表示するための表示データＤが３ビット構成の第１ビット群ｂ６、ｂ1 、ｂ0 と４ビット構成の第２ビット群ｂ５、ｂ４、ｂ３、ｂ２とに分割されてもよい。表示データＤとして機能するビットは第１ビット群と第２ビット群とは必ずしも同じビット数でなくてもよい。
【００４６】
また、前述の実施例では、表示データＤが、その表示データＤを構成するビット列ｂ5 、ｂ４、ｂ３、ｂ２、ｂ1 、ｂ0 の順のうちの最上位ビットｂ5 および最下位ビットｂ0 を含む３ビット構成の第１ビット群ｂ5 、ｂ1 、ｂ0 と、最上位ビットおよび最下位ビットの中間ビットを含む第２ビット群ｂ４、ｂ３、ｂ２とに分割されていたが、第１ビット群はｂ5 、ｂ２、ｂ0 から構成され、第２ビット群はｂ４、ｂ３、ｂ１から構成されてもよいし、第１ビット群はｂ5 、ｂ３、ｂ0 から構成され、第２ビット群はｂ４、ｂ２、ｂ１から構成されてもよい。要するに、第１ビット群は第１区間Ｋ１内において第１表示データ供給区間ＴＤ１を確保でき、第２ビット群は第２区間Ｋ２内において第２表示データ供給区間ＴＤ２を確保できるビット構成であればよい。このため、表示データＤは、それを構成するビット列のうち連続しない順位の複数のビットを含む第１ビット群と、その表示データを構成するビット列のうちその第１ビット群を構成するビットを除く複数ビットを含む第２ビット群とに２分割されればよい。
【００４７】
また、前述の実施例では、蛍光表示管１２が画像表示器として画像表示装置１０に備えられた例が示されていたが、基板の一面に多数のＬＥＤチップが配列されてそれらが単純マトリックス駆動で画像表示されるＬＥＤ画像表示装置であってもよい。また、画像表示器として、単純マトリックス駆動で画像表示されるＬＣＤ画像表示装置であってもよい。
【００４８】
また、前述の実施例では、第１区間発光制御手段６８が第１区間Ｋ１内において時間経過とともに段階的に減少する第１ＧＣＰ信号ＳＧ１を出力し、第２区間発光制御手段７０が第２区間Ｋ２内において時間経過とともに段階的に減少する第２ＧＣＰ信号ＳＧ２を出力するとともに、発光パルス幅制御回路５６が、第１区間Ｋ１内において、上記時間経過とともに段階的に減少する第１ＧＣＰ信号ＳＧ１と前記第１ビット群ｂ5 、ｂ1 、ｂ0 とを比較してその第１ＧＣＰ信号ＳＧ１がその第１ビット群ｂ5 、ｂ1 、ｂ0 が示す値以下となると比較信号を出力し、第２区間Ｋ２内において、上記時間経過とともに段階的に減少する第２ＧＣＰ信号ＳＧ２と前記第２ビット群ｂ４、ｂ３、ｂ２とを比較してその第２ＧＣＰ信号ＳＧ２がその第２ビット群ｂ４、ｂ３、ｂ２が示す値以下となると比較信号を出力していた。しかし、第１区間発光制御手段６８が第１区間Ｋ１内において時間経過とともに段階的に増加する第１ＧＣＰ信号ＳＧ１を出力し、第２区間発光制御手段７０が第２区間Ｋ２内において時間経過とともに段階的に増加する第２ＧＣＰ信号ＳＧ２を出力するとともに、発光パルス幅制御回路５６が、第１区間Ｋ１内において、上記時間経過とともに段階的に増加する第１ＧＣＰ信号ＳＧ１と前記第１ビット群ｂ5 、ｂ1 、ｂ0 とを比較してその第１ＧＣＰ信号ＳＧ１がその第１ビット群ｂ5 、ｂ1 、ｂ0 が示す値を超えると比較信号を出力し、第２区間Ｋ２内において、上記時間経過とともに段階的に増加する第２ＧＣＰ信号ＳＧ２と前記第２ビット群ｂ４、ｂ３、ｂ２とを比較してその第２ＧＣＰ信号ＳＧ２がその第２ビット群ｂ４、ｂ３、ｂ２が示す値を超えると比較信号を出力するものであってもよい。この場合には、ドライバ( 駆動回路) ３２はその比較信号の出力に応答して発光素子２２を消灯させることにより、第１区間Ｋ１においてその第１区間Ｋ１の開始から比較信号が出力されるまでの間と、第２区間Ｋ２においてその第２区間Ｋ１の開始から比較信号が出力されるまでの間とが加えられた区間が、前記発光素子の点灯区間となるので、表示データが示す階調数の表示が得られる。
【００４９】
なお、上述したのはあくまでも本発明の一実施例であり、本発明はその主旨を逸脱しない範囲で種々変更を加え得るものである。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施例の画像表示装置の構成を概略説明する図である。
【図２】図１の実施例の画像表示装置に備えられた蛍光表示管内の構成を説明する図である。
【図３】図１の実施例の画像表示装置に備えられた表示駆動制御回路の構成を説明する回路図である。
【図４】図３の表示データ供給手段の回路構成例を説明する回路図である。
【図５】図３のタイミング制御手段の一部および発光制御手段の回路構成例を説明する回路図である。
【図６】図１の実施例の画像表示装置に備えられた表示駆動制御回路および表示制御装置の機能および作動を説明するタイムチャートである。
【図７】図１の実施例の画像表示装置に備えられた表示制御装置の作動の要部を説明するフローチャートである。
【図８】表示データが上位ビットで構成された上位ビット群と下位ビットで構成された下位ビット群とに分割された場合における、表示駆動制御回路および表示制御装置の機能および作動を説明するタイムチャートであり、図６に相当する図である。
【符号の説明】
【００５１】
１０：画像表示
１２：蛍光表示管( 画像表示器)
２２：発光素子( 発光体、画素）
３０：表示駆動制御回路
３６：第１入力端子、３８：第２入力端子、４０：第３入力端子( 入力端子）
４２：第１シフトレジスタ( 並列信号処理回路)
４４：第２シフトレジスタ( 並列信号処理回路)
４６：第３シフトレジスタ( 並列信号処理回路)
４８：第１ラッチ回路( 並列信号処理回路)
５０：第２ラッチ回路( 並列信号処理回路)
５２：第３ラッチ回路( 並列信号処理回路)
６０：タイミング制御手段
６２：グリッド切換手段
６４：表示データ供給手段
６８：第１区間発光制御手段
７０：第２区間発光制御手段
Ｄ：表示データ
Ｋ１：第１区間
Ｋ２：第２区間
ＴＤ１：第１表示データ供給区間
ＴＤ２：第２表示データ供給区間
【特許請求の範囲】
【請求項１】
多数の画素をそれぞれ構成するために一面に多数配列された発光体と、該発光体を発光させるために供給される表示データが入力される複数の入力端子および該入力端子に対応する並列信号処理回路を有して該表示データが示す輝度階調に対応した時間割合で該発光体を駆動する表示駆動制御回路とを備え、該表示データが示す輝度階調を有する画像を表示する画像表示方法であって、
前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを、該表示データを構成するビット列のうち連続しない順位の複数のビットを含む第１ビット群と、該表示データを構成するビット列のうち該第１ビット群を構成するビットを除く複数ビットを含む第２ビット群とに２分割して前記入力端子に交互に供給し、
前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第１区間において、前記表示データの第１ビット群に対応する輝度階調で該所定の発光体を発光させ、
前記発光制御区間内において前記第１区間に続いて設定された第２区間において、前記表示データの第２ビット群に対応する輝度階調で該所定の発光体を発光させる
ことを特徴とする画像表示方法。
【請求項２】
多数の画素をそれぞれ構成するために一面に多数配列された発光体と、該発光体を発光させるために供給される表示データが入力される複数の入力端子および該入力端子に対応する並列信号処理回路を有して該表示データが示す輝度階調に対応した時間割合で該発光体を駆動する表示駆動制御回路とを備え、該表示データが示す輝度階調を有する画像を表示する画像表示装置であって、
前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを、該表示データを構成するビット列のうち連続しない順位の複数のビットを含む第１ビット群と、該表示データを構成するビット列のうち該第１ビット群を構成するビットを除く複数ビットを含む第２ビット群とに２分割して前記入力端子に交互に供給する表示データ供給手段と、
前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第１区間において、前記第１ビット群の表示データに対応する輝度階調で該所定の発光体を発光させる第１区間発光制御手段と、
前記発光制御区間内において前記第１区間に続いて設定された第２区間において、前記第２ビット群の表示データに対応する輝度階調で該所定の発光体を発光させる第２区間発光制御手段と
を、含むことを特徴とする画像表示装置。
【請求項３】
前記第１ビット群は表示データの最上位ビットおよび最下位ビットを含むものであり、前記第２ビット群は、該第１ビット群を構成するビットに挟まれた中間位の複数ビットを含むものである請求項２の画像表示装置。
【請求項４】
前記第１区間発光制御手段は、前記第１区間内において時間経過とともに段階的に減少するタイミングを表す第１ＧＣＰ信号を出力するものであり、
前記第２区間発光制御手段は、前記第２区間内において時間経過とともに段階的に減少するタイミングを表す第２ＧＣＰ信号を出力するものであり、
前記表示駆動制御回路は、前記第１区間内において前記第１ＧＣＰ信号と前記第１ビット群とを比較して該第１ＧＣＰ信号が該第１ビット群が示す値以下となると比較信号を出力するとともに、前記第２区間において前記第２ＧＣＰ信号と前記第２ビット群とを比較して該第２ＧＣＰ信号が該第２ビット群が示す値以下となると比較信号を出力する発光パルス幅制御回路と、該発光パルス幅制御回路の比較信号の出力に応答して前記発光素子を点灯させる駆動回路とを、備える
ことを特徴とする請求項２または３の画像表示装置。
【請求項５】
前記第１区間発光制御手段は、前記第１区間内において時間経過とともに段階的に増加するタイミングを表す第１ＧＣＰ信号を出力するものであり、
前記第２区間発光制御手段は、前記第２区間内において時間経過とともに段階的に増加するタイミングを表す第２ＧＣＰ信号を出力するものであり、
前記表示駆動制御回路は、前記第１区間内において前記第１ＧＣＰ信号と前記第１ビット群とを比較して該第１ＧＣＰ信号が該第１ビット群が示す値を超えると比較信号を出力するとともに、前記第２区間において前記第２ＧＣＰ信号と前記第２ビット群とを比較して該第２ＧＣＰ信号が該第２ビット群が示す値を超えると比較信号を出力する発光パルス幅制御回路と、該発光パルス幅制御回路の比較信号の出力に応答して前記発光素子を消灯させる駆動回路とを、備える
ことを特徴とする請求項２または３の画像表示装置。
【請求項６】
前記多数配列された発光体は、蛍光表示管の陽極上に設けられて該蛍光表示管のカソードから発生し且つ複数の制御グリッドのいずれかを通して加速された電子が衝突させられることにより発光する蛍光体であり、
前記所定の発光体に割り当てられた発光制御区間は、前記制御グリッドのうち該所定の発光体を覆う制御グリッドに加速電圧が印加される区間であり、
前記複数の制御グリッドに制御電圧パルスを順次且つ繰り返し印加して前記多数配列された発光体のうちの発光可能な発光体を順次選択するグリッド切換手段を、さらに含むことを特徴とする請求項２乃至５のいずれか１の画像表示装置。
【請求項７】
前記グリッド切換手段は、前記第１区間とそれに続く第２区間とに対応する時間幅の１つの制御電圧パルスを前記複数の制御グリッドに順次且つ繰り返し印加するものであることを特徴とする請求項６の画像表示装置。
【請求項８】
前記グリッド切換手段は、前記第１区間に対応する時間幅の第１制御電圧パルスを前記複数の制御グリッドに順次印加し、それに続いて前記第２区間に対応する時間幅の第２制御電圧パルスを前記複数の制御グリッドに順次印加することを、繰り返し行うものであることを特徴とする請求項６の画像表示装置。
【請求項１】
多数の画素をそれぞれ構成するために一面に多数配列された発光体と、該発光体を発光させるために供給される表示データが入力される複数の入力端子および該入力端子に対応する並列信号処理回路を有して該表示データが示す輝度階調に対応した時間割合で該発光体を駆動する表示駆動制御回路とを備え、該表示データが示す輝度階調を有する画像を表示する画像表示方法であって、
前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを、該表示データを構成するビット列のうち連続しない順位の複数のビットを含む第１ビット群と、該表示データを構成するビット列のうち該第１ビット群を構成するビットを除く複数ビットを含む第２ビット群とに２分割して前記入力端子に交互に供給し、
前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第１区間において、前記表示データの第１ビット群に対応する輝度階調で該所定の発光体を発光させ、
前記発光制御区間内において前記第１区間に続いて設定された第２区間において、前記表示データの第２ビット群に対応する輝度階調で該所定の発光体を発光させる
ことを特徴とする画像表示方法。
【請求項２】
多数の画素をそれぞれ構成するために一面に多数配列された発光体と、該発光体を発光させるために供給される表示データが入力される複数の入力端子および該入力端子に対応する並列信号処理回路を有して該表示データが示す輝度階調に対応した時間割合で該発光体を駆動する表示駆動制御回路とを備え、該表示データが示す輝度階調を有する画像を表示する画像表示装置であって、
前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを、該表示データを構成するビット列のうち連続しない順位の複数のビットを含む第１ビット群と、該表示データを構成するビット列のうち該第１ビット群を構成するビットを除く複数ビットを含む第２ビット群とに２分割して前記入力端子に交互に供給する表示データ供給手段と、
前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第１区間において、前記第１ビット群の表示データに対応する輝度階調で該所定の発光体を発光させる第１区間発光制御手段と、
前記発光制御区間内において前記第１区間に続いて設定された第２区間において、前記第２ビット群の表示データに対応する輝度階調で該所定の発光体を発光させる第２区間発光制御手段と
を、含むことを特徴とする画像表示装置。
【請求項３】
前記第１ビット群は表示データの最上位ビットおよび最下位ビットを含むものであり、前記第２ビット群は、該第１ビット群を構成するビットに挟まれた中間位の複数ビットを含むものである請求項２の画像表示装置。
【請求項４】
前記第１区間発光制御手段は、前記第１区間内において時間経過とともに段階的に減少するタイミングを表す第１ＧＣＰ信号を出力するものであり、
前記第２区間発光制御手段は、前記第２区間内において時間経過とともに段階的に減少するタイミングを表す第２ＧＣＰ信号を出力するものであり、
前記表示駆動制御回路は、前記第１区間内において前記第１ＧＣＰ信号と前記第１ビット群とを比較して該第１ＧＣＰ信号が該第１ビット群が示す値以下となると比較信号を出力するとともに、前記第２区間において前記第２ＧＣＰ信号と前記第２ビット群とを比較して該第２ＧＣＰ信号が該第２ビット群が示す値以下となると比較信号を出力する発光パルス幅制御回路と、該発光パルス幅制御回路の比較信号の出力に応答して前記発光素子を点灯させる駆動回路とを、備える
ことを特徴とする請求項２または３の画像表示装置。
【請求項５】
前記第１区間発光制御手段は、前記第１区間内において時間経過とともに段階的に増加するタイミングを表す第１ＧＣＰ信号を出力するものであり、
前記第２区間発光制御手段は、前記第２区間内において時間経過とともに段階的に増加するタイミングを表す第２ＧＣＰ信号を出力するものであり、
前記表示駆動制御回路は、前記第１区間内において前記第１ＧＣＰ信号と前記第１ビット群とを比較して該第１ＧＣＰ信号が該第１ビット群が示す値を超えると比較信号を出力するとともに、前記第２区間において前記第２ＧＣＰ信号と前記第２ビット群とを比較して該第２ＧＣＰ信号が該第２ビット群が示す値を超えると比較信号を出力する発光パルス幅制御回路と、該発光パルス幅制御回路の比較信号の出力に応答して前記発光素子を消灯させる駆動回路とを、備える
ことを特徴とする請求項２または３の画像表示装置。
【請求項６】
前記多数配列された発光体は、蛍光表示管の陽極上に設けられて該蛍光表示管のカソードから発生し且つ複数の制御グリッドのいずれかを通して加速された電子が衝突させられることにより発光する蛍光体であり、
前記所定の発光体に割り当てられた発光制御区間は、前記制御グリッドのうち該所定の発光体を覆う制御グリッドに加速電圧が印加される区間であり、
前記複数の制御グリッドに制御電圧パルスを順次且つ繰り返し印加して前記多数配列された発光体のうちの発光可能な発光体を順次選択するグリッド切換手段を、さらに含むことを特徴とする請求項２乃至５のいずれか１の画像表示装置。
【請求項７】
前記グリッド切換手段は、前記第１区間とそれに続く第２区間とに対応する時間幅の１つの制御電圧パルスを前記複数の制御グリッドに順次且つ繰り返し印加するものであることを特徴とする請求項６の画像表示装置。
【請求項８】
前記グリッド切換手段は、前記第１区間に対応する時間幅の第１制御電圧パルスを前記複数の制御グリッドに順次印加し、それに続いて前記第２区間に対応する時間幅の第２制御電圧パルスを前記複数の制御グリッドに順次印加することを、繰り返し行うものであることを特徴とする請求項６の画像表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−１８０９２８（Ｐ２００９−１８０９２８Ａ）
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願番号】特願２００８−１９７５７（Ｐ２００８−１９７５７）
【出願日】平成２０年１月３０日（２００８．１．３０）
【出願人】（０００００４２９３）株式会社ノリタケカンパニーリミテド (449)
【出願人】（０００１１７９４０）ノリタケ伊勢電子株式会社 (38)
【Ｆターム（参考）】
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願日】平成２０年１月３０日（２００８．１．３０）
【出願人】（０００００４２９３）株式会社ノリタケカンパニーリミテド (449)
【出願人】（０００１１７９４０）ノリタケ伊勢電子株式会社 (38)
【Ｆターム（参考）】
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