画素回路、および表示装置
【課題】画素回路の素子数をより低減しつつ、高画質化を図ることが可能な、画素回路および表示装置を提供する。
【解決手段】第１電源電圧を供給する電源にカソードが接続される発光素子と、データ線に第１端子が接続される第１トランジスタと、第１トランジスタのゲート端子と第２端子の間に接続され第１走査信号に基づいて導通する第２トランジスタと、第１トランジスタの第２端子と発光素子のアノードの間に接続され発光制御信号に基づいて導通する第３トランジスタと、第１トランジスタのゲート端子と初期化電源の間に接続され第２走査信号に基づいて導通する第４トランジスタと、固定電位の電圧を供給する電源と第１トランジスタのゲート端子の間に接続される容量素子とを備え、１フレーム期間における非発光期間にはデータ信号がデータ線に印加され、発光期間には第１電源電圧よりも電位が高い第２電源電圧がデータ線に印加される、画素回路が提供される。
【解決手段】第１電源電圧を供給する電源にカソードが接続される発光素子と、データ線に第１端子が接続される第１トランジスタと、第１トランジスタのゲート端子と第２端子の間に接続され第１走査信号に基づいて導通する第２トランジスタと、第１トランジスタの第２端子と発光素子のアノードの間に接続され発光制御信号に基づいて導通する第３トランジスタと、第１トランジスタのゲート端子と初期化電源の間に接続され第２走査信号に基づいて導通する第４トランジスタと、固定電位の電圧を供給する電源と第１トランジスタのゲート端子の間に接続される容量素子とを備え、１フレーム期間における非発光期間にはデータ信号がデータ線に印加され、発光期間には第１電源電圧よりも電位が高い第２電源電圧がデータ線に印加される、画素回路が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素回路、および表示装置に関する。
【背景技術】
【０００２】
近年、ＣＲＴディスプレイ（Cathode Ray Tube display）に替わる表示装置として、有機ＥＬディスプレイ（organic ElectroLuminescence display。または、ＯＬＥＤディスプレイ（Organic Light Emitting Diode display）ともよばれる。）、ＦＥＤ（Field Emission Display。電界放出ディスプレイ）、液晶ディスプレイ（Liquid Crystal Display。ＬＣＤ）、プラズマディスプレイ（Plasma Display Panel。ＰＤＰ）など様々な表示装置が開発されている。
【０００３】
上記のような様々な表示装置のうち、有機ＥＬディスプレイは、エレクトロルミネッセンス現象（ElectroLuminescence）を利用した自発光型の表示装置である。有機ＥＬディスプレイは、例えば、普及が進んでいる液晶ディスプレイのように別途の光源を必要とする表示装置と比較すると、動画特性、視野角特性、色再現性などが優れていることから、次世代の表示装置として特に注目されている。ここで、エレクトロルミネッセンス現象とは、物質（有機ＥＬ素子）の電子状態が、電界によって基底状態（ground state）から励起状態（excited state）へ変化し、不安定な励起状態から安定した基底状態へと戻るときに、差分のエネルギーが光として放出される現象である。
【０００４】
また、発光素子として有機ＥＬ素子を備える表示装置において高画質化を図るための技術も開発されている。各画素を構成する駆動トランジスタの特性のばらつきを補償することによって、高画質化を図る技術としては、例えば、特許文献１に記載の技術が挙げられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２７６７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
有機ＥＬ素子を備える表示装置（以下、単に「表示装置」と示す。）の表示パネル（例えば、アクティブマトリクス型の表示パネル）を、例えば低温ポリシリコン（Low-temperature Poly。ＬＴＰＳ）などで形成した場合には、各画素を構成する薄膜トランジスタ（Thin Film Transistor。以下、単に「トランジスタ」と示す場合がある。）の特性にばらつきが生じうる。ここで、有機ＥＬ素子は、有機ＥＬ素子に流れる電流量によって発光輝度が変化する。よって、各画素を構成するトランジスタに特性のばらつきが生じている場合には、画素ごとに有機ＥＬ素子に流れる電流量が異なることとなり、その結果、表示される画像に表示ムラが生じる。したがって、表示品質の低下を防止してより高画質化を図るためには、各画素を構成するトランジスタの特性のばらつきを補償することが望ましい。
【０００７】
ここで、トランジスタの特性のばらつきを補償する方法としては、例えば、画素の内部でトランジスタの特性のばらつきを補償する方法（内部補正方式）と、画素の外部の回路で補正データを生成することによってトランジスタの特性のばらつきを補償する方法（外部補正方式）とが挙げられる。例えば携帯電話やスマートフォンなどのような可搬型の装置に適用される表示デバイス（いわゆる、中小型の表示パネル）では、例えば、コスト低減や、回路面積削減の要求などにより、内部補正方式が主流となっている。
【０００８】
内部補正方式を適用する場合には、例えば特許文献１に示す従来の画素のように、画素内に、複数のトランジスタと容量素子（容量）とを形成する必要がある（以下、画素を構成する回路を「画素回路」と示す。）。しかしながら、画素回路を構成するトランジスタ数の増加は、例えば、表示パネルの開口率を低下させる要因となる可能性がある。また、今後、表示パネルの解像度は、ＨＤ（High Definition）解像度、そして４Ｋ解像度、８Ｋ解像度、…などへと向上していくことが想定されることから、画素回路を構成するトランジスタ数の増加は、表示パネルの高精細化を実現する上での障害となりうる。
【０００９】
したがって、素子数がより低減された画素回路（すなわち、より簡略化された画素回路）が望まれている。
【００１０】
本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることが可能な、新規かつ改良された画素回路、および表示装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明のある観点によれば、第１電源電圧を供給する第１電源にカソードが接続される発光素子と、データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、上記第１トランジスタのゲート端子と、上記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、上記第１トランジスタの第２端子と、上記発光素子のアノードとの間に接続され、ゲート端子に印加される発光制御信号に基づいて選択的に導通する第３トランジスタと、上記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が上記第１トランジスタのゲート端子に接続される容量素子と、を備え、１フレーム期間における、上記発光素子を発光させない非発光期間には、データ信号が上記データ線に印加され、上記１フレーム期間における、上記発光素子を上記データ信号に対応して発光させる発光期間には、上記第１電源電圧よりも電位が高い第２電源電圧が上記データ線に印加される、画素回路が提供される。
【００１２】
かかる構成によって、４つのトランジスタと１つの容量素子とで画素回路を構成しつつ、駆動トランジスタの役目を果たす第１トランジスタの閾値電圧のばらつきを補償することが可能となる。よって、かかる構成によって、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。
【００１３】
また、上記非発光期間における第１期間では、上記第４トランジスタが導通して、上記第１トランジスタのゲート端子の電位が上記初期化電源が供給する電圧の電位に初期化され、上記非発光期間における上記第１期間後の第２期間では、上記第２トランジスタが導通して、上記第１トランジスタが導通する電圧の閾値を補正する閾値補正と、上記データ信号に対応する電荷を上記容量素子に蓄積するデータ書き込みとが行われてもよい。
【００１４】
また、上記第３トランジスタは、上記非発光期間では導通せず、上記発光期間に導通してもよい。
【００１５】
また、上記容量素子の上記一端が接続される電源は、上記第２電源電圧を供給する第２電源であってもよい。
【００１６】
また、上記容量素子の上記一端が接続される電源は、上記初期化電源であってもよい。
【００１７】
また、上記目的を達成するために、本発明の他の観点によれば、データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、上記第１トランジスタのゲート端子と、上記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、上記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が上記第１トランジスタのゲート端子に接続される容量素子と、第１レベルの電位の電源電圧または上記第１レベルよりも低い第２レベルの電位の電源電圧を供給する第１電源に、カソードが接続され、上記第１トランジスタの第２端子にアノードが接続される発光素子と、を備え、１フレーム期間における上記発光素子を発光させない非発光期間では、データ信号が上記データ線に印加され、上記第１電源が供給する電源電圧の電位は、上記第１レベルの電位に固定され、上記１フレーム期間における、上記発光素子を上記データ信号に対応して発光させる発光期間では、上記第１レベルの電位の電源電圧が上記データ線に印加され、上記第１電源が供給する電源電圧の電位は、上記第１レベルの電位から上記第２レベルの電位に切り替えられる、画素回路が提供される。
【００１８】
かかる構成によって、３つのトランジスタと１つの容量素子とで画素回路を構成しつつ、駆動トランジスタの役目を果たす第１トランジスタの閾値電圧のばらつきを補償することが可能となる。よって、かかる構成によって、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。
【００１９】
また、上記目的を達成するために、本発明の他の観点によれば、マトリクス状に配置されるデータ線および走査線と、上記データ線および上記走査線の交差箇所にそれぞれ対応づけて配置される、マトリクス状に配置される画素回路とを有する表示部と、上記走査線に走査信号を印加する走査駆動部と、上記データ線にデータ信号を印加するデータ駆動部と、を備え、上記画素回路は、第１電源電圧を供給する第１電源にカソードが接続される発光素子と、上記データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、上記第１トランジスタのゲート端子と、上記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、上記第１トランジスタの第２端子と、上記発光素子のアノードとの間に接続され、ゲート端子に印加される発光制御信号に基づいて選択的に導通する第３トランジスタと、上記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が上記第１トランジスタのゲート端子に接続される容量素子と、を備え、上記データ駆動部は、１フレーム期間における、上記発光素子を発光させない非発光期間には、データ信号を上記データ線に印加し、上記１フレーム期間における、上記発光素子を上記データ信号に対応して発光させる発光期間には、上記第１電源電圧よりも電位が高い第２電源電圧を上記データ線に印加する、表示装置が提供される。
【００２０】
かかる構成によって、表示部を構成する各画素回路を４つのトランジスタと１つの容量素子とで構成しつつ、画素回路それぞれにおいて駆動トランジスタの役目を果たす第１トランジスタの閾値電圧のばらつきを補償することが可能となる。よって、かかる構成によって、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。
【００２１】
また、上記目的を達成するために、本発明の他の観点によれば、マトリクス状に配置されるデータ線および走査線と、上記データ線および上記走査線の交差箇所にそれぞれ対応づけて配置される、マトリクス状に配置される画素回路とを有する表示部と、上記走査線に走査信号を印加する走査駆動部と、上記データ線にデータ信号を印加するデータ駆動部と、を備え、上記画素回路は、上記データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、上記第１トランジスタのゲート端子と、上記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、上記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が上記第１トランジスタのゲート端子に接続される容量素子と、第１レベルの電位の電源電圧または上記第１レベルよりも低い第２レベルの電位の電源電圧を供給する第１電源に、カソードが接続され、上記第１トランジスタの第２端子にアノードが接続される発光素子と、を備え、上記データ駆動部は、１フレーム期間における上記発光素子を発光させない非発光期間には、データ信号を上記データ線に印加し、上記１フレーム期間における、上記発光素子を上記データ信号に対応して発光させる発光期間には、上記第１レベルの電位の電源電圧を上記データ線に印加し、上記第１電源が供給する電源電圧の電位は、上記非発光期間では、上記第１レベルの電位に固定され、上記発光期間では、上記第１レベルの電位から上記第２レベルの電位に切り替えられる、表示装置が提供される。
【００２２】
かかる構成によって、表示部を構成する各画素回路を３つのトランジスタと１つの容量素子とで構成しつつ、画素回路それぞれにおいて駆動トランジスタの役目を果たす第１トランジスタの閾値電圧のばらつきを補償することが可能となる。よって、かかる構成によって、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。
【００２３】
また、上記表示部を構成する上記画素回路それぞれにおける上記非発光期間と、上記表示部を構成する上記画素回路それぞれにおける上記発光期間とは、それぞれ同期してもよい。
【００２４】
また、上記データ駆動部は、立体画像を構成する右目用の画像を示すデータ信号と、上記立体画像を構成する左目用の画像を示すデータ信号とを、１フレーム期間ごとに交互に印加してもよい。
【００２５】
また、上記表示部は、マトリクス状に配置される上記画素回路の各列に対応するデータ線として、第１データ信号が印加される第１データ線と、第２データ信号が印加される第２データ線とを有し、上記画素回路を構成する第１トランジスタの第１端子は、上記第１データ線または上記第２データ線のいずれか一方のデータ線に接続されてもよい。
【００２６】
また、上記表示部を構成する奇数行の画素回路は、上記第１データ線または上記第２データ線のいずれか一方のデータ線に接続され、上記表示部を構成する偶数行の画素回路は、上記第１データ線または上記第２データ線のうちの他方のデータ線に接続されてもよい。
【００２７】
また、上記データ駆動部は、１水平走査期間ごとに、データ信号または上記第１レベルの電位の電源電圧を上記第１データ線に印加し、上記第１データ線へのデータ信号の印加と同期して、上記第２データ線に上記第１レベルの電位の電源電圧を印加し、上記第１データ線への上記第１レベルの電位の電源電圧の印加と同期して、上記第２データ線にデータ信号を印加してもよい。
【００２８】
また、上記データ駆動部は、上記第１データ線へのデータ信号の印加と同期して、上記第２データ線に上記データ信号を印加し、上記第１データ線への上記第１レベルの電位の電源電圧の印加と同期して、上記第２データ線に上記第１レベルの電位の電源電圧を印加してもよい。
【００２９】
また、上記データ駆動部は、切替信号に基づいて、第１駆動モードと第２駆動モードとを切り替え、上記第１駆動モードでは、上記データ駆動部は、上記第１データ線へのデータ信号の印加と同期して、上記第２データ線に上記データ信号を印加し、上記第１データ線への上記第１レベルの電位の電源電圧の印加と同期して、上記第２データ線に上記第１レベルの電位の電源電圧を印加し、上記第２駆動モードでは、上記データ駆動部は、１水平走査期間ごとに、データ信号または上記第１レベルの電位の電源電圧を上記第１データ線に印加し、上記第１データ線へのデータ信号の印加と同期して、上記第２データ線に上記第１レベルの電位の電源電圧を印加し、上記第１データ線への上記第１レベルの電位の電源電圧の印加と同期して、上記第２データ線にデータ信号を印加してもよい。
【発明の効果】
【００３０】
本発明によれば、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係る画素回路の構成の一例を示す説明図である。
【図２】本発明の第１の実施形態に係る画素回路を駆動させる駆動方法の一例を示す説明図である。
【図３】本発明の第１の実施形態の変形例に係る画素回路の構成の一例を示す説明図である。
【図４】本発明の第２の実施形態に係る画素回路の構成の一例を示す説明図である。
【図５】本発明の第２の実施形態に係る画素回路を駆動させる駆動方法の一例を示す説明図である。
【図６】本発明の第１の実施形態に係る表示装置の構成の一例を示す説明図である。
【図７】本発明の実施形態に係る表示装置が第１駆動モードで駆動する場合における利点を説明するための説明図である。
【図８】本発明の第２の実施形態に係る表示装置の構成の一例を説明するための説明図である。
【図９】図８に示す第２の実施形態に係る表示パネルを構成する画素回路の一例を示す説明図である。
【図１０】本発明の第２の実施形態に係る表示装置における画素回路の動作の一例を説明するための説明図である。
【図１１】従来の技術に係る画素回路の構成の一例を示す説明図である。
【図１２】従来の技術に係るトランジスタの特性のばらつきを補償する方法の一例を示す説明図である。
【発明を実施するための形態】
【００３２】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００３３】
（従来の技術に係る画素回路の構成と、トランジスタの特性のばらつきを補償する方法）
本発明の実施形態に係る画素回路の構成、および本発明の実施形態に係る画素回路を備える表示装置の構成について説明する前に、従来の技術に係る画素回路の構成の一例と、従来の技術に係るトランジスタの特性のばらつきを補償する方法の一例について、説明する。
【００３４】
図１１は、従来の技術に係る画素回路の構成の一例を示す説明図であり、また、図１２は、従来の技術に係るトランジスタの特性のばらつきを補償する方法の一例を示す説明図である。ここで、図１２は、図１１に示す画素回路を駆動させる各種信号を、１フレーム期間分示している。
【００３５】
図１１に示す従来の画素回路は、駆動トランジスタの役目を果たすトランジスタＭ１１と、スイッチングトランジスタの役目を果たすトランジスタＭ１２、Ｍ１３、Ｍ１６と、発光制御トランジスタ（エミッショントランジスタ）の役目を果たすトランジスタＭ４、Ｍ５と、容量素子Ｃ１１（蓄積容量）と、発光制御トランジスタＭ１４と直列に接続された発光素子Ｄ１１（有機ＥＬ素子）とを備える。図１１に示すＥＬＶＤＤは、発光期間における発光素子Ｄ１１のアノード側の電圧であり、ＥＬＶＳＳは、発光素子Ｄ１１のカソード側の電圧である。また、トランジスタＭ１６に印加されるＶｉｎｔは、トランジスタＭ１１をある所望の電位に初期化するための初期化電圧である。また、図１１では、トランジスタＭ１１〜Ｍ１６の各トランジスタがＰチャネル型のトランジスタで構成されており、各トランジスタは、ゲート端子に印加される制御信号（走査信号Ｓｃａｎ（ｎ−１）、Ｓｃａｎ（ｎ）、発光制御信号ＥＭ）によって、選択的に導通する。
【００３６】
図１１に示すように、従来の画素回路は、６つのトランジスタと、１つの容量素子から構成される。次に、図１２を参照しつつ、図１１に示す従来の画素回路の動作について説明する。
【００３７】
以下では、（従来の画素回路、および後述する本発明の実施形態に係る画素回路を含む）画素回路を動作させる各種信号が、「ローレベル」と「ハイレベル」の論理レベルを示す電圧信号であるものとして説明する。また、以下では、トランジスタが導通することを“トランジスタがオンする”または“トランジスタがオンとなる”と示し、トランジスタが導通しないことを“トランジスタがオフする”または“トランジスタがオフとなる”と示す場合がある。
【００３８】
従来の画素回路では、期間１において、走査信号Ｓｃａｎ（ｎ−１）がローレベルとなり、トランジスタＭ１６がオンすることによって、トランジスタＭ１１のゲート端子の電位は、電圧Ｖｉｎｔの電位に初期化される。
【００３９】
次に、従来の画素回路では、期間２において、走査信号Ｓｃａｎ（ｎ）がローレベルとなり、トランジスタＭ１２、Ｍ１３がオンする。トランジスタＭ１２、Ｍ１３がオンすることによって、データ信号Ｖｄａｔａが、トランジスタＭ１３、トランジスタＭ１１、およびトランジスタＭ１２を介して、トランジスタＭ１１のゲート端子に印加される。このとき、トランジスタＭ１１とトランジスタＭ１２との接続関係をみると、トランジスタＭ１１のゲート端子とドレイン端子は、ダイオード接続された状態となる。
【００４０】
よって、トランジスタＭ１１のゲート端子には、下記の数式１に示す電圧Ｖｇａｔｅが書き込まれ、当該電圧に対応する電荷が容量素子Ｃ１１に保持される。ここで、数式１に示す“Ｖｇａｔｅ”は、トランジスタＭ１１のゲート端子に書き込まれる（印加される）電圧を示しており、数式１に示す“Ｖｄａｔａ”は、データ信号Ｖｄａｔａが示す電圧を示している。また、数式１に示す“Ｖｔｈ”は、トランジスタＭ１１が導通する（オンする）電圧の閾値を示す、閾値電圧である。
【００４１】
Ｖｇａｔｅ＝Ｖｄａｔａ−Ｖｔｈ
・・・（数式１）
【００４２】
従来の画素回路では、期間３において、トランジスタＭ１２、Ｍ１３がオフとなり、発光制御信号ＥＭがローレベルとなることによって、トランジスタＭ１４、Ｍ１５がオンとなる。このとき、容量素子Ｃ１１の両端の電圧は、トランジスタＭ１（駆動トランジスタ）のゲート端子−ソース端子間の電圧Ｖｇｓと等しくなるので、トランジスタＭ１には、容量素子Ｃ１１に蓄積された電荷に対応する電圧によってバイアスされた電流が、電圧ＥＬＶＤＤを供給する電源からトランジスタＭ１５、トランジスタＭ１１、およびトランジスタＭ１４を通して、発光素子Ｄ１１に流れる。
【００４３】
一般的に、トランジスタＭ１１に流れる電流Ｉは、飽和状態では、例えば下記の数式２で表される。ここで、数式２に示す“β”は、トランジスタＭ１１のサイズなどにより決定される係数であり、数式２に示す“Ｖｇｓ”は、トランジスタＭ１１のゲート端子−ソース端子間の電圧である。また、数式２に示す“Ｖｔｈ”は、トランジスタＭ１１の閾値電圧である。
【００４４】
Ｉ＝β（Ｖｇｓ−Ｖｔｈ）２
・・・（数式２）
【００４５】
また、数式２に示す電圧Ｖｇｓは、下記の数式３で表される。
【００４６】
Ｖｇｓ＝ＥＬＶＤＤ−（Ｖｄａｔａ−Ｖｔｈ）
・・・（数式３）
【００４７】
よって、数式２、数式３より、発光素子Ｄ１１に流れる電流（発光素子Ｄ１１に供給される電流）は、下記の数式４で表される。
【００４８】
Ｉ＝β（ＥＬＶＤＤ−Ｖｄａｔａ＋Ｖｔｈ−Ｖｔｈ）２
＝β（ＥＬＶＤＤ−Ｖｄａｔａ）２
・・・（数式４）
【００４９】
数式４に示すように、トランジスタＭ１１の閾値電圧Ｖｔｈは相殺されている。つまり、発光素子Ｄ１１に流れる電流は、トランジスタＭ１１の閾値電圧Ｖｔｈには依存しない。
【００５０】
よって、図１１に示す従来の画素回路を複数備える従来の表示装置（例えば、従来の画素回路をマトリクス状に備える表示装置）は、各画素回路を構成するトランジスタＭ１１において、閾値電圧Ｖｔｈにばらつきがあったとしても、当該ばらつきに依存せずに、データ信号Ｖｄａｔａのみで発光素子Ｄ１１に流れる電流量を制御することができる。
【００５１】
従来の画素回路では、例えば図１２に示すような各種信号によって、トランジスタＭ１１（駆動トランジスタ）における閾値電圧Ｖｔｈのばらつきが補償される。よって、例えば図１１に示す従来の画素回路を用いることによって、駆動トランジスタの閾値電圧Ｖｔｈのばらつきにより生じうる表示ムラの発生を防止することが可能となるので、従来の表示装置（例えば、アクティブマトリクス方式の有機ＥＬディスプレイ）における表示均一性の向上を図ることができる。したがって、従来の画素回路を用いた従来の表示装置は、高画質化を図ることが可能である。
【００５２】
しかしながら、図１１に示す従来の画素回路は、１つの画素内に、６つのトランジスタを必要とするが、６つのトランジスタを必要とする構成は、ＡＭＯＬＥＤ（Active Matrics Organic Light Emitting Diode）パネルなどの表示パネルの高精細化を図る上では、障害となりうるより具体的には、例えば、同じ表示パネルのサイズでより画素数を増やそうとした場合、１画素あたりの面積はより小さくなるため、例えば、“トランジスタ数が多いことに起因して所定の面積内に画素のレイアウトができない”などの問題が発生しうる。
【００５３】
よって、高画質化を図りつつ、高精細化にも対応するためには、表示装置が備える各画素（表示パネルを構成する各画素）を、従来の画素回路と同様の駆動トランジスタの閾値電圧Ｖｔｈのばらつき補償機能を従来の画素回路よりもより少ないトランジスタ数で実現することが可能な画素回路によって、構成することが望ましい。
【００５４】
（本発明の実施形態に係る画素回路）
以下、従来の画素回路と同様の駆動トランジスタの閾値電圧Ｖｔｈのばらつき補償機能を、従来の画素回路よりもより少ないトランジスタ数で実現することが可能な、本発明の実施形態に係る画素回路の構成について説明する。
【００５５】
なお、以下では、本発明の実施形態に係る画素回路がｐチャネル型のトランジスタのみで構成される場合を例に挙げて、本発明の実施形態に係る画素回路の構成の一例について説明するが、本発明の実施形態に係る画素回路の構成は、上記に限られない。例えば、本発明の実施形態に係る画素回路は、ｎチャネル型のトランジスタのみで構成することができ、また、ｐチャネル型のトランジスタとｎチャネル型のトランジスタとが混在する構成とすることもできる。本発明の実施形態に係る画素回路が、ｎチャネル型のトランジスタのみで構成される場合や、ｐチャネル型のトランジスタとｎチャネル型のトランジスタとが混在する構成である場合には、例えば、後述する画素回路を駆動させる各種信号の信号レベルを、トランジスタの導電型に対応するように変更すればよい。
【００５６】
［１］第１の実施形態に係る画素回路
図１は、本発明の第１の実施形態に係る画素回路の構成の一例を示す説明図であり、また、図２は、本発明の第１の実施形態に係る画素回路を駆動させる駆動方法の一例を示す説明図である。ここで、図２は、図１に示す画素回路を駆動させる各種信号を、１フレーム期間分示している。
【００５７】
第１の実施形態に係る画素回路は、発光素子Ｄ１（有機ＥＬ素子）と、駆動トランジスタの役目を果たすトランジスタＭ１（第１トランジスタ）と、スイッチングトランジスタの役目を果たすトランジスタＭ２（第２トランジスタ）と、発光制御トランジスタ（エミッショントランジスタ）の役目を果たすトランジスタＭ３（第３トランジスタ）と、スイッチングトランジスタの役目を果たすトランジスタＭ４（第４トランジスタ）と、容量素子Ｃ１（蓄積容量）とを備える。
【００５８】
発光素子Ｄ１は、電源電圧ＥＬＶＳＳ（第１電源電圧）を供給する電源（第１電源）にカソードが接続される。ここで、電源電圧ＥＬＶＳＳを供給する電源は、発光素子Ｄ１のカソード側の電源である。
【００５９】
トランジスタＭ１は、データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する。
【００６０】
トランジスタＭ２は、トランジスタＭ１のゲート端子と、トランジスタＭ１の第２端子との間に接続され、ゲート端子に印加される第１走査信号Ｓｃａｎ（ｎ）に基づいて選択的に導通する。
【００６１】
トランジスタＭ３は、トランジスタＭ１の第２端子と、発光素子Ｄ１のアノードとの間に接続され、ゲート端子に印加される発光制御信号ＥＭに基づいて選択的に導通する。
【００６２】
トランジスタＭ４は、トランジスタＭ１のゲート端子と、電圧Ｖｉｎｔを供給する初期化電源との間に接続され、ゲート端子に印加される第２走査信号Ｓｃａｎ（ｎ−１）に基づいて選択的に導通する。
【００６３】
容量素子Ｃ１は、一端が電源電圧ＥＬＶＤＤ（第２電源電圧）を供給する電源（第２電源）に接続され、他端がトランジスタＭ１のゲート端子に接続される。ここで、電源電圧ＥＬＶＤＤを供給する電源は、発光素子Ｄ１のアノード側の電源である。また、電源電圧ＥＬＶＤＤと電源電圧ＥＬＶＳＳとの関係は、「電源電圧ＥＬＶＤＤ＞電源電圧ＥＬＶＳＳ」である。以下では、電源電圧ＥＬＶＤＤの電位を「第１レベルの電位」と示し、第１レベルの電位よりも低い電源電圧ＥＬＶＳＳの電位を「第２レベルの電位」と示す場合がある。
【００６４】
図１に示すように、第１の実施形態に係る画素回路は、４つのトランジスタと、１つの容量素子から構成される。つまり、第１の実施形態に係る画素回路では、図１１に示す従来の画素回路よりもトランジスタ数が２つ削減されている。次に、図２を参照しつつ、図１に示す第１の実施形態に係る画素回路の動作について説明する。
【００６５】
図２に示すように、１フレーム期間は、発光素子Ｄ１を発光させない非発光期間と、非発光期間経過後に、発光素子Ｄ１をデータ線に印加されるデータ信号に対応して発光させる発光期間とを有する。ここで、本発明の実施形態に係るデータ信号としては、例えば、画像（動画像または静止画像）を示す画像信号が挙げられる。以下では、本発明の実施形態に係るデータ信号が画像信号である場合を例に挙げて説明する。
【００６６】
非発光期間の第１期間に第２走査信号Ｓｃａｎ（ｎ−１）がローレベルとなると、トランジスタＭ４がオンすることによって、トランジスタＭ１のゲート端子の電位は、電圧Ｖｉｎｔの電位に初期化される。
【００６７】
次に、非発光期間における第１期間後の第２期間では、第１走査信号Ｓｃａｎ（ｎ）がローレベルとなってトランジスタＭ２がオンすることによって、データ線に印加されているデータ信号Ｖｄａｔａが、トランジスタＭ１、およびトランジスタＭ２を介して、トランジスタＭ１のゲート端子に印加される。このとき、トランジスタＭ１とトランジスタＭ２との接続関係をみると、トランジスタＭ１のゲート端子と第２端子は、ダイオード接続された状態となる。
【００６８】
よって、トランジスタＭ１のゲート端子には、下記の数式５に示す電圧Ｖｇａｔｅが書き込まれ、当該電圧に対応する電荷が容量素子Ｃ１に保持される。ここで、数式５に示す“Ｖｇａｔｅ”は、トランジスタＭ１のゲート端子に書き込まれる電圧を示しており、数式５に示す“Ｖｄａｔａ”は、データ信号Ｖｄａｔａが示す電圧を示している。また、数式５に示す“Ｖｔｈ”は、トランジスタＭ１が導通する電圧の閾値を示す、閾値電圧である。
【００６９】
Ｖｇａｔｅ＝Ｖｄａｔａ−Ｖｔｈ
・・・（数式５）
【００７０】
ここで、図１に示す第１の実施形態に画素回路では、図１１に示す従来の画素回路とは異なり、トランジスタＭ１（駆動トランジスタ）がデータ線に直接接続されている。しかしながら、非発光期間ではトランジスタＭ３がオフであるので、データ信号Ｖｄａｔａに対応する電流は、発光素子Ｄ１には流れず、また、トランジスタＭ２がオンとならない限り、トランジスタのＭ１のゲート端子の電位が更新されることはない。つまり、第１の実施形態に画素回路では、各フレームにおいて、非発光期間の期間２にトランジスタＭ２がオンすることによって、データ信号が示す画像が更新される。
【００７１】
発光期間に対応する期間３では、発光制御信号ＥＭがローレベルとなり、トランジスタＭ３がオンとなる。また、期間３では、第２電源電圧ＥＬＶＤＤがデータ線に印加され、データ線の電位は、本フレーム期間が経過するまで第２電源電圧ＥＬＶＤＤの電位に保持される。
【００７２】
このとき、容量素子Ｃ１の両端の電圧は、トランジスタＭ１のゲート端子−第１端子（ソース端子）間の電圧Ｖｇｓと等しくなる。よって、容量素子Ｃ１に保持された電圧によりバイアスされた電流が、データ線からトランジスタＭ１、およびトランジスタＭ３を通して、発光素子Ｄ１に供給される。
【００７３】
ここで、トランジスタＭ１に流れる電流は、上述した図１１に示す従来の画素回路のトランジスタ１１に流れる電流と同様に、飽和状態では下記の数式６で表される。ここで、数式６に示す“β”は、トランジスタＭ１のサイズなどにより決定される係数であり、数式６に示す“Ｖｇｓ”は、トランジスタＭ１のゲート端子−第１端子（ソース端子）間の電圧である。また、数式６に示す“Ｖｔｈ”は、トランジスタＭ１の閾値電圧である。
【００７４】
Ｉ＝β（Ｖｇｓ−Ｖｔｈ）２
・・・（数式６）
【００７５】
また、数式６に示す電圧Ｖｇｓは、下記の数式７で表される。
【００７６】
Ｖｇｓ＝ＥＬＶＤＤ−（Ｖｄａｔａ−Ｖｔｈ）
・・・（数式７）
【００７７】
よって、数式６、数式７より、発光素子Ｄ１に流れる電流（発光素子Ｄ１に供給される電流）は、下記の数式８で表される。
【００７８】
Ｉ＝β（ＥＬＶＤＤ−Ｖｄａｔａ＋Ｖｔｈ−Ｖｔｈ）２
＝β（ＥＬＶＤＤ−Ｖｄａｔａ）２
・・・（数式８）
【００７９】
数式８に示すように、トランジスタＭ１の閾値電圧Ｖｔｈは相殺されている。つまり、発光素子Ｄ１に流れる電流は、トランジスタＭ１の閾値電圧Ｖｔｈには依存しない。よって、第１の実施形態に係る画素回路では、例えば図２に示す各種信号による動作によって、トランジスタＭ１における閾値電圧Ｖｔｈばらつきが補償され、データ信号Ｖｄａｔａによって発光素子Ｄ１に流れる電流量が制御される。
【００８０】
上記のように、第１の実施形態に係る画素回路は、図１１に示す従来の画素回路と同様に、駆動トランジスタの閾値電圧Ｖｔｈのばらつきを補償することができる。よって、第１の実施形態に係る画素回路を用いることによって、駆動トランジスタの閾値電圧Ｖｔｈのばらつきにより生じうる表示ムラの発生を防止することが可能となる。したがって、第１の実施形態に係る画素回路を用いることによって、表示装置（例えば、アクティブマトリクス方式の有機ＥＬディスプレイ）における表示均一性の向上を図ることができる。
【００８１】
また、第１の実施形態に係る画素回路は、従来の画素回路よりも２つトランジスタ数を削減している。
【００８２】
したがって、第１の実施形態に係る画素回路は、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、第１の実施形態に係る画素回路は、画素回路を構成する素子の数をより低減しているので、従来の画素回路よりも、表示パネルの高精細化を図る上で有利である。
【００８３】
なお、第１の実施形態に係る画素回路の構成は、図１に示す構成に限られない。例えば、図１では、容量素子Ｃ１の一端が電源電圧ＥＬＶＤＤ（第２電源電圧）を供給する電源（第２電源）に接続されている例を示しているが、第１の実施形態に係る画素回路は、容量素子Ｃ１の一端を、固定電位の電圧を供給する電源に接続することもできる。
【００８４】
図３は、本発明の第１の実施形態の変形例に係る画素回路の構成の一例を示す説明図である。図３に示す変形例に係る画素回路は、基本的に図１に示す画素回路と同様の構成を有するが、容量素子Ｃ１の一端が、初期化電源に接続されている点が異なる。
【００８５】
ここで、初期化電源が供給する初期化電圧Ｖｉｎｔの電位は、固定である。よって、図３に示す変形例に係る画素回路では、１フレーム期間において図２に示す各種信号が印加されることによって、図１に示す画素回路と同様の動作が行われる。よって、図３に示す変形例に係る画素回路は、図１に示す画素回路と同様の効果を奏することができる。
【００８６】
また、図３に示す変形例に係る画素回路では、容量素子Ｃ１の一端を初期化電源に接続しているので、図１に示す画素回路において示されている電源電圧ＥＬＶＤＤが供給される電源線が不要となる。電源線が不要となることによって、表示パネルの高精細化を図る場合において配線スペースを削除することが可能となる。よって、図３に示す変形例に係る画素回路を用いることによって、表示パネルをレイアウトする際の自由度が向上する（すなわち、レイアウト面においてより有利となる。）なお、第１の実施形態の変形例に係る画素回路が備える容量素子Ｃ１の一端が接続される、固定電位の電圧を供給する電源が、初期化電源に限られないことは、言うまでもない。
【００８７】
［２］第２の実施形態に係る画素回路
本発明の実施形態に係る画素回路の構成は、図１、図３に示すように、４つのトランジスタを備える構成に限られない。図４は、本発明の第２の実施形態に係る画素回路の構成の一例を示す説明図であり、また、図５は、本発明の第２の実施形態に係る画素回路を駆動させる駆動方法の一例を示す説明図である。ここで、図５は、図４に示す画素回路を駆動させる各種信号を、１フレーム期間分示している。
【００８８】
第２の実施形態に係る画素回路は、駆動トランジスタの役目を果たすトランジスタＭ１（第１トランジスタ）と、スイッチングトランジスタの役目を果たすトランジスタＭ２（第２トランジスタ）と、スイッチングトランジスタの役目を果たすトランジスタＭ４（第４トランジスタ）と、容量素子Ｃ１（蓄積容量）と、発光素子Ｄ１（有機ＥＬ素子）とを備える。
【００８９】
トランジスタＭ１は、データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する。
【００９０】
トランジスタＭ２は、トランジスタＭ１のゲート端子と、トランジスタＭ１の第２端子との間に接続され、ゲート端子に印加される第１走査信号Ｓｃａｎ（ｎ）に基づいて選択的に導通する。
【００９１】
トランジスタＭ４は、トランジスタＭ１のゲート端子と、電圧Ｖｉｎｔを供給する初期化電源との間に接続され、ゲート端子に印加される第２走査信号Ｓｃａｎ（ｎ−１）に基づいて選択的に導通する。
【００９２】
容量素子Ｃ１は、一端が電源電圧ＥＬＶＤＤ（第２電源電圧）を供給する電源（第２電源）に接続され、他端がトランジスタＭ１のゲート端子に接続される。
【００９３】
発光素子Ｄ１は、電源にカソードが接続され、第１トランジスタＭ１の第２端子にアノードが接続される。ここで、発光素子Ｄ１のカソードに接続された電源から供給される電位は固定ではなく、発光素子Ｄ１のカソードに接続された電源からは、例えば、第１レベルの電位の電源電圧（電源電圧ＥＬＶＤＤ）、または、第２レベルの電位の電源電圧（電源電圧ＥＬＶＳＳ）が供給される。
【００９４】
図４に示すように、第２の実施形態に係る画素回路は、図１に示す第１の実施形態に係る画素回路が備えるトランジスタＭ３を省略した回路と等価であり、３つのトランジスタと、１つの容量素子から構成される。つまり、第２の実施形態に係る画素回路では、図１１に示す従来の画素回路よりもトランジスタ数が３つ削減されている。次に、図５を参照しつつ、図４に示す第２の実施形態に係る画素回路の動作について説明する。
【００９５】
図５に示すように、１フレーム期間は、発光素子Ｄ１を発光させない非発光期間と、非発光期間経過後に、発光素子Ｄ１をデータ線に印加されるデータ信号に対応して発光させる発光期間とを有する。
【００９６】
図５に示すように非発光期間では、発光素子Ｄ１のカソードに接続された電源は、電源電圧ＥＬＶＤＤを供給する。よって、非発光期間では、発光素子Ｄ１は、オフとなる。
【００９７】
非発光期間の第１期間に第２走査信号Ｓｃａｎ（ｎ−１）がローレベルとなると、トランジスタＭ４がオンすることによって、トランジスタＭ１のゲート端子の電位は、電圧Ｖｉｎｔの電位に初期化される。
【００９８】
次に、非発光期間における第１期間後の第２期間では、第１走査信号Ｓｃａｎ（ｎ）がローレベルとなってトランジスタＭ２がオンすることによって、データ線に印加されているデータ信号Ｖｄａｔａが、トランジスタＭ１、およびトランジスタＭ２を介して、トランジスタＭ１のゲート端子に印加される。このとき、トランジスタＭ１とトランジスタＭ２との接続関係をみると、トランジスタＭ１のゲート端子と第２端子は、ダイオード接続された状態となる。
【００９９】
よって、トランジスタＭ１のゲート端子には、下記の数式９に示す電圧Ｖｇａｔｅが書き込まれ、当該電圧に対応する電荷が容量素子Ｃ１に保持される。ここで、数式９に示す“Ｖｇａｔｅ”は、トランジスタＭ１のゲート端子に書き込まれる電圧を示しており、数式９に示す“Ｖｄａｔａ”は、データ信号Ｖｄａｔａが示す電圧を示している。また、数式９に示す“Ｖｔｈ”は、トランジスタＭ１が導通する電圧の閾値を示す、閾値電圧である。
【０１００】
Ｖｇａｔｅ＝Ｖｄａｔａ−Ｖｔｈ
・・・（数式９）
【０１０１】
ここで、図４に示す第１の実施形態に画素回路では、図１に示す第１の実施形態に画素回路と同様に、トランジスタＭ１（駆動トランジスタ）がデータ線に直接接続されている。しかしながら、非発光期間では発光素子Ｄ１がオフとなっているので、データ信号Ｖｄａｔａに対応する電流は、発光素子Ｄ１には流れず、また、トランジスタＭ２がオンとならない限り、トランジスタのＭ１のゲート端子の電位が更新されることはない。つまり、第２の実施形態に画素回路では、各フレームにおいて、非発光期間の期間２にトランジスタＭ２がオンすることによって、データ信号が示す画像が更新される。
【０１０２】
発光期間に対応する期間３では、発光素子Ｄ１のカソードに接続された電源は、電源電圧ＥＬＶＳＳを供給する。つまり、発光素子Ｄ１のカソードに印加される電圧の電位は、第１レベルの電位から第２レベルの電位に切り替えられる。
【０１０３】
また、期間３では、第２電源電圧ＥＬＶＤＤがデータ線に印加され、データ線の電位は、本フレーム期間が経過するまで第２電源電圧ＥＬＶＤＤの電位（第１レベルの電位）に保持される。
【０１０４】
このとき、容量素子Ｃ１の両端の電圧は、トランジスタＭ１のゲート端子−第１端子（ソース端子）間の電圧Ｖｇｓと等しくなる。よって、容量素子Ｃ１に保持された電圧によりバイアスされた電流が、データ線からトランジスタＭ１を通して、発光素子Ｄ１に供給される。
【０１０５】
ここで、トランジスタＭ１に流れる電流は、上述した図１１に示す従来の画素回路のトランジスタ１１に流れる電流と同様に、飽和状態では下記の数式１０で表される。ここで、数式１０に示す“β”は、トランジスタＭ１のサイズなどにより決定される係数であり、数式１０に示す“Ｖｇｓ”は、トランジスタＭ１のゲート端子−第１端子（ソース端子）間の電圧である。また、数式１０に示す“Ｖｔｈ”は、トランジスタＭ１の閾値電圧である。
【０１０６】
Ｉ＝β（Ｖｇｓ−Ｖｔｈ）２
・・・（数式１０）
【０１０７】
また、数式１０に示す電圧Ｖｇｓは、下記の数式１１で表される。
【０１０８】
Ｖｇｓ＝ＥＬＶＤＤ−（Ｖｄａｔａ−Ｖｔｈ）
・・・（数式１１）
【０１０９】
よって、数式１０、数式１１より、発光素子Ｄ１に流れる電流は、下記の数式１２で表される。
【０１１０】
Ｉ＝β（ＥＬＶＤＤ−Ｖｄａｔａ＋Ｖｔｈ−Ｖｔｈ）２
＝β（ＥＬＶＤＤ−Ｖｄａｔａ）２
・・・（数式１２）
【０１１１】
数式１２に示すように、トランジスタＭ１の閾値電圧Ｖｔｈは相殺されている。つまり、発光素子Ｄ１に流れる電流は、トランジスタＭ１の閾値電圧Ｖｔｈには依存しない。よって、第２の実施形態に係る画素回路では、例えば図５に示す各種信号による動作によって、トランジスタＭ１における閾値電圧Ｖｔｈばらつきが補償され、データ信号Ｖｄａｔａによって発光素子Ｄ１に流れる電流量が制御される。
【０１１２】
上記のように、第２の実施形態に係る画素回路は、図１１に示す従来の画素回路と同様に、駆動トランジスタの閾値電圧Ｖｔｈのばらつきを補償することができる。よって、第２の実施形態に係る画素回路を用いることによって、駆動トランジスタの閾値電圧Ｖｔｈのばらつきにより生じうる表示ムラの発生を防止することが可能となる。したがって、第２の実施形態に係る画素回路を用いることによって、表示装置（例えば、アクティブマトリクス方式の有機ＥＬディスプレイ）における表示均一性の向上を図ることができる。
【０１１３】
また、第２の実施形態に係る画素回路は、従来の画素回路よりも３つトランジスタ数を削減している。
【０１１４】
したがって、第２の実施形態に係る画素回路は、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、第２の実施形態に係る画素回路は、画素回路を構成する素子の数をより低減しているので、従来の画素回路よりも、表示パネルの高精細化を図る上で有利である。
【０１１５】
なお、第２の実施形態に係る画素回路の構成は、図４に示す構成に限られない。例えば、第２の実施形態に係る画素回路は、第１の実施形態に係る画素回路と同様に、容量素子Ｃ１の一端を、固定電位の電圧を供給する電源に接続することができる。上記固定電位の電圧を供給する電源としては、例えば、図３に示す第１の実施形態の変形例に係る画素回路と同様に、初期化電源が挙げられるが、上記固定電位の電圧を供給する電源は、上記に限られない。
【０１１６】
第２の実施形態に係る画素回路の容量素子Ｃ１の一端が、図３に示す第１の実施形態の変形例に係る画素回路と同様に、初期化電源に接続される場合には、図４に示す画素回路において示されている電源電圧ＥＬＶＤＤが供給される電源線が不要となるので、図３に示す第１の実施形態の変形例に係る画素回路と同様の効果を奏することができる。
【０１１７】
（本発明の実施形態に係る表示装置）
次に、本発明の実施形態に係る画素回路を適用することが可能な、本発明の実施形態に係る表示装置について説明する。
【０１１８】
［Ｉ］第１の実施形態に係る表示装置
図６は、本発明の第１の実施形態に係る表示装置１００の構成の一例を示す説明図である。表示装置１００は、例えば、表示パネル１０２（表示部）と、走査駆動部１０４と、データ駆動部１０６とを備える。
【０１１９】
また、表示装置１００は、例えば、制御部（図示せず）や、ＲＯＭ（Read Only Memory。図示せず）、ＲＡＭ（Random Access Memory。図示せず）、放送局などから送信される画像信号を受信する受信部（図示せず）、記憶部（図示せず）、ユーザが操作可能な操作部（図示せず）、外部装置（図示せず）と通信を行うための通信部（図示せず）などを備えてもよい。表示装置１００は、例えば、データの伝送路としてのバス（bus）により上記各構成要素間を接続する。
【０１２０】
ここで、制御部（図示せず）は、例えば、ＭＰＵ（Micro Processing Unit）や、各種処理回路などで構成され、表示装置１００全体を制御する。また、制御部（図示せず）は、走査駆動部１０４とデータ駆動部１０６とを制御するタイミングコントローラの役目を果たしてもよい。
【０１２１】
ＲＯＭ（図示せず）は、制御部（図示せず）が使用するプログラムや演算パラメータなどの制御用データを記憶する。ＲＡＭ（図示せず）は、制御部（図示せず）により実行されるプログラムなどを一時的に記憶する。
【０１２２】
記憶部（図示せず）は、例えば、画像データや、アプリケーションなど様々なデータを記憶する。記憶部（図示せず）としては、例えば、ハードディスク（Hard Disk）などの磁気記録媒体や、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、フラッシュメモリ（flash memory）などの不揮発性メモリ（nonvolatile memory）などが挙げられる。また、記憶部（図示せず）は、表示装置１００から着脱可能であってもよい。
【０１２３】
操作部（図示せず）としては、例えば、ボタン、方向キー、あるいは、これらの組み合わせなどが挙げられる。また、表示装置１００は、例えば、表示装置１００の外部装置としての操作入力デバイス（例えば、キーボードやマウスなど）と接続することもできる。
【０１２４】
通信部（図示せず）は、ネットワークを介して（あるいは、直接的に）、外部装置と無線／有線で通信を行う。ここで、通信部（図示せず）としては、例えば、通信アンテナおよびＲＦ（Radio Frequency）回路（無線通信）や、ＩＥＥＥ８０２．１５．１ポートおよび送受信回路（無線通信）、ＩＥＥＥ８０２．１１ｂポートおよび送受信回路（無線通信）、あるいはＬＡＮ（Local Area Network）端子および送受信回路（有線通信）などが挙げられる。また、本発明の実施形態に係るネットワークとしては、例えば、ＬＡＮなどの有線ネットワーク、無線ＬＡＮ（ＷＬＡＮ；Wireless Local Area Network）や基地局を介した無線ＷＡＮ（ＷＷＡＮ；Wireless Wide Area Network）などの無線ネットワーク、あるいは、ＴＣＰ／ＩＰ（Transmission Control Protocol/Internet Protocol）などの通信プロトコルを用いたインターネットなどが挙げられる。
【０１２５】
表示パネル１０２は、マトリクス状（行列状）に配置されるデータ線および走査線と、データ線および走査線の交差箇所にそれぞれ対応づけて配置される、マトリクス状に配置される画素（ＰＩＸ）とを備える。例えば、ＳＤ解像度の画像を表示する表示パネル１０２は、少なくとも６４０×４８０＝３０７２００（データ線×走査線）の画素を有し、カラー表示のために当該画素がＲ、Ｇ、Ｂのサブピクセルからなる場合には、６４０×４８０×３＝９２１６００（データ線×走査線×サブピクセルの数）のサブピクセルを有する。同様に、例えば、ＨＤ解像度の画像を表示する表示部は、１９２０×１０８０の画素を有し、カラー表示の場合には、１９２０×１０８０×３のサブピクセルを有する。
【０１２６】
また、表示パネル１１４を構成する各画素は、例えば、上述した第１の実施形態に係る画素回路（変形例も含む）や、第２の実施形態に係る画素回路（変形例も含む）で構成される。
【０１２７】
走査駆動部１０４は、走査線に走査信号Ｓｃａｎ（１）、…、Ｓｃａｎ（ｎ）を印加する。ここで、走査駆動部１０４は、例えば、タイミングコントローラの役目を果たす制御部（図示せず）から伝達される制御信号に基づいて、各走査線へと走査信号を印加する。
【０１２８】
データ駆動部１０６は、データ信号Ｖｄａｔａ、または、電源電圧ＥＬＶＤＤ（第２電源電圧）を、データ線に印加する。より具体的には、データ駆動部１０６は、例えば図２、図５に示すように、１フレーム期間における非発光期間には、データ信号をデータ線に印加し、１フレーム期間における発光期間には、電源電圧ＥＬＶＤＤ（第２電源電圧）をデータ線に印加する。ここで、データ駆動部１０６は、例えば、タイミングコントローラの役目を果たす制御部（図示せず）から伝達される制御信号に基づいて、データ信号Ｖｄａｔａ、または、電源電圧ＥＬＶＤＤを、各データ線に印加する。
【０１２９】
第１の実施形態に係る表示装置１００は、例えば図６に示す構成を有する。ここで、表示パネル１０２の画素を構成する画素回路は、例えば、図１に示す構成や、図５に示す構成を有し、各画素回路は、各フレーム期間において、図２や図５に示す各種信号にしたがって動作する。
【０１３０】
図２や図５に示すような、本発明の実施形態に係る画素回路を駆動させる駆動方法が用いられる場合、表示装置１００では、１フレーム期間における非発光期間（１フレーム期間における前半部分）において、表示パネル１０２を構成する全ての画素の初期化、閾値補正、およびデータ書き込みが線順次的に行われる。
【０１３１】
また、図２や図５に示すような、本発明の実施形態に係る画素回路を駆動させる駆動方法が用いられる場合、表示装置１００では、１フレーム期間における発光期間（１フレーム期間における後半部分）において、表示パネル１０２を構成する全ての画素が同期して発光する。
【０１３２】
つまり、図２や図５に示すような、本発明の実施形態に係る画素回路を駆動させる駆動方法が用いられる場合には、表示装置１００では、表示パネル１０２を構成する画素回路それぞれにおける非発光期間と、表示パネル１０２を構成する画素回路それぞれにおける発光期間とが、それぞれ同期することとなる。以下では、本発明の実施形態に係る表示装置における、表示パネル１０２を構成する画素回路それぞれにおける非発光期間と発光期間とを、それぞれ同期させる駆動方法を用いた駆動モードを、「第１駆動モード」と示す場合がある。ここで、本発明の実施形態に係る第１駆動モードは、いわゆる“Ｓｉｍｕｌｔａｎｅｏｕｓ駆動”に該当する。
【０１３３】
ここで、表示装置１００が、第１駆動モードで駆動する場合における利点は、発光素子（有機ＥＬ素子）の発光期間と非発光期間とを、時分割的に分離することができることにある。よって、表示装置１００が、第１駆動モードで駆動することによって、例えば、クロストークの少ない立体画像を表示画面に表示させることができる。
【０１３４】
図７は、本発明の実施形態に係る表示装置１００が第１駆動モードで駆動する場合における利点を説明するための説明図である。ここで、図７は、データ駆動部１０６が、立体画像を構成する右目用の画像を示すデータ信号と、立体画像を構成する左目用の画像を示すデータ信号とを、１フレーム期間ごとに交互に印加する場合における、表示画面の表示の状態を示している。
【０１３５】
ｎフレーム期間（図７に示すｆｒａｍｅ（ｎ））の非発光期間では、表示パネル１０２を構成する全ての画素の初期化、閾値補正、および右目用の画像を示すデータ信号のデータ書き込みが線順次的に行われる。ｎフレーム期間の非発光期間において、各画素の発光素子は非発光状態であり、表示パネル１０２の表示画面の表示は、黒表示と等価である。
【０１３６】
また、ｎフレーム期間の発光期間では、各画素の発光素子が、右目用の画像を示すデータ信号に対応して発光する。よって、ｎフレーム期間の発光期間では、右目用の画像が表示画面に表示される。
【０１３７】
次に、ｎ＋１フレーム期間（図７に示すｆｒａｍｅ（ｎ＋１））の非発光期間では、表示パネル１０２を構成する全ての画素の初期化、閾値補正、および左目用の画像を示すデータ信号のデータ書き込みが線順次的に行われる。上記のように、ｎ＋１フレーム期間の非発光期間では、表示パネル１０２の表示画面の表示は、黒表示と等価となる。
【０１３８】
また、ｎ＋１フレーム期間の発光期間では、各画素の発光素子が、左目用の画像を示すデータ信号に対応して発光する。よって、ｎ＋１フレーム期間の発光期間では、左目用の画像が表示画面に表示される。
【０１３９】
図７に示すように、表示装置１００が第１駆動モードで駆動する場合には、右目用の画像が表示される期間と、左目用の画像が表示される期間との間に、黒を表示させる期間を容易に挿入することが可能である。したがって、表示装置１００が第１駆動モードで駆動することによって、クロストークの少ない立体画像を表示画面に表示させることができる。
【０１４０】
なお、上記では、表示装置１００が立体画像を表示画面に表示させる場合を例に挙げて、表示装置１００が第１駆動モードで駆動する場合における利点を説明したが、第１の実施形態に係る表示装置１００が第１駆動モードで駆動することによって、立体画像ではない平面画像を表示させることができることは、言うまでもない。
【０１４１】
以上のように、本発明の第１の実施形態に係る表示装置１００は、表示パネルを１０２を構成する各画素を、上述した本実施形態に係る画素回路で構成する。したがって、第１の実施形態に係る表示装置１００は、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、表示装置１００は、画素回路を構成する素子の数をより低減しているので、従来の画素回路を用いる従来の表示装置よりも、表示パネルの高精細化を図る上で有利である。
【０１４２】
また、第１の実施形態に係る表示装置１００は、Ｓｉｍｕｌｔａｎｅｏｕｓ駆動に該当する第１駆動モードで駆動することによって、発光素子（有機ＥＬ素子）の発光期間と非発光期間とを、時分割的に分離することが可能である。したがって、表示装置１００は、第１駆動モードで駆動することによって、例えば、クロストークの少ない立体画像を表示画面に表示させることができる。
【０１４３】
［ＩＩ］第２の実施形態に係る表示装置
なお、本発明の実施形態に係る表示装置の構成は、図６に示す構成に限られない。例えば、本発明の実施形態に係る表示装置が備える表示パネル（表示部）は、マトリクス状に配置される画素回路の各列に対応するデータ線として、第１データ信号が印加される第１データ線と、第２データ信号が印加される第２データ線とを有していてもよい。第１データ線と第２データ線とを有する場合には、画素回路を構成するトランジスタＭ１（第１トランジスタ。駆動トランジスタ）の第１端子は、第１データ線または第２データ線のいずれか一方のデータ線に接続される。
【０１４４】
図８は、本発明の第２の実施形態に係る表示装置の構成の一例を説明するための説明図である。ここで、図８は、第２の実施形態に係る表示装置（以下、「表示装置２００」と示す場合がある。）が備える表示パネルの構成の一例を示している。なお、図８では、表示装置２００が備える他の構成については、基本的に図６に示す第１の実施形態に係る表示装置１００と同様の構成をとることが可能であることから省略している。また、図８では、図６において示していた電源線は省略している。
【０１４５】
図８に示すように、第２の実施形態に係る表示パネルは、マトリクス状に配置される画素回路の各列に対応するデータ線として、第１データ線ＤＴ１と、第２データ線ＤＴ２とを有する。また、図８では、第２の実施形態に係る表示パネルを構成する奇数行の画素回路が、第１データ線ＤＴ１に接続され、第２の実施形態に係る表示パネルを構成する偶数行の画素回路が、第２データ線ＤＴ２に接続されている例を示している。
【０１４６】
なお、本発明の第２の実施形態に係る表示パネルの構成は、図８に示す構成に限られない。例えば、第２の実施形態に係る表示パネルを構成する奇数行の画素回路が、第２データ線ＤＴ２に接続され、第２の実施形態に係る表示パネルを構成する偶数行の画素回路が、第１データ線ＤＴ１に接続されていてもよい。また、第２の実施形態に係る表示パネルでは、例えば、任意の位置にある画素回路が、第１データ線ＤＴ１または第２データ線ＤＴ２のいずれか一方のデータ線に接続される構成をとることが可能である。
【０１４７】
図９は、図８に示す第２の実施形態に係る表示パネルを構成する画素回路の一例を示す説明図である。ここで、図９は、図８に示す第２の実施形態に係る表示パネルを構成する一部の画素ＰＩＸ１、ＰＩＸ２、ＰＩＸ３の構成の一例を示している。
【０１４８】
図９に示すように、画素ＰＩＸ１、ＰＩＸ２、ＰＩＸ３それぞれは、図１に示す第１の実施形態に係る画素回路と同一の構成を有している。また、画素ＰＩＸ１、ＰＩＸ３を構成するトランジスタＭ１（駆動トランジスタ）の第１端子は、第１データ線ＤＴ１に接続され、また、画素ＰＩＸ２を構成するトランジスタＭ１（駆動トランジスタ）の第１端子は、第２データ線ＤＴ２に接続されている。
【０１４９】
なお、第２の実施形態に係る表示パネルを構成する画素回路の構成は、図９に示す構成に限られない。例えば、本発明の第２の実施形態に係る表示パネルは、図３に示す第１の実施形態の変形例に係る画素回路や、図４に示す第２の実施形態に係る画素回路、第２の実施形態の変形例に係る画素回路によって、各画素を構成してもよい。
【０１５０】
次に、図９に示す第２の実施形態に係る表示装置２００の表示パネルを構成する画素回路の動作について説明する。図１０は、本発明の第２の実施形態に係る表示装置２００における画素回路の動作の一例を説明するための説明図である。
【０１５１】
期間１において走査信号Ｓｃａｎ（ｎ−３）がローレベルとなると、画素ＰＩＸ１のトランジスタＭ４がオンすることによって、画素ＰＩＸ１のトランジスタＭ１のゲート端子の電位は、電圧Ｖｉｎｔの電位に初期化される。
【０１５２】
次に、第２期間では、走査信号Ｓｃａｎ（ｎ−２）がローレベルとなって画素ＰＩＸ１のトランジスタＭ２がオンすることによって、データ線ＤＴ１に印加されているデータ信号Ｖｄａｔａ１が、画素ＰＩＸ１のトランジスタＭ１、および画素ＰＩＸ１のトランジスタＭ２を介して、画素ＰＩＸ１のトランジスタＭ１のゲート端子（図１０に示すＡ点）に印加される。このとき、画素ＰＩＸ１のトランジスタＭ１と画素ＰＩＸ１のトランジスタＭ２との接続関係をみると、画素ＰＩＸ１のトランジスタＭ１のゲート端子と第２端子は、ダイオード接続された状態となる。
【０１５３】
よって、画素ＰＩＸ１のトランジスタＭ１のゲート端子には、下記の数式１３に示す電圧Ｖｇａｔｅ（Ａ点）が書き込まれ、当該電圧に対応する電荷が、画素ＰＩＸ１の容量素子Ｃ１に保持される。ここで、数式１３に示す“Ｖｇａｔｅ（Ａ点）”は、画素ＰＩＸ１のトランジスタＭ１のゲート端子に書き込まれる電圧を示しており、数式１３に示す“Ｖｄａｔａ１”は、データ信号Ｖｄａｔａ１が示す電圧を示している。また、数式１３に示す“Ｖｔｈ（ＰＩＸ１）”は、画素ＰＩＸ１のトランジスタＭ１が導通する電圧の閾値を示す、閾値電圧である。
【０１５４】
Ｖｇａｔｅ（Ａ点）＝Ｖｄａｔａ１−Ｖｔｈ（ＰＩＸ１）
・・・（数式１３）
【０１５５】
ここで、図９に示す画素ＰＩＸ１の画素回路では、トランジスタＭ１（駆動トランジスタ）がデータ線ＤＴ１に直接接続されている。しかしながら、非発光期間ではトランジスタＭ３がオフであるので、データ信号Ｖｄａｔａ１に対応する電流は、発光素子Ｄ１には流れず、また、トランジスタＭ２がオンとならない限り、トランジスタのＭ１のゲート端子の電位が更新されることはない。つまり、画素ＰＩＸ１では、各フレームにおいて、非発光期間の期間２にトランジスタＭ２がオンすることによって、データ信号が示す画像が更新される。
【０１５６】
また、第２期間では、走査信号Ｓｃａｎ（ｎ−２）がローレベルとなって画素ＰＩＸ２のトランジスタＭ４がオンすることによって、画素ＰＩＸ２のトランジスタＭ１のゲート端子の電位は、電圧Ｖｉｎｔの電位に初期化される。
【０１５７】
次に期間３では、走査信号Ｓｃａｎ（ｎ−１）がローレベルとなって画素ＰＩＸ２のトランジスタＭ２がオンすることによって、データ線ＤＴ２に印加されているデータ信号Ｖｄａｔａ２が、画素ＰＩＸ２のトランジスタＭ１、および画素ＰＩＸ２のトランジスタＭ２を介して、画素ＰＩＸ２のトランジスタＭ１のゲート端子（図１０に示すＢ点）に印加される。よって、画素ＰＩＸ２のトランジスタＭ１のゲート端子には、上記数式１３と同様の計算により導出される電圧Ｖｇａｔｅ（Ｂ点）が書き込まれ、当該電圧に対応する電荷が、画素ＰＩＸ２の容量素子Ｃ１に保持される。
【０１５８】
また、第３期間では、走査信号Ｓｃａｎ（ｎ−１）がローレベルとなって画素ＰＩＸ３のトランジスタＭ４がオンすることによって、画素ＰＩＸ３のトランジスタＭ１のゲート端子の電位は、電圧Ｖｉｎｔの電位に初期化される。
【０１５９】
次に期間４では、走査信号Ｓｃａｎ（ｎ）がローレベルとなって画素ＰＩＸ３のトランジスタＭ２がオンすることによって、データ線ＤＴ１に印加されているデータ信号Ｖｄａｔａ３が、画素ＰＩＸ３のトランジスタＭ１、および画素ＰＩＸ３のトランジスタＭ２を介して、画素ＰＩＸ３のトランジスタＭ１のゲート端子（図１０に示すＣ点）に印加される。よって、画素ＰＩＸ３のトランジスタＭ１のゲート端子には、上記数式１３と同様の計算により導出される電圧Ｖｇａｔｅ（Ｃ点）が書き込まれ、当該電圧に対応する電荷が、画素ＰＩＸ３の容量素子Ｃ１に保持される。
【０１６０】
同様に、図８に示す画素ＰＩＸ４、ＰＩＸ５に対応する画素回路においても、図９に示す各種信号に応じて、初期化、データ書き込みが順次行われる。
【０１６１】
再度期間３を参照すると、期間３では、発光制御信号ＥＭ（ｎ−２）がローレベルとなり、画素ＰＩＸ１のトランジスタＭ３がオンとなる。また、期間３では、第２電源電圧ＥＬＶＤＤがデータ線ＤＴ１に印加され、データ線ＤＴ１の電位は、第２電源電圧ＥＬＶＤＤの電位に保持される。
【０１６２】
このとき、画素ＰＩＸ１の容量素子Ｃ１の両端の電圧は、画素ＰＩＸ１のトランジスタＭ１のゲート端子−第１端子（ソース端子）間の電圧Ｖｇｓと等しくなる。よって、画素ＰＩＸ１の容量素子Ｃ１に保持された電圧によりバイアスされた電流が、データ線ＤＴ１から画素ＰＩＸ１のトランジスタＭ１、および画素ＰＩＸ１のトランジスタＭ３を通して、画素ＰＩＸ１の発光素子Ｄ１に供給される。
【０１６３】
ここで、画素ＰＩＸ１のトランジスタＭ１に流れる電流は、上述した図１１に示す従来の画素回路のトランジスタ１１に流れる電流と同様に、飽和状態では下記の数式１４で表される。ここで、数式１４に示す“β”は、画素ＰＩＸ１のトランジスタＭ１のサイズなどにより決定される係数であり、数式１４に示す“Ｖｇｓ”は、画素ＰＩＸ１のトランジスタＭ１のゲート端子−第１端子（ソース端子）間の電圧である。また、数式１４に示す“Ｖｔｈ”は、画素ＰＩＸ１のトランジスタＭ１の閾値電圧である。
【０１６４】
Ｉ＝β（Ｖｇｓ−Ｖｔｈ）２
・・・（数式１４）
【０１６５】
また、数式１４に示す電圧Ｖｇｓは、下記の数式１５で表される。
【０１６６】
Ｖｇｓ＝ＥＬＶＤＤ−（Ｖｄａｔａ１−Ｖｔｈ）
・・・（数式１５）
【０１６７】
よって、数式１４、数式１５より、画素ＰＩＸ１の発光素子Ｄ１に流れる電流は、下記の数式１６で表される。
【０１６８】
Ｉ＝β（ＥＬＶＤＤ−Ｖｄａｔａ１＋Ｖｔｈ−Ｖｔｈ）２
＝β（ＥＬＶＤＤ−Ｖｄａｔａ１）２
・・・（数式１６）
【０１６９】
数式１６に示すように、画素ＰＩＸ１のトランジスタＭ１の閾値電圧Ｖｔｈは相殺されている。つまり、画素ＰＩＸ１の発光素子Ｄ１に流れる電流は、画素ＰＩＸ１のトランジスタＭ１の閾値電圧Ｖｔｈには依存しない。よって、第２の実施形態に係る表示装置２００では、例えば図１０に示す各種信号による動作によって、画素ＰＩＸ１のトランジスタＭ１における閾値電圧Ｖｔｈばらつきが補償され、データ信号Ｖｄａｔａ１によって画素ＰＩＸ１の発光素子Ｄ１に流れる電流量が制御される。
【０１７０】
また、他の画素ＰＩＸ２、ＰＩＸ３、…においても、上記画素ＰＩＸ１と同様に、トランジスタＭ１（駆動トランジスタ）の閾値電圧Ｖｔｈばらつきが補償され、データ信号Ｖｄａｔａ２、Ｖｄａｔａ３、…によって画素ＰＩＸ２、ＰＩＸ３、…それぞれの発光素子Ｄ１に流れる電流量が制御される。
【０１７１】
ここで、再度画素ＰＩＸ１に着目すると、期間４において発光制御信号ＥＭ（ｎ−２）がハイレベルとなって画素ＰＩＸ１のトランジスタＭ３がオフすることから、画素ＰＩＸ１の発光素子Ｄ１に流れる電流が遮断され、画素ＰＩＸ１における発光が停止する。また、上述したように、画素ＰＩＸ１における発光が停止されている期間４では、画素ＰＩＸ３においてデータの書き込みが行われる。
【０１７２】
次に、期間５では、発光制御信号ＥＭ（ｎ−２）がローレベルとなって画素ＰＩＸ１のトランジスタＭ３がオンすることから、画素ＰＩＸ１において再度発光が開始される。
【０１７３】
図１０の第１データ線ＤＴ１、第２データ線ＤＴ２の波形に示すように、第２の実施形態に係る表示装置が備えるデータ駆動部は、１水平走査期間（１Ｈ期間）ごとに、データ信号または第２データ線ＤＴ２に電源電圧ＥＬＶＤＤ（第１レベルの電位の電源電圧）を第１データ線ＤＴ１に印加する。そして、第２の実施形態に係る表示装置が備えるデータ駆動部は、第１データ線ＤＴ１へのデータ信号の印加と同期して、第２データ線ＤＴ２に電源電圧ＥＬＶＤＤ（第１レベルの電位の電源電圧）を印加し、また、第１データ線ＤＴ１への電源電圧ＥＬＶＤＤの印加と同期して、第２データ線ＤＴ２にデータ信号を印加している。
【０１７４】
つまり、図１０に示す駆動方法によって駆動される場合、第２の実施形態に係る表示装置２００では、第１データ線ＤＴ１と第２データ線ＤＴ２とにおいて、データ信号が印加される期間（すなわち、非発光期間）と、電源電圧ＥＬＶＤＤが印加される期間（すなわち、発光期間）とが交互に繰り返されている。また、図１０に示す駆動方法によって駆動される場合、第２の実施形態に係る表示装置２００では、各画素の初期化、閾値補正、データ書き込みが完了した後は、１水平走査期間に相当する期間ごとに、各画素で発光と非発光が繰り返される。以下では、例えば図１０に示すような、１水平走査期間ごとに各画素において発光と非発光とを繰り返させる駆動方法を用いた駆動モードを、「第２駆動モード」と示す場合がある。
【０１７５】
ここで、本発明の実施形態に係る第２駆動モードは、いわゆる“ｄｕｔｙ駆動”に該当する。また、本発明の実施形態に係る第２駆動モードで駆動する場合、表示装置２００では、画素の初期化、閾値補正、データ書き込み、発光（または非発光）が全て線順次的に行われる。つまり、本発明の実施形態に係る第２駆動モードは、いわゆる“Ｐｒｏｇｒｅｓｓｉｖｅ駆動”であるともいえる。
【０１７６】
本発明の実施形態に係る第２駆動モードで駆動する場合には、表示装置２００は、上述した本発明の実施形態に係る第１駆動モードで駆動する場合（いわゆるＳｉｍｕｌａｔａｎｅｏｕｓ駆動で駆動する場合）のように、１フレーム期間中において、非発光期間（初期化、閾値補正、およびデータ書き込みを行う期間）と、発光期間とを時分割的に分離する必要はない。よって、第２駆動モードで駆動する場合には、表示装置２００は、初期化、閾値補正、およびデータ書き込みに必要な時間を長くとることができるので、低周波駆動が可能となる。また、初期化、閾値補正、およびデータ書き込みに必要な時間を長くとることができることによって、表示装置２００は、例えば、補正精度の向上や書き込み不足の解消を図ることができる。
【０１７７】
以上のように、本発明の第２の実施形態に係る表示装置２００は、表示パネルを構成する各画素を、上述した本実施形態に係る画素回路で構成する。したがって、第２の実施形態に係る表示装置２００は、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、表示装置２００は、画素回路を構成する素子の数をより低減しているので、従来の画素回路を用いる従来の表示装置よりも、表示パネルの高精細化を図る上で有利である。
【０１７８】
また、第２の実施形態に係る表示装置２００は、マトリクス状に配置される画素回路の各列に対応するデータ線として、第１データ線ＤＴ１と、第２データ線ＤＴ２との２本のデータ線を有する点が、第１の実施形態に係る表示装置１００と異なっているが、表示パネルを構成する画素回路の構成は、同一の構成をとることが可能である。つまり、表示装置２００は、第１の実施形態に係る表示装置１００と同様に、第１駆動モード（いわゆる、Ｓｉｍｕｌａｔａｎｅｏｕｓ駆動）によって、駆動することもできる。
【０１７９】
よって、表示装置２００は、例えば、上述したように第２駆動モード（いわゆるＰｒｏｇｒｅｓｓｉｖｅ駆動）により駆動してもよいし、または、第１駆動モード（いわゆる、Ｓｉｍｕｌａｔａｎｅｏｕｓ駆動）により駆動してもよい。第１駆動モードで駆動する場合、表示装置２００が備えるデータ駆動部は、例えば、第１データ線ＤＴ１へのデータ信号の印加と同期して、第２データ線ＤＴ２にデータ信号を印加する。また、第１駆動モードで駆動する場合、表示装置２００が備えるデータ駆動部は、例えば、第１データ線ＤＴ１への電源電圧ＥＬＶＤＤ（第１レベルの電位の電源電圧）の印加と同期して、第２データ線ＤＴ２に電源電圧ＥＬＶＤＤを印加する。
【０１８０】
また、表示装置２００は、第１駆動モード（いわゆる、Ｓｉｍｕｌａｔａｎｅｏｕｓ駆動）による駆動と、第２駆動モード（いわゆるＰｒｏｇｒｅｓｓｉｖｅ駆動）による駆動とを、切り替えることも可能である。
【０１８１】
より具体的には、表示装置２００が備えるデータ駆動部は、例えば、伝達される切替信号に基づいて、第１駆動モードと第２駆動モードとを切り替える。ここで、本発明の実施形態に係る切替信号は、例えば、制御部（図示せず）から伝達される。制御部（図示せず）は、例えば、ユーザ操作に基づいてユーザ操作により指定された駆動モードを示す切替信号を生成し、生成した切替信号をデータ駆動部に伝達する。ここで、切替信号は、例えば、ハイレベルまたはローレベルによって駆動モードを示すが、本実施形態に係る切替信号は、上記に限られない。
【０１８２】
また、制御部（図示せず）は、例えば、表示画面に表示させる画像を示す画像信号に基づいて、切替信号を生成してもよい。上述したように、本発明の実施形態に係る第１駆動モード（いわゆる、Ｓｉｍｕｌａｔａｎｅｏｕｓ駆動）で駆動することによって、本発明の実施形態に係る表示装置は、クロストークの少ない立体画像を表示画面に表示させることができる。また、平面画像を表示する場合には、一般的に、Ｐｒｏｇｒｅｓｓｉｖｅ駆動が用いられている。よって、例えば、画像信号が立体画像を示す画像信号である場合には、制御部（図示せず）は、第１駆動モード（いわゆる、Ｓｉｍｕｌａｔａｎｅｏｕｓ駆動）を示す切替信号を生成する。また、例えば、画像信号が平面画像を示す画像信号である場合には、制御部（図示せず）は、第２駆動モード（いわゆるＰｒｏｇｒｅｓｓｉｖｅ駆動）を示す切替信号を生成する。
【０１８３】
例えば、立体画像を表示画面に表示する場合には第１駆動モード（いわゆる、Ｓｉｍｕｌａｔａｎｅｏｕｓ駆動）により駆動し、平面画像を表示画面に表示する場合には第２駆動モード（いわゆるＰｒｏｇｒｅｓｓｉｖｅ駆動）により駆動することによって、第２の実施形態に係る表示装置２００は、２Ｄ表示、３Ｄ表示それぞれにより適した駆動方法を用いて、表示画面に画像を表示することができる。
【０１８４】
上記では、本発明の実施形態として表示装置を挙げて説明したが、本発明の実施形態は、かかる形態に限られない。本発明の実施形態は、例えば、携帯電話やスマートフォンなどの通信装置や、ＰＣ（Personal Computer）などのコンピュータ、デジタルカメラ（デジタルスチルカメラ／デジタルビデオカメラ）などの撮像装置、ゲーム機、テレビジョン受像機など、表示デバイスとして有機ＥＬディスプレイが用いられる様々な機器に適用することができる。
【０１８５】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【０１８６】
１００ 表示装置
１０２ 表示パネル
１０４ 走査駆動部
１０６ データ駆動部
【技術分野】
【０００１】
本発明は、画素回路、および表示装置に関する。
【背景技術】
【０００２】
近年、ＣＲＴディスプレイ（Cathode Ray Tube display）に替わる表示装置として、有機ＥＬディスプレイ（organic ElectroLuminescence display。または、ＯＬＥＤディスプレイ（Organic Light Emitting Diode display）ともよばれる。）、ＦＥＤ（Field Emission Display。電界放出ディスプレイ）、液晶ディスプレイ（Liquid Crystal Display。ＬＣＤ）、プラズマディスプレイ（Plasma Display Panel。ＰＤＰ）など様々な表示装置が開発されている。
【０００３】
上記のような様々な表示装置のうち、有機ＥＬディスプレイは、エレクトロルミネッセンス現象（ElectroLuminescence）を利用した自発光型の表示装置である。有機ＥＬディスプレイは、例えば、普及が進んでいる液晶ディスプレイのように別途の光源を必要とする表示装置と比較すると、動画特性、視野角特性、色再現性などが優れていることから、次世代の表示装置として特に注目されている。ここで、エレクトロルミネッセンス現象とは、物質（有機ＥＬ素子）の電子状態が、電界によって基底状態（ground state）から励起状態（excited state）へ変化し、不安定な励起状態から安定した基底状態へと戻るときに、差分のエネルギーが光として放出される現象である。
【０００４】
また、発光素子として有機ＥＬ素子を備える表示装置において高画質化を図るための技術も開発されている。各画素を構成する駆動トランジスタの特性のばらつきを補償することによって、高画質化を図る技術としては、例えば、特許文献１に記載の技術が挙げられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２７６７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
有機ＥＬ素子を備える表示装置（以下、単に「表示装置」と示す。）の表示パネル（例えば、アクティブマトリクス型の表示パネル）を、例えば低温ポリシリコン（Low-temperature Poly。ＬＴＰＳ）などで形成した場合には、各画素を構成する薄膜トランジスタ（Thin Film Transistor。以下、単に「トランジスタ」と示す場合がある。）の特性にばらつきが生じうる。ここで、有機ＥＬ素子は、有機ＥＬ素子に流れる電流量によって発光輝度が変化する。よって、各画素を構成するトランジスタに特性のばらつきが生じている場合には、画素ごとに有機ＥＬ素子に流れる電流量が異なることとなり、その結果、表示される画像に表示ムラが生じる。したがって、表示品質の低下を防止してより高画質化を図るためには、各画素を構成するトランジスタの特性のばらつきを補償することが望ましい。
【０００７】
ここで、トランジスタの特性のばらつきを補償する方法としては、例えば、画素の内部でトランジスタの特性のばらつきを補償する方法（内部補正方式）と、画素の外部の回路で補正データを生成することによってトランジスタの特性のばらつきを補償する方法（外部補正方式）とが挙げられる。例えば携帯電話やスマートフォンなどのような可搬型の装置に適用される表示デバイス（いわゆる、中小型の表示パネル）では、例えば、コスト低減や、回路面積削減の要求などにより、内部補正方式が主流となっている。
【０００８】
内部補正方式を適用する場合には、例えば特許文献１に示す従来の画素のように、画素内に、複数のトランジスタと容量素子（容量）とを形成する必要がある（以下、画素を構成する回路を「画素回路」と示す。）。しかしながら、画素回路を構成するトランジスタ数の増加は、例えば、表示パネルの開口率を低下させる要因となる可能性がある。また、今後、表示パネルの解像度は、ＨＤ（High Definition）解像度、そして４Ｋ解像度、８Ｋ解像度、…などへと向上していくことが想定されることから、画素回路を構成するトランジスタ数の増加は、表示パネルの高精細化を実現する上での障害となりうる。
【０００９】
したがって、素子数がより低減された画素回路（すなわち、より簡略化された画素回路）が望まれている。
【００１０】
本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることが可能な、新規かつ改良された画素回路、および表示装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明のある観点によれば、第１電源電圧を供給する第１電源にカソードが接続される発光素子と、データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、上記第１トランジスタのゲート端子と、上記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、上記第１トランジスタの第２端子と、上記発光素子のアノードとの間に接続され、ゲート端子に印加される発光制御信号に基づいて選択的に導通する第３トランジスタと、上記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が上記第１トランジスタのゲート端子に接続される容量素子と、を備え、１フレーム期間における、上記発光素子を発光させない非発光期間には、データ信号が上記データ線に印加され、上記１フレーム期間における、上記発光素子を上記データ信号に対応して発光させる発光期間には、上記第１電源電圧よりも電位が高い第２電源電圧が上記データ線に印加される、画素回路が提供される。
【００１２】
かかる構成によって、４つのトランジスタと１つの容量素子とで画素回路を構成しつつ、駆動トランジスタの役目を果たす第１トランジスタの閾値電圧のばらつきを補償することが可能となる。よって、かかる構成によって、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。
【００１３】
また、上記非発光期間における第１期間では、上記第４トランジスタが導通して、上記第１トランジスタのゲート端子の電位が上記初期化電源が供給する電圧の電位に初期化され、上記非発光期間における上記第１期間後の第２期間では、上記第２トランジスタが導通して、上記第１トランジスタが導通する電圧の閾値を補正する閾値補正と、上記データ信号に対応する電荷を上記容量素子に蓄積するデータ書き込みとが行われてもよい。
【００１４】
また、上記第３トランジスタは、上記非発光期間では導通せず、上記発光期間に導通してもよい。
【００１５】
また、上記容量素子の上記一端が接続される電源は、上記第２電源電圧を供給する第２電源であってもよい。
【００１６】
また、上記容量素子の上記一端が接続される電源は、上記初期化電源であってもよい。
【００１７】
また、上記目的を達成するために、本発明の他の観点によれば、データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、上記第１トランジスタのゲート端子と、上記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、上記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が上記第１トランジスタのゲート端子に接続される容量素子と、第１レベルの電位の電源電圧または上記第１レベルよりも低い第２レベルの電位の電源電圧を供給する第１電源に、カソードが接続され、上記第１トランジスタの第２端子にアノードが接続される発光素子と、を備え、１フレーム期間における上記発光素子を発光させない非発光期間では、データ信号が上記データ線に印加され、上記第１電源が供給する電源電圧の電位は、上記第１レベルの電位に固定され、上記１フレーム期間における、上記発光素子を上記データ信号に対応して発光させる発光期間では、上記第１レベルの電位の電源電圧が上記データ線に印加され、上記第１電源が供給する電源電圧の電位は、上記第１レベルの電位から上記第２レベルの電位に切り替えられる、画素回路が提供される。
【００１８】
かかる構成によって、３つのトランジスタと１つの容量素子とで画素回路を構成しつつ、駆動トランジスタの役目を果たす第１トランジスタの閾値電圧のばらつきを補償することが可能となる。よって、かかる構成によって、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。
【００１９】
また、上記目的を達成するために、本発明の他の観点によれば、マトリクス状に配置されるデータ線および走査線と、上記データ線および上記走査線の交差箇所にそれぞれ対応づけて配置される、マトリクス状に配置される画素回路とを有する表示部と、上記走査線に走査信号を印加する走査駆動部と、上記データ線にデータ信号を印加するデータ駆動部と、を備え、上記画素回路は、第１電源電圧を供給する第１電源にカソードが接続される発光素子と、上記データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、上記第１トランジスタのゲート端子と、上記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、上記第１トランジスタの第２端子と、上記発光素子のアノードとの間に接続され、ゲート端子に印加される発光制御信号に基づいて選択的に導通する第３トランジスタと、上記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が上記第１トランジスタのゲート端子に接続される容量素子と、を備え、上記データ駆動部は、１フレーム期間における、上記発光素子を発光させない非発光期間には、データ信号を上記データ線に印加し、上記１フレーム期間における、上記発光素子を上記データ信号に対応して発光させる発光期間には、上記第１電源電圧よりも電位が高い第２電源電圧を上記データ線に印加する、表示装置が提供される。
【００２０】
かかる構成によって、表示部を構成する各画素回路を４つのトランジスタと１つの容量素子とで構成しつつ、画素回路それぞれにおいて駆動トランジスタの役目を果たす第１トランジスタの閾値電圧のばらつきを補償することが可能となる。よって、かかる構成によって、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。
【００２１】
また、上記目的を達成するために、本発明の他の観点によれば、マトリクス状に配置されるデータ線および走査線と、上記データ線および上記走査線の交差箇所にそれぞれ対応づけて配置される、マトリクス状に配置される画素回路とを有する表示部と、上記走査線に走査信号を印加する走査駆動部と、上記データ線にデータ信号を印加するデータ駆動部と、を備え、上記画素回路は、上記データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、上記第１トランジスタのゲート端子と、上記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、上記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、一端が固定電位の電圧を供給する電源に接続され、他端が上記第１トランジスタのゲート端子に接続される容量素子と、第１レベルの電位の電源電圧または上記第１レベルよりも低い第２レベルの電位の電源電圧を供給する第１電源に、カソードが接続され、上記第１トランジスタの第２端子にアノードが接続される発光素子と、を備え、上記データ駆動部は、１フレーム期間における上記発光素子を発光させない非発光期間には、データ信号を上記データ線に印加し、上記１フレーム期間における、上記発光素子を上記データ信号に対応して発光させる発光期間には、上記第１レベルの電位の電源電圧を上記データ線に印加し、上記第１電源が供給する電源電圧の電位は、上記非発光期間では、上記第１レベルの電位に固定され、上記発光期間では、上記第１レベルの電位から上記第２レベルの電位に切り替えられる、表示装置が提供される。
【００２２】
かかる構成によって、表示部を構成する各画素回路を３つのトランジスタと１つの容量素子とで構成しつつ、画素回路それぞれにおいて駆動トランジスタの役目を果たす第１トランジスタの閾値電圧のばらつきを補償することが可能となる。よって、かかる構成によって、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。
【００２３】
また、上記表示部を構成する上記画素回路それぞれにおける上記非発光期間と、上記表示部を構成する上記画素回路それぞれにおける上記発光期間とは、それぞれ同期してもよい。
【００２４】
また、上記データ駆動部は、立体画像を構成する右目用の画像を示すデータ信号と、上記立体画像を構成する左目用の画像を示すデータ信号とを、１フレーム期間ごとに交互に印加してもよい。
【００２５】
また、上記表示部は、マトリクス状に配置される上記画素回路の各列に対応するデータ線として、第１データ信号が印加される第１データ線と、第２データ信号が印加される第２データ線とを有し、上記画素回路を構成する第１トランジスタの第１端子は、上記第１データ線または上記第２データ線のいずれか一方のデータ線に接続されてもよい。
【００２６】
また、上記表示部を構成する奇数行の画素回路は、上記第１データ線または上記第２データ線のいずれか一方のデータ線に接続され、上記表示部を構成する偶数行の画素回路は、上記第１データ線または上記第２データ線のうちの他方のデータ線に接続されてもよい。
【００２７】
また、上記データ駆動部は、１水平走査期間ごとに、データ信号または上記第１レベルの電位の電源電圧を上記第１データ線に印加し、上記第１データ線へのデータ信号の印加と同期して、上記第２データ線に上記第１レベルの電位の電源電圧を印加し、上記第１データ線への上記第１レベルの電位の電源電圧の印加と同期して、上記第２データ線にデータ信号を印加してもよい。
【００２８】
また、上記データ駆動部は、上記第１データ線へのデータ信号の印加と同期して、上記第２データ線に上記データ信号を印加し、上記第１データ線への上記第１レベルの電位の電源電圧の印加と同期して、上記第２データ線に上記第１レベルの電位の電源電圧を印加してもよい。
【００２９】
また、上記データ駆動部は、切替信号に基づいて、第１駆動モードと第２駆動モードとを切り替え、上記第１駆動モードでは、上記データ駆動部は、上記第１データ線へのデータ信号の印加と同期して、上記第２データ線に上記データ信号を印加し、上記第１データ線への上記第１レベルの電位の電源電圧の印加と同期して、上記第２データ線に上記第１レベルの電位の電源電圧を印加し、上記第２駆動モードでは、上記データ駆動部は、１水平走査期間ごとに、データ信号または上記第１レベルの電位の電源電圧を上記第１データ線に印加し、上記第１データ線へのデータ信号の印加と同期して、上記第２データ線に上記第１レベルの電位の電源電圧を印加し、上記第１データ線への上記第１レベルの電位の電源電圧の印加と同期して、上記第２データ線にデータ信号を印加してもよい。
【発明の効果】
【００３０】
本発明によれば、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係る画素回路の構成の一例を示す説明図である。
【図２】本発明の第１の実施形態に係る画素回路を駆動させる駆動方法の一例を示す説明図である。
【図３】本発明の第１の実施形態の変形例に係る画素回路の構成の一例を示す説明図である。
【図４】本発明の第２の実施形態に係る画素回路の構成の一例を示す説明図である。
【図５】本発明の第２の実施形態に係る画素回路を駆動させる駆動方法の一例を示す説明図である。
【図６】本発明の第１の実施形態に係る表示装置の構成の一例を示す説明図である。
【図７】本発明の実施形態に係る表示装置が第１駆動モードで駆動する場合における利点を説明するための説明図である。
【図８】本発明の第２の実施形態に係る表示装置の構成の一例を説明するための説明図である。
【図９】図８に示す第２の実施形態に係る表示パネルを構成する画素回路の一例を示す説明図である。
【図１０】本発明の第２の実施形態に係る表示装置における画素回路の動作の一例を説明するための説明図である。
【図１１】従来の技術に係る画素回路の構成の一例を示す説明図である。
【図１２】従来の技術に係るトランジスタの特性のばらつきを補償する方法の一例を示す説明図である。
【発明を実施するための形態】
【００３２】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００３３】
（従来の技術に係る画素回路の構成と、トランジスタの特性のばらつきを補償する方法）
本発明の実施形態に係る画素回路の構成、および本発明の実施形態に係る画素回路を備える表示装置の構成について説明する前に、従来の技術に係る画素回路の構成の一例と、従来の技術に係るトランジスタの特性のばらつきを補償する方法の一例について、説明する。
【００３４】
図１１は、従来の技術に係る画素回路の構成の一例を示す説明図であり、また、図１２は、従来の技術に係るトランジスタの特性のばらつきを補償する方法の一例を示す説明図である。ここで、図１２は、図１１に示す画素回路を駆動させる各種信号を、１フレーム期間分示している。
【００３５】
図１１に示す従来の画素回路は、駆動トランジスタの役目を果たすトランジスタＭ１１と、スイッチングトランジスタの役目を果たすトランジスタＭ１２、Ｍ１３、Ｍ１６と、発光制御トランジスタ（エミッショントランジスタ）の役目を果たすトランジスタＭ４、Ｍ５と、容量素子Ｃ１１（蓄積容量）と、発光制御トランジスタＭ１４と直列に接続された発光素子Ｄ１１（有機ＥＬ素子）とを備える。図１１に示すＥＬＶＤＤは、発光期間における発光素子Ｄ１１のアノード側の電圧であり、ＥＬＶＳＳは、発光素子Ｄ１１のカソード側の電圧である。また、トランジスタＭ１６に印加されるＶｉｎｔは、トランジスタＭ１１をある所望の電位に初期化するための初期化電圧である。また、図１１では、トランジスタＭ１１〜Ｍ１６の各トランジスタがＰチャネル型のトランジスタで構成されており、各トランジスタは、ゲート端子に印加される制御信号（走査信号Ｓｃａｎ（ｎ−１）、Ｓｃａｎ（ｎ）、発光制御信号ＥＭ）によって、選択的に導通する。
【００３６】
図１１に示すように、従来の画素回路は、６つのトランジスタと、１つの容量素子から構成される。次に、図１２を参照しつつ、図１１に示す従来の画素回路の動作について説明する。
【００３７】
以下では、（従来の画素回路、および後述する本発明の実施形態に係る画素回路を含む）画素回路を動作させる各種信号が、「ローレベル」と「ハイレベル」の論理レベルを示す電圧信号であるものとして説明する。また、以下では、トランジスタが導通することを“トランジスタがオンする”または“トランジスタがオンとなる”と示し、トランジスタが導通しないことを“トランジスタがオフする”または“トランジスタがオフとなる”と示す場合がある。
【００３８】
従来の画素回路では、期間１において、走査信号Ｓｃａｎ（ｎ−１）がローレベルとなり、トランジスタＭ１６がオンすることによって、トランジスタＭ１１のゲート端子の電位は、電圧Ｖｉｎｔの電位に初期化される。
【００３９】
次に、従来の画素回路では、期間２において、走査信号Ｓｃａｎ（ｎ）がローレベルとなり、トランジスタＭ１２、Ｍ１３がオンする。トランジスタＭ１２、Ｍ１３がオンすることによって、データ信号Ｖｄａｔａが、トランジスタＭ１３、トランジスタＭ１１、およびトランジスタＭ１２を介して、トランジスタＭ１１のゲート端子に印加される。このとき、トランジスタＭ１１とトランジスタＭ１２との接続関係をみると、トランジスタＭ１１のゲート端子とドレイン端子は、ダイオード接続された状態となる。
【００４０】
よって、トランジスタＭ１１のゲート端子には、下記の数式１に示す電圧Ｖｇａｔｅが書き込まれ、当該電圧に対応する電荷が容量素子Ｃ１１に保持される。ここで、数式１に示す“Ｖｇａｔｅ”は、トランジスタＭ１１のゲート端子に書き込まれる（印加される）電圧を示しており、数式１に示す“Ｖｄａｔａ”は、データ信号Ｖｄａｔａが示す電圧を示している。また、数式１に示す“Ｖｔｈ”は、トランジスタＭ１１が導通する（オンする）電圧の閾値を示す、閾値電圧である。
【００４１】
Ｖｇａｔｅ＝Ｖｄａｔａ−Ｖｔｈ
・・・（数式１）
【００４２】
従来の画素回路では、期間３において、トランジスタＭ１２、Ｍ１３がオフとなり、発光制御信号ＥＭがローレベルとなることによって、トランジスタＭ１４、Ｍ１５がオンとなる。このとき、容量素子Ｃ１１の両端の電圧は、トランジスタＭ１（駆動トランジスタ）のゲート端子−ソース端子間の電圧Ｖｇｓと等しくなるので、トランジスタＭ１には、容量素子Ｃ１１に蓄積された電荷に対応する電圧によってバイアスされた電流が、電圧ＥＬＶＤＤを供給する電源からトランジスタＭ１５、トランジスタＭ１１、およびトランジスタＭ１４を通して、発光素子Ｄ１１に流れる。
【００４３】
一般的に、トランジスタＭ１１に流れる電流Ｉは、飽和状態では、例えば下記の数式２で表される。ここで、数式２に示す“β”は、トランジスタＭ１１のサイズなどにより決定される係数であり、数式２に示す“Ｖｇｓ”は、トランジスタＭ１１のゲート端子−ソース端子間の電圧である。また、数式２に示す“Ｖｔｈ”は、トランジスタＭ１１の閾値電圧である。
【００４４】
Ｉ＝β（Ｖｇｓ−Ｖｔｈ）２
・・・（数式２）
【００４５】
また、数式２に示す電圧Ｖｇｓは、下記の数式３で表される。
【００４６】
Ｖｇｓ＝ＥＬＶＤＤ−（Ｖｄａｔａ−Ｖｔｈ）
・・・（数式３）
【００４７】
よって、数式２、数式３より、発光素子Ｄ１１に流れる電流（発光素子Ｄ１１に供給される電流）は、下記の数式４で表される。
【００４８】
Ｉ＝β（ＥＬＶＤＤ−Ｖｄａｔａ＋Ｖｔｈ−Ｖｔｈ）２
＝β（ＥＬＶＤＤ−Ｖｄａｔａ）２
・・・（数式４）
【００４９】
数式４に示すように、トランジスタＭ１１の閾値電圧Ｖｔｈは相殺されている。つまり、発光素子Ｄ１１に流れる電流は、トランジスタＭ１１の閾値電圧Ｖｔｈには依存しない。
【００５０】
よって、図１１に示す従来の画素回路を複数備える従来の表示装置（例えば、従来の画素回路をマトリクス状に備える表示装置）は、各画素回路を構成するトランジスタＭ１１において、閾値電圧Ｖｔｈにばらつきがあったとしても、当該ばらつきに依存せずに、データ信号Ｖｄａｔａのみで発光素子Ｄ１１に流れる電流量を制御することができる。
【００５１】
従来の画素回路では、例えば図１２に示すような各種信号によって、トランジスタＭ１１（駆動トランジスタ）における閾値電圧Ｖｔｈのばらつきが補償される。よって、例えば図１１に示す従来の画素回路を用いることによって、駆動トランジスタの閾値電圧Ｖｔｈのばらつきにより生じうる表示ムラの発生を防止することが可能となるので、従来の表示装置（例えば、アクティブマトリクス方式の有機ＥＬディスプレイ）における表示均一性の向上を図ることができる。したがって、従来の画素回路を用いた従来の表示装置は、高画質化を図ることが可能である。
【００５２】
しかしながら、図１１に示す従来の画素回路は、１つの画素内に、６つのトランジスタを必要とするが、６つのトランジスタを必要とする構成は、ＡＭＯＬＥＤ（Active Matrics Organic Light Emitting Diode）パネルなどの表示パネルの高精細化を図る上では、障害となりうるより具体的には、例えば、同じ表示パネルのサイズでより画素数を増やそうとした場合、１画素あたりの面積はより小さくなるため、例えば、“トランジスタ数が多いことに起因して所定の面積内に画素のレイアウトができない”などの問題が発生しうる。
【００５３】
よって、高画質化を図りつつ、高精細化にも対応するためには、表示装置が備える各画素（表示パネルを構成する各画素）を、従来の画素回路と同様の駆動トランジスタの閾値電圧Ｖｔｈのばらつき補償機能を従来の画素回路よりもより少ないトランジスタ数で実現することが可能な画素回路によって、構成することが望ましい。
【００５４】
（本発明の実施形態に係る画素回路）
以下、従来の画素回路と同様の駆動トランジスタの閾値電圧Ｖｔｈのばらつき補償機能を、従来の画素回路よりもより少ないトランジスタ数で実現することが可能な、本発明の実施形態に係る画素回路の構成について説明する。
【００５５】
なお、以下では、本発明の実施形態に係る画素回路がｐチャネル型のトランジスタのみで構成される場合を例に挙げて、本発明の実施形態に係る画素回路の構成の一例について説明するが、本発明の実施形態に係る画素回路の構成は、上記に限られない。例えば、本発明の実施形態に係る画素回路は、ｎチャネル型のトランジスタのみで構成することができ、また、ｐチャネル型のトランジスタとｎチャネル型のトランジスタとが混在する構成とすることもできる。本発明の実施形態に係る画素回路が、ｎチャネル型のトランジスタのみで構成される場合や、ｐチャネル型のトランジスタとｎチャネル型のトランジスタとが混在する構成である場合には、例えば、後述する画素回路を駆動させる各種信号の信号レベルを、トランジスタの導電型に対応するように変更すればよい。
【００５６】
［１］第１の実施形態に係る画素回路
図１は、本発明の第１の実施形態に係る画素回路の構成の一例を示す説明図であり、また、図２は、本発明の第１の実施形態に係る画素回路を駆動させる駆動方法の一例を示す説明図である。ここで、図２は、図１に示す画素回路を駆動させる各種信号を、１フレーム期間分示している。
【００５７】
第１の実施形態に係る画素回路は、発光素子Ｄ１（有機ＥＬ素子）と、駆動トランジスタの役目を果たすトランジスタＭ１（第１トランジスタ）と、スイッチングトランジスタの役目を果たすトランジスタＭ２（第２トランジスタ）と、発光制御トランジスタ（エミッショントランジスタ）の役目を果たすトランジスタＭ３（第３トランジスタ）と、スイッチングトランジスタの役目を果たすトランジスタＭ４（第４トランジスタ）と、容量素子Ｃ１（蓄積容量）とを備える。
【００５８】
発光素子Ｄ１は、電源電圧ＥＬＶＳＳ（第１電源電圧）を供給する電源（第１電源）にカソードが接続される。ここで、電源電圧ＥＬＶＳＳを供給する電源は、発光素子Ｄ１のカソード側の電源である。
【００５９】
トランジスタＭ１は、データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する。
【００６０】
トランジスタＭ２は、トランジスタＭ１のゲート端子と、トランジスタＭ１の第２端子との間に接続され、ゲート端子に印加される第１走査信号Ｓｃａｎ（ｎ）に基づいて選択的に導通する。
【００６１】
トランジスタＭ３は、トランジスタＭ１の第２端子と、発光素子Ｄ１のアノードとの間に接続され、ゲート端子に印加される発光制御信号ＥＭに基づいて選択的に導通する。
【００６２】
トランジスタＭ４は、トランジスタＭ１のゲート端子と、電圧Ｖｉｎｔを供給する初期化電源との間に接続され、ゲート端子に印加される第２走査信号Ｓｃａｎ（ｎ−１）に基づいて選択的に導通する。
【００６３】
容量素子Ｃ１は、一端が電源電圧ＥＬＶＤＤ（第２電源電圧）を供給する電源（第２電源）に接続され、他端がトランジスタＭ１のゲート端子に接続される。ここで、電源電圧ＥＬＶＤＤを供給する電源は、発光素子Ｄ１のアノード側の電源である。また、電源電圧ＥＬＶＤＤと電源電圧ＥＬＶＳＳとの関係は、「電源電圧ＥＬＶＤＤ＞電源電圧ＥＬＶＳＳ」である。以下では、電源電圧ＥＬＶＤＤの電位を「第１レベルの電位」と示し、第１レベルの電位よりも低い電源電圧ＥＬＶＳＳの電位を「第２レベルの電位」と示す場合がある。
【００６４】
図１に示すように、第１の実施形態に係る画素回路は、４つのトランジスタと、１つの容量素子から構成される。つまり、第１の実施形態に係る画素回路では、図１１に示す従来の画素回路よりもトランジスタ数が２つ削減されている。次に、図２を参照しつつ、図１に示す第１の実施形態に係る画素回路の動作について説明する。
【００６５】
図２に示すように、１フレーム期間は、発光素子Ｄ１を発光させない非発光期間と、非発光期間経過後に、発光素子Ｄ１をデータ線に印加されるデータ信号に対応して発光させる発光期間とを有する。ここで、本発明の実施形態に係るデータ信号としては、例えば、画像（動画像または静止画像）を示す画像信号が挙げられる。以下では、本発明の実施形態に係るデータ信号が画像信号である場合を例に挙げて説明する。
【００６６】
非発光期間の第１期間に第２走査信号Ｓｃａｎ（ｎ−１）がローレベルとなると、トランジスタＭ４がオンすることによって、トランジスタＭ１のゲート端子の電位は、電圧Ｖｉｎｔの電位に初期化される。
【００６７】
次に、非発光期間における第１期間後の第２期間では、第１走査信号Ｓｃａｎ（ｎ）がローレベルとなってトランジスタＭ２がオンすることによって、データ線に印加されているデータ信号Ｖｄａｔａが、トランジスタＭ１、およびトランジスタＭ２を介して、トランジスタＭ１のゲート端子に印加される。このとき、トランジスタＭ１とトランジスタＭ２との接続関係をみると、トランジスタＭ１のゲート端子と第２端子は、ダイオード接続された状態となる。
【００６８】
よって、トランジスタＭ１のゲート端子には、下記の数式５に示す電圧Ｖｇａｔｅが書き込まれ、当該電圧に対応する電荷が容量素子Ｃ１に保持される。ここで、数式５に示す“Ｖｇａｔｅ”は、トランジスタＭ１のゲート端子に書き込まれる電圧を示しており、数式５に示す“Ｖｄａｔａ”は、データ信号Ｖｄａｔａが示す電圧を示している。また、数式５に示す“Ｖｔｈ”は、トランジスタＭ１が導通する電圧の閾値を示す、閾値電圧である。
【００６９】
Ｖｇａｔｅ＝Ｖｄａｔａ−Ｖｔｈ
・・・（数式５）
【００７０】
ここで、図１に示す第１の実施形態に画素回路では、図１１に示す従来の画素回路とは異なり、トランジスタＭ１（駆動トランジスタ）がデータ線に直接接続されている。しかしながら、非発光期間ではトランジスタＭ３がオフであるので、データ信号Ｖｄａｔａに対応する電流は、発光素子Ｄ１には流れず、また、トランジスタＭ２がオンとならない限り、トランジスタのＭ１のゲート端子の電位が更新されることはない。つまり、第１の実施形態に画素回路では、各フレームにおいて、非発光期間の期間２にトランジスタＭ２がオンすることによって、データ信号が示す画像が更新される。
【００７１】
発光期間に対応する期間３では、発光制御信号ＥＭがローレベルとなり、トランジスタＭ３がオンとなる。また、期間３では、第２電源電圧ＥＬＶＤＤがデータ線に印加され、データ線の電位は、本フレーム期間が経過するまで第２電源電圧ＥＬＶＤＤの電位に保持される。
【００７２】
このとき、容量素子Ｃ１の両端の電圧は、トランジスタＭ１のゲート端子−第１端子（ソース端子）間の電圧Ｖｇｓと等しくなる。よって、容量素子Ｃ１に保持された電圧によりバイアスされた電流が、データ線からトランジスタＭ１、およびトランジスタＭ３を通して、発光素子Ｄ１に供給される。
【００７３】
ここで、トランジスタＭ１に流れる電流は、上述した図１１に示す従来の画素回路のトランジスタ１１に流れる電流と同様に、飽和状態では下記の数式６で表される。ここで、数式６に示す“β”は、トランジスタＭ１のサイズなどにより決定される係数であり、数式６に示す“Ｖｇｓ”は、トランジスタＭ１のゲート端子−第１端子（ソース端子）間の電圧である。また、数式６に示す“Ｖｔｈ”は、トランジスタＭ１の閾値電圧である。
【００７４】
Ｉ＝β（Ｖｇｓ−Ｖｔｈ）２
・・・（数式６）
【００７５】
また、数式６に示す電圧Ｖｇｓは、下記の数式７で表される。
【００７６】
Ｖｇｓ＝ＥＬＶＤＤ−（Ｖｄａｔａ−Ｖｔｈ）
・・・（数式７）
【００７７】
よって、数式６、数式７より、発光素子Ｄ１に流れる電流（発光素子Ｄ１に供給される電流）は、下記の数式８で表される。
【００７８】
Ｉ＝β（ＥＬＶＤＤ−Ｖｄａｔａ＋Ｖｔｈ−Ｖｔｈ）２
＝β（ＥＬＶＤＤ−Ｖｄａｔａ）２
・・・（数式８）
【００７９】
数式８に示すように、トランジスタＭ１の閾値電圧Ｖｔｈは相殺されている。つまり、発光素子Ｄ１に流れる電流は、トランジスタＭ１の閾値電圧Ｖｔｈには依存しない。よって、第１の実施形態に係る画素回路では、例えば図２に示す各種信号による動作によって、トランジスタＭ１における閾値電圧Ｖｔｈばらつきが補償され、データ信号Ｖｄａｔａによって発光素子Ｄ１に流れる電流量が制御される。
【００８０】
上記のように、第１の実施形態に係る画素回路は、図１１に示す従来の画素回路と同様に、駆動トランジスタの閾値電圧Ｖｔｈのばらつきを補償することができる。よって、第１の実施形態に係る画素回路を用いることによって、駆動トランジスタの閾値電圧Ｖｔｈのばらつきにより生じうる表示ムラの発生を防止することが可能となる。したがって、第１の実施形態に係る画素回路を用いることによって、表示装置（例えば、アクティブマトリクス方式の有機ＥＬディスプレイ）における表示均一性の向上を図ることができる。
【００８１】
また、第１の実施形態に係る画素回路は、従来の画素回路よりも２つトランジスタ数を削減している。
【００８２】
したがって、第１の実施形態に係る画素回路は、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、第１の実施形態に係る画素回路は、画素回路を構成する素子の数をより低減しているので、従来の画素回路よりも、表示パネルの高精細化を図る上で有利である。
【００８３】
なお、第１の実施形態に係る画素回路の構成は、図１に示す構成に限られない。例えば、図１では、容量素子Ｃ１の一端が電源電圧ＥＬＶＤＤ（第２電源電圧）を供給する電源（第２電源）に接続されている例を示しているが、第１の実施形態に係る画素回路は、容量素子Ｃ１の一端を、固定電位の電圧を供給する電源に接続することもできる。
【００８４】
図３は、本発明の第１の実施形態の変形例に係る画素回路の構成の一例を示す説明図である。図３に示す変形例に係る画素回路は、基本的に図１に示す画素回路と同様の構成を有するが、容量素子Ｃ１の一端が、初期化電源に接続されている点が異なる。
【００８５】
ここで、初期化電源が供給する初期化電圧Ｖｉｎｔの電位は、固定である。よって、図３に示す変形例に係る画素回路では、１フレーム期間において図２に示す各種信号が印加されることによって、図１に示す画素回路と同様の動作が行われる。よって、図３に示す変形例に係る画素回路は、図１に示す画素回路と同様の効果を奏することができる。
【００８６】
また、図３に示す変形例に係る画素回路では、容量素子Ｃ１の一端を初期化電源に接続しているので、図１に示す画素回路において示されている電源電圧ＥＬＶＤＤが供給される電源線が不要となる。電源線が不要となることによって、表示パネルの高精細化を図る場合において配線スペースを削除することが可能となる。よって、図３に示す変形例に係る画素回路を用いることによって、表示パネルをレイアウトする際の自由度が向上する（すなわち、レイアウト面においてより有利となる。）なお、第１の実施形態の変形例に係る画素回路が備える容量素子Ｃ１の一端が接続される、固定電位の電圧を供給する電源が、初期化電源に限られないことは、言うまでもない。
【００８７】
［２］第２の実施形態に係る画素回路
本発明の実施形態に係る画素回路の構成は、図１、図３に示すように、４つのトランジスタを備える構成に限られない。図４は、本発明の第２の実施形態に係る画素回路の構成の一例を示す説明図であり、また、図５は、本発明の第２の実施形態に係る画素回路を駆動させる駆動方法の一例を示す説明図である。ここで、図５は、図４に示す画素回路を駆動させる各種信号を、１フレーム期間分示している。
【００８８】
第２の実施形態に係る画素回路は、駆動トランジスタの役目を果たすトランジスタＭ１（第１トランジスタ）と、スイッチングトランジスタの役目を果たすトランジスタＭ２（第２トランジスタ）と、スイッチングトランジスタの役目を果たすトランジスタＭ４（第４トランジスタ）と、容量素子Ｃ１（蓄積容量）と、発光素子Ｄ１（有機ＥＬ素子）とを備える。
【００８９】
トランジスタＭ１は、データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する。
【００９０】
トランジスタＭ２は、トランジスタＭ１のゲート端子と、トランジスタＭ１の第２端子との間に接続され、ゲート端子に印加される第１走査信号Ｓｃａｎ（ｎ）に基づいて選択的に導通する。
【００９１】
トランジスタＭ４は、トランジスタＭ１のゲート端子と、電圧Ｖｉｎｔを供給する初期化電源との間に接続され、ゲート端子に印加される第２走査信号Ｓｃａｎ（ｎ−１）に基づいて選択的に導通する。
【００９２】
容量素子Ｃ１は、一端が電源電圧ＥＬＶＤＤ（第２電源電圧）を供給する電源（第２電源）に接続され、他端がトランジスタＭ１のゲート端子に接続される。
【００９３】
発光素子Ｄ１は、電源にカソードが接続され、第１トランジスタＭ１の第２端子にアノードが接続される。ここで、発光素子Ｄ１のカソードに接続された電源から供給される電位は固定ではなく、発光素子Ｄ１のカソードに接続された電源からは、例えば、第１レベルの電位の電源電圧（電源電圧ＥＬＶＤＤ）、または、第２レベルの電位の電源電圧（電源電圧ＥＬＶＳＳ）が供給される。
【００９４】
図４に示すように、第２の実施形態に係る画素回路は、図１に示す第１の実施形態に係る画素回路が備えるトランジスタＭ３を省略した回路と等価であり、３つのトランジスタと、１つの容量素子から構成される。つまり、第２の実施形態に係る画素回路では、図１１に示す従来の画素回路よりもトランジスタ数が３つ削減されている。次に、図５を参照しつつ、図４に示す第２の実施形態に係る画素回路の動作について説明する。
【００９５】
図５に示すように、１フレーム期間は、発光素子Ｄ１を発光させない非発光期間と、非発光期間経過後に、発光素子Ｄ１をデータ線に印加されるデータ信号に対応して発光させる発光期間とを有する。
【００９６】
図５に示すように非発光期間では、発光素子Ｄ１のカソードに接続された電源は、電源電圧ＥＬＶＤＤを供給する。よって、非発光期間では、発光素子Ｄ１は、オフとなる。
【００９７】
非発光期間の第１期間に第２走査信号Ｓｃａｎ（ｎ−１）がローレベルとなると、トランジスタＭ４がオンすることによって、トランジスタＭ１のゲート端子の電位は、電圧Ｖｉｎｔの電位に初期化される。
【００９８】
次に、非発光期間における第１期間後の第２期間では、第１走査信号Ｓｃａｎ（ｎ）がローレベルとなってトランジスタＭ２がオンすることによって、データ線に印加されているデータ信号Ｖｄａｔａが、トランジスタＭ１、およびトランジスタＭ２を介して、トランジスタＭ１のゲート端子に印加される。このとき、トランジスタＭ１とトランジスタＭ２との接続関係をみると、トランジスタＭ１のゲート端子と第２端子は、ダイオード接続された状態となる。
【００９９】
よって、トランジスタＭ１のゲート端子には、下記の数式９に示す電圧Ｖｇａｔｅが書き込まれ、当該電圧に対応する電荷が容量素子Ｃ１に保持される。ここで、数式９に示す“Ｖｇａｔｅ”は、トランジスタＭ１のゲート端子に書き込まれる電圧を示しており、数式９に示す“Ｖｄａｔａ”は、データ信号Ｖｄａｔａが示す電圧を示している。また、数式９に示す“Ｖｔｈ”は、トランジスタＭ１が導通する電圧の閾値を示す、閾値電圧である。
【０１００】
Ｖｇａｔｅ＝Ｖｄａｔａ−Ｖｔｈ
・・・（数式９）
【０１０１】
ここで、図４に示す第１の実施形態に画素回路では、図１に示す第１の実施形態に画素回路と同様に、トランジスタＭ１（駆動トランジスタ）がデータ線に直接接続されている。しかしながら、非発光期間では発光素子Ｄ１がオフとなっているので、データ信号Ｖｄａｔａに対応する電流は、発光素子Ｄ１には流れず、また、トランジスタＭ２がオンとならない限り、トランジスタのＭ１のゲート端子の電位が更新されることはない。つまり、第２の実施形態に画素回路では、各フレームにおいて、非発光期間の期間２にトランジスタＭ２がオンすることによって、データ信号が示す画像が更新される。
【０１０２】
発光期間に対応する期間３では、発光素子Ｄ１のカソードに接続された電源は、電源電圧ＥＬＶＳＳを供給する。つまり、発光素子Ｄ１のカソードに印加される電圧の電位は、第１レベルの電位から第２レベルの電位に切り替えられる。
【０１０３】
また、期間３では、第２電源電圧ＥＬＶＤＤがデータ線に印加され、データ線の電位は、本フレーム期間が経過するまで第２電源電圧ＥＬＶＤＤの電位（第１レベルの電位）に保持される。
【０１０４】
このとき、容量素子Ｃ１の両端の電圧は、トランジスタＭ１のゲート端子−第１端子（ソース端子）間の電圧Ｖｇｓと等しくなる。よって、容量素子Ｃ１に保持された電圧によりバイアスされた電流が、データ線からトランジスタＭ１を通して、発光素子Ｄ１に供給される。
【０１０５】
ここで、トランジスタＭ１に流れる電流は、上述した図１１に示す従来の画素回路のトランジスタ１１に流れる電流と同様に、飽和状態では下記の数式１０で表される。ここで、数式１０に示す“β”は、トランジスタＭ１のサイズなどにより決定される係数であり、数式１０に示す“Ｖｇｓ”は、トランジスタＭ１のゲート端子−第１端子（ソース端子）間の電圧である。また、数式１０に示す“Ｖｔｈ”は、トランジスタＭ１の閾値電圧である。
【０１０６】
Ｉ＝β（Ｖｇｓ−Ｖｔｈ）２
・・・（数式１０）
【０１０７】
また、数式１０に示す電圧Ｖｇｓは、下記の数式１１で表される。
【０１０８】
Ｖｇｓ＝ＥＬＶＤＤ−（Ｖｄａｔａ−Ｖｔｈ）
・・・（数式１１）
【０１０９】
よって、数式１０、数式１１より、発光素子Ｄ１に流れる電流は、下記の数式１２で表される。
【０１１０】
Ｉ＝β（ＥＬＶＤＤ−Ｖｄａｔａ＋Ｖｔｈ−Ｖｔｈ）２
＝β（ＥＬＶＤＤ−Ｖｄａｔａ）２
・・・（数式１２）
【０１１１】
数式１２に示すように、トランジスタＭ１の閾値電圧Ｖｔｈは相殺されている。つまり、発光素子Ｄ１に流れる電流は、トランジスタＭ１の閾値電圧Ｖｔｈには依存しない。よって、第２の実施形態に係る画素回路では、例えば図５に示す各種信号による動作によって、トランジスタＭ１における閾値電圧Ｖｔｈばらつきが補償され、データ信号Ｖｄａｔａによって発光素子Ｄ１に流れる電流量が制御される。
【０１１２】
上記のように、第２の実施形態に係る画素回路は、図１１に示す従来の画素回路と同様に、駆動トランジスタの閾値電圧Ｖｔｈのばらつきを補償することができる。よって、第２の実施形態に係る画素回路を用いることによって、駆動トランジスタの閾値電圧Ｖｔｈのばらつきにより生じうる表示ムラの発生を防止することが可能となる。したがって、第２の実施形態に係る画素回路を用いることによって、表示装置（例えば、アクティブマトリクス方式の有機ＥＬディスプレイ）における表示均一性の向上を図ることができる。
【０１１３】
また、第２の実施形態に係る画素回路は、従来の画素回路よりも３つトランジスタ数を削減している。
【０１１４】
したがって、第２の実施形態に係る画素回路は、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、第２の実施形態に係る画素回路は、画素回路を構成する素子の数をより低減しているので、従来の画素回路よりも、表示パネルの高精細化を図る上で有利である。
【０１１５】
なお、第２の実施形態に係る画素回路の構成は、図４に示す構成に限られない。例えば、第２の実施形態に係る画素回路は、第１の実施形態に係る画素回路と同様に、容量素子Ｃ１の一端を、固定電位の電圧を供給する電源に接続することができる。上記固定電位の電圧を供給する電源としては、例えば、図３に示す第１の実施形態の変形例に係る画素回路と同様に、初期化電源が挙げられるが、上記固定電位の電圧を供給する電源は、上記に限られない。
【０１１６】
第２の実施形態に係る画素回路の容量素子Ｃ１の一端が、図３に示す第１の実施形態の変形例に係る画素回路と同様に、初期化電源に接続される場合には、図４に示す画素回路において示されている電源電圧ＥＬＶＤＤが供給される電源線が不要となるので、図３に示す第１の実施形態の変形例に係る画素回路と同様の効果を奏することができる。
【０１１７】
（本発明の実施形態に係る表示装置）
次に、本発明の実施形態に係る画素回路を適用することが可能な、本発明の実施形態に係る表示装置について説明する。
【０１１８】
［Ｉ］第１の実施形態に係る表示装置
図６は、本発明の第１の実施形態に係る表示装置１００の構成の一例を示す説明図である。表示装置１００は、例えば、表示パネル１０２（表示部）と、走査駆動部１０４と、データ駆動部１０６とを備える。
【０１１９】
また、表示装置１００は、例えば、制御部（図示せず）や、ＲＯＭ（Read Only Memory。図示せず）、ＲＡＭ（Random Access Memory。図示せず）、放送局などから送信される画像信号を受信する受信部（図示せず）、記憶部（図示せず）、ユーザが操作可能な操作部（図示せず）、外部装置（図示せず）と通信を行うための通信部（図示せず）などを備えてもよい。表示装置１００は、例えば、データの伝送路としてのバス（bus）により上記各構成要素間を接続する。
【０１２０】
ここで、制御部（図示せず）は、例えば、ＭＰＵ（Micro Processing Unit）や、各種処理回路などで構成され、表示装置１００全体を制御する。また、制御部（図示せず）は、走査駆動部１０４とデータ駆動部１０６とを制御するタイミングコントローラの役目を果たしてもよい。
【０１２１】
ＲＯＭ（図示せず）は、制御部（図示せず）が使用するプログラムや演算パラメータなどの制御用データを記憶する。ＲＡＭ（図示せず）は、制御部（図示せず）により実行されるプログラムなどを一時的に記憶する。
【０１２２】
記憶部（図示せず）は、例えば、画像データや、アプリケーションなど様々なデータを記憶する。記憶部（図示せず）としては、例えば、ハードディスク（Hard Disk）などの磁気記録媒体や、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、フラッシュメモリ（flash memory）などの不揮発性メモリ（nonvolatile memory）などが挙げられる。また、記憶部（図示せず）は、表示装置１００から着脱可能であってもよい。
【０１２３】
操作部（図示せず）としては、例えば、ボタン、方向キー、あるいは、これらの組み合わせなどが挙げられる。また、表示装置１００は、例えば、表示装置１００の外部装置としての操作入力デバイス（例えば、キーボードやマウスなど）と接続することもできる。
【０１２４】
通信部（図示せず）は、ネットワークを介して（あるいは、直接的に）、外部装置と無線／有線で通信を行う。ここで、通信部（図示せず）としては、例えば、通信アンテナおよびＲＦ（Radio Frequency）回路（無線通信）や、ＩＥＥＥ８０２．１５．１ポートおよび送受信回路（無線通信）、ＩＥＥＥ８０２．１１ｂポートおよび送受信回路（無線通信）、あるいはＬＡＮ（Local Area Network）端子および送受信回路（有線通信）などが挙げられる。また、本発明の実施形態に係るネットワークとしては、例えば、ＬＡＮなどの有線ネットワーク、無線ＬＡＮ（ＷＬＡＮ；Wireless Local Area Network）や基地局を介した無線ＷＡＮ（ＷＷＡＮ；Wireless Wide Area Network）などの無線ネットワーク、あるいは、ＴＣＰ／ＩＰ（Transmission Control Protocol/Internet Protocol）などの通信プロトコルを用いたインターネットなどが挙げられる。
【０１２５】
表示パネル１０２は、マトリクス状（行列状）に配置されるデータ線および走査線と、データ線および走査線の交差箇所にそれぞれ対応づけて配置される、マトリクス状に配置される画素（ＰＩＸ）とを備える。例えば、ＳＤ解像度の画像を表示する表示パネル１０２は、少なくとも６４０×４８０＝３０７２００（データ線×走査線）の画素を有し、カラー表示のために当該画素がＲ、Ｇ、Ｂのサブピクセルからなる場合には、６４０×４８０×３＝９２１６００（データ線×走査線×サブピクセルの数）のサブピクセルを有する。同様に、例えば、ＨＤ解像度の画像を表示する表示部は、１９２０×１０８０の画素を有し、カラー表示の場合には、１９２０×１０８０×３のサブピクセルを有する。
【０１２６】
また、表示パネル１１４を構成する各画素は、例えば、上述した第１の実施形態に係る画素回路（変形例も含む）や、第２の実施形態に係る画素回路（変形例も含む）で構成される。
【０１２７】
走査駆動部１０４は、走査線に走査信号Ｓｃａｎ（１）、…、Ｓｃａｎ（ｎ）を印加する。ここで、走査駆動部１０４は、例えば、タイミングコントローラの役目を果たす制御部（図示せず）から伝達される制御信号に基づいて、各走査線へと走査信号を印加する。
【０１２８】
データ駆動部１０６は、データ信号Ｖｄａｔａ、または、電源電圧ＥＬＶＤＤ（第２電源電圧）を、データ線に印加する。より具体的には、データ駆動部１０６は、例えば図２、図５に示すように、１フレーム期間における非発光期間には、データ信号をデータ線に印加し、１フレーム期間における発光期間には、電源電圧ＥＬＶＤＤ（第２電源電圧）をデータ線に印加する。ここで、データ駆動部１０６は、例えば、タイミングコントローラの役目を果たす制御部（図示せず）から伝達される制御信号に基づいて、データ信号Ｖｄａｔａ、または、電源電圧ＥＬＶＤＤを、各データ線に印加する。
【０１２９】
第１の実施形態に係る表示装置１００は、例えば図６に示す構成を有する。ここで、表示パネル１０２の画素を構成する画素回路は、例えば、図１に示す構成や、図５に示す構成を有し、各画素回路は、各フレーム期間において、図２や図５に示す各種信号にしたがって動作する。
【０１３０】
図２や図５に示すような、本発明の実施形態に係る画素回路を駆動させる駆動方法が用いられる場合、表示装置１００では、１フレーム期間における非発光期間（１フレーム期間における前半部分）において、表示パネル１０２を構成する全ての画素の初期化、閾値補正、およびデータ書き込みが線順次的に行われる。
【０１３１】
また、図２や図５に示すような、本発明の実施形態に係る画素回路を駆動させる駆動方法が用いられる場合、表示装置１００では、１フレーム期間における発光期間（１フレーム期間における後半部分）において、表示パネル１０２を構成する全ての画素が同期して発光する。
【０１３２】
つまり、図２や図５に示すような、本発明の実施形態に係る画素回路を駆動させる駆動方法が用いられる場合には、表示装置１００では、表示パネル１０２を構成する画素回路それぞれにおける非発光期間と、表示パネル１０２を構成する画素回路それぞれにおける発光期間とが、それぞれ同期することとなる。以下では、本発明の実施形態に係る表示装置における、表示パネル１０２を構成する画素回路それぞれにおける非発光期間と発光期間とを、それぞれ同期させる駆動方法を用いた駆動モードを、「第１駆動モード」と示す場合がある。ここで、本発明の実施形態に係る第１駆動モードは、いわゆる“Ｓｉｍｕｌｔａｎｅｏｕｓ駆動”に該当する。
【０１３３】
ここで、表示装置１００が、第１駆動モードで駆動する場合における利点は、発光素子（有機ＥＬ素子）の発光期間と非発光期間とを、時分割的に分離することができることにある。よって、表示装置１００が、第１駆動モードで駆動することによって、例えば、クロストークの少ない立体画像を表示画面に表示させることができる。
【０１３４】
図７は、本発明の実施形態に係る表示装置１００が第１駆動モードで駆動する場合における利点を説明するための説明図である。ここで、図７は、データ駆動部１０６が、立体画像を構成する右目用の画像を示すデータ信号と、立体画像を構成する左目用の画像を示すデータ信号とを、１フレーム期間ごとに交互に印加する場合における、表示画面の表示の状態を示している。
【０１３５】
ｎフレーム期間（図７に示すｆｒａｍｅ（ｎ））の非発光期間では、表示パネル１０２を構成する全ての画素の初期化、閾値補正、および右目用の画像を示すデータ信号のデータ書き込みが線順次的に行われる。ｎフレーム期間の非発光期間において、各画素の発光素子は非発光状態であり、表示パネル１０２の表示画面の表示は、黒表示と等価である。
【０１３６】
また、ｎフレーム期間の発光期間では、各画素の発光素子が、右目用の画像を示すデータ信号に対応して発光する。よって、ｎフレーム期間の発光期間では、右目用の画像が表示画面に表示される。
【０１３７】
次に、ｎ＋１フレーム期間（図７に示すｆｒａｍｅ（ｎ＋１））の非発光期間では、表示パネル１０２を構成する全ての画素の初期化、閾値補正、および左目用の画像を示すデータ信号のデータ書き込みが線順次的に行われる。上記のように、ｎ＋１フレーム期間の非発光期間では、表示パネル１０２の表示画面の表示は、黒表示と等価となる。
【０１３８】
また、ｎ＋１フレーム期間の発光期間では、各画素の発光素子が、左目用の画像を示すデータ信号に対応して発光する。よって、ｎ＋１フレーム期間の発光期間では、左目用の画像が表示画面に表示される。
【０１３９】
図７に示すように、表示装置１００が第１駆動モードで駆動する場合には、右目用の画像が表示される期間と、左目用の画像が表示される期間との間に、黒を表示させる期間を容易に挿入することが可能である。したがって、表示装置１００が第１駆動モードで駆動することによって、クロストークの少ない立体画像を表示画面に表示させることができる。
【０１４０】
なお、上記では、表示装置１００が立体画像を表示画面に表示させる場合を例に挙げて、表示装置１００が第１駆動モードで駆動する場合における利点を説明したが、第１の実施形態に係る表示装置１００が第１駆動モードで駆動することによって、立体画像ではない平面画像を表示させることができることは、言うまでもない。
【０１４１】
以上のように、本発明の第１の実施形態に係る表示装置１００は、表示パネルを１０２を構成する各画素を、上述した本実施形態に係る画素回路で構成する。したがって、第１の実施形態に係る表示装置１００は、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、表示装置１００は、画素回路を構成する素子の数をより低減しているので、従来の画素回路を用いる従来の表示装置よりも、表示パネルの高精細化を図る上で有利である。
【０１４２】
また、第１の実施形態に係る表示装置１００は、Ｓｉｍｕｌｔａｎｅｏｕｓ駆動に該当する第１駆動モードで駆動することによって、発光素子（有機ＥＬ素子）の発光期間と非発光期間とを、時分割的に分離することが可能である。したがって、表示装置１００は、第１駆動モードで駆動することによって、例えば、クロストークの少ない立体画像を表示画面に表示させることができる。
【０１４３】
［ＩＩ］第２の実施形態に係る表示装置
なお、本発明の実施形態に係る表示装置の構成は、図６に示す構成に限られない。例えば、本発明の実施形態に係る表示装置が備える表示パネル（表示部）は、マトリクス状に配置される画素回路の各列に対応するデータ線として、第１データ信号が印加される第１データ線と、第２データ信号が印加される第２データ線とを有していてもよい。第１データ線と第２データ線とを有する場合には、画素回路を構成するトランジスタＭ１（第１トランジスタ。駆動トランジスタ）の第１端子は、第１データ線または第２データ線のいずれか一方のデータ線に接続される。
【０１４４】
図８は、本発明の第２の実施形態に係る表示装置の構成の一例を説明するための説明図である。ここで、図８は、第２の実施形態に係る表示装置（以下、「表示装置２００」と示す場合がある。）が備える表示パネルの構成の一例を示している。なお、図８では、表示装置２００が備える他の構成については、基本的に図６に示す第１の実施形態に係る表示装置１００と同様の構成をとることが可能であることから省略している。また、図８では、図６において示していた電源線は省略している。
【０１４５】
図８に示すように、第２の実施形態に係る表示パネルは、マトリクス状に配置される画素回路の各列に対応するデータ線として、第１データ線ＤＴ１と、第２データ線ＤＴ２とを有する。また、図８では、第２の実施形態に係る表示パネルを構成する奇数行の画素回路が、第１データ線ＤＴ１に接続され、第２の実施形態に係る表示パネルを構成する偶数行の画素回路が、第２データ線ＤＴ２に接続されている例を示している。
【０１４６】
なお、本発明の第２の実施形態に係る表示パネルの構成は、図８に示す構成に限られない。例えば、第２の実施形態に係る表示パネルを構成する奇数行の画素回路が、第２データ線ＤＴ２に接続され、第２の実施形態に係る表示パネルを構成する偶数行の画素回路が、第１データ線ＤＴ１に接続されていてもよい。また、第２の実施形態に係る表示パネルでは、例えば、任意の位置にある画素回路が、第１データ線ＤＴ１または第２データ線ＤＴ２のいずれか一方のデータ線に接続される構成をとることが可能である。
【０１４７】
図９は、図８に示す第２の実施形態に係る表示パネルを構成する画素回路の一例を示す説明図である。ここで、図９は、図８に示す第２の実施形態に係る表示パネルを構成する一部の画素ＰＩＸ１、ＰＩＸ２、ＰＩＸ３の構成の一例を示している。
【０１４８】
図９に示すように、画素ＰＩＸ１、ＰＩＸ２、ＰＩＸ３それぞれは、図１に示す第１の実施形態に係る画素回路と同一の構成を有している。また、画素ＰＩＸ１、ＰＩＸ３を構成するトランジスタＭ１（駆動トランジスタ）の第１端子は、第１データ線ＤＴ１に接続され、また、画素ＰＩＸ２を構成するトランジスタＭ１（駆動トランジスタ）の第１端子は、第２データ線ＤＴ２に接続されている。
【０１４９】
なお、第２の実施形態に係る表示パネルを構成する画素回路の構成は、図９に示す構成に限られない。例えば、本発明の第２の実施形態に係る表示パネルは、図３に示す第１の実施形態の変形例に係る画素回路や、図４に示す第２の実施形態に係る画素回路、第２の実施形態の変形例に係る画素回路によって、各画素を構成してもよい。
【０１５０】
次に、図９に示す第２の実施形態に係る表示装置２００の表示パネルを構成する画素回路の動作について説明する。図１０は、本発明の第２の実施形態に係る表示装置２００における画素回路の動作の一例を説明するための説明図である。
【０１５１】
期間１において走査信号Ｓｃａｎ（ｎ−３）がローレベルとなると、画素ＰＩＸ１のトランジスタＭ４がオンすることによって、画素ＰＩＸ１のトランジスタＭ１のゲート端子の電位は、電圧Ｖｉｎｔの電位に初期化される。
【０１５２】
次に、第２期間では、走査信号Ｓｃａｎ（ｎ−２）がローレベルとなって画素ＰＩＸ１のトランジスタＭ２がオンすることによって、データ線ＤＴ１に印加されているデータ信号Ｖｄａｔａ１が、画素ＰＩＸ１のトランジスタＭ１、および画素ＰＩＸ１のトランジスタＭ２を介して、画素ＰＩＸ１のトランジスタＭ１のゲート端子（図１０に示すＡ点）に印加される。このとき、画素ＰＩＸ１のトランジスタＭ１と画素ＰＩＸ１のトランジスタＭ２との接続関係をみると、画素ＰＩＸ１のトランジスタＭ１のゲート端子と第２端子は、ダイオード接続された状態となる。
【０１５３】
よって、画素ＰＩＸ１のトランジスタＭ１のゲート端子には、下記の数式１３に示す電圧Ｖｇａｔｅ（Ａ点）が書き込まれ、当該電圧に対応する電荷が、画素ＰＩＸ１の容量素子Ｃ１に保持される。ここで、数式１３に示す“Ｖｇａｔｅ（Ａ点）”は、画素ＰＩＸ１のトランジスタＭ１のゲート端子に書き込まれる電圧を示しており、数式１３に示す“Ｖｄａｔａ１”は、データ信号Ｖｄａｔａ１が示す電圧を示している。また、数式１３に示す“Ｖｔｈ（ＰＩＸ１）”は、画素ＰＩＸ１のトランジスタＭ１が導通する電圧の閾値を示す、閾値電圧である。
【０１５４】
Ｖｇａｔｅ（Ａ点）＝Ｖｄａｔａ１−Ｖｔｈ（ＰＩＸ１）
・・・（数式１３）
【０１５５】
ここで、図９に示す画素ＰＩＸ１の画素回路では、トランジスタＭ１（駆動トランジスタ）がデータ線ＤＴ１に直接接続されている。しかしながら、非発光期間ではトランジスタＭ３がオフであるので、データ信号Ｖｄａｔａ１に対応する電流は、発光素子Ｄ１には流れず、また、トランジスタＭ２がオンとならない限り、トランジスタのＭ１のゲート端子の電位が更新されることはない。つまり、画素ＰＩＸ１では、各フレームにおいて、非発光期間の期間２にトランジスタＭ２がオンすることによって、データ信号が示す画像が更新される。
【０１５６】
また、第２期間では、走査信号Ｓｃａｎ（ｎ−２）がローレベルとなって画素ＰＩＸ２のトランジスタＭ４がオンすることによって、画素ＰＩＸ２のトランジスタＭ１のゲート端子の電位は、電圧Ｖｉｎｔの電位に初期化される。
【０１５７】
次に期間３では、走査信号Ｓｃａｎ（ｎ−１）がローレベルとなって画素ＰＩＸ２のトランジスタＭ２がオンすることによって、データ線ＤＴ２に印加されているデータ信号Ｖｄａｔａ２が、画素ＰＩＸ２のトランジスタＭ１、および画素ＰＩＸ２のトランジスタＭ２を介して、画素ＰＩＸ２のトランジスタＭ１のゲート端子（図１０に示すＢ点）に印加される。よって、画素ＰＩＸ２のトランジスタＭ１のゲート端子には、上記数式１３と同様の計算により導出される電圧Ｖｇａｔｅ（Ｂ点）が書き込まれ、当該電圧に対応する電荷が、画素ＰＩＸ２の容量素子Ｃ１に保持される。
【０１５８】
また、第３期間では、走査信号Ｓｃａｎ（ｎ−１）がローレベルとなって画素ＰＩＸ３のトランジスタＭ４がオンすることによって、画素ＰＩＸ３のトランジスタＭ１のゲート端子の電位は、電圧Ｖｉｎｔの電位に初期化される。
【０１５９】
次に期間４では、走査信号Ｓｃａｎ（ｎ）がローレベルとなって画素ＰＩＸ３のトランジスタＭ２がオンすることによって、データ線ＤＴ１に印加されているデータ信号Ｖｄａｔａ３が、画素ＰＩＸ３のトランジスタＭ１、および画素ＰＩＸ３のトランジスタＭ２を介して、画素ＰＩＸ３のトランジスタＭ１のゲート端子（図１０に示すＣ点）に印加される。よって、画素ＰＩＸ３のトランジスタＭ１のゲート端子には、上記数式１３と同様の計算により導出される電圧Ｖｇａｔｅ（Ｃ点）が書き込まれ、当該電圧に対応する電荷が、画素ＰＩＸ３の容量素子Ｃ１に保持される。
【０１６０】
同様に、図８に示す画素ＰＩＸ４、ＰＩＸ５に対応する画素回路においても、図９に示す各種信号に応じて、初期化、データ書き込みが順次行われる。
【０１６１】
再度期間３を参照すると、期間３では、発光制御信号ＥＭ（ｎ−２）がローレベルとなり、画素ＰＩＸ１のトランジスタＭ３がオンとなる。また、期間３では、第２電源電圧ＥＬＶＤＤがデータ線ＤＴ１に印加され、データ線ＤＴ１の電位は、第２電源電圧ＥＬＶＤＤの電位に保持される。
【０１６２】
このとき、画素ＰＩＸ１の容量素子Ｃ１の両端の電圧は、画素ＰＩＸ１のトランジスタＭ１のゲート端子−第１端子（ソース端子）間の電圧Ｖｇｓと等しくなる。よって、画素ＰＩＸ１の容量素子Ｃ１に保持された電圧によりバイアスされた電流が、データ線ＤＴ１から画素ＰＩＸ１のトランジスタＭ１、および画素ＰＩＸ１のトランジスタＭ３を通して、画素ＰＩＸ１の発光素子Ｄ１に供給される。
【０１６３】
ここで、画素ＰＩＸ１のトランジスタＭ１に流れる電流は、上述した図１１に示す従来の画素回路のトランジスタ１１に流れる電流と同様に、飽和状態では下記の数式１４で表される。ここで、数式１４に示す“β”は、画素ＰＩＸ１のトランジスタＭ１のサイズなどにより決定される係数であり、数式１４に示す“Ｖｇｓ”は、画素ＰＩＸ１のトランジスタＭ１のゲート端子−第１端子（ソース端子）間の電圧である。また、数式１４に示す“Ｖｔｈ”は、画素ＰＩＸ１のトランジスタＭ１の閾値電圧である。
【０１６４】
Ｉ＝β（Ｖｇｓ−Ｖｔｈ）２
・・・（数式１４）
【０１６５】
また、数式１４に示す電圧Ｖｇｓは、下記の数式１５で表される。
【０１６６】
Ｖｇｓ＝ＥＬＶＤＤ−（Ｖｄａｔａ１−Ｖｔｈ）
・・・（数式１５）
【０１６７】
よって、数式１４、数式１５より、画素ＰＩＸ１の発光素子Ｄ１に流れる電流は、下記の数式１６で表される。
【０１６８】
Ｉ＝β（ＥＬＶＤＤ−Ｖｄａｔａ１＋Ｖｔｈ−Ｖｔｈ）２
＝β（ＥＬＶＤＤ−Ｖｄａｔａ１）２
・・・（数式１６）
【０１６９】
数式１６に示すように、画素ＰＩＸ１のトランジスタＭ１の閾値電圧Ｖｔｈは相殺されている。つまり、画素ＰＩＸ１の発光素子Ｄ１に流れる電流は、画素ＰＩＸ１のトランジスタＭ１の閾値電圧Ｖｔｈには依存しない。よって、第２の実施形態に係る表示装置２００では、例えば図１０に示す各種信号による動作によって、画素ＰＩＸ１のトランジスタＭ１における閾値電圧Ｖｔｈばらつきが補償され、データ信号Ｖｄａｔａ１によって画素ＰＩＸ１の発光素子Ｄ１に流れる電流量が制御される。
【０１７０】
また、他の画素ＰＩＸ２、ＰＩＸ３、…においても、上記画素ＰＩＸ１と同様に、トランジスタＭ１（駆動トランジスタ）の閾値電圧Ｖｔｈばらつきが補償され、データ信号Ｖｄａｔａ２、Ｖｄａｔａ３、…によって画素ＰＩＸ２、ＰＩＸ３、…それぞれの発光素子Ｄ１に流れる電流量が制御される。
【０１７１】
ここで、再度画素ＰＩＸ１に着目すると、期間４において発光制御信号ＥＭ（ｎ−２）がハイレベルとなって画素ＰＩＸ１のトランジスタＭ３がオフすることから、画素ＰＩＸ１の発光素子Ｄ１に流れる電流が遮断され、画素ＰＩＸ１における発光が停止する。また、上述したように、画素ＰＩＸ１における発光が停止されている期間４では、画素ＰＩＸ３においてデータの書き込みが行われる。
【０１７２】
次に、期間５では、発光制御信号ＥＭ（ｎ−２）がローレベルとなって画素ＰＩＸ１のトランジスタＭ３がオンすることから、画素ＰＩＸ１において再度発光が開始される。
【０１７３】
図１０の第１データ線ＤＴ１、第２データ線ＤＴ２の波形に示すように、第２の実施形態に係る表示装置が備えるデータ駆動部は、１水平走査期間（１Ｈ期間）ごとに、データ信号または第２データ線ＤＴ２に電源電圧ＥＬＶＤＤ（第１レベルの電位の電源電圧）を第１データ線ＤＴ１に印加する。そして、第２の実施形態に係る表示装置が備えるデータ駆動部は、第１データ線ＤＴ１へのデータ信号の印加と同期して、第２データ線ＤＴ２に電源電圧ＥＬＶＤＤ（第１レベルの電位の電源電圧）を印加し、また、第１データ線ＤＴ１への電源電圧ＥＬＶＤＤの印加と同期して、第２データ線ＤＴ２にデータ信号を印加している。
【０１７４】
つまり、図１０に示す駆動方法によって駆動される場合、第２の実施形態に係る表示装置２００では、第１データ線ＤＴ１と第２データ線ＤＴ２とにおいて、データ信号が印加される期間（すなわち、非発光期間）と、電源電圧ＥＬＶＤＤが印加される期間（すなわち、発光期間）とが交互に繰り返されている。また、図１０に示す駆動方法によって駆動される場合、第２の実施形態に係る表示装置２００では、各画素の初期化、閾値補正、データ書き込みが完了した後は、１水平走査期間に相当する期間ごとに、各画素で発光と非発光が繰り返される。以下では、例えば図１０に示すような、１水平走査期間ごとに各画素において発光と非発光とを繰り返させる駆動方法を用いた駆動モードを、「第２駆動モード」と示す場合がある。
【０１７５】
ここで、本発明の実施形態に係る第２駆動モードは、いわゆる“ｄｕｔｙ駆動”に該当する。また、本発明の実施形態に係る第２駆動モードで駆動する場合、表示装置２００では、画素の初期化、閾値補正、データ書き込み、発光（または非発光）が全て線順次的に行われる。つまり、本発明の実施形態に係る第２駆動モードは、いわゆる“Ｐｒｏｇｒｅｓｓｉｖｅ駆動”であるともいえる。
【０１７６】
本発明の実施形態に係る第２駆動モードで駆動する場合には、表示装置２００は、上述した本発明の実施形態に係る第１駆動モードで駆動する場合（いわゆるＳｉｍｕｌａｔａｎｅｏｕｓ駆動で駆動する場合）のように、１フレーム期間中において、非発光期間（初期化、閾値補正、およびデータ書き込みを行う期間）と、発光期間とを時分割的に分離する必要はない。よって、第２駆動モードで駆動する場合には、表示装置２００は、初期化、閾値補正、およびデータ書き込みに必要な時間を長くとることができるので、低周波駆動が可能となる。また、初期化、閾値補正、およびデータ書き込みに必要な時間を長くとることができることによって、表示装置２００は、例えば、補正精度の向上や書き込み不足の解消を図ることができる。
【０１７７】
以上のように、本発明の第２の実施形態に係る表示装置２００は、表示パネルを構成する各画素を、上述した本実施形態に係る画素回路で構成する。したがって、第２の実施形態に係る表示装置２００は、画素回路を構成する素子の数をより低減しつつ、高画質化を図ることができる。また、表示装置２００は、画素回路を構成する素子の数をより低減しているので、従来の画素回路を用いる従来の表示装置よりも、表示パネルの高精細化を図る上で有利である。
【０１７８】
また、第２の実施形態に係る表示装置２００は、マトリクス状に配置される画素回路の各列に対応するデータ線として、第１データ線ＤＴ１と、第２データ線ＤＴ２との２本のデータ線を有する点が、第１の実施形態に係る表示装置１００と異なっているが、表示パネルを構成する画素回路の構成は、同一の構成をとることが可能である。つまり、表示装置２００は、第１の実施形態に係る表示装置１００と同様に、第１駆動モード（いわゆる、Ｓｉｍｕｌａｔａｎｅｏｕｓ駆動）によって、駆動することもできる。
【０１７９】
よって、表示装置２００は、例えば、上述したように第２駆動モード（いわゆるＰｒｏｇｒｅｓｓｉｖｅ駆動）により駆動してもよいし、または、第１駆動モード（いわゆる、Ｓｉｍｕｌａｔａｎｅｏｕｓ駆動）により駆動してもよい。第１駆動モードで駆動する場合、表示装置２００が備えるデータ駆動部は、例えば、第１データ線ＤＴ１へのデータ信号の印加と同期して、第２データ線ＤＴ２にデータ信号を印加する。また、第１駆動モードで駆動する場合、表示装置２００が備えるデータ駆動部は、例えば、第１データ線ＤＴ１への電源電圧ＥＬＶＤＤ（第１レベルの電位の電源電圧）の印加と同期して、第２データ線ＤＴ２に電源電圧ＥＬＶＤＤを印加する。
【０１８０】
また、表示装置２００は、第１駆動モード（いわゆる、Ｓｉｍｕｌａｔａｎｅｏｕｓ駆動）による駆動と、第２駆動モード（いわゆるＰｒｏｇｒｅｓｓｉｖｅ駆動）による駆動とを、切り替えることも可能である。
【０１８１】
より具体的には、表示装置２００が備えるデータ駆動部は、例えば、伝達される切替信号に基づいて、第１駆動モードと第２駆動モードとを切り替える。ここで、本発明の実施形態に係る切替信号は、例えば、制御部（図示せず）から伝達される。制御部（図示せず）は、例えば、ユーザ操作に基づいてユーザ操作により指定された駆動モードを示す切替信号を生成し、生成した切替信号をデータ駆動部に伝達する。ここで、切替信号は、例えば、ハイレベルまたはローレベルによって駆動モードを示すが、本実施形態に係る切替信号は、上記に限られない。
【０１８２】
また、制御部（図示せず）は、例えば、表示画面に表示させる画像を示す画像信号に基づいて、切替信号を生成してもよい。上述したように、本発明の実施形態に係る第１駆動モード（いわゆる、Ｓｉｍｕｌａｔａｎｅｏｕｓ駆動）で駆動することによって、本発明の実施形態に係る表示装置は、クロストークの少ない立体画像を表示画面に表示させることができる。また、平面画像を表示する場合には、一般的に、Ｐｒｏｇｒｅｓｓｉｖｅ駆動が用いられている。よって、例えば、画像信号が立体画像を示す画像信号である場合には、制御部（図示せず）は、第１駆動モード（いわゆる、Ｓｉｍｕｌａｔａｎｅｏｕｓ駆動）を示す切替信号を生成する。また、例えば、画像信号が平面画像を示す画像信号である場合には、制御部（図示せず）は、第２駆動モード（いわゆるＰｒｏｇｒｅｓｓｉｖｅ駆動）を示す切替信号を生成する。
【０１８３】
例えば、立体画像を表示画面に表示する場合には第１駆動モード（いわゆる、Ｓｉｍｕｌａｔａｎｅｏｕｓ駆動）により駆動し、平面画像を表示画面に表示する場合には第２駆動モード（いわゆるＰｒｏｇｒｅｓｓｉｖｅ駆動）により駆動することによって、第２の実施形態に係る表示装置２００は、２Ｄ表示、３Ｄ表示それぞれにより適した駆動方法を用いて、表示画面に画像を表示することができる。
【０１８４】
上記では、本発明の実施形態として表示装置を挙げて説明したが、本発明の実施形態は、かかる形態に限られない。本発明の実施形態は、例えば、携帯電話やスマートフォンなどの通信装置や、ＰＣ（Personal Computer）などのコンピュータ、デジタルカメラ（デジタルスチルカメラ／デジタルビデオカメラ）などの撮像装置、ゲーム機、テレビジョン受像機など、表示デバイスとして有機ＥＬディスプレイが用いられる様々な機器に適用することができる。
【０１８５】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【０１８６】
１００ 表示装置
１０２ 表示パネル
１０４ 走査駆動部
１０６ データ駆動部
【特許請求の範囲】
【請求項１】
第１電源電圧を供給する第１電源にカソードが接続される発光素子と、
データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、
前記第１トランジスタのゲート端子と、前記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、
前記第１トランジスタの第２端子と、前記発光素子のアノードとの間に接続され、ゲート端子に印加される発光制御信号に基づいて選択的に導通する第３トランジスタと、
前記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、
一端が固定電位の電圧を供給する電源に接続され、他端が前記第１トランジスタのゲート端子に接続される容量素子と、
を備え、
１フレーム期間における、前記発光素子を発光させない非発光期間には、データ信号が前記データ線に印加され、
前記１フレーム期間における、前記発光素子を前記データ信号に対応して発光させる発光期間には、前記第１電源電圧よりも電位が高い第２電源電圧が前記データ線に印加されることを特徴とする、画素回路。
【請求項２】
前記非発光期間における第１期間では、前記第４トランジスタが導通して、前記第１トランジスタのゲート端子の電位が前記初期化電源が供給する電圧の電位に初期化され、
前記非発光期間における前記第１期間後の第２期間では、前記第２トランジスタが導通して、前記第１トランジスタが導通する電圧の閾値を補正する閾値補正と、前記データ信号に対応する電荷を前記容量素子に蓄積するデータ書き込みとが行われることを特徴とする、請求項１に記載の画素回路。
【請求項３】
前記第３トランジスタは、前記非発光期間では導通せず、前記発光期間に導通することを特徴とする、請求項１または２に記載の画素回路。
【請求項４】
前記容量素子の前記一端が接続される電源は、前記第２電源電圧を供給する第２電源であることを特徴とする、請求項１〜３のいずれか１項に記載の画素回路。
【請求項５】
前記容量素子の前記一端が接続される電源は、前記初期化電源であることを特徴とする、請求項１〜３のいずれか１項に記載の画素回路。
【請求項６】
データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、
前記第１トランジスタのゲート端子と、前記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、
前記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、
一端が固定電位の電圧を供給する電源に接続され、他端が前記第１トランジスタのゲート端子に接続される容量素子と、
第１レベルの電位の電源電圧または前記第１レベルよりも低い第２レベルの電位の電源電圧を供給する第１電源に、カソードが接続され、前記第１トランジスタの第２端子にアノードが接続される発光素子と、
を備え、
１フレーム期間における前記発光素子を発光させない非発光期間では、
データ信号が前記データ線に印加され、
前記第１電源が供給する電源電圧の電位は、前記第１レベルの電位に固定され、
前記１フレーム期間における、前記発光素子を前記データ信号に対応して発光させる発光期間では、
前記第１レベルの電位の電源電圧が前記データ線に印加され、
前記第１電源が供給する電源電圧の電位は、前記第１レベルの電位から前記第２レベルの電位に切り替えられることを特徴とする、画素回路。
【請求項７】
マトリクス状に配置されるデータ線および走査線と、前記データ線および前記走査線の交差箇所にそれぞれ対応づけて配置される、マトリクス状に配置される画素回路とを有する表示部と、
前記走査線に走査信号を印加する走査駆動部と、
前記データ線にデータ信号を印加するデータ駆動部と、
を備え、
前記画素回路は、
第１電源電圧を供給する第１電源にカソードが接続される発光素子と、
前記データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、
前記第１トランジスタのゲート端子と、前記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、
前記第１トランジスタの第２端子と、前記発光素子のアノードとの間に接続され、ゲート端子に印加される発光制御信号に基づいて選択的に導通する第３トランジスタと、
前記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、
一端が固定電位の電圧を供給する電源に接続され、他端が前記第１トランジスタのゲート端子に接続される容量素子と、
を備え、
前記データ駆動部は、
１フレーム期間における、前記発光素子を発光させない非発光期間には、データ信号を前記データ線に印加し、
前記１フレーム期間における、前記発光素子を前記データ信号に対応して発光させる発光期間には、前記第１電源電圧よりも電位が高い第２電源電圧を前記データ線に印加することを特徴とする、表示装置。
【請求項８】
マトリクス状に配置されるデータ線および走査線と、前記データ線および前記走査線の交差箇所にそれぞれ対応づけて配置される、マトリクス状に配置される画素回路とを有する表示部と、
前記走査線に走査信号を印加する走査駆動部と、
前記データ線にデータ信号を印加するデータ駆動部と、
を備え、
前記画素回路は、
前記データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、
前記第１トランジスタのゲート端子と、前記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、
前記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、
一端が固定電位の電圧を供給する電源に接続され、他端が前記第１トランジスタのゲート端子に接続される容量素子と、
第１レベルの電位の電源電圧または前記第１レベルよりも低い第２レベルの電位の電源電圧を供給する第１電源に、カソードが接続され、前記第１トランジスタの第２端子にアノードが接続される発光素子と、
を備え、
前記データ駆動部は、
１フレーム期間における前記発光素子を発光させない非発光期間には、データ信号を前記データ線に印加し、
前記１フレーム期間における、前記発光素子を前記データ信号に対応して発光させる発光期間には、前記第１レベルの電位の電源電圧を前記データ線に印加し、
前記第１電源が供給する電源電圧の電位は、
前記非発光期間では、前記第１レベルの電位に固定され、
前記発光期間では、前記第１レベルの電位から前記第２レベルの電位に切り替えられることを特徴とする、表示装置。
【請求項９】
前記表示部を構成する前記画素回路それぞれにおける前記非発光期間と、前記表示部を構成する前記画素回路それぞれにおける前記発光期間とは、それぞれ同期することを特徴とする、請求項７、または８に記載の表示装置。
【請求項１０】
前記データ駆動部は、立体画像を構成する右目用の画像を示すデータ信号と、前記立体画像を構成する左目用の画像を示すデータ信号とを、１フレーム期間ごとに交互に印加することを特徴とする、請求項７〜９のいずれか１項に記載の表示装置。
【請求項１１】
前記表示部は、マトリクス状に配置される前記画素回路の各列に対応するデータ線として、第１データ信号が印加される第１データ線と、第２データ信号が印加される第２データ線とを有し、
前記画素回路を構成する第１トランジスタの第１端子は、前記第１データ線または前記第２データ線のいずれか一方のデータ線に接続されることを特徴とする、請求項７、または８に記載の表示装置。
【請求項１２】
前記表示部を構成する奇数行の画素回路は、前記第１データ線または前記第２データ線のいずれか一方のデータ線に接続され、
前記表示部を構成する偶数行の画素回路は、前記第１データ線または前記第２データ線のうちの他方のデータ線に接続されることを特徴とする、請求項１１に記載の表示装置。
【請求項１３】
前記データ駆動部は、
１水平走査期間ごとに、データ信号または前記第１レベルの電位の電源電圧を前記第１データ線に印加し、
前記第１データ線へのデータ信号の印加と同期して、前記第２データ線に前記第１レベルの電位の電源電圧を印加し、
前記第１データ線への前記第１レベルの電位の電源電圧の印加と同期して、前記第２データ線にデータ信号を印加することを特徴とする、請求項１１、または１２に記載の表示装置。
【請求項１４】
前記データ駆動部は、
前記第１データ線へのデータ信号の印加と同期して、前記第２データ線に前記データ信号を印加し、
前記第１データ線への前記第１レベルの電位の電源電圧の印加と同期して、前記第２データ線に前記第１レベルの電位の電源電圧を印加することを特徴とする、請求項１１、または１２に記載の表示装置。
【請求項１５】
前記データ駆動部は、切替信号に基づいて、第１駆動モードと第２駆動モードとを切り替え、
前記第１駆動モードでは、
前記データ駆動部は、
前記第１データ線へのデータ信号の印加と同期して、前記第２データ線に前記データ信号を印加し、
前記第１データ線への前記第１レベルの電位の電源電圧の印加と同期して、前記第２データ線に前記第１レベルの電位の電源電圧を印加し、
前記第２駆動モードでは、
前記データ駆動部は、
１水平走査期間ごとに、データ信号または前記第１レベルの電位の電源電圧を前記第１データ線に印加し、
前記第１データ線へのデータ信号の印加と同期して、前記第２データ線に前記第１レベルの電位の電源電圧を印加し、
前記第１データ線への前記第１レベルの電位の電源電圧の印加と同期して、前記第２データ線にデータ信号を印加することを特徴とする、請求項１１、または１２に記載の表示装置。
【請求項１】
第１電源電圧を供給する第１電源にカソードが接続される発光素子と、
データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、
前記第１トランジスタのゲート端子と、前記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、
前記第１トランジスタの第２端子と、前記発光素子のアノードとの間に接続され、ゲート端子に印加される発光制御信号に基づいて選択的に導通する第３トランジスタと、
前記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、
一端が固定電位の電圧を供給する電源に接続され、他端が前記第１トランジスタのゲート端子に接続される容量素子と、
を備え、
１フレーム期間における、前記発光素子を発光させない非発光期間には、データ信号が前記データ線に印加され、
前記１フレーム期間における、前記発光素子を前記データ信号に対応して発光させる発光期間には、前記第１電源電圧よりも電位が高い第２電源電圧が前記データ線に印加されることを特徴とする、画素回路。
【請求項２】
前記非発光期間における第１期間では、前記第４トランジスタが導通して、前記第１トランジスタのゲート端子の電位が前記初期化電源が供給する電圧の電位に初期化され、
前記非発光期間における前記第１期間後の第２期間では、前記第２トランジスタが導通して、前記第１トランジスタが導通する電圧の閾値を補正する閾値補正と、前記データ信号に対応する電荷を前記容量素子に蓄積するデータ書き込みとが行われることを特徴とする、請求項１に記載の画素回路。
【請求項３】
前記第３トランジスタは、前記非発光期間では導通せず、前記発光期間に導通することを特徴とする、請求項１または２に記載の画素回路。
【請求項４】
前記容量素子の前記一端が接続される電源は、前記第２電源電圧を供給する第２電源であることを特徴とする、請求項１〜３のいずれか１項に記載の画素回路。
【請求項５】
前記容量素子の前記一端が接続される電源は、前記初期化電源であることを特徴とする、請求項１〜３のいずれか１項に記載の画素回路。
【請求項６】
データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、
前記第１トランジスタのゲート端子と、前記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、
前記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、
一端が固定電位の電圧を供給する電源に接続され、他端が前記第１トランジスタのゲート端子に接続される容量素子と、
第１レベルの電位の電源電圧または前記第１レベルよりも低い第２レベルの電位の電源電圧を供給する第１電源に、カソードが接続され、前記第１トランジスタの第２端子にアノードが接続される発光素子と、
を備え、
１フレーム期間における前記発光素子を発光させない非発光期間では、
データ信号が前記データ線に印加され、
前記第１電源が供給する電源電圧の電位は、前記第１レベルの電位に固定され、
前記１フレーム期間における、前記発光素子を前記データ信号に対応して発光させる発光期間では、
前記第１レベルの電位の電源電圧が前記データ線に印加され、
前記第１電源が供給する電源電圧の電位は、前記第１レベルの電位から前記第２レベルの電位に切り替えられることを特徴とする、画素回路。
【請求項７】
マトリクス状に配置されるデータ線および走査線と、前記データ線および前記走査線の交差箇所にそれぞれ対応づけて配置される、マトリクス状に配置される画素回路とを有する表示部と、
前記走査線に走査信号を印加する走査駆動部と、
前記データ線にデータ信号を印加するデータ駆動部と、
を備え、
前記画素回路は、
第１電源電圧を供給する第１電源にカソードが接続される発光素子と、
前記データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、
前記第１トランジスタのゲート端子と、前記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、
前記第１トランジスタの第２端子と、前記発光素子のアノードとの間に接続され、ゲート端子に印加される発光制御信号に基づいて選択的に導通する第３トランジスタと、
前記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、
一端が固定電位の電圧を供給する電源に接続され、他端が前記第１トランジスタのゲート端子に接続される容量素子と、
を備え、
前記データ駆動部は、
１フレーム期間における、前記発光素子を発光させない非発光期間には、データ信号を前記データ線に印加し、
前記１フレーム期間における、前記発光素子を前記データ信号に対応して発光させる発光期間には、前記第１電源電圧よりも電位が高い第２電源電圧を前記データ線に印加することを特徴とする、表示装置。
【請求項８】
マトリクス状に配置されるデータ線および走査線と、前記データ線および前記走査線の交差箇所にそれぞれ対応づけて配置される、マトリクス状に配置される画素回路とを有する表示部と、
前記走査線に走査信号を印加する走査駆動部と、
前記データ線にデータ信号を印加するデータ駆動部と、
を備え、
前記画素回路は、
前記データ線に第１端子が接続され、ゲート端子に印加される電圧に基づいて選択的に導通する第１トランジスタと、
前記第１トランジスタのゲート端子と、前記第１トランジスタの第２端子との間に接続され、ゲート端子に印加される第１走査信号に基づいて選択的に導通する第２トランジスタと、
前記第１トランジスタのゲート端子と、初期化電源との間に接続され、ゲート端子に印加される第２走査信号に基づいて選択的に導通する第４トランジスタと、
一端が固定電位の電圧を供給する電源に接続され、他端が前記第１トランジスタのゲート端子に接続される容量素子と、
第１レベルの電位の電源電圧または前記第１レベルよりも低い第２レベルの電位の電源電圧を供給する第１電源に、カソードが接続され、前記第１トランジスタの第２端子にアノードが接続される発光素子と、
を備え、
前記データ駆動部は、
１フレーム期間における前記発光素子を発光させない非発光期間には、データ信号を前記データ線に印加し、
前記１フレーム期間における、前記発光素子を前記データ信号に対応して発光させる発光期間には、前記第１レベルの電位の電源電圧を前記データ線に印加し、
前記第１電源が供給する電源電圧の電位は、
前記非発光期間では、前記第１レベルの電位に固定され、
前記発光期間では、前記第１レベルの電位から前記第２レベルの電位に切り替えられることを特徴とする、表示装置。
【請求項９】
前記表示部を構成する前記画素回路それぞれにおける前記非発光期間と、前記表示部を構成する前記画素回路それぞれにおける前記発光期間とは、それぞれ同期することを特徴とする、請求項７、または８に記載の表示装置。
【請求項１０】
前記データ駆動部は、立体画像を構成する右目用の画像を示すデータ信号と、前記立体画像を構成する左目用の画像を示すデータ信号とを、１フレーム期間ごとに交互に印加することを特徴とする、請求項７〜９のいずれか１項に記載の表示装置。
【請求項１１】
前記表示部は、マトリクス状に配置される前記画素回路の各列に対応するデータ線として、第１データ信号が印加される第１データ線と、第２データ信号が印加される第２データ線とを有し、
前記画素回路を構成する第１トランジスタの第１端子は、前記第１データ線または前記第２データ線のいずれか一方のデータ線に接続されることを特徴とする、請求項７、または８に記載の表示装置。
【請求項１２】
前記表示部を構成する奇数行の画素回路は、前記第１データ線または前記第２データ線のいずれか一方のデータ線に接続され、
前記表示部を構成する偶数行の画素回路は、前記第１データ線または前記第２データ線のうちの他方のデータ線に接続されることを特徴とする、請求項１１に記載の表示装置。
【請求項１３】
前記データ駆動部は、
１水平走査期間ごとに、データ信号または前記第１レベルの電位の電源電圧を前記第１データ線に印加し、
前記第１データ線へのデータ信号の印加と同期して、前記第２データ線に前記第１レベルの電位の電源電圧を印加し、
前記第１データ線への前記第１レベルの電位の電源電圧の印加と同期して、前記第２データ線にデータ信号を印加することを特徴とする、請求項１１、または１２に記載の表示装置。
【請求項１４】
前記データ駆動部は、
前記第１データ線へのデータ信号の印加と同期して、前記第２データ線に前記データ信号を印加し、
前記第１データ線への前記第１レベルの電位の電源電圧の印加と同期して、前記第２データ線に前記第１レベルの電位の電源電圧を印加することを特徴とする、請求項１１、または１２に記載の表示装置。
【請求項１５】
前記データ駆動部は、切替信号に基づいて、第１駆動モードと第２駆動モードとを切り替え、
前記第１駆動モードでは、
前記データ駆動部は、
前記第１データ線へのデータ信号の印加と同期して、前記第２データ線に前記データ信号を印加し、
前記第１データ線への前記第１レベルの電位の電源電圧の印加と同期して、前記第２データ線に前記第１レベルの電位の電源電圧を印加し、
前記第２駆動モードでは、
前記データ駆動部は、
１水平走査期間ごとに、データ信号または前記第１レベルの電位の電源電圧を前記第１データ線に印加し、
前記第１データ線へのデータ信号の印加と同期して、前記第２データ線に前記第１レベルの電位の電源電圧を印加し、
前記第１データ線への前記第１レベルの電位の電源電圧の印加と同期して、前記第２データ線にデータ信号を印加することを特徴とする、請求項１１、または１２に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−６１４５２（Ｐ２０１３−６１４５２Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−１９９２１４（Ｐ２０１１−１９９２１４）
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（５１２１８７３４３）三星ディスプレイ株式會社 (73)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】９５，Ｓａｍｓｕｎｇ ２ Ｒｏ，Ｇｉｈｅｕｎｇ−Ｇｕ，Ｙｏｎｇｉｎ−Ｃｉｔｙ，Ｇｙｅｏｎｇｇｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（５１２１８７３４３）三星ディスプレイ株式會社 (73)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】９５，Ｓａｍｓｕｎｇ ２ Ｒｏ，Ｇｉｈｅｕｎｇ−Ｇｕ，Ｙｏｎｇｉｎ−Ｃｉｔｙ，Ｇｙｅｏｎｇｇｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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