積層ダイ内のスペーサに接した複数の受動素子を集積する方法
本発明の一実施形態は、複数の受動素子をダイアセンブリの中に集積するための技術である。キャパシタ、インダクタ、またはレジスタは、複数の集積ダイの中の上部のダイと下部のダイとの間のスペーサに接して集積される。複数のコンダクタは、前記キャパシタ、インダクタ、またはレジスタを前記上部のおよび下部のダイに接続するために、前記キャパシタ、インダクタ、またはレジスタに取り付けられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の複数の実施形態は、半導体分野に関し、より具体的には、デバイスパッケージングに関する。
【背景技術】
【０００２】
半導体技術がより高いプロセッサ性能のために進展するにつれ、複数のロジックおよびメモリデバイスの周波数は、より高いスピードのために増加する。スピード性能および電力消費間のバランスは、挑戦的な設計問題になる。コアおよび入力／出力（Ｉ／Ｏ）電力のための電力伝送ループにおいて、ダイパッケージおよび／またはプリント回路基板に関連する寄生インダクタンスおよびレジスタンスは、デバイスに利用可能な電圧の降下の原因となり、性能低下をもたらす。
【０００３】
電力伝送ループにおける電圧降下を低減するための現存の複数の技術は、多くの欠点を有する。複数のデカップリングキャパシタは、要求される場合、複数の電荷を保持しおよびデバイスに供給するために、パッケージに付与される。しかしながら、チップスケールパッケージ（ＣＳＰ）上のデカップリングキャパシタは、パッケージフォームファクタを増やし、それは、複数の携帯電話などの多くのアプリケーションにとって望ましくない。高い値の複数のキャパシタの高さは、マルチダイ積層ＣＳＰの全高よりも高く、したがって、このような複数のキャパシタは使用されない。複数のインダクタは、電力伝送のための電圧レギュレータ、および／または電力特性を向上させるための位相ロックループ（ＰＬＬ）、バンドギャップフィルタ、または他の複数のラジオ周波数（ＲＦ）コンポーネントにおいて使用される。複数のレジスタは、パッケージインダクタンスおよびオンチップキャパシタンスから生成される共振を弱めるために使用される。これら複数の素子をパッケージに配置することは、パッケージフォームファクタを増やし、寄生損失に相互接続する。
【図面の簡単な説明】
【０００４】
本発明は、下記の説明および本発明の複数の実施形態を説明するために用いられる添付の複数の図面を参照することでもっとも理解される。
【０００５】
【図１】本発明の１つの実施形態が実施されるダイアセンブリを説明する図である。
【０００６】
【図２】本発明の１つの実施形態に係るスペーサアセンブリを説明する図である。
【０００７】
【図３】本発明の１つの実施形態に係る薄膜キャパシタのレイアウトを説明する図である。
【０００８】
【図４】本発明の１つの実施形態に係る薄膜インダクタのレイアウトを説明する図である。
【０００９】
【図５】本発明の１つの実施形態に従って薄膜受動素子をダイアセンブリに集積するプロセスを説明する。
【００１０】
【図６】本発明の１つの実施形態に係る薄膜レジスタのレイアウトを説明する図である。
【発明の詳細な説明】
【００１１】
本発明の一実施形態は、複数の受動素子をダイアセンブリに集積する技術である。キャパシタ、インダクタまたはレジスタは、複数の積層ダイの上部のダイと下部のダイとの間のスペーサに接して集積される。複数のコンダクタは、キャパシタ、インダクタまたはレジスタを上部のおよび下部のダイの少なくとも１つに接続するために、キャパシタ、インダクタまたはレジスタに取り付けられる。
【００１２】
以下の説明において、多くの特定の詳細が説明される。しかしながら、本発明の複数の実施形態がこれら特定の複数の詳細なしで実施されることは、理解される。他の複数の例では、良く知られた複数の回路、複数の構造、および複数の技術は、本明細書の理解を曖昧にしないように示されていない。
【００１３】
本発明の１つの実施形態は、プロセスとして説明され、通常は、フローチャート、フロー図、構造図、またはブロック図として描かれる。フローチャートは、複数の動作を逐次的なプロセスとして説明するが、複数の動作の多くは、並列にまたは同時に実行される。加えて、複数の動作の順序は、再配置される。プロセスの複数の動作が完了した場合、プロセスは、終了する。プロセスは、方法、プロシージャ、生産または製造の方法等に対応する。
【００１４】
図１は、本発明の１つの実施例が実施されるダイアセンブリ１００を説明する図である。ダイアセンブリ１００は、パッケージ基板１１０、複数の取り付け要素１１５、基板接着剤レイヤ１２０、複数の基板ボンドパッド１２５、複数のダイ１３０１から１３０３、スペーサアセンブリ１４０１および１４０２、複数のダイボンドパッド１４５および複数のボンドワイヤ１５０を備える。
【００１５】
パッケージ基板１１０は、シリコン、セラミック、エポキシ、およびビスマレイミドトリアジン（ＢＴ）などの物質から生成される任意の適した基板でよい。基板１１０は、同様に、プリント回路基板（ＰＣＢ）でよい。基板１１０は、複数のダイとの複数の相互接続を提供するために、多くのボンドパッド１２５を有する。複数のダイ１３０１から１３０Ｎは、積層を形成し、重なって積まれる複数のダイを有する。図示するために、３つの積層ダイ１３０１、１３０２、および１３０３が示される。それぞれのダイは、集積回路（ＩＣ）またはチップである。積層内の複数のダイの数は、所望の高さに依存して、奇数または偶数の任意の適切な数でよい。例えば、複数のダイの数は、４、５、６、または１０でよい。複数の取り付け要素１１５は、ダイアセンブリ１００をＰＣＢ、他のパッケージ基板などの他のパッケージング要素に取り付ける複数の相互接続要素である。１つの実施形態において、複数の取り付け要素は、複数のボールグリッドアレイ（ＢＧＡ）ボールである。
【００１６】
複数のダイのそれぞれは、複数の相互接続のための複数のコンタクトを提供するために多くのポンドパッド１４５を有する。それぞれのダイ上の複数のボンドパッドの数は変化する。複数のボンドパッドが適切に配置されない場合、相互接続パターンを再配分するために、再配分レイヤ（図示されない）が形成される。複数のボンドワイヤ１５０は、基板１１０上で、複数のボンドパッド１４０を複数のダイから複数のボンドパッド１２５まで接続する。
【００１７】
複数のスペーサアセンブリ１４０１から１４０Ｋは、複数の積層ダイを分けるために使用され、デカップリング、フィルタリング、共振減衰化、および／または電圧レギュレーションなどの多くの機能を提供するために、キャパシタ、インダクタおよびレジスタなどの複数の受動素子を有する。図示するために、２つのスペーサアセンブリ１４０１および１４０２が示される。スペーサアセンブリは、２つの積層ダイの間に配置され、グループを形成する。それぞれのグループにおいて、スペーサアセンブリに対するダイの位置に従って下部のダイおよび上部のダイがある。ダイは、１つのグループにとっては、上部のダイと称され、次のグループにとっては、下部のダイと称される。例えば、スペーサアセンブリ１４０１は、ダイ１３０１およびダイ１３０２の間に配置される。ダイは、下部のダイと称され、ダイは、上部のダイと称される。スペーサアセンブリ１４０２は、ダイ１３０２およびダイ１３０３の間に配置される。このグループでは、ダイ１３０２は、下部のダイと称され、ダイ１３０３は、上部のダイと称される。
【００１８】
図２は、本発明の１つの実施例に係るスペーサアセンブリ１４０を説明する図である。スペーサアセンブリ１４０は、図１に示されるダイアセンブリ内のＫスペーサアセンブリ１４０１から１４０Ｋの任意の１つを表す。スペーサアセンブリ１４０は、上部の接着剤レイヤ２１０、スペーサ２２０、薄膜キャパシタ、インダクタ、またはレジスタ２３０、コンダクタ２４０、および下部の接着剤レイヤ２５０を備える。
【００１９】
上部の接着剤レイヤ２１０は、電気的および熱的に伝導性である接着性物質で満たされたレイヤである。それは、スペーサ２２０を上部のダイ（例えば、図１に示されるダイ１３０３）に取り付けるために使用される。スペーサ２２０は、下方のダイの上の複数のボンドパッドが隠されないように、重ねて積まれる同じまたは同様のサイズのダイを持ち上げるために使用される要素である。それは、図１に示される複数のボンドワイヤ１５０にすき間を提供する。スペーサ２２０は、シリコン、複数の高分子膜、または複数の高分子ペーストを有するさまざまな物質から生成される。
【００２０】
薄膜キャパシタ、インダクタ、またはレジスタ２３０は、さまざまなデカップリング、フィルタリング、共振減衰化、および電圧レギュレーション機能を提供するために、スペーサに接して製造される。キャパシタ、インダクタおよびレジスタは、同じスペーサにともに接して、任意の組み合わせで、同様に製造される。薄膜キャパシタは、デカップリングおよび他の複数のフィルタリング機能に役立つ。スペーサ２２０と共に集積されるキャパシタは、ダイアセンブリの外のパッケージ上のキャパシタよりも高い性能を提供する。なぜなら、薄膜キャパシタおよびダイの間のインピーダンスは、極端に小さいからである。スペーサ２２０と共に集積される薄膜インダクタは、複数のラジオ周波数（ＲＦ）アプリケーション（例えば、無線通信）および複数の電力伝送アプリケーションに役立つ。スペーサ２２０と共に集積される薄膜レジスタは、パッケージインダクタンスおよびオンダイキャパシタンスからの共振を低減させることに役立つ。レジスタの代表的な範囲は、アプリケーションに依存して０．２から２である。
【００２１】
コンダクタ２４０は、キャパシタ／インダクタ／レジスタ２３０と下部のダイとの間の導電性を提供する。コンダクタ２４０は、複数のトレース、複数のワイヤなどの任意の導電性パスでよい。１つの実施形態において、コンダクタ２４０は、薄膜キャパシタ／インダクタ／レジスタ２３０および下部のダイに取り付けられた複数のバンプを含む。
【００２２】
下部の接着剤レイヤ２５０は、接着性物質で満たされたレイヤである。それは、スペーサ２２０および薄膜キャパシタ／インダクタ２３０を下部のダイ（例えば、図１に示されるダイ１３０２）に取り付けるために使用される。
【００２３】
薄膜キャパシタ／インダクタ／レジスタ２３０は、高い性能および信頼性を得るために、任意の適した方法で製造される。例えば、キャパシタは、高い品質係数（Ｑ）および高いブレークダウン電圧（例えば、少なくとも５０ボルト）を伴う平行板構造で製造される。
【００２４】
薄膜キャパシタ／インダクタ／レジスタ２３０のスペーサ２２０への集積は、多くの利点を提供する。第一に、集積された複数の薄膜キャパシタは、ダイアセンブリの外のパッケージ上のデカップリングキャパシタの必要性を除外する。これは、パッケージフォームファクタの低減を助ける。スペーサを伴うマルチダイ積層ＣＳＰの全高は、コンダクタ２４０のためにわずかに増加するが、薄膜の厚さは、数百オングストロームの次数でとても小さいので、この高さの増加は、重要ではない。第二に、集積された薄膜キャパシタは、パッケージ上のキャパシタよりもとても低いインピーダンスを有する。第三に、集積化のために、全体のパッケージングコストは、より低い。第四に、集積された薄膜インダクタは、電力伝送ループに使用された場合、複数の早い過渡電流に対応して強固な電圧レギュレーションを提供する。相互接続寄生損失が殆どないので、電力伝送の質は高い。第五に、集積された薄膜インダクタは、小さなフォームファクタおよび複数のラジオ周波数（ＲＦ）または位相ロックループ（ＰＬＬ）フィルタリングアプリケーションにおいて高度の集積を提供する。共振は、コアおよび入力／出力（Ｉ／Ｏ）電力伝送において、重要な問題である。集積された薄膜レジスタは、共振を減衰させることにより共振ノイズを低減する。
【００２５】
図３は、本発明の１つの実施形態に係る薄膜キャパシタ２３０を説明する図である。薄膜キャパシタ２３０は、誘電体３１０、ボトム電極３２０、トップ電極３３０、複数のエアブリッジ３４０およびコンダクタパッド３５０を備える。留意すべきは、このレイアウトは単に一例であることである。当業者には知られるように、任意の他のレイアウトまたは薄膜もしくは超薄膜およびオンチップキャパシタに適用可能な設計方法が使用される。
【００２６】
誘電体３１０は、高周波数において低いロスタンジェントを有する任意の誘電体物質でよい。適切な複数の誘電体物質の複数の例は、シリコンナイトライドおよびポリイミドを含む。誘電体３１０の厚さは、同じスペーサアセンブリ内の関連したスペーサの厚さよりも、代表的に非常に少ない。１つの実施形態において、誘電体３１０の厚さは、５０オングストロームと２００オングストロームとの間である。
【００２７】
ボトムおよびトップ電極３２０および３３０は、誘電体３１０と同程度のサイズの任意のコンダクタでよい。エアブリッジ３４０は、トップ電極３３０をパッド３５０の範囲に入るパッドに接続するために使用される。コンダクタパッド３５０は、コンダクタ２４０（図２に示される）の取り付けのための接続ポイントである。
【００２８】
単独で製造された場合、薄膜キャパシタ２３０は、代表的には、同じスペーサアセンブリ内の関連するスペーサと同様のサイズである。キャパシタ２３０のキャパシタンスは、少なくとも１００ｎＦである。一例として、スペーササイズは、５ｍｍｘ５ｍｍ、かつ誘電体３１０は、厚さ１００オングストロームのシリコンナイトライドと仮定すると、結果的なキャパシタンスは、およそ１６０ｎＦである。
【００２９】
図４は、本発明の１つの実施形態に従う薄膜インダクタ２３０のレイアウトを説明する図である。薄膜インダクタ２３０は、コンダクタ４１０を備える。このレイアウトは、単に一例であることを留意すべきである。当業者には知られるように、任意の他のレイアウトまたは薄膜もしくは超薄膜およびオンチップインダクタに適応可能な設計方法が使用される。
【００３０】
コンダクタ４１０は、マルチターン形状を有する。代表的な形状は、長方形螺旋形状である。約３−１６回転を伴う３００μｍｘ３００μｍのシリコンインダクタエリアを仮定すると、結果的なインダクタンスは、任意の磁性体を用いることなく、３ｎＨから１０ｎＨの範囲内である。品質係数（Ｑ）は、ウエハレベルプロセッシングで５−１０ＧＨｚの範囲内の共振周波数を伴い１０から２０の範囲内である。
【００３１】
コンダクタ４１０は、複数のレイヤを有すること、または直列に接続された複数の螺旋パターンを有することで構築される。加えて、螺旋パターンは、図４に示されるように長方形、または円形でよい。
【００３２】
図６は、本発明の一実施形態に従う薄膜レジスタ２３０のレイアウトの図である。薄膜レジスタ２３０は、当業者に知られるように、ポリシリコンまたは拡散レジスタを備える。レジスタの配置または形状は、単に一例であることは、留意されるべきである。当業者には知られるように、薄膜または超薄膜レジスタに適用可能な任意の他の形または設計方法が使用される。
【００３３】
図５は、本発明の１つの実施形態に従って薄膜受動素子をダイアセンブリに集積するためのプロセス５００を説明するフローチャートである。
【００３４】
開始の直後に、プロセス５００は、パッケージ基板に接着剤を塗布する（ブロック５１０）。その後、プロセス５００は、下部のダイをパッケージ基板に取り付ける（ブロック５２０）。次に、プロセス５００は、下部のダイに接着剤を塗布する（ブロック５３０）。その後、プロセス５００は、薄膜キャパシタ／インダクタ／レジスタを備えるスペーサアセンブリを製造し、スペーサアセンブリを下部のダイに取り付ける（ブロック５４０）。スペースアセンブリは、別のプロセスで製造され、複数のバンプなどの複数のコンダクタを備える。
【００３５】
次に、プロセス５００は、スペーサアセンブリに接着剤を塗布する（ブロック５５０）。その後、プロセス５００は、上部のダイをスペーサアセンブリに取り付け（ブロック５６０）、終了する。必要であれば、プロセス５００が、より多い複数の積層ダイを追加するために繰り返すことは、留意されるべきである。
【００３６】
幾つかの実施形態に関して本発明が説明されたが、当業者であれば、本発明が、説明された複数の実施形態に制限されず、精神および添付された複数の請求項の範囲内の修正および代替と共に実施され得ることを認識するだろう。本明細書は、したがって、制限ではなく説明に役立つと見なされるべきである。
【技術分野】
【０００１】
本発明の複数の実施形態は、半導体分野に関し、より具体的には、デバイスパッケージングに関する。
【背景技術】
【０００２】
半導体技術がより高いプロセッサ性能のために進展するにつれ、複数のロジックおよびメモリデバイスの周波数は、より高いスピードのために増加する。スピード性能および電力消費間のバランスは、挑戦的な設計問題になる。コアおよび入力／出力（Ｉ／Ｏ）電力のための電力伝送ループにおいて、ダイパッケージおよび／またはプリント回路基板に関連する寄生インダクタンスおよびレジスタンスは、デバイスに利用可能な電圧の降下の原因となり、性能低下をもたらす。
【０００３】
電力伝送ループにおける電圧降下を低減するための現存の複数の技術は、多くの欠点を有する。複数のデカップリングキャパシタは、要求される場合、複数の電荷を保持しおよびデバイスに供給するために、パッケージに付与される。しかしながら、チップスケールパッケージ（ＣＳＰ）上のデカップリングキャパシタは、パッケージフォームファクタを増やし、それは、複数の携帯電話などの多くのアプリケーションにとって望ましくない。高い値の複数のキャパシタの高さは、マルチダイ積層ＣＳＰの全高よりも高く、したがって、このような複数のキャパシタは使用されない。複数のインダクタは、電力伝送のための電圧レギュレータ、および／または電力特性を向上させるための位相ロックループ（ＰＬＬ）、バンドギャップフィルタ、または他の複数のラジオ周波数（ＲＦ）コンポーネントにおいて使用される。複数のレジスタは、パッケージインダクタンスおよびオンチップキャパシタンスから生成される共振を弱めるために使用される。これら複数の素子をパッケージに配置することは、パッケージフォームファクタを増やし、寄生損失に相互接続する。
【図面の簡単な説明】
【０００４】
本発明は、下記の説明および本発明の複数の実施形態を説明するために用いられる添付の複数の図面を参照することでもっとも理解される。
【０００５】
【図１】本発明の１つの実施形態が実施されるダイアセンブリを説明する図である。
【０００６】
【図２】本発明の１つの実施形態に係るスペーサアセンブリを説明する図である。
【０００７】
【図３】本発明の１つの実施形態に係る薄膜キャパシタのレイアウトを説明する図である。
【０００８】
【図４】本発明の１つの実施形態に係る薄膜インダクタのレイアウトを説明する図である。
【０００９】
【図５】本発明の１つの実施形態に従って薄膜受動素子をダイアセンブリに集積するプロセスを説明する。
【００１０】
【図６】本発明の１つの実施形態に係る薄膜レジスタのレイアウトを説明する図である。
【発明の詳細な説明】
【００１１】
本発明の一実施形態は、複数の受動素子をダイアセンブリに集積する技術である。キャパシタ、インダクタまたはレジスタは、複数の積層ダイの上部のダイと下部のダイとの間のスペーサに接して集積される。複数のコンダクタは、キャパシタ、インダクタまたはレジスタを上部のおよび下部のダイの少なくとも１つに接続するために、キャパシタ、インダクタまたはレジスタに取り付けられる。
【００１２】
以下の説明において、多くの特定の詳細が説明される。しかしながら、本発明の複数の実施形態がこれら特定の複数の詳細なしで実施されることは、理解される。他の複数の例では、良く知られた複数の回路、複数の構造、および複数の技術は、本明細書の理解を曖昧にしないように示されていない。
【００１３】
本発明の１つの実施形態は、プロセスとして説明され、通常は、フローチャート、フロー図、構造図、またはブロック図として描かれる。フローチャートは、複数の動作を逐次的なプロセスとして説明するが、複数の動作の多くは、並列にまたは同時に実行される。加えて、複数の動作の順序は、再配置される。プロセスの複数の動作が完了した場合、プロセスは、終了する。プロセスは、方法、プロシージャ、生産または製造の方法等に対応する。
【００１４】
図１は、本発明の１つの実施例が実施されるダイアセンブリ１００を説明する図である。ダイアセンブリ１００は、パッケージ基板１１０、複数の取り付け要素１１５、基板接着剤レイヤ１２０、複数の基板ボンドパッド１２５、複数のダイ１３０１から１３０３、スペーサアセンブリ１４０１および１４０２、複数のダイボンドパッド１４５および複数のボンドワイヤ１５０を備える。
【００１５】
パッケージ基板１１０は、シリコン、セラミック、エポキシ、およびビスマレイミドトリアジン（ＢＴ）などの物質から生成される任意の適した基板でよい。基板１１０は、同様に、プリント回路基板（ＰＣＢ）でよい。基板１１０は、複数のダイとの複数の相互接続を提供するために、多くのボンドパッド１２５を有する。複数のダイ１３０１から１３０Ｎは、積層を形成し、重なって積まれる複数のダイを有する。図示するために、３つの積層ダイ１３０１、１３０２、および１３０３が示される。それぞれのダイは、集積回路（ＩＣ）またはチップである。積層内の複数のダイの数は、所望の高さに依存して、奇数または偶数の任意の適切な数でよい。例えば、複数のダイの数は、４、５、６、または１０でよい。複数の取り付け要素１１５は、ダイアセンブリ１００をＰＣＢ、他のパッケージ基板などの他のパッケージング要素に取り付ける複数の相互接続要素である。１つの実施形態において、複数の取り付け要素は、複数のボールグリッドアレイ（ＢＧＡ）ボールである。
【００１６】
複数のダイのそれぞれは、複数の相互接続のための複数のコンタクトを提供するために多くのポンドパッド１４５を有する。それぞれのダイ上の複数のボンドパッドの数は変化する。複数のボンドパッドが適切に配置されない場合、相互接続パターンを再配分するために、再配分レイヤ（図示されない）が形成される。複数のボンドワイヤ１５０は、基板１１０上で、複数のボンドパッド１４０を複数のダイから複数のボンドパッド１２５まで接続する。
【００１７】
複数のスペーサアセンブリ１４０１から１４０Ｋは、複数の積層ダイを分けるために使用され、デカップリング、フィルタリング、共振減衰化、および／または電圧レギュレーションなどの多くの機能を提供するために、キャパシタ、インダクタおよびレジスタなどの複数の受動素子を有する。図示するために、２つのスペーサアセンブリ１４０１および１４０２が示される。スペーサアセンブリは、２つの積層ダイの間に配置され、グループを形成する。それぞれのグループにおいて、スペーサアセンブリに対するダイの位置に従って下部のダイおよび上部のダイがある。ダイは、１つのグループにとっては、上部のダイと称され、次のグループにとっては、下部のダイと称される。例えば、スペーサアセンブリ１４０１は、ダイ１３０１およびダイ１３０２の間に配置される。ダイは、下部のダイと称され、ダイは、上部のダイと称される。スペーサアセンブリ１４０２は、ダイ１３０２およびダイ１３０３の間に配置される。このグループでは、ダイ１３０２は、下部のダイと称され、ダイ１３０３は、上部のダイと称される。
【００１８】
図２は、本発明の１つの実施例に係るスペーサアセンブリ１４０を説明する図である。スペーサアセンブリ１４０は、図１に示されるダイアセンブリ内のＫスペーサアセンブリ１４０１から１４０Ｋの任意の１つを表す。スペーサアセンブリ１４０は、上部の接着剤レイヤ２１０、スペーサ２２０、薄膜キャパシタ、インダクタ、またはレジスタ２３０、コンダクタ２４０、および下部の接着剤レイヤ２５０を備える。
【００１９】
上部の接着剤レイヤ２１０は、電気的および熱的に伝導性である接着性物質で満たされたレイヤである。それは、スペーサ２２０を上部のダイ（例えば、図１に示されるダイ１３０３）に取り付けるために使用される。スペーサ２２０は、下方のダイの上の複数のボンドパッドが隠されないように、重ねて積まれる同じまたは同様のサイズのダイを持ち上げるために使用される要素である。それは、図１に示される複数のボンドワイヤ１５０にすき間を提供する。スペーサ２２０は、シリコン、複数の高分子膜、または複数の高分子ペーストを有するさまざまな物質から生成される。
【００２０】
薄膜キャパシタ、インダクタ、またはレジスタ２３０は、さまざまなデカップリング、フィルタリング、共振減衰化、および電圧レギュレーション機能を提供するために、スペーサに接して製造される。キャパシタ、インダクタおよびレジスタは、同じスペーサにともに接して、任意の組み合わせで、同様に製造される。薄膜キャパシタは、デカップリングおよび他の複数のフィルタリング機能に役立つ。スペーサ２２０と共に集積されるキャパシタは、ダイアセンブリの外のパッケージ上のキャパシタよりも高い性能を提供する。なぜなら、薄膜キャパシタおよびダイの間のインピーダンスは、極端に小さいからである。スペーサ２２０と共に集積される薄膜インダクタは、複数のラジオ周波数（ＲＦ）アプリケーション（例えば、無線通信）および複数の電力伝送アプリケーションに役立つ。スペーサ２２０と共に集積される薄膜レジスタは、パッケージインダクタンスおよびオンダイキャパシタンスからの共振を低減させることに役立つ。レジスタの代表的な範囲は、アプリケーションに依存して０．２から２である。
【００２１】
コンダクタ２４０は、キャパシタ／インダクタ／レジスタ２３０と下部のダイとの間の導電性を提供する。コンダクタ２４０は、複数のトレース、複数のワイヤなどの任意の導電性パスでよい。１つの実施形態において、コンダクタ２４０は、薄膜キャパシタ／インダクタ／レジスタ２３０および下部のダイに取り付けられた複数のバンプを含む。
【００２２】
下部の接着剤レイヤ２５０は、接着性物質で満たされたレイヤである。それは、スペーサ２２０および薄膜キャパシタ／インダクタ２３０を下部のダイ（例えば、図１に示されるダイ１３０２）に取り付けるために使用される。
【００２３】
薄膜キャパシタ／インダクタ／レジスタ２３０は、高い性能および信頼性を得るために、任意の適した方法で製造される。例えば、キャパシタは、高い品質係数（Ｑ）および高いブレークダウン電圧（例えば、少なくとも５０ボルト）を伴う平行板構造で製造される。
【００２４】
薄膜キャパシタ／インダクタ／レジスタ２３０のスペーサ２２０への集積は、多くの利点を提供する。第一に、集積された複数の薄膜キャパシタは、ダイアセンブリの外のパッケージ上のデカップリングキャパシタの必要性を除外する。これは、パッケージフォームファクタの低減を助ける。スペーサを伴うマルチダイ積層ＣＳＰの全高は、コンダクタ２４０のためにわずかに増加するが、薄膜の厚さは、数百オングストロームの次数でとても小さいので、この高さの増加は、重要ではない。第二に、集積された薄膜キャパシタは、パッケージ上のキャパシタよりもとても低いインピーダンスを有する。第三に、集積化のために、全体のパッケージングコストは、より低い。第四に、集積された薄膜インダクタは、電力伝送ループに使用された場合、複数の早い過渡電流に対応して強固な電圧レギュレーションを提供する。相互接続寄生損失が殆どないので、電力伝送の質は高い。第五に、集積された薄膜インダクタは、小さなフォームファクタおよび複数のラジオ周波数（ＲＦ）または位相ロックループ（ＰＬＬ）フィルタリングアプリケーションにおいて高度の集積を提供する。共振は、コアおよび入力／出力（Ｉ／Ｏ）電力伝送において、重要な問題である。集積された薄膜レジスタは、共振を減衰させることにより共振ノイズを低減する。
【００２５】
図３は、本発明の１つの実施形態に係る薄膜キャパシタ２３０を説明する図である。薄膜キャパシタ２３０は、誘電体３１０、ボトム電極３２０、トップ電極３３０、複数のエアブリッジ３４０およびコンダクタパッド３５０を備える。留意すべきは、このレイアウトは単に一例であることである。当業者には知られるように、任意の他のレイアウトまたは薄膜もしくは超薄膜およびオンチップキャパシタに適用可能な設計方法が使用される。
【００２６】
誘電体３１０は、高周波数において低いロスタンジェントを有する任意の誘電体物質でよい。適切な複数の誘電体物質の複数の例は、シリコンナイトライドおよびポリイミドを含む。誘電体３１０の厚さは、同じスペーサアセンブリ内の関連したスペーサの厚さよりも、代表的に非常に少ない。１つの実施形態において、誘電体３１０の厚さは、５０オングストロームと２００オングストロームとの間である。
【００２７】
ボトムおよびトップ電極３２０および３３０は、誘電体３１０と同程度のサイズの任意のコンダクタでよい。エアブリッジ３４０は、トップ電極３３０をパッド３５０の範囲に入るパッドに接続するために使用される。コンダクタパッド３５０は、コンダクタ２４０（図２に示される）の取り付けのための接続ポイントである。
【００２８】
単独で製造された場合、薄膜キャパシタ２３０は、代表的には、同じスペーサアセンブリ内の関連するスペーサと同様のサイズである。キャパシタ２３０のキャパシタンスは、少なくとも１００ｎＦである。一例として、スペーササイズは、５ｍｍｘ５ｍｍ、かつ誘電体３１０は、厚さ１００オングストロームのシリコンナイトライドと仮定すると、結果的なキャパシタンスは、およそ１６０ｎＦである。
【００２９】
図４は、本発明の１つの実施形態に従う薄膜インダクタ２３０のレイアウトを説明する図である。薄膜インダクタ２３０は、コンダクタ４１０を備える。このレイアウトは、単に一例であることを留意すべきである。当業者には知られるように、任意の他のレイアウトまたは薄膜もしくは超薄膜およびオンチップインダクタに適応可能な設計方法が使用される。
【００３０】
コンダクタ４１０は、マルチターン形状を有する。代表的な形状は、長方形螺旋形状である。約３−１６回転を伴う３００μｍｘ３００μｍのシリコンインダクタエリアを仮定すると、結果的なインダクタンスは、任意の磁性体を用いることなく、３ｎＨから１０ｎＨの範囲内である。品質係数（Ｑ）は、ウエハレベルプロセッシングで５−１０ＧＨｚの範囲内の共振周波数を伴い１０から２０の範囲内である。
【００３１】
コンダクタ４１０は、複数のレイヤを有すること、または直列に接続された複数の螺旋パターンを有することで構築される。加えて、螺旋パターンは、図４に示されるように長方形、または円形でよい。
【００３２】
図６は、本発明の一実施形態に従う薄膜レジスタ２３０のレイアウトの図である。薄膜レジスタ２３０は、当業者に知られるように、ポリシリコンまたは拡散レジスタを備える。レジスタの配置または形状は、単に一例であることは、留意されるべきである。当業者には知られるように、薄膜または超薄膜レジスタに適用可能な任意の他の形または設計方法が使用される。
【００３３】
図５は、本発明の１つの実施形態に従って薄膜受動素子をダイアセンブリに集積するためのプロセス５００を説明するフローチャートである。
【００３４】
開始の直後に、プロセス５００は、パッケージ基板に接着剤を塗布する（ブロック５１０）。その後、プロセス５００は、下部のダイをパッケージ基板に取り付ける（ブロック５２０）。次に、プロセス５００は、下部のダイに接着剤を塗布する（ブロック５３０）。その後、プロセス５００は、薄膜キャパシタ／インダクタ／レジスタを備えるスペーサアセンブリを製造し、スペーサアセンブリを下部のダイに取り付ける（ブロック５４０）。スペースアセンブリは、別のプロセスで製造され、複数のバンプなどの複数のコンダクタを備える。
【００３５】
次に、プロセス５００は、スペーサアセンブリに接着剤を塗布する（ブロック５５０）。その後、プロセス５００は、上部のダイをスペーサアセンブリに取り付け（ブロック５６０）、終了する。必要であれば、プロセス５００が、より多い複数の積層ダイを追加するために繰り返すことは、留意されるべきである。
【００３６】
幾つかの実施形態に関して本発明が説明されたが、当業者であれば、本発明が、説明された複数の実施形態に制限されず、精神および添付された複数の請求項の範囲内の修正および代替と共に実施され得ることを認識するだろう。本明細書は、したがって、制限ではなく説明に役立つと見なされるべきである。
【特許請求の範囲】
【請求項１】
複数の積層ダイの中の上部のダイと下部のダイとの間のスペーサに接するキャパシタを集積する段階、および
前記キャパシタを前記上部のおよび下部のダイの少なくとも１つに電気的に結合するために、複数のコンダクタを取り付ける段階
を備える方法。
【請求項２】
前記スペーサと前記上部のダイとの間および前記スペーサと前記下部のダイとの間に接着剤を満たす段階をさらに備える請求項１に記載の方法。
【請求項３】
集積する段階は、誘電体物質を有する薄膜キャパシタである前記キャパシタを集積する段階を備える請求項１に記載の方法。
【請求項４】
集積する段階は、前記スペーサの厚さより実質的に少ない厚さを有する前記キャパシタを集積する段階を備える請求項１に記載の方法。
【請求項５】
集積する段階は、５０オングストロームから２００オングストロームの間の厚さを有する前記キャパシタを集積する段階を備える請求項４に記載の方法。
【請求項６】
集積する段階は、少なくとも１００ｎＦのキャパシタンスを有する前記キャパシタを集積する段階を備える請求項１に記載の方法。
【請求項７】
前記複数のコンダクタを取り付ける段階は、前記キャパシタを前記上部のおよび下部のダイに電気的に接続するために複数のバンプを取り付ける段階を備える請求項１に記載の方法。
【請求項８】
前記下部のダイからパッケージ基板の間を接着剤で満たす段階を備える請求項１に記載の方法。
【請求項９】
複数の積層ダイの中の上部のダイと下部のダイとの間のスペーサに接して集積されるキャパシタ、および
前記キャパシタを前記上部のおよび下部のダイの少なくとも１つに接続するために、前記キャパシタに取り付けられる複数のコンダクタ
を備えるスペーサアセンブリ。
【請求項１０】
前記スペーサと前記上部のダイとの間および前記スペーサと前記下部のダイとの間に満たされる複数の接着剤レイヤをさらに備える請求項９に記載のスペーサアセンブリ。
【請求項１１】
前記キャパシタは、誘電体物質を有する薄膜キャパシタである請求項９に記載のスペーサアセンブリ。
【請求項１２】
前記キャパシタは、前記スペーサの厚さより実質的に少ない厚さを有する請求項９に記載のスペーサアセンブリ。
【請求項１３】
前記キャパシタは、５０オングストロームから２００オングストロームの間の厚さを有する請求項１２に記載のスペーサアセンブリ。
【請求項１４】
前記キャパシタは、少なくとも１００ｎＦのキャパシタンスを有する請求項９に記載のスペーサアセンブリ。
【請求項１５】
前記複数のコンダクタは、前記キャパシタを前記上部のおよび下部のダイに電気的に接続するために、前記キャパシタに接続された複数のバンプを有する請求項９に記載のスペーサアセンブリ。
【請求項１６】
前記下部のダイは、前記下部のダイとパッケージ基板との間の接着剤により、前記パッケージ基板に取り付けられる請求項９に記載のスペーサアセンブリ。
【請求項１７】
パッケージ基板と、
少なくとも上部のダイおよび下部のダイを有する前記パッケージ基板の上の複数の積層ダイと、
前記上部のダイと下部のダイとの間の少なくとも１つのスペーサアセンブリと
を備え、
前記スペーサアセンブリは、
前記上部のダイと下部のダイとの間のスペーサに接して集積されるキャパシタ、ならびに
前記キャパシタを前記上部のおよび下部のダイの少なくとも１つに電気的に接続するために取り付けられる複数のコンダクタ
を有するダイアセンブリ。
【請求項１８】
前記スペーサアセンブリは、前記スペーサと前記上部のダイとの間および前記スペーサと前記下部のダイとの間に満たされた複数の接着剤レイヤをさらに備える請求項１７に記載のダイアセンブリ。
【請求項１９】
前記キャパシタは、誘電体物質を有する薄膜キャパシタである請求項１７に記載のダイアセンブリ。
【請求項２０】
前記キャパシタは、前記スペーサの厚さより実質的に少ない厚さを有する請求項１７に記載のダイアセンブリ。
【請求項２１】
前記キャパシタは、５０オングストロームから２００オングストロームの間の厚さを有する請求項２０に記載のダイアセンブリ。
【請求項２２】
前記キャパシタは、少なくとも１００ｎＦのキャパシタンスを有する請求項１７に記載のダイアセンブリ。
【請求項２３】
前記複数のコンダクタは、前記キャパシタを前記上部のおよび下部のダイの少なくとも１つに電気的に接続するために前記キャパシタに取り付けられた複数のバンプを備える請求項１７に記載のダイアセンブリ。
【請求項２４】
前記下部のダイは、前記下部のダイと前記パッケージ基板との間の接着剤により、前記パッケージ基板に取り付けられる請求項１７に記載のダイアセンブリ。
【請求項１】
複数の積層ダイの中の上部のダイと下部のダイとの間のスペーサに接するキャパシタを集積する段階、および
前記キャパシタを前記上部のおよび下部のダイの少なくとも１つに電気的に結合するために、複数のコンダクタを取り付ける段階
を備える方法。
【請求項２】
前記スペーサと前記上部のダイとの間および前記スペーサと前記下部のダイとの間に接着剤を満たす段階をさらに備える請求項１に記載の方法。
【請求項３】
集積する段階は、誘電体物質を有する薄膜キャパシタである前記キャパシタを集積する段階を備える請求項１に記載の方法。
【請求項４】
集積する段階は、前記スペーサの厚さより実質的に少ない厚さを有する前記キャパシタを集積する段階を備える請求項１に記載の方法。
【請求項５】
集積する段階は、５０オングストロームから２００オングストロームの間の厚さを有する前記キャパシタを集積する段階を備える請求項４に記載の方法。
【請求項６】
集積する段階は、少なくとも１００ｎＦのキャパシタンスを有する前記キャパシタを集積する段階を備える請求項１に記載の方法。
【請求項７】
前記複数のコンダクタを取り付ける段階は、前記キャパシタを前記上部のおよび下部のダイに電気的に接続するために複数のバンプを取り付ける段階を備える請求項１に記載の方法。
【請求項８】
前記下部のダイからパッケージ基板の間を接着剤で満たす段階を備える請求項１に記載の方法。
【請求項９】
複数の積層ダイの中の上部のダイと下部のダイとの間のスペーサに接して集積されるキャパシタ、および
前記キャパシタを前記上部のおよび下部のダイの少なくとも１つに接続するために、前記キャパシタに取り付けられる複数のコンダクタ
を備えるスペーサアセンブリ。
【請求項１０】
前記スペーサと前記上部のダイとの間および前記スペーサと前記下部のダイとの間に満たされる複数の接着剤レイヤをさらに備える請求項９に記載のスペーサアセンブリ。
【請求項１１】
前記キャパシタは、誘電体物質を有する薄膜キャパシタである請求項９に記載のスペーサアセンブリ。
【請求項１２】
前記キャパシタは、前記スペーサの厚さより実質的に少ない厚さを有する請求項９に記載のスペーサアセンブリ。
【請求項１３】
前記キャパシタは、５０オングストロームから２００オングストロームの間の厚さを有する請求項１２に記載のスペーサアセンブリ。
【請求項１４】
前記キャパシタは、少なくとも１００ｎＦのキャパシタンスを有する請求項９に記載のスペーサアセンブリ。
【請求項１５】
前記複数のコンダクタは、前記キャパシタを前記上部のおよび下部のダイに電気的に接続するために、前記キャパシタに接続された複数のバンプを有する請求項９に記載のスペーサアセンブリ。
【請求項１６】
前記下部のダイは、前記下部のダイとパッケージ基板との間の接着剤により、前記パッケージ基板に取り付けられる請求項９に記載のスペーサアセンブリ。
【請求項１７】
パッケージ基板と、
少なくとも上部のダイおよび下部のダイを有する前記パッケージ基板の上の複数の積層ダイと、
前記上部のダイと下部のダイとの間の少なくとも１つのスペーサアセンブリと
を備え、
前記スペーサアセンブリは、
前記上部のダイと下部のダイとの間のスペーサに接して集積されるキャパシタ、ならびに
前記キャパシタを前記上部のおよび下部のダイの少なくとも１つに電気的に接続するために取り付けられる複数のコンダクタ
を有するダイアセンブリ。
【請求項１８】
前記スペーサアセンブリは、前記スペーサと前記上部のダイとの間および前記スペーサと前記下部のダイとの間に満たされた複数の接着剤レイヤをさらに備える請求項１７に記載のダイアセンブリ。
【請求項１９】
前記キャパシタは、誘電体物質を有する薄膜キャパシタである請求項１７に記載のダイアセンブリ。
【請求項２０】
前記キャパシタは、前記スペーサの厚さより実質的に少ない厚さを有する請求項１７に記載のダイアセンブリ。
【請求項２１】
前記キャパシタは、５０オングストロームから２００オングストロームの間の厚さを有する請求項２０に記載のダイアセンブリ。
【請求項２２】
前記キャパシタは、少なくとも１００ｎＦのキャパシタンスを有する請求項１７に記載のダイアセンブリ。
【請求項２３】
前記複数のコンダクタは、前記キャパシタを前記上部のおよび下部のダイの少なくとも１つに電気的に接続するために前記キャパシタに取り付けられた複数のバンプを備える請求項１７に記載のダイアセンブリ。
【請求項２４】
前記下部のダイは、前記下部のダイと前記パッケージ基板との間の接着剤により、前記パッケージ基板に取り付けられる請求項１７に記載のダイアセンブリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２００７−５１４３２６（Ｐ２００７−５１４３２６Ａ）
【公表日】平成１９年５月３１日（２００７．５．３１）
【国際特許分類】
【出願番号】特願２００６−５４５５９１（Ｐ２００６−５４５５９１）
【出願日】平成１６年１２月２０日（２００４．１２．２０）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４３０２７
【国際公開番号】ＷＯ２００５／０６４６７３
【国際公開日】平成１７年７月１４日（２００５．７．１４）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
【公表日】平成１９年５月３１日（２００７．５．３１）
【国際特許分類】
【出願日】平成１６年１２月２０日（２００４．１２．２０）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４３０２７
【国際公開番号】ＷＯ２００５／０６４６７３
【国際公開日】平成１７年７月１４日（２００５．７．１４）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
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